JPH0116020B2 - - Google Patents
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- Publication number
- JPH0116020B2 JPH0116020B2 JP56075909A JP7590981A JPH0116020B2 JP H0116020 B2 JPH0116020 B2 JP H0116020B2 JP 56075909 A JP56075909 A JP 56075909A JP 7590981 A JP7590981 A JP 7590981A JP H0116020 B2 JPH0116020 B2 JP H0116020B2
- Authority
- JP
- Japan
- Prior art keywords
- emitter
- base
- transistor
- shape
- comb
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 4
- 230000004888 barrier function Effects 0.000 claims description 2
- 239000000758 substrate Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路装置に係り、特にバイ
ポーラ集積回路におけるトランジスタの形状に関
する。
ポーラ集積回路におけるトランジスタの形状に関
する。
バイポーラ集積回路で用いられるトランジスタ
は一般に導通状態におけるコレクターエミツタ間
電圧（以下VCEと略記）が低いことが要求されて
いる。しかしシヨツトキ・バリア・ダイオード
（以下SBDと略記）を用いてクランプされたトラ
ンジスタでは、VCEが高くなり、VCEの低い要求
に対してはSBDの順方向電圧（以下Vsと略記）
を大きくしてVCEを下げていた。一般にSBDのVs
を大きくする場合、SBDの面積を小さく作るこ
とになり、製造変動に対して変動しやすくなる。
従つてトランジスタのVCEも変動していた。
は一般に導通状態におけるコレクターエミツタ間
電圧（以下VCEと略記）が低いことが要求されて
いる。しかしシヨツトキ・バリア・ダイオード
（以下SBDと略記）を用いてクランプされたトラ
ンジスタでは、VCEが高くなり、VCEの低い要求
に対してはSBDの順方向電圧（以下Vsと略記）
を大きくしてVCEを下げていた。一般にSBDのVs
を大きくする場合、SBDの面積を小さく作るこ
とになり、製造変動に対して変動しやすくなる。
従つてトランジスタのVCEも変動していた。
本発明は複数個のエミツタを有するトランジス
タ（以下マルチ・エミツタ・トランジスタと称
す。）において、トランジスタのベース−エミツ
タ間電圧（以下VBEと略記）が均一でSBDのVsの
変動が少なく、かつVCEが低いマルチ・エミツ
タ・トランジスタを提供することを目的とする。
タ（以下マルチ・エミツタ・トランジスタと称
す。）において、トランジスタのベース−エミツ
タ間電圧（以下VBEと略記）が均一でSBDのVsの
変動が少なく、かつVCEが低いマルチ・エミツ
タ・トランジスタを提供することを目的とする。
本発明は、マルチ・エミツタ・トランジスタの
ベースの形状を変え、SBDの面積が製造変動に
対して変動しない形状とし、各エミツタへのベー
ス抵抗が均一となる形状とすることにより実現し
たものである。
ベースの形状を変え、SBDの面積が製造変動に
対して変動しない形状とし、各エミツタへのベー
ス抵抗が均一となる形状とすることにより実現し
たものである。
以下図面を用いて説明を行う。
第１図は集積回路装置において上記要求が顕著
に生ずる論理回路の一例を示す回路図である。尚
この部分はＪ−Ｋフリツプ・フロツプのマスター
側の部分を示している。二つのマルチ・エミツ
タ・トランジスタＱ１，Ｑ２は抵抗Ｒ１，Ｒ２を
介してフリツプ・フロツプを構成している。従つ
てVCEが高いとVBEとの差が少なくなり雑音等に
より誤動作を生じやすくなる。更にマルチ・エミ
ツタ・トランジスタの入力Ｑ，，Ｊ，Ｋの低レ
ベル入力電圧に差が生じる場合はその差電圧分が
加わり更に悪くなる。又温度が高くなる場合は
VCEの低下の割合よりVBEの低下の割合が大きく
なるため誤動作が更に生じ易くなる。
に生ずる論理回路の一例を示す回路図である。尚
この部分はＪ−Ｋフリツプ・フロツプのマスター
側の部分を示している。二つのマルチ・エミツ
タ・トランジスタＱ１，Ｑ２は抵抗Ｒ１，Ｒ２を
介してフリツプ・フロツプを構成している。従つ
てVCEが高いとVBEとの差が少なくなり雑音等に
より誤動作を生じやすくなる。更にマルチ・エミ
ツタ・トランジスタの入力Ｑ，，Ｊ，Ｋの低レ
ベル入力電圧に差が生じる場合はその差電圧分が
加わり更に悪くなる。又温度が高くなる場合は
VCEの低下の割合よりVBEの低下の割合が大きく
なるため誤動作が更に生じ易くなる。
第２図はマルチ・エミツタ・トランジスタが用
いられるもう一つの例を示す回路図である。入力
端子IN１，IN２，IN３の入力低レベル電圧を
VILとしてVIL＋VCE＜0.5Vとして設計する必要が
あり、マルチ・エミツタ・トランジスタＱ３の
VCEは低く取る必要がある。
いられるもう一つの例を示す回路図である。入力
端子IN１，IN２，IN３の入力低レベル電圧を
VILとしてVIL＋VCE＜0.5Vとして設計する必要が
あり、マルチ・エミツタ・トランジスタＱ３の
VCEは低く取る必要がある。
以上述べたようにマルチ・エミツタ・トランジ
スタのVCEは低く設計することが要求されている
が、VCEが小さくなりすぎると、導通状態から遮
断状態へのターンオフ時間が大きくなるため、
VCEは、ある所要の性能を満たす内で低く設計す
る必要があり、製造変動等の要因は極力小さくな
ることが望まれる。
スタのVCEは低く設計することが要求されている
が、VCEが小さくなりすぎると、導通状態から遮
断状態へのターンオフ時間が大きくなるため、
VCEは、ある所要の性能を満たす内で低く設計す
る必要があり、製造変動等の要因は極力小さくな
ることが望まれる。
第３図は従来のマルチ・エミツタ・トランジス
タの形状を示す平面図である。ベース領域４の中
にエミツタ１，２，３がベース・コンタクト７よ
り順に遠くなるように設けられ、コレクタ引出し
部５はSBD領域６の隣に設けられた形状を示し
ている。SBDとベース・コンタクトを形成する
窓となるコンタクト開口窓８は太線で示した。
タの形状を示す平面図である。ベース領域４の中
にエミツタ１，２，３がベース・コンタクト７よ
り順に遠くなるように設けられ、コレクタ引出し
部５はSBD領域６の隣に設けられた形状を示し
ている。SBDとベース・コンタクトを形成する
窓となるコンタクト開口窓８は太線で示した。
この形状ではベースコンタクト７より順にエミ
ツタ１，２，３が遠くなるため、ベース抵抗（以
下RBと略記）はエミツタ１が最も小さく、エミ
ツタ３が最も大きくなる。RBの大小はVBEの大小
となつて表われる。更にコンタクト開口窓８は目
合せのずれによつて左右にずれる場合が考えられ
るため、SBD形成領域６はその面積が変動しや
すく、ひいてはVsの変動となつて表われる。従
つてこのトランジスタはVBEが異り、Vsが変動し
やすいことからVCEは大きく変動しやすい形状で
ある。
ツタ１，２，３が遠くなるため、ベース抵抗（以
下RBと略記）はエミツタ１が最も小さく、エミ
ツタ３が最も大きくなる。RBの大小はVBEの大小
となつて表われる。更にコンタクト開口窓８は目
合せのずれによつて左右にずれる場合が考えられ
るため、SBD形成領域６はその面積が変動しや
すく、ひいてはVsの変動となつて表われる。従
つてこのトランジスタはVBEが異り、Vsが変動し
やすいことからVCEは大きく変動しやすい形状で
ある。
第４図は従来のマルチ・エミツタ・トランジス
タの形状を示すもう一つの平面図である。エミツ
タ１，２，３をベース・コンタクト７と平行に設
けることにより、ベース・コンタクト７とエミツ
タ１，２，３までの距離が均一に近づくが、第３
図と同じ大きさのコンタクト開口窓８を用いる場
合ではエミツタ１，３のRBはエミツタ２へのRB
に対し大きくなる。一方RBが均一になるように
コンタクト開口窓１０の大きさとするとSBDが
大きくなりすぎVCEは高くなつてしまう。またコ
ンタクト開口窓８を使用する場合、第３図のトラ
ンジスタと同様、SBD６の面積はマスクの目合
せずれによつて変動しやすい。
タの形状を示すもう一つの平面図である。エミツ
タ１，２，３をベース・コンタクト７と平行に設
けることにより、ベース・コンタクト７とエミツ
タ１，２，３までの距離が均一に近づくが、第３
図と同じ大きさのコンタクト開口窓８を用いる場
合ではエミツタ１，３のRBはエミツタ２へのRB
に対し大きくなる。一方RBが均一になるように
コンタクト開口窓１０の大きさとするとSBDが
大きくなりすぎVCEは高くなつてしまう。またコ
ンタクト開口窓８を使用する場合、第３図のトラ
ンジスタと同様、SBD６の面積はマスクの目合
せずれによつて変動しやすい。
第５図は本発明のマルチ・エミツタ・トランジ
スタの形状を示す平面図である。直線上に並べら
れたエミツタ１，２，３に対して、それぞれベー
ス・コンタクト７が得られるようにベース４の一
端を櫛形にし、コンタクト開口窓８を櫛形上に設
けることにより、RBは各々のエミツタ１，２，
３に対して均一となり、更にコンタクト開口窓８
の目合せずれによるSBD６の面積が変らないた
めVsが安定となる。従つてVCEが低くかつ変動の
少ないマルチ・エミツタ・トランジスタが得られ
る。
スタの形状を示す平面図である。直線上に並べら
れたエミツタ１，２，３に対して、それぞれベー
ス・コンタクト７が得られるようにベース４の一
端を櫛形にし、コンタクト開口窓８を櫛形上に設
けることにより、RBは各々のエミツタ１，２，
３に対して均一となり、更にコンタクト開口窓８
の目合せずれによるSBD６の面積が変らないた
めVsが安定となる。従つてVCEが低くかつ変動の
少ないマルチ・エミツタ・トランジスタが得られ
る。
第６図は本発明のマルチ・エミツタ・トランジ
スタの形状を示すもう一つの平面図である。エミ
ツタ１，２，３に対しておのおのベース・コンタ
クト７を有するが、SBD６の形成される部分が
第５図に比べて２ケ所増加した。RB及びVsは第
５図と同様である。尚コレクタ引出し部５はレイ
アウトの都合でこの位置にあるがベース・コンタ
クト部と反対側でもよい。本発明では特に規定し
ていない。又３個のエミツタについて述べてきた
が、それ以外の数となつても本発明は適用出来
る。
スタの形状を示すもう一つの平面図である。エミ
ツタ１，２，３に対しておのおのベース・コンタ
クト７を有するが、SBD６の形成される部分が
第５図に比べて２ケ所増加した。RB及びVsは第
５図と同様である。尚コレクタ引出し部５はレイ
アウトの都合でこの位置にあるがベース・コンタ
クト部と反対側でもよい。本発明では特に規定し
ていない。又３個のエミツタについて述べてきた
が、それ以外の数となつても本発明は適用出来
る。
第１図及び第２図はマルチ・エミツタ・トラン
ジスタが用いられている回路図、第３図は従来の
マルチ・エミツタ・トランジスタの形状を示す平
面図、第４図は従来のマルチ・エミツタ・トラン
ジスタの形状を示すもう一つの例の平面図、第５
図は本発明のマルチ・エミツタ・トランジスタの
形状を示す平面図、第６図は本発明のマルチ・エ
ミツタ・トランジスタの形状を示すもう一つの例
の平面図である。 Ｒ１，Ｒ２……抵抗、Ｑ１，Ｑ２，Ｑ３……マ
ルチ・エミツタ・トランジスタ、１，２，３……
エミツタ、４……ベース、５……コレクタ、６…
…シヨツトキ・ダイオード、７……ベースコンタ
クト部、８……コンタクト開口窓、９……トラン
ジスタ全体の領域。
ジスタが用いられている回路図、第３図は従来の
マルチ・エミツタ・トランジスタの形状を示す平
面図、第４図は従来のマルチ・エミツタ・トラン
ジスタの形状を示すもう一つの例の平面図、第５
図は本発明のマルチ・エミツタ・トランジスタの
形状を示す平面図、第６図は本発明のマルチ・エ
ミツタ・トランジスタの形状を示すもう一つの例
の平面図である。 Ｒ１，Ｒ２……抵抗、Ｑ１，Ｑ２，Ｑ３……マ
ルチ・エミツタ・トランジスタ、１，２，３……
エミツタ、４……ベース、５……コレクタ、６…
…シヨツトキ・ダイオード、７……ベースコンタ
クト部、８……コンタクト開口窓、９……トラン
ジスタ全体の領域。
Claims (1)
- １ 一導電型の半導体基板上にPN接合により絶
縁分離された逆導電型のエピタキシヤル層及び逆
導電型の埋込み層を有する半導体集積回路装置に
おいて、前記エピタキシヤル層内に一端を櫛形形
状としたベースを設け、前記櫛形形状の一端と並
列に前記ベース内に複数個のエミツタを配置し、
前記櫛形形状の凸部に前記各エミツタよりほぼ等
距離にそれぞれ対応するベース・コンタクトを設
け、前記櫛形形状の凹部であつて凸部先端と凹部
後端間に位置してシヨツトキ・バリア・ダイオー
ドを設けたことを特徴とする半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7590981A JPS57190356A (en) | 1981-05-20 | 1981-05-20 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7590981A JPS57190356A (en) | 1981-05-20 | 1981-05-20 | Semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57190356A JPS57190356A (en) | 1982-11-22 |
| JPH0116020B2 true JPH0116020B2 (ja) | 1989-03-22 |
Family
ID=13589930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7590981A Granted JPS57190356A (en) | 1981-05-20 | 1981-05-20 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57190356A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS497389A (ja) * | 1972-05-10 | 1974-01-23 |
-
1981
- 1981-05-20 JP JP7590981A patent/JPS57190356A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS497389A (ja) * | 1972-05-10 | 1974-01-23 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57190356A (en) | 1982-11-22 |
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