JPH01146355A - Fine cell structure for lsi - Google Patents
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- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
Abstract
Description
【発明の詳細な説明】
〔（概要〕
■トランジスタ・１キヤパシタ構造のメモリセルに関し
。[Detailed Description of the Invention] [(Summary)] ■Regarding a memory cell with a transistor/single capacitor structure.
セル面積を小さくすることを目的とし。The purpose is to reduce the cell area.
第１の導電型の半導体基板に設けられた第１の開孔部に
設けられた第２の導電型の半導体領域。A semiconductor region of a second conductivity type provided in a first opening provided in a semiconductor substrate of a first conductivity type.
上記第１の開孔部の内面に設けられた酸化膜および該酸
化膜の上に堆積された第２の導電型の半導体からなるキ
ャパシタ領域と、キャパシタ領域を形成した第１の開孔
部に隣接し、第１の導電型の半導体基板に設けられた第
２の開孔部の底面に形成された第２の導電型のドレイン
領域、第２の開孔部の上部に形成された第２の導電型の
ソース領域、上記ドレイン領域およびソース領域の間の
上記第２の開孔部上に設けられたゲート酸化膜および上
記第２の開孔部を埋め、ゲート電極としての第２の導電
型の半導体からなるＭＯＳトランジスタ領域とからなる
ように構成する。A capacitor region made of an oxide film provided on the inner surface of the first opening, a second conductivity type semiconductor deposited on the oxide film, and the first opening in which the capacitor region is formed. A drain region of a second conductivity type formed on the bottom of a second opening provided in an adjacent semiconductor substrate of a first conductivity type; a source region of a conductivity type, a gate oxide film provided on the second opening between the drain region and the source region, and a second conductive film that fills the second opening and serves as a gate electrode. and a MOS transistor region made of a type of semiconductor.
本発明は、ＬＳＩ用微細セル構造、特に１トランジスタ
・ｌキャパシタ構造のメモリセルに関する。The present invention relates to a fine cell structure for LSI, and particularly to a memory cell having a one-transistor/l-capacitor structure.
ＤＲＡＭは、１個のトランジスタと１個のキャパシタか
らなるメモリセルを集積した構造をしている。A DRAM has a structure in which a memory cell consisting of one transistor and one capacitor is integrated.
集積度が増大するのに従って、ＭＯ３ＬＳ＋も微細化さ
れ、それに適したメモリセルの構造が求められている。As the degree of integration increases, MO3LS+ is also miniaturized, and a memory cell structure suitable for this is required.
現在、ＩＭＤＲＡＭでは、キャパシタを半導体基板の内
部や上部に設けたり、多層配線を多用することにより、
１ビツトのセル面積を縮小するようにしている。Currently, in IMDRAM, capacitors are provided inside or on top of semiconductor substrates, and multilayer wiring is frequently used.
The cell area for one bit is reduced.
しかしながら、ＤＲＡＭの集積度がますます増太し、１
６Ｍビット以上になると、キャパシタを半導体基板の内
部や上部に設けたり、多層配線を多用することぐらいで
は、とても対応することができなくなってくる。However, as the integration density of DRAM continues to increase,
When the number of bits increases to 6 Mbit or more, it becomes impossible to cope with the problem by simply providing capacitors inside or on top of the semiconductor substrate or by making extensive use of multilayer wiring.
そこで、新たなメモリセルの構造が必要とされている。Therefore, a new memory cell structure is needed.
第１３図は、従来例を示す図である。 FIG. 13 is a diagram showing a conventional example.
第１３図において、１０１はＰ型Ｓｉ基板、１０２はフ
ィールドＳｉＯ□膜、１０３はｎ“型のドレイン領域、
１０４はｎ“型のソース領域、１０５はゲート５ｉｆｔ
膜、１０６はゲート電極、１０７はキャパシタ絶縁膜５
１０８はｎ型ポリシリコン、１０９は５ｉｏ２１１焚、
１１０および１１１はＡＩ主電極ある。In FIG. 13, 101 is a P-type Si substrate, 102 is a field SiO□ film, 103 is an n" type drain region,
104 is an n" type source region, 105 is a gate 5ift
106 is a gate electrode, 107 is a capacitor insulating film 5
108 is n-type polysilicon, 109 is 5io211 fired,
110 and 111 are AI main electrodes.
Ｐ型Ｓｉ基板１０１は、フィールドＳｉＯ□膜１０２に
より各メモリセルに区画されている。A P-type Si substrate 101 is divided into memory cells by field SiO□ films 102.
メモリセル用のＭＯＳトランジスタは、Ｐ型Ｓｉ基板１
０１上に形成された。ｎ“型のドレイン領域１０３．ｎ
’型のソース領域１０４．ゲート５ｉｆｔ膜１０５およ
びゲート電極１０６から構成されている。ゲート電極１
０６の材料としては、ポリシリコン、金属、金属のシリ
サイド等が用いられる。A MOS transistor for a memory cell is a P-type Si substrate 1
Formed on 01. n” type drain region 103.n
Source area 104 of type '. It is composed of a gate 5ift film 105 and a gate electrode 106. Gate electrode 1
As the material of 06, polysilicon, metal, metal silicide, etc. are used.
メモリセル用のキャパシタは、キャパシタ絶縁膜１０７
およびｎ型ポリシリコン１０８から構成されている。キ
ャパシタ絶縁膜１０７の材料としては、 ＳｉＯ□、Ｓ
ｉＪ、等が用いられる。A capacitor for a memory cell has a capacitor insulating film 107.
and n-type polysilicon 108. The materials of the capacitor insulating film 107 include SiO□, S
iJ, etc. are used.
ｎ°型のソース領域１０４からはＡ１電極２０が取り出
され、キャパシタの上部電極であるｎ型ポリシリコン１
０８からＡＩ電極Ｉｌｌが取り出されている。An A1 electrode 20 is taken out from the n° type source region 104, and an n type polysilicon 1 which is the upper electrode of the capacitor is taken out.
AI electrode Ill is taken out from 08.
この例では、Ｐ型Ｓｉ基板１０１の表面に、水平方向に
動作するＭＯＳトランジスタが設けられており、Ｐ型Ｓ
ｉ基板１０１の上部のＳｉＯ□膜１０膜中０９中Ｓトラ
ンジスタのドレイン領域１０３と一部が重なる形でキャ
パシタが設けられている。In this example, a MOS transistor that operates horizontally is provided on the surface of a P-type Si substrate 101, and a P-type Si substrate 101 is provided with a MOS transistor that operates horizontally.
A capacitor is provided in the SiO□ film 10 on the upper part of the i-substrate 101 so as to partially overlap with the drain region 103 of the S transistor.
（発明が解決しようとする問題点〕
従来の１トランジスタ・１キヤパシタ構造のメモリセル
では、ＭＯＳトランジスタが水平方向に形成されている
ので、メモリセルの面積を小さくできないという問題が
生じていた。(Problems to be Solved by the Invention) In the conventional one-transistor, one-capacitor structure memory cell, the MOS transistor is formed in the horizontal direction, so there has been a problem that the area of the memory cell cannot be reduced.
本発明は、セル面積を小さくすることのできるＬＳＩ用
微細セル構造、特にｌトランジスタ・ｌキャパシタ構造
のメモリセルを提供することを目的とする。SUMMARY OF THE INVENTION An object of the present invention is to provide a fine cell structure for an LSI, particularly a memory cell having an 1 transistor/1 capacitor structure, which can reduce the cell area.
本発明は、！トランジスタ・１キヤパシタ構造のメモリ
セルを構成するＭＯＳトランジスタを垂直方向に形成す
ることにより、メモリセルの面積を小さくしたものであ
る。This invention is! The area of the memory cell is reduced by vertically forming the MOS transistors constituting the memory cell with a transistor/1-capacitor structure.
第１図に示す本発明の１実施例構成図を用いて。Using the configuration diagram of one embodiment of the present invention shown in FIG.
本発明の手段について説明する。The means of the present invention will be explained.
以下の説明において、ｐ型およびｎ型のいずれか一方を
「第１の導電型」と称し、他方を「第２の導電型」と称
する。In the following description, either p-type or n-type will be referred to as a "first conductivity type" and the other will be referred to as a "second conductivity type."
第１の導電型の半導体基板１に設けられた第１の開孔部
２１に設けられた第２の導電型の半導体領域８．上記第
１の開孔部２１の内面に設けられた酸化膜１０および該
酸化膜１０の上に堆積された第２の導電型の半導体１１
によりキャパシタ領域が形成されており、キャパシタ領
域を形成した第１の開孔部２１に隣接し、第１の導電型
の半導体基板１に設けられた第２の開孔部２２の底面に
形成された第２の導電型のドレイン領域１４．第２の開
孔部２２の上部に形成された第２の導電型のソース領域
１５．上記ドレイン領域１４およびソース領域１５の間
の上記第２の開孔部上に設けられたゲート酸化膜１７お
よび上記第２の開孔部２２を埋め、ゲート電極としての
第２の導電型の半導体１８からＭＯＳトランジスタ碩域
が構成されている。A semiconductor region 8 of the second conductivity type provided in the first opening 21 provided in the semiconductor substrate 1 of the first conductivity type. An oxide film 10 provided on the inner surface of the first opening 21 and a second conductivity type semiconductor 11 deposited on the oxide film 10
A capacitor region is formed in the bottom surface of a second opening 22 provided in the semiconductor substrate 1 of the first conductivity type, adjacent to the first opening 21 in which the capacitor region is formed. a drain region 14 of the second conductivity type; A source region 15 of the second conductivity type formed above the second opening 22 . The gate oxide film 17 provided on the second opening between the drain region 14 and the source region 15 and the second opening 22 are filled with a second conductivity type semiconductor serving as a gate electrode. 18 constitutes a MOS transistor area.
本発明では、第１の導電型の半導体基板１に設けられた
第１の開孔部２１に設けられた第２の導電型の半導体領
域８．上記第１の開孔部２１の内面に設けられた酸化膜
１０および該酸化膜１０の上に堆積された第２の導電型
の半導体１１により構成されたキャパシタがトレンチ構
造をしており。In the present invention, the semiconductor region 8 of the second conductivity type is provided in the first opening 21 provided in the semiconductor substrate 1 of the first conductivity type. A capacitor constituted by an oxide film 10 provided on the inner surface of the first opening 21 and a second conductivity type semiconductor 11 deposited on the oxide film 10 has a trench structure.
また、キャパシタ領域を形成した第１の開孔部２１に隣
接し、第１の導電型の半導体基板１に設けられた第２の
開孔部２２の底面に形成された第２の導電型のドレイン
領域１４．第２の開孔部２２の上部に形成された第２の
導電型のソース領域１５、上記ドレイン領域１４および
ソース領域１５の間の上記第２の開孔部上に設けられた
ゲート酸化膜１７および上記第２の開孔部２２を埋め、
デー４電極としての第２の導電型の半導体１８から構成
されたＭＯＳトランジスタが垂直方向に動作する縦形構
造であるので、１トランジスタ・１キヤパシタ構造のメ
モリセルの面積を小さくすることが可能になる。Further, a second conductive type hole 22 adjacent to the first opening portion 21 forming the capacitor region and formed in the second conductive type semiconductor substrate 1 is formed on the bottom surface of the second conductive type semiconductor substrate 1 . Drain region 14. A second conductive type source region 15 formed above the second opening 22 , and a gate oxide film 17 provided on the second opening between the drain region 14 and the source region 15 and filling the second opening 22,
Since the MOS transistor constituted by the semiconductor 18 of the second conductivity type as the data electrode operates in the vertical direction, it is possible to reduce the area of the memory cell having a one-transistor/one-capacitor structure. .
第１図は９本発明の１実施例構成図である。 FIG. 1 is a block diagram of one embodiment of the present invention.
第１図において、１はＰ型Ｓｉ基板、５はｐＩ型の分離
領域、６はフィールドＳｉＯ□膜、８はｎ８型領域、１
０はＳｉ０ｇ膜、１１はｎ型ポリシリコン。In FIG. 1, 1 is a P-type Si substrate, 5 is a pI-type isolation region, 6 is a field SiO□ film, 8 is an n8-type region, 1
0 is Si0g film, 11 is n-type polysilicon.
１４はｎ゛型トドレイン領域１５はｎゝ型ソース領域、
１７はゲートＳｉ０ｇ膜、１８はｎ型ポリシリコン、２
０はｎ型ポリシリコン、２１は第１の開孔部、２２は第
２の開孔部、２３はＡＩ配線、２４はＡＩ配線である。14 is an n-type drain region 15 is an n-type source region;
17 is a gate Si0g film, 18 is an n-type polysilicon, 2
0 is n-type polysilicon, 21 is a first opening, 22 is a second opening, 23 is an AI wiring, and 24 is an AI wiring.
ｐ型Ｓｉ基板ｌに設けられたｐ゛型の分離領域５および
フィールドＳｉＯ□膜６により３個々のメモリセルが区
画されており、ｐ型Ｓｔ基板１に設けられた第１の開孔
部２１に設けられたｎ゛型領領域８上記第１の開孔部２
１の内面に設けられたＳｉＯ□膜１０膜上０ＳｉＯ□膜
１０膜上０堆積されたｎ型ポリシリコン１１によりキャ
パシタ領域が形成されており、キャパシタ領域を形成し
た第１の開孔部２１に隣接し、ｐ型Ｓｔ基板１に設けら
れた第２の開孔部２２の底面に形成されたｎ゛型のドレ
イン領域１４．第２の開孔部２２の上部に形成されたｎ
゛型のソース領域１５．上記ドレイン領域１４およびソ
ース領域１５の間の上記第２の開孔部上に設けられたゲ
ー）ＳｉＯ□膜１７膜上７上記第２の開孔部２２を埋め
、ゲート電極としてのｎ型ポリシリコン１８からＭＯＳ
トランジスタ領域が構成されている。Three individual memory cells are partitioned by a p-type isolation region 5 provided in a p-type Si substrate 1 and a field SiO□ film 6, and a first opening 21 provided in a p-type St substrate 1 is divided into three individual memory cells. n-type region 8 provided in the first opening 2
A capacitor region is formed by the n-type polysilicon 11 deposited on the SiO□ film 10 provided on the inner surface of the capacitor region. An n-type drain region 14 is formed adjacent to the bottom surface of the second opening 22 provided in the p-type St substrate 1 . n formed in the upper part of the second opening 22
゛-type source region 15. A silicon dioxide film 17 provided on the second opening between the drain region 14 and the source region 15 fills the second opening 22 and serves as an n-type polyurethane film as a gate electrode. Silicon 18 to MOS
A transistor region is configured.
次に、第１図に示した１トランジスタ・１キヤパシタ構
造のメモリセルの製造方法を説明する。Next, a method of manufacturing a memory cell having a one-transistor/one-capacitor structure shown in FIG. 1 will be described.
第２図〜第１２図は、第１図に至る各工程を示す図であ
る。以下、第１図、第２図〜第１２図を用いて９本発明
のメモリセルの製造方法を説明する。FIGS. 2 to 12 are diagrams showing each process leading to FIG. 1. Hereinafter, a method for manufacturing a memory cell according to the present invention will be described with reference to FIGS. 1 and 2 to 12.
（工程１．第２図参照）
表面にＳｉ０ｇ膜２．５ｉ２）ｉａ膜３が設けられたｐ
型Ｓｉ基板１を用意し、 ５ｉ３Ｎａ膜３の上に素子分
離領域形成用のパターンを有するレジストを塗布する。(Process 1. See Fig. 2) P with Si0g film 2.5i2)ia film 3 provided on the surface
A type Si substrate 1 is prepared, and a resist having a pattern for forming an element isolation region is applied onto the 5i3Na film 3.
（工程２．第３図参照）
レジスト４をマスクとし、 、ＣＦ４ ＋Ｑ、ガスを用
いてドライ・エツチングすることにより、 ５ｉ３Ｎａ
膜３を一部除去する。その後、加速エネルギー１８０ｋ
ｅＶ、 ドーズ量ｌＸｌ０’π／ｄでＢをイオン注入
してｐ゛゛分離領域５を形成する。(Process 2. See Figure 3) Using the resist 4 as a mask, dry etching is performed using , CF4 +Q, and gas to form 5i3Na.
Part of the film 3 is removed. After that, acceleration energy 180k
B is ion-implanted at a dose of lXl0'π/d to form a p isolation region 5.
（工程３．第４図参照）
レジスト４を剥離した後、熱酸化によりフィールドＳｉ
Ｏ２膜６を形成する。(Step 3. See Figure 4) After removing the resist 4, the field Si is removed by thermal oxidation.
An O2 film 6 is formed.
（工程４．第５図参照）
フィールドＳｉＯ２膜６の隣のｐ型Ｓｉ基板１中に反応
性イオン・エツチング（ＲＩ Ｅ）により９幅１μｍの
第１開孔部７を形成する。第１開孔部７は。(Step 4. See FIG. 5) A first opening 7 having a width of 9 and 1 μm is formed in the p-type Si substrate 1 next to the field SiO2 film 6 by reactive ion etching (RIE). The first opening 7 is.
この後形成するｎ“型領域８を深く形成するためのもの
である。その後、加速エネルギー１８０〜２４０ ｋｅ
Ｖ、 ドーズ１ｔ５Ｘ１０′′／−でＡｓをイオン注
入して、深さ２〜２．５μｍのｎ゛型領領域８形成する
。This is for deeply forming the n" type region 8 to be formed later. After that, acceleration energy of 180 to 240 ke is applied.
As is ion-implanted at a dose of 1t5.times.10''/- to form an n-type region 8 having a depth of 2 to 2.5 .mu.m.
（工程５．第６図参照）
第１開孔部７を包含する形に９幅２μｍの第２開孔部９
をＲＩＨにより形成する。(Step 5. See Figure 6) A second opening 9 with a width of 2 μm is formed to encompass the first opening 7.
is formed by RIH.
（工程６．第７図参照）
第２開孔部９の内面に熱酸化により、厚さ５０〜２００
人のＳｉｎｇ膜１０膜形０した後、ｐ型Ｓｉ基板ｌの上
面全体にＣＶＤによりポリシリコンを堆積させ、その後
、ＰまたはＡｓを拡散してｎ型ポリ２９３７層１１を形
成する。(Step 6. See Figure 7) The inner surface of the second opening 9 is thermally oxidized to a thickness of 50 to 200 mm.
After forming the Sing film 10, polysilicon is deposited on the entire upper surface of the p-type Si substrate 1 by CVD, and then P or As is diffused to form an n-type poly 2937 layer 11.
ｎ゛型領領域８ＳｉＯ□膜１０膜上０ｎ型ポリシリコン
ＦＪＩＩによりキャパシタが構成される。A capacitor is constituted by n-type polysilicon FJII on n-type region 8 SiO□ film 10 film.
（工程７．第８図参照）
ｎ型ポリシリコンＮｉｌおよび５ｉＯｚｌｌｉ Ｉ Ｏ
の一部をｌ？ＩＢによりエツチングして第３開札部１２
を形成する。(Step 7. See Figure 8) n-type polysilicon Nil and 5iOzlli I O
l? Etched by IB and third bid opening section 12
form.
（工程８．第９図参照）
基板表面全体に熱酸化によりＳｉＯ□膜１３膜形３する
。ポリシリコンは酸化速度が速いので、ｎ型ポリシリコ
ンｆｉｌｌ中にはＳｉＯ□Ｐａ１３が厚く形成される。(Step 8. See FIG. 9) A SiO□ film 13 is formed on the entire surface of the substrate by thermal oxidation. Since polysilicon has a fast oxidation rate, a thick layer of SiO□Pa13 is formed in the n-type polysilicon fill.
次いで、加速エネルギー５０〜ＩＯ，０ｋｅＶ、 ド
ーズ量Ｉ Ｘ １０ ＩＳ／ｃｓａでＡｓをイオン注入
してｎ°型領領域１４１５および１６を形成する。Next, As is ion-implanted at an acceleration energy of 50 to IO, 0 keV and a dose of I x 10 IS/csa to form n° type regions 1415 and 16.
ｎ゛型領領域１４ドレインとなり、ｎ”型領域Ｉ５はソ
ースとなる。ｎ゛型トドレイン領域１４よびｎ゛゛ソー
ス領域１５の間のＳｉＯ□膜１３膜形３度エッチングに
より取り除き、再度酸化して厚さ７０〜３００人のゲー
） ＳｉＯ□１１１１７として形成しなおす。The n-type region 14 becomes the drain, and the n''-type region I5 becomes the source. (Thickness: 70 to 300 people) Re-form as SiO□11117.
（工程９．第１０図参照）
基板表面全体にＣＶＤによりポリシリコンを堆積した後
、ＰまたはＡｓを拡散してｎ型ポリシリコン［１Ｂを形
成する。このｎ型ポリシリコンＮ１８はゲート電極とな
る。(Step 9. See FIG. 10) After depositing polysilicon on the entire surface of the substrate by CVD, P or As is diffused to form n-type polysilicon [1B]. This n-type polysilicon N18 becomes a gate electrode.
（工程１０．第１１図参照）
ｎ型ポリシリコンＮ１８をＲＩＥによりエツチングして
第４開孔部１９を形成する。(Step 10. See FIG. 11) N-type polysilicon N18 is etched by RIE to form a fourth opening 19.
（工程１１．第１２図参照）
基板表面全体を熱酸化させてＳｉＯ２膜２０膜形０する
。その後、ｎ゛゛ソース領域１５の上のＳｉＯ□膜２お
よび５ｉＪｎ膜３をエツチングにより取り除く。(Step 11. See FIG. 12) The entire surface of the substrate is thermally oxidized to form 20 SiO2 films. Thereafter, the SiO□ film 2 and the 5iJn film 3 on the n'' source region 15 are removed by etching.
（工程１２．第１図参照）
第４開孔部１９にＣＶＤによりポリシリコンを堆積した
後、ＰまたはＡｓを拡散してｎ型ポリ９９３７層２０を
形成する。その（ｉ、Ａｔ配線２３および２４を形成す
る。(Step 12. See FIG. 1) After depositing polysilicon in the fourth opening 19 by CVD, an n-type poly 9937 layer 20 is formed by diffusing P or As. The (i) At wirings 23 and 24 are formed.
本発明によれば、従来、２０μｍ２以上であったｌトラ
ンジスタ・ｌキャパシタ構造のメモリセルの面積を４．
５μｍ２以下にすることができる。According to the present invention, the area of a memory cell with a transistor/capacitor structure, which was conventionally 20 μm or more, has been reduced to 4.
The thickness can be reduced to 5 μm2 or less.
第１図は本発明の１実施例構成図、第２図〜第１２図は
第１図に至る製造工程を示す図、第１３図は従来例を示
す図である。
第１図において。
１：ｐ型Ｓｉ基板
８：ｎ゛型領領
域０：５ｉ（ｈ膜
１１：ｎ型ポリシリコン層
１４ ： ｎ’″型ドレイン領域
１５ ： ｎ”型ソース領域
１７ ：ゲートＳｉＯ！膜
１８：ｎ型ポリシリコン層FIG. 1 is a block diagram of one embodiment of the present invention, FIGS. 2 to 12 are diagrams showing the manufacturing process leading to FIG. 1, and FIG. 13 is a diagram showing a conventional example. In FIG. 1: p-type Si substrate 8: n-type region 0: 5i (h film 11: n-type polysilicon layer 14: n'''-type drain region 15: n''-type source region 17: gate SiO! film 18: n mold polysilicon layer
Claims (1)
孔部（２１）に設けられた第２の導電型の半導体領域（
８）、上記第１の開孔部（２１）の内面に設けられた酸
化膜（１０）および該酸化膜（１０）の上に堆積された
第２の導電型の半導体（１１）からなるキャパシタ領域
と、 キャパシタ領域を形成した第１の開孔部（２１）に隣接
し、第１の導電型の半導体基板（１）に設けられた第２
の開孔部（２２）の底面に形成された第２の導電型のド
レイン領域（１４）、第２の開孔部（２２）の上部に形
成された第２の導電型のソース領域（１５）、上記ドレ
イン領域（１４）およびソース領域（１５）の間の上記
第２の開孔部上に設けられたゲート酸化膜（１７）およ
び上記第２の開孔部（２２）を埋め、ゲート電極として
の第２の導電型の半導体（１８）からなるＭＯＳトラン
ジスタ領域とからなることを特徴とするＬＳＩ用微細セ
ル構造。[Claims] A semiconductor region of a second conductivity type (
8), a capacitor consisting of an oxide film (10) provided on the inner surface of the first opening (21) and a second conductivity type semiconductor (11) deposited on the oxide film (10); and a second hole provided in the semiconductor substrate (1) of the first conductivity type adjacent to the first opening (21) forming the capacitor region.
A second conductivity type drain region (14) formed at the bottom of the opening (22), and a second conductivity type source region (15) formed at the top of the second opening (22). ), the gate oxide film (17) provided on the second opening between the drain region (14) and the source region (15) and the second opening (22) are filled, and the gate oxide film (17) is filled with the second opening (22). A fine cell structure for an LSI, comprising a MOS transistor region made of a second conductivity type semiconductor (18) as an electrode.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62306281A JPH01146355A (en) | 1987-12-03 | 1987-12-03 | Fine cell structure for lsi |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62306281A JPH01146355A (en) | 1987-12-03 | 1987-12-03 | Fine cell structure for lsi |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01146355A true JPH01146355A (en) | 1989-06-08 |
Family
ID=17955206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62306281A Pending JPH01146355A (en) | 1987-12-03 | 1987-12-03 | Fine cell structure for lsi |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01146355A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100898265B1 (en) * | 2001-09-18 | 2009-05-19 | 에이저 시스템즈 가디언 코포레이션 | Structure and fabrication method for capacitors integratible with vertical replacement gate transistors |
-
1987
- 1987-12-03 JP JP62306281A patent/JPH01146355A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100898265B1 (en) * | 2001-09-18 | 2009-05-19 | 에이저 시스템즈 가디언 코포레이션 | Structure and fabrication method for capacitors integratible with vertical replacement gate transistors |
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