JPH0112309Y2 - - Google Patents

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JPH0112309Y2
JPH0112309Y2 JP13157283U JP13157283U JPH0112309Y2 JP H0112309 Y2 JPH0112309 Y2 JP H0112309Y2 JP 13157283 U JP13157283 U JP 13157283U JP 13157283 U JP13157283 U JP 13157283U JP H0112309 Y2 JPH0112309 Y2 JP H0112309Y2
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JP
Japan
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pattern
data
address
register
counter
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Description

【考案の詳細な説明】 〔考案の属する技術分野〕 本考案は、グラフイツク・デイスプレイ上に表
示された図形の一部分を矩形の各種のパターンに
塗りつぶして表示する場合、そのような塗りつぶ
しの表示を容易に行なうことができる信号を発生
させるパターン発生回路に関するものである。
[Detailed description of the invention] [Technical field to which the invention pertains] The present invention facilitates the display of a part of a figure displayed on a graphic display by filling it with various rectangular patterns. The present invention relates to a pattern generation circuit that generates a signal that can be used in various ways.

〔従来技術の説明〕 近年、CRT(Cathode Ray Tube)デイスプレ
イ装置を用い、各種の図形等を表示させる機器が
多くなつてきたが、このようなCRT装置におい
ては、表示中の画面の一部に簡単なパターンを書
込んだり、画面の一部分のみを消去したい場合
が、時々発生する。従来では、このような場合、
まず画面を全面消去した上で、ベクタージエネレ
ータやCPUを使用して、必要な部分のみを書込
んだり、消去するという手段を取つている。しか
し、以上のような手段は次の問題点を有してい
る。
[Description of the Prior Art] In recent years, there have been an increasing number of devices that use CRT (Cathode Ray Tube) display devices to display various figures. Sometimes you may want to write a simple pattern or erase only a part of the screen. Conventionally, in such cases,
First, the entire screen is erased, and then a vector generator or CPU is used to write or erase only the necessary areas. However, the above-mentioned means have the following problems.

表示した画面の一部分へ、簡単なパターンを
書込むために、その演算処理をCPUやベクタ
ージエネレータに行なわせることは、これらが
持つ高度な機能を簡単な作業のために制限する
ことになり好ましくない。
In order to write a simple pattern to a part of the displayed screen, it is preferable to have the CPU or vector generator perform the calculation processing because it limits the advanced functions of these devices to simple tasks. do not have.

CPUやベクタージエネレータを使用して上
記のパターンを生じさせる場合は、パターンの
発生までに時間がかかり好ましくない。
If a CPU or a vector generator is used to generate the above pattern, it takes a long time to generate the pattern, which is undesirable.

〔本考案の目的〕[Purpose of this invention]

本考案は、このような問題点を解決したもので
あり、その目的はCRT画面の任意の一部分(こ
の一部分の形は、X軸、Y軸に平行な四角形を意
味する)、へ以下に示すパターンを高速に発生で
きるパターン発生回路を提供することにある。
The present invention solves these problems, and its purpose is to attach any part of the CRT screen (the shape of this part means a rectangle parallel to the X and Y axes) as shown below. An object of the present invention is to provide a pattern generation circuit that can generate patterns at high speed.

(1) 四角形部分を全面消去 (第1図のa参照) (2) 四角形部分を全面塗りつぶし (第1図のb参照) (3) 四角形部分をストライプ・パターン (第1図のc参照) 〔本考案の概要〕 本考案は、所望の発生パターンの一部分を形成
する複数ビツトのパターン信号をCPUから導入
して一旦これを記憶しておくパターンレジスタ
と、このパターンレジスタの内容を次段のビデオ
RAMに書込むためのアドレス信号を取りだすカ
ウンタとを備え、パターンレジスタへ書込まれた
複数ビツトの信号を繰り返し読出してこの内容を
繋ぎ合せるようにビデオRAM上に配列し、所望
の四角形の発生パターンがビデオRAM上に形成
されるまでの間、CPUを効率的に利用できるよ
うにしたものである。
(1) Completely erase the rectangular area (see a in Figure 1) (2) Fill in the entire rectangular area (see b in Figure 1) (3) Apply a stripe pattern to the rectangular area (see c in Figure 1) [ Overview of the present invention] The present invention consists of a pattern register that inputs a multi-bit pattern signal forming part of a desired generation pattern from the CPU and temporarily stores it, and a pattern register that stores the contents of the pattern register in the next stage of the video.
It is equipped with a counter that takes out the address signal for writing to the RAM, and repeatedly reads out the multiple bit signals written to the pattern register, and arranges the contents on the video RAM so as to connect them to create the desired rectangular generation pattern. This allows the CPU to be used efficiently until the video is formed on the video RAM.

〔実施例による説明〕[Explanation based on examples]

以下図面を用いて、本考案を詳細に説明する。 The present invention will be explained in detail below using the drawings.

第2図は、本考案に係るパターン発生回路の一
例を含んだグラフイツク装置の構成例を示す図で
ある。同図において、1はコンピユータ(以下単
にCPUと略す)であり、グラフイツク装置全体
の動作をコントロールするものである。2はキー
ボードでありCRT上の任意の四角形の位置と大
きさを指定するものである。3は本考案に係るパ
ターン発生回路であり、第2図の一点鎖線で示し
た部分の回路である。4はパターンレジスタであ
り、上記指定した四角形内に表示したいパターン
を実現するための信号をCPU1からデータバス
D1を介して導入し、これを一時的にメモリして
おくものである。5はスタートアドレスレジスタ
でありキーボード2で指定した四角形の位置デー
タをメモリするレジスタである。7はストツプア
ドレスレジスタであり、キーボード2で指定した
四角形の位置データをメモリするレジスタであ
る。ここでスタートアドレスレジスタ5でメモリ
するデータは、第3図に示す点P1のX1,Y1を表
すアドレスであり、ストツプアドレスレジスタ7
でメモリするデータは、第3図に示す点P2のX2
Y2を表すアドレスである。なお、第3図の内容
については後述する。9はカウンタであり、グラ
フイツク装置の所定の回路(図示せず)からクロ
ツク信号CLKを導入し、この信号CLKの入力毎
に、スタートアドレスレジスタ5からロードされ
たデータを1づつカウントアツプするものであ
る。11と12はコンパレータであり、それぞれ
点P2のアドレスX2,Y2とカウンタ9からのデー
タとを比較して一致した時に終了信号ENDを出
力するものである。13はビデオRAMであり、
CRTの画面に表示するデータをメモリしておく
ものである。15はCRTであり、表示器である。
以上のように構成された第2図のグラフイツク装
置の動作を第3図を参照しながら以下に説明す
る。
FIG. 2 is a diagram showing an example of the configuration of a graphics device including an example of a pattern generation circuit according to the present invention. In the figure, numeral 1 denotes a computer (hereinafter simply referred to as CPU), which controls the operation of the entire graphics device. 2 is a keyboard, which specifies the position and size of any rectangle on the CRT. 3 is a pattern generation circuit according to the present invention, which is the circuit shown by the dashed line in FIG. 4 is a pattern register, which sends signals from the CPU 1 to the data bus to realize the pattern to be displayed within the rectangle specified above.
It is introduced via D1 and temporarily stored in memory. Reference numeral 5 is a start address register, which is a register for storing position data of a rectangle designated by the keyboard 2. Reference numeral 7 denotes a stop address register, which stores the position data of the rectangle designated by the keyboard 2. Here, the data stored in the start address register 5 is an address representing X 1 and Y 1 of point P 1 shown in FIG.
The data to be stored in memory is X 2 at point P 2 shown in Figure 3,
This is an address representing Y 2 . The contents of FIG. 3 will be described later. 9 is a counter which receives a clock signal CLK from a predetermined circuit (not shown) of the graphics device, and counts up the data loaded from the start address register 5 by one each time this signal CLK is input. be. Comparators 11 and 12 compare the addresses X 2 and Y 2 of the point P 2 with the data from the counter 9, respectively, and output an end signal END when they match. 13 is video RAM;
It stores the data to be displayed on the CRT screen. 15 is a CRT, which is a display device.
The operation of the graphic device shown in FIG. 2 constructed as above will be explained below with reference to FIG.

第3図はビデオRAMの概念とCRT画面との関
係を示した図であり、同図を用いて本考案を利用
しているグラフイツク装置の動作概要を説明する
ことができる。第3図において、各構成素子に付
した番号は第2図と同様な番号とし、同じ番号の
素子は、同じ構成素子を表すものとする。通常、
CRT装置では、CRTの画面とビデオRAMの内
容とは対応している。
FIG. 3 is a diagram showing the concept of a video RAM and its relationship with a CRT screen, and can be used to explain the outline of the operation of a graphics device using the present invention. In FIG. 3, the numbers assigned to each component are the same as those in FIG. 2, and elements with the same number represent the same component. usually,
In a CRT device, the CRT screen corresponds to the contents of the video RAM.

ここで、本考案を用いたグラフイツク装置で
は、CRTの画面上で例えば四角形B部分を全面
塗りつぶしたい場合、カーソルなどによりこのB
部分の位置と大きさを表す点P1とP2を指定する。
この指定は、例えばキーボード2を使用して
CPU1へ入力することができ、本考案に係るパ
ターン発生回路3を介して、ビデオRAM13に
は第3図に示すようにB部分を塗りつぶすべくデ
ータが書込まれる。そして、このビデオRAMの
内容にしたがつてCRTの画面にはB部分を塗り
つぶした図が表示される。
Here, in a graphics device using the present invention, if you want to completely fill in rectangle B on the CRT screen, for example, you can use the cursor to
Specify points P 1 and P 2 that represent the position and size of the part.
This specification can be made using keyboard 2, for example.
Data can be input to the CPU 1, and data is written to the video RAM 13 via the pattern generation circuit 3 according to the present invention in order to fill in portion B as shown in FIG. Then, a diagram with portion B filled in is displayed on the CRT screen according to the contents of this video RAM.

以上は本考案を利用したグラフイツク装置の動
作であるが、以下、第2図を用いて、本考案に係
るパターン発生回路の動作を説明する。
The above is the operation of the graphics device using the present invention. Below, the operation of the pattern generation circuit according to the present invention will be explained using FIG. 2.

まず、上述したように、キーボード2等を使用
して、CRTの画面上で第1図のように表示した
い部分のエリアを指定する。この指定エリアを表
す点P1,P2の座標データと、第1図のa〜cの
どのパターンかを選択するデータが、CPU1に
入力される。CPU1では、この入力されたデー
タにしたがつて、データバスD1を介してパター
ンレジスタ4へ、B部分の第1列目のラスタ(キ
ーボード2から選択された第1図のa〜cのどれ
かに該当するパターン)に相当するデータを書込
む。実施例では、このパターンレジスタ4へ書込
めるデータ数は、20ビツトである。
First, as described above, use the keyboard 2 or the like to specify the area on the CRT screen that you wish to display as shown in FIG. Coordinate data of points P 1 and P 2 representing this designated area and data for selecting which pattern from a to c in FIG. 1 are input to the CPU 1. In accordance with this input data, the CPU 1 sends the raster in the first column of part B to the pattern register 4 via the data bus D 1 (whichever raster is selected from a to c in FIG. 1 from the keyboard 2). Write the data corresponding to the corresponding pattern). In this embodiment, the number of data that can be written into the pattern register 4 is 20 bits.

一方、本考案で得ようとする発生パターンは第
1図のようなパターンであり、このパターンはど
れも水平方向について繰り返しの模様(第1図の
aとbは無模様と見る)と見ることが出来る。そ
こで、パターンレジスタ4へはこの繰り返しの模
様の一部分を書き込んでおいて、これを何回も読
み出してビデオRAM13上で順に繋ぎ合せれば
第1図の各発生パターンを形成することが出来る
のである。
On the other hand, the generation pattern that this invention aims to obtain is the pattern shown in Figure 1, and all of these patterns can be seen as repeating patterns in the horizontal direction (a and b in Figure 1 are considered to have no pattern). I can do it. Therefore, by writing a portion of this repeated pattern into the pattern register 4, reading it out many times and sequentially connecting it on the video RAM 13, each generation pattern shown in Figure 1 can be formed. .

一方、スタートアドレスレジスタ5には点P1
のアドレス(X1,Y1)が書込まれ、ストツプア
ドレスレジスタ7には点P2のアドレス(X2,Y2
が書込まれる。そして、パターン発生回路に起動
をかけると、グラフイツク装置の所定の回路(図
示せず)から出力されたクロツク信号CLKが、
カウンタ9に印加される。カウンタ9では、クロ
ツク信号CLKのパルスが印加される毎に、スタ
ートアドレスレジスタ5から導入したスタートア
ドレス信号の値を1づつカウントアツプするよう
に動作している。従つて、このカウンタ9の出力
信号はビデオRAMに書込むデータのアドレスに
対応している。そして、このクロツク信号CLK
に同期してパターンレジスタ4の内容がビデオ
RAM13へ書込まれる。このとき書込まれるア
ドレスは、カウンタ9の出力信号が示すアドレス
である。
On the other hand, point P 1 is in the start address register 5.
The address (X 1 , Y 1 ) of point P 2 is written to the stop address register 7, and the address (X 2 , Y 2 ) of point P 2 is written to the stop address register 7.
is written. Then, when the pattern generation circuit is activated, the clock signal CLK output from a predetermined circuit (not shown) of the graphics device is
Applied to counter 9. The counter 9 operates to increment the value of the start address signal introduced from the start address register 5 by one each time a pulse of the clock signal CLK is applied. Therefore, the output signal of this counter 9 corresponds to the address of data to be written into the video RAM. And this clock signal CLK
The contents of pattern register 4 are displayed in synchronization with the video
Written to RAM13. The address written at this time is the address indicated by the output signal of the counter 9.

このようにして、クロツク信号CLKの印加毎
にビデオRAM13には、次々とパターンを表す
信号かパターンレジスタ4から読みだされる。そ
して、パターンレジスタ4の20ビツトのデータが
ビデオRAM13に転送されると、再び、パター
ンレジスタの第1ビツト目のデータから繰り返し
てビデオRAM13へ転送される。第1図のパタ
ーンは繰り返しの模様であるため、パターンレジ
スタ4の内容を何回も読み出してビデオRAM1
3上で順に繋ぎ合せれば第1図の発生パターンを
形成することが出来る。
In this way, each time the clock signal CLK is applied, signals representing patterns are successively read out from the pattern register 4 into the video RAM 13. Then, when the 20-bit data of the pattern register 4 is transferred to the video RAM 13, the data is repeatedly transferred to the video RAM 13 starting from the first bit of the pattern register. Since the pattern shown in Figure 1 is a repeating pattern, the contents of pattern register 4 are read out many times and video RAM 1 is
3, the generation pattern shown in FIG. 1 can be formed.

即ち、CPU1は、一旦パターンレジスタ4へ
20ビツトのデータを書込んでしまうと、このパタ
ーンレジスタ4の内容を何回も繰り返しビデオ
RAM13へ読出して、所望の四角形のパターン
がビデオRAM13上に形成されるまでの間は、
他の演算処理等を行なうことができるので、効率
的に動作することができる。この点が本考案の大
きな効果の一つである。
In other words, CPU 1 once transfers data to pattern register 4.
Once 20-bit data is written, the contents of pattern register 4 will be repeated over and over again.
Until the desired rectangular pattern is formed on the video RAM 13 after reading to the RAM 13,
Since other arithmetic processing and the like can be performed, it is possible to operate efficiently. This point is one of the major effects of the present invention.

このようにして、ビデオRAM13の第3図に
示すB部分のエリアにデータを次々に書込んでい
く。そして、カウンタ9の出力信号がストツプア
ドレスレジスタ7の値(X2,Y2)と一致した場
合、コンパレータ11と12から終了信号END
が出力され、これで四角形B部分を表すに必要な
全てのデータが書込まれたことになる。
In this way, data is written one after another into the area B of the video RAM 13 shown in FIG. When the output signal of the counter 9 matches the value (X 2 , Y 2 ) of the stop address register 7, the end signal END is sent from the comparators 11 and 12.
is output, and all the data necessary to represent the rectangle B portion has now been written.

その後、ビデオRAM13の内容は公知の技術
によりCRT15の画面に表示される。
Thereafter, the contents of the video RAM 13 are displayed on the screen of the CRT 15 using known techniques.

以上の結果、CRT15の画面上には、第3図
に示すように、所望の四角形の部分を第1図のa
〜cの任意のパターンで表示することができる。
As a result of the above, the desired rectangular part a in Fig. 1 is displayed on the CRT15 screen as shown in Fig. 3.
It can be displayed in any pattern of ~c.

なお、以上の説明では、カウンタ9へスタート
アドレスをまず設定し、このデータからクロツク
信号CLKが印加される度にカウントアツプする
として説明したが、この動作と逆にカウンタ9へ
ストツプアドレスをまず設定し、このデータから
クロツク信号CLKが印加される度にカウントダ
ウンするようにしても本考案は成立する。もちろ
ん、この場合にはコンパレータ11,12で比較
する一方のデータ(基準データ)はスタートアド
レスのデータである。
In the above explanation, the start address is first set in the counter 9, and the count is incremented from this data every time the clock signal CLK is applied.However, contrary to this operation, the stop address is first set in the counter 9. The present invention also works if the clock signal CLK is set and counted down from this data every time the clock signal CLK is applied. Of course, in this case, one of the data (reference data) compared by the comparators 11 and 12 is the data of the start address.

〔本考案の効果〕[Effects of this invention]

以上述べたように、本考案によれば、次の効果
が得られる。
As described above, according to the present invention, the following effects can be obtained.

スタートアドレスとストツプアドレスを指定
しているので、任意の必要とする部分のみにつ
いて動作するから、処理が速くなる。
Since the start address and stop address are specified, only the necessary parts are operated on, which speeds up the processing.

パターンレジスタによつて、数種類のパター
ンを発生させることができる(大きく分けて第
1図に示す3種類)。
Several types of patterns can be generated by the pattern register (roughly divided into three types shown in FIG. 1).

CPUの仕事が軽減でき、また、高速な処理
をすることができる。
It can reduce the workload of the CPU and allow faster processing.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図はCRTの画面上にへ四角の形のエリア
でパターンの書換を行なおうとする場合にそのパ
ターンの種類を例示した図、第2図は本考案を利
用したデイスプレイ装置の構成例を示す図、第3
図はビデオRAMとCRTの画面との相対関係を示
した図である。 1……CRT、2……キーボード、3……パタ
ーン発生回路、4……パターンレジスタ、5……
スタートアドレスレジスタ、7……ストツプアド
レスレジスタ、9……カウンタ、11,12……
コンパレータ、13……ビデオRAM、15……
CRT。
Figure 1 is a diagram illustrating the types of patterns that are to be rewritten in a rectangular area on a CRT screen, and Figure 2 is an example of the configuration of a display device using the present invention. Figure shown, 3rd
The figure shows the relative relationship between the video RAM and the CRT screen. 1...CRT, 2...Keyboard, 3...Pattern generation circuit, 4...Pattern register, 5...
Start address register, 7... Stop address register, 9... Counter, 11, 12...
Comparator, 13... Video RAM, 15...
CRT.

Claims (1)

【実用新案登録請求の範囲】 グラフイツク装置に使用される回路において、 複数ビツトの信号を記憶できるパターンレジス
タ4と、スタートアドレスとストツプアドレスの
データを記憶するレジスタ5,7と、前記スター
トアドレス又はストツプアドレスのどちらかのデ
ータを導入してこのデータについてカウントアツ
プ又はカウントダウンするカウンタ9と、前記ス
タートアドレス又はストツプアドレスのデータと
カウンタからのデータを比較して一致した場合に
終了信号を出力するコンパレータ11,12とを
備え、 前記パターンレジスタに所望の四角形の発生パ
ターンの一部分を形成する複数ビツトのパターン
信号を書込むようにし、前記カウンタの出力をア
ドレス信号として前記パターンレジスタの内容を
繰り返し読出して次段(ビテオRAM)へ転送す
るようにしたパターン発生回路。
[Claims for Utility Model Registration] A circuit used in a graphics device includes a pattern register 4 capable of storing a plurality of bit signals, registers 5 and 7 storing data of a start address and a stop address, and registers 5 and 7 capable of storing data of a start address or a stop address. A counter 9 that inputs data from either the stop address and counts up or down for this data, compares the data from the start address or stop address with the data from the counter, and outputs an end signal when they match. a multi-bit pattern signal forming a part of a desired rectangular generation pattern is written in the pattern register, and the contents of the pattern register are repeated using the output of the counter as an address signal. A pattern generation circuit that reads and transfers to the next stage (viteo RAM).
JP13157283U 1983-08-25 1983-08-25 pattern generation circuit Granted JPS6039092U (en)

Priority Applications (1)

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JP13157283U JPS6039092U (en) 1983-08-25 1983-08-25 pattern generation circuit

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JPS6039092U JPS6039092U (en) 1985-03-18
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