JPH01113877A - 画像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、再構成可能パイプライン式画像処理システム
、特に任意の近傍の窓処理を用いた処理システムに関す
る。

パイプライン式画像処理装置の２進近傍窓処理能力が任
意の窓関数を取り扱うように拡張され、従って多種多様
なモルフイック構成要素を単一の処理要素中に実現でき
る。その結果、完全なモルフイック・アルゴリズムが、
より少ないステップ従ってより少ない処理要素′で実行
される。

Ｂ、従来技術 例えばＭＩＴＥ（モルフイック画像変換エンジン）等の
従来技術のシステムでは、あるクラスの画像近傍窓しか
処理できなかった。ＭＩＴＥシステムは、“Ｍ　Ｉ　Ｔ
　Ｅ　：　Ｍｏｒｐｈｉｃ　ｆｏｒａｇｅ　Ｔｒａｎｓ
ｆｏｒｍＥｎｇｉｎｅ　Ａｎ　Ａｒｃｈｉｔｅｃｔｕｒ
ｅ　ｆｏｒ　ＲｅｃｏｎｆｉｇｕｒａｂｌｅＰｉｐｅｌ
ｉｎｅｓ　ｏｆ　Ｎｅｉｇｈｂｏｒｈｏｏｄ　Ｐｒｏｃ
ｅｓｓｏｒｓ”、　Ｍ、Ｊ。

Ｋｉｍｍｅｌ外著、　　１９８５　　Ｉ　ＥＥＥ　Ｃｏ
ｍｐｕｔｅｒＳｏｃｉｅｔｙ　Ｗｏｒｋｓｈｏｐ　ｏｎ
　Ｃｏｍｐｕｔｅｒ　Ａｒｃｈｉｔｅｃｔｕｒｅｆｏｒ
　Ｐａｔｔｅｒｎ　Ａｎａｌｙｓｉｓ　ａｎｄ　Ｉｍａ
ｇｅ　ＤａｔａｂａｓｅＭａｎａｇｅｍｅｎｔ、　Ｎｏ
ｖｅｍｂｅｒ　　１　Ｂ　　２０　、　１９８５　＋Ｍ
ｉａｍｉ　Ｂｅａｃｈ、　Ｆｌｏｒｉｄａ及び米国特許
出願第０６／７５９６４０　（１９８５年７月２６日出
願）に記載されている。

ＭＩＴＥシステムは、゛２進近傍窓画像を並列パイプラ
イン方式で並列に処理する複数処理画素の再構成可能な
配列である。これまで、近傍処理装置は、最近傍の３画
素×３画素の矩形アレイより成る近傍に制限されていた
。この制限は、画像処理のスピードと同期が最も重要な
規準である並直列パイプラインにおいて特に当てはまる
。

ある応用では、モルフイック処理中の処理要素として異
なった近傍が好ましい。例えば、画像をより小さなスケ
ールに縮小するために、下記の方式を使用しうる。２画
素×２画素の矩形窓により平均化又は多数値関数を取り
データを平滑化する。

平滑化されたデータは、１つおきの行の１つおきの画素
を使用する窓により処理される。以前の平滑化プロセス
により、近傍変換の４分の１は興味がないが、１つおき
の行の１つおきの画素はハーフ・スケールの結果となる
であろう、同じシーケンスと反復して行なってもよく、
各反復毎に２つの因子づつスケールが減少する。各反復
に伴ない、興味のあるビットは４の因子づつ減少し、処
理窓中の画素間の空間的関係は間隔が２倍になる。従っ
て各反復毎に異なった近傍あるいは窓が必要になる。

光学的文字認識を含む、他の画像処理の応用は、近傍窓
処理に関係した２進特徴抽出を使用する。

但し捜される各特徴又は測定は、処理に対して異なった
入力画素の組（窓）を特徴とする特徴のビット間の異な
った空間的関係窓の例は文献“Ｔｈｅ　Ｉ　ＢＭ　　１
９７５０ｐｔｉｃａｌ　ｐａｇｅ　ＲｅａｄｅｒＰａｒ
ｔＩ［Ｉ　：　　Ｒｅｃｏｇｎｉｔｉｏｎ　Ｌｏｇｉｃ
　Ｄｅｖｅｌｏｐｍｅｎｔ”　＋Ｄ、Ｒ０Ａｎｄｒｅｗ
ｓ他、　　Ｉ　ＢＭ　Ｊｏｕｒｎａｌ　ｏｆ　Ｒｅ５ｅ
ａｒｃｈａｎｄ　Ｄｅｖｅｌｏｐｍｅｎｔ＋　１９６８
年９月号、ｐｐ、３６４〜３７１に示されている。そこ
に解説されている応用は、また、窓を構成する要素の数
が変化することも要求しうる。

゛　過去において、異なった窓の形成は種々の方法で行
なわれてきた。処理のために画像を回転させるシフトレ
ジスタを用いたハードワイヤ式の組み合せ論理の実現法
は柔軟性に欠ける方式である。

また、汎用計算機はこの情報の抽出をシミュレートする
ことができる。しかし、そのような構成は非常に柔軟で
はあるが、また非常に低速である。

また近傍窓はＰＲＩＭＥ等の専用画像処理プロセッサで
実現することもできる。ＰＲＩＭＥシステムは、文献”
　Ｐ　ＲＩ　Ｍ　Ｅ　”Ａ　Ｐｒｏｃｅｓｓｏｒ　Ｄｅ
ｓｉｇｎｆｏｒ　Ｃｈａｒａｃｔｅｒ　Ｒｅｃｏｇｎｉ
ｔｉｏｎ”、　Ｍ、Ｊ、　Ｋｉｎ＋ｍｅｌ、　ＡＣＭ　
　５１ｇＭ１ｃｒｏ６　Ｐｒｅｐｒｉｎｔ　、　Ｓｅｐ
ｔｅｍｂｅｒ　２４〜２５．１９７３．ｐｐ、１０６〜
１１２に記載されている。

ＰＲＩＭＥシステムに関する別の従来技術は、米国特許
第３９５９７７７号；同第４００１７８７号；及び同第
４０１１５４７号に見い出される。

プロセッサを使用する従来技術の方式はかなり一般的で
あるが、それは比較的低速であり、直列同期式再構成可
能パイプライン・プロセッサに良く適合していない。こ
れらのシステムでは、近傍変換又は特徴抽出は、近傍関
数の論理の複雑さに依存して、可変な時間を要する。こ
れは、ＰＲＩＭＥシステムの並行動作により近傍関数が
一時に２以上のシフト位置に関して計算されることが可
能であるとしても、プログラムの走行時間がデータ依存
的だからである。

近傍変換を利用した他の従来技術のパイプライン画像処
理システムが多数存在する。その典型例は、米国特許第
４３９５７００号であり、そこでは解析のために近傍窓
に充分にアクセスするために異なったラスク走査線長を
収容するための再巡回線記憶装置としてＲＡＭを用いて
いる。窓は通常の近傍の３画素×３画素の矩形アレイに
制限される。

他の公知のシステムは、固定的な空間的関係の９画素以
下より成る近傍関数を含む。Ｇｏｌａｙヘキサゴナル・
パターン変換として知られる１つのそのようなシステム
が、”Ｆｅａｔｕｒｅ　Ｅｘｔｒａｃｔｉｏｎ　ｂｙＧ
ｏｌａｙ　Ｈｅｘａｇｏｎａｌ　Ｐａｔｔｅｒｎ　Ｔｒ
ａｎｓｆｏｒｍ　”　。

Ｋｅｎｄａｌｌ　Ｐｒｅｓｔｏｎ、　Ｊｒ、、　　Ｉ　
Ｅ、ＥＥ　Ｔｒａｕｓａｃｔｉｏｎｓｏｎ　Ｃｏｍｐｕ
ｔｅｒｓ、　Ｖｏｌ、　Ｃ−２０、Ｎα９　、　Ｓｅｐ
ｔｅｍｂｅｒ１９７１、ｐｐ、１００７〜１０１４に記
載されている。

Ｃ０発明が解決しようとする課題 従って、本発明の目的は、再構成可能な近傍関数及び再
構成可能な窓の再構成可能なネットワークを構成する再
構成可能な２進近傍窓画像プロセッサを提供することで
ある。そこでは所定の大きさ及び画素の空間的関係の任
意の一般化された近傍又は窓関数が構成可能である。

本発明の他の目的は、画像幅に対して処理要素を構成す
ると共に一般化された窓を可変に提供する、ネットワー
クを構成する処理要素間の相互接続、各処理要素の特別
な論理機能、及び遅延を提供することである。従って、
論理バックアップ機能のためのＲＡＭメモリ及び遅延を
達成するためのＲＡＭメモリの組み合せが各処理要素共
に使用される。またＲＡＭメモリは処理要素を相互接続
するネットワークを構成するためにも使われる。

本発明の他の目的は、各処理要素が異なった一般化近傍
関数を処理でき、従って全体的システムの有用性を大幅
に増加及び強化するように、プログラマブルに再構成可
能な近傍処理要素の直列同期パイプラインを提供するこ
とである。

本発明のさらに別の目的は、高密度ＶＬＳ　１回路の形
で実現でき、実施のコスト及び全体的サイズを低減でき
る画像処理装置を提供することである。

００課題を解決するための手段 −ＪＷ化近傍関数処理装置は、画像が走査されるのと同
じ画素速度で、参照された画素当りＮビットの一般化さ
れた近傍関数信号を計算する。走査された各々の新しい
画素は新しい画像の画素になり、これはその後の一般化
近傍関数により変換される。本発明では、従来技術のモ
ルフイック変換システムの８又は６個の最近接近傍以外
の事前に選択された又は事前に指定されたビット群から
モルフイック画像変換が生成される。画像画素速度で動
作する、プログラム可能又は再構成可能で且つＶＬＳ　
Ｉ実装に適した、非常に任意的又は一般的な近傍選択及
び計算機能が解説される。

すべての２進近傍画像処理要素は画像のいくつかの画素
に対して論理機能を実行できなければならない。画素は
、所望の画素間に遅延を与え、そして遅延を画素オフセ
ットの関数として変化させることによって、選択される
。このオフセットは画像幅に依存する。本発明では、遅
延機能及び論理機能の両者がプログラム可能、可変であ
り、所望の画像操作を実行するために遅延ハードウェア
及びルックアップ・ハードウェアを構成する。固定量の
ＲＡＭが可変数の処理要素を生じるその数は近傍操作の
複雑さに依存する。そのような実施例は高密度ＶＬＳ　
Ｉで実現でき、従ってハードウェアの大きさ及びコスト
を減少させる。

ＭＩＴＥシステムは、近傍の選択に関して制限を有する
再構成可能な近傍関数の再構成可能な回路網を得るため
の方法を提供する。本発明は、ＭＩＴＥシステムで得ら
れる機能又は柔軟性を失なうことなしに、−膜化された
近傍又は窓関数及び画素の空間的関係を実現するように
ＭＩＴＥシステムを拡張する。

Ｅ、実施例 ＭＩＴＥシステムでは、プール組み合せ（ｃｏｍｂｉｎ
ｅｒ）メモリにより処理要素の再構成可能な回路網及び
論理テーブル・ルックアップ・メモリにより再構成可能
近傍関数を提供するために必要なスイッチングが知られ
ている。本発明は、画素間の空間的関係及び近傍関数を
構成する画素の数を変化させるために各処理要素中の異
なったＲＡＭを構成する要素の再構成を行なうように従
来技術の能力を拡張する。

本発明によれば、所定の大きさの遅延メモリを有する近
傍関数処理要素に対して選択された入力を与えるための
一般化された近傍窓において、画像幅が近傍窓を生成す
る時の制限因子になる。

下記の説明中では近傍窓は９画素の窓として説明されて
いるが、これは単に既存の多くのパイプライン式プロセ
ッサが９画素を構成する３×３の矩形アレイを用いてい
るという理由による。しかし、本発明は９以下又は以上
の任意の画素数の近傍窓に適用でき、主にメモリの大き
さ及び窓の幅によってしか制約されない。窓の幅は、近
傍の最初の近傍画素と最後の近傍画素の間の全体の画素
数として定義される。

図面、特に第１Ａ〜ＩＥ図を参照すると、いくつかの−
膜化された近傍窓が示されている。各々の図は４つの別
々の近傍窓パターンＰＴＩ、ＰＴ２、ＰＴ３及びＰＴ４
を示している。近傍窓を代表する画素は影付けされ、ま
た他の非窓画素は白い箱として示されている。第１Ａ図
のＰＴＩは通常の３×３の矩形９画素アレイである。Ｍ
ＩＴＥシステムでは、近傍画素が３つの直接隣り合った
水平画素の組から選択されなければならず、各々の３つ
の組は互いに等距離になり少な（とも９画素だけ離れて
いなければならないという近傍窓に対する制約が課され
る。第１Ａ図はそのような近傍窓の例を示す。

第１Ｂ図のＰＴＩに示すような窓は、各画素組が画像中
で等しく隔っていないので上記の基準を満足しない。第
１Ｂ図のＰＴ２では、各組中の３つの画素が直接隣接し
てはいず、従ってその型の窓は基準を満足していない。

一方策１Ｂ図のＰＴ３では紐間の分離又は最小間隔が存
在しない。同様の相違が第１Ｂ図〜第１Ｅ図に示される
窓の各々に見い出され、それらは既存の画像プロセッサ
がその窓の各々の画像データを処理することを不可能に
している。

最悪の場合、第１Ｄ図のＰＴＩに示す、完全なランダム
な間隔の画素から成る型の近傍窓が所望の近傍窓である
。本発明によれば、そのようなランダム画素の窓は、遅
延を与えるための最小ＲＡＭメモリを用いて画素間に遅
延を含ませることによって発生される。

従来の画像プロセッサでは、画像データは、シフトレジ
スタにより近傍関数論理プロセッサに順次にシフトされ
る。公知の代替的な方法では、可変長シフトレジスタ、
タップ付き遅延線又は適当にプログラムされたメモリを
使用する。

第２図は従来の近傍窓の一部を生成する時に使用される
公知のプログラマブル遅延１０を示す。

書込アドレス（ＷＡＤ）１２及び読取アドレス（ＲＡＤ
）１４はメモリ（ＭＥＭ）１６に到来する画素ストリー
ムＰＩＸＩを順次に、１画素取得時間に１画素づつ記憶
させる。書込アドレス１２は次の画素が書込まれる場所
を制御し、読取アドレス１４は次の画素ＰＩＸＯが読み
出されるメモリ位置を制御する。書込アドレス１２及び
読取アドレス１４は各画素取得時間に増計数される増計
数カウンタである。

書込アドレスと読取アドレスの内容の間の所定の差は、
画素の書込みとその後の同じ画素の読み出しの間の時間
遅延又は空間的オフセットを決定する。

もし到来する画素ＰＩＸＩが出力画素ＰＩＸＯの読み取
りの前に書き込まれるならば、遅延はｌ＋　（ＷＡＤ−
ＲＡＤ）である。もしＷＡＤ−ＲＡＤがゼロならば、即
ち書込まれた同じ画素が即座に読み出されるならば、遅
延はメモリのサイクルに関する１画素時間である。また
その代りに、到来画素が書込まれる前に出力画素が読み
取られるならば、遅延は依然として１＋　（ＷＡＤ−Ｒ
ＡＤ）であるが、ＷＡＤ−ＲＡＤがゼロならば、遅延は
メモリ１６のサイズよりも１サイクル時間大きい。とい
うのは読み出される画素は、書込アドレス１２がそのメ
モリ位置のアドレスを巡回した以前の時間にそのメモリ
位置に書込まれたからである。

第２図に示すプログラマブル遅延１０は、プログラム可
能に１から１＋メモリ・ワード−サイズまでの任意の遅
延を実現するために使用される。

プログラマブル遅延ｌＯへのＣＦＢＵＳ入力は、書込ア
ドレス及び読取アドレス・カウンタを初期設定するため
に使用される。

入力画像画素（ＰＩＸＩ）信号の発生は当業者に良く知
られており、従って詳細な説明はしない。

ＲＡＭ及びスイッチにロードするために汎用バスを経由
して情報を伝送することによるパーソナリゼーションの
方法は例えば米国特許出願第０６／７５９６４０号に記
載されており、また当業者に周知である。

本発明の良好な実施例は、下記に示すように、余分の遅
延メモリ及び遅延メモリのアドレシングのためのアクセ
ス・ハードウェアを削減したプログラム可能且つリロケ
ータブルな遅延ユニットを提供する。

プログラマブル遅延１０の基本的要素を用いて、近傍中
の各画素が近傍中の他の画素から１〜ｌ＋ｎ位置までの
任意の大きさだけ隔っているような任意の近傍窓関数を
発生することが可能である。

第２図のプログラマブル遅延に使用されているよりも少
ないハードウェアを用いると、１又は１＋２にのいずれ
かに等しい遅延しか形成できない。

第３図では、２アドレス１２．１４が単一の読取書込ア
ドレス・レジスタ（ＲＷＡ）１　Ｂに置きかえられ、メ
モリ２０のサイズが所望の遅延を達成するように選択さ
れている。レジスタの大きさが減少する一方で、遅延の
大きさは固定である。というのは単一レジスタ１８を用
いた図示の方式では可変遅延を不可能だからである。最
大カウントが２の整数べき乗に等しいカウンタはカウン
タをリセットするための最小カウント検出を必要としな
い。従って、メモリ・サイズ２ｋが好ましい。

そのような構成は第３図に遅延段（ＤＳ）２２として示
されている。

遅延段はまた、単一ビットのシフトレジスタ（ＳＲ）２
４．１ビツトの制御レジスタ（Ｓ）２６及び２ウエイ・
マルチプレクサ２８を含んでいる。

入力画素ストリーム（ＰＩｘＩ）はシフトレジスタ２４
及びメモリ２０の両者に供給される。シフトレジスタの
出力はマルチプレクサ２８の１人力に供給される。メモ
リ２０から読み出された画素はマルチプレクサ２８の抽
入力に供給される。

制御レジスタ（Ｓ　（ｉ；　　ｊ））２６からの信号の
制御の下で、マルチプレクサ２８の出力（Ｐ　Ｉ　ＸＯ
）は、シフトレジスタ２４により与えられた１画素時間
の固定遅延又はメモリ２０により与えられた１＋２に画
素時間の固定遅延のいずれかの遅延を受けた入力画素ス
トリーム（ＰＩｘＩ）である。遅延段２２は０又は２に
画素時間の可変プログラマブル遅延と考えることができ
る。固定の１画素時間の遅延は全体的な処理装置のタイ
ミング同期には何の影響も持たないようにできることが
以下の説明から明らかになるであろう。

任意の正整数Ｉが値２Ｋ　（ｋは正整数）を有する整数
の選択された和として生成され得る。正整数１　（ｉ）
は下記の式に従って同時に生成できる。

１　　（ｉ）　＝　（Ｓ　（ｉ、０）×２Ｋ）＋　（Ｓ
　（ｉ、１）Ｘ２””　）＋・・・・・・＋（Ｓ　（ｉ
、　ｋ）　Ｘ２°） 又は 第４図に示すように、最初の遅延段ＤＳ　（０）が２に
のメモリ・サイズを有し各連続した遅延段が直前の遅延
段の半分のメモリ・サイズを有するようにに＋１個の遅
延段２２を直列に結合することによって、２”’−１サ
イクルまでの任意の大きさの可変遅延が得られる。任意
の遅延１　（ｉ）に関して、制御レジスタ２６　（Ｓ　
（ｉ、ｊ））は３番目の段ＤＳ　（ｊ）２２の遅延殿中
の適当な経路を選択する。各遅延段２２中に、２つの経
路が存在する。１つの経路は、もしＳ　（ｉ、ｊ）がゼ
ロであればシフトレジスタ２４を経由する１サイクルの
遅延を有する。もしＳ　（ｉ、ｊ）が１であれば他の経
路は１　＋　２　”の遅延を有する。従って、遅延連鎖
（ＤＣ）のプログラマブル遅延Ｉ（ｉ）は、遅延を制御
する制御レジスタ２６からのＳ　（ｉ、ｊ）ビット中の
２進数値に等しい。

第４図は遅延段の数を減少させるために修正された上述
の型の遅延連鎖の概略図である。

修正は、小さなメモリを有するいくつかの遅延段２２を
単一のプログラマブ・ル遅延１０で置き換えることを必
要とする。遅延連鎖３０は遅延段２２、ＤＳ　（０）〜
ＤＳ　（Ｊ）の直列接続より成る。

各遅延段ＤＳ（ｊ）（但しｊ＝０．１．２、・・・Ｊ）
は２　ａ＋ｔ−ｊ（但しＪ、Ｌ及びｊは整数）のメモリ
・サイズを有している。

３番目の遅延段ＤＳ　（Ｊ）の出力は、プログラマブル
遅延１０に接続される。遅延連鎖３０への入力画像スト
リームＰＩＸＩ　（ｉ）は最大のメモリを有する遅延段
ＤＳ　（０）の入力に接続され、出力ストリームＰＩＸ
Ｏ（ｉ）はプログラマブル遅延１０から出力される。

入力ＰＩＸＩ　（ｉ）には、Ｊ＋２の入力ＰＩＸ１　　
（ｉ）に対するプリセット遅延を有するシフトレジスタ
３２も接続されている。その遅延は遅延連鎖３０の固定
最小遅延に等しい。従って、プログラマブル遅延１０か
らの出力ＰＩＸＯ（ｉ）はＪ＋２＋Ｉ　　（ｉ）サイク
ルに等しい遅延を有し、シフトレジスタ３２からの出力
ＦＲはＪ＋２サイクルに等しい遅延を有する。再び、遅
延連鎖はゼロ又はＩ（ｉ）の可変遅延を与えるものと考
えられる。

プログラマブル遅延１０の遅延は、Ｌ個の最も小さなメ
モリ・サイズの段を単一のメモリで置換しＬ段の遅延全
体を１サイクルに制限するために、１から１＋２Ｌまで
可変である。

当業者にとって、遅延連鎖３０の実施例の単純化が可能
なことは明らかである。第１に、遅延連１￥３０の各遅
延段２２の読取書込アドレス１８は、アドレス１８の初
期アドレスにかかわりなく、異なった最大カウントの２
進カウントとして互いに関係付けられる。従って、遅延
連１ｉ３０中の全ての読取書込アドレス１８レジスタを
廃して、代りに共通の単一のアドレス１日によって置き
換えることができる。各遅延段２２はアドレスからの適
当な２のべき乗の単一出力ビットによって制御される。

このようにして、上述のように合成Ｉ　（ｉ）が形成さ
れる。アドレス１８はＣＦＢＵＳ上の信号によって初期
設定される。即ち、アドレス１８のに＋１ビット全部が
ゼロ番目の遅延段のメモリ２０に接続され、下位にビッ
トが第１番目の遅延段のメモリ２０に接続され、そして
同様にアドレス１８の下位に＋１−ｊビットが３番目の
遅延段のメモリ２０に接続される。プログラマブル遅延
１０の書込アドレス１２は任意的にゼロにセットできる
。これは読取書込アドレス１８からのいくつかの下位ビ
ットにより実現できる。従って、遅延連鎖を構成する遅
延段の数に無関係に、プログラマブル遅延１０の読取ア
ドレス・カウンタ１４に加えて、各遅延連鎖３０毎に１
つだけのカウンタ１８しか必要でない。

入力画像画素ストリームに関して可変遅延機能を与える
ための構成を説明してきたが、以下、−膜化された近傍
窓を抽出するための良好な実施例について説明する。基
本的には、近傍窓画素の各々は、最も最近に走査された
近傍画素に対する画素位置により定義できる。例えば、
第１Ｄ図のパターンＰＴＩを参照すると、左上隅から出
発して、左から右へそして上から下へ走査するので、第
２近傍画素は画像の第１行第１列にある第１近傍画素か
らちょうど“１画像幅プラス７画素距離だけ離れている
。同様に、第３近傍画素は、第２近傍画素から２画像幅
分よりも２位置だけ小さな位置にある。第４〜第９近傍
画素についても同様である。

各近傍画素対の間の距離が各遅延連鎖３０の固定遅延よ
りも大きい限り、窓の中のｉ番目の近傍画素とｉ＋１番
目の近傍画素との間の遅延を与えるように遅延連鎖の単
純な構成が可能である。Ｎ−１の遅延連鎖３０から成る
第５図の一般的な近傍回路３４は、近傍窓を構成するＮ
画素の間の遅延を与えるために使われる。

第５図には、Ｎ−１個の直列接続された遅延連鎖回路３
０より成る一般的な近傍回路３４が示されている。入力
から出力ＦＲの２つの連続した遅延連鎖の間の固定最小
遅延はＪ＋２画素に等しい。

ＡＬＧＮとラベル付けされたボックス３６の回路は（Ｊ
＋２）Ｘ　（Ｎ−１）＋１個の画素を受け取り（Ｎ−１
個の遅延連鎖のＦＲ出力の各々からＪ＋２個とｌ、ＣＭ
延連鎖ＤＣ（Ｎ−２）　のｐ　Ｉｘ。

出力から１個）、任意の遅延連鎖３０の一定のＪ＋２サ
イクルの遅延よりも小さなオフセットが必要ならば出力
を整列（ａｌｉｇｎ　）させる。ＡＬＧＮ回路の出力Ｗ
ＩＮＤは、所望の一般近傍関数である。複数の遅延連鎖
回路が単一の近傍回路に組み合される１つの可能な方法
を説明するために、解説する例は単純化されている。下
記の説明中で、より一般的な窓選択関数が多数の一般的
な近傍回路にいかにして役立ち得るかが示される。

ちょうど遅延連鎖３０の遅延段２２中の読取書込アドレ
ス１８が単一アドレス１８に還元されるように、一般近
傍回路３４の各遅延連鎖回路３０のアドレス１８は単一
の読取書込アドレス１８によって置換可能である。遅延
のプログラミングが制御レジスタ２６の制御変数Ｓ（ｉ
、、ｊ）によって達成されるので、単一アドレス１８の
使用が可能である。

複数の一般近傍回路３４が存在するので、回路３４を構
成するメモリの構成を変化させることによってさらに単
純化を行なうことができる。各遅延連鎖ＤＣ（ｉ）（但
しｉは１組の整数）のゼロ番目の遅延段ＤＳ　（０）は
同じサイズのメモリを有する。同様に、各遅延連鎖ＤＣ
（ｉ）の第１番目の遅延段ＤＳ　（１）は同じサイズの
メモリを有し、遅延段ＤＳ　（ｊ）の組の各々も同様で
ある。

特定の遅延段中のイモリの大きさは連鎖の遅延全体に関
係し、且つ連鎖中のどの段にメモリが存在しているかに
も関係する。従って、もしＮ個の一般近傍回路３４が存
在するならば、Ｎ個の遅延段ＤＳ（０’）中のＮ個の単
一ビット・メモリが、ワード当りＮビットの１つのメモ
リ及び共通アドレシング論理の形に組み合される。同じ
ことが遅延段ＤＳ　（１）〜ＤＳ　（ｊ）のメモリを組
み合せることに関しても成り立つ。

第６図は、Ｎ個の一般近傍回路３４のｉ番目の遅延連鎖
３０の各々の中のｊ番目の遅延段を構成するＮ個の遅延
段２２の構成を示している。単一のメモリは単一の読取
−書込アドレス１８により制御可能である。

第６図及び後の図で、記号＊Ａは、図示されている要素
が実施例中でＡ回反復されているが、抽画上の理由及び
図面を不必要に複雑化するのを避けるために１回しか示
していないことを意味する。

制御レジスタ２６がシステムの遅延構成を決定し、シス
テムの初期設定中に制御レジスタに値が設定されること
が、本発明の理解社とって本質的である。ＭＩＴＥに説
明されているものに類似の他で使用されている他の制御
レジスタも初期設定される。

直接隣接している近傍の使用は、通常の３×３矩形配列
窓を含む最も普通の窓に見い出される。

この単純な近傍は以前に説明した第５図の一般近傍回路
では実現できなかった。これは、遅延連鎖３０の遅延段
２２中のシフトレジスタ２４が一般近傍回路３４の遅延
連鎖間にＪ＋２の固定遅延を導入するという事実による
。しかし、この問題に対する１つの解法は一１第２のシ
フトレジスタ５Ｒ（Ｊ、＋２）３２の全ての要素を、Ａ
ＬＧＮ回路３６よりも一般的な選択回路に利用可能にす
ることである。そのような回路は以下、窓選択回路と呼
ぶ。窓選択回路は、多数の一般近傍回路がどのようにし
てシステムの次の高位レベルの群に組み合されるかを説
明した後で、説明する。

第７図は、窓選択回路３８、近傍関数ルックアップ・テ
ーブル４０、処理要素サイズ選択回路９０、プール組み
合せ回路４８、入力選択論理４９、及びバス分配論理５
１と共に、多数の一般近傍回路３４から成る処理要素群
（ＰＥＧ）３５を示す。

これと同じ一般的要素がＭＩＴＥシステムに見い出され
る。遅延連鎖３０中のシフトレジスタ３２ばここではＳ
Ｒ８とラベル付けされ、それに関連する遅延連鎖ＤＣ（
ｉ）から分離されている。遅延連鎖の各対に関する列２
に付加的なシフトレジスタＳＲ８が付加されている。処
理の理解を容易にするために、シフトレジスタ及び遅延
連鎖は３列及び９行に配列されている。また、以前の第
２図〜第６図には存在しなかった経路選択スイッチＳ２
、Ｓ３も存在する。シフトレジスタＳＲ８が近傍窓中の
非常に近い近傍画素の処理を可能にする方法を以下説明
する。各シフトレジスタＳＲ８の全位置からの出力信号
は窓選択回路３８（これは第５図の複数のＡＬＧＮ回路
３６に置き換わるものである）に供給される。窓選択回
路３８からの出力信号は論理ルックアップ・テーブル（
ＬＵＴ）４０に関するアドレスとして使用される。窓選
択回路３８の動作は第９図を用いて詳細に説明する。

第８図は、スイッチＳ２及びＳ３が後述する所定位置に
ある第７図の一般近傍回路の一部を示している。また、
以下説明するいくつかの近傍窓の１つの画素の位置を示
すために、選択されたシフトレジスタＳＲ８のある位置
が影付けされている。

行４、列０及び１（７）ＤＣ（８）及ヒＤＣ（９）並び
に行４の関連のスイッチＳ２及びｓ３を参照すると、入
力画像ストリームＰＥＰＥ　＜４＞がスイッチＳ３を経
て行４列Ｏの遅延連鎖ＤＣ（８）及びシフトレジスタＳ
Ｒ８の両者に与えられる。

遅延連鎖ＤＣ（８）の出力はスイッチｓ２を経て行４、
列１のシフトレジスタＳＲ８及び遅延連鎖ＤＣ（９）の
両者に与えられる。遅延連鎖ＤＣ（９）の出力は、スイ
ッチｓ２を経て行４、列２のシフトレジスタＳＲ８に与
えられる。固定遅延を含む、遅延連鎖ＤＣ（８）及び遅
延連鎖ＤＣ（９）の遅延が各々１画像幅にセットされる
時、行４の３つのシフトレジスタＳＲ８の各々からの最
初の３位置は正確に通常の３×３矩形配列近傍窓を含む
、即ち、第１Ａ図のパターンＰＴＩが第８図の一般近傍
回路の行４に現れるかのように示されている。

９つの行の各々の３つのシフトレジスタＳＲ８の各々か
らの全部で８つの出力は、第７図に示すように窓選択回
路３８に入力として供給される。

窓選択回路３８は、第９図に関連して説明するように論
理ルックアップ・テーブル４０の１つに上記９つの近傍
画素を供給する。

他の例として、第１Ｅ図のパターンＰＴ４のように９つ
の垂直の隣接近傍画素より成る近傍窓を想定する。

窓の選択は、１つの遅延連鎖ＤＣ中の最大遅延に対する
画像幅の大きさに依存する。第１に、画像が８画素より
も広いが１遅延連鎖に収容される位充分に小さいと仮定
する。適当な近傍窓が第８図の行Ｏ〜３に示されている
。

入力画像ストリームＰＥＰＥ　＜Ｏ＞は、スイッチＳ３
を経て、行９列Ｏ（最初の近傍位置）のシフトレジスタ
ＳＲ８及び遅延連鎖ＤＣ（０）の両者の入力に供給され
る。遅延連鎖ＤＣ（０）による完全な１画像幅の遅延の
後に、遅延連鎖ＤＣ（０）からの出力はスイッチＳ２を
経て、行９列１　（第２近傍位置）のシフトレジスタＳ
Ｒ８及び遅延連鎖ＤＣ（１）の両者の入力に供給される
。

遅延連鎖ＤＣ（１）による完全な１画像幅のさらに別の
遅延の後、遅延連鎖ＤＣ（１）からの出力はスイッチＳ
２及びＳ３を経由して、行１列０（第３近傍位置）のシ
フトレジスタＳＲ８及び遅延連鎖ＤＣ（２）の入力に供
給される。この同じシーケンスが、行３列３（第９の近
傍位置）のシフトレジスタＳＲ８に最終的に信号が供給
されるまで継続する。従って、遅延連鎖ＤＣ（０）〜遅
延連鎖ＤＣ（７）の遅延を画像幅に等しく設定すること
により、影付けされ且つ上述したように近傍窓の９つの
垂直近傍画素が位置付けられる。

第８Ａ図の行Ｏ〜３のシフトレジスタＳＲ８に示されて
いる９つの近傍画素は、遅延連鎖によって提供される分
離遅延に等しい分離を有する任意の一般的な９つの近傍
画素でありうる。各遅延連鎖ＤＣ（ｉ）の遅延は、それ
ぞれの制御レジスタＳ　（ｉ、ｊ）により決定される。

遅延全体はプログラマブル回置な大きさよりも８サイク
ル大きい。

従って制御レジスタＳ　（ｉ、ｊ）は実際の変位よりも
８小さくなければならない。もし２つの近傍画素、例え
ば第１Ｄ図のパターンＰＴＩの５及び６の対が遅延連鎖
の８画素の最小遅延よりも近いならば、遅延連鎖ＤＣ（
５）及び遅延連鎖ＤＣ（６）の全体の遅延は、加算され
た時、近傍画素５から７までの距離に等しくなければな
らない。

これはこの例では行４列１のシフトレジスタＳＲ８の最
初の位置に置かれている。この例では、近傍画素、５及
び６は同じＳＲ８に見い出される。

画像幅又は画像が単一の遅延連鎖で得られる最大遅延を
越える場合、必要な画像幅遅延に等しくなるように複数
の遅延連鎖が組み合される。第８Ｂ図の行６〜８は、遅
延連鎖ＤＣ（１２）、ＤＣ（１３）及びＤＣ（１４）に
よる遅延全体が画像幅を越えるような場合を示している
。これらの直列の遅延連鎖の使用は、第１Ｃ図のパター
ンＰＴ１のように１つのＤＣよりも狭い画像中の３つの
行の遅延、又は第１Ｅ図のパターンＰＴＩＯように１つ
の遅延連鎖の遅延よりも画像が広い時の遅延を提供でき
る。第１Ｅ図のパターンＰＴＩ又は第１Ｃ図のパターン
ＰＴ１は、画像幅に対する遅延連鎖ＤＣ中の遅延量に依
存して、行６、列０；行７、列ｌ；及び行８、列２のＳ
Ｒ８の影付けしたビット中に生じる。

遅延連鎖殿中の遅延の調整は２つの機能に役立つ。第１
に、それは、異なった入力装置を用いた時に見い出され
る可変な画像幅に関してプロセッサを調整する。第２に
、それは、近傍画素間に可変のオフセットを提供する。

オフセットは画像幅の関数なので、両者の調整は同時に
行なわれる。

窓が画像幅よりも小さい時、利用されていないメモリ部
分が存在する。最終目標がＶＬＳ　Ｉチップを使用する
ことであるようなシステムにおいて、利用可能なメモリ
の最大限の利用が望ましい。メモリはハードウェア中に
あるがハードウェアは特定の応用又は窓構成では不必要
なので、問題が生じる。

この問題は、異なった近傍回路に見い出される遅延ハー
ドウェアの異なった組み合せが所望の遅延を達成するよ
うにゲートできるように、処理要素中の一般近傍回路を
構成及び再構成できる時に克服される。即ち、異なった
一般近傍回路中の遅延連鎖から遅延連鎖へ画像ストリー
ムを選択的にルート付けることにより固定量の遅延連鎖
を用いて大きさが可変の近傍窓が形成できる。例えば、
画像幅が遅延連鎖中の最大遅延よりも小さい場合、第７
図の１８個の遅延連鎖は９つの単純な３×３近傍を取り
扱うことができる。またその代りに、第８図の行０〜３
に示すような近傍は、行０〜３及び行４〜７に示す１８
個の遅延連鎖中に２つしか収容できない。また、もし画
・像幅が最大ＤＣ遅延の大きさの８倍であれば、単純な
３×３配列は１６個の遅延連鎖を必要とし、窓を形成す
る画素は行Ｏ列Ｏ１行４列Ｏ及び行８列Ｏ（又は行７、
列２）のシフトレジスタＳＲ８の位置０．１及び２に存
在するであろう。

第７図の一般近傍回路は１つの処理要素を構成する１つ
の完全な近傍として使用できる。この回路は２つの処理
要素を形成するために半分（行Ｏ〜３及び行４〜７）に
分割することができる。また３又は４個の処理要素が構
成されるように各半分を半分（行０〜ｌ及び行２〜３）
に分割することもできる。さらに分割を行なえば各行が
１つの処理要素を与え、従って５〜８個の処理要素を実
現することができる。処理要素は、゛行６〜８に示す例
のように任意の数の行を用いることができる。

その場合、３つの処理要素が形成されうる。上記の全て
の場合は、遅延の開始（及び窓の最初の近傍画素）が、
行を開始するシフトレジスタＳＲ８及び遅延連鎖ＤＣで
開始す−ることを仮定している。

一般近傍回路の関連ビットをゲートする能力は、大きさ
可変の近傍窓の生成に固定量のメモリを使用することを
可能にしている。回路を再構成する能力は、さらに限ら
れた量のメモリを使用する結果を生じる。

第９Ａ図及び第９Ｂ図に詳細に示されている窓選択回路
３８は、シフトレジスタＳＲ８処理要素群３５中のどの
画素が実際の近傍窓を形成するかを選択する事に関して
プログラムされる。第８図で９行の各々の３つのシフト
レジスタＳＲ８の各々からの全８個の入力が窓選択回路
３日に入力として供給される。窓選択回路は効率的な方
法で近傍ルックアップ・テーブル４０に窓選択情報を供
給するように構成される。

窓選択回路３８は、２レベルのスイッチングを提供する
。単一行に関する第ルベルのスイッチングは第９Ａ図に
示されている。各行毎に１つ、９つの同様の構造が存在
する。各シフトレジスタＳＲ８は９個の８−１マルチプ
レクサ（ＭＸ８）４２に接続される。マルチプレクサ４
２は、シフトレジスタＳＲ８の値を再配列しコピーする
。単一行中の３つのシフトレジスタＳＲ８の各々からの
９つの値は９つの３−１マルチプレクサ（ＭＸ３）４４
に供給される。単一行の各マルチプレクサＭＸ３　（ｉ
）は、その行に付属する３つのマルチプレクサ（ＭＸ８
）の各々からの出力のｉ番目のビットから１つの値を選
択する。その結果は、マルチプレクサ４４からＲＥＧ４
６に供給される３ビツトであり、ＲＥＧ４６は所定の行
の３つのＳＲ８の２４ビツトからの（重複を含む）任意
の９ビツトでありうる。

この例では近傍窓は９つの画素から成るべきであるので
、８の代りに、９つの位置が必要である。

選択された９ビツトは、所定の行に関する選択された近
傍ビットである。レジスタＲＥＧ４６は、スイッチング
経路中に過度の論理遅延が蓄積するのを防ぐために設け
られる。レジスタＲＥＧ４６の付加は実施上の細部であ
って、本発明の適正な理解には本質的でない。また窓選
択回路に何の悪影響も与えずに付加的な「シフト遅延」
を付加することができるが、所定の画像に対する処理要
素の全計算時間を計算する時にシフト遅延を考慮しなけ
ればならない。

行ベースの第ルベルのスイッチングにより、１行中の２
４のシフトレジスタＳＲ８位置の任意の１つが、重複を
含んで、所定行に関するレジスタＲＥＧ４６の任意の９
つの位置にゲートできる。

９個のＲＥＧ４６における９個の９ビツト行選択は、第
９Ｂ図に示す第２レベルのスイッチング構造によりさら
に選択される。選択回路４５は１以上の行レジスタＲＥ
Ｇ４６から出力を受け取り、９ビツトの出力を与える。

選択回路はＮ−１マルチプレクサであり、Ｎは各選択回
路４５に接続されたレジスタＲＥＧ４６の数に等しい。

ビット毎の選択を用いることにより、異なった行窓から
の値が選択されることが可能になる。第ルベルのスイッ
チングにおいて行ビットの再配列により、互いに干渉す
ることなく同じＬＵＴ４０を用いて異なった行窓ビット
の使用が可能になる。

全ての行窓が各窓選択回路４５に接続される必要はない
。表１は、その後ＬＵＴ４０及びサイズ選択回路９０に
供給される窓選択回路出力ＮＯ〜Ｎ７とレジスタＲＥＧ
４６との間の１つの可能な接続関係を示している。

ＪＬＬ− ＲＥＧ　（ｎ）−３ＥＬ　（ｉ）接続 ５ＥＬ（ｉ）　　　　　　　ＲＵＧ（ｉ）からの入力０
　　　　０、１．２．３．４．５．６．７．８・１１ ２　　　　２．３ ３　　　　３．４．５ ４　　　　４．５．６．７．８ ６　　　　６．７、８ この接続は、多数の行にわたる近傍窓が任意の行位置か
ら始まる必要のないことを示している。

ゲート機能は、窓選択を単純化するように構成される。

例えば各々１行にわたる８個の窓が望まれるならば、制
御レジスタ（図示せず）から制御される第９Ｂ図の各Ｓ
ＥＬ　（ｉ）マルチプレクサが、対応するＲＥＧ（ｉ）
入力を選択する。別の例として、もし各２行の４個の近
傍窓が望まれるならば、マルチプレクサＳＥＬ　（０）
がレジスタＲＥＧ　（０）及びレジスタＲＥＧ（１）か
らの入力を選択し、マルチプレクサＳＥＬ　（２）がレ
ジスタＲＥＧ　（２）及びレジスタＲＥＧ　（３）から
の人力を選択し、マルチプレクサＳＥＬ　（４）がレジ
スタＲＥＧ　（４）及びレジスタＲＥＧ　（５）からの
入力を選択し、マルチプレクサＳＥＬ　（６）がレジス
タＲＥＧ　（６）及びレジスタＲＥＧ（７）からの入力
を選択する。各３行の３つの窓、各４行の２つの窓又は
５〜９行にわたる１つの窓等に、同様の構成が可能であ
る。

画像幅が利用可能なメモリ・サイズを越える場合、窓選
択機能が９行のメモリから得られるよりも大きな遅延を
必要とすることがありうる。１つの解決法は第７図に示
す型のハードウェアの２つの群を一緒に結合することで
ある。この群はシステム・バスを介して接続され、画像
ストリームは８個の窓機能の第２の群にゲートされる。

転送は計数バス（Ｅバス）（第１３図）により効率化さ
れる。第７図で、入力選択論理４９はＥバスからサイズ
選択回路９０出力を受け取り、バス分配論理５１はサイ
ズ選択回路９０出力をＥバスの選択された線に出力する
。ＰＥサイズ選択回路９０及びシステム・バスから信号
を受け取ることができるプール組み合せ回路４８並びに
サイズ選択回路９０出力信号をバスを介して他の処理要
素に転送する方法の使用により、例えばＭＩＴＥシステ
ムで知られているように処理要素の完全な構成可能性が
可能になる。

メモリの利用度を最大にし且つシステムの柔軟性を増加
させるために、もし全てのメモリが常時、同一のアドレ
ス値を有するならば、多数の異なった小さなメモリが、
あたかも１つの大きなメモリであるかのように見せるこ
とができる。８個の近傍機能ＲＡＭ又は８個のルックア
ップ・テーブルＬＵＴ４０が異なる近傍窓を受け取る時
、メモリは独立に動作する。その代りに、もし９個の近
傍窓ビットが同時に全部の８個のＲＡＭにゲートされる
場合、８個のメモリは大きなメモリの８個の部分として
機能する。

処理要素サイズ選択回路９０の良好な実施例が第１０図
に示されている。独立なアドレシング能力を有するか又
はそのアドレスが同じに強制された２つのメモリを使用
できる。アクセスされる時、各メモリは、選択されたア
ドレスの内容を出力として供給する。付加的なアドレス
・ビットは２つの出力のどちらがさらに選択されるかを
決定する。

第１０Ａ図はこの動作原理を示し、これは第１Ｏ図の回
路で反復的に使用されるビルディング・ブロックである
。２９ビツトの２個の単一ビット・メモリＬＵＴ５９は
、その入力で関連の窓選択回路ルックアップ・テーブル
から同じ９ビツトのアドレスＮ７を受け取る。各ＬＵＴ
５９から１つづつの２つの出力はマルチプレクサ６０に
入力として供給される。マルチプレクサ６０は制御ビッ
ト又はアドレスの１０番目のビットにより制御され、導
体ＮＴＹ上に出力を発生する。ＭＩＴＥシステムでは、
１０番目のビットは、先行する近傍機能画素からのフィ
ードバック・ビットであり得る。

制御装置６６によって制御される他のマルチプレクサ６
２は、フィードバック・レジスタ６４からのフィードバ
ック・ビット又は窓選択回路３８からの他の入力Ｎ７Ｘ
１のどちらが１０番目のビットとして使用されるかを選
択する。同様にして、２つのそのような１０ビツト・ア
センブリの出力が１１番目のビット等々毎に選択できる
。第１０図で、マルチプレクサ７２を介して１１番目の
近傍画素Ｎ０Ｘ２又はフィードバック・レジスタ７０か
らのフィードバック・ビットのいずれかを選択する制御
装置６８と有するそのような構成が示されている。

レジスタ７０を経由するマルチプレクサ７２への入力は
、マルチプレクサ７４及び７６からマルチプレクサ７８
によって選択された、２つの以前の１０ビット段の出力
である。

当業者にとって、上記の方法が任意のサイズのメモリに
拡張できることは明白であろう。第１０図の選択連鎖は
単一の２１３ビツトのメモリ（１３番目のビットは近傍
又はフィードバック・ビットのいずれか）又は２個の２
１！ビツト・メモリとして使用できる。同様に各々の２
′！ビツト・メモリは２個の２１１ビツト・メモリ等々
として使用できる。制御ビットは以前の出力又は独立な
入力のいずれかである。また、複数の出力マルチプレク
サ７５．７７．７９．８１は、サイズ選択回路の出力Ｎ
Ｆとしてどのデータが供給されるかを決定するために使
われる。

メモリに異なるサイズの近傍を収容させる時の重要な側
面は、異なる又は同一の近傍窓を異なるＬＵＴ５９メモ
リ・アドレスに切り換える能力である。切り換え能力は
、上掲の表１に変更をほどこして第９図の窓選択回路を
用いれば、可能である。

例えば、第７図の遅延連鎖の９行の完全な群にわたる１
つの１３ビツト近傍を計算するために、全部で８個の近
傍窓が９つの同一ビットを必要とする。従って、第９Ｂ
図のマルチプレクサは行レジスタの完全な組に対するア
クセスを必要とする。

従って表２の完全な選択能力が必要である。また、第１
０図の近傍サイズ選択回路に関する付加的な４近傍ビツ
トを与えるために、第９Ａ図の第ルベル・スイッチング
は９から１３ビツトへ拡張されなければならない。

実施例中の他の制御レジスタの全部と同様に、所定の処
理タスクのためにハードウェアを構成する制御ビットは
、セットアツプ時又は再構成時にホスト・コンピュータ
からロードされる。

−表」− ＲＥＧ　（ｎ）−Ｎ　（ｎ）接続 Ｎ　（ｎ）　　　　　ＲＥＧ　（ｎ）からの入力０　　
０．１．２．３．４．５．６．７．８１　　０．１．２
．３．４．５．６．７．８２　　０．１．２．３．４．
５．６．７．８３　　０．１．２．３．４．５．６．７
．８４　　０１１．２．３．４．５．６．７．８５　　
０．１．２．３．４．５．６．７．８６　　０．１．２
．３．４．５．６．７．８７　　０．１．２．３．４．
５．６．７．８所定の窓において、入力信号ＰＩＸＩが
シフトレジスタ２４を経て固定遅延を受けるように特定
の遅延段２２（第３図）のカウンタ・レジスタ２６がセ
ットされていると、関連のメモリ２０は使用されない。

しかし、余分のメモリを用いずにシステムの能力を柔軟
に拡張するためにこのメモリを使うことができる。

第１１Ａ図を参照すると、２つの入力画像ストリームＰ
Ｉ　　Ｏ及びＰＩ　　１が示されている。両者の信号は
、制御レジスタ２６によって制御される２ウエイ・セレ
クタ５０に入力として供給される。制御は、もし人力Ｐ
Ｉ　　Ｏ〜シフトレジスタ２４がマルチプレクサ５６に
よって出力ＰＯ−０に供給されるならば他の入力ＰＩ　
　１がメモリ２０に接続されるように行なわれる。また
逆も正しい。第２の制御レジスタ５２を用いると、メモ
リ２０又はシフトレジスタ５４のいずれかからセレクタ
５８で出力ＰＯ−１が選択される結果を生じる。またセ
レクタ５０及びセレクタ５６と同様に、制御レジスタ２
６がセレクタ５８を制御することが可能である。出力Ｐ
Ｏ−０及びＰＯ−１は常に反対向きに遅延され、一方は
シフトレジスタにより固定された大きさだけ遅延され、
他方はメモリにより決定される大きさだけ遅延される。

従って、ＰＩ　　ＯとＰＯ−０との間に可変遅延が望ま
れないならば、代りにＰＩ　　１とＰＯ−・０との間で
使用するためにメモリ遅延が利用可能である。

第１１Ｂ図の遅延連鎖３０”を参照すると、任意の遅延
連鎖において不使用メモリ遅延を使用することができる
。入力ＰＩ　　Ｏは以前のように遅延連鎖中に供給され
る。３番目の遅延連鎖ＤＳ（Ｊ）の出力はゼロ番目の遅
延段ＤＳ　（０）の２１１人力にフィールドバックされ
る。ＰＩ　　１で始まる第２の経路は、遅延段２２”の
各々において、もしあれば、不使用のメモリ２０だけか
ら、プログラマブルに第２の遅延を形成するために使う
ことができる。この構成は第１１Ｃ図に示されており、
２つの直列接続された遅延連鎖３０゛間の付加的な遅延
が、第２のスイッチＳ２　（Ｂ）の付加により達成され
ている。第１の経路は、２つの隣接したシフトレジスタ
ＳＲ８の間の遅延を決定する。第２の経路は、１行の中
の第２及び第３のシフトレジスタの間により大きな全体
的遅延を可能にする。

次のステップはＶＬＳ　Ｉチップのための実施例を実現
するためのものである。

第１２図は、ＭＩＴＥシステムで使われる型の処理要素
（ＰＥ）群１０４を概略的に示している。

ＰＥ群はＮ個の処理要素８８、プール組み合せ回路９２
、バス分配論理９４、入力選択論理９６、ゲート論理９
８及び制御論理１００から構成される。これらの要素に
ついての説明は、米国特許出願第０６／７５９６４０号
及び上記Ｋｉｍｍｅｌ他の論文に見い出される。各処理
要素８８は制御論理１００からの入力信号によって再構
成可能であり、制御論理１００はホスト・コンピュータ
から導体１０２を経て初期設定される。同様に、処理要
素８８に含まれるＬＵＴ、ＲＡＭ、窓選択回路及び近傍
サイズ選択回路は全てホスト・コンピュータから再構成
可能である。処理要素を再構成することは従来技術で周
知であり、その詳細な説明は省略する。また、多数の処
理要素群を結合して、並列パイプライン・プロセッサの
再構成可能なネットワークを形成することも従来技術で
知られている。

第７図に示す実施例の入力及び出力は第１２図と同じで
ある。しかし、本発明により、各処理要素８８に関する
窓は任意の空間的パターンの一般化された近傍であり、
窓を構成する画素の数は可変である。窓の幅及び窓の大
きさのある組み合せに関して、群内の８以下の処理要素
が構成されることは明らかである。

ＶＬＳ　Ｉによる実施の時にはチップに対する入力及び
出力は最小限であるべきである。この結果を達成するた
めに、処理要素群（ＰＥＧ）に関する全ての論理がチッ
プ上に置かれる。これは第７図の処理要素群３５と等価
である。Ｉ１０ピンを減少させるために再構成のための
マルチパス・インターフェースがいくつかのＰＥＧに共
通に形成される。これは、チップに対してマルチパスを
インターフェースする共通構成論理１１０（第１３図）
によって行なうことができる。この１つの変型では、Ｐ
ＥＧ３５はｌ１０（７）機能及びＩ１０ピンの数の両者
においてＰＥＧ１０４（第１２図）と等価である。導体
１０２に、クロック、チップ選択線、３本のコマンド信
号ｍ（シフト、ＬＬＵＴロード、ＢＣロード）、及び約
８ビツトの構成データバスが設けられる。計数バスに対
する出力は近傍窓信号の部分集合である。導体８２上の
８本のＰＥＰＥ信号及び導体８４上の８本の５ＥＰＥ信
号は依然として必要である。説明したハードウェア及び
基本システム構成の区分に関するＩｌｏの総計はチップ
に関して６４〜７２ピンの間である。

第１３図に示すような構成が可能である。必要な論理全
体は、各チップ又はＰＥ０３５に必要なＲＡＭの量から
決定できる。各遅延連鎖３０に関する遅延の大きさは、
近傍窓の連続した近傍画素の間の最大オフセット（ＭＡ
Ｘ）を越えなければならない０例えば、Ｎ近傍窓又はＮ
−１遅延連鎖で画像幅ＩＷを有する画像画像においてＲ
行の最大間隔の場合、ＭＡＸ＝ＮＸＲＸＴＷである。■
Ｗが２１に等しく、Ｒが２行、そして９近傍窓を仮定す
ると、最大総計３２にビットが必要である。

各遅延連鎖が２にの遅延を近似しているならば、９行の
画像遅延は、１つのＩＫＸ１８．１つの０゜５ＫＸ１Ｂ
、１つの２５６Ｘ１８等の構成を有する３６にビットの
ＲＡＭを必要とする。フィードバック・ビットが全部で
８にビットのＲＡＭに関して保持されるならば、８個の
ＬＬＵＴ４０は各々ＩＫを必要とする。プール組み合せ
回路は４に×１６（即ち１２人力及び１６出力−８ＰＥ
ＰＥ信号及び８ＳＥＰＥ信号）又は全部で６４にビット
である。ＲＡＭ全体は従って１０８にビットである。ス
イッチにおける付加的な論理、窓選択回路、及びアドレ
ス・カウンタ等は全体に付加的な１０〜２０％を付は加
える。結果として得られる論理は現在の技術水準内のも
のである。また、バスから１つ以上の入力を削除するこ
とによりプール組み合せ回路の容量を減少させることに
よりプール組み合せ回路ＲＡＭを半分以上減少させるこ
とができる。

従って、現在必要な遅延ハードウェアの量の８分の１を
用いることにより１つのＶＬＳ　Ｉチップ中に８個の処
理要素を設計することができる。画像幅が２Ｋまでの時
、処理要素群の機能は、現在利用可能なシステムと同じ
である。より広い画像幅又はは２′！ビット以上の広が
りの近傍が処理される時には限界が明らかになる。その
ような場合、８個よりも少ない処理要素を単一チップ内
に構成できる。

【図面の簡単な説明】

第１Ａ図〜第１Ｅ図は一般化近傍の図、第２図はプログ
ラマブル遅延回路の図、第３図は遅延段回路の図、 第４図は遅延連鎖回路の図、 第５図は一般近傍回路の図、 第６図は複数の一般近傍回路中で使われる遅延連鎖内の
同じ位置からの複数の遅延段回路の図、第７図は第７Ａ
図〜第７Ｃ図の関係を示す図、第７Ａ図〜第７Ｃ図は処
理要素群を構成する複数の一般近傍回路及び関連のスイ
ッチング機能を示す図、 第８図は第８Ａ図及び第８Ｂ図の関係を示す図、第８Ａ
図及び第８Ｂ図は特定のシフトレジスタ位置が近傍窓を
形成している状態を示した第７Ａ図〜第７Ｃ図の回路の
一部を表わす図、第９Ａ図及び第９Ｂ図は窓選択回路の
一部を示す図、 第１Ｏ図は第１０Ｂ図〜第１０Ｅ図の関係を示す図、 第１０Ａ図は第１０Ｂ図〜第１０Ｅ図で繰り返使用され
るビルディング・ブロックの図、第１０Ｂ図〜第１０Ｅ
図は処理要素サイズ選択回路の図、 第１１Ａ図、第１１Ｂ図及び第１１Ｃ図はそれぞれ遅延
段回路、遅延連鎖回路、及び一般近傍回路の他の実施例
の図、 第１２図はＭＩＴＥシステムで使われている型の処理要
素群の図、 第１３図は本発明のシステム・レベルの図である。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　頓　　宮　　孝　　−（外１名） ＦＩＧ　　ＩＩＡ

Claims (1)

【特許請求の範囲】
1. （１）一般化された近傍関数によつて入力画像の画素ス
   トリームを画像処理する装置であつて、入力画像の画素
   ストリームを受け取り、画素の値を記憶する第１の記憶
   手段と、 上記第１の記憶手段に結合され、一般化された近傍関数
   に対応する上記記憶された画素値の所定のものを検索し
   且つ処理し、出力信号を供給する処理手段と、 上記処理手段に結合され、上記一般化された近傍関数に
   対応する入力画像画素ストリームの近傍変換信号を与え
   るためのアドレスとして、上記出力信号を受け取る第２
   の記憶手段を有する画像処理装置。