JPH01110285A - Data timing control apparatus - Google Patents
Data timing control apparatusInfo
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- JPH01110285A JPH01110285A JP62268463A JP26846387A JPH01110285A JP H01110285 A JPH01110285 A JP H01110285A JP 62268463 A JP62268463 A JP 62268463A JP 26846387 A JP26846387 A JP 26846387A JP H01110285 A JPH01110285 A JP H01110285A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータタイミング制御装置に関し、特にディジ
タル入力データのセットアツプタイムやホールドタイム
を測定し制御するデータタイミング制御装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a data timing control device, and more particularly to a data timing control device that measures and controls the setup time and hold time of digital input data.
従来、この種の入力データのタイミングを測定し制御す
る回路においては、使用する信号の周波数よりもはるか
に高い基本クロックで動作するデータ発生装置を使用し
ている。Conventionally, circuits that measure and control the timing of this type of input data use data generators that operate with a basic clock that is much higher than the frequency of the signal used.
第2図はかかる入力データのタイミング制御装置のブロ
ック回路図である。FIG. 2 is a block circuit diagram of such an input data timing control device.
第2図に示すように、かかるタイミング制御装置は高い
周波数のクロックで動作するデータ発生回路11と、こ
のデータ発生回路11で発生させた二つの入力データを
変換する(例えば、D/Aコンバータ)データ変換回路
13と、このデータ変換回路13の出力のタイミングを
判定する出力判定回路14と、この出力判定回路14の
出力に基づき、データ発生回路11におけるパルスの周
期などを変更するコントロール信号16を出力するコン
トローラ15とから構成されている。特に出力判定回路
14においては、データ変換した出力のタイミングが許
容範囲か否かを判定し、コントローラ15を介したデー
タ発生回路11の制御を行っている。As shown in FIG. 2, this timing control device includes a data generation circuit 11 that operates with a high frequency clock, and converts two input data generated by this data generation circuit 11 (for example, a D/A converter). A data conversion circuit 13, an output determination circuit 14 that determines the timing of the output of the data conversion circuit 13, and a control signal 16 that changes the period of pulses in the data generation circuit 11 based on the output of the output determination circuit 14. It is composed of a controller 15 for outputting data. In particular, the output determination circuit 14 determines whether the timing of output after data conversion is within an allowable range, and controls the data generation circuit 11 via the controller 15.
上述したデータタイミング制御装置はデータ発生回路の
データの出力タイミングのみによって出力データのタイ
ミングを制御する場合、基本的に、少なくとも時間分解
能の分だけの周期で動くクロック発生回路とそのタイミ
ングで動作するデータ発生回路とを必要としており、制
御装置として高価になるだけでなく測定そのものができ
なくなるという欠点がある。When the data timing control device described above controls the timing of output data only by the data output timing of the data generation circuit, it basically uses a clock generation circuit that operates at a cycle equal to at least the time resolution and data that operates at that timing. This method requires a generation circuit, which not only makes the control device expensive, but also makes it impossible to perform measurements.
すなわち、上述のデータ発生回路の出力データタイミン
グ調整機能のみを用いてデータ変換回路の入力タイミン
グを決定することは、タイミングの調整範囲を基本クロ
ック周期よりも小さく出来ないという欠点がある。That is, determining the input timing of the data conversion circuit using only the output data timing adjustment function of the data generation circuit described above has the disadvantage that the timing adjustment range cannot be made smaller than the basic clock cycle.
本発明の目的は、入力データのタイミングの調整範囲を
任意にとること、すなわち基本クロック周期よりも大き
くも小さくもとれるようにすることのできるデータタイ
ミング制御装置を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a data timing control device that can arbitrarily adjust the timing of input data, that is, can adjust the timing of input data to be larger or smaller than the basic clock cycle.
〔問題点を解決するための手段〕
本発明のデータタイミング制御装置は、高速のデータの
入力端子が二つ以上あるデータ変換回路のデータの相互
の入力可能な時間差を測定し制御するデータタイミング
制御装置において、データ発生回路の出力端子と前記デ
ータ変換回路の入力端子との間に、単位長さあたり定ま
った遅延時間を得ることのできる遅延線を接続し、出力
判定回路によりコントローラを制御して前記遅延線の長
さを調節し、その長さから時間差を算出するように構成
している。[Means for Solving the Problems] The data timing control device of the present invention is a data timing control device that measures and controls the time difference between data inputs of a data conversion circuit having two or more high-speed data input terminals. In the apparatus, a delay line capable of obtaining a fixed delay time per unit length is connected between the output terminal of the data generation circuit and the input terminal of the data conversion circuit, and a controller is controlled by an output determination circuit. The length of the delay line is adjusted and the time difference is calculated from the length.
次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.
第1図は本発明の一実施例を説明するためのデータタイ
ミング制御装置のブロック構成図である。FIG. 1 is a block diagram of a data timing control device for explaining one embodiment of the present invention.
第1図に示すように、かかるデータタイミング制御装置
は、二つの入力データを出力するデータ発生回路1と、
そのそれぞれの入力データ線に対して接続され且つ単位
長さあたり定まった遅延時間を得ることができ、しかも
この長さを可変できるようにした遅延線2a、bと、各
遅延線の出力を変換(例えば、D/A変換)するデータ
変換回路3と、このデータ変換回路3の出力に対しそれ
ぞれについてタイミングの余裕があるか否かを判定する
出力判定回路4と、この出力判定回路4の判定信号に基
づきデータ発生回路1を制御信号線6によりクロック周
期などをコントロールし且つデータ発生回路1の出力に
接続された遅延線2a、2bの長さを遅延線長調整信号
線7a。As shown in FIG. 1, this data timing control device includes a data generation circuit 1 that outputs two input data;
Delay lines 2a and 2b are connected to each of the input data lines and can obtain a fixed delay time per unit length, and the length can be varied, and the output of each delay line is converted. (for example, D/A conversion), an output determination circuit 4 that determines whether or not there is a timing margin for each output of the data conversion circuit 3, and a determination of the output determination circuit 4. A delay line length adjustment signal line 7a controls the clock period and the like of the data generation circuit 1 by the control signal line 6 based on the signal, and adjusts the length of the delay lines 2a and 2b connected to the output of the data generation circuit 1.
7bによりコントロールするコントローラ5とで構成し
ている。尚、前記遅延線2a、2bとしては、例えばス
ライド式導波管を用いることができ、長さを手動もしく
はモータドライブで変化させることによって実現するこ
とができる。The controller 5 is controlled by the controller 7b. Incidentally, as the delay lines 2a and 2b, for example, sliding waveguides can be used, and the length can be changed manually or by a motor drive.
このような構成のデータタイミング制御装置とすること
により、高速のデータの入力端子が2つ以上あるデータ
変換回路のデータの相互の入力可能な時間差を測定する
場合、高速に動作する電子回路装置の入力データのタイ
ミングを出力判定信号に基づき基本クロック周期よりも
小さく制御でき、特にディジタル入力データのセットア
ツプタイムやホールドタイムを測定し制御することが可
能になる。By using a data timing control device with such a configuration, when measuring the time difference in which data can be inputted from a data conversion circuit having two or more high-speed data input terminals, it is possible to use a data timing control device that operates at high speed. The timing of input data can be controlled to be smaller than the basic clock period based on the output determination signal, and in particular, it becomes possible to measure and control the setup time and hold time of digital input data.
尚、上述した実施例は二種類の遅延線を用いた例である
が、この他に異なる遅延時間を得るために長さの異なる
同軸ケーブルを使用し、このケーブルを同軸リレーによ
り切りかえて用いても前述の実施例と同様に実現するこ
とができる。The above embodiment uses two types of delay lines, but it is also possible to use coaxial cables of different lengths to obtain different delay times, and to switch between these cables using coaxial relays. This can also be implemented in the same manner as in the previous embodiment.
以上説明したように、本発明のデータタイミング制御装
置はデータ発生回路の出力端子とそれを受けるデータ変
換装置の入力端子とのあいだに長さを可変できる遅延線
を設けこの遅延線をコントロールすることにより、広範
囲にわたってデータ変換回路の入力データのタイミング
をコント口一6一
ルできるという効果がある。従って、かかる精度の高い
制御装置を用いることにより経済的なデータタイミング
測定装置が得られる。As explained above, the data timing control device of the present invention includes a delay line whose length can be varied between the output terminal of the data generation circuit and the input terminal of the data conversion device that receives it, and controls this delay line. This has the effect that the timing of input data to the data conversion circuit can be controlled over a wide range. Therefore, by using such a highly accurate control device, an economical data timing measuring device can be obtained.
第1図は本発明の一実施例を説明するためのデータタイ
ミング制御装置のブロック回路図、第2図は従来の一例
を説明するためのデータタイミング制御装置のブロック
回路図である。
1・・・データ発生回路、2a、2b・・・遅延線、3
・・・データ変換回路、4・・・出力判定回路、5・・
・コントローラ、6・・・コントロール信号線、7.a
、7b・・・遅延線長の調節信号線。FIG. 1 is a block circuit diagram of a data timing control device for explaining an embodiment of the present invention, and FIG. 2 is a block circuit diagram of a data timing control device for explaining a conventional example. 1...Data generation circuit, 2a, 2b...Delay line, 3
...Data conversion circuit, 4...Output judgment circuit, 5...
- Controller, 6... Control signal line, 7. a
, 7b...Delay line length adjustment signal line.
Claims (1)
路のデータの相互の入力可能な時間差を測定し制御する
データタイミング制御装置において、データ発生回路の
出力端子と前記データ変換回路の入力端子との間に、単
位長さあたり定まった遅延時間を得ることのできる遅延
線を接続し、出力判定回路によりコントローラを制御し
て前記遅延線の長さを調節し、その長さから時間差を算
出することを特徴とするデータタイミング制御装置。In a data timing control device that measures and controls the time difference between inputtable data of a data conversion circuit having two or more high-speed data input terminals, the output terminal of the data generation circuit and the input terminal of the data conversion circuit are connected to each other. A delay line capable of obtaining a predetermined delay time per unit length is connected between the two, a controller is controlled by an output determination circuit to adjust the length of the delay line, and a time difference is calculated from the length. A data timing control device characterized by:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62268463A JPH01110285A (en) | 1987-10-23 | 1987-10-23 | Data timing control apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62268463A JPH01110285A (en) | 1987-10-23 | 1987-10-23 | Data timing control apparatus |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01110285A true JPH01110285A (en) | 1989-04-26 |
Family
ID=17458851
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62268463A Pending JPH01110285A (en) | 1987-10-23 | 1987-10-23 | Data timing control apparatus |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01110285A (en) |
-
1987
- 1987-10-23 JP JP62268463A patent/JPH01110285A/en active Pending
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