JPH01106951U - - Google Patents

Description

【図面の簡単な説明】

図面はこの考案の一実施例を示すもので、第１
図は回路構成を示すブロツク図、第２図は第１図
の記憶部のレジスタ構成を示す図、第３図は第１
図のフラグ部のレジスタ構成を示す図、第４図は
合成インピーダンスを求める第１の例題となる回
路構成を示す図、第５図は第４図の例題に対する
キー操作とそれに対応する表示部の表示状態を示
す図、第６図は「ｆｉｎ」キーの操作に対する処
理内容を示すフローチヤート、第７図は静電容量
キーあるいはインダクタンスキーの操作に対する
処理内容を示すフローチヤート、第８図は他の各
フローチヤートの後処理として行なわれる処理内
容を示すフローチヤート、第９図は「Ｒｅ←→Ｉ
ｍ」キーの操作に対する処理内容を示すフローチ
ヤート、第１０図は第２の例題となる回路構成を
示す図、第１１図は第１０図の例題に対するキー
操作とそれに対応する表示部の表示状態を示す図
、第１２図は「並列」キーの操作に対する処理内
容を示すフローチヤート、第１３図は並列演算の
処理内容を示すフローチヤート、第１４図は「θ
」キーの操作に対する処理内容を示すフローチヤ
ート、第１５図は「｜Ｚ｜」キーの操作に対する
処理内容を示すフローチヤートである。 １１……キー入力部、１１ａ……置数キー、１
１ｂ……フアクシヨンキー、１１ｃ……「ｆｉｎ
」キー、１１ｄ……静電容量キー、１１ｅ……イ
ンダクタンスキー、１１ｆ……「並列」キー、１
１ｇ……「Ｒｅ←→Ｉｍ」キー、１１ｈ……「θ
」キー、１１ｉ……「｜Ｚ｜」キー、１２……制
御部、１３……演算部、１４……記憶部、１４ａ
……ＡＲレジスタ、１４ｂ……ＡＩレジスタ、１
４ｃ……ＢＲレジスタ、１４ｄ……ＢＩレジスタ
、１４ｅ……ＣＲレジスタ、１４ｆ……ＣＩレジ
スタ、１４ｇ……ＤＲレジスタ、１４ｈ……ＤＩ
レジスタ、１４ｉ……Ｅレジスタ、１４ｊ……Ｆ
レジスタ、１５……フラグ部、１５ａ……虚部表
示フラグレジスタ、１５ｂ……切替フラグレジス
タ、１５ｃ……「←→」フラグレジスタ、１５ｄ
……ｊフラグレジスタ、１５ｅ……演算コードレ
ジスタ、１６……表示部。

Claims (1)

1. 【実用新案登録請求の範囲】 複素数計算を行なう小型電子式計算機において
   、 複素数の実部データを記憶する第１の記憶手段
   と、 複素数の虚部データを記憶する第２の記憶手段
   と、 虚部データの表示を示す第１の表示体及び表示
   していない他方のデータの存在を示す第２の表示
   体を備えた表示部と、 操作キーの指示がなされる毎に上記第１の記憶
   手段に記憶されるインピーダンスの実部データ及
   び上記第２の記憶手段に記憶される同虚部データ
   のいずれか一方を交互に上記表示部に表示させる
   と共に、表示しているデータ及び表示していない
   他方のデータに応じて上記第１の表示体及び第２
   の表示体を表示駆動する表示制御手段と を具備したことを特徴とする小型電子式計算機
   。