JP7841163B1 - 障害及び誤り軽減を伴う多階層不揮発性メモリ - Google Patents

Abstract

【課題】階層の境界にあるか又はその近くにあるワード線のメモリセルの潜在的な欠陥のリスクに対し、プロアクティブな対策を提供する装置、方法及びストレージシステムを提供する。
【解決手段】装置は、ワード線に結合されたＮＡＮＤストリング内の複数の不揮発性メモリセルに接続するように構成された１つ以上の制御回路を含む。制御回路による異なるプログラム方式を異なるセットのワード線に適用する方法は、第１のプログラム方式に従って第１の数のプログラムパルスを第１のセットのワード線に印加し、第２のプログラム方式に従って第２の数のプログラムパルスを第２のセットのワード線に印加することを含む。第２のセットのワード線は、１つ以上の縁部ワード線又は接合部ワード線を含み、第２の数のプログラムパルスは、第１の数のプログラムパルスよりも大きい。
【選択図】図１４

Description

当該技術は、不揮発性メモリセルをプログラミングするための不揮発性メモリ及びプログラム動作に関する。

半導体メモリは、携帯電話、デジタルカメラ、パーソナルデジタルアシスタント、医療用電子装置、モバイルコンピューティングデバイス、サーバ、ソリッドステートドライブ、非モバイルコンピューティングデバイス及び他のデバイスなど、様々な電子デバイスで広く使用されている。半導体メモリは、不揮発性メモリ、又は揮発性メモリを含み得る。不揮発性メモリは、不揮発性メモリが電源（例えば、バッテリ）に接続されていないときであっても、情報を記憶及び保持することを可能にする。

メモリシステム内のメモリ構造は、典型的には、多くのメモリセルと様々な制御線とを含む。メモリ構造は、三次元であってもよい。三次元構造の１つのタイプは、垂直ＮＡＮＤストリングに配置された不揮発性メモリセルを有する。ＮＡＮＤストリングは、直列に接続されたメモリセルトランジスタと、一端にドレイン側選択ゲートと、他端にソース側選択ゲートとを含む。場合によっては、ＮＡＮＤメモリは、ＮＡＮＤストリングが階層を通って延びる２つ以上の階層に形成される。ブロックは、典型的には、メモリセルトランジスタの制御ゲートに電圧を供給する多くのワード線を各階層内に有する。

不揮発性メモリセルは、データを記憶するために、いくつかのデータ状態にプログラミングされ得る。より多くのデータ状態を使用することにより、メモリセル当たりより多くのビットを記憶することが可能になる。いくつかのメモリセルは、メモリセルに電荷を蓄積することによってデータ状態にプログラミングされ得る。例えば、ＮＡＮＤメモリセルの閾値電圧（Ｖｔ）は、電荷トラップ層などの電荷蓄積領域に電荷をプログラミングすることによって、ターゲットＶｔに設定することができる。電荷トラップ層に蓄積された電荷の量は、メモリセルのＶｔを確立する。セルは、Ｖｔを検出することによって読み出され得る。

欠陥は、メモリ構造内で発生することがあり、メモリ動作に影響を及ぼすことがある。いくつかの欠陥は、試験中に検出され得る。潜在的な欠陥は、試験中に検出されないことがあり、後の時間（例えば、メモリシステムが使用中であるとき）に現れることがある。例えば、ブロック又はブロックの一部がアクセス不能になることがある（例えば、プログラム及び／又は読み出しの障害）。場合によっては、潜在的な欠陥によってブロックのワード線から読み出されたデータに高い誤り率が発生することがある。不揮発性メモリにおける障害及び／又は誤りを軽減することは困難であり得る。

同様の番号が付けられた要素は、異なる図面における共通の構成要素を指す。
ストレージシステムの一実施形態を示すブロック図である。 メモリダイの一実施形態のブロック図である。 集積メモリアセンブリの一実施形態のブロック図である。 メモリ構造の一部の一例を示す。 メモリ構造の一例を示す。 メモリ構造の一例を示す。 メモリ構造の一例を示す。 メモリ構造の一例を示す。 メモリ構造の一例を示す。 メモリ構造の一例を示す。 閾値電圧分布を示す。 閾値電圧分布を示す。 読み出し電圧を読み出しメモリセルに印加する一例を示す。 メモリホールを含む３Ｄメモリ構造の一部を示す。 ２つの階層を有するメモリ構造の一例を示す。 位置ずれを有する２階層メモリ構造の一例を示す。 それぞれ２階層構造及び３階層構造のＮＡＮＤストリングの一例を示す。 それぞれ２階層構造及び３階層構造のＮＡＮＤストリングの一例を示す。 それぞれ第１のプログラム方式及び第２のプログラム方式を使用するプログラミングの一例を示す。 それぞれ第１のプログラム方式及び第２のプログラム方式を使用するプログラミングの一例を示す。 それぞれ第１のプログラム方式及び第２のプログラム方式を使用するプログラミングの一例を示す。 それぞれ第１のプログラム方式及び第２のプログラム方式を使用するプログラミングの一例を示す。 異なるプログラム方式でワード線をプログラミングすることを含む方法の一例を示す。 異なるプログラム方式を異なるセットのワード線に適用することを含む方法の一例を示す。

本明細書では、例えば、多階層ＮＡＮＤメモリ構造における潜在的な欠陥に起因して発生し得る障害及び誤りを軽減するための技術が開示される。場合によっては、特定のワード線は、いくらかの使用後に現れ得る潜在的な欠陥をより起こしやすいことがある。例えば、プログラム消去サイクルの数が増加し、摩耗が生じると、潜在的な欠陥が現れることがある。例えば、プログラム、読み出し、及び／又は消去動作中に印加される電圧は、潜在的な欠陥の顕在化に寄与し得る。危険にさらされているワード線を識別することは、軽減アクションが取られることを可能にし得る。例えば、多階層構造の階層間の接合部又は界面の近くの１つ以上のワード線は、障害（例えば、ブロック又はブロックの一部の読み出し及び／又はプログラムの障害）及び誤り（例えば、ブロックのいくつかのワード線からのデータにおける高い誤り率）を含む潜在的な欠陥の影響から高いリスクにさらされ得る。場合によっては、そのような高リスクワード線を対象とするプログラム動作は、潜在的な欠陥に関連付けられた問題を軽減するように適合され得る。例えば、多階層構造の階層内の特定の位置におけるワード線は、他のワード線よりもリスクが高いことがあり、プログラム方式は、そのような欠陥が（例えば、障害及び／又は誤りとして）現れるリスクを低減するように適合され得る。階層の中間又はその近くのワード線は、第１のプログラム方式を使用してプログラミングされ得るが、境界ワード線は、第１のプログラム方式よりも低い電圧及び／又は短い持続時間であり得る、より多くのプログラムパルスを使用する第２のプログラム方式を使用してプログラミングされ得る。境界ワード線は、接合部ワード線（例えば、階層間の接合部の両側の１つ以上のワード線）及び／又は縁部ワード線（例えば、ブロックの下部縁部の１つ以上のワード線）を含み得る。

当該技術の態様は、読み出し障害、書き込み障害、及び／又は高い誤り率を含む潜在的な欠陥に関連する技術的な問題を対象とする。当該技術の態様は、それぞれの階層内のワード線位置に従って異なるワード線に適合されたプログラム方式を使用すること（例えば、接合部／縁部ワード線及び非接合部／縁部ワード線に対して異なるプログラム方式を使用すること）を含む技術的解決策を提供する。

図１は、本明細書に記載の技術を実施することができるストレージシステム１００の一実施形態のブロック図である。一実施形態では、ストレージシステム１００はソリッドステートドライブ（「ＳＳＤ」）である。ストレージシステム１００は、メモリカード、ＵＳＢドライブ、又は他のタイプのストレージシステムであってもよい。提案される技術は、いずれか１つのタイプのストレージシステムに限定されない。ストレージシステム１００は、コンピュータ、サーバ、電子デバイス（例えば、スマートフォン、タブレット、又は他のモバイルデバイス）、アプライアンス、又はメモリを使用し、データ処理能力を有する別の装置であり得るホスト１０２に接続される。いくつかの実施形態では、ホスト１０２は、ストレージシステム１００とは別個であるが、ストレージシステム１００に接続される。他の実施形態では、ストレージシステム１００は、ホスト１０２に組み込まれる。

図１に示すストレージシステム１００の構成要素は、電気回路である。ストレージシステム１００は、不揮発性ストレージ１３０及びローカル高速メモリ１４０（例えば、ＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ）に接続されたメモリコントローラ１２０（又はストレージコントローラ）を含む。ローカルメモリ１４０は、揮発性メモリ又は不揮発性メモリを含み得る非一時的メモリである。ローカル高速メモリ１４０は、メモリコントローラ１２０によって、特定の動作を実行するために使用される。例えば、ローカル高速メモリ１４０は、ロジック－物理アドレス変換テーブル（「Ｌ２Ｐテーブル」）を記憶し得る。

メモリコントローラ１２０は、ホスト１０２に接続され、通信するホストインターフェース１５２を備える。一実施形態では、ホストインターフェース１５２は、ＰＣＩエクスプレス（ＰＣＩｅ）上のＮＶＭエクスプレス（ＮＶＭｅ）を実装する。ＳＣＳＩ、ＳＡＴＡなどの他のインターフェースも使用することができる。ホストインターフェース１５２はまた、ネットワークオンチップ（ＮＯＣ）１５４に接続される。ＮＯＣは、集積回路上の通信サブシステムである。ＮＯＣは、同期及び非同期クロックドメインにまたがるか、又はクロックされていない非同期論理を使用することができる。ＮＯＣ技術は、ネットワーキング理論及び方法をオンチップ通信に適用し、従来のバス及びクロスバー相互接続に対して顕著な改善をもたらす。ＮＯＣは、他の設計と比較して、システムオンチップ（ＳｏＣ）のスケーラビリティ及び複雑なＳｏＣの電力効率を改善する。ＮＯＣの配線及びリンクは、多くの信号によって共有される。ＮＯＣ内の全てのリンクが異なるデータパケットに対して同時に動作することができるので、高レベルの並列性が達成される。したがって、統合サブシステムの複雑さが増大し続けるにつれて、ＮＯＣは、以前の通信アーキテクチャ（例えば、専用ポイントツーポイント信号配線、共有バス、又はブリッジを有するセグメント化バス）と比較して、向上した性能（スループットなど）及びスケーラビリティを提供する。他の実施形態では、ＮＯＣ１５４をバスで置き換えることができる。

ＮＯＣ１５４には、プロセッサ１５６、ＥＣＣエンジン１５８、メモリインターフェース１６０、ローカルメモリコントローラ１６４が接続され、通信する。ローカルメモリコントローラ１６４は、ローカル高速メモリ１４０（例えば、ＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ）を動作させ、それと通信するために使用される。

ＥＣＣエンジン１５８は、誤り訂正サービスを実行する。例えば、ＥＣＣエンジン１５８は、データの符号化及び復号を実行する。一実施形態において、ＥＣＣエンジン１５８は、ソフトウェアによってプログラミングされた電気回路である。例えば、ＥＣＣエンジン１５８は、プログラミング可能なプロセッサであってもよい。他の実施形態では、ＥＣＣエンジン１５８は、いかなるソフトウェアも伴わないカスタム専用ハードウェア回路である。別の実施形態では、ＥＣＣエンジン１５８の機能は、プロセッサ１５６によって実装される。

プロセッサ１５６は、プログラミング、消去、読み出し、及びメモリ管理プロセスなどの様々なコントローラメモリ動作を実行する。一実施形態では、プロセッサ１５６はファームウェアによってプログラミングされる。他の実施形態では、プロセッサ１５６は、いかなるソフトウェアも伴わないカスタム専用ハードウェア回路である。プロセッサ１５６はまた、ソフトウェア／ファームウェアプロセスとして、又は専用ハードウェア回路として、変換モジュールを実装する。多くのシステムにおいて、不揮発性メモリは、１つ以上のメモリダイに関連付けられた物理アドレスを使用して、ストレージシステムに対して内部的にアドレス指定される。しかしながら、ホストシステムは論理アドレスを使用して種々のメモリ位置をアドレス指定する。これは、ホストがデータを連続した論理アドレスに割り当てることを可能にし、一方、ストレージシステムは、１つ以上のメモリダイの位置の間でデータを望むように自由に記憶することができる。このシステムを実装するために、メモリコントローラ１２０（例えば、変換モジュール）は、ホストによって使用される論理アドレスとメモリダイによって使用される物理アドレスとの間のアドレス変換を実行する。１つの例示的な実装形態は、論理アドレスと物理アドレスとの間の現在の変換を識別するテーブル（すなわち、上述のＬ２Ｐテーブル）を維持することである。Ｌ２Ｐテーブル内のエントリは、論理アドレス及び対応する物理アドレスの識別を含むことができる。論理アドレスから物理アドレスへのテーブル（又はＬ２Ｐテーブル）は「テーブル」という語を含むが、それらは文字通りテーブルである必要はない。むしろ、論理アドレスから物理アドレスへのテーブル（又はＬ２Ｐテーブル）は、任意のタイプのデータ構造であり得る。いくつかの例では、ストレージシステムのメモリ空間は、ローカルメモリ１４０がＬ２Ｐテーブルの全てを保持することができないほど大きい。そのような場合、Ｌ２Ｐテーブルのセット全体がストレージ１３０に記憶され、Ｌ２Ｐテーブルのサブセットがローカル高速メモリ１４０にキャッシュされる（Ｌ２Ｐキャッシュ）。

メモリインターフェース１６０は、不揮発性ストレージ１３０と通信する。一実施形態では、メモリインターフェースはトグルモードインターフェースを提供する。他のインターフェースを使用することもできる。いくつかの例示的な実装形態では、メモリインターフェース１６０（又はメモリコントローラ１２０の別の部分）は、１つ以上のメモリダイにデータを送信し、そこからデータを受信するためのスケジューラ及びバッファを実装する。

一実施形態では、不揮発性ストレージ１３０は、１つ以上のメモリダイを含む。図２Ａは、不揮発性ストレージを備えるメモリダイ２００の一実施形態の機能ブロック図である。不揮発性ストレージ１３０の１つ以上のメモリダイの各々は、図２Ａのメモリダイ２００として実装され得る。図２Ａに示される構成要素は電気回路である。メモリダイ２００は、以下でより詳細に説明されるように、不揮発性メモリセル（不揮発性ストレージセルとも呼ばれる）を含み得るメモリ構造２０２（例えば、メモリアレイ）を含む。メモリ構造２０２のアレイ端子線は、行として編成されたワード線の様々な層と、列として編成されたビット線の様々な層とを含む。しかしながら、他の向きも実装され得る。メモリダイ２００は行制御回路２２０を含み、その出力はメモリ構造２０２のそれぞれのワード線に接続される。行制御回路２２０は、システム制御ロジック２６０からＭ個の行アドレス信号のグループ及び１つ以上の様々な制御信号を受信し、典型的には、読み出し動作及び書き込み（プログラミング）動作の両方のために、行デコーダ２２２、アレイドライバ２２４、及びブロック選択回路２２６のような回路を含み得る。行制御回路２２０はまた、読み出し／書き込み回路を含んでもよい。メモリダイ２００はまた、読み出し／書き込み回路２２５を含む列制御回路２１０を含む。読み出し／書き込み回路２２５は、センスアンプ及びデータラッチを含み得る。センスアンプの入出力は、メモリ構造２０２のそれぞれのビット線に接続される。メモリ構造２０２について単一のブロックのみが示されているが、メモリダイは、個々にアクセスされ得る複数のアレイを含むことができる。列制御回路２１０は、システム制御ロジック２６０からＮ個の列アドレス信号のグループ及び１つ以上の様々な制御信号を受信し、通常、列デコーダ２１２、アレイ端子受信機又はドライバ回路２１４、ブロック選択回路２１６、並びに読み出し／書き込み回路、及びＩ／Ｏマルチプレクサなどの回路を含むことができる。

システム制御ロジック２６０は、メモリコントローラ１２０からデータ及びコマンドを受信し、出力データ及びステータスをホストに提供する。いくつかの実施形態において、（１つ以上の電気回路を含む）システム制御ロジック２６０は、メモリ動作のダイレベル制御を提供するステートマシン２６２を含む。一実施形態では、ステートマシン２６２はソフトウェアによってプログラミング可能である。他の実施形態では、ステートマシン２６２はソフトウェアを使用せず、ハードウェア（例えば、電気回路）において完全に実装される。別の実施形態では、ステートマシン２６２は、メモリチップ上又はメモリチップ外のいずれかであるマイクロコントローラ又はマイクロプロセッサによって置き換えられる。システム制御ロジック２６０は、メモリ動作中にメモリ構造２０２の行及び列に供給される電力及び電圧を制御する電力制御モジュール２６４も含むことができる。システム制御ロジック２６０は、メモリ構造２０２を動作させるためのパラメータを記憶するために使用され得るストレージ２６６（例えば、ＲＡＭ、レジスタ、ラッチなど）を含む。

コマンド及びデータは、メモリコントローラインターフェース２６８（「通信インターフェース」とも呼ばれる）を介してメモリコントローラ１２０とメモリダイ２００との間で転送される。メモリコントローラインターフェース２６８は、メモリコントローラ１２０と通信するための電気的インターフェースである。メモリコントローラインターフェース２６８の例としては、トグルモードインターフェース及びオープンＮＡＮＤフラッシュインターフェース（ＯＮＦＩ）が挙げられる。他のＩ／Ｏインターフェースを使用することもできる。

いくつかの実施形態において、システム制御ロジック２６０を含むメモリダイ２００の要素の全ては、単一のダイの一部として形成され得る。他の実施形態では、システム制御ロジック２６０の一部又は全ては、メモリ構造２０２を含むダイとは異なるダイ上に形成され得る。

一実施形態では、メモリ構造２０２は、複数のメモリレベルがウェハなどの単一の基板上に形成される不揮発性メモリセルの三次元メモリアレイを含む。メモリ構造は、シリコン（又は他のタイプの）基板の上に配置された活性エリアを有するメモリセルの１つ以上の物理レベルにモノリシックに形成された任意のタイプの不揮発性メモリを含むことができる。一例では、不揮発性メモリセルは、電荷トラップ層を有する垂直ＮＡＮＤストリングを含む。

別の実施形態では、メモリ構造２０２は、不揮発性メモリセルの二次元メモリアレイを含む。一例では、不揮発性メモリセルは、フローティングゲートを利用するＮＡＮＤフラッシュメモリセルである。他のタイプのメモリセル（例えば、ＮＯＲ型フラッシュメモリ）も使用することができる。

メモリ構造２０２に含まれるメモリアレイアーキテクチャ又はメモリセルの正確なタイプは、上記の例に限定されない。多くの異なるタイプのメモリアレイアーキテクチャ又はメモリ技術を使用して、メモリ構造２０２を形成することができる。本明細書で提案される新たに特許請求される実施形態の目的のために、特定の不揮発性メモリ技術は必要とされない。メモリ構造２０２のメモリセルに適した技術の他の例は、ＲｅＲＡＭメモリ（抵抗性ランダムアクセスメモリ）、磁気抵抗メモリ（例えば、ＭＲＡＭ、スピントランスファートルクＭＲＡＭ、スピン軌道トルクＭＲＡＭ）、ＦｅＲＡＭ、相変化メモリ（例えば、ＰＣＭ）などを含む。メモリ構造２０２のメモリセルアーキテクチャに適した技術の例には、二次元アレイ、三次元アレイ、クロスポイントアレイ、積層二次元アレイ、垂直ビット線アレイなどが含まれる。

ＲｅＲＡＭクロスポイントメモリの一例は、Ｘ線及びＹ線（例えば、ワード線及びビット線）によってアクセスされるクロスポイントアレイに配置された可逆抵抗切り替え素子を含む。別の実施形態において、メモリセルは、導電性ブリッジメモリ素子を含んでもよい。導電性ブリッジメモリ素子は、プログラマブルメタライゼーションセルと呼ばれることもある。導電性ブリッジメモリ素子は、固体電解質内のイオンの物理的再配置に基づく状態変化素子として使用することができる。場合によっては、導電性ブリッジメモリ素子は、一方が比較的不活性（例えば、タングステン）であり、他方が電気化学的に活性（例えば、銀又は銅）である２つの固体金属電極を含むことができ、固体電解質の薄膜が２つの電極間にある。温度が上昇するにつれて、イオンの移動度も増加し、導電性ブリッジメモリセルのプログラミング閾値を減少させる。したがって、導電性ブリッジメモリ素子は、温度に対して広範囲のプログラミング閾値を有することができる。

別の例は、磁気ストレージ要素によってデータを記憶する磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）である。素子は２つの強磁性層から形成され、そのそれぞれは薄い絶縁層によって分離された磁化を保持することができる。２つの層のうちの１つは、特定の極性に設定された永久磁石であり、他の層の磁化は、メモリを記憶するために外部磁場の磁化と一致するように変化させることができる。メモリデバイスは、そのようなメモリセルのグリッドから構築される。プログラミングのための一実施形態では、各メモリセルは、互いに直角に配置され、セルに平行であり、１つがセルの上にあり、１つがセルの下にある一対の書き込み線の間に位置する。電流がそれらを通過すると、誘導磁場が生成される。ＭＲＡＭベースのメモリの実施形態は、以下でより詳細に説明される。

相変化メモリ（ＰＣＭ）は、カルコゲナイドガラスの固有の挙動を利用する。一実施形態は、ＧｅＴｅ－Ｓｂ２Ｔｅ３超格子を使用して、レーザパルス（又は別の源からの光パルス）を用いてゲルマニウム原子の配位状態を単に変化させることによって、非熱的相変化を達成する。したがって、プログラミングの供与量はレーザパルスである。メモリセルは、メモリセルが光を受け取るのを阻止することによって抑制され得る。他のＰＣＭの実施形態では、メモリセルは電流パルスによってプログラミングされる。本明細書における「パルス」の使用は、方形波を必要とせず、音、電流、電圧、光、又は他の波の（連続又は非連続）振動又はバーストを含むことに留意されたい。個々の選択可能なメモリセル又はビット内のこれらのメモリ素子は、オボニック閾値スイッチ又は金属絶縁体基板などのセレクタである更なる直列要素を含んでもよい。

当業者は、本明細書で説明される技術が、単一の特定のメモリ構造、メモリ構成、又は材料組成に限定されず、本明細書で説明され、当業者によって理解されるような技術の趣旨及び範囲内の多くの関連するメモリ構造をカバーすることを認識するであろう。

図２Ａの要素は、（１）メモリ構造２０２と、（２）図２Ａに示す他の構成要素の全てを含む周辺回路との２つの部分にグループ化することができる。メモリ回路の重要な特性は、その容量であり、これは、メモリ構造２０２に与えられるストレージシステム１００のメモリダイの面積を増加させることによって増加させることができる。しかしながら、これは、周辺回路に利用可能なメモリダイの領域を減少させる。これは、これらの周辺回路の要素に非常に厳しい制限を課す可能性がある。例えば、感知増幅器回路を利用可能な領域内に収める必要性は、感知増幅器設計アーキテクチャに対する重大な制約となり得る。システム制御ロジック２６０に関して、エリアの利用可能性の減少は、オンチップで実装され得る利用可能な機能を制限し得る。したがって、ストレージシステム１００用のメモリダイの設計における基本的なトレードオフは、メモリ構造２０２に充てられる面積の量と、周辺回路に充てられる面積の量である。

メモリ構造２０２及び周辺回路がしばしば対立する別のエリアは、これらの領域がしばしば異なる処理技術を含み、単一のダイ上に異なる技術を有することにおけるトレードオフを含むので、これらの領域を形成することに含まれる処理にある。例えば、メモリ構造２０２がＮＡＮＤフラッシュである場合、これはＮＭＯＳ構造であるが、周辺回路はしばしばＣＭＯＳベースである。例えば、感知増幅器回路、チャージポンプ、ステートマシン内のロジック要素、及びシステム制御ロジック２６０内の他の周辺回路などの要素は、ＰＭＯＳデバイスを使用することが多い。ＣＭＯＳダイを製造するための処理動作は、ＮＭＯＳフラッシュＮＡＮＤメモリ又は他のメモリセル技術のために最適化された処理動作とは多くの態様において異なる。三次元ＮＡＮＤ構造（例えば、図４を参照）は、特に、特殊な処理動作から利益を得ることができる。

これらの制限を改善するために、以下で説明する実施形態は、図２Ａの要素を別々に形成されたダイ上に分離することができ、これらのダイはその後一緒に接合される。より具体的には、メモリ構造２０２を１つのダイ（メモリダイと呼ばれる）上に形成することができ、１つ以上の制御回路を含む周辺回路要素の一部又は全てを別個のダイ（制御ダイと呼ばれる）上に形成することができる。例えば、メモリダイは、フラッシュＮＡＮＤメモリ、ＭＲＡＭメモリ、ＰＣＭメモリ、ＲｅＲＡＭメモリ、又は他のメモリタイプのメモリセルのアレイなどのメモリ素子のみから形成され得る。周辺回路の一部又は全ては、デコーダ及びセンスアンプなどの要素を含んでいても、別個の制御ダイに移すことができる。これは、メモリダイのそれぞれがその技術に従って個々に最適化されることを可能にする。例えば、ＮＡＮＤメモリダイは、ＣＭＯＳ処理に最適化することができる制御ダイ上に移動したＣＭＯＳ素子を気にすることなく、ＮＭＯＳベースのメモリアレイ構造に最適化することができる。これは、周辺要素のためのより多くの空間を可能にし、メモリセルアレイを保持する同じダイのマージンに制限される場合に容易に組み込むことができなかった追加の能力を組み込むことができる。次いで、２つのダイは、一方のダイ上のアレイが他方のダイ上の周辺要素に接続された状態で、接合マルチダイメモリ回路内で互いに接合され得る。以下は、１つのメモリダイ及び１つの制御ダイの接合メモリ回路に焦点を当てるが、他の実施形態は、例えば、２つのメモリダイ及び１つの制御ダイなどのより多くのダイを使用することができる。

図２Ｂは、図２Ａの配置に対する代替的な配置を示し、これは、接合されたダイ対を提供するためにウェハ間接合を使用して実装され得る。図２Ｂは、集積メモリアセンブリ２０７の一実施形態の機能ブロック図を示す。１つ以上の集積メモリアセンブリ２０７は、ストレージシステム１００の不揮発性ストレージ１３０を実装するために使用され得る。集積メモリアセンブリ２０７は、２つのタイプの半導体ダイ（又はより簡潔に「ダイ」）を含む。メモリ構造ダイ２０１は、メモリ構造２０２を含む。メモリ構造２０２は、不揮発性メモリセルを含む。制御ダイ２１１は、（上述のように）制御回路２６０、２１０、及び２２０を含む。いくつかの実施形態では、制御ダイ２１１は、メモリ構造ダイ２０１内のメモリ構造２０２に接続するように構成される。いくつかの実施形態では、メモリ構造ダイ２０１及び制御ダイ２１１は、一緒に接合される。

図２Ｂは、メモリ構造ダイ２０１内に形成されたメモリ構造２０２に結合された周辺回路又は制御ダイ２１１内に形成された、制御回路を含む周辺回路の一例を示す。共通の構成要素は、図２Ａと同様にラベル付けされている。システム制御ロジック２６０、行制御回路２２０、及び列制御回路２１０は、制御ダイ２１１内に配置される。いくつかの実施形態では、列制御回路２１０の全部又は一部及び行制御回路２２０の全部又は一部は、メモリ構造ダイ２０１上に配置される。いくつかの実施形態では、システム制御ロジック２６０内の回路のいくつかは、メモリ構造ダイ２０１上に配置される。

システム制御ロジック２６０、行制御回路２２０、及び列制御回路２１０は、共通プロセス（例えば、ＣＭＯＳプロセス）によって形成されてもよく、その結果、メモリコントローラ１２０上でより典型的に見られるＥＣＣなどの追加の要素及び機能は、追加のプロセスステップをほとんど又は全く必要としなくてもよい（すなわち、メモリコントローラ１２０を製作するために使用される同じプロセスステップが、システム制御ロジック２６０、行制御回路２２０、及び列制御回路２１０を製作するためにも使用されてもよい）。したがって、メモリ構造ダイ２０１などのダイからそのような回路を移動させることは、そのようなダイを製造するために必要とされるステップの数を低減し得るが、制御ダイ２１１などのダイにそのような回路を追加することは、多くの追加のプロセスステップを必要としない場合がある。制御ダイ２１１は、制御回路２６０、２１０、２２０の一部又は全てを実装するためにＣＭＯＳ技術を使用することから、ＣＭＯＳダイと呼ばれることもある。

図２Ｂは、電気経路２０６を介してメモリ構造ダイ２０１上のメモリ構造２０２に結合された制御ダイ２１１上の読み出し／書き込み回路２２５を含む列制御回路２１０を示す。例えば、電気経路２０６は、列デコーダ２１２と、ドライバ回路２１４と、ブロック選択回路２１６と、メモリ構造２０２のビット線との間の電気接続を提供することができる。電気経路は、制御ダイ２１１内の列制御回路２１０から、メモリ構造２０２のビット線に接続されたメモリ構造ダイ２０１の対応するパッドに接合された制御ダイ２１１上のパッドを通って延びることができる。メモリ構造２０２の各ビット線は、列制御回路２１０に接続する一対のボンドパッドを含む電気経路２０６内に対応する電気経路を有してもよい。同様に、行デコーダ２２２、アレイドライバ２２４、及びブロック選択回路２２６を含む行制御回路２２０は、電気経路２０８を介してメモリ構造２０２に結合される。各電気経路２０８は、ワード線、ダミーワード線、又は選択ゲート線に対応し得る。制御ダイ２１１とメモリ構造ダイ２０１との間に追加の電気経路が設けられてもよい。

本明細書の目的のために、「制御回路」又は「１つ以上の制御回路」という語句は、メモリコントローラ１２０、ステートマシン２６２、電力制御モジュール２６４、システム制御ロジック２６０の全て若しくは一部、行制御回路２２０の全て若しくは一部、列制御回路２１０の全て若しくは一部、読み出し／書き込み回路２２５、センスアンプ、マイクロコントローラ、マイクロプロセッサ、及び／又は他の同様の機能回路のうちのいずれか１つ又は任意の組み合わせを含むことができる。制御回路は、ハードウェアのみ、又はハードウェア及びソフトウェア（ファームウェアを含む）の組み合わせを含むことができる。例えば、本明細書に記載の機能を実行するようにファームウェアによってプログラミングされたコントローラは、制御回路の一例である。制御回路は、プロセッサ、ＦＰＧＡ、ＡＳＩＣ、集積回路、又は他のタイプの回路を含むことができる。

本明細書の目的のために、「装置」という用語は、ストレージシステム１００、メモリコントローラ１２０、ストレージ１３０、メモリダイ２００、集積メモリアセンブリ２０７、及び／又は制御ダイ２１１のうちの１つ以上を含むことができるが、これらに限定されない。

図３は、垂直ＮＡＮＤストリングとして配置された複数の不揮発性メモリセルを含むメモリ構造２０２を備えることができるモノリシック三次元メモリアレイ／構造の例示的な一実施形態の一部の斜視図である。例えば、図３は、メモリの１つのブロックの一部４００を示す。図示された構造は、交互の誘電体層と導電層とのスタック４０１の上方に配置されたビット線ＢＬのセットを含む。例示の目的で、誘電体層のうちの１つはＤとしてマークされ、導電層（ワード線層とも呼ばれる）のうちの１つはＷとしてマークされる。交互の誘電体層及び導電層の数は、特定の実装要件に基づいて変化し得る。一実施形態では、交互の誘電体層及び導電層は、分離領域ＩＲによって４つの（又は異なる数の）領域（例えば、サブブロック）に分割される。図３は、２つのサブブロックを分離する１つの分離領域ＩＲを示す。交互の誘電体層及びワード線層の下には、ソース線層ＳＬがある。メモリホールは、交互の誘電体層と導電層とのスタック内に形成される。例えば、メモリホールの１つは、ＭＨとしてマークされる。図３では、誘電体層は、読者が交互の誘電体層と導電層とのスタック内に配置されたメモリホールを見ることができるように、シースルーとして示されていることに留意されたい。一実施形態では、ＮＡＮＤストリングは、電荷トラップ材料を含む材料でメモリホールを充填して、メモリセルの垂直列を作成することによって形成される。各メモリセルは、１ビット以上のデータを記憶することができる。メモリ構造２０２を含む三次元モノリシックメモリアレイの更なる詳細は、以下に提供される。

図４Ａは、２つのプレーン３０２及び３０４に分割されるメモリ構造２０２の１つの例示的な編成を説明するブロック図である。各プレーンは、次に、Ｍ個のブロックに分割される。一例では、各プレーンは、約２０００個のブロックを有する。しかしながら、異なる数のブロック及びプレーンを使用することもできる。一実施形態では、メモリセルのブロックは消去の単位である。すなわち、ブロックの全てのメモリセルが一緒に消去される。他の実施形態では、メモリセルは、シグナリング回路及び選択回路をイネーブルするようにメモリ構造２０２を編成するためなど、他の理由でブロックにグループ化することができる。いくつかの実施形態では、ブロックは、ブロックのメモリセルがワード線の共通のセットを共有するように、接続されたメモリセルのグループを表す。

図４Ｂ～図４Ｆは、図３の構造に対応し、図２Ａ又は図２Ｂのメモリ構造２０２を実装するために使用することができる例示的な三次元（「３Ｄ」）ＮＡＮＤ構造を示す。図４Ｂは、メモリ構造２０２の１つのブロックの一部の上面図を示すブロック図である。図４Ｂに示されるブロックの部分は、図４Ａのブロック２の部分３０６に対応する。一実施形態では、メモリアレイは多くの層を有する。しかしながら、図４Ｂは、上部層のみを示す。

図４Ｂは、垂直列を表す複数の円を示す。垂直列の各々は、複数の選択トランジスタ（セレクトゲート又はセレクションゲートとも呼ばれる）及び複数のメモリセルを含む。一実施形態では、各垂直列は、ＮＡＮＤストリングを実装する。例えば、図４Ｂは、垂直列４２２、４３２、４４２、及び４５２を示す。垂直列４２２は、ＮＡＮＤストリング４８２を実装する。垂直列４３２は、ＮＡＮＤストリング４８４を実装する。垂直列４４２は、ＮＡＮＤストリング４８６を実装する。垂直列４５２は、ＮＡＮＤストリング４８８を実装する。垂直列の更なる詳細は、以下に提供される。図４Ｂに示されるブロックは、示される部分を超えて延びるので、ブロックは、図４Ｂに示されるよりも多くの垂直列を含む。

図４Ｂはまた、ビット線４１１、４１２、４１３、４１４、．．．４１９を含むビット線４１５のセットを示す。図４Ｂは、ブロックの一部のみが示されているので、２４本のビット線を示す。２４本より多いビット線がブロックの垂直列に接続されることが考えられる。垂直列を表す円の各々は、１つのビット線へのその接続を示すために「ｘ」を有する。例えば、ビット線４１４は、垂直列４２２、４３２、４４２、及び４５２に接続される。

図４Ｂに示されるブロックは、垂直列の下のソース線に様々な層を接続するローカル相互接続４０２、４０４、４０６、４０８、及び４１０のセットを含む。ローカル相互接続４０２、４０４、４０６、４０８、及び４１０はまた、ブロックの各層を４つの領域に分割するように働く。例えば、図４Ｂに示される上部層は、フィンガと呼ばれる領域４２０、４３０、４４０、及び４５０に分割される。メモリセルを実装するブロックの層において、４つの領域は、ローカル相互接続によって分離されるワード線フィンガと呼ばれる。一実施形態では、ブロックの共通レベル上のワード線フィンガは、単一のワード線を形成するように互いに接続する。別の実施形態では、同じレベルのワード線フィンガは、互いに接続されない。１つの例示的な実装形態では、ビット線は、領域４２０、４３０、４４０、及び４５０の各々の１つの垂直列にのみ接続する。この実装形態では、各ブロックは１６行のアクティブ列を有し、各ビット線は各ブロック内の４行に接続される。一実施形態では、共通ビット線に接続された４つの行の全てが、（一緒に接続された同じレベル上の異なるワード線フィンガを介して）同じワード線に接続される。したがって、システムは、ソース側選択線及びドレイン側選択線を使用して、メモリ動作（プログラム、検証、読み出し、及び／又は消去）の対象となる４つのうちの１つ（又は別のサブセット）を選択する。

図４Ｂは、各領域が４行の垂直列、４つの領域、及びブロック内に１６行の垂直列を有することを示すが、それらの正確な数は例示的な実装形態である。他の実施形態は、ブロック当たりより多い又はより少ない領域、領域当たりより多い又はより少ない垂直列の行、及びブロック当たりより多い又はより少ない垂直列の行を含み得る。

図４Ｂはまた、千鳥状配置にされた垂直列を示す。他の実施形態では、異なるパターンの千鳥状配置を使用することができる。いくつかの実施形態では、垂直列は、千鳥状配置にされない。

図４Ｃは、図４Ｂの線ＡＡに沿った断面図を示すスタック４３５の一実施形態を示す。データワード線層ＷＬＬ０～ＷＬＬ９５に加えて、２つのＳＧＤ層（ＳＧＤ０、ＳＤＧ１）、２つのＳＧＳ層（ＳＧＳ０、ＳＧＳ１）、及び６つのダミーワード線層ＤＷＬＤ０、ＤＷＬＤ１、ＤＷＬＭ１、ＤＷＬＭ０、ＤＷＬＳ０、及びＤＷＬＳ１が設けられる。各ＮＡＮＤストリングは、ＳＧＤ０層にドレイン側選択トランジスタを有し、ＳＧＤ１層にドレイン側選択トランジスタを有する。動作中、同じ電圧が各層（ＳＧＤ０、ＳＧＤ１）に印加され得、その結果、各トランジスタの制御端子は同じ電圧を受け取る。各ＮＡＮＤストリングは、ＳＧＳ０層にソース側選択トランジスタを有し、ＳＧＳ１層にドレイン側選択トランジスタを有する。動作中、同じ電圧が各層（ＳＧＳ０、ＳＧＳ１）に印加されてもよく、それにより、各トランジスタの制御端子は同じ電圧を受け取る。また、誘電体層ＤＬ０～ＤＬ１０６も示されている。より多くの又はより少ないＳＧＤ、ＳＧＳ及びＤＷＬを使用することができる。

メモリセルの列４３２、４３４が多層スタック内に示されている。スタックは、基板３０３と、基板上の絶縁フィルム２５０と、ソース線ＳＬの一部と、を含む。ビット線４１４の一部も示されている。ＮＡＮＤストリング４８４は、ビット線４１４に接続されていることに留意されたい。ＮＡＮＤストリング４８４は、スタックの底部にソース端４３９を有し、スタックの上部にドレイン端４３８を有する。ソース端４３９は、ソース線ＳＬに接続されている。導電性ビア４４１は、ＮＡＮＤストリング４８４のドレイン端４３８をビット線４１４に接続する。図４Ｂからのローカル相互接続４０４及び４０６も示されている。

スタック４３５は、３つの垂直サブブロック（ＶＳＢ０、ＶＳＢ１、ＶＳＢ２）に分割される。垂直サブブロックＶＳＢ０は、ＷＬＬ０～ＷＬＬ３１を含む。以下の層も、垂直サブブロックＶＳＢ０（ＳＧＳ０、ＳＧＳ１、ＤＷＬＳ０、ＤＷＬＳ１）の一部とみなすことができる。垂直サブブロックＶＳＢ１はＷＬＬ３２～ＷＬＬ６３を含む。垂直サブブロックＶＳＢ２はＷＬＬ６４～ＷＬＬ９５を含む。以下の層も、垂直サブブロックＶＳＢ２（ＳＧＤ０、ＳＧＤ１、ＤＷＬＤ０、ＤＷＬＤ１）の一部とみなすことができる。各ＮＡＮＤストリングは、垂直サブブロックの各々にデータメモリセルのセットを有する。ダミーワード線層ＤＭＬＭ０は、垂直サブブロックＶＳＢ０と垂直サブブロックＶＳＢ１との間にある。ダミーワード線層ＤＭＬＭ１は、垂直サブブロックＶＳＢ１と垂直サブブロックＶＳＢ２との間にある。ダミーワード線層は、メモリ動作（例えば、消去動作又はプログラミング動作）中に、メモリストリング内の第１のセットのメモリセルトランジスタ（例えば、垂直サブブロックＶＳＢ０ワード線ＷＬＬ０～ＷＬＬ３１に対応する）をメモリストリング内の第２のセットのメモリセルトランジスタ（例えば、垂直サブブロックＶＳＢ１ワード線ＷＬＬ３２～ＷＬＬ６３に対応する）から電気的に絶縁するために使用され得るダミーメモリセルトランジスタを有する。

図４Ｄは、図４Ｃのスタック４３５のＳＧ層及びワード線層の代替図を示す。ＳＧＤ層ＳＧＤ０及びＳＧＤ０（ドレイン側ＳＧ層）はそれぞれ、ＮＡＮＤストリングのセットのドレイン側に関連付けられたＳＧ線の平行な行を含む。例えば、ＳＧＤ０は、図４Ｂと一致するドレイン側ＳＧ領域４２０、４３０、４４０、及び４５０を含む。

ＳＧＤ層の下には、ドレイン側ダミーワード線層がある。各ダミーワード線層は、１つのアプローチでは、ワード線を表し、スタック内の所与の高さでダミーメモリセルのセットに接続される。例えば、ＤＷＬＤ０は、ワード線層領域４５１、４５３、４５５、及び４５７を含む。非データメモリセルとも呼ばれるダミーメモリセルは、データを記憶せず、データを記憶するのに不適格であり、一方、データメモリセルは、データを記憶するのに適格である。更に、ダミーメモリセルのＶｔｈは、一般に、製造時に固定されるか、又は周期的に調整され得るが、データメモリセルのＶｔｈは、例えば、データメモリセルの消去及びプログラミング動作中に、より頻繁に変化する。

ダミーワード線層の下には、データワード線層がある。例えば、ＷＬＬ９５は、ワード線層領域４７１、４７２、４７３、及び４７４を含む。

データワード線層の下には、ソース側ダミーワード線層がある。

ソース側ダミーワード線層の下には、ＳＧＳ層がある。ＳＧＳ層ＳＧＳ０及びＳＧＳ１（ソース側ＳＧ層）はそれぞれ、ＮＡＮＤストリングのセットのソース側に関連付けられたＳＧ線の平行な行を含む。例えば、ＳＧＳ０は、ソース側ＳＧ線４７５、４７６、４７７、及び４７８を含む。各ＳＧ線は、１つのアプローチでは、独立して制御することができる。あるいは、ＳＧ線を接続して共通に制御することもできる。

図４Ｅは、図４Ｃの領域４４５の図を示す。データメモリセルトランジスタ５２０及び５２１は、ダミーメモリセルトランジスタ５２２の上方にある。ダミーメモリセルトランジスタ５２２の下には、データメモリセルトランジスタ５２３及び５２４がある。例えば、原子層堆積を使用して、メモリホール４４４の側壁（ＳＷ）に沿って、かつ／又は各ワード線層内で、いくつかの層を堆積することができる。例えば、各列（例えば、メモリホール内の材料によって形成されるピラー）は、ブロッキング酸化物／ブロック高ｋ材料４７０、ＳｉＮ又は他の窒化物などの電荷トラップ層又はフィルム４６３、トンネル層４６４、ポリシリコン体又はチャネル４６５、及び誘電体コア４６６を含むことができる。ワード線層は、タングステンなどの導電性金属４６２を制御ゲートとして含むことができる。あるいは、他の金属も制御ゲートとして使用することができる。例えば、制御ゲート４９０、４９１、４９２、４９３、４９４が設けられている。この例では、金属を除く全ての層がメモリホール内に設けられている。他のアプローチでは、層の一部は、制御ゲート層内にあり得る。追加のピラーが、異なるメモリホール内に同様に形成される。ピラーは、ＮＡＮＤストリングの柱状活性エリア（ＡＡ）を形成することができる。

データメモリセルトランジスタがプログラミングされると、データメモリセルトランジスタに関連付けられた電荷トラップ層の一部に、電子が蓄積される。これらの電子は、チャネルからトンネル層を通って電荷トラップ層に引き込まれる。データメモリセルトランジスタのＶｔｈは、蓄積電荷量に比例して大きくなる。消去動作の間、電子はチャネルに戻る。

非データトランジスタ（例えば、選択トランジスタ、ダミーメモリセルトランジスタ）も電荷トラップ層４６３を含み得る。図４Ｅでは、ダミーメモリセルトランジスタ５２２は、電荷トラップ層４６３を含む。したがって、少なくともいくつかの非データトランジスタの閾値電圧は、電荷トラップ層４６３に電子を蓄積すること、又は電荷トラップ層４６３から電子を除去することによって調整されてもよい。全ての非データトランジスタが調整可能なＶｔｈを有する必要はない。例えば、電荷トラップ層４６３は、全ての選択トランジスタに存在する必要はない。

メモリホールの各々は、ブロッキング酸化物層、電荷トラップ層、トンネル層及びチャネル層を含む複数の環状層で充填され得る。メモリホールの各々のコア領域はボディ材料で充填され、複数の環状層は、メモリホールの各々においてコア領域とＷＬＬとの間にある。

場合によっては、トンネル層４６４は、酸化物－窒化物－酸化物構成などの複数の層を含むことができる。

図４Ｆは、図３～図４Ｅに示されるメモリの一部の概略図である。図４Ｆは、ブロック全体にわたって走る物理ワード線ＷＬＬ０～ＷＬＬ９５を示す。図４Ｆの構造は、ビット線４１１、４１２、４１３、４１４、．．．４１９を含む、図４Ａ～図４Ｅのブロック２内の部分３０６に対応する。ブロック内では、各ビット線は４つのＮＡＮＤストリングに接続される。ドレイン側選択線ＳＧＤ０、ＳＧＤ１、ＳＧＤ２、及びＳＧＤ３は、４つのＮＡＮＤストリングのうちのどれが関連するビット線に接続するかを決定するために使用される。ソース側選択線ＳＧＳ０、ＳＧＳ１、ＳＧＳ２、及びＳＧＳ３は、４つのＮＡＮＤストリングのうちのどれが共通ソース線に接続するかを決定するために使用される。ブロックは、４つの水平サブブロックＨＳＢ０、ＨＳＢ１、ＨＳＢ２、及びＨＳＢ３に分割されると考えることもできる。水平サブブロックＨＳＢ０は、ＳＧＤ０及びＳＧＳ０によって制御される垂直ＮＡＮＤストリングに対応し、水平サブブロックＨＳＢ１は、ＳＧＤ１及びＳＧＳ１によって制御される垂直ＮＡＮＤストリングに対応し、水平サブブロックＨＳＢ２は、ＳＧＤ２及びＳＧＳ２によって制御される垂直ＮＡＮＤストリングに対応し、水平サブブロックＨＳＢ３は、ＳＧＤ３及びＳＧＳ３によって制御される垂直ＮＡＮＤストリングに対応する。

メモリシステム内のメモリセルは、消去、プログラミング、及び読み出しが可能である。プログラミングプロセスが成功した後、メモリセルの閾値電圧は、必要に応じて、プログラミングされたメモリセルの閾値電圧の１つ以上の分布内、又は消去されたメモリセルの閾値電圧の分布内にあるべきである。図５Ａは、閾値電圧対メモリセルの数のグラフであり、各メモリセルがメモリセル当たり１ビットのデータを記憶するときのメモリアレイの閾値電圧分布の例を示す。メモリセルデータ当たり１ビットのデータを記憶するメモリセルは、シングルレベルセル（「ＳＬＣ」）と呼ばれる。ＳＬＣメモリセルに記憶されたデータは、ＳＬＣデータと呼ばれる。したがって、ＳＬＣデータは、メモリセル当たり１ビットを含む。メモリセル当たり１ビットとして記憶されるデータは、ＳＬＣデータである。図５Ａは、２つの閾値電圧分布Ｅ及びＰを示す。閾値電圧分布Ｅは、消去されたデータ状態に対応する。閾値電圧分布Ｐは、プログラミングされたデータ状態に対応する。したがって、閾値電圧分布Ｅ内の閾値電圧を有するメモリセルは、消去されたデータ状態にある（例えば、消去されている）。したがって、閾値電圧分布Ｐ内の閾値電圧を有するメモリセルは、プログラミングされたデータ状態にある（例えば、プログラミングされている）。一実施形態では、消去されたメモリセルはデータ「１」を記憶し、プログラミングされたメモリセルはデータ「０」を記憶する。図５Ａは、読み出し基準電圧Ｖｒを示す。所与のメモリセルの閾値電圧がＶｒよりも高いか低いかを試験する（例えば、１つ以上のセンス動作を実行する）ことによって、システムは、メモリセルが消去されているか（状態Ｅ）、プログラミングされているか（状態Ｐ）を判定することができる。図５Ａはまた、検証基準電圧Ｖｖを示す。いくつかの実施形態では、メモリセルをデータ状態Ｐにプログラミングするとき、システムは、プログラム検証（又は「検証」）動作において、それらのメモリセルがＶｖ以上の閾値電圧を有するかどうかを試験する。いくつかの実施形態では、ＳＬＣプログラミング中に検証は実行されない。

メモリセルデータ当たり複数ビットを記憶するように構成されたメモリセルは、マルチレベルセル（「ＭＬＣ」）と呼ばれる。ＭＬＣメモリセルに記憶されたデータは、ＭＬＣデータと呼ばれる。したがって、ＭＬＣデータは、メモリセル当たり複数のビットを含む。メモリセル当たり複数ビットのデータとして記憶されるデータは、ＭＬＣデータである。図５Ｂの例示的な実施形態では、各メモリセルは、３ビットのデータを記憶する。他の実施形態は、メモリセル当たり他のデータ容量（例えば、メモリセル当たり２、４、又は５ビットのデータなど）を使用し得る。メモリセルは、データのＳＬＣ又はＭＬＣ記憶のために構成され得る。場合によっては、不揮発性メモリセルのブロックは、ある時点ではＳＬＣデータ記憶のために構成され、別の時点ではＭＬＣデータ記憶のために構成され得る。

図５Ｂは、セル当たり３ビットを記憶する８つのデータ状態に対応する８つの閾値電圧分布を示す。第１の閾値電圧分布（データ状態）Ｅｒは消去されたメモリセルを表す。他の７つの閾値電圧分布（データ状態）Ａ～Ｇは、プログラミングされたメモリセルを表し、したがって、プログラミング状態とも呼ばれる。各閾値電圧分布（データ状態）は、データビットのセットの所定の値に対応する。メモリセルにプログラミングされたデータとセルの閾値電圧レベルとの間の特定の関係は、セルに採用されたデータ符号化方式に依存する。一実施形態では、データ値は、メモリの閾値電圧が誤ってその隣接する物理状態にシフトした場合に、１ビットのみが影響を受けるように、グレイコード割り当てを使用して閾値電圧範囲に割り当てられる。一実施形態では、各状態のメモリセルの数は、ほぼ同じである。

図５Ｂは、メモリセルからデータを読み出すための７つの読み出し基準電圧ＶｒＡ、ＶｒＢ、ＶｒＣ、ＶｒＤ、ＶｒＥ、ＶｒＦ、及びＶｒＧを示す。所与のメモリセルの閾値電圧が７つの読み出し基準電圧よりも高いか低いかを試験する（例えば、センス動作を実行する）ことによって、システムは、メモリセルがどのデータ状態（すなわち、Ａ、Ｂ、Ｃ、Ｄ、．．．）にあるかを判定することができる。図５Ｂはまた、いくつかの検証基準電圧を示す。検証電圧は、ＶｖＡ、ＶｖＢ、ＶｖＣ、ＶｖＤ、ＶｖＥ、ＶｖＦ、ＶｖＧである。いくつかの実施形態では、メモリセルをデータ状態Ａにプログラミングするとき、システムは、それらのメモリセルがＶｖＡ以上の閾値電圧を有するかどうかを試験する。メモリセルがＶｖＡ以上の閾値電圧を有する場合、メモリセルは、更なるプログラミングを禁止される（閉め出される）。同様の推論が他のデータ状態にも適用される。いくつかの実施形態では、ＭＬＣプログラミング中に検証は実行されない。

図５Ｂに示される方式に従ってプログラミングされた各メモリセルは、８つのデータ状態を使用して、各ビットが論理ページに関連付けられた３ビットのデータを記憶し得る。読み出し動作は、データの１つ以上の論理ページに向けられ得る。異なる論理ページに向けられた読み出し動作は、異なる読み出し電圧で読み出しを実行し得る（例えば、記憶された論理ページのうちの１つ又は２つのみに向けられた読み出し要求に応答して示される全ての読み出し電圧で読み出しステップを実行する必要はない場合がある）。

図６は、読み出し動作を実行するための例示的な電圧信号（プロット１４００～１４０４）を示す。電圧１４００は、３つの異なる読み出し電圧で読み出しを実行するために（例えば、１つの論理ページのデータを取得するために）、選択されたワード線ＷＬｎを介して選択されたメモリセルの制御ゲートに印加される電圧Ｖｃｇｒを示す。制御ゲート読み出し電圧Ｖｃｇｒ（「読み出し電圧」とも呼ばれる）は、ＶｒＦ、ＶｒＤ、及びＶｒＢに設定される。Ｖｃｇｒの各値の間にセンシングが行われ、論理ページのデータが決定される。電圧１４０１は、選択されていないワード線（例えば、ＷＬ０～ＷＬｎ－１及びＷＬｎ＋１～ＷＬ９５）に印加される読み出しパス電圧（Ｖｐａｓｓ）を示す。Ｖｓｇｄは、ＳＧＤ電圧１４０２を示し、導電性状態で選択されたＳＧＤトランジスタ（例えば、ＳＧＤ０）に提供される高レベルに設定される。Ｖｂｌ １４０３は、ビット線４１１～４１９などのビット線に印加されるビット線電圧を示し、センシングプロセスの一部として０．５Ｖなどのレベルに設定される。Ｖｓｌ １４０４は、ＳＬに印加されるソース線電圧を示し、１つのアプローチでは、小さな正電圧に設定され得る。

時間ｔ０において、非選択ワード線電圧１４０１、Ｖｓｇｄ １４０２、Ｖｂｌ １４０３、及びＶｓｌ １４０４は、それぞれのターゲット電圧までランプアップされる。その後、時間ｔ１において、選択されたワード線電圧Ｖｃｇｒ １４００は、第１の読み出し電圧ＶｒＦまでランプアップされ、第１の読み出しステップが実行されて、どのメモリセルが、それらの制御ゲートに印加されたＶｒＦでオン／オフであるかを識別する。その後、時間ｔ２において、選択されたワード線電圧Ｖｃｇｒ １４００は、第２の読み出し電圧ＶｒＤまでランプダウンされ、第２の読み出しステップが実行されて、どのメモリセルが、それらの制御ゲートに印加されたＶｒＤでオン／オフであるかを識別する。その後、時間ｔ３において、選択されたワード線電圧Ｖｃｇｒ １４００は、第３の読み出し電圧ＶｒＢまでランプダウンされ、第３の読み出しステップが実行されて、どのメモリセルが、それらの制御ゲートに印加されたＶｒＢでオン／オフされるかを識別する。その後、時間ｔ４において、選択されたワード線電圧Ｖｃｇｒ １４００は、読み出し後電圧（例えば、０ボルト）までランプダウンされる。図６の例は、１つの論理ページを読み出すための３つの異なる読み出し電圧のシーケンスを示すが、他の例では、異なる数の読み出し電圧を有する他のシーケンスが使用され得る。図６に示される読み出し動作などの読み出し動作は、潜在的な欠陥によって影響を受けることがあり、その結果、読み出し障害が発生するか、又はデータが望ましいものよりも高い誤り率で読み出される（例えば、復号するためにかなりのリソースを必要とする）。

図４Ａ～図４Ｆは、３Ｄ ＮＡＮＤメモリ構造の例を簡略化して示しているが、いくつかのメモリ構造は、メモリ動作に影響を及ぼし得る（例えば、図６に示すような読み出し動作及び／又は図５Ａ～図５Ｂに示すようなプログラム動作を含む動作に影響を及ぼし得る）方法において、示された例とは異なり得る。例えば、図４Ｅは、均一な直径を有するメモリホール４４４を示すが、場合によっては、メモリホールの直径は、ある程度の不均一性を含むことがあり、これは、異なるレベル（例えば、異なるワード線に沿った）の不揮発性メモリセルに異なる特性を持たせることがある。場合によっては、特定のワード線の不揮発性メモリセルは、他のワード線の不揮発性メモリセルよりも特定の障害モードを起こしやすいことがある。

図７は、３つのワード線ＷＬｘ－１～ＷＬｘ＋１にそれぞれ結合された３つのメモリセル９１０ａ～９１０ｃを含む（図４Ｅに先に示されたような）メモリホール４４４の一部を示す。図９は、メモリホール４４４の直径が均一ではないことを示す。例えば、メモリホールは、示された最下点（ＷＬｘ－１の底部）において第１の直径ｄ１を有する一方で、示された最高点（ＷＬｘ＋１の上部）において第２の直径ｄ２を有する。このような不均一な形状は、メモリホールを形成するために使用されるエッチングプロセスから生じ得る。不均一なメモリホール直径は、不均一なメモリセル特性をもたらす可能性がある。メモリホールの直径は、結果として生じ得る異なるメモリセル特性（例えば、異なるレベルでの異なる特性）に対処するために対策を講じることを可能にし得るパターン（例えば、底部から上部に増加する）に従って変化し得る。他の物理的寸法又は材料特性は、３Ｄメモリ構造内の層ごとに異なることがあり、これは、異なる層のメモリセル間の不均一性を引き起こすことがある。

いくつかのメモリ構造では、メモリホールは、深さに伴うメモリホールのテーパが連続的でないように複数の階層に形成される（例えば、メモリホールの直径は、階層間の接合部で不連続に各階層でテーパ状になり得る）。図８は、接合部１１２６（界面）で物理的に接続された２つの階層、すなわち、下部階層１１２２及び上部階層１１２４に形成されたメモリホール１１２０を含む３Ｄ ＮＡＮＤメモリ構造の一例を示す。各階層において、メモリホール１１２０は、図示された最高レベル（最高ワード線レベルＷＬｍ）において、メモリホール１１２０の直径ｄ２が、図示された最下レベル（最下ワード線ＷＬ０）における直径ｄ１よりも大きくなるように、テーパ状になっている。このテーパは、接合部１１２６に沿った階層界面が位置するＷＬｎとＷＬｎ＋１との間の不連続性を伴って不均一である。例えば、ＷＬｎにおけるメモリホール１１２０の直径はｄ２であり、ＷＬｎ＋１における直径はｄ１であり得る。場合によっては、メモリホールの底部付近のメモリセルは、プログラム及び／又は読み出しの障害を起こしやすいことがある。例えば、下部階層１１２２の底部付近のメモリセル（例えば、ＷＬ０を含む１つ以上のワード線のメモリセル）及び上部階層１１２４の底部付近のメモリセル（例えば、ＷＬｎ＋１を含む１つ以上のワード線）は、潜在的な欠陥又はその他に起因して、プログラム及び／又は読み出し障害のリスクが増加している可能性がある。

場合によっては、ある程度の位置ずれが階層間で発生することがある。例えば、各階層のメモリホール部分は、メモリホールの連続性を可能にするために、ある階層のメモリホールのパターンが前の階層のパターンと位置合わせされた状態で、別個のパターニング及びエッチングプロセスによって形成され得る。しかしながら、位置合わせは不完全であることがあり、これはメモリホール構造に影響を及ぼし、潜在的な欠陥を含む欠陥を引き起こすことがある。

図９は、メモリホール１１２０の一例を示し、メモリホール１１２０は、上部階層１１２４に形成された上部メモリホール部分１１２０ａと、下部階層１１２２に形成された下部メモリホール部分１１２０ｂとを含む。図９は、メモリ構造の特性に影響を及ぼし得る、上部メモリホール部分１１２０ａと下部メモリホール部分１１２０ｂとの位置ずれを示す。例えば、上部階層１１２４と下部階層１１２２との間の接合部１１２６の近くの１つ以上の層内のワード線は、そのような位置ずれ（例えば、ワード線間及び／又はメモリホールとワード線との間の短絡又は高い漏れ）によって影響を受け得る。このようなワード線は、プログラム及び／又は読み出しの障害を起こしやすい場合がある。例えば、階層間の界面の両側の１つ以上の接合部ワード線のメモリセル（例えば、ＷＬｎ及びＷＬｎ＋１を含むワード線のメモリセル）は、プログラム及び／又は読み出し障害のリスクが増加し得る。

場合によっては、欠陥は、試験中に検出され得、メモリダイ（又はその部分）は、不合格と指定され得、廃棄され得る（例えば、ユーザデータを記憶するために使用されない）。場合によっては、欠陥は、メモリセルが試験に合格し、ユーザデータを記憶するために使用され得るように、潜在的であり得る。その後、そのような欠陥が現れ、データが読み出し不能になったり、高い誤り率で読み出し可能になったりすることがある。高誤り率データの訂正が可能であり得る（例えば、誤り訂正符号（ＥＣＣ）、排他的論理和（ＸＯＲ）、及び／又は他の冗長性は、読み出し不能又は高誤り率で読み出し可能なデータの回復を可能にし得る）。しかしながら、そのような回復は、かなりの時間及び／又はリソースを必要とすることがあり、ユーザデータをより低い誤り率条件（例えば、読み出してホストに送信するためにかなりの時間及びリソースを必要としない条件）に維持することが好ましいことがある。

当該技術の態様は、読み出し障害、プログラム障害、高誤り率、及び／又は３Ｄ ＮＡＮＤメモリの特定のワード線に沿って（例えば、潜在的な欠陥に起因して）現れ得る他の問題に関連する技術的な問題を対象とする。当該技術の態様は、特定のワード線に関連する問題を軽減又は排除するためにプロアクティブな対策を選択的に適用することを含む、そのような問題に対する技術的解決策を提供する。

階層の境界にあるか、又はその近くにあるワード線のメモリセルは、潜在的な欠陥のリスクがあり得る。境界ワード線は、接合部１１２６に隣接するＷＬｎ及びＷＬｎ＋１などの階層間の接合部に近いワード線（「接合部ワード線」）を含み得る。例えば、ＷＬｎは階層１１２２の最上部ワード線であり得、ＷＬｎ＋１は階層１１２４の最下部ワード線であり得る。場合によっては、接合部の両側の２つ以上のワード線は、接合部ワード線と見なされ得る。境界ワード線はまた、図９のＷＬ０などの階層の縁部にある、接合部の近くにないワード線（「縁部ワード線」）を含み得る。接合部ワード線及び縁部ワード線のメモリセルは、プロアクティブな対策の対象となり得るメモリセルの例であり、一方、他のワード線（例えば、非接合部／縁部又は中間ワード線）のメモリセルは、プロアクティブな対策の対象とならない場合がある（例えば、プロアクティブな対策は、階層間の接合部又は階層の縁部などの階層境界に近接しているために高リスクであると識別された特定のワード線に選択的に適用される）。

図１０Ａは、２階層メモリ構造におけるＮＡＮＤストリング１０１０の一例を示す。ＮＡＮＤストリング１０１０は、ソース選択ゲートＳＧＳ、ＳＧＳＢ及びソース側ダミーワード線ＷＬＤＳを介して、底部の共通ソース（ＣｅｌＳｒｃ）に接続される。下部階層である階層１は、縁部ワード線１０１２及び接合部ワード線１０１４を含むワード線を含む。縁部ワード線１０１２は、階層１の最下部データワード線であり得る（例えば、ＷＬＤＳは、データを記憶しないダミーワード線であり得る）。接合部ワード線１０１４は、階層１の最上部データワード線であり得る（例えば、ＤＬ１は、データを記憶しないダミーワード線であり得る）。上部階層である階層２は、接合部ワード線１０１６（例えば、階層２の最下部データワード線）を含むワード線を含む。縁部ワード線１０１２並びに接合部ワード線１０１４及び１０１６のメモリセルにアクセスするとき、リスク（例えば、潜在的な欠陥が現れるリスク）を低減するために、プリエンプティブな対策が使用され得る。

図１０Ｂは、３階層メモリ構造におけるＮＡＮＤストリング１０２０の一例を示す。ＮＡＮＤストリング１０２０は、図１０Ａのように、縁部ワード線１０１２と、接合部ワード線１０１４及び１０１６とを含む。加えて、ＮＡＮＤストリング１０２０は、階層２（この例では中間階層）と階層３（上部階層）との間の界面の両側に接合部ワード線１０２２及び１０２４を含む。縁部ワード線１０１２並びに接合部ワード線１０１４、１０１６、１０２２及び１０２４のメモリセルにアクセスするとき、誤りのリスクを低減するために、プリエンプティブな対策が使用され得る。図１０Ａ～図１０Ｂの例は、それぞれ２つ及び３つの階層の例を示すが、当該技術の態様は、示された例に限定されず、任意の数の階層に拡張され得る。

高リスクワード線（例えば、接合部及び／又は縁部ワード線を含む境界ワード線）として識別される特定のワード線のメモリセルの障害のリスクを低減するために、プリエンプティブな対策が取られ得る。そのような対策は、（例えば、中間ワード線などの高リスクとして識別されない他のワード線に使用される方式と比較して）リスクを低減し得る、読み出し、書き込み、及び／又は消去のうちの１つ以上のための方式を含み得る。

場合によっては、プログラムパルスは、メモリセルを著しい応力にさらし得、潜在的な欠陥を顕在化させ得る。そのような応力を低減することは、潜在的な欠陥及び関連する結果（障害又は高い誤り率）の発現を低減又は遅延させ得る。図１１Ａ～図１２Ｄは、高リスクとして識別されたワード線のメモリセルをプログラミングするときに使用され得るリスク低減書き込み方式を含む方式の例を示す。図１１Ａは、（例えば、図５Ａに以前に示されたように）セル当たり１ビットのデータを記憶するために２つのデータ状態を使用するメモリセルをプログラミングするために単一のプログラミングパルス７１０を印加する一例を示す。この例では、検証は必要ではない場合があり、その結果、セルをプログラミングするには、１つのパルスステップ及び０個の検証ステップ（１Ｐ０Ｖ）で十分である。このような書き込み方式は、メモリアレイのＮＡＮＤストリングのＳＬＣメモリセルをプログラミングするために使用され得る。

図１１Ａの横軸は時間を表し、各トレースは、対応する電圧が印加される構成要素に従ってラベル付けされている（電圧は垂直方向に増加する）。時間ｔ０において、電圧は、０ボルトから様々なターゲット電圧までランプアップされる。例えば、ビット線（「ＢＬ」）電圧は、０ボルトからＶＤＤＳＡ（例えば、２Ｖ）までランプアップする。選択ゲートドレイン（「ＳＧＤ」）電圧は、０ボルトからＶＳＧＤ（例えば、２．５Ｖ）までランプアップして、ＳＧＤトランジスタをオン（導電性）にする。選択されていないワード線（「ＷＬ」）電圧は、０ボルトからパス電圧Ｖｐａｓｓ（例えば、９Ｖ）までランプアップし、対応するチャネルを導電性にする。選択されたＷＬ電圧は、プログラミングを引き起こすために、単一のパルス７１０に対して０ボルトからプログラム電圧ＶＰＧＭまでランプアップする。選択ゲートソース（「ＳＧＳ」）電圧は、ＳＧＳトランジスタをオフ（非導電性）に維持するために０ボルトに維持される。ソース電圧（「ＣＥＬＳＲＣ」）は、０ボルトからＶＤＤＳＡ（例えば、２．５ボルト）までランプアップする。

その後、時間ｔ１において、選択されたＷＬ電圧は、プログラムパルス７１０の終了時にＶＰＧＭからランプダウンし、他の電圧は、それらの以前のレベルに留まる。その後、時間ｔ２において、ＢＬ、ＳＧＤ、選択されていないＷＬ、及びＣＥＬＳＲＣ電圧を含む他の電圧がランプダウンする。

図１１Ａに示すパルス７１０は、高リスクメモリセルを含むメモリセルに大きな応力を引き起こすことがある。場合によっては、リスクは、高リスクメモリセルをプログラミングするときに図１１Ａのプログラム方式を回避し、代替プログラム方式を使用することによって低減され得る。

図１１Ｂは、高リスクワード線（例えば、縁部及び／又は接合部ワード線）のメモリセルをプログラミングするときに適用され得るリスク低減方式の一例を示す。例えば、高リスクワード線が選択されると、選択されたワード線は、図１１Ｂに示される電圧信号を受信し得る（他の構成要素は、図１１Ａに示されるものと同じ電圧を受信し得る）。対照的に、非高リスクワード線は、図１１Ａに示される選択されたワード線信号（パルス７１０）を受信し得る。

図１１Ｂは、選択されたワード線に沿ってメモリセルをプログラミングするために使用され得る、ｐ１～ｐｎと番号付けされたｎ個のプログラムパルスを示す。図示された例では、全てのパルスは、同じパルス高さ又はプログラム電圧Ｖｍａｘを有し、これは、図１１Ａの単一パルス電圧と同じであってもよく、又は異なっていてもよい（例えば、図１２Ｂに示されるようにＶＰＧＭよりも低い）。他の例では、パルスは、異なるパルス高さ（例えば、パルスごとに不均一）を有し得る。時間ｔ０で、第１のパルスｐ１が開始され、時間ｔ１’でパルスが終了する。パルス幅（ｔ０からｔ１’までの時間）は、図１１Ａのパルス幅（ｔ０からｔ１までの時間）よりも著しく小さくてもよい。その後、時間ｔ３で、第２のパルスｐ２が開始される。第２のパルスｐ２及び後続のパルスは、第１のパルスｐ１と同一であっても、又は異なっていてもよい。ｎ個のパルスのシーケンスは、時間ｔｎにおける最終パルスｐｎの終了まで継続する。数ｎは、１より大きい任意の数、例えば、２、３、４、５、又はそれ以上であってもよい。個々のパルスｐ１～ｐｎはそれぞれ、電圧パルス７１０よりも狭くてもよいが、全てのパルスｐ１～ｐｎの組み合わされた幅（ｔ０～ｔｎの時間）は、パルス７１０の場合よりも長く（ｔ０～ｔ１の時間よりも長い）てもよい。図１１Ｂの方式を選択的に（例えば、高リスクワード線にのみ）適用することによって、増加した時間は、許容可能なレベルに維持され得る。

図１２Ａ～図１２Ｂは、ＭＬＣメモリ（例えば、図５Ｂに示すように、２つより多いデータ状態を使用して、メモリセル当たり１ビットよりも多くを記憶する）において実施される当該技術の態様を示す。

図１２Ａは、例示的なプログラム動作において不揮発性メモリセルの制御ゲートに印加される（例えば、選択されたワード線に印加される）複数のパルスを含む電圧信号を示す。横軸は１～ｍの範囲のパルス数を示し、縦軸はプログラム電圧を示す。他のメモリ構造構成要素（例えば、ビット線、選択線、選択されていないワード線）に印加される電圧は、図１１Ａに示されるものと同様であり得る。プログラム動作時には、各プレーン内の選択ブロック内の選択されたワード線に対してプログラムループが実行される。プログラムループは、対応するプログラム電圧のプログラムパルスが選択されたワード線に印加されるプログラム部分と、それに続く、関連するメモリセルに対して１つ以上の検証試験が実行される間に、検証信号が選択されたワード線に印加される検証部分とを含む。消去状態以外の各状態には、プログラム動作時に状態の検証試験に使用される検証電圧が割り当てられている。

電圧信号１２００は、プログラミングのために選択されたワード線に印加される初期プログラムパルス１２０２を含む、異なるプログラム電圧での一連のプログラムパルスを含む。この例では、電圧信号は、パルスｍで印加される最終プログラム電圧Ｖｆｉｎまで振幅が段階的に増加する対応するプログラム電圧を有するプログラムパルスを含む。これは、増分ステップパルスプログラミングと称され得、プログラム電圧は、初期レベルで初期プログラムパルス１２０２から開始し、例えば、プログラム動作が完了するまで、各連続プログラムループにおいてステップで増加する。選択されたメモリセルの閾値電圧が、割り当てられたデータ状態の検証電圧に到達すると、正常な完了が生じる。

プログラム動作は、単一のプログラミングパス（例えば、図１１Ａのように）又は複数のプログラミングパス（例えば、図１２Ａのように）を含むことができ、各パスは、例えば、増分ステップパルスプログラミングを使用する。２つのデータ状態が使用されるＳＬＣメモリでは、検証は不要であり得る。

例示的な検証信号１２０４を含む、マルチパルス方式の各プログラムループにおける検証信号は、プログラムループに対して検証されている割り当てられたデータ状態に基づいて、１つ以上の検証電圧を含むことができる。検証試験は、プログラム動作が進むにつれて、より低い割り当てられたデータ状態、次いで、中間の割り当てられたデータ状態、次いで、より高い割り当てられたデータ状態を包含することができる。例示的な検証信号は、簡略化のために３つの検証電圧を示す。

プログラミングされるか又は読み出されるデータは、ページに配置され得る。例えば、４つのデータ状態、すなわちセル当たり２ビットでは、２つの論理ページのデータを１ページに一緒に記憶することができる。Ｅｒ、Ａ、Ｂ、及びＣ状態のビットの例示的な符号化は、上部ページ（ＵＰ）ビット／下部ページ（ＬＰ）ビットのフォーマットで、それぞれ１１、１０、００、及び０１である。下部ページ読み出しはＶｒＡ及びＶｒＣを使用し得、上部ページ読み出しはＶｒＢを使用し得る。８つのデータ状態、すなわちセル当たり３ビットで、３ページのデータを記憶することができる。Ｅｒ、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、及びＧ状態のビットの例示的な符号化は、それぞれ、１１１、１１０、１００、０００、０１０、０１１、００１、及び１０１である。

場合によっては、図１２Ａに示されるような方式は、メモリ構造の第１のセットのワード線（例えば、階層の境界付近にない中間ワード線）のメモリセルをプログラミングするために使用され得、一方、異なる方式は、同じメモリ構造の第２のセットのワード線（例えば、縁部ワード線及び／又は接合部ワード線を含み得る高リスクワード線）のメモリセルをプログラミングするために使用される。

図１２Ｂは、第２のセットのワード線（例えば、縁部及び／又は接合部ワード線などの高リスクとして識別されたワード線のセット）のワード線のメモリセルをプログラミングするために使用される一連の電圧パルスを含む電圧信号１２２０の一例を示す。パルス１～ｍ－１は、図１２Ａと同一であってもよい。しかしながら、図１２Ａとは対照的に、パルスｍ－１に続いて、パルスｍの電圧Ｖｆｉｎよりも低い電圧Ｖｍａｘ（より低いパルス高さ）を有する一連のパルス（ｍ～ｍ＋ｘと番号付けされる）が印加される。これは、メモリセルに対する応力をより少なくすることができる。パルスｍ～ｍ＋ｘはまた、パルス１～ｍ－１（及び図１２Ａのパルスｍ）よりも短い持続時間であってもよい。図１２Ｂは、Ｖｍａｘをパルスｍ－１の電圧に等しいものとして示しているが、他の例では、そうではない（例えば、Ｖｍａｘは、パルスｍ－１の電圧よりも大きくても小さくてもよい）。プログラミングのための合計時間は増加し得る（例えば、図１２Ｂのパルスｍ～ｍ＋ｘは、図１２Ａのパルスｍよりも長くかかり得る）。しかし、このプログラミング方式は選択的に適用されるので、全体的なプログラミング時間は大きな影響を受けないことがある。

図１２Ｂは、図１２Ａのパルスｍを、より小さいパルス高さ及びパルス幅の一連のｘ個のパルスで置き換えることに対応するが、他の例では、１つより多いパルスが、そのようなより小さいパルスで置き換えられ得る。例えば、図１２Ａの２つ以上のパルス（例えば、パルスｍ及びｍ－１、又はパルスｍ～ｍ－ｙ、ここでｙはｍ未満の任意の数であり得る）は、より小さいパルスによって置き換えられ得る。

当該技術の態様は、階層内のワード線のそれぞれの位置に従って、異なるワード線に異なるプログラム方式を適用すること（例えば、異なる数のプログラミングパルス、並びに／又は異なるパルス高さ及び／若しくはパルス幅のパルスを適用すること）を含み得る。例えば、第１の数のプログラムパルス（例えば、図１１Ａのように１つ、又は図１２Ａのようにｍ個）を印加して、第１のセットのワード線の不揮発性メモリセルをターゲットデータ状態にプログラミングし、第２の数のプログラムパルス（例えば、図１１Ｂのようにｎ個、又は図１２Ｂのようにｍ＋ｘ個など、第１の数よりも大きい数）を印加して、第２のセットのワード線の不揮発性メモリセルをプログラミングする。第２のセットのワード線は、それらのそれぞれの階層内のそれらの位置に従って選択され得る。例えば、第２のセットのワード線は、縁部ワード線（最下階層の底部にあるか、又はその近くにあるワード線）及び／又は接合部ワード線（例えば、それぞれの階層の上部又は底部にある、階層間の接合部にあるか、又はその近くにあるワード線）を含み得る。

図１１Ａ～図１２Ｂの例では、それぞれの階層内のワード線位置に応じて、２つの異なるプログラム方式が使用される（例えば、中間ワード線に対して第１のプログラム方式、並びに縁部及び接合部ワード線に対して第２のプログラム方式）。他の例では、２つより多いプログラム方式が使用され得る。例えば、接合部ワード線は、１つのプログラム方式を使用してプログラミングされ得、一方、縁部ワード線は、異なるプログラム方式を使用してプログラミングされ得る（例えば、非縁部／接合部又は中間ワード線に使用されるプログラム方式に加えて）。他の位置依存方式も適用され得る。

図１３は、複数のワード線（例えば、ＮＡＮＤフラッシュメモリ構造の２つ以上の階層内のワード線）のメモリセルをプログラミングする方法の一例を示す。方法は、現在のワード線が（例えば、階層間の接合部又は界面にあるか、又はその近くにある）接合部ワード線であるかどうかについての判定１３３０を行うことと、そうである場合、（例えば、より低い電圧及び／又は持続時間の増加した数のパルスを使用して）接合部ワード線プログラム方式１３３２の使用のために構成することとを含む。現在のワード線が接合部ワード線でない場合、現在のワード線が縁部ワード線（例えば、最下階層の底部又はその近く）であるかどうかについて判定１３３４が行われ、そうである場合、縁部ワード線プログラム方式１３３６の使用のために構成する。ワード線が接合部ワード線でも縁部ワード線でもない場合、方法は、非縁部／接合部ワード線（中間ワード線）プログラム方式（例えば、図１１Ａ又は図１２Ａの第１のプログラム方式）のために構成することを含む。ステップ１３３２、１３３４、及び１３３８の構成は、適切なパラメータを適切なレジスタ（例えば、セット特徴レジスタ）にロードすることを含み得る。この方法は、構成されたプログラム方式（例えば、接合部ワード線プログラム方式、縁部ワード線プログラム方式、又は非縁部／接合部ワード線方式）でプログラミングすること１３４０と、プログラミングパスが発生したかどうかを判定すること１３４２とを含む。プログラミングがプログラムパスをもたらさない場合、プログラム障害ルーチン１３４４が適用される。プログラミングがプログラムパスをもたらす場合、現在のワード線が最後のワード線（例えば、現在の書き込みコマンドで書き込まれる最後のワード線）であるかどうかについての判定１３４６が行われる。最後のワード線であれば、動作は終了する。現在のワード線が最後のワード線でない場合、次のワード線が現在のワード線１３４８となり、次のワード線（新しい現在のワード線）についてステップが繰り返される。これは、最後のワード線に到達するまで継続し得る。

図１４は、多階層ＮＡＮＤメモリ構造（例えば、メモリセルに結合された２つ以上の層のワード線を有する２つ以上の層を通って延びるＮＡＮＤストリングを含む構造）内の不揮発性メモリセルをプログラミングする方法の一例を示す。方法は、第１のプログラム方式に従って（例えば、非縁部／接合部ワード線をプログラミングするために図１１Ａ又は図１２Ａに示されるようなプログラム方式を使用して）、第１のセットのワード線のメモリセルをターゲットデータ状態にプログラミングするために、第１の数のプログラムパルスを第１のセットのワード線に印加すること１４６０を含む。方法は、２つ以上の階層１４６２内のそれらの位置に従って第２のセットのワード線を識別すること（例えば、縁部及び／又は接合部ワード線を識別すること）と、第２のプログラム方式１４６４に従って、第２のセットのワード線のメモリセルをターゲットデータ状態にプログラミングするために、第１の数よりも大きい第２の数のプログラムパルスを印加することと、を更に含む。例えば、図１１Ｂに示すように１つのパルスの代わりにｎ個のプログラムパルスを印加するか、又は図１２Ｂに示すようにｍ個のパルスの代わりにｍ＋ｘ個のパルスを印加する。第２のプログラム方式のプログラムパルスは、第１のプログラム方式のプログラムパルスに比べて低い電圧及び／又はパルス幅を有し得る。

図１３及び図１４によって示される方法は、任意の適切な回路を使用して実施され得る。例えば、上述のように構成された行制御回路２２０などの制御回路（例えば、システム制御ロジック２６０及び／又は他の回路と組み合わせて）は、それぞれの階層内のワード線位置に従って異なるプログラム方式を選択的に適用するために使用され得る。そのような制御回路（例えば、行制御回路２２０単独、並びに／又はシステム制御ロジック２６０及び／若しくは他の回路と組み合わせた行制御回路２２０）は、それぞれの階層内のワード線位置に従ってワード線のプログラム方式を選択し、第１のプログラム方式に従って、それぞれの階層の中間に位置する第１のセットのワード線の不揮発性メモリセルをターゲットデータ状態にプログラミングするために、第１の数のプログラムパルスを印加し、第２のプログラム方式に従って、それぞれの階層の縁部に位置する第２のセットのワード線の不揮発性メモリセルをターゲットデータ状態にプログラミングするために、第１の数よりも大きい第２の数のプログラムパルスを印加する、ための手段の一例であると考えられ得る。

当該技術の例によれば、装置は、ワード線に結合されたＮＡＮＤストリング内の複数の不揮発性メモリセルに接続するように構成された１つ以上の制御回路を含む。制御回路は、第１のプログラム方式に従って第１の数のプログラムパルスを第１のセットのワード線に印加し、第２のプログラム方式に従って第２の数のプログラムパルスを第２のセットのワード線に印加するように構成される。第２のセットのワード線は、１つ以上の縁部ワード線又は接合部ワード線を含み、第２の数のプログラムパルスは、第１の数のプログラムパルスよりも大きい。

１つ以上の実施形態では、第１の数は１であり、第２の数は２以上である。

１つ以上の実施形態では、第１の数は１よりも大きく、第２の数は第１の数よりも少なくとも２だけ大きい。

１つ以上の実施形態では、ＮＡＮＤストリングは、インターフェースに沿って接合される下部階層及び上部階層に形成され、第２のセットのワード線は、下部階層の底部の縁部ワード線と、下部階層の上部の第１の接合部ワード線と、上部階層の底部の第２の接合部ワード線とからなる。

１つ以上の実施形態では、第１のセットのワード線は、縁部ワード線、第１の接合部ワード線、及び第２の接合部ワード線を除く、ＮＡＮＤストリングに結合された全てのワード線からなる。

１つ以上の実施形態では、ＮＡＮＤストリングは、下部階層、中間階層、及び上部階層に形成され、下部階層は、第１のインターフェースに沿って中間階層に接合され、上部階層は、第２のインターフェースに沿って中間階層に接合され、第２のセットのワード線は、下部階層の底部の縁部ワード線、下部階層の上部の第１の接合部ワード線、中間階層の底部の第２の接合部ワード線、中間階層の上部の第３の接合部ワード線、及び上部階層の底部の第４の接合部ワード線からなる。

１つ以上の実施形態では、第１のセットのワード線は、縁部ワード線と、第１の接合部ワード線、第２の接合部ワード線、第３の接合部ワード線、及び第４の接合部ワード線とを除く、ＮＡＮＤストリングに結合された全てのワード線からなる。

１つ以上の実施形態では、第１のプログラム方式のプログラムパルスは第１の電圧を有し、第２のプログラム方式のプログラムパルスは第２の電圧を有し、第２の電圧は第１の電圧より小さい。

１つ以上の実施形態では、第１のプログラム方式は、第１の期間にわたって第１の数のプログラムパルスを印加することを含み、第２のプログラム方式は、第１の期間よりも長い第２の期間にわたって第２の数のプログラムパルスを印加することを含む。

２つ以上の階層を通って延びるＮＡＮＤストリングを含むメモリ構造内の複数の不揮発性メモリセルをプログラミングする例示的な方法であって、２つ以上の階層のワード線は、複数の不揮発性メモリセルに結合され、方法は、第１のプログラム方式に従って、第１のセットのワード線のメモリセルをターゲットデータ状態にプログラミングするために、第１のセットのワード線に第１の数のプログラムパルスを印加することと、２つ以上の階層内のそれらの位置に従って第２のセットのワード線を識別することと、第２のプログラム方式に従って、第２のセットのワード線のメモリセルをターゲットデータ状態にプログラミングするために、第１の数よりも大きい第２の数のプログラムパルスを印加することと、を含む。

１つ以上の実施形態では、第１の数のプログラムパルスを印加することは、単一のパルスを印加することからなり、第２の数のプログラムパルスを印加することは、２つ以上のパルスを印加することからなる。

１つ以上の実施形態では、第１の数のパルスを印加することは、２つ以上のパルスを印加することからなり、第２の数のパルスを印加することは、第１の数のパルスよりも多いパルスを印加することからなる。

１つ以上の実施形態では、第２のセットのワード線を識別することは、２つ以上の階層のうちの最下階層の底部にある少なくとも１つの縁部ワード線を識別することを含む。

１つ以上の実施形態では、第２のセットのワード線を識別することは、２つ以上の階層のうちの最下階層の上部にある少なくとも１つの接合部ワード線を識別することを更に含む。

１つ以上の実施形態では、第２のセットのワード線を識別することは、２つ以上の階層のうちの最下階層の上の階層の底部における少なくとも１つの接合部ワード線を識別することを更に含む。

１つ以上の実施形態では、第１のプログラム方式のプログラムパルスは第１の電圧を有し、第２のプログラム方式のプログラムパルスは第２の電圧を有し、第２の電圧は第１の電圧より小さい。

１つ以上の実施形態では、第１のプログラム方式のプログラムパルスは第１のパルス幅を有し、第２のプログラム方式のプログラムパルスは第２のパルス幅を有し、第２のパルス幅は第１のパルス幅より小さい。

例示的なストレージシステムは、２つ以上の階層を通って延び、各階層のワード線に接続するＮＡＮＤストリングに配置された複数の不揮発性メモリセルと、２つ以上の階層のそれぞれの階層内のワード線位置に従ってワード線のプログラム方式を選択し、第１のプログラム方式に従って、それぞれの階層の中間に位置する第１のセットのワード線の不揮発性メモリセルをターゲットデータ状態にプログラミングするために、第１の数のプログラムパルスを印加し、第２のプログラム方式に従って、それぞれの階層の境界に、又はその近くに位置する第２のセットのワード線の不揮発性メモリセルをターゲットデータ状態にプログラミングするために、第１の数よりも大きい第２の数のプログラムパルスを印加する、ための手段と、を含む。

１つ以上の実施形態では、複数の不揮発性メモリセルは、メモリダイに配置され、選択する手段は、メモリダイに結合された制御ダイに配置される。

１つ以上の実施形態では、２つ以上の階層は、接合部に沿って物理的に接続された少なくとも第１の階層及び第２の階層を含み、第２のセットのワード線は、少なくとも、接合部に最も近い第１の階層内のワード線と、接合部に最も近い第２の階層内のワード線とを含む。

本明細書の目的のために、本明細書における「実施形態」、「一実施形態」、「いくつかの実施形態」、又は「別の実施形態」への言及は、異なる実施形態又は同じ実施形態を説明するために使用され得る。

本明細書の目的のために、接続は、直接接続又は（例えば、１つ以上の他の部分を介する）間接接続であってもよい。場合によっては、ある要素が別の要素に接続又は結合されていると呼ばれるとき、その要素は、他の要素に直接接続されてもよく、又は１つ以上の介在要素を介して他の要素に間接的に接続されてもよい。ある要素が別の要素に直接接続されていると呼ばれる場合、その要素と他の要素との間に介在要素は存在しない。２つのデバイスは、それらの間で電子信号を通信することができるように、直接的又は間接的に接続されている場合、「通信している」。

本明細書の目的のために、「に基づいて」という用語は、「に少なくとも部分的に基づいて」と読まれ得る。

本明細書の目的のために、追加の文脈なしに、「第１の」オブジェクト、「第２の」オブジェクト、及び「第３の」オブジェクトなどの数値用語の使用は、オブジェクトの順序付けを暗示しない場合があるが、代わりに、異なるオブジェクトを識別するための識別目的のために使用され得る。

本明細書の目的のために、オブジェクトの「セット」という用語は、オブジェクトのうちの１つ以上の「セット」を指すことがある。

前述の詳細な説明は、例示及び説明の目的で提示されている。網羅的であることも、開示された厳密な形態に限定することも意図されていない。上記の教示に照らして、多くの修正及び変形が可能である。説明された実施形態は、提案された技術の原理及びその実際の適用を最もよく説明するために選択されたものであり、それによって、他の当業者が、様々な実施形態において、及び企図される特定の使用に適した様々な修正と共に、それを最もよく利用することを可能にする。範囲は、本明細書に添付される特許請求の範囲によって定義されることが意図される。

Claims (20)

1. 装置であって、
   ワード線に結合されたＮＡＮＤストリング内の複数の不揮発性メモリセルに接続するように構成された１つ以上の制御回路を備え、前記１つ以上の制御回路は、
   第１のプログラム方式に従って、第１の数のプログラムパルスを印加して、第１のセットのワード線の不揮発性メモリセルをターゲットデータ状態にプログラミングし、第２のプログラム方式に従って、第２の数のプログラムパルスを印加して、第２のセットのワード線の不揮発性メモリセルをターゲットデータ状態にプログラミングし、前記第２のセットのワード線は、１つ以上の縁部ワード線又は接合部ワード線を含み、第２の数のプログラムパルスは、第１の数のプログラムパルスよりも大きいように構成されている、装置。
2. 前記第１の数は１であり、前記第２の数は２以上である、請求項１に記載の装置。
3. 前記第１の数は１よりも大きく、前記第２の数は前記第１の数よりも少なくとも２だけ大きい、請求項１に記載の装置。
4. 前記ＮＡＮＤストリングは、インターフェースに沿って接合される下部階層及び上部階層に形成され、前記第２のセットのワード線は、前記下部階層の底部の縁部ワード線と、前記下部階層の上部の第１の接合部ワード線と、前記上部階層の底部の第２の接合部ワード線とからなる、請求項１に記載の装置。
5. 前記第１のセットのワード線は、前記縁部ワード線、前記第１の接合部ワード線、及び前記第２の接合部ワード線を除く、前記ＮＡＮＤストリングに結合された全てのワード線からなる、請求項４に記載の装置。
6. 前記ＮＡＮＤストリングは、下部階層、中間階層、及び上部階層に形成され、前記下部階層は、第１のインターフェースに沿って前記中間階層に接合され、前記上部階層は、第２のインターフェースに沿って前記中間階層に接合され、前記第２のセットのワード線は、前記下部階層の底部の縁部ワード線、前記下部階層の上部の第１の接合部ワード線、前記中間階層の底部の第２の接合部ワード線、前記中間階層の上部の第３の接合部ワード線、及び前記上部階層の底部の第４の接合部ワード線からなる、請求項１に記載の装置。
7. 前記第１のセットのワード線は、前記縁部ワード線と、前記第１の接合部ワード線、前記第２の接合部ワード線、前記第３の接合部ワード線、及び前記第４の接合部ワード線とを除く、前記ＮＡＮＤストリングに結合された全てのワード線からなる、請求項６に記載の装置。
8. 前記第１のプログラム方式の前記プログラムパルスは第１の電圧を有し、前記第２のプログラム方式の前記プログラムパルスは第２の電圧を有し、前記第２の電圧は前記第１の電圧より小さい、請求項１に記載の装置。
9. 前記第１のプログラム方式は、第１の期間にわたって前記第１の数のプログラムパルスを印加することを含み、前記第２のプログラム方式は、前記第１の期間よりも長い第２の期間にわたって前記第２の数のプログラムパルスを印加することを含む、請求項１に記載の装置。
10. ２つ以上の階層を通って延びるＮＡＮＤストリングを含むメモリ構造内の複数の不揮発性メモリセルをプログラミングする方法であって、前記２つ以上の階層のワード線は、前記複数の不揮発性メモリセルに結合され、前記方法は、
    第１のプログラム方式に従って、第１のセットのワード線のメモリセルをターゲットデータ状態にプログラミングするために、前記第１のセットのワード線に第１の数のプログラムパルスを印加することと、
    前記２つ以上の階層内のそれらの位置に従って第２のセットのワード線を識別することと、
    第２のプログラム方式に従って、前記第２のセットのワード線のメモリセルを前記ターゲットデータ状態にプログラミングするために、前記第１の数よりも大きい第２の数のプログラムパルスを印加することと、を含む、方法。
11. 前記第１の数のプログラムパルスを印加することは、単一のパルスを印加することからなり、前記第２の数のプログラムパルスを印加することは、２つ以上のパルスを印加することからなる、請求項１０に記載の方法。
12. 前記第１の数のパルスを印加することは、２つ以上のパルスを印加することからなり、前記第２の数のパルスを印加することは、前記第１の数のパルスよりも多いパルスを印加することからなる、請求項１０に記載の方法。
13. 前記第２のセットのワード線を識別することは、前記２つ以上の階層のうちの最下階層の底部にある少なくとも１つの縁部ワード線を識別することを含む、請求項１０に記載の方法。
14. 前記第２のセットのワード線を識別することは、前記２つ以上の階層のうちの前記最下階層の上部にある少なくとも１つの接合部ワード線を識別することを更に含む、請求項１３に記載の方法。
15. 前記第２のセットのワード線を識別することは、前記２つ以上の階層のうちの前記最下階層の上の階層の底部における少なくとも１つの接合部ワード線を識別することを更に含む、請求項１４に記載の方法。
16. 前記第１のプログラム方式の前記プログラムパルスは第１の電圧を有し、前記第２のプログラム方式の前記プログラムパルスは第２の電圧を有し、前記第２の電圧は前記第１の電圧より小さい、請求項１０に記載の方法。
17. 前記第１のプログラム方式の前記プログラムパルスは第１のパルス幅を有し、前記第２のプログラム方式の前記プログラムパルスは第２のパルス幅を有し、前記第２のパルス幅は前記第１のパルス幅より小さい、請求項１６に記載の方法。
18. ストレージシステムであって、
    ２つ以上の階層を通って延び、各階層のワード線に接続するＮＡＮＤストリングに配置された複数の不揮発性メモリセルと、
    前記２つ以上の階層のそれぞれの階層内のワード線位置に従ってワード線のプログラム方式を選択し、第１のプログラム方式に従って、それぞれの階層の中間に位置する第１のセットのワード線の不揮発性メモリセルをターゲットデータ状態にプログラミングするために、第１の数のプログラムパルスを印加し、第２のプログラム方式に従って、それぞれの階層の境界に、又はその近くに位置する第２のセットのワード線の不揮発性メモリセルをターゲットデータ状態にプログラミングするために、前記第１の数よりも大きい第２の数のプログラムパルスを印加するための手段と、を含む、ストレージシステム。
19. 前記複数の不揮発性メモリセルは、メモリダイに配置され、前記選択する手段は、前記メモリダイに結合された制御ダイに配置される、請求項１８に記載のストレージシステム。
20. 前記２つ以上の階層は、接合部に沿って物理的に接続された少なくとも第１の階層及び第２の階層を含み、前記第２のセットのワード線は、少なくとも、前記接合部に最も近い前記第１の階層内のワード線と、前記接合部に最も近い前記第２の階層内のワード線とを含む、請求項１８に記載のストレージシステム。