JP7841158B2 - 半導体装置の作製方法 - Google Patents

半導体装置の作製方法

Info

Publication number
JP7841158B2
JP7841158B2 JP2025081759A JP2025081759A JP7841158B2 JP 7841158 B2 JP7841158 B2 JP 7841158B2 JP 2025081759 A JP2025081759 A JP 2025081759A JP 2025081759 A JP2025081759 A JP 2025081759A JP 7841158 B2 JP7841158 B2 JP 7841158B2
Authority
JP
Japan
Prior art keywords
oxide
insulator
film
conductor
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2025081759A
Other languages
English (en)
Other versions
JP2025122047A (ja
Inventor
舜平 山崎
直樹 奥野
哲弥 掛端
大樹 駒形
勇司 恵木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2025122047A publication Critical patent/JP2025122047A/ja
Application granted granted Critical
Publication of JP7841158B2 publication Critical patent/JP7841158B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6733—Multi-gate TFTs
    • H10D30/6734—Multi-gate TFTs having gate electrodes arranged on both top and bottom sides of the channel, e.g. dual-gate TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0128—Manufacturing their channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3434—Deposited materials, e.g. layers characterised by the chemical composition being oxide semiconductor materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/63—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the formation processes
    • H10P14/6326—Deposition processes
    • H10P14/6328—Deposition from the gas or vapour phase
    • H10P14/6334—Deposition from the gas or vapour phase using decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H10P14/6336—Deposition from the gas or vapour phase using decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/63—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the formation processes
    • H10P14/6326—Deposition processes
    • H10P14/6328—Deposition from the gas or vapour phase
    • H10P14/6334—Deposition from the gas or vapour phase using decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H10P14/6339—Deposition from the gas or vapour phase using decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE or pulsed CVD
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/22—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using physical deposition, e.g. vacuum deposition or sputtering

Landscapes

  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Formation Of Insulating Films (AREA)
  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Plasma & Fusion (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明の一態様は、半導体装置、ならびに半導体装置の作製方法に関する。または、本
発明の一態様は、半導体ウエハ、モジュール、および電子機器に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能し得る装
置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装
置は、半導体装置の一態様である。表示装置（液晶表示装置、発光表示装置など）、投影
装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置、および電
子機器などは、半導体装置を有すると言える場合がある。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明
の一態様は、物、方法、または、製造方法に関するものである。または、本発明の一態様
は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マ
ター）に関するものである。
近年、半導体装置の開発が進められ、ＬＳＩやＣＰＵやメモリが主に用いられている。
ＣＰＵは、半導体ウエハから切り離された半導体集積回路（少なくともトランジスタ及び
メモリ）を有し、接続端子である電極が形成された半導体素子の集合体である。
ＬＳＩやＣＰＵやメモリなどの半導体回路（ＩＣチップ）は、回路基板、例えばプリン
ト配線板に実装され、様々な電子機器の部品の一つとして用いられる。
また、絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成す
る技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示
装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可
能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として
酸化物半導体が注目されている。
また、酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が
小さいことが知られている。例えば、酸化物半導体を用いたトランジスタのリーク電流が
低いという特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献１参照。
）。また、例えば、酸化物半導体を用いたトランジスタのリーク電流が低いという特性を
応用して、長期にわたり記憶内容を保持することができる記憶装置などが、開示されてい
る（特許文献２参照。）。
また、近年では電子機器の小型化、軽量化に伴い、集積回路のさらなる高密度化への要
求が高まっている。また、集積回路を含む半導体装置の生産性の向上が求められている。
特開２０１２－２５７１８７号公報 特開２０１１－１５１３８３号公報
本発明の一態様は、良好な電気特性を有する半導体装置を提供することを課題の一つと
する。または、本発明の一態様は、ノーマリーオフの電気特性を有する半導体装置を提供
することを課題の一つとする。または、本発明の一態様は、信頼性が良好な半導体装置を
提供することを課題の一つとする。または、本発明の一態様は、オン電流が大きい半導体
装置を提供することを課題の一つとする。または、本発明の一態様は、高い周波数特性を
有する半導体装置を提供することを課題の一つとする。または、本発明の一態様は、微細
化または高集積化が可能な半導体装置を提供することを課題の一つとする。または、本発
明の一態様は、生産性の高い半導体装置を提供することを課題の一つとする。
本発明の一態様は、長期間においてデータの保持が可能な半導体装置を提供することを
課題の一つとする。本発明の一態様は、情報の書き込み速度が速い半導体装置を提供する
ことを課題の一つとする。本発明の一態様は、設計自由度が高い半導体装置を提供するこ
とを課題の一つとする。本発明の一態様は、消費電力を抑えることができる半導体装置を
提供することを課題の一つとする。本発明の一態様は、新規な半導体装置を提供すること
を課題の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の
一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課
題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、
図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、第１の導電体と、第１および第２の絶縁体と、第１および第２の酸
化物と、を有する半導体装置の作製方法において、基板上に第１の酸化物を形成し、第１
の酸化物上に、第１の絶縁体を成膜し、第１の絶縁体に、第１の酸化物に達する開口を形
成し、開口において、第１の酸化物および第１の絶縁体に接するように、第１の酸化膜を
成膜し、第１の酸化膜上に、ＰＥＡＬＤ法を用いて第１の絶縁膜を成膜し、第１の絶縁膜
上に、第１の導電膜を成膜し、第１の酸化膜の一部、第１の絶縁膜の一部、および第１の
導電膜の一部を、第１の絶縁体の上面が露出するまで除去して、第２の酸化物、第２の絶
縁体、および第１の導電体を形成し、第１の絶縁膜の成膜は、基板を３００℃以上に加熱
しながら行い、シリコンを含む第１のガスをチャンバーに導入する工程と、酸素ラジカル
を含み、水素原子を含まない第２のガスをチャンバーに導入する工程と、を有する、半導
体装置の作製方法である。
また、第２のガスを導入する工程において、第１の酸化物、第１の酸化膜、および第１
の絶縁体に、マイクロ波を照射する、ことが好ましい。
また、本発明の他の一態様は、第１の導電体と、第１および第２の絶縁体と、第１およ
び第２の酸化物と、を有する半導体装置の作製方法において、基板上に第１の酸化物を形
成し、第１の酸化物上に、第１の絶縁体を成膜し、第１の絶縁体に、第１の酸化物に達す
る開口を形成し、開口において、第１の酸化物および第１の絶縁体に接するように、第１
の酸化膜を成膜し、第１の酸化膜上に、サーマル（Ｔｈｅｒｍａｌ）ＡＬＤ法を用いて第
１の絶縁膜を成膜し、第１の絶縁膜上に、第１の導電膜を成膜し、第１の酸化膜の一部、
第１の絶縁膜の一部、および第１の導電膜の一部を、第１の絶縁体の上面が露出するまで
除去して、第２の酸化物、第２の絶縁体、および第１の導電体を形成し、第１の絶縁膜の
成膜は、基板を３５０℃以上に加熱しながら行い、シリコンを含む第１のガスをチャンバ
ーに導入する工程と、オゾンおよび酸素の少なくとも一方を含み、水素原子を含まない第
２のガスをチャンバーに導入する工程と、を有する、半導体装置の作製方法である。
また、上記において、第１の絶縁膜を成膜する前に、第１の酸化物、第１の酸化膜、お
よび第１の絶縁体に、マイクロ波を照射する、ことが好ましい。また、上記において、第
１の絶縁膜を成膜する前に、第１の酸化物、第１の酸化膜、および第１の絶縁体に、酸素
を含む雰囲気でプラズマ処理を行う、ことが好ましい。
また、上記において、第２の酸化物、第２の絶縁体、および第１の導電体の形成後、さ
らに、第１の絶縁体、第２の酸化物、第２の絶縁体、および第１の導電体の上に、第３の
絶縁体を成膜し、第３の絶縁体上に、ＰＥＡＬＤ法を用いて窒化シリコン膜を成膜する、
ことが好ましい。また、上記において、窒化シリコン膜を成膜する前に、第１の酸化物、
第２の酸化物、および第１の絶縁体に、マイクロ波を照射する、ことが好ましい。
本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。
または、本発明の一態様により、ノーマリーオフの電気特性を有する半導体装置を提供す
ることができる。または、本発明の一態様により、信頼性が良好な半導体装置を提供する
ことができる。または、本発明の一態様により、オン電流が大きい半導体装置を提供する
ことができる。または、本発明の一態様により、高い周波数特性を有する半導体装置を提
供することができる。または、本発明の一態様により、微細化または高集積化が可能な半
導体装置を提供することができる。または、本発明の一態様により、生産性の高い半導体
装置を提供することができる。
または、長期間においてデータの保持が可能な半導体装置を提供することができる。ま
たは、データの書き込み速度が速い半導体装置を提供することができる。または、設計自
由度が高い半導体装置を提供することができる。または、消費電力を抑えることができる
半導体装置を提供することができる。または、新規な半導体装置を提供することができる
。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の
一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書
、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項
などの記載から、これら以外の効果を抽出することが可能である。
図１Ａは本発明の一態様に係る半導体装置の上面図である。図１Ｂおよび図１Ｃは本発明の一態様に係る半導体装置の断面図である。 図２は本発明の一態様に係る半導体装置の作製方法に係るモデルを示す断面図である。 図３は本発明の一態様に係る半導体装置の作製方法に係るモデルを示す断面図である。 図４Ａおよび図４Ｂは本発明の一態様に係る半導体装置の断面図である。 図５Ａは本発明の一態様に係る半導体装置の作製方法を示す上面図である。図５Ｂおよび図５Ｃは本発明の一態様に係る半導体装置の作製方法を示す断面図である。 図６Ａは本発明の一態様に係る半導体装置の作製方法を示す上面図である。図６Ｂおよび図６Ｃは本発明の一態様に係る半導体装置の作製方法を示す断面図である。 図７Ａは本発明の一態様に係る半導体装置の作製方法を示す上面図である。図７Ｂおよび図７Ｃは本発明の一態様に係る半導体装置の作製方法を示す断面図である。 図８Ａは本発明の一態様に係る半導体装置の作製方法を示す上面図である。図８Ｂおよび図８Ｃは本発明の一態様に係る半導体装置の作製方法を示す断面図である。 図９Ａは本発明の一態様に係る半導体装置の作製方法を示す上面図である。図９Ｂおよび図９Ｃは本発明の一態様に係る半導体装置の作製方法を示す断面図である。 図１０Ａは本発明の一態様に係る半導体装置の作製方法を示す上面図である。図１０Ｂおよび図１０Ｃは本発明の一態様に係る半導体装置の作製方法を示す断面図である。 図１１Ａは本発明の一態様に係る半導体装置の作製方法を示す上面図である。図１１Ｂおよび図１１Ｃは本発明の一態様に係る半導体装置の作製方法を示す断面図である。 図１２Ａは本発明の一態様に係る半導体装置の作製方法を示す上面図である。図１２Ｂおよび図１２Ｃは本発明の一態様に係る半導体装置の作製方法を示す断面図である。 図１３Ａは本発明の一態様に係る半導体装置の作製方法を示す上面図である。図１３Ｂおよび図１３Ｃは本発明の一態様に係る半導体装置の作製方法を示す断面図である。 図１４Ａは本発明の一態様に係る半導体装置の作製方法を示す上面図である。図１４Ｂおよび図１４Ｃは本発明の一態様に係る半導体装置の作製方法を示す断面図である。 図１５Ａは本発明の一態様に係る成膜装置を説明する上面図である。図１５Ｂは本発明の一態様に係る成膜装置を説明する断面図である。 図１６Ａ乃至図１６Ｃは本発明の一態様に係る成膜装置を説明する断面図である。 図１７Ａ、図１７Ｂは本発明の一態様に係る成膜方法を説明する図である。 図１８は本発明の一態様に係る記憶装置の構成を示す断面図である。 図１９は本発明の一態様に係る記憶装置の構成を示す断面図である。 図２０Ａは本発明の一態様に係る記憶装置の構成例を示すブロック図である。図２０Ｂは本発明の一態様に係る記憶装置の構成例を示す模式図である。 図２１Ａ乃至図２１Ｈは本発明の一態様に係る記憶装置の構成例を示す回路図である。 図２２Ａおよび図２２Ｂは本発明の一態様に係る半導体装置の模式図である。 図２３Ａおよび図２３Ｅは本発明の一態様に係る記憶装置の模式図である。 図２４Ａ乃至図２４Ｆは本発明の一態様に係る電子機器を示す図である。 図２５Ａおよび図２５Ｂは実施例の酸化物のキャリア濃度を示すグラフである。 図２６Ａおよび図２６Ｂは実施例の酸化物の水素濃度を示すグラフである。
以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの
異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその
形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがっ
て、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されてい
る場合がある。よって、必ずしもそのスケールに限定されない。なお、図面は、理想的な
例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、
実際の製造工程において、エッチングなどの処理により層やレジストマスクなどが意図せ
ずに目減りすることがあるが、理解を容易とするために図に反映しないことがある。また
、図面において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間
で共通して用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場
合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
また、特に上面図（「平面図」ともいう）や斜視図などにおいて、発明の理解を容易と
するため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載
を省略する場合がある。
また、本明細書等において、第１、第２等として付される序数詞は便宜上用いるもので
あり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２
の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書等に
記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しな
い場合がある。
また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の
位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置
関係は、各構成を描写する方向に応じて適宜変化するものである。したがって、明細書で
説明した語句に限定されず、状況に応じて適切に言い換えることができる。
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている
場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている
場合と、ＸとＹとが直接的に接続されている場合とが、本明細書等に開示されているもの
とする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定
されず、図または文章に示された接続関係以外のものも、図または文章に開示されている
ものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、
層、など）であるとする。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路
動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明
細書等においては、ソースやドレインの用語は、入れ替えて用いることができる場合があ
る。
なお、本明細書等において、トランジスタの構造によっては、実際にチャネルの形成さ
れる領域（チャネル形成領域）におけるチャネル幅（以下、「実効的なチャネル幅」とも
いう）と、トランジスタの上面図において示されるチャネル幅（以下、「見かけ上のチャ
ネル幅」ともいう）と、が異なる場合がある。例えば、ゲートが半導体の側面を覆う場合
、実効的なチャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視でき
なくなる場合がある。例えば、微細かつゲートが半導体の側面を覆うトランジスタでは、
半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は
、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。
このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある
。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知とい
う仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的な
チャネル幅を正確に測定することは困難である。
本明細書では、単にチャネル幅と記載した場合には、見かけ上のチャネル幅を指す場合
がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル
幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上の
チャネル幅などは、断面ＴＥＭ像などを解析することなどによって、値を決定することが
できる。
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃
度が０．１原子％未満の元素は不純物と言える。不純物が含まれることにより、例えば、
半導体のＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅｓ）が高くなることや、結晶性が低
下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を
変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族
元素、第１５族元素、および酸化物半導体の主成分以外の遷移金属などがあり、例えば、
水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物
半導体の場合、水も不純物として機能する場合がある。また、酸化物半導体の場合、例え
ば不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである
場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素
、第２族元素、第１３族元素、第１５族元素などがある。
なお、本明細書等において、酸化窒化シリコンとは、その組成として、窒素よりも酸素
の含有量が多いものである。また、窒化酸化シリコンとは、その組成として、酸素よりも
窒素の含有量が多いものである。
また、本明細書等において、「絶縁体」という用語を、絶縁膜または絶縁層と言い換え
ることができる。また、「導電体」という用語を、導電膜または導電層と言い換えること
ができる。また、「半導体」という用語を、半導体膜または半導体層と言い換えることが
できる。
また、本明細書等において、「平行」とは、二つの直線が－１０度以上１０度以下の角
度で配置されている状態をいう。したがって、－５度以上５度以下の場合も含まれる。ま
た、「略平行」とは、二つの直線が－３０度以上３０度以下の角度で配置されている状態
をいう。また、「垂直」とは、二つの直線が８０度以上１００度以下の角度で配置されて
いる状態をいう。したがって、８５度以上９５度以下の場合も含まれる。また、「略垂直
」とは、二つの直線が６０度以上１２０度以下の角度で配置されている状態をいう。
なお、本明細書において、バリア膜とは、水、水素などの不純物および酸素の透過を抑
制する機能を有する膜のことであり、当該バリア膜に導電性を有する場合は、導電性バリ
ア膜と呼ぶことがある。
本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い意味での金属
の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む
）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）
などに分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当該金
属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳ ＦＥＴあるいはＯＳトラ
ンジスタと記載する場合においては、酸化物または酸化物半導体を有するトランジスタと
換言することができる。
また、本明細書等において、ノーマリーオフとは、ゲートに電位を印加しない、または
ゲートに接地電位を与えたときに、トランジスタに流れるチャネル幅１μｍあたりの電流
が、室温において１×１０－２０Ａ以下、８５℃において１×１０－１８Ａ以下、または
１２５℃において１×１０－１６Ａ以下であることをいう。
（実施の形態１）
以下では、本発明の一態様に係るトランジスタ２００を有する半導体装置の一例、およ
びその作製方法について説明する。
＜半導体装置の構成例＞
図１Ａ、図１Ｂ、および図１Ｃは、本発明の一態様に係るトランジスタ２００、および
トランジスタ２００周辺の上面図および断面図である。
図１Ａは、トランジスタ２００を有する半導体装置の上面図である。また、図１Ｂ、お
よび図１Ｃは、当該半導体装置の断面図である。ここで、図１Ｂは、図１ＡにＡ１－Ａ２
の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル長方向の断面図で
もある。また、図１Ｃは、図１ＡにＡ３－Ａ４の一点鎖線で示す部位の断面図であり、ト
ランジスタ２００のチャネル幅方向の断面図でもある。なお、図１Ａの上面図では、図の
明瞭化のために一部の要素を省いている。
本発明の一態様の半導体装置は、基板（図示せず）上の絶縁体２１２と、絶縁体２１２
上の絶縁体２１４と、絶縁体２１４上のトランジスタ２００と、トランジスタ２００上の
絶縁体２８０と、絶縁体２８０上の絶縁体２８２と、絶縁体２８２上の絶縁体２８３と、
絶縁体２８３上の絶縁体２７４と、絶縁体２７４上の絶縁体２８１と、を有する。絶縁体
２１２、絶縁体２１４、絶縁体２８０、絶縁体２８２、絶縁体２８３、絶縁体２７４、お
よび絶縁体２８１は層間膜として機能する。また、トランジスタ２００と電気的に接続し
、プラグとして機能する導電体２４０（導電体２４０ａ、および導電体２４０ｂ）とを有
する。なお、プラグとして機能する導電体２４０の側面に接して絶縁体２４１（絶縁体２
４１ａ、および絶縁体２４１ｂ）が設けられる。また、絶縁体２８１上、および導電体２
４０上には、導電体２４０と電気的に接続し、配線として機能する導電体２４６（導電体
２４６ａ、および導電体２４６ｂ）が設けられる。
また、絶縁体２７２、絶縁体２７３、絶縁体２８０、絶縁体２８２、絶縁体２８３、絶
縁体２７４、および絶縁体２８１の開口の内壁に接して絶縁体２４１ａが設けられ、その
側面に接して導電体２４０ａの第１の導電体が設けられ、さらに内側に導電体２４０ａの
第２の導電体が設けられている。また、絶縁体２７２、絶縁体２７３、絶縁体２８０、絶
縁体２８２、絶縁体２８３、絶縁体２７４、および絶縁体２８１の開口の内壁に接して絶
縁体２４１ｂが設けられ、その側面に接して導電体２４０ｂの第１の導電体が設けられ、
さらに内側に導電体２４０ｂの第２の導電体が設けられている。ここで、導電体２４０の
上面の高さと、絶縁体２８１の上面の高さは同程度にできる。なお、トランジスタ２００
では、導電体２４０の第１の導電体および導電体２４０の第２の導電体を積層する構成に
ついて示しているが、本発明はこれに限られるものではない。例えば、導電体２４０を単
層、または３層以上の積層構造として設ける構成にしてもよい。構造体が積層構造を有す
る場合、形成順に序数を付与し、区別する場合がある。
［トランジスタ２００］
図１に示すように、トランジスタ２００は、絶縁体２１４上の絶縁体２１６と、絶縁体
２１６に埋め込まれるように配置された導電体２０５（導電体２０５ａ、および導電体２
０５ｂ）と、絶縁体２１６上、および導電体２０５上の絶縁体２２２と、絶縁体２２２上
の絶縁体２２４と、絶縁体２２４上の酸化物２３０ａと、酸化物２３０ａ上の酸化物２３
０ｂと、酸化物２３０ｂ上の酸化物２４３ａおよび酸化物２４３ｂと、酸化物２４３ａ上
の導電体２４２ａと、酸化物２４３ｂ上の導電体２４２ｂと、酸化物２３０ｂ上の酸化物
２３０ｃと、酸化物２３０ｃ上の絶縁体２５０と、絶縁体２５０上に位置し、酸化物２３
０ｃと重なる導電体２６０（導電体２６０ａ、および導電体２６０ｂ）と、絶縁体２２４
の上面の一部、酸化物２３０ａの側面、酸化物２３０ｂの側面、酸化物２４３ａの側面、
酸化物２４３ｂの側面、導電体２４２ａの側面、導電体２４２ａの上面、導電体２４２ｂ
の側面、および導電体２４２ｂの上面と接する絶縁体２７２と、絶縁体２７２上の絶縁体
２７３と、を有する。また、酸化物２３０ｃは、酸化物２４３ａの側面、酸化物２４３ｂ
の側面、導電体２４２ａの側面および導電体２４２ｂの側面とそれぞれ接する。導電体２
６０は、導電体２６０ａおよび導電体２６０ｂを有し、導電体２６０ｂの底面および側面
を包むように導電体２６０ａが配置される。ここで、図１Ｂに示すように、導電体２６０
の上面は、絶縁体２５０の上面および酸化物２３０ｃの上面と略一致して配置される。ま
た、絶縁体２８２は、導電体２６０、酸化物２３０ｃ、絶縁体２５０、および絶縁体２８
０のそれぞれの上面と接する。
また、絶縁体２１２、絶縁体２１４、絶縁体２２２、絶縁体２７２、絶縁体２７３、絶
縁体２８２、絶縁体２８３、および絶縁体２８１は、水素（例えば、水素原子、水素分子
などの少なくとも一）の拡散を抑制する機能を有することが好ましい。また、絶縁体２１
２、絶縁体２１４、絶縁体２２２、絶縁体２７２、絶縁体２７３、絶縁体２８２、絶縁体
２８３、および絶縁体２８１は、酸素（例えば、酸素原子、酸素分子などの少なくとも一
）の拡散を抑制する機能を有することが好ましい。例えば、絶縁体２１２、絶縁体２１４
、絶縁体２２２、絶縁体２７２、絶縁体２７３、絶縁体２８２、絶縁体２８３、および絶
縁体２８１は、それぞれ絶縁体２２４よりも酸素および水素の一方または双方の透過性が
低いことが好ましい。絶縁体２１２、絶縁体２１４、絶縁体２２２、絶縁体２７２、絶縁
体２７３、絶縁体２８２、絶縁体２８３、および絶縁体２８１は、それぞれ絶縁体２５０
よりも酸素および水素の一方または双方の透過性が低いことが好ましい。絶縁体２１２、
絶縁体２１４、絶縁体２２２、絶縁体２７２、絶縁体２７３、絶縁体２８２、絶縁体２８
３、および絶縁体２８１は、それぞれ絶縁体２８０よりも酸素および水素の一方または双
方の透過性が低いことが好ましい。
図１Ｂに示すように、絶縁体２７２は、導電体２４２ａの上面と側面、導電体２４２ｂ
の上面と側面、酸化物２４３ａの側面、酸化物２４３ｂの側面、酸化物２３０ａの側面、
酸化物２３０ｂの側面、および絶縁体２２４の上面に接することが好ましい。また、絶縁
体２７２上に絶縁体２７３が接して設けられていることが好ましい。これにより、絶縁体
２７２、および絶縁体２７３によって、絶縁体２８０は、絶縁体２２４および酸化物２３
０と離隔される。
また、酸化物２３０は、絶縁体２２４上の酸化物２３０ａと、酸化物２３０ａ上の酸化
物２３０ｂと、酸化物２３０ｂ上に配置され、少なくとも一部が酸化物２３０ｂの上面に
接する酸化物２３０ｃと、を有することが好ましい。
なお、トランジスタ２００では、チャネル形成領域と、その近傍において、酸化物２３
０ａ、酸化物２３０ｂ、および酸化物２３０ｃの３層を積層する構成について示している
が、本発明はこれに限られるものではない。例えば、酸化物２３０ｂの単層、酸化物２３
０ｂと酸化物２３０ａの２層構造、酸化物２３０ｂと酸化物２３０ｃの２層構造、または
４層以上の積層構造を設ける構成にしてもよい。例えば、酸化物２３０ｃを２層構造にし
て、４層の積層構造を設ける構成にしてもよい。また、トランジスタ２００では、導電体
２６０を２層の積層構造として示しているが、本発明はこれに限られるものではない。例
えば、導電体２６０が、単層構造であってもよいし、３層以上の積層構造であってもよい
。
ここで、導電体２６０は、トランジスタのゲートとして機能し、導電体２４２ａおよび
導電体２４２ｂは、それぞれソース電極またはドレイン電極として機能する。トランジス
タ２００は、ゲートとして機能する導電体２６０が、絶縁体２８０などによって形成され
る開口を埋めるように自己整合的に形成される。このように導電体２６０を形成すること
により、導電体２６０の位置合わせなしで、導電体２４２ａと導電体２４２ｂの間の領域
に、導電体２６０を確実に配置することができる。
また、トランジスタ２００は、チャネル形成領域を含む酸化物２３０（酸化物２３０ａ
、酸化物２３０ｂ、および酸化物２３０ｃ）に、酸化物半導体として機能する金属酸化物
（以下、酸化物半導体ともいう）を用いることが好ましい。例えば、酸化物半導体として
機能する金属酸化物は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上の
ものを用いることが好ましい。このように、エネルギーギャップの大きい金属酸化物を用
いることで、トランジスタ２００の非導通状態におけるリーク電流（オフ電流）を極めて
小さくすることができる。このようなトランジスタを用いることで、低消費電力の半導体
装置を提供できる。
例えば、酸化物２３０として、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリ
ウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル
、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウ
ム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種
）等の金属酸化物を用いるとよい。特に、元素Ｍは、アルミニウム、ガリウム、イットリ
ウム、または錫を用いるとよい。また、酸化物２３０として、Ｉｎ－Ｍ酸化物、Ｉｎ－Ｚ
ｎ酸化物、またはＭ－Ｚｎ酸化物を用いてもよい。
酸化物２３０は、酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２
３０ｂ上の酸化物２３０ｃと、を有する。酸化物２３０ｂ下に酸化物２３０ａを有するこ
とで、酸化物２３０ａよりも下方に形成された構造物から、酸化物２３０ｂへの不純物の
拡散を抑制することができる。また、酸化物２３０ｂ上に酸化物２３０ｃを有することで
、酸化物２３０ｃよりも上方に形成された構造物から、酸化物２３０ｂへの不純物の拡散
を抑制することができる。
なお、酸化物２３０は、各金属原子の原子数比が異なる酸化物により、積層構造を有す
ることが好ましい。具体的には、酸化物２３０ａに用いる金属酸化物において、構成元素
中の元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、構成元素中の元
素Ｍの原子数比より、大きいことが好ましい。また、酸化物２３０ａに用いる金属酸化物
において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物におけ
る、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物２３０ｂに
用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物２３０ａに用いる
金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、
酸化物２３０ｃは、酸化物２３０ａまたは酸化物２３０ｂに用いることができる金属酸化
物を、用いることができる。
具体的には、酸化物２３０ａとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、ま
たは１：１：０．５［原子数比］の金属酸化物を用いればよい。また、酸化物２３０ｂと
して、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］、または１：１：１［原子数比］の金
属酸化物を用いればよい。また、酸化物２３０ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４
［原子数比］、Ｇａ：Ｚｎ＝２：１［原子数比］、またはＧａ：Ｚｎ＝２：５［原子数比
］の金属酸化物を用いればよい。また、酸化物２３０ｃを積層構造とする場合の具体例と
しては、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］と、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４
［原子数比］との積層構造、Ｇａ：Ｚｎ＝２：１［原子数比］と、Ｉｎ：Ｇａ：Ｚｎ＝４
：２：３［原子数比］との積層構造、Ｇａ：Ｚｎ＝２：５［原子数比］と、Ｉｎ：Ｇａ：
Ｚｎ＝４：２：３［原子数比］との積層構造、酸化ガリウムと、Ｉｎ：Ｇａ：Ｚｎ＝４：
２：３［原子数比］との積層構造などが挙げられる。
また、酸化物２３０ｂは、結晶性を有することが好ましい。例えば、後述するＣＡＡＣ
－ＯＳ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。ＣＡＡＣ－ＯＳなどの結晶性を有する
酸化物は、不純物や欠陥（酸素欠損など）が少なく、結晶性の高い、緻密な構造を有して
いる。よって、ソース電極またはドレイン電極による、酸化物２３０ｂからの酸素の引き
抜きを抑制することができる。これにより、熱処理を行っても、酸化物２３０ｂから酸素
が引き抜かれることを低減できるので、トランジスタ２００は、製造工程における高い温
度（所謂サーマルバジェット）に対して安定である。
また、酸化物２３０ａおよび酸化物２３０ｃの伝導帯下端のエネルギーが、酸化物２３
０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化
物２３０ａおよび酸化物２３０ｃの電子親和力が、酸化物２３０ｂの電子親和力より小さ
いことが好ましい。
ここで、電子親和力または伝導帯下端のエネルギー準位Ｅｃは、真空準位と価電子帯上
端のエネルギーＥｖとの差であるイオン化ポテンシャルＩｐと、エネルギーギャップＥｇ
から求めることができる。イオン化ポテンシャルＩｐは、例えば、紫外線光電子分光分析
（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃ
ｏｐｙ）装置を用いて測定することができる。エネルギーギャップＥｇは、例えば、分光
エリプソメータを用いて測定することができる。
また、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの接合部において、伝
導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物２３０ａ、酸化物
２３０ｂ、および酸化物２３０ｃの接合部における伝導帯下端のエネルギー準位は、連続
的に変化または連続接合するともいうことができる。このようにするためには、酸化物２
３０ａと酸化物２３０ｂとの界面、および酸化物２３０ｂと酸化物２３０ｃとの界面にお
いて形成される混合層の欠陥準位密度を低くするとよい。
また、キャリアの主たる経路は酸化物２３０ｂとなる。酸化物２３０ａ、酸化物２３０
ｃを上述の構成とすることで、酸化物２３０ａと酸化物２３０ｂとの界面、および酸化物
２３０ｂと酸化物２３０ｃとの界面における欠陥準位密度を低くすることができる。その
ため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ２００は高いオ
ン電流、および高い周波数特性を得ることができる。
酸化物半導体を用いたトランジスタは、酸化物半導体中のチャネル形成領域のドナー濃
度が高くなると、ゲート電圧の増加に対してキャリア濃度が極端に大きくなり、ノーマリ
ーオン特性になりやすくなる。酸化物半導体中のドナーは、主に、酸化物半導体中の酸素
欠損（ＶＯ：ｏｘｙｇｅｎ ｖａｃａｎｃｙともいう）に水素が捕獲されることで形成さ
れる。以下において、酸素欠損に捕獲された水素のことをＶＯＨと呼ぶ場合がある。
なお、酸化物半導体中のドナー濃度に係る物理量である、ＶＯＨを定量的に評価するこ
とは困難である。そこで、酸化物半導体は、ドナー濃度ではなく、キャリア濃度で評価さ
れる場合がある。よって、本明細書等では、酸化物半導体のパラメータとして、ドナー濃
度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つま
り、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる
場合がある。
さらに、酸化物半導体中の水素は、金属原子と結合する酸素と反応して水となり、酸素
欠損を形成する場合がある。これにより、酸化物半導体中の酸素欠損量が増加し、それに
伴ってＶＯＨが増加する恐れがある。また、酸化物半導体中の水素は、熱、電界などのス
トレスによって動きやすいため、酸化物半導体に多くの水素が含まれると、トランジスタ
の信頼性が悪化する恐れもある。
このように、酸化物半導体中の水素濃度（Ｈ ｃｏｎｃｅｎｔｒａｔｉｏｎ）が高くな
ると、トランジスタは、ノーマリーオン特性となりやすく、良好な電気特性および信頼性
を有する半導体装置を構成することができなくなる。
また、図１に示すように、トランジスタ２００では、酸化物２３０上に接して絶縁体２
５０が形成される。ここで、絶縁体２５０は、酸化シリコン等の、シリコンを含む絶縁体
を用いることが好ましい。このような絶縁体２５０を成膜する場合、ＳｉＨ４などの水素
化ケイ素が原料ガスとして用いられることが多い。このような原料ガスが成膜時に分解さ
れることで、反応性の高い水素（例えば、水素ラジカル等）が大量に発生し、酸化物２３
０にＶＯＨが形成される場合がある。また、成膜した絶縁体２５０に大量の水素が取り込
まれ、トランジスタ２００作製工程中の熱処理等により、当該水素が酸化物２３０に拡散
する場合がある。このように、ゲート絶縁膜の成膜工程に起因して、酸化物半導体中の水
素濃度が高くなる恐れがある。
これに対して、本実施の形態に示すトランジスタ２００では、ＡＬＤ（Ａｔｏｍｉｃ
Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、ゲート絶縁膜（絶縁体２５０）を成膜
することで、酸化物半導体のチャネル形成領域の水素濃度の低減を図る。
ＡＬＤ法では、反応のための第１の原料ガス（以下、プリカーサと呼ぶ。前駆体、金属
プリカーサとも呼ぶことができる。）と第２の原料ガス（以下、リアクタントと呼ぶ。反
応剤、非金属プリカーサとも呼ぶことができる。）を交互にチャンバーに導入し、これら
の原料ガスの導入を繰り返すことで成膜を行う。このように原料ガスを切り替えながら成
膜することで、原子の性質である自己制御性を利用し、一層ずつ原子を堆積することがで
きる。よって、ＡＬＤ法で成膜することで、極薄膜厚の成膜、アスペクト比の高い構造へ
の成膜、ピンホールなどの欠陥の少ない成膜、被覆性に優れた成膜、および低温での成膜
、などを行うことができる。
なお、ＡＬＤ法は、熱などのエネルギーを用いてプリカーサ、およびリアクタントを反
応させて行う成膜方法である。ＡＬＤ法の中でも、プラズマ励起されたリアクタントをチ
ャンバーに導入することで処理を行うものをＰＥＡＬＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅ
ｄ ＡＬＤ）法と呼ぶことがある。またＰＥＡＬＤ法に対して、プリカーサ及びリアクタ
ントの反応を熱エネルギーのみで行うＡＬＤ法をサーマルＡＬＤ法と呼ぶことがある。
以下、図２および図３を用いて、酸化物２３０上に、ＡＬＤ法を用いて、シリコンを含
む酸化物である絶縁体２５０を成膜することにより、酸化物半導体のチャネル形成領域の
水素濃度を低減するメカニズムについて説明する。
まず、図２に示すように、第１の原料ガスとして、プリカーサ１０をチャンバーに導入
する。導入されたプリカーサ１０は、アミノ基の一つと酸化物２３０表面のＯＨ基が反応
して、酸化物２３０の表面に吸着する。プリカーサ１０が酸化物２３０の表面に吸着する
と、表面化学反応の自己停止機構が作用し、酸化物２３０の表面のプリカーサ１０の層の
上にさらにプリカーサ１０が吸着することはない。
また、上記反応でプリカーサ１０から脱離した副生成物（ＨＮＲ３Ｒ４）は、水素原子
を含む。しかしながら、プリカーサ１０の導入工程では、反応が熱エネルギーによって進
むため、当該副生成物は、反応性の高い水素ラジカルなどには分解されない。よって、プ
リカーサ１０の導入工程では、チャンバー内に大量の水素ラジカルなどが発生することは
ない。
なお、プリカーサ１０を構成するＲ１、Ｒ２、Ｒ３、およびＲ４は、官能基を表し、例
えば、水素、またはアルキル基等の炭化水素基とすればよい。なお、Ｒ１、Ｒ２、Ｒ３、
およびＲ４は、それぞれ異なる構造であってもよいし、２つ以上が同じ構造であってもよ
い。また、図２に示すプリカーサ１０は、Ｓｉが２個のＮと結合しているアミノシラン化
合物であるが、これに限られるものではない。プリカーサ１０において、Ｓｉに結合する
Ｎは１個でもよいし、３個以上でもよい。例えば、プリカーサ１０として、２ＤＥＡＳ（
Ｂｉｓ（ｄｉｅｔｈｙｌａｍｉｎｏ）ｓｉｌａｎｅ）、ＢＥＭＡＳ（Ｂｉｓ（ｅｔｈｙｌ
ｍｅｔｈｙｌａｍｉｎｏ）ｓｉｌａｎｅ）、ＢＴＢＡＳ（Ｂｉｓ（ｔｅｒｔ－ｂｕｔｙｌ
ａｍｉｎｏ）ｓｉｌａｎｅ）、３ＤＭＡＳ（Ｔｒｉｓ（ｄｉｍｅｔｈｙｌａｍｉｎｏ）ｓ
ｉｌａｎｅ）、４ＤＭＡＳ（Ｔｅｔｒａｋｉｓ（ｄｉｍｅｔｈｙｌａｍｉｎｏ）ｓｉｌａ
ｎｅ）などを用いてもよい。なお、プリカーサ１０は、アミノシラン化合物に限られるも
のではなく、自己停止機構を有する表面化学反応が成立する範囲において、シリコンを含
む化合物を適宜選択すればよい。
ＡＬＤ成膜中は、トランジスタ２００が形成された基板の温度を、表面化学反応の自己
停止機構が作用する基板温度の適正範囲（ＡＬＤ Ｗｉｎｄｏｗとも呼ぶ。）にしておく
。ＡＬＤ Ｗｉｎｄｏｗは、プリカーサ１０の温度特性、蒸気圧、分解温度などによって
決まるが、１００℃以上５００℃以下、好ましくは、２００℃以上４００℃以下とする。
また、原料ガス導入の際、窒素（Ｎ２）やアルゴン（Ａｒ）などの不活性ガスをキャリ
アガスとして原料ガスと一緒にチャンバーに導入してもよい。キャリアガスを用いること
で、原料ガスの揮発性が低い、あるいは蒸気圧が低い場合でも、原料ガスが配管内部やバ
ルブ内部に吸着することを抑制し、原料ガスをチャンバーに導入することが可能になる。
また、形成される膜の均一性の向上を図ることができる。なお、キャリアガスは、原料ガ
ス導入の際だけ導入するのではなく、ＡＬＤ成膜中に常に導入し続けてもよい。
次に、チャンバー内の余剰なプリカーサ１０および副生成物を、チャンバーから排出す
る（パージとも呼ぶ。）。パージはキャリアガスを導入しながら行ってもよいし、キャリ
アガスを導入せず、真空排気を行ってもよい。
次に、図２に示すように、第２の原料ガスとして、リアクタント２０をチャンバーに導
入する。導入されたリアクタント２０は酸化剤として機能するので、酸化物２３０の表面
に結合したシリコンは酸化される。このとき、リアクタント２０は、Ｓｉ－Ｈ結合または
Ｓｉ－Ｎ結合を切断するが、Ｓｉ－Ｏ結合は切断しない。ここで、副生成物として、ＣＯ
２、Ｈ２Ｏ、ＮＯｘなどが生成される。
また、図２に示すように、リアクタント２０は、酸化物２３０表面のシリコンだけでな
く、酸化物２３０も酸化し、ＶＯＨを脱離させる場合がある。これにより、酸化物２３０
中の酸素欠損ＶＯは、酸素で補填され、酸化物２３０中の水素濃度の低減を図ることがで
きる。また、チャンバー内はリアクタント２０によって酸化雰囲気となっているので、酸
化物２３０中から放出された水素は、副生成物のＨ２Ｏとして放出される。なお、図２で
は、リアクタント２０として、酸素ラジカルＯ＊を示しているが、リアクタント２０はこ
れに限られるものではない。
ＰＥＡＬＤ法で絶縁体２５０を成膜する場合、リアクタント２０として酸素ラジカルを
用いればよい。酸素ラジカルは、酸素ガス（Ｏ２）をプラズマ化することで得られる。な
お、酸素プラズマ中には、酸素が、分子（例えば、Ｏ２またはＯ３など）、ラジカル、ま
たはイオンなどの状態で含まれる。例えば、酸素ガスに、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕ
ｅｎｃｙ）等の高周波や、マイクロ波を印加することで、酸素ラジカルを含む酸素プラズ
マを生成することができる。
また、リアクタント２０を含む第２の原料ガスは、水素原子または水素原子を有する分
子などが含まれないことが好ましい。水素原子または水素原子を有する分子がプラズマに
さらされると、反応性の高い水素ラジカルが大量に生成され、チャンバー内が還元雰囲気
になる。チャンバー内が還元雰囲気になると、酸化物２３０中の酸素が引き抜かれてＶＯ
Ｈが形成されてしまう。よって、チャンバー内は、酸素ラジカルを含むリアクタント２０
によって酸化雰囲気になっていることが好ましい。
ＰＥＡＬＤ法で絶縁体２５０を成膜する場合、リアクタント２０の反応性が高いので、
基板温度を２００℃より高く、好ましくは３００℃以上、より好ましくは３５０℃以上に
することで、酸化物２３０中のキャリア濃度を低減することができる。また、上記の基板
温度で絶縁体２５０を成膜することで、酸化物２３０に含まれる水素濃度の増加を抑制す
ることができる。
また、ＲＦ等の高周波やマイクロ波を、酸化物２３０に照射してもよい。これにより、
図２に示すように、酸化物２３０中のＶＯＨからＨを脱離させることができる。さらにチ
ャンバー内は酸化雰囲気なので、リアクタント２０によって、酸化物２３０中の酸素欠損
ＶＯを補填することができる。
また、サーマルＡＬＤ法で絶縁体２５０を成膜する場合、リアクタント２０としてオゾ
ンガス（Ｏ３）を用いればよい。オゾンガス（Ｏ３）は、酸素ガス（Ｏ２）を原料として
、オゾン発生装置で生成することができる。このとき、リアクタント２０には、オゾンガ
ス（Ｏ３）と酸素ガス（Ｏ２）が含まれる場合がある。また、ＰＥＡＬＤ法と同様に、リ
アクタント２０を含む第２の原料ガスは、水素原子または水素原子を有する分子などが含
まれないことが好ましい。
サーマルＡＬＤ法で絶縁体２５０を成膜する場合、ＰＥＡＬＤ法と比較してリアクタン
ト２０の反応性が低いので、基板温度を３００℃より高く、好ましくは３５０℃以上にす
ることで、酸化物２３０中のキャリア濃度を低減することができる。また、上記の基板温
度で絶縁体２５０を成膜することで、酸化物２３０に含まれる水素濃度の増加を抑制する
ことができる。
次に、パージを行って、チャンバー内の余剰なリアクタント２０、およびＣＯ２、Ｈ２
Ｏ、ＮＯｘ等の副生成物を、チャンバーから排出する。パージはキャリアガスを導入しな
がら行ってもよいし、キャリアガスを導入せず、真空排気を行ってもよい。このようにし
て、図２に示すように、酸化物２３０の表面にシリコン酸化物の単一層を形成することが
できる。
同様の方法で、パージを挟みながら、プリカーサ１０の導入と、リアクタント２０の導
入を行うことにより、シリコン酸化物の単一層をさらに一層堆積させることができる。こ
のように、パージを挟みながら、プリカーサ１０の導入と、リアクタント２０の導入のサ
イクルを繰り返すことで、シリコン酸化物の単一層を一層ずつ堆積させることができる。
当該サイクルを、膜が所望の厚さになるまで複数回繰り返すことで、図２に示すように、
酸化物２３０上に絶縁体２５０を形成することができる。
微細化されたトランジスタ２００の、ゲート絶縁膜として機能する絶縁体２５０の膜厚
は、極めて薄く（例えば、５ｎｍ以上３０ｎｍ以下程度。）、且つバラつきが小さくなる
ようにする必要がある。これに対して、絶縁体２５０の膜厚は、上記サイクルを繰り返す
回数によって調節することができるため、精密な膜厚調節が可能である。よって、微細化
されたトランジスタ２００が要求するゲート絶縁膜の精度を達成することができる。また
、図１に示すように、絶縁体２５０は、絶縁体２８０等によって形成される開口の底面お
よび側面に、被覆性良く成膜される必要がある。当該開口の底面および側面において、図
２に示すように、シリコン酸化物の単一層を一層ずつ堆積させることができるので、絶縁
体２５０を当該開口に対して良好な被覆性で成膜することができる。
例えば、ＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法を用いて絶縁体２
５０の成膜を行う場合、ＳｉＨ４などの水素化ケイ素がプラズマ中で分解されて、大量の
水素ラジカルが発生する。水素ラジカルの還元反応によって、酸化物２３０中の酸素が引
き抜かれてＶＯＨが形成されると、酸化物２３０中の水素濃度が高くなる。しかしながら
、本実施の形態に示すように、ＡＬＤ法を用いて絶縁体２５０を成膜すると、プリカーサ
１０の導入時もリアクタント２０の導入時も、水素ラジカルはほとんど発生しない。よっ
て、ＡＬＤ法を用いてゲート絶縁膜を成膜することにより、酸化物半導体中の水素濃度が
高くなることを抑制することができる。これにより、酸化物半導体中のキャリア濃度を１
．０×１０１６／ｃｍ３以下、好ましくは１．０×１０１３／ｃｍ３未満にすることがで
きる。このような酸化物半導体を用いたトランジスタは、ノーマリーオフ特性にすること
ができ、良好な電気特性および信頼性を有する半導体装置を構成することができる。
また、プリカーサ１０の導入の前に、図３に示すように、電磁波３０を酸化物２３０に
照射してもよい。ここで、電磁波３０としては、マイクロ波、またはＲＦ等の高周波を用
いればよい。照射された電磁波３０は酸化物２３０中に浸透して、酸化物２３０中のＶＯ
Ｈを分断し、水素Ｈが酸化物２３０から除去され、酸素欠損ＶＯが酸化物２３０中に残存
する。つまり、酸化物２３０中において、ＶＯＨ→Ｈ↑＋ＶＯという反応が起きて、酸化
物２３０中の水素濃度が低減されることになる。このとき発生した水素Ｈの一部は、酸素
と結合してＨ２Ｏとして、酸化物２３０から除去される場合がある。また、水素Ｈの一部
は、導電体２４２に捕獲（ゲッタリングとも呼ぶ。）される場合がある。
次に、図３に示すように、上記と同様の方法でプリカーサ１０の導入を行い、その後パ
ージを行う。
次に、図３に示すように、上記と同様の方法でリアクタント２０を導入する。ここで、
リアクタント２０（例えば、酸素ラジカルなど）が酸化物２３０中の酸素欠損ＶＯを補填
することができる。よって、図３に示す方法によって、酸化物２３０中の水素濃度を低減
し、且つ、ＶＯＨを形成する元になる酸素欠損も低減することができる。
また、ＰＥＡＬＤ法を用いてリアクタント２０を導入する場合、酸素ガス（Ｏ２）また
はオゾンガス（Ｏ３）をプラズマ化するのに印加する、マイクロ波、またはＲＦ等の高周
波を酸化物２３０に照射してもよい。これにより、図３に示す電磁波３０の照射と同様の
効果が得られるので、リアクタント２０の導入時に、並行してＶＯＨの除去を行うことが
できる。なお、図２に示すリアクタント２０を導入する工程においても、同様に、電磁波
３０（マイクロ波、またはＲＦ等の高周波）を酸化物２３０に照射してもよい。
以下、図２に示す方法と同様の方法で、酸化物２３０上に絶縁体２５０を成膜すること
ができる。
以上のようにして、酸化物半導体中でドナーとして機能するＶＯＨを低減することがで
きるので、酸化物半導体中のキャリア濃度を１．０×１０１６／ｃｍ３以下、好ましくは
１．０×１０１３／ｃｍ３未満にすることができる。このような酸化物半導体を用いたト
ランジスタは、ノーマリーオフ特性にすることができ、良好な電気特性および信頼性を有
する半導体装置を構成することができる。
なお、図３においては、リアクタント２０の導入と同時に酸素欠損ＶＯの除去を行った
が、本実施の形態はこれに限られるものではない。図３に示す電磁波３０の照射の際に、
電磁波３０によって酸素ガスをプラズマ化し、酸素ラジカルを形成してもよい。つまり、
電磁波３０の照射と同時に、酸素を含む雰囲気でプラズマ処理を行ってもよい。形成した
酸素ラジカルによって、電磁波３０の照射で形成された酸化物２３０中の酸素欠損ＶＯを
補填することができる。これにより、電磁波３０の照射を行いながら、酸化物２３０中の
ＶＯＨ、および酸素欠損ＶＯを低減することができる。
酸素のプラズマ化は、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有
する装置を用いることが好ましい。または、基板側にＲＦを印加する電源を有してもよい
。高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板
側にＲＦを印加することで、高密度プラズマによって生成された酸素ラジカルを効率よく
酸化物２３０中に導くことができる。
なお、図２及び図３に示す工程では、プリカーサ１０の導入を、リアクタント２０の導
入より先に行ったが、本実施の形態はこれに限られるものではない。例えば、図２および
図３に示すプリカーサ１０の導入の前にリアクタント２０の導入を行う構成にしてもよい
。また、例えば、プリカーサ１０の導入の前に、リアクタント２０の導入とパージを複数
回繰り返し行う構成にしてもよい。このような構成にすることで、絶縁体２５０の下地と
なる酸化物２３０により多くの酸素を供給できる。このような方法を用いて形成された半
導体装置は、良好な特性を有し、高い信頼性を得ることができる。
また、図２及び図３に示す工程では、プリカーサ１０の導入とリアクタント２０の導入
を一回ずつ繰り返す構成を示したが、本実施の形態はこれに限られるものではない。例え
ば、図２および図３に示すサイクルにおいて、リアクタント２０の導入とパージを複数回
繰り返し行う構成にしてもよい。また、リアクタント２０の導入とパージを複数回繰り返
す場合、必ずしも同じ種類のリアクタント２０の導入を繰り返す必要はない。
このようにして、チャンバー内でリアクタント２０の導入とパージを短時間で複数回繰
り返すことで、酸化物２３０表面に吸着したプリカーサから、余分な水素原子、炭素原子
、塩素原子などをより確実に取り除き、チャンバーの外に排除することができる。このよ
うに、成膜中に水素原子が酸化物２３０および絶縁体２５０中に取り込まれないようにす
ることで、酸化物２３０中の水素濃度を低減することができる。
また、図１Ｂに示すように、酸化物２３０ｂと、ソース電極またはドレイン電極として
機能する導電体２４２（導電体２４２ａおよび導電体２４２ｂ）と、の間に酸化物２４３
（酸化物２４３ａおよび酸化物２４３ｂ）を配置してもよい。導電体２４２と、酸化物２
３０とが接しない構成となるので、導電体２４２が、酸化物２３０の酸素を吸収すること
を抑制できる。つまり、導電体２４２の酸化を防止することで、導電体２４２の導電率の
低下を抑制することができる。従って、酸化物２４３は、導電体２４２の酸化を抑制する
機能を有することが好ましい。
従って、酸化物２４３は、酸素の透過を抑制する機能を有することが好ましい。ソース
電極やドレイン電極として機能する導電体２４２と酸化物２３０ｂとの間に酸素の透過を
抑制する機能を有する酸化物２４３を配置することで、導電体２４２と、酸化物２３０ｂ
との間の電気抵抗が低減されるので好ましい。このような構成とすることで、トランジス
タ２００の電気特性およびトランジスタ２００の信頼性を向上させることができる。
酸化物２４３として、元素Ｍを有する金属酸化物を用いてもよい。特に、元素Ｍは、ア
ルミニウム、ガリウム、イットリウム、または錫を用いるとよい。酸化物２４３は、酸化
物２３０ｂよりも元素Ｍの濃度が高いことが好ましい。また、酸化物２４３として、酸化
ガリウムを用いてもよい。また、酸化物２４３として、Ｉｎ－Ｍ－Ｚｎ酸化物等の金属酸
化物を用いてもよい。具体的には、酸化物２４３に用いる金属酸化物において、Ｉｎに対
する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元
素Ｍの原子数比より大きいことが好ましい。また、酸化物２４３の膜厚は、０．５ｎｍ以
上５ｎｍ以下が好ましく、より好ましくは、１ｎｍ以上３ｎｍ以下である。また、酸化物
２４３は、結晶性を有すると好ましい。酸化物２４３が結晶性を有する場合、酸化物２３
０中の酸素の放出を好適に抑制することが出来る。例えば、酸化物２４３としては、六方
晶などの結晶構造であれば、酸化物２３０中の酸素の放出を抑制できる場合がある。
なお、酸化物２４３は必ずしも設けなくてもよい。例えば、酸化物２３０ｂに導電体２
４２が接していても、導電体２４２の酸化が抑えられ、導電率が十分高い場合、酸化物２
４３を設けず、酸化物２３０ｂ上に接して導電体２４２ａおよび導電体２４２ｂを設けて
もよい。
本発明の一態様であるトランジスタ２００は、図１Ｂ、図１Ｃに示すように、絶縁体２
８２と、絶縁体２５０とが、直接接する構造となっている。このような構造とすることで
、絶縁体２８０に含まれる酸素が、導電体２６０に吸収され難くなる。従って、絶縁体２
８０に含まれる酸素は、酸化物２３０ｃを介して、酸化物２３０ａおよび酸化物２３０ｂ
へ効率よく供給することができるので、酸化物２３０ａ中および酸化物２３０ｂ中の酸素
欠損を低減し、トランジスタ２００の電気特性および信頼性を向上させることができる。
また、絶縁体２８０に含まれる水素などの不純物が絶縁体２５０へ混入することを抑える
ことができるので、トランジスタ２００の電気特性および信頼性への悪影響を抑制するこ
とができる。絶縁体２８２としては、窒化シリコン、窒化酸化シリコン、酸化アルミニウ
ム、または酸化ハフニウムを用いることができる。
絶縁体２７２、および絶縁体２７３は、水素や水などの不純物および酸素の透過を抑制
する機能を有することが好ましい。
図４Ａは、図１ＡにＡ５－Ａ６の一点鎖線で示す部位の断面を拡大した図であり、トラ
ンジスタ２００のソース領域またはドレイン領域のチャネル幅方向の断面図でもある。図
４Ａに示すように、導電体２４２ｂの上面、導電体２４２ｂの側面、酸化物２４３ｂの側
面、酸化物２３０ａの側面、および酸化物２３０ｂの側面は、絶縁体２７２、および絶縁
体２７３で覆う構造となっているので、導電体２４２ｂの側面および導電体２４２ｂの上
面方向から導電体２４２ｂへの水素や水などの不純物および酸素の拡散を抑制することが
できる。また、導電体２４２ｂの下面は酸化物２４３ｂと接する構造となっており、酸化
物２３０ｂの酸素は、酸化物２４３ｂによってブロックされるので導電体２４２ｂへ拡散
することを抑制する。従って、導電体２４２ｂの周囲からの導電体２４２ｂへの酸素の拡
散を抑制することができるので、導電体２４２ｂの酸化を抑制することができる。なお、
導電体２４２ａについても同様の効果を有する。また、酸化物２３０ａの側面、および酸
化物２３０ｂの側面方向から酸化物２３０ａおよび酸化物２３０ｂへの水素や水などの不
純物の拡散を抑制することができる。絶縁体２７２としては、例えば、酸化アルミニウム
、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、酸化シリコン膜、窒
化シリコン膜、または窒化酸化シリコン膜を用いることができる。また、絶縁体２７３と
しては、例えば、酸化アルミニウム、または酸化ハフニウムを用いることができる。
図４Ｂは、図１Ｂのトランジスタ２００の右半分を拡大した図である。導電体２４２ｂ
の左側の側面（図４Ｂに点線で囲んだ箇所）は、酸化物２３０ｃが接しており、絶縁体２
５０からの水素や水などの不純物および酸素が導電体２４２ｂへ拡散することを抑制する
ことができる。また、導電体２４２ｂの右側の側面は、絶縁体２７２が接しており、絶縁
体２８０からの水素や水などの不純物および酸素が導電体２４２ｂへ拡散することを抑制
することができる。なお、導電体２４２ａについても、同様の効果を有する。
以上のように導電体２４２の周囲を水素や水などの不純物および酸素の透過を抑制する
機能を有する絶縁体２７２、酸化物２３０ｃ、および酸化物２４３ｂで囲む構成とするこ
とで、導電体２４２の酸化を抑制し、トランジスタ２００の電気特性の向上およびトラン
ジスタ２００の信頼性を向上させることができる。
また、図１Ｃに示すように、絶縁体２２４の底面を基準として、酸化物２３０ａおよび
酸化物２３０ｂと、導電体２６０とが、重ならない領域における導電体２６０の底面の高
さは、酸化物２３０ｂの底面の高さより低い位置に配置されていることが好ましい。また
、酸化物２３０ｂと、導電体２６０とが、重ならない領域における導電体２６０の底面の
高さと、酸化物２３０ｂの底面の高さと、の差は、０ｎｍ以上１００ｎｍ以下、好ましく
は、３ｎｍ以上５０ｎｍ以下、より好ましくは、５ｎｍ以上２０ｎｍ以下とする。
このように、ゲートとして機能する導電体２６０が、チャネル形成領域の酸化物２３０
ｂの側面および上面を酸化物２３０ｃおよび絶縁体２５０を介して覆う構成となっており
、導電体２６０の電界をチャネル形成領域の酸化物２３０ｂ全体に作用させやすくなる。
よって、トランジスタ２００のオン電流を増大させ、周波数特性を向上させることができ
る。
以上より、ノーマリーオフの電気特性を有する半導体装置を提供することができる。ま
たは、電気特性の変動を抑制し、安定した電気特性を有するとともに、信頼性を向上させ
た半導体装置を提供することができるまたは、オン電流が大きいトランジスタを有する半
導体装置を提供することができる。または、高い周波数特性を有するトランジスタを有す
る半導体装置を提供することができる。または、オフ電流が小さいトランジスタを有する
半導体装置を提供することができる。
以下では、本発明の一態様に係るトランジスタ２００を有する半導体装置の詳細な構成
について説明する。
導電体２０５は、酸化物２３０、および導電体２６０と、重なるように配置する。また
、導電体２０５は、絶縁体２１６に埋め込まれて設けることが好ましい。また、導電体２
０５の一部が絶縁体２１４に埋め込まれていてもよい。
ここで、導電体２６０は、第１のゲート（トップゲートともいう）として機能する場合
がある。また、導電体２０５は、第２のゲート（ボトムゲートともいう）として機能する
場合がある。その場合、導電体２０５に印加する電位を、導電体２６０に印加する電位と
、連動させず、独立して変化させることで、トランジスタ２００のＶｔｈを制御すること
ができる。特に、導電体２０５に負の電位を印加することにより、トランジスタ２００の
Ｖｔｈを０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体
２０５に負の電位を印加したほうが、印加しない場合よりも、導電体２６０に印加する電
位が０Ｖのときのドレイン電流を小さくすることができる。
なお、導電体２０５は、図１Ａに示すように、酸化物２３０の導電体２４２ａおよび導
電体２４２ｂと重ならない領域の大きさよりも、大きく設けるとよい。特に、図１Ｃに示
すように、導電体２０５は、酸化物２３０のチャネル幅方向と交わる端部よりも外側の領
域においても、延伸していることが好ましい。つまり、酸化物２３０のチャネル幅方向に
おける側面の外側において、導電体２０５と、導電体２６０とは、絶縁体を介して重畳し
ていることが好ましい。または、導電体２０５を大きく設けることによって、導電体２０
５形成以降の作製工程のプラズマを用いた処理において、局所的なチャージング（チャー
ジアップと言う）の緩和ができる場合がある。ただし、本発明の一態様はこれに限定され
ない。導電体２０５は、少なくとも導電体２４２ａと、導電体２４２ｂとの間に位置する
酸化物２３０と重畳すればよい。
上記構成を有することで、第１のゲートとしての機能を有する導電体２６０の電界と、
第２のゲートとしての機能を有する導電体２０５の電界によって、チャネル形成領域を電
気的に取り囲むことができる。本明細書において、第１のゲート、および第２のゲートの
電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏ
ｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ－ｃｈａｎｎｅｌ）構造とよぶ。
また、導電体２０５ａは、水または水素などの不純物および酸素の透過を抑制する導電
体が好ましい。例えば、チタン、窒化チタン、タンタル、または窒化タンタルを用いるこ
とができる。また、導電体２０５ｂは、タングステン、銅、またはアルミニウムを主成分
とする導電性材料を用いることが好ましい。なお、導電体２０５を２層で図示したが、３
層以上の多層構造としてもよい。
ここで、酸化物半導体と、酸化物半導体の下層に位置する絶縁体、または導電体と、酸
化物半導体の上層に位置する絶縁体、または導電体とを、大気開放を行わずに、異なる膜
種を連続成膜することで、不純物（特に、水素、水）の濃度が低減された、実質的に高純
度真性である酸化物半導体膜を成膜することができるので好ましい。
例えば、６つの処理チャンバーを有する成膜装置を用いて、絶縁体２１６、および導電
体２０５上に配置される、絶縁体２２２、絶縁体２２４となる絶縁膜、酸化物２３０ａと
なる酸化膜、酸化物２３０ｂとなる酸化膜、酸化物２４３となる酸化膜、および導電体２
４２となる導電膜を順に連続成膜すればよい。
絶縁体２１２、絶縁体２１４、絶縁体２７２、絶縁体２７３、絶縁体２８２、絶縁体２
８３および絶縁体２８１は、水または水素などの不純物が、基板側から、または、上方か
らトランジスタ２００に混入するのを抑制するバリア絶縁膜として機能することが好まし
い。したがって、絶縁体２１２、絶縁体２１４、絶縁体２７２、絶縁体２７３、絶縁体２
８２、絶縁体２８３および絶縁体２８１は、水素原子、水素分子、水分子、窒素原子、窒
素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制
する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。ま
たは、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を
有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。
例えば、絶縁体２１２、絶縁体２８３、および絶縁体２８１として、窒化シリコンなど
を用い、絶縁体２１４、絶縁体２７２、絶縁体２７３、および絶縁体２８３として、酸化
アルミニウムなどを用いることが好ましい。これにより、水または水素などの不純物が絶
縁体２１２、および絶縁体２１４を介して、基板側からトランジスタ２００側に拡散する
のを抑制することができる。または、絶縁体２２４などに含まれる酸素が、絶縁体２１２
、および絶縁体２１４を介して基板側に、拡散するのを抑制することができる。また、水
または水素などの不純物が絶縁体２７３よりも上方に配置されている絶縁体２８０、およ
び導電体２４６などから絶縁体２７３を介してトランジスタ２００側に拡散するのを抑制
することができる。この様に、トランジスタ２００を、水または水素などの不純物、およ
び酸素の拡散を抑制する機能を有する絶縁体２１２、絶縁体２１４、絶縁体２７２、絶縁
体２７３、絶縁体２８２、絶縁体２８３、および絶縁体２８１で取り囲む構造とすること
が好ましい。
また、絶縁体２１２、絶縁体２８３、および絶縁体２８１の抵抗率を低くすることが好
ましい場合がある。例えば、絶縁体２１２、絶縁体２８３、および絶縁体２８１の抵抗率
を概略１×１０１３Ωｃｍとすることで、半導体装置作製工程のプラズマ等を用いる処理
において、絶縁体２１２、絶縁体２８３、および絶縁体２８１が、導電体２０５、導電体
２４２または導電体２６０のチャージアップを緩和することができる場合がある。絶縁体
２１２、絶縁体２８３、および絶縁体２８１の抵抗率は、好ましくは、１×１０１０Ωｃ
ｍ以上１×１０１５Ωｃｍ以下とする。
また、絶縁体２１６、絶縁体２８０、および絶縁体２７４は、絶縁体２１４よりも誘電
率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生
容量を低減することができる。例えば、絶縁体２１６、絶縁体２８０、および絶縁体２７
４として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素
を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化
シリコン、または空孔を有する酸化シリコンなどを適宜用いればよい。
絶縁体２２２、および絶縁体２２４は、ゲート絶縁体としての機能を有する。
ここで、酸化物２３０と接する絶縁体２２４は、加熱により酸素を脱離することが好ま
しい。本明細書では、加熱により離脱する酸素を過剰酸素と呼ぶことがある。例えば、絶
縁体２２４は、酸化シリコンまたは酸化窒化シリコンなどを適宜用いればよい。酸素を含
む絶縁体を酸化物２３０に接して設けることにより、酸化物２３０中の酸素欠損を低減し
、トランジスタ２００の信頼性を向上させることができる。
絶縁体２２４として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用い
ることが好ましい。加熱により酸素を脱離する酸化物とは、昇温脱離ガス分析（ＴＤＳ（
Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析）にて、酸素
分子の脱離量が１．０×１０１８ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、好ましくは１．０×
１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ｍｏｌｅ
ｃｕｌｅｓ／ｃｍ３以上、または３．０×１０２０ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上であ
る酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上
７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
絶縁体２２２は、水または水素などの不純物が、基板側からトランジスタ２００に混入
するのを抑制するバリア絶縁膜として機能することが好ましい。例えば、絶縁体２２２は
、絶縁体２２４より水素透過性が低いことが好ましい。絶縁体２２２、および絶縁体２７
２によって、絶縁体２２４および酸化物２３０などを囲むことにより、外方から水または
水素などの不純物がトランジスタ２００に侵入することを抑制することができる。
さらに、絶縁体２２２は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の
拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。例えば、絶縁
体２２２は、絶縁体２２４より酸素透過性が低いことが好ましい。絶縁体２２２が、酸素
や不純物の拡散を抑制する機能を有することで、酸化物２３０が有する酸素が、絶縁体２
２２より下側へ拡散することを低減できるので、好ましい。また、導電体２０５が、絶縁
体２２４や、酸化物２３０が有する酸素と反応することを抑制することができる。
絶縁体２２２は、絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の
酸化物を含む絶縁体を用いるとよい。アルミニウムおよびハフニウムの一方または双方の
酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハ
フニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このよ
うな材料を用いて絶縁体２２２を形成した場合、絶縁体２２２は、酸化物２３０からの酸
素の放出や、トランジスタ２００の周辺部から酸化物２３０への水素等の不純物の混入を
抑制する層として機能する。
または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニ
ウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、
酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記
の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい
。
また、絶縁体２２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、
酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴ
ｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ－ｋ材料を含
む絶縁体を単層または積層で用いてもよい。トランジスタの微細化、および高集積化が進
むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート
絶縁体として機能する絶縁体にｈｉｇｈ－ｋ材料を用いることで、物理膜厚を保ちながら
、トランジスタ動作時のゲート電位の低減が可能となる。
なお、絶縁体２２２、および絶縁体２２４が、２層以上の積層構造を有していてもよい
。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でも
よい。
酸化物２３０ｂ上には、酸化物２４３が設けられ、酸化物２４３上には、ソース電極、
およびドレイン電極として機能する導電体２４２（導電体２４２ａ、および導電体２４２
ｂ）が設けられる。導電体２４２の膜厚は、例えば、１ｎｍ以上５０ｎｍ以下、好ましく
は２ｎｍ以上２５ｎｍ以下、とすればよい。
導電体２４２としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケ
ル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、
マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、スト
ロンチウム、ランタンから選ばれた金属元素、または上述した金属元素を成分とする合金
か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タン
タル、窒化チタン、窒化タングステン、チタンとアルミニウムを含む窒化物、タンタルと
アルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニ
ウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また
、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニ
ウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含
む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素
を吸収しても導電性を維持する材料であるため、好ましい。
絶縁体２５０は、ゲート絶縁体として機能する。絶縁体２５０は、酸化物２３０ｃの上
面に接して配置することが好ましい。絶縁体２５０は、酸化シリコン、酸化窒化シリコン
、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸
化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用い
ることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるた
め好ましい。
絶縁体２２４と同様に、絶縁体２５０は、加熱により酸素が放出される絶縁体を用いて
形成することが好ましい。加熱により酸素が放出される絶縁体を、絶縁体２５０として、
酸化物２３０ｃの上面に接して設けることにより、酸化物２３０ｂのチャネル形成領域に
効果的に酸素を供給することができる。また、絶縁体２２４と同様に、絶縁体２５０中の
水または水素などの不純物濃度が低減されていることが好ましい。絶縁体２５０の膜厚は
、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
また、絶縁体２５０と導電体２６０との間に金属酸化物を設けてもよい。当該金属酸化
物は、絶縁体２５０から導電体２６０への酸素拡散を抑制することが好ましい。酸素の拡
散を抑制する金属酸化物を設けることで、絶縁体２５０から導電体２６０への酸素の拡散
が抑制される。つまり、酸化物２３０へ供給する酸素量の減少を抑制することができる。
また、絶縁体２５０の酸素による導電体２６０の酸化を抑制することができる。
また、当該金属酸化物は、ゲート絶縁体の一部としての機能を有する場合がある。した
がって、絶縁体２５０に酸化シリコンや酸化窒化シリコンなどを用いる場合、当該金属酸
化物は、比誘電率が高いｈｉｇｈ－ｋ材料である金属酸化物を用いることが好ましい。ゲ
ート絶縁体を、絶縁体２５０と当該金属酸化物との積層構造とすることで、熱に対して安
定、かつ比誘電率の高い積層構造とすることができる。したがって、ゲート絶縁体の物理
膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。
また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能とな
る。
具体的には、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タ
ングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどか
ら選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。特に、ア
ルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アル
ミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムア
ルミネート）などを用いることが好ましい。
または、当該金属酸化物は、ゲートの一部としての機能を有する場合がある。この場合
は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料
をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成
領域に供給されやすくなる。
特に、ゲートとして機能する導電体として、チャネルが形成される金属酸化物に含まれ
る金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元
素および窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タング
ステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チ
タンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸
化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジ
ウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形
成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の
絶縁体などから混入する水素を捕獲することができる場合がある。
導電体２６０は、図１では２層構造として示しているが、単層構造でもよいし、３層以
上の積層構造であってもよい。
導電体２６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子
（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電
性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少な
くとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
また、導電体２６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体２５０に
含まれる酸素により、導電体２６０ｂが酸化して導電率が低下することを抑制することが
できる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒
化タンタル、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。
また、導電体２６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電
性材料を用いることが好ましい。また、導電体２６０は、配線としても機能するため、導
電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニ
ウムを主成分とする導電性材料を用いることができる。また、導電体２６０ｂは積層構造
としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層構造としてもよい
。
絶縁体２８０は、例えば、絶縁体２８０として、酸化シリコン、酸化窒化シリコン、窒
化酸化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素お
よび窒素を添加した酸化シリコン、または空孔を有する酸化シリコンなどを有することが
好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好まし
い。特に、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコンなどの材料は、
加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。
絶縁体２８０中の水または水素などの不純物濃度が低減されていることが好ましい。ま
た、絶縁体２８０の上面は、平坦化されていてもよい。
絶縁体２８２または絶縁体２８３は、水または水素などの不純物が、上方から絶縁体２
８０に混入するのを抑制するバリア絶縁膜として機能することが好ましい。また、絶縁体
２８２または絶縁体２８３は、酸素の透過を抑制するバリア絶縁膜として機能することが
好ましい。絶縁体２８２および絶縁体２８３としては、例えば、酸化アルミニウム、窒化
シリコン、または窒化酸化シリコンなどの絶縁体を用いればよい。例えば、絶縁体２８２
として、酸素に対してブロッキング性が高い酸化アルミニウムを用い、絶縁体２８３とし
て、水素に対してブロッキング性が高い窒化シリコンを用いればよい。
また、絶縁体２８２の上に、層間膜として機能する絶縁体２７４を設けることが好まし
い。絶縁体２７４は、絶縁体２２４などと同様に、膜中の水または水素などの不純物濃度
が低減されていることが好ましい。
導電体２４０ａおよび導電体２４０ｂは、タングステン、銅、またはアルミニウムを主
成分とする導電性材料を用いることが好ましい。また、導電体２４０ａおよび導電体２４
０ｂは積層構造としてもよい。
また、導電体２４０を積層構造とする場合、絶縁体２８１、絶縁体２７４、絶縁体２８
２、絶縁体２８０、絶縁体２７３、および絶縁体２７２と接する導電体には、水または水
素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例え
ば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、または酸化ルテニウム
などを用いることが好ましい。また、水または水素などの不純物の透過を抑制する機能を
有する導電性材料は、単層または積層で用いてもよい。当該導電性材料を用いることで、
絶縁体２８０に添加された酸素が導電体２４０ａおよび導電体２４０ｂに吸収されるのを
防ぐことができる。また、絶縁体２８１より上層から水または水素などの不純物が、導電
体２４０ａおよび導電体２４０ｂを通じて酸化物２３０に混入するのを抑制することがで
きる。
絶縁体２４１ａおよび絶縁体２４１ｂとしては、例えば、窒化シリコン、酸化アルミニ
ウム、または窒化酸化シリコンなどの絶縁体を用いればよい。絶縁体２４１ａおよび絶縁
体２４１ｂは、絶縁体２７２、および絶縁体２７３に接して設けられるので、絶縁体２８
０などから水または水素などの不純物が、導電体２４０ａおよび導電体２４０ｂを通じて
酸化物２３０に混入するのを抑制することができる。特に、窒化シリコンは水素に対する
ブロッキング性が高いので好適である。また、絶縁体２８０に含まれる酸素が導電体２４
０ａおよび導電体２４０ｂに吸収されるのを防ぐことができる。
また、導電体２４０ａの上面、および導電体２４０ｂの上面に接して配線として機能す
る導電体２４６（導電体２４６ａ、および導電体２４６ｂ）を配置してもよい。導電体２
４６は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いること
が好ましい。また、当該導電体は、積層構造としてもよく、例えば、チタン、窒化チタン
と上記導電性材料との積層としてもよい。なお、当該導電体は、絶縁体に設けられた開口
に埋め込むように形成してもよい。
＜半導体装置の構成材料＞
以下では、半導体装置に用いることができる構成材料について説明する。
＜基板＞
トランジスタ２００を形成する基板としては、例えば、絶縁体基板、半導体基板、また
は導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サ
ファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基
板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムを材料とし
た半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化イン
ジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述
の半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ
Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板
、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸
化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた
基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶
縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用い
てもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素
子、記憶素子などがある。
＜絶縁体＞
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化
物、金属酸化窒化物、金属窒化酸化物などがある。
例えば、トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化によ
り、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、
ｈｉｇｈ－ｋ材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化
が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を用いるこ
とで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応
じて、材料を選択するとよい。
また、比誘電率の高い絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニ
ウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを
有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウ
ムを有する酸化窒化物、またはシリコンおよびハフニウムを有する窒化物などがある。
また、比誘電率が低い絶縁体としては、酸化シリコン、酸化窒化シリコン、窒化酸化シ
リコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素
を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などがある。
また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑
制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にするこ
とができる。水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては
、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン
、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ラン
タン、ネオジム、ハフニウム、またはタンタルを含む絶縁体を、単層で、または積層で用
いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶
縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、
酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、
または酸化タンタルなどの金属酸化物、窒化アルミニウム、窒化アルミニウムチタン、窒
化チタン、窒化酸化シリコンまたは窒化シリコンなどの金属窒化物を用いることができる
。
また、ゲート絶縁体として機能する絶縁体は、加熱により脱離する酸素を含む領域を有
する絶縁体であることが好ましい。例えば、加熱により脱離する酸素を含む領域を有する
酸化シリコンまたは酸化窒化シリコンを酸化物２３０と接する構造とすることで、酸化物
２３０が有する酸素欠損を補償することができる。
＜導電体＞
導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チ
タン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネ
シウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチ
ウム、ランタンなどから選ばれた金属元素、または上述した金属元素を成分とする合金か
、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタ
ル、窒化チタン、窒化タングステン、チタンとアルミニウムを含む窒化物、タンタルとア
ルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウ
ムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、
窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウ
ムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む
酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を
吸収しても導電性を維持する材料であるため、好ましい。また、リン等の不純物元素を含
有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドな
どのシリサイドを用いてもよい。
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した
金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい
。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層
構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒
素を含む導電性材料と、を組み合わせた積層構造としてもよい。
なお、トランジスタのチャネル形成領域に酸化物を用いる場合において、ゲートとして
機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み
合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネ
ル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けること
で、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
特に、ゲートとして機能する導電体として、チャネルが形成される金属酸化物に含まれ
る金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元
素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなど
の窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステン
を含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを
含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、
シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガ
リウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成され
る金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体
などから混入する水素を捕獲することができる場合がある。
＜金属酸化物＞
酸化物２３０として、酸化物半導体として機能する金属酸化物を用いることが好ましい
。以下では、本発明に係る酸化物２３０に適用可能な金属酸化物について説明する。
金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特に、インジ
ウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム
、イットリウムまたは錫などが含まれていることが好ましい。また、ホウ素、チタン、鉄
、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム
、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、ま
たは複数種が含まれていてもよい。
ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ－Ｍ－Ｚｎ酸化
物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム、また
は錫などとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニ
ッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハ
フニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、
前述の元素を複数組み合わせても構わない場合がある。
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘ
ｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅ
ｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
［金属酸化物の構造］
酸化物半導体（金属酸化物）は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半
導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ－ＯＳ、多結
晶酸化物半導体、ｎｃ－ＯＳ、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒ
ｐｈｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、および非晶質酸化
物半導体などがある。
ＣＡＡＣ－ＯＳは、ｃ軸配向性を有し、かつａ－ｂ面方向において複数のナノ結晶が連
結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する
領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列
の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合
がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある
。なお、ＣＡＡＣ－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウ
ンダリーともいう）を確認することは難しい。すなわち、格子配列の歪みによって、結晶
粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向に
おいて酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離
が変化することなどによって、歪みを許容することができるためである。
また、ＣＡＡＣ－ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元
素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶
構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置
換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ
）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，
Ｍ）層と表すこともできる。
ＣＡＡＣ－ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ－ＯＳは、明確な結
晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにく
いといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下す
る場合があるため、ＣＡＡＣ－ＯＳは不純物や欠陥（酸素欠損（ＶＯ：ｏｘｙｇｅｎ ｖ
ａｃａｎｃｙともいう）など）の少ない金属酸化物ともいえる。したがって、ＣＡＡＣ－
ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有する
金属酸化物は熱に強く、信頼性が高い。
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳは、異なるナ
ノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。し
たがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導
体と区別が付かない場合がある。
なお、インジウムと、ガリウムと、亜鉛と、を有する金属酸化物の一種である、インジ
ウム－ガリウム－亜鉛酸化物（以下、ＩＧＺＯ）は、上述のナノ結晶とすることで安定な
構造をとる場合がある。特に、ＩＧＺＯは、大気中では結晶成長がし難い傾向があるため
、大きな結晶（ここでは、数ｍｍの結晶、または数ｃｍの結晶）よりも小さな結晶（例え
ば、上述のナノ結晶）とする方が、構造的に安定となる場合がある。
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する金属酸
化物である。ａ－ｌｉｋｅ ＯＳは、鬆または低密度領域を有する。すなわち、ａ－ｌｉ
ｋｅ ＯＳは、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳと比べて、結晶性が低い。
酸化物半導体（金属酸化物）は、多様な構造をとり、それぞれが異なる特性を有する。
本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ－ｌｉ
ｋｅ ＯＳ、ｎｃ－ＯＳ、ＣＡＡＣ－ＯＳのうち、二種以上を有していてもよい。
なお、本発明の一態様の半導体装置においては、酸化物半導体（金属酸化物）の構造に
特に限定はないが、好ましくは結晶性を有すると好ましい。例えば、酸化物２３０をＣＡ
ＡＣ－ＯＳ構造とし、酸化物２４３を六方晶の結晶構造とすることが出来る。酸化物２３
０、及び酸化物２４３を上記の結晶構造とすることで、高い信頼性を有する半導体装置と
することができる。また、酸化物２３０ａ、酸化物２３０ｃ、および酸化物２４３を概略
同じ組成とすることができる。
［不純物］
ここで、金属酸化物中における各不純物の影響について説明する。
また、金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形
成し、キャリアを生成する場合がある。したがって、アルカリ金属またはアルカリ土類金
属が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン
特性となりやすい。このため、金属酸化物中のアルカリ金属またはアルカリ土類金属の濃
度を低減することが好ましい。具体的には、金属酸化物中のアルカリ金属またはアルカリ
土類金属の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａ
ｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、１×１０１８ａｔｏｍｓ／
ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため
、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ることで、キャリアである電
子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キ
ャリアである電子を生成することがある。従って、水素が含まれている金属酸化物を用い
たトランジスタは、ノーマリーオン特性となりやすい。
このため、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的に
は、金属酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ
／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１
０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満
とする。不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用い
ることで、安定した電気特性を付与することができる。
トランジスタの半導体に用いる金属酸化物として、結晶性の高い薄膜を用いることが好
ましい。該薄膜を用いることで、トランジスタの安定性または信頼性を向上させることが
できる。該薄膜として、例えば、単結晶金属酸化物の薄膜または多結晶金属酸化物の薄膜
が挙げられる。しかしながら、単結晶金属酸化物の薄膜または多結晶金属酸化物の薄膜を
基板上に形成するには、高温またはレーザー加熱の工程が必要とされる。よって、製造工
程のコストが増加し、さらに、スループットも低下してしまう。
＜半導体装置の作製方法＞
次に、図１に示す、本発明に係るトランジスタ２００を有する半導体装置について、作
製方法を図５乃至図１４を用いて説明する。また、図５乃至図１４において、各図のＡは
上面図を示す。また、各図のＢは、Ａに示すＡ１－Ａ２の一点鎖線で示す部位に対応する
断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、各図のＣ
は、ＡにＡ３－Ａ４の一点鎖線で示す部位に対応する断面図であり、トランジスタ２００
のチャネル幅方向の断面図でもある。なお、各図のＡの上面図では、図の明瞭化のために
一部の要素を省いている。
まず、基板（図示しない）を準備し、当該基板上に絶縁体２１２を成膜する。絶縁体２
１２の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏ
ｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂ
ｅａｍ Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ
Ｄｅｐｏｓｉｔｉｏｎ）法、またはＡＬＤ法などを用いて行うことができる。
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ
Ｅｎｈａｎｃｅｄ ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ Ｃ
ＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ ＣＶＤ）法などに分類できる。さらに用
いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）法、有機金属ＣＶＤ
（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法に分けることができる。
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラ
ズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法
である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など
）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき
、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合
がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生
じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成
膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
また、ＡＬＤ法は、原子の性質である自己制御性を利用し、一層ずつ原子を堆積するこ
とができるので、極薄の成膜が可能、アスペクト比の高い構造への成膜が可能、ピンホー
ルなどの欠陥の少ない成膜が可能、被覆性に優れた成膜が可能、および低温での成膜が可
能、などの効果がある。また、ＡＬＤ法には、プラズマを利用した成膜方法であるＰＥＡ
ＬＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＡＬＤ）法も含まれる。プラズマを利用するこ
とで、より低温での成膜が可能となり好ましい場合がある。なお、ＡＬＤ法で用いるプリ
カーサには炭素などの不純物を含むものがある。このため、ＡＬＤ法により設けられた膜
は、他の成膜法により設けられた膜と比較して、炭素などの不純物を多く含む場合がある
。なお、不純物の定量は、Ｘ線光電子分光法（ＸＰＳ：Ｘ－ｒａｙ Ｐｈｏｔｏｅｌｅｃ
ｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法と
は異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがっ
て、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特
に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比
の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜
速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いること
が好ましい場合もある。
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御する
ことができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意
の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜
しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜
することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用
いて成膜する場合と比べて、搬送や圧力調整に掛かる時間を要さない分、成膜に掛かる時
間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合
がある。
本実施の形態では、絶縁体２１２として、ＣＶＤ法によって窒化シリコンを成膜する。
このように、絶縁体２１２として、窒化シリコンなどの銅が透過しにくい絶縁体を用いる
ことにより、絶縁体２１２より下層（図示せず）の導電体に銅など拡散しやすい金属を用
いても、当該金属が絶縁体２１２を介して上の層に拡散するのを抑制することができる。
また、窒化シリコンのように水または水素などの不純物が透過しにくい絶縁体を用いるこ
とにより絶縁体２１２より下層から水または水素などの不純物の拡散を抑制することがで
きる。
次に、絶縁体２１２上に絶縁体２１４を成膜する。絶縁体２１４の成膜は、スパッタリ
ング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
本実施の形態では、絶縁体２１４として、酸化アルミニウムを用いる。
次に、絶縁体２１４上に絶縁体２１６を成膜する。絶縁体２１６の成膜は、スパッタリ
ング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
次に、絶縁体２１６に絶縁体２１４に達する開口を形成する。開口とは、例えば、溝や
スリットなども含まれる。また、開口が形成された領域を指して開口部とする場合がある
。開口の形成はウェットエッチングを用いてもよいが、ドライエッチングを用いるほうが
微細加工には好ましい。また、絶縁体２１４は、絶縁体２１６をエッチングして溝を形成
する際のエッチングストッパ膜として機能する絶縁体を選択することが好ましい。例えば
、溝を形成する絶縁体２１６に酸化シリコン膜を用いた場合は、絶縁体２１４は窒化シリ
コン膜、酸化アルミニウム膜、酸化ハフニウム膜を用いるとよい。
開口の形成後に、導電体２０５ａとなる導電膜を成膜する。該導電膜は、酸素の透過を
抑制する機能を有する導電体を含むことが望ましい。たとえば、窒化タンタル、窒化タン
グステン、窒化チタンなどを用いることができる。またはタンタル、タングステン、チタ
ン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすること
ができる。導電体２０５ａとなる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ
法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
本実施の形態では、導電体２０５ａとなる導電膜を多層構造とする。まず、スパッタリ
ング法によって窒化タンタルを成膜し、当該窒化タンタルの上に窒化チタンを積層する。
このような金属窒化物を導電体２０５ｂの下層に用いることにより、後述する導電体２０
５ｂとなる導電膜として銅などの拡散しやすい金属を用いても、当該金属が導電体２０５
ａから外に拡散するのを防ぐことができる。
次に、導電体２０５ｂとなる導電膜を成膜する。該導電膜の成膜は、メッキ法、スパッ
タリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができ
る。本実施の形態では、導電体２０５ｂとなる導電膜として、銅などの低抵抗導電性材料
を成膜する。
次に、ＣＭＰ処理（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）
を行うことで、導電体２０５ａとなる導電膜、ならびに導電体２０５ｂとなる導電膜の一
部を除去し、絶縁体２１６を露出する。その結果、開口部のみに、導電体２０５ａ及び導
電体２０５ｂが残存する。これにより、上面が平坦な、導電体２０５を形成することがで
きる。なお、当該ＣＭＰ処理により、絶縁体２１６の一部が除去される場合がある（図５
参照）。
なお、上記においては、導電体２０５を絶縁体２１６の開口に埋め込むように形成した
が、本実施の形態はこれに限られるものではない。例えば、絶縁体２１４上に導電体２０
５を形成し、導電体２０５上に絶縁体２１６を成膜し、絶縁体２１６にＣＭＰ処理を行う
ことで、絶縁体２１６の一部を除去し、導電体２０５の表面を露出させればよい。
次に、絶縁体２１６、および導電体２０５上に絶縁体２２２を成膜する。絶縁体２２２
として、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を成膜す
るとよい。なお、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体
として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化
物（ハフニウムアルミネート）などを用いることが好ましい。アルミニウムおよびハフニ
ウムの一方または双方の酸化物を含む絶縁体は、酸素、水素、および水に対するバリア性
を有する。絶縁体２２２が、水素および水に対するバリア性を有することで、トランジス
タ２００の周辺に設けられた構造体に含まれる水素、および水が、絶縁体２２２を通じて
トランジスタ２００の内側へ拡散することが抑制され、酸化物２３０中の酸素欠損の生成
を抑制することができる。
絶縁体２２２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡ
ＬＤ法などを用いて行うことができる。
次に、絶縁体２２２上に絶縁膜２２４Ａを成膜する。絶縁膜２２４Ａの成膜は、スパッ
タリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことがで
きる。
続いて、加熱処理を行うことが好ましい。加熱処理は、２５０℃以上６５０℃以下、好
ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行え
ばよい。なお、加熱処理は、窒素または不活性ガス雰囲気、または酸化性ガスを１０ｐｐ
ｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。また、加熱処理は減圧状態で
行ってもよい。または、加熱処理は、窒素または不活性ガス雰囲気で加熱処理した後に、
脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含
む雰囲気で加熱処理を行ってもよい。
本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行った後に、連続
して酸素雰囲気にて４００℃の温度で１時間の処理を行う。当該加熱処理によって、絶縁
膜２２４Ａに含まれる水、水素などの不純物を除去することができる。
また、加熱処理は、絶縁体２２２の成膜後に行ってもよい。当該加熱処理は、上述した
加熱処理条件を用いることができる。
ここで、絶縁膜２２４Ａに過剰酸素領域を形成するために、減圧状態で酸素を含むプラ
ズマ処理を行ってもよい。酸素を含むプラズマ処理は、例えばマイクロ波を用いた高密度
プラズマを発生させる電源を有する装置を用いることが好ましい。または、基板側にＲＦ
などの高周波を印加する電源を有してもよい。高密度プラズマを用いることより、高密度
の酸素ラジカルを生成することができ、基板側にＲＦを印加することで、高密度プラズマ
によって生成された酸素ラジカルを効率よく絶縁膜２２４Ａ内に導くことができる。また
は、この装置を用いて不活性ガスを含むプラズマ処理を行った後に、脱離した酸素を補う
ために酸素を含むプラズマ処理を行ってもよい。なお、当該プラズマ処理の条件を適宜選
択することにより、絶縁膜２２４Ａに含まれる水、水素などの不純物を除去することがで
きる。その場合、加熱処理は行わなくてもよい。
ここで、絶縁膜２２４Ａ上に、例えば、スパッタリング法によって、酸化アルミニウム
を成膜し、該酸化アルミニウムを絶縁膜２２４Ａに達するまで、ＣＭＰを行ってもよい。
当該ＣＭＰを行うことで絶縁膜２２４Ａ表面の平坦化および絶縁膜２２４Ａ表面の平滑化
を行うことができる。当該酸化アルミニウムを絶縁膜２２４Ａ上に配置してＣＭＰを行う
ことで、ＣＭＰの終点検出が容易となる。また、ＣＭＰによって、絶縁膜２２４Ａの一部
が研磨されて、絶縁膜２２４Ａの膜厚が薄くなることがあるが、絶縁膜２２４Ａの成膜時
に膜厚を調整すればよい。絶縁膜２２４Ａ表面の平坦化および平滑化を行うことで、後に
成膜する酸化物の被覆率の悪化を防止し、半導体装置の歩留りの低下を防ぐことができる
場合がある。また、絶縁膜２２４Ａ上に、スパッタリング法によって、酸化アルミニウム
を成膜することにより、絶縁膜２２４Ａに酸素を添加することができるので好ましい。
次に、絶縁膜２２４Ａ上に、酸化膜２３０Ａ、酸化膜２３０Ｂを順に成膜する（図５参
照）。なお、上記酸化膜は、大気環境にさらさずに連続して成膜することが好ましい。大
気開放せずに成膜することで、酸化膜２３０Ａ、および酸化膜２３０Ｂ上に大気環境から
の不純物または水分が付着することを防ぐことができ、酸化膜２３０Ａと酸化膜２３０Ｂ
との界面近傍を清浄に保つことができる。
酸化膜２３０Ａおよび、酸化膜２３０Ｂの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ
法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。
例えば、酸化膜２３０Ａ、および酸化膜２３０Ｂをスパッタリング法によって成膜する
場合は、スパッタリングガスとして酸素、または、酸素と希ガスの混合ガスを用いる。ス
パッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素
を増やすことができる。また、上記の酸化膜をスパッタリング法によって成膜する場合は
、上記のＩｎ－Ｍ－Ｚｎ酸化物ターゲットを用いることができる。
特に、酸化膜２３０Ａの成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁膜
２２４Ａに供給される場合がある。したがって、酸化膜２３０Ａのスパッタリングガスに
含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好ましくは１００％とす
ればよい。
また、酸化膜２３０Ｂをスパッタリング法で形成する場合、スパッタリングガスに含ま
れる酸素の割合を１％以上３０％以下、好ましくは５％以上２０％以下として成膜すると
、酸素欠乏型の酸化物半導体が形成される。酸素欠乏型の酸化物半導体をチャネル形成領
域に用いたトランジスタは、比較的高い電界効果移動度が得られる。また、基板を加熱し
ながら成膜を行うことによって、当該酸化膜の結晶性を向上させることができる。ただし
、本発明の一態様はこれに限定されない。酸化膜２３０Ｂをスパッタリング法で形成する
場合、スパッタリングガスに含まれる酸素の割合を、３０％を超えて１００％以下、好ま
しくは７０％以上１００％以下として成膜すると、酸素過剰型の酸化物半導体が形成され
る。酸素過剰型の酸化物半導体をチャネル形成領域に用いたトランジスタは、比較的高い
信頼性が得られる。
本実施の形態では、酸化膜２３０Ａとして、スパッタリング法によって、Ｉｎ：Ｇａ：
Ｚｎ＝１：１：０．５［原子数比］（２：２：１［原子数比］）、あるいは１：３：４［
原子数比］のターゲットを用いて成膜する。また、酸化膜２３０Ｂとして、スパッタリン
グ法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］、あるいは１：１：１［
原子数比］のターゲットを用いて成膜する。なお、各酸化膜は、成膜条件、および原子数
比を適宜選択することで、酸化物２３０に求める特性に合わせて形成するとよい。
次に、加熱処理を行ってもよい。加熱処理は、上述した加熱処理条件を用いることがで
きる。加熱処理によって、酸化膜２３０Ａ、および酸化膜２３０Ｂ中の水、水素などの不
純物を除去することなどができる。本実施の形態では、窒素雰囲気にて４００℃の温度で
１時間の処理を行った後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行
う。
次に、酸化膜２３０Ｂ上に酸化膜２４３Ａを成膜する（図５参照）。酸化膜２４３Ａの
成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて
行うことができる。酸化膜２４３Ａは、Ｉｎに対するＧａの原子数比が、酸化膜２３０Ｂ
のＩｎに対するＧａの原子数比より大きいことが好ましい。本実施の形態では、酸化膜２
４３Ａとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］
のターゲットを用いて成膜する。
次に、酸化膜２４３Ａ上に導電膜２４２Ａを成膜する（図５参照）。導電膜２４２Ａの
成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて
行うことができる（図５参照）。
次に、リソグラフィー法を用いて、酸化膜２３０Ａ、酸化膜２３０Ｂ、酸化膜２４３Ａ
、および導電膜２４２Ａを島状に加工して、酸化物２３０ａ、酸化物２３０ｂ、酸化物層
２４３Ｂ、および導電体層２４２Ｂを形成する（図６参照）。また、当該加工はドライエ
ッチング法やウェットエッチング法を用いることができる。ドライエッチング法による加
工は微細加工に適している。なお、図示しないが、当該工程において、絶縁膜２２４Ａの
酸化物２３０ａと重ならない領域の膜厚が薄くなることがある。
なお、リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光
された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、
当該レジストマスクを介してエッチング処理することで導電体、半導体または絶縁体など
を所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシ
マレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジ
ストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間
に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に
代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを
用いる場合には、マスクは不要となる。なお、レジストマスクの除去には、アッシングな
どのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処
理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチ
ング処理を行うことができる。
また、レジストマスクの代わりに絶縁体や導電体からなるハードマスクを用いてもよい
。ハードマスクを用いる場合、導電膜２４２Ａ上にハードマスク材料となる絶縁膜や導電
膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすること
で所望の形状のハードマスクを形成することができる。導電膜２４２Ａなどのエッチング
は、レジストマスクを除去してから行っても良いし、レジストマスクを残したまま行って
も良い。後者の場合、エッチング中にレジストマスクが消失することがある。導電膜２４
２Ａなどのエッチング後にハードマスクをエッチングにより除去しても良い。一方、ハー
ドマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハー
ドマスクを除去する必要は無い。
ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ
：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置を用いる
ことができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板
型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方
の電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極それ
ぞれに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれ
に周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有する
ドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチン
グ装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌ
ｅｄ Ｐｌａｓｍａ）エッチング装置などを用いることができる。
ここで、酸化物２３０ａ、酸化物２３０ｂ、酸化物層２４３Ｂ、および導電体層２４２
Ｂは、少なくとも一部が導電体２０５と重なるように形成する。また、酸化物２３０ａ、
酸化物２３０ｂ、酸化物層２４３Ｂ、および導電体層２４２Ｂの側面は、絶縁体２２２の
上面に対し、概略垂直であることが好ましい。酸化物２３０ａ、酸化物２３０ｂ、酸化物
層２４３Ｂ、および導電体層２４２Ｂの側面が、絶縁体２２２の上面に対し、概略垂直で
あることで、複数のトランジスタ２００を設ける際に、小面積化、高密度化が可能となる
。または、酸化物２３０ａ、酸化物２３０ｂ、酸化物層２４３Ｂ、および導電体層２４２
Ｂと絶縁体２２２の上面のなす角が低い角度になる構成にしてもよい。その場合、酸化物
２３０ａ、酸化物２３０ｂ、酸化物層２４３Ｂ、および導電体層２４２Ｂの側面と絶縁体
２２２の上面のなす角は６０°以上７０°未満が好ましい。この様な形状とすることで、
これより後の工程において、絶縁体２７２などの被覆性が向上し、鬆などの欠陥を低減す
ることができる。
また、導電体層２４２Ｂの側面と導電体層２４２Ｂの上面との間に、湾曲面を有する。
つまり、側面の端部と上面の端部は、湾曲していることが好ましい（以下、ラウンド状と
もいう）。湾曲面は、例えば、導電体層２４２Ｂ層の端部において、曲率半径が、３ｎｍ
以上１０ｎｍ以下、好ましくは、５ｎｍ以上６ｎｍ以下とする。端部に角を有さないこと
で、以降の成膜工程における膜の被覆性が向上する。
次に絶縁膜２２４Ａ、酸化物２３０ａ、酸化物２３０ｂ、酸化物層２４３Ｂ、および導
電体層２４２Ｂの上に、絶縁膜２７２Ａを成膜する（図７参照）。
絶縁膜２７２Ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡ
ＬＤ法などを用いて行うことができる。絶縁膜２７２Ａは、酸素の透過を抑制する機能を
有する絶縁膜を用いることが好ましい。例えば、スパッタリング法またはＡＬＤ法によっ
て、酸化アルミニウム、窒化シリコン、酸化シリコン、または、酸化ガリウムを成膜して
もよい。
次に、絶縁膜２７２Ａ上に、絶縁膜２７３Ａを成膜する（図７参照）。絶縁膜２７３Ａ
の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用い
て行うことができる。例えば、ＡＬＤ法によって、酸化アルミニウムを成膜することが好
ましい。本実施の形態では、ＡＬＤ法によって、酸化アルミニウムを成膜する。なお、絶
縁膜２７３Ａを成膜しない構成とすることもできる。
次に、絶縁膜２７３Ａ上に、絶縁体２８０となる絶縁膜を成膜する。絶縁体２８０とな
る絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法な
どを用いて行うことができる。例えば、絶縁体２８０として、スパッタリング法を用いて
酸化シリコン膜を成膜し、その上にＰＥＡＬＤ法またはサーマルＡＬＤ法を用いて酸化シ
リコン膜を成膜すればよい。ここで、絶縁体２８０をＰＥＡＬＤ法またはサーマルＡＬＤ
法を用いて成膜することで、図２および図３を用いて示したように、絶縁体２８０中の水
素濃度を低減することができる。
次に、絶縁体２８０となる絶縁膜にＣＭＰ処理を行い、上面が平坦な絶縁体２８０を形
成する（図８参照）。
次に、絶縁体２８０の一部、絶縁膜２７３Ａの一部、絶縁膜２７２Ａの一部、酸化物層
２４３Ｂ、および導電体層２４２Ｂの一部を加工して、酸化物２３０ｂに達する開口を形
成する。該開口は、導電体２０５と重なるように形成することが好ましい。該開口の形成
によって、酸化物２４３ａ、酸化物２４３ｂ、導電体２４２ａ、導電体２４２ｂ、絶縁体
２７２、絶縁体２７３、および絶縁体２２４を形成する（図８参照）。
また、絶縁体２８０の一部、絶縁膜２７３Ａの一部、絶縁膜２７２Ａの一部、酸化物層
２４３Ｂ、および導電体層２４２Ｂの一部の加工は、それぞれ異なる条件で加工してもよ
い。例えば、絶縁体２８０の一部をドライエッチング法で加工し、絶縁膜２７３Ａの一部
をウェットエッチング法で加工し、絶縁膜２７２Ａの一部、酸化物層２４３Ｂ、および導
電体層２４２Ｂの一部をドライエッチング法で加工してもよい。
これまでのドライエッチングなどの処理を行うことによって、エッチングガスなどに起
因した不純物が酸化物２３０ａ、および酸化物２３０ｂなどの表面または内部に付着また
は拡散することがある。不純物としては、例えば、フッ素または塩素などがある。
上記の不純物などを除去するために、洗浄を行う。洗浄方法としては、洗浄液など用い
たウェット洗浄、プラズマを用いたプラズマ処理、または熱処理による洗浄などがあり、
上記洗浄を適宜組み合わせて行ってもよい。
ウェット洗浄としては、シュウ酸、リン酸、アンモニア水、またはフッ化水素酸などを
炭酸水または純水で希釈した水溶液を用いて洗浄処理を行ってもよい。または、純水また
は炭酸水を用いた超音波洗浄を行ってもよい。
上記エッチング後、または上記洗浄後に加熱処理を行ってもよい。加熱処理は、例えば
、１００℃以上４００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性
ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む
雰囲気で行う。例えば、加熱処理は酸素雰囲気で行ってもよい。これにより、酸化物２３
０ａおよび酸化物２３０ｂに酸素を供給して、酸素欠損ＶＯの低減を図ることができる。
また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活
性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐ
ｍ以上、１％以上、または１０％以上含む雰囲気で行ってもよい。
次に、加熱処理を行っても良く、当該加熱処理は、減圧下で行い、大気に暴露すること
なく、連続して酸化膜２３０Ｃを成膜してもよい（図９参照）。また、当該加熱処理は、
酸素を含む雰囲気で行うことが好ましい。このような処理を行うことによって、酸化物２
３０ｂの表面などに吸着している水分および水素を除去し、さらに酸化物２３０ａおよび
酸化物２３０ｂ中の水分濃度および水素濃度を低減させることができる。加熱処理の温度
は、１００℃以上４００℃以下が好ましく、さらに好ましくは１５０℃以上３５０℃以下
である。本実施の形態では、加熱処理の温度を２００℃とし、減圧下で行う。
ここで、酸化膜２３０Ｃは、少なくとも酸化物２３０ａの側面の一部、酸化物２３０ｂ
の側面の一部および上面の一部、酸化物２４３の側面の一部、導電体２４２の側面の一部
、絶縁体２７２の側面、絶縁体２７３の側面、および絶縁体２８０の側面と接するように
設けられることが好ましい。導電体２４２は、酸化物２４３、絶縁体２７２、酸化膜２３
０Ｃに囲まれることで、以降の工程において導電体２４２の酸化による導電率の低下を抑
制することができる。
酸化膜２３０Ｃの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡ
ＬＤ法などを用いて行うことができる。酸化膜２３０Ｃとして、Ｉｎに対するＧａの原子
数比が、酸化膜２３０ＢのＩｎに対するＧａの原子数比より大きいことが好ましい。本実
施の形態では、酸化膜２３０Ｃとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝
１：３：４［原子数比］のターゲットを用いて成膜する。
なお、酸化膜２３０Ｃは、積層としてもよい。例えば、スパッタリング法によって、Ｉ
ｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて成膜して、連続して
Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて成膜してもよい。
酸化膜２３０Ｃの成膜時に、スパッタリングガスに含まれる酸素の一部が酸化物２３０
ａおよび酸化物２３０ｂに供給される場合がある。または、酸化膜２３０Ｃの成膜時に、
スパッタリングガスに含まれる酸素の一部が絶縁体２８０に供給される場合がある。した
がって、酸化膜２３０Ｃのスパッタリングガスに含まれる酸素の割合は７０％以上、好ま
しくは８０％以上、より好ましくは１００％とすればよい。
次に、加熱処理を行っても良い。また、当該加熱処理を減圧下で行い、大気に暴露する
ことなく、連続して、電磁波２９０の照射、または絶縁膜２５０Ａの成膜を行ってもよい
。当該加熱処理を行うことによって、酸化膜２３０Ｃの表面などに吸着している水分およ
び水素を除去し、さらに酸化物２３０ａ、酸化物２３０ｂおよび酸化膜２３０Ｃ中の水分
濃度および水素濃度を低減させることができる。加熱処理の温度は、１００℃以上４００
℃以下が好ましい。本実施の形態では、加熱処理の温度を２００℃とする。
次に、図３を用いて示したように、電磁波２９０を酸化物２３０Ｃ、絶縁体２８０、酸
化物２３０ｂ、および酸化物２３０ａに照射してもよい（図１０参照）。ここで、電磁波
２９０としては、マイクロ波、またはＲＦ等の高周波を用いればよい。照射された電磁波
２９０は酸化物２３０Ｃ、絶縁体２８０、酸化物２３０ｂ、および酸化物２３０ａ中に浸
透して、これらの中のＶＯＨを除去する。このとき発生した水素の一部は、酸素と結合し
てＨ２Ｏとして、酸化物２３０、および絶縁体２８０から除去される場合がある。また、
水素の一部は、導電体２４２にゲッタリングされる場合がある。このように、電磁波２９
０を照射することで、酸化物２３０Ｃ、絶縁体２８０、酸化物２３０ｂ、および酸化物２
３０ａ中の水素濃度を低減することができる。
また、電磁波２９０の照射の際に、電磁波２９０によって酸素ガスをプラズマ化し、酸
素ラジカルを形成してもよい。つまり、酸化物２３０Ｃ、絶縁体２８０、酸化物２３０ｂ
、および酸化物２３０ａに酸素を有する雰囲気でプラズマ処理を行ってもよい。形成した
酸素ラジカルによって、電磁波２９０の照射で形成された、酸化物２３０Ｃ、絶縁体２８
０、酸化物２３０ｂ、および酸化物２３０ａ中の酸素欠損ＶＯを補填することができる。
これにより、電磁波２９０の照射を行いながら、酸化物２３０Ｃ、絶縁体２８０、酸化物
２３０ｂ、および酸化物２３０ａ中のＶＯＨ、および酸素欠損ＶＯを低減することができ
る。
次に、酸化物２３０Ｃ上に絶縁膜２５０Ａを成膜する（図１１参照）。このとき、電磁
波２９０の照射から大気に暴露することなく、連続して絶縁膜２５０Ａの成膜を行うこと
が好ましい。図２および図３を用いて示したように、絶縁膜２５０Ａは、ＰＥＡＬＤ法、
またはサーマルＡＬＤ法などのＡＬＤ法などを用いて成膜することが好ましい。絶縁膜２
５０Ａとして、酸化シリコン、または酸化窒化シリコンを成膜することが好ましい。ＰＥ
ＡＬＤ法を用いて絶縁膜２５０Ａを成膜する場合、基板温度を２００℃より高く、好まし
くは３００℃以上、より好ましくは３５０℃以上にすることで、絶縁膜２５０Ａ、絶縁体
２８０、および酸化物２３０に含まれる水素濃度を低減することができる。また、サーマ
ルＡＬＤ法を用いて絶縁膜２５０Ａを成膜する場合、基板温度を３００℃より高く、好ま
しくは３５０℃以上にすることで、絶縁膜２５０Ａ、絶縁体２８０、および酸化物２３０
に含まれる水素濃度を低減することができる。
ここで、ＡＬＤ法を用いて成膜することが可能な装置の一例として、成膜装置４０００
の構成について、図１５Ａ及び図１５Ｂを用いて説明する。図１５Ａは、マルチチャンバ
ー型の成膜装置４０００の模式図であり、図１５Ｂは、成膜装置４０００に用いることが
できるＡＬＤ装置の断面図である。
＜成膜装置の構成例＞
成膜装置４０００は、搬入搬出室４００２と、搬入搬出室４００４と、搬送室４００６
と、成膜室４００８と、成膜室４００９と、成膜室４０１０と、搬送アーム４０１４と、
を有する。ここで、搬入搬出室４００２、搬入搬出室４００４、及び成膜室４００８乃至
４０１０は、搬送室４００６とそれぞれ独立に接続されている。これにより、成膜室４０
０８乃至４０１０において大気に曝すことなく、連続成膜を行うことができ、膜中に不純
物が混入するのを防ぐことができる。また、基板と膜の界面、および各膜の界面の汚染は
低減され、清浄な界面が得られる。
なお、搬入搬出室４００２、搬入搬出室４００４、搬送室４００６、及び成膜室４００
８乃至４０１０は、水分の付着などを防ぐため、露点が管理された不活性ガス（窒素ガス
等）を充填させておくことが好ましく、減圧を維持させることが望ましい。
また、成膜室４００８乃至４０１０には、ＡＬＤ装置を用いることができる。また、成
膜室４００８乃至４０１０のいずれかにＡＬＤ装置以外の成膜装置を用いる構成としても
よい。成膜室４００８乃至４０１０に用いることができる成膜装置としては、例えば、ス
パッタリング装置、プラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃ
ＶＤ）装置、熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ ＣＶＤ）装置、光ＣＶＤ（Ｐｈｏｔ
ｏ ＣＶＤ）装置、金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）装置、有機金属ＣＶＤ
（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）装置などがある。また、成膜室４
００８乃至４０１０のいずれか１つまたは複数に、成膜装置以外の機能を有する装置を設
けても構わない。当該装置としては、例えば、加熱装置（代表的には、真空加熱装置）、
プラズマ発生装置（代表的には、μ波プラズマ発生装置）などが挙げられる。
例えば、成膜室４００８をスパッタリング装置とし、成膜室４００９をＡＬＤ装置とし
、成膜室４０１０を金属ＣＶＤ装置とした場合、成膜室４００８で金属酸化物、成膜室４
００９でゲート絶縁膜として機能する絶縁膜、成膜室４０１０でゲート電極として機能す
る導電膜を形成することができる。このとき、金属酸化物と、その上の絶縁膜と、その上
の導電膜を、大気に曝すことなく、連続で形成することができる。
また、成膜装置４０００は、搬入搬出室４００２、搬入搬出室４００４、成膜室４００
８乃至４０１０を有する構成としているが、本発明はこれに限られるものではない。成膜
装置４０００の成膜室を４個以上にする構成としてもよい。また、成膜装置４０００の成
膜室を２個、または１個にする構成としてもよい。また、成膜装置４０００は枚葉式とし
てもよいし、複数の基板を一括で成膜するバッチ式にしてもよい。
＜ＡＬＤ装置＞
次に、成膜装置４０００に用いることができるＡＬＤ装置の構成について、図１５Ｂを
用いて説明する。ＡＬＤ装置は、成膜室（チャンバー４０２０）と、原料供給部４０２１
（原料供給部４０２１ａ、および４０２１ｂ）、原料供給部４０３１と、導入量制御器で
ある高速バルブ４０２２ａ、４０２２ｂと、原料導入口４０２３（原料導入口４０２３ａ
、および４０２３ｂ）、原料導入口４０３３と、原料排出口４０２４と、排気装置４０２
５を有する。チャンバー４０２０内に設置される原料導入口４０２３ａ、４０２３ｂ、お
よび４０３３は供給管やバルブを介して原料供給部４０２１ａ、４０２１ｂ、および４０
３１とそれぞれ接続されており、原料排出口４０２４は、排出管やバルブや圧力調整器を
介して排気装置４０２５と接続されている。
また、図１５Ｂに示すようにチャンバー４０２０にプラズマ発生装置４０２８を接続す
ることにより、サーマルＡＬＤ法に加えて、ＰＥＡＬＤ法で成膜を行うことができる。プ
ラズマ発生装置４０２８は、高周波電源に接続されたコイル４０２９を用いる誘導結合プ
ラズマ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ： ＩＣＰ）型のプラ
ズマ発生装置とするのが好ましい。高周波電源は、１０ｋＨｚ以上１００ＭＨｚ以下、好
ましくは１ＭＨｚ以上６０ＭＨｚ以下、より好ましくは１０ＭＨｚ以上６０ＭＨｚ以下の
周波数を持った電力を出力することができる。例えば、１３．５６ＭＨｚ、６０ＭＨｚの
周波数を持った電力を出力することができる。ＩＣＰ型のプラズマ発生装置では、基板か
ら離れた状態でプラズマを発生させることもできる。このようにプラズマを発生させるこ
とにより、基板へのプラズマダメージを抑えることができる。
ＰＥＡＬＤ法では、低温でも成膜レートを落とさず成膜ができるので、成膜効率の低い
枚葉式の成膜装置で用いるとよい。
チャンバー内部には基板ホルダ４０２６があり、その基板ホルダ４０２６上に基板４０
３０を配置する。基板ホルダ４０２６には、一定の電位、または高周波が印加される機構
が設けられていてもよい。あるいは、基板ホルダ４０２６は、フローティングでもよいし
、接地されていてもよい。また、チャンバー外壁には、ヒータ４０２７が設けられており
、チャンバー４０２０内部、基板ホルダ４０２６、および基板４０３０表面などの温度を
制御することができる。ヒータ４０２７は、基板４０３０表面の温度を１００℃以上５０
０℃以下、好ましくは、２００℃以上４００℃以下に制御できることが好ましく、ヒータ
４０２７自体の温度は１００℃以上５００℃以下に設定できることが好ましい。
原料供給部４０２１ａ、４０２１ｂ、および４０３１では、気化器や加熱手段などによ
って固体の原料や液体の原料から原料ガスを形成する。または、原料供給部４０２１ａ、
４０２１ｂ、および４０３１は、気体の原料ガスを供給する構成としてもよい。
また、図１５Ｂでは、原料供給部４０２１を２つ、原料供給部４０３１を１つ設けてい
る例を示しているが本実施の形態はこれに限定されない。原料供給部４０２１を１つ、ま
たは３つ以上設けてもよい。また原料供給部４０３１を２つ以上設けてもよい。また、高
速バルブ４０２２ａ、４０２２ｂは時間で精密に制御することができ、原料供給部４０２
１ａから供給される原料ガスと原料供給部４０２１ｂから供給される原料ガスの供給を制
御する構成となっている。
図１５Ｂに示す成膜装置では、基板４０３０を基板ホルダ４０２６上に搬入し、チャン
バー４０２０を密閉状態とした後、ヒータ４０２７により基板４０３０を所望の温度（例
えば、１００℃以上５００℃以下、好ましくは２００℃以上４００℃以下）とし、原料供
給部４０２１ａから供給される原料ガスの供給と、排気装置４０２５による排気と、原料
供給部４０３１から供給される原料ガスの供給と、排気装置４０２５による排気とを繰り
返すことで薄膜を基板表面に形成する。また、該薄膜の形成において、さらに原料供給部
４０２１ｂから供給される原料ガスの供給と、排気装置４０２５による排気を行ってもよ
い。ヒータ４０２７の温度は、形成される膜種、原料ガス、所望の膜質、基板や、そこの
設けられている膜や素子の耐熱性に応じて適宜決定すればよい。例えば、ヒータ４０２７
の温度を２００℃以上３００℃以下に設定して成膜してもよいし、３００℃以上５００℃
以下に設定して成膜してもよい。
ヒータ４０２７を用いて基板４０３０を加熱しながら成膜することで、後工程で必要な
基板４０３０の加熱処理を省略することができる。すなわち、ヒータ４０２７が設けられ
たチャンバー４０２０、または成膜装置４０００を用いることで、基板４０３０上の膜の
形成と、基板４０３０の加熱処理を兼ねることができる。
図１５Ｂに示す成膜装置では、原料供給部４０２１、および４０３１で用いる原料（揮
発性有機金属化合物など）を適宜選択することにより、図２および図３で示した酸化シリ
コンなどを成膜することができる。酸化シリコンを成膜する場合、第１の原料供給部４０
２１からシリコンを含むプリカーサが供給される。シリコンを含むプリカーサとしては、
前述のプリカーサを用いることができる。また、原料供給部４０３１からは、リアクタン
トが供給される。リアクタントとして、例えば、オゾンおよび酸素の少なくとも１つを含
む酸化剤を用いることができる。また、当該酸化剤は水素を含まないことが好ましい。
図１６は、成膜装置４０００に用いることができるＡＬＤ装置の異なる構成について説
明する。なお、図１５Ｂに示したＡＬＤ装置と同様の構成や、その機能については詳細な
説明を省略する場合がある。
図１６ＡはＰＥＡＬＤ装置の一態様を示す模式図である。ＰＥＡＬＤ装置４１００は、
反応室４１２０と反応室４１２０上部に、プラズマ生成室４１１１が設けられている。反
応室４１２０は、チャンバーと呼ぶことができる。または、反応室４１２０とプラズマ生
成室４１１１を合わせてチャンバーと呼ぶことができる。反応室４１２０は、原料導入口
４１２３と、原料排出口４１２４を有し、プラズマ生成室４１１１は、原料導入口４１３
３を有する。また、プラズマ生成装置４１２８によりＲＦ等の高周波や、マイクロ波をプ
ラズマ生成室４１１１に導入されたガスに印加し、プラズマ生成室４１１１内にプラズマ
４１３１を生成することができる。マイクロ波を用いてプラズマ４１３１を生成する場合
、代表的には周波数２．４５ＧＨｚのマイクロ波が用いられる。このようなマイクロ波を
用いて生成されたプラズマをＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏ
ｎａｎｃｅ）プラズマと呼ぶ場合がある。また、反応室４１２０は、基板ホルダ４１２６
を有し、その上に基板４１３０が配置される。原料導入口４１２３から導入された原料ガ
スは、反応室４１２０に設けられたヒータからの熱により分解され、基板４１３０上に堆
積する。また、原料導入口４１３３から導入された原料ガスは、プラズマ生成装置４１２
８によりプラズマ状態となる。プラズマ状態となった原料ガスは、基板４１３０表面に到
達するまでに電子や他の分子と再結合し、ラジカル状態となり基板４１３０に到達する。
このように、ラジカルを利用して成膜を行うＡＬＤ装置を、ラジカルＡＬＤ（Ｒａｄｉｃ
ａｌ－Ｅｎｈａｎｃｅｄ ＡＬＤ）装置と呼ぶ場合もある。また、ＰＥＡＬＤ装置４１０
０では、プラズマ生成室４１１１を反応室４１２０の上部に設ける構成を示しているが、
本実施の形態はこれに限定されない。プラズマ生成室４１１１を反応室４１２０の側面に
隣接して設けてもよい。
図１６ＢはＰＥＡＬＤ装置の一態様を示す模式図である。ＰＥＡＬＤ装置４２００は、
チャンバー４２２０を有している。チャンバー４２２０は、電極４２１３、原料排出口４
２２４、基板ホルダ４２２６を有し、その上に基板４２３０が配置される。電極４２１３
は、原料導入口４２２３と、導入された原料ガスをチャンバー４２２０内に供給するシャ
ワーヘッド４２１４を有している。また、電極４２１３には、コンデンサ４２１７を介し
て高周波を印加できる電源４２１５が接続されている。基板ホルダ４２２６には、一定の
電位、または高周波が印加される機構が設けられていてもよい。あるいは、基板ホルダ４
２２６は、フローティングでもよいし、接地されていてもよい。電極４２１３、および基
板ホルダ４２２６は、それぞれプラズマ４２３１を生成するための上部電極、および下部
電極として機能する。原料導入口４２２３から導入された原料ガスは、チャンバー４２２
０に設けられたヒータからの熱により分解され、基板４２３０上に堆積する。または、原
料導入口４２２３から導入された原料ガスは、電極４２１３、および基板ホルダ４２２６
の間でプラズマ状態となる。プラズマ状態となった原料ガスは、プラズマ４２３１と基板
４２３０の間に生じる電位差（イオンシースともいう）により基板４２３０に入射する。
図１６Ｃは、図１６Ｂとは異なるＰＥＡＬＤ装置の一態様を示す模式図である。ＰＥＡ
ＬＤ装置４３００は、チャンバー４３２０を有している。チャンバー４３２０は、電極４
３１３、原料排出口４３２４、基板ホルダ４３２６を有し、その上に基板４３３０が配置
される。電極４３１３は、原料導入口４３２３と、導入された原料ガスをチャンバー４３
２０内に供給するシャワーヘッド４３１４を有している。また、電極４３１３には、コン
デンサ４３１７を介して高周波を印加できる電源４３１５が接続されている。基板ホルダ
４３２６には、一定の電位、または高周波が印加される機構が設けられていてもよい。あ
るいは、基板ホルダ４３２６は、フローティングでもよいし、接地されていてもよい。電
極４３１３、および基板ホルダ４３２６は、それぞれプラズマ４３３１を生成するための
上部電極、および下部電極として機能する。ＰＥＡＬＤ装置４３００は、電極４３１３と
基板ホルダ４３２６の間に、コンデンサ４３２２を介して高周波を印加できる電源４３２
１が接続されたメッシュ４３１９を有している点で、ＰＥＡＬＤ装置４２００と異なる。
メッシュ４３１９を設けることで、基板４１３０からプラズマ４２３１を離すことができ
る。原料導入口４３２３から導入された原料ガスは、チャンバー４３２０に設けられたヒ
ータからの熱により分解され、基板４３３０上に堆積する。または、原料導入口４３２３
から導入された原料ガスは、電極４３１３、および基板ホルダ４３２６の間でプラズマ状
態となる。プラズマ状態となった原料ガスは、メッシュ４３１９により電荷が除去され、
ラジカルなどの電気的に中性な状態で基板４１３０に到達する。このため、イオンの入射
やプラズマによる損傷が抑制された成膜を行うことができる。
＜成膜シーケンス＞
図１７Ａに、図１５Ｂに示すＡＬＤ装置を用いた成膜シーケンスを示す。まず、チャン
バー４０２０内の基板ホルダ４０２６に基板４０３０をセットする（Ｓ１０１）。次に、
ヒータ４０２７の温度調節を行う（Ｓ１０２）。次に、基板４０３０の温度が基板面内で
一様になるように基板４０３０を基板ホルダ４０２６上で保持する（Ｓ１０３）。次に、
チャンバー４０２０にパージを挟みながら、プリカーサおよびリアクタントを交互に導入
し、基板４０３０上に成膜を行う（Ｓ１０４）。また、Ｓ１０３とＳ１０４の間に、チャ
ンバー４０２０内部を酸素雰囲気にする処理を行ってもよい。基板４０３０のセット、お
よび保持後に、チャンバー４０２０内部を酸素雰囲気とすることで、基板４０３０および
基板４０３０上に設けられた膜に酸素を添加できる場合がある。また、成膜前の基板４０
３０および基板４０３０上に設けられた膜から水素を脱離できる場合がある。基板４０３
０中、または膜中の水素が、基板４０３０中、または膜中に添加された酸素と反応し、水
（Ｈ２Ｏ）となって基板４０３０、または膜から離脱する場合がある。
図１７Ｂは、上記成膜シーケンスの具体例を示している。上記Ｓ１０１乃至Ｓ１０３に
従って、基板４０３０を基板ホルダ４０２６にセットし、ヒータ４０２７の温度調整、お
よび基板４０３０の保持を行う。
次に、プリカーサ、およびリアクタントを交互に導入し、基板４０３０上に成膜を行う
（Ｓ１０４）。プリカーサ、およびリアクタントの導入は、それぞれパルス状に行われる
。図１７Ｂでは、プリカーサ、およびリアクタントの導入をそれぞれＯＮで示し、原料ガ
スが導入されていない期間をＯＦＦで示している。プリカーサ、およびリアクタントが、
いずれも導入されていない期間では、チャンバー４０２０内をパージする。チャンバー４
０２０にプリカーサを導入するパルス時間は、０．１秒以上１秒以下、好ましくは、０．
１秒以上０．５秒以下とするのが好ましい。また、プリカーサが導入されていない期間、
すなわちチャンバー４０２０内をパージする時間は、０．０５秒以上３０秒以下、好まし
くは、１秒以上２０秒以下とする。チャンバー４０２０にリアクタントを導入するパルス
時間は、０．１秒以上３０秒以下、好ましくは、０．３秒以上１５秒以下とするのが好ま
しい。また、リアクタントが導入されていない期間、すなわちチャンバー４０２０内をパ
ージする時間は、０．０５秒以上３０秒以下、好ましくは、１秒以上２０秒以下とする。
成膜は、プリカーサの導入、プリカーサの排気、リアクタントの導入、リアクタントの
排気を１サイクル（ｃｙｃｌｅ）とし、これを繰り返すことで、所望の膜厚を有する膜が
形成される。
また、Ｓ１０３とＳ１０４の間に、チャンバー４０２０内部を酸素雰囲気にする処理を
行う場合、チャンバー４０２０にリアクタントを導入してもよい。リアクタントとして、
酸化剤として機能する、オゾン（Ｏ３）、酸素（Ｏ２）、および水（Ｈ２Ｏ）から選ばれ
た一、または複数を導入するのが好ましい。本実施の形態では、リアクタントとして、オ
ゾン（Ｏ３）、および酸素（Ｏ２）を用いる。このとき、リアクタントは、Ｓ１０４に示
す方法と同様にパルス状に導入されることが好ましいが、本発明はこれに限らない。リア
クタントは、連続的に導入されてもよい。リアクタントが導入されていない期間では、チ
ャンバー４０２０内をパージする。チャンバー４０２０にリアクタントを導入するパルス
時間は、０．１秒以上３０秒以下、好ましくは、０．３秒以上１５秒以下とするのが好ま
しい。また、リアクタントが導入されていない期間、すなわちチャンバー４０２０内をパ
ージする時間は、１秒以上３０秒以下、好ましくは、１秒以上２０秒以下とする。チャン
バー４０２０に酸化剤などのリアクタントを導入することで、基板４０３０、または基板
４０３０上に設けられた膜は、酸化剤などのリアクタントに曝される。
なお、基板４０３０のセット（Ｓ１０１）後に、ヒータ４０２７の温度調節が不要な場
合は省略してもよい。また、基板４０３０の保持（Ｓ１０３）後に、チャンバー４０２０
内部を酸素雰囲気にする必要が無い場合は、省略してもよい。
以上のようなＡＬＤ装置を用いて絶縁膜２５０Ａを成膜することで、図２および図３に
示したようなモデルで絶縁膜２５０Ａを成膜することができる。これにより、絶縁膜２５
０Ａ、絶縁体２８０、および酸化物２３０の水素濃度を低減することができる。これによ
り、酸化物２３０中のキャリア濃度を１．０×１０１６／ｃｍ３以下、好ましくは１．０
×１０１３／ｃｍ３未満にすることができる。このような酸化物２３０を用いたトランジ
スタは、ノーマリーオフ特性にすることができ、良好な電気特性および信頼性を有する半
導体装置を構成することができる。
次に、導電膜２６０Ａａおよび導電膜２６０Ａｂを成膜する。導電膜２６０Ａａおよび
導電膜２６０Ａｂの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡ
ＬＤ法などを用いて行うことができる。例えば、ＣＶＤ法を用いることが好ましい。本実
施の形態では、ＡＬＤ法を用いて、導電膜２６０Ａａを成膜し、ＣＶＤ法を用いて導電膜
２６０Ａｂを成膜する（図１２参照）。
次に、ＣＭＰ処理によって、酸化膜２３０Ｃ、絶縁膜２５０Ａ、導電膜２６０Ａａおよ
び導電膜２６０Ａｂを絶縁体２８０が露出するまで研磨することによって、酸化物２３０
ｃ、絶縁体２５０および導電体２６０（導電体２６０ａおよび導電体２６０ｂ）を形成す
る（図１３参照）。
次に、加熱処理を行ってもよい。本実施の形態では、窒素雰囲気にて４００℃の温度で
１時間の処理を行う。該加熱処理によって、絶縁体２５０および絶縁体２８０中の水分濃
度および水素濃度を低減させることができる。
次に、導電体２６０上、酸化物２３０ｃ上、絶縁体２５０上、および絶縁体２８０上に
、絶縁体２８２を形成する。絶縁体２８２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢ
Ｅ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる（図１４参照）。絶縁体
２８２となる絶縁膜としては、例えば、スパッタリング法によって、酸化アルミニウムを
成膜することが好ましい。スパッタリング法を用いて、酸素を含む雰囲気で絶縁体２８２
の成膜を行うことで、成膜しながら、絶縁体２８０に酸素を添加することができる。この
とき、基板加熱を行いながら、絶縁体２８０を成膜することが好ましい。また、導電体２
６０の上面に接して、絶縁体２８２を形成することで、この後の加熱処理において、絶縁
体２８０が有する酸素が導電体２６０へ吸収されることを抑制することができるので好ま
しい。
次に、絶縁体２８２上に絶縁体２８３を成膜する（図１４参照）。絶縁体２８３も、絶
縁体２５０と同様に、ＰＥＡＬＤ法を用いて成膜することが好ましい。絶縁体２８３とし
て、窒化シリコン、または窒化酸化シリコンを成膜することが好ましい。絶縁体２８３の
成膜は、図２および図３に示すのと同様の方法で行えばよいが、リアクタント２０として
窒素ラジカルを用いる。窒素ラジカルは、窒素ガスをプラズマ化することで得られる。な
お、窒素プラズマ中には、窒素が、分子、ラジカル、またはイオンなどの状態で含まれる
。例えば、窒素ガスに、ＲＦ等の高周波や、マイクロ波を印加することで、窒素ラジカル
を含む窒素プラズマを生成することができる。このとき、リアクタント２０は水素を含ま
ないことが好ましい。
次に、加熱処理を行ってもよい。本実施の形態では、窒素雰囲気にて４００℃の温度で
１時間の処理を行う。当該加熱処理によって、絶縁体２８２の成膜によって添加された酸
素を絶縁体２８０へ拡散させ、さらに酸化物２３０ｃを介して、酸化物２３０ａ、および
酸化物２３０ｂへ供給することができる。なお、当該加熱処理は、絶縁体２８３の成膜後
に限らず、絶縁体２８２の成膜後に行ってもよい。
ここで、図３を用いて示したように、電磁波２９２を酸化物２３０、絶縁体２５０、絶
縁体２８０、絶縁体２８２および絶縁体２８３に照射してもよい（図１４参照）。ここで
、電磁波２９２としては、マイクロ波、またはＲＦ等の高周波を用いればよい。照射され
た電磁波２９２は、酸化物２３０、絶縁体２５０および絶縁体２８０中に浸透して、これ
らの中のＶＯＨを除去する。このとき発生した水素の一部は、酸素と結合してＨ２Ｏとし
て、酸化物２３０、および絶縁体２８０から除去される場合がある。また、水素の一部は
、導電体２４２にゲッタリングされる場合がある。また、電磁波２９２の照射の際に、電
磁波２９２によって酸素ガスをプラズマ化し、酸素ラジカルを形成してもよい。つまり、
酸化物２３０、絶縁体２５０、絶縁体２８０、絶縁体２８２および絶縁体２８３ａに酸素
を有する雰囲気でプラズマ処理を行ってもよい。以上のようにして、酸化物２３０、絶縁
体２５０および絶縁体２８０中の水素濃度を低減することができる。
なお、電磁波２９２の照射は、絶縁体２８３の成膜後に限られるものではない。例えば
、導電体２６０の形成直後に行ってもよいし、絶縁体２８２の成膜後に行ってもよい。ま
た、例えば、図２および図３に示すような、絶縁体２８３成膜のリアクタントの導入工程
で行ってもよい。
次に絶縁体２８３上に、絶縁体２７４を成膜してもよい。絶縁体２７４の成膜は、スパ
ッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことが
できる。
次に絶縁体２７４上に、絶縁体２８１を成膜してもよい。絶縁体２８１の成膜は、スパ
ッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことが
できる。絶縁体２８１としては、例えば、スパッタリング法によって、窒化シリコンを成
膜することが好ましい。
次に、絶縁体２７２、絶縁体２７３、絶縁体２８０、絶縁体２８２、絶縁体２８３、絶
縁体２７４および絶縁体２８１に、導電体２４２ａおよび導電体２４２ｂに達する開口を
形成する。当該開口の形成は、リソグラフィー法を用いて行えばよい。
次に、絶縁体２４１となる絶縁膜を成膜し、当該絶縁膜を異方性エッチングして絶縁体
２４１を形成する。当該絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬ
Ｄ法、またはＡＬＤ法などを用いて行うことができる。絶縁体２４１となる絶縁膜として
は、酸素の透過を抑制する機能を有する絶縁膜を用いることが好ましい。例えば、上記の
絶縁体２８３の成膜と同様に、ＰＥＡＬＤ法を用いて、窒化シリコンを成膜することが好
ましい。窒化シリコンは水素に対するブロッキング性が高いので好ましい。
また、絶縁体２４１となる絶縁膜の異方性エッチングとしては、例えばドライエッチン
グ法などを用いればよい。開口の側壁部に絶縁体２４１を設けることで、外方からの酸素
の透過を抑制し、次に形成する導電体２４０ａおよび導電体２４０ｂの酸化を防止するこ
とができる。また、導電体２４０ａおよび導電体２４０ｂから、水、水素などの不純物が
外部に拡散することを防ぐことができる。
次に、導電体２４０ａおよび導電体２４０ｂとなる導電膜を成膜する。導電体２４０ａ
および導電体２４０ｂとなる導電膜は、水、水素など不純物の透過を抑制する機能を有す
る導電体を含む積層構造とすることが望ましい。たとえば、窒化タンタル、窒化チタンな
どと、タングステン、モリブデン、銅など、と、の積層とすることができる。導電体２４
０となる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬ
Ｄ法などを用いて行うことができる。
次に、ＣＭＰ処理を行うことで、導電体２４０ａおよび導電体２４０ｂとなる導電膜の
一部を除去し、絶縁体２８１を露出する。その結果、上記開口のみに、当該導電膜が残存
することで上面が平坦な導電体２４０ａおよび導電体２４０ｂを形成することができる（
図１参照）。なお、当該ＣＭＰ処理により、絶縁体２８１の一部が除去される場合がある
。
次に、導電体２４６となる導電膜を成膜する。導電体２４６となる導電膜の成膜は、ス
パッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことが
できる。
次に、導電体２４６となる導電膜をリソグラフィー法によって加工し、導電体２４０ａ
の上面と接する導電体２４６ａおよび導電体２４０ｂの上面と接する導電体２４６ｂを形
成する（図１参照）。
以上により、図１に示すトランジスタ２００を有する半導体装置を作製することができ
る。図５乃至図１４に示すように、本実施の形態に示す半導体装置の作製方法を用いるこ
とで、トランジスタ２００を作製することができる。
本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。
または、本発明の一態様により、ノーマリーオフの電気特性を有する半導体装置を提供す
ることができる。または、本発明の一態様により、信頼性が良好な半導体装置を提供する
ことができる。本発明の一態様により、オン電流の大きい半導体装置を提供することがで
きる。または、本発明の一態様により、高い周波数特性を有する半導体装置を提供するこ
とができる。または、本発明の一態様により、微細化または高集積化が可能な半導体装置
を提供することができる。または、本発明の一態様により、オフ電流の小さい半導体装置
を提供することができる。または、本発明の一態様により、消費電力が低減された半導体
装置を提供することができる。または、本発明の一態様により、生産性の高い半導体装置
を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態および他の実施例に示す
構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、半導体装置の一形態を、図１８および図１９を用いて説明する。
［記憶装置１］
本発明の一態様である容量素子を使用した、半導体装置（記憶装置）の一例を図１８に
示す。本発明の一態様の半導体装置は、トランジスタ２００はトランジスタ３００の上方
に設けられ、容量素子１００はトランジスタ３００、およびトランジスタ２００の上方に
設けられている。なお、トランジスタ２００として、先の実施の形態で説明したトランジ
スタ２００を用いることができる。
トランジスタ２００は、酸化物半導体を有する半導体層にチャネルが形成されるトラン
ジスタである。トランジスタ２００は、オフ電流が小さいため、これを記憶装置に用いる
ことにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動
作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、記憶装置の
消費電力を十分に低減することができる。
図１８に示す半導体装置において、配線１００１はトランジスタ３００のソースと電気
的に接続され、配線１００２はトランジスタ３００のドレインと電気的に接続されている
。また、配線１００３はトランジスタ２００のソースおよびドレインの一方と電気的に接
続され、配線１００４はトランジスタ２００の第１のゲートと電気的に接続され、配線１
００６はトランジスタ２００の第２のゲートと電気的に接続されている。そして、トラン
ジスタ３００のゲート、およびトランジスタ２００のソースおよびドレインの他方は、容
量素子１００の電極の一方と電気的に接続され、配線１００５は容量素子１００の電極の
他方と電気的に接続されている。
また、図１８に示す記憶装置は、マトリクス状に配置することで、メモリセルアレイを
構成することができる。
＜トランジスタ３００＞
トランジスタ３００は、基板３１１上に設けられ、ゲートとして機能する導電体３１６
、ゲート絶縁体として機能する絶縁体３１５、基板３１１の一部からなる半導体領域３１
３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低
抵抗領域３１４ｂを有する。トランジスタ３００は、ｐチャネル型、あるいはｎチャネル
型のいずれでもよい。
ここで、図１８に示すトランジスタ３００はチャネルが形成される半導体領域３１３（
基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面および上面を、絶
縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は
仕事関数を調整する材料を用いてもよい。このようなトランジスタ３００は半導体基板の
凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接
して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、こ
こでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工し
て凸形状を有する半導体膜を形成してもよい。
なお、図１８に示すトランジスタ３００は一例であり、その構造に限定されず、回路構
成や駆動方法に応じて適切なトランジスタを用いればよい。
＜容量素子１００＞
容量素子１００は、トランジスタ２００の上方に設けられる。容量素子１００は、第１
の電極として機能する導電体１１０と、第２の電極として機能する導電体１２０、および
誘電体として機能する絶縁体１３０とを有する。
また、例えば、導電体２４０上に設けた導電体１１２と、導電体１１０は、同時に形成
することができる。なお、導電体１１２は、容量素子１００、トランジスタ２００、また
はトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。
図１８では、導電体１１２、および導電体１１０は単層構造を示したが、当該構成に限
定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高
い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性
が高い導電体を形成してもよい。
また、絶縁体１３０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン
、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒
化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフ
ニウムなどを用いればよく、積層または単層で設けることができる。
例えば、絶縁体１３０には、酸化窒化シリコンなどの絶縁耐力が大きい材料と、高誘電
率（ｈｉｇｈ－ｋ）材料との積層構造を用いることが好ましい。当該構成により、容量素
子１００は、高誘電率（ｈｉｇｈ－ｋ）の絶縁体を有することで、十分な容量を確保でき
、絶縁耐力が大きい絶縁体を有することで、絶縁耐力が向上し、容量素子１００の静電破
壊を抑制することができる。
なお、高誘電率（ｈｉｇｈ－ｋ）材料（高い比誘電率の材料）の絶縁体としては、酸化
ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する
酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウム
を有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハ
フニウムを有する窒化物などがある。
一方、絶縁耐力が大きい材料（低い比誘電率の材料）としては、酸化シリコン、酸化窒
化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を
添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリ
コンまたは樹脂などがある。
＜配線層＞
各構造体の間には、層間膜、配線、およびプラグ等が設けられた配線層が設けられてい
てもよい。また、配線層は、設計に応じて複数層設けることができる。ここで、プラグま
たは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場
合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体
物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の
一部がプラグとして機能する場合もある。
例えば、トランジスタ３００上には、層間膜として、絶縁体３２０、絶縁体３２２、絶
縁体３２４、および絶縁体３２６が順に積層して設けられている。また、絶縁体３２０、
絶縁体３２２、絶縁体３２４、および絶縁体３２６には容量素子１００、またはトランジ
スタ２００と電気的に接続する導電体３２８、および導電体３３０等が埋め込まれている
。なお、導電体３２８、および導電体３３０はプラグ、または配線として機能する。
また、層間膜として機能する絶縁体は、その下方の凹凸形状を被覆する平坦化膜として
機能してもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（
ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図１８にお
いて、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。
また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されて
いる。導電体３５６は、プラグ、または配線として機能する。
同様に、絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６には、導電
体２１８、及びトランジスタ２００を構成する導電体（導電体２０５）等が埋め込まれて
いる。なお、導電体２１８は、容量素子１００、またはトランジスタ３００と電気的に接
続するプラグ、または配線としての機能を有する。さらに、導電体１２０、および絶縁体
１３０上には、絶縁体１５０が設けられている。
ここで、上記実施の形態に示す絶縁体２４１と同様に、プラグとして機能する導電体２
１８の側面に接して絶縁体２１７が設けられる。絶縁体２１７は、絶縁体２１０、絶縁体
２１２、絶縁体２１４、および絶縁体２１６に形成された開口の内壁に接して設けられて
いる。つまり、絶縁体２１７は、導電体２１８と、絶縁体２１０、絶縁体２１２、絶縁体
２１４、および絶縁体２１６と、の間に設けられている。なお、導電体２０５は導電体２
１８と並行して形成することができるので、導電体２０５の側面に接して絶縁体２１７が
形成される場合もある。
絶縁体２１７としては、例えば、窒化シリコン、酸化アルミニウム、または窒化酸化シ
リコンなどの絶縁体を用いればよい。絶縁体２１７は、絶縁体２１２、絶縁体２１４、お
よび絶縁体２２２に接して設けられるので、絶縁体２１０または絶縁体２１６などから水
または水素などの不純物が、導電体２１８を通じて酸化物２３０に混入するのを抑制する
ことができる。特に、窒化シリコンは水素に対するブロッキング性が高いので好適である
。また、絶縁体２１０または絶縁体２１６に含まれる酸素が導電体２１８に吸収されるの
を防ぐことができる。
絶縁体２１７は、絶縁体２４１と同様の方法で形成することができる。例えば、ＰＥＡ
ＬＤ法を用いて、窒化シリコンを成膜し、異方性エッチングを用いて導電体３５６に達す
る開口を形成すればよい。
層間膜として用いることができる絶縁体としては、絶縁性を有する酸化物、窒化物、酸
化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
例えば、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線
間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料
を選択するとよい。
例えば、絶縁体１５０、絶縁体２１０、絶縁体３５２、および絶縁体３５４等には、比
誘電率の低い絶縁体を有することが好ましい。例えば、当該絶縁体は、窒化酸化シリコン
、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素お
よび窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有するこ
とが好ましい。または、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリ
コン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭
素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂との積層
構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であ
るため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすること
ができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロ
ン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑
制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にするこ
とができる。従って、絶縁体２１４、絶縁体２１２および絶縁体３５０等には、水素など
の不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。
水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、
ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩
素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオ
ジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。
具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、
酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリ
ウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タン
タルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる
。
配線、プラグに用いることができる導電体としては、アルミニウム、クロム、銅、銀、
金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナ
ジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ル
テニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リ
ン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、
ニッケルシリサイドなどのシリサイドを用いてもよい。
例えば、導電体３２８、導電体３３０、導電体３５６、導電体２１８、および導電体１
１２等としては、上記の材料で形成される金属材料、合金材料、金属窒化物材料、または
金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と
導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、
タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材
料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすること
ができる。
＜酸化物半導体が設けられた層の配線、またはプラグ＞
なお、トランジスタ２００に、酸化物半導体を用いる場合、酸化物半導体の近傍に過剰
酸素領域を有する絶縁体が設けることがある。その場合、該過剰酸素領域を有する絶縁体
と、該過剰酸素領域を有する絶縁体に設ける導電体との間に、バリア性を有する絶縁体を
設けることが好ましい。
例えば、図１８では、過剰酸素を有する絶縁体２２４および絶縁体２８０と、導電体２
４０との間に、絶縁体２４１を設けるとよい。絶縁体２４１と、絶縁体２２２、絶縁体２
７２、および絶縁体２７３とが接して設けられることで、絶縁体２２４、およびトランジ
スタ２００は、バリア性を有する絶縁体により、封止する構造とすることができる。さら
に、絶縁体２４１は、絶縁体２８０の一部とも接することが好ましい。絶縁体２４１が、
絶縁体２７４まで延在していることで、酸素や不純物の拡散を、より抑制することができ
る。
つまり、絶縁体２４１を設けることで、絶縁体２２４および絶縁体２８０が有する過剰
酸素が、導電体２４０に吸収されることを抑制することができる。また、絶縁体２４１を
有することで、不純物である水素が、導電体２４０を介して、トランジスタ２００へ拡散
することを抑制することができる。
なお、絶縁体２４１としては、水または水素などの不純物、および酸素の拡散を抑制す
る機能を有する絶縁性材料を用いるとよい。例えば、窒化シリコン、窒化酸化シリコン、
酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。特に、窒化シリコ
ンは水素に対するブロッキング性が高いため好ましい。また、他にも、例えば、酸化マグ
ネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸
化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物などを用いることができ
る。
以上が構成例についての説明である。本構成を用いることで、酸化物半導体を有するト
ランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向
上させることができる。または、オン電流が大きい酸化物半導体を有するトランジスタを
提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを
提供することができる。または、消費電力が低減された半導体装置を提供することができ
る。
［記憶装置２］
本発明の一態様である半導体装置を使用した、記憶装置の一例を図１９に示す。図１９
に示す記憶装置は、図１８で示したトランジスタ２００、トランジスタ３００、および容
量素子１００を有する半導体装置に加え、トランジスタ４００を有している。
トランジスタ４００は、トランジスタ２００の第２のゲート電圧を制御することができ
る。例えば、トランジスタ４００の第１のゲート及び第２のゲートをソースとダイオード
接続し、トランジスタ４００のソースと、トランジスタ２００の第２のゲートを接続する
構成とする。当該構成でトランジスタ２００の第２のゲートの負電位を保持するとき、ト
ランジスタ４００の第１のゲート－ソース間の電圧および、第２のゲートーソース間の電
圧は、０Ｖになる。トランジスタ４００において、第２のゲート電圧及び第１のゲート電
圧が０Ｖのときのドレイン電流が非常に小さいため、トランジスタ２００およびトランジ
スタ４００に電源供給をしなくても、トランジスタ２００の第２のゲートの負電位を長時
間維持することができる。これにより、トランジスタ２００、およびトランジスタ４００
を有する記憶装置は、長期にわたり記憶内容を保持することが可能である。
従って、図１９において、配線１００１はトランジスタ３００のソースと電気的に接続
され、配線１００２はトランジスタ３００のドレインと電気的に接続されている。また、
配線１００３はトランジスタ２００のソースおよびドレインの一方と電気的に接続され、
配線１００４はトランジスタ２００のゲートと電気的に接続され、配線１００６はトラン
ジスタ２００のバックゲートと電気的に接続されている。そして、トランジスタ３００の
ゲート、およびトランジスタ２００のソースおよびドレインの他方は、容量素子１００の
電極の一方と電気的に接続され、配線１００５は容量素子１００の電極の他方と電気的に
接続されている。配線１００７はトランジスタ４００のソースと電気的に接続され、配線
１００８はトランジスタ４００のゲートと電気的に接続され、配線１００９はトランジス
タ４００のバックゲートと電気的に接続され、配線１０１０はトランジスタ４００のドレ
インと電気的に接続されている。ここで、配線１００６、配線１００７、配線１００８、
及び配線１００９が電気的に接続されている。
また、図１９に示す記憶装置は、図１８に示す記憶装置と同様に、マトリクス状に配置
することで、メモリセルアレイを構成することができる。なお、１個のトランジスタ４０
０は、複数のトランジスタ２００の第２のゲート電圧を制御することができる。そのため
、トランジスタ４００は、トランジスタ２００よりも、少ない個数を設けるとよい。
＜トランジスタ４００＞
トランジスタ４００は、トランジスタ２００と、同じ層に形成されており、並行して作
製することができるトランジスタである。トランジスタ４００は、第１のゲートとして機
能する導電体４６０（導電体４６０ａ、および導電体４６０ｂ）と、第２のゲートとして
機能する導電体４０５（導電体４０５ａ、および導電体４０５ｂ）と、ゲート絶縁層とし
て機能する絶縁体２２２、および絶縁体４５０と、チャネル形成領域を有する酸化物４３
０ｃと、ソースとして機能する導電体４４２ａ、酸化物４４３ａ、酸化物４３１ａ、およ
び酸化物４３１ｂと、ドレインとして機能する導電体４４２ｂ、酸化物４４３ｂ、酸化物
４３２ａ、および酸化物４３２ｂと、プラグとして機能する導電体４４０（導電体４４０
ａ、および導電体４４０ｂ）、および導電体４４０のバリア絶縁膜として機能する絶縁体
４４１（絶縁体４４１ａ、および絶縁体４４１ｂ）と、を有する。
トランジスタ４００において、導電体４０５は、導電体２０５と、同じ層である。酸化
物４３１ａ、および酸化物４３２ａは、酸化物２３０ａと、同じ層であり、酸化物４３１
ｂ、および酸化物４３２ｂは、酸化物２３０ｂと、同じ層である。導電体４４２は、導電
体２４２と、同じ層である。酸化物４４３は、酸化物２４３と、同じ層である。酸化物４
３０ｃは、酸化物２３０ｃと、同じ層である。絶縁体４５０は、絶縁体２５０と、同じ層
である。導電体４６０は、導電体２６０と、同じ層である。導電体４４０は、導電体２４
０と、同じ層である。絶縁体４４１は、絶縁体２４１と、同じ層である。
なお、同じ層に形成された構造体は、同時に形成することができる。例えば、酸化物４
３０ｃは、酸化物２３０ｃとなる酸化膜を加工することで、形成することができる。
トランジスタ４００の活性層として機能する酸化物４３０ｃは、酸化物２３０などと同
様に、酸素欠損が低減され、水素または水などの不純物が低減されている。これにより、
トランジスタ４００のしきい値電圧を０Ｖより大きくし、オフ電流を低減し、第２のゲー
ト電圧及び第１のゲート電圧が０Ｖのときのドレイン電流を非常に小さくすることができ
る。
＜ダイシングライン＞
以下では、大面積基板を半導体素子ごとに分断することによって、複数の半導体装置を
チップ状で取り出す場合に設けられるダイシングライン（スクライブライン、分断ライン
、又は切断ラインと呼ぶ場合がある）について説明する。分断方法としては、例えば、ま
ず、基板に半導体素子を分断するための溝（ダイシングライン）を形成した後、ダイシン
グラインにおいて切断し、複数の半導体装置に分断（分割）する場合がある。
ここで、例えば、図１９に示すように、絶縁体２７２と、絶縁体２２２とが接する領域
をダイシングラインとなるように設計することが好ましい。つまり、複数のトランジスタ
２００を有するメモリセル、およびトランジスタ４００の外縁に設けられるダイシングラ
インとなる領域近傍において、絶縁体２２４に開口を設ける。また、絶縁体２２４の側面
を覆うように、絶縁体２７２を設ける。
つまり、上記絶縁体２２４に設けた開口において、絶縁体２２２と、絶縁体２７２とが
接する。例えば、このとき、絶縁体２２２と、絶縁体２７２とを同材料及び同方法を用い
て形成してもよい。絶縁体２２２、および絶縁体２７２を、同材料、および同方法で設け
ることで、密着性を高めることができる。例えば、酸化アルミニウムを用いることが好ま
しい。
当該構造により、絶縁体２２２、および絶縁体２７２で、絶縁体２２４、トランジスタ
２００、およびトランジスタ４００を包み込むことができる。絶縁体２２２、および絶縁
体２７２は、酸素、水素、及び水の拡散を抑制する機能を有しているため、本実施の形態
に示す半導体素子が形成された回路領域ごとに、基板を分断することにより、複数のチッ
プに加工しても、分断した基板の側面方向から、水素又は水などの不純物が混入し、トラ
ンジスタ２００、およびトランジスタ４００に拡散することを防ぐことができる。
また、当該構造により、絶縁体２２４の過剰酸素が絶縁体２７２、および絶縁体２２２
を介して外部に拡散することを防ぐことができる。従って、絶縁体２２４の過剰酸素は、
効率的にトランジスタ２００、またはトランジスタ４００におけるチャネルが形成される
酸化物に供給される。当該酸素により、トランジスタ２００、またはトランジスタ４００
におけるチャネルが形成される酸化物の酸素欠損を低減することができる。これにより、
トランジスタ２００、またはトランジスタ４００におけるチャネルが形成される酸化物を
欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。つまり、ト
ランジスタ２００、またはトランジスタ４００の電気特性の変動を抑制すると共に、信頼
性を向上させることができる。
本実施の形態に示す構成、方法などは、他の実施の形態および他の実施例に示す構成、
構造、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、図２０および図２１を用いて、本発明の一態様に係る、酸化物を半
導体に用いたトランジスタ（以下、ＯＳトランジスタと呼ぶ場合がある）、および容量素
子が適用されている記憶装置（以下、ＯＳメモリ装置と呼ぶ場合がある）について説明す
る。ＯＳメモリ装置は、少なくとも容量素子と、容量素子の充放電を制御するＯＳトラン
ジスタを有する記憶装置である。ＯＳトランジスタのオフ電流は極めて小さいので、ＯＳ
メモリ装置は優れた保持特性をもち、不揮発性メモリとして機能させることができる。
＜記憶装置の構成例＞
図２０ＡにＯＳメモリ装置の構成の一例を示す。記憶装置１４００は、周辺回路１４１
１、およびメモリセルアレイ１４７０を有する。周辺回路１４１１は、行回路１４２０、
列回路１４３０、出力回路１４４０、コントロールロジック回路１４６０を有する。
列回路１４３０は、例えば、列デコーダ、プリチャージ回路、センスアンプ、および書
き込み回路等を有する。プリチャージ回路は、配線をプリチャージする機能を有する。セ
ンスアンプは、メモリセルから読み出されたデータ信号を増幅する機能を有する。なお、
上記配線は、メモリセルアレイ１４７０が有するメモリセルに接続されている配線であり
、詳しくは後述する。増幅されたデータ信号は、出力回路１４４０を介して、データ信号
ＲＤＡＴＡとして記憶装置１４００の外部に出力される。また、行回路１４２０は、例え
ば、行デコーダ、ワード線ドライバ回路等を有し、アクセスする行を選択することができ
る。
記憶装置１４００には、外部から電源電圧として低電源電圧（ＶＳＳ）、周辺回路１４
１１用の高電源電圧（ＶＤＤ）、メモリセルアレイ１４７０用の高電源電圧（ＶＩＬ）が
供給される。また、記憶装置１４００には、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信
号ＡＤＤＲ、データ信号ＷＤＡＴＡが外部から入力される。アドレス信号ＡＤＤＲは、行
デコーダおよび列デコーダに入力され、ＷＤＡＴＡは書き込み回路に入力される。
コントロールロジック回路１４６０は、外部からの入力信号（ＣＥ、ＷＥ、ＲＥ）を処
理して、行デコーダ、列デコーダの制御信号を生成する。ＣＥは、チップイネーブル信号
であり、ＷＥは、書き込みイネーブル信号であり、ＲＥは、読み出しイネーブル信号であ
る。コントロールロジック回路１４６０が処理する信号は、これに限定されるものではな
く、必要に応じて、他の制御信号を入力すればよい。
メモリセルアレイ１４７０は、行列状に配置された、複数個のメモリセルＭＣと、複数
の配線を有する。なお、メモリセルアレイ１４７０と行回路１４２０とを接続している配
線の数は、メモリセルＭＣの構成、一列に有するメモリセルＭＣの数などによって決まる
。また、メモリセルアレイ１４７０と列回路１４３０とを接続している配線の数は、メモ
リセルＭＣの構成、一行に有するメモリセルＭＣの数などによって決まる。
なお、図２０Ａにおいて、周辺回路１４１１とメモリセルアレイ１４７０を同一平面上
に形成する例について示したが、本実施の形態はこれに限られるものではない。例えば、
図２０Ｂに示すように、周辺回路１４１１の一部の上に、メモリセルアレイ１４７０が重
なるように設けられてもよい。例えば、メモリセルアレイ１４７０の下に重なるように、
センスアンプを設ける構成にしてもよい。
図２１に上述のメモリセルＭＣに適用できるメモリセルの構成例について説明する。
［ＤＯＳＲＡＭ］
図２１Ａ乃至図２１Ｃに、ＤＲＡＭのメモリセルの回路構成例を示す。本明細書等にお
いて、１ＯＳトランジスタ１容量素子型のメモリセルを用いたＤＲＡＭを、ＤＯＳＲＡＭ
（Ｄｙｎａｍｉｃ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｒａｎｄｏｍ Ａｃｃｅ
ｓｓ Ｍｅｍｏｒｙ）と呼ぶ場合がある。図２１Ａに示す、メモリセル１４７１は、トラ
ンジスタＭ１と、容量素子ＣＡと、を有する。なお、トランジスタＭ１は、ゲート（フロ
ントゲートと呼ぶ場合がある）、及びバックゲートを有する。
トランジスタＭ１の第１端子は、容量素子ＣＡの第１端子と接続され、トランジスタＭ
１の第２端子は、配線ＢＩＬと接続され、トランジスタＭ１のゲートは、配線ＷＯＬと接
続され、トランジスタＭ１のバックゲートは、配線ＢＧＬと接続されている。容量素子Ｃ
Ａの第２端子は、配線ＣＡＬと接続されている。
配線ＢＩＬは、ビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線
ＣＡＬは、容量素子ＣＡの第２端子に所定の電位を印加するための配線として機能する。
データの書き込み時、及び読み出し時において、配線ＣＡＬには、低レベル電位を印加す
るのが好ましい。配線ＢＧＬは、トランジスタＭ１のバックゲートに電位を印加するため
の配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタ
Ｍ１のしきい値電圧を増減することができる。
また、メモリセルＭＣは、メモリセル１４７１に限定されず、回路構成の変更を行うこ
とができる。例えば、メモリセルＭＣは、図２１Ｂに示すメモリセル１４７２のように、
トランジスタＭ１のバックゲートが、配線ＢＧＬでなく、配線ＷＯＬと接続される構成に
してもよい。また、例えば、メモリセルＭＣは、図２１Ｃに示すメモリセル１４７３よう
に、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタＭ
１で構成されたメモリセルとしてもよい。
上記実施の形態に示す半導体装置をメモリセル１４７１等に用いる場合、トランジスタ
Ｍ１としてトランジスタ２００を用い、容量素子ＣＡとして容量素子１００を用いること
ができる。トランジスタＭ１としてＯＳトランジスタを用いることによって、トランジス
タＭ１のリーク電流を非常に低くすることができる。つまり、書き込んだデータをトラン
ジスタＭ１によって長時間保持することができるため、メモリセルのリフレッシュの頻度
を少なくすることができる。また、メモリセルのリフレッシュ動作を不要にすることがで
きる。また、リーク電流が非常に低いため、メモリセル１４７１、メモリセル１４７２、
メモリセル１４７３に対して多値データ、又はアナログデータを保持することができる。
また、ＤＯＳＲＡＭにおいて、上記のように、メモリセルアレイ１４７０の下に重なる
ように、センスアンプを設ける構成にすると、ビット線を短くすることができる。これに
より、ビット線容量が小さくなり、メモリセルの保持容量を低減することができる。
［ＮＯＳＲＡＭ］
図２１Ｄ乃至図２１Ｈに、２トランジスタ１容量素子のゲインセル型のメモリセルの回
路構成例を示す。図２１Ｄに示す、メモリセル１４７４は、トランジスタＭ２と、トラン
ジスタＭ３と、容量素子ＣＢと、を有する。なお、トランジスタＭ２は、フロントゲート
（単にゲートと呼ぶ場合がある）、及びバックゲートを有する。本明細書等において、ト
ランジスタＭ２にＯＳトランジスタを用いたゲインセル型のメモリセルを有する記憶装置
を、ＮＯＳＲＡＭ（Ｎｏｎｖｏｌａｔｉｌｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
ＲＡＭ）と呼ぶ場合がある。
トランジスタＭ２の第１端子は、容量素子ＣＢの第１端子と接続され、トランジスタＭ
２の第２端子は、配線ＷＢＬと接続され、トランジスタＭ２のゲートは、配線ＷＯＬと接
続され、トランジスタＭ２のバックゲートは、配線ＢＧＬと接続されている。容量素子Ｃ
Ｂの第２端子は、配線ＣＡＬと接続されている。トランジスタＭ３の第１端子は、配線Ｒ
ＢＬと接続され、トランジスタＭ３の第２端子は、配線ＳＬと接続され、トランジスタＭ
３のゲートは、容量素子ＣＢの第１端子と接続されている。
配線ＷＢＬは、書き込みビット線として機能し、配線ＲＢＬは、読み出しビット線とし
て機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＢの第２
端子に所定の電位を印加するための配線として機能する。データの書き込み時、データ保
持の最中、データの読み出し時において、配線ＣＡＬには、低レベル電位を印加するのが
好ましい。配線ＢＧＬは、トランジスタＭ２のバックゲートに電位を印加するための配線
として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ２の
しきい値電圧を増減することができる。
また、メモリセルＭＣは、メモリセル１４７４に限定されず、回路の構成を適宜変更す
ることができる。例えば、メモリセルＭＣは、図２１Ｅに示すメモリセル１４７５のよう
に、トランジスタＭ２のバックゲートが、配線ＢＧＬでなく、配線ＷＯＬと接続される構
成にしてもよい。また、例えば、メモリセルＭＣは、図２１Ｆに示すメモリセル１４７６
のように、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジ
スタＭ２で構成されたメモリセルとしてもよい。また、例えば、メモリセルＭＣは、図２
１Ｇに示すメモリセル１４７７のように、配線ＷＢＬと配線ＲＢＬを一本の配線ＢＩＬと
してまとめた構成であってもよい。
上記実施の形態に示す半導体装置をメモリセル１４７４等に用いる場合、トランジスタ
Ｍ２としてトランジスタ２００を用い、トランジスタＭ３としてトランジスタ３００を用
い、容量素子ＣＢとして容量素子１００を用いることができる。トランジスタＭ２として
ＯＳトランジスタを用いることによって、トランジスタＭ２のリーク電流を非常に低くす
ることができる。これにより、書き込んだデータをトランジスタＭ２によって長時間保持
することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。ま
た、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常
に低いため、メモリセル１４７４に多値データ、又はアナログデータを保持することがで
きる。メモリセル１４７５乃至１４７７も同様である。
なお、トランジスタＭ３は、チャネル形成領域にシリコンを有するトランジスタ（以下
、Ｓｉトランジスタと呼ぶ場合がある）であってもよい。Ｓｉトランジスタの導電型は、
ｎチャネル型としてもよいし、ｐチャネル型としてもよい。Ｓｉトランジスタは、ＯＳト
ランジスタよりも電界効果移動度が高くなる場合がある。よって、読み出しトランジスタ
として機能するトランジスタＭ３として、Ｓｉトランジスタを用いてもよい。また、トラ
ンジスタＭ３にＳｉトランジスタを用いることで、トランジスタＭ３の上に積層してトラ
ンジスタＭ２を設けることができるので、メモリセルの占有面積を低減し、記憶装置の高
集積化を図ることができる。
また、トランジスタＭ３はＯＳトランジスタであってもよい。トランジスタＭ２、Ｍ３
にＯＳトランジスタを用いた場合、メモリセルアレイ１４７０をｎ型トランジスタのみを
用いて回路を構成することができる。
また、図２１Ｈに３トランジスタ１容量素子のゲインセル型のメモリセルの一例を示す
。図２１Ｈに示すメモリセル１４７８は、トランジスタＭ４乃至Ｍ６、および容量素子Ｃ
Ｃを有する。容量素子ＣＣは適宜設けられる。メモリセル１４７８は、配線ＢＩＬ、ＲＷ
Ｌ、ＷＷＬ、ＢＧＬ、およびＧＮＤＬに電気的に接続されている。配線ＧＮＤＬは低レベ
ル電位を与える配線である。なお、メモリセル１４７８を、配線ＢＩＬに代えて、配線Ｒ
ＢＬ、ＷＢＬに電気的に接続してもよい。
トランジスタＭ４は、バックゲートを有するＯＳトランジスタであり、バックゲートは
配線ＢＧＬに電気的に接続されている。なお、トランジスタＭ４のバックゲートとゲート
とを互いに電気的に接続してもよい。あるいは、トランジスタＭ４はバックゲートを有さ
なくてもよい。
なお、トランジスタＭ５、Ｍ６はそれぞれ、ｎチャネル型Ｓｉトランジスタまたはｐチ
ャネル型Ｓｉトランジスタでもよい。或いは、トランジスタＭ４乃至Ｍ６がＯＳトランジ
スタでもよい、この場合、メモリセルアレイ１４７０をｎ型トランジスタのみを用いて回
路を構成することができる。
上記実施の形態に示す半導体装置をメモリセル１４７８に用いる場合、トランジスタＭ
４としてトランジスタ２００を用い、トランジスタＭ５、Ｍ６としてトランジスタ３００
を用い、容量素子ＣＣとして容量素子１００を用いることができる。トランジスタＭ４と
してＯＳトランジスタを用いることによって、トランジスタＭ４のリーク電流を非常に低
くすることができる。
なお、本実施の形態に示す、周辺回路１４１１、およびメモリセルアレイ１４７０等の
構成は、上記に限定されるものではない。これらの回路、および当該回路に接続される配
線、回路素子等の、配置または機能は、必要に応じて、変更、削除、または追加してもよ
い。
本実施の形態に示す構成、方法などは、他の実施の形態および他の実施例に示す構成、
構造、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、図２２を用いて、本発明の半導体装置が実装されたチップ１２００
の一例を示す。チップ１２００には、複数の回路（システム）が実装されている。このよ
うに、複数の回路（システム）を一つのチップに集積する技術を、システムオンチップ（
Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ：ＳｏＣ）と呼ぶ場合がある。
図２２Ａに示すように、チップ１２００は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓ
ｉｎｇ Ｕｎｉｔ）１２１１、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎ
ｉｔ）１２１２、一または複数のアナログ演算部１２１３、一または複数のメモリコント
ローラ１２１４、一または複数のインターフェース１２１５、一または複数のネットワー
ク回路１２１６等を有する。
チップ１２００には、バンプ（図示しない）が設けられ、図２２Ｂに示すように、プリ
ント基板（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ：ＰＣＢ）１２０１の第１の面
と接続する。また、ＰＣＢ１２０１の第１の面の裏面には、複数のバンプ１２０２が設け
られており、マザーボード１２０３と接続する。
マザーボード１２０３には、ＤＲＡＭ１２２１、フラッシュメモリ１２２２等の記憶装
置が設けられていてもよい。例えば、ＤＲＡＭ１２２１に先の実施の形態に示すＤＯＳＲ
ＡＭを用いることができる。また、例えば、フラッシュメモリ１２２２に先の実施の形態
に示すＮＯＳＲＡＭを用いることができる。
ＣＰＵ１２１１は、複数のＣＰＵコアを有することが好ましい。また、ＧＰＵ１２１２
は、複数のＧＰＵコアを有することが好ましい。また、ＣＰＵ１２１１、およびＧＰＵ１
２１２は、それぞれ一時的にデータを格納するメモリを有していてもよい。または、ＣＰ
Ｕ１２１１、およびＧＰＵ１２１２に共通のメモリが、チップ１２００に設けられていて
もよい。該メモリには、前述したＮＯＳＲＡＭや、ＤＯＳＲＡＭを用いることができる。
また、ＧＰＵ１２１２は、多数のデータの並列計算に適しており、画像処理や積和演算に
用いることができる。ＧＰＵ１２１２に、本発明の酸化物半導体を用いた画像処理回路や
、積和演算回路を設けることで、画像処理、および積和演算を低消費電力で実行すること
が可能になる。
また、ＣＰＵ１２１１、およびＧＰＵ１２１２が同一チップに設けられていることで、
ＣＰＵ１２１１およびＧＰＵ１２１２間の配線を短くすることができ、ＣＰＵ１２１１か
らＧＰＵ１２１２へのデータ転送、ＣＰＵ１２１１、およびＧＰＵ１２１２が有するメモ
リ間のデータ転送、およびＧＰＵ１２１２での演算後に、ＧＰＵ１２１２からＣＰＵ１２
１１への演算結果の転送を高速に行うことができる。
アナログ演算部１２１３はＡ／Ｄ（アナログ／デジタル）変換回路、およびＤ／Ａ（デ
ジタル／アナログ）変換回路の一、または両方を有する。また、アナログ演算部１２１３
に上記積和演算回路を設けてもよい。
メモリコントローラ１２１４は、ＤＲＡＭ１２２１のコントローラとして機能する回路
、およびフラッシュメモリ１２２２のインターフェースとして機能する回路を有する。
インターフェース１２１５は、表示装置、スピーカー、マイクロフォン、カメラ、コン
トローラなどの外部接続機器とのインターフェース回路を有する。コントローラとは、マ
ウス、キーボード、ゲーム用コントローラなどを含む。このようなインターフェースとし
て、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＨＤＭＩ（登録商標）（Ｈ
ｉｇｈ－Ｄｅｆｉｎｉｔｉｏｎ Ｍｕｌｔｉｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ）などを用
いることができる。
ネットワーク回路１２１６は、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）など
のネットワーク回路を有する。また、ネットワークセキュリティー用の回路を有してもよ
い。
チップ１２００には、上記回路（システム）を同一の製造プロセスで形成することが可
能である。そのため、チップ１２００に必要な回路の数が増えても、製造プロセスを増や
す必要が無く、チップ１２００を低コストで作製することができる。
ＧＰＵ１２１２を有するチップ１２００が設けられたＰＣＢ１２０１、ＤＲＡＭ１２２
１、およびフラッシュメモリ１２２２が設けられたマザーボード１２０３は、ＧＰＵモジ
ュール１２０４と呼ぶことができる。
ＧＰＵモジュール１２０４は、ＳｏＣ技術を用いたチップ１２００を有しているため、
そのサイズを小さくすることができる。また、画像処理に優れていることから、スマート
フォン、タブレット端末、ラップトップＰＣ、携帯型（持ち出し可能な）ゲーム機などの
携帯型電子機器に用いることが好適である。また、ＧＰＵ１２１２を用いた積和演算回路
により、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク
（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマン
マシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの演算を実行することができる
ため、チップ１２００をＡＩチップ、またはＧＰＵモジュール１２０４をＡＩシステムモ
ジュールとして用いることができる。
本実施の形態に示す構成、方法などは、他の実施の形態および他の実施例に示す構成、
構造、方法などと適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、先の実施の形態に示す半導体装置を用いた記憶装置の応用例につい
て説明する。先の実施の形態に示す半導体装置は、例えば、各種電子機器（例えば、情報
端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ（ビデオカメラも
含む）、録画再生装置、ナビゲーションシステムなど）の記憶装置に適用できる。なお、
ここで、コンピュータとは、タブレット型のコンピュータや、ノート型のコンピュータや
、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含
むものである。または、先の実施の形態に示す半導体装置は、メモリカード（例えば、Ｓ
Ｄカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムー
バブル記憶装置に適用される。図２３にリムーバブル記憶装置の幾つかの構成例を模式的
に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチッ
プに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
図２３ＡはＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キ
ャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０４は
、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０５、
コントローラチップ１１０６が取り付けられている。基板１１０４のメモリチップ１１０
５などに先の実施の形態に示す半導体装置を組み込むことができる。
図２３ＢはＳＤカードの外観の模式図であり、図２３Ｃは、ＳＤカードの内部構造の模
式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基板１１１
３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１１３には
、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。基板１１
１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増
やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよ
い。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メモリチッ
プ１１１４のデータの読み出し、書き込みが可能となる。基板１１１３のメモリチップ１
１１４などに先の実施の形態に示す半導体装置を組み込むことができる。
図２３ＤはＳＳＤの外観の模式図であり、図２３Ｅは、ＳＳＤの内部構造の模式図であ
る。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を有する。
基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチッ
プ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている
。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、例えばＤ
ＯＳＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４を設
けることで、ＳＳＤ１１５０の容量を増やすことができる。基板１１５３のメモリチップ
１１５４などに先の実施の形態に示す半導体装置を組み込むことができる。
本実施の形態に示す構成、方法などは、他の実施の形態および他の実施例に示す構成、
構造、方法などと適宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、本発明の一態様の半導体装置に適用可能な電子機器の具体例につい
て図２４を用いて説明する。
より具体的には、本発明の一態様に係る半導体装置は、ＣＰＵやＧＰＵなどのプロセッ
サ、またはチップに用いることができる。図２４に、本発明の一態様に係るＣＰＵやＧＰ
Ｕなどのプロセッサ、またはチップを備えた電子機器の具体例を示す。
＜電子機器・システム＞
本発明の一態様に係るＧＰＵ又はチップは、様々な電子機器に搭載することができる。
電子機器の例としては、例えば、テレビジョン装置、デスクトップ型もしくはノート型の
パーソナルコンピュータ、コンピュータ用などのモニタ、デジタルサイネージ（Ｄｉｇｉ
ｔａｌ Ｓｉｇｎａｇｅ：電子看板）、パチンコ機などの大型ゲーム機などの比較的大き
な画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォト
フレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられ
る。また、本発明の一態様に係る集積回路又はチップを電子機器に設けることにより、電
子機器に人工知能を搭載することができる。
本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信す
ることで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナ
及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
本発明の一態様の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転
数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力
、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）を
有していてもよい。
本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報
（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレ
ンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行
する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す
機能等を有することができる。図２４に、電子機器の例を示す。
［携帯電話］
図２４Ａには、情報端末の一種である携帯電話（スマートフォン）が図示されている。
情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インタ
ーフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に
備えられている。
情報端末５５００は、本発明の一態様のチップを適用することで、人工知能を利用した
アプリケーションを実行することができる。人工知能を利用したアプリケーションとして
は、例えば、会話を認識してその会話内容を表示部５５１１に表示するアプリケーション
、表示部５５１１に備えるタッチパネルに対してユーザが入力した文字、図形などを認識
して、表示部５５１１に表示するアプリケーション、指紋や声紋などの生体認証を行うア
プリケーションなどが挙げられる。
［情報端末１］
図２４Ｂには、デスクトップ型情報端末５３００が図示されている。デスクトップ型情
報端末５３００は、情報端末の本体５３０１と、ディスプレイ５３０２と、キーボード５
３０３と、を有する。
デスクトップ型情報端末５３００は、先述した情報端末５５００と同様に、本発明の一
態様のチップを適用することで、人工知能を利用したアプリケーションを実行することが
できる。人工知能を利用したアプリケーションとしては、例えば、設計支援ソフトウェア
、文章添削ソフトウェア、献立自動生成ソフトウェアなどが挙げられる。また、デスクト
ップ型情報端末５３００を用いることで、新規の人工知能の開発を行うことができる。
なお、上述では、電子機器としてスマートフォン、及びデスクトップ用情報端末を例と
して、それぞれ図２４Ａ、図２４Ｂに図示したが、スマートフォン、及びデスクトップ用
情報端末以外の情報端末を適用することができる。スマートフォン、及びデスクトップ用
情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ
Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーションなどが挙げられる。
［電化製品］
図２４Ｃは、電化製品の一例である電気冷凍冷蔵庫５８００を示している。電気冷凍冷
蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
電気冷凍冷蔵庫５８００に本発明の一態様のチップを適用することによって、人工知能
を有する電気冷凍冷蔵庫５８００を実現することができる。人工知能を利用することによ
って電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食
材の消費期限などを基に献立を自動生成する機能や、電気冷凍冷蔵庫５８００に保存され
ている食材に合わせた温度に自動的に調節する機能などを有することができる。
本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品と
しては、例えば、掃除機、電子レンジ、電子オーブン、炊飯器、湯沸かし器、ＩＨ調理器
、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オー
ディオビジュアル機器などが挙げられる。
［ゲーム機］
図２４Ｄは、ゲーム機の一例である携帯ゲーム機５２００を示している。携帯ゲーム機
は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
携帯ゲーム機５２００に本発明の一態様のＧＰＵ又はチップを適用することによって、
低消費電力の携帯ゲーム機５２００を実現することができる。また、低消費電力により、
回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及び
モジュールへの影響を少なくすることができる。
更に、携帯ゲーム機５２００に本発明の一態様のＧＰＵ又はチップを適用することによ
って、人工知能を有する携帯ゲーム機５２００を実現することができる。
本来、ゲームの進行、ゲーム上に登場する生物の言動、ゲーム上で発生する現象などの
表現は、そのゲームが有するプログラムによって定められているが、携帯ゲーム機５２０
０に人工知能を適用することにより、ゲームのプログラムに限定されない表現が可能にな
る。例えば、プレイヤーが問いかける内容、ゲームの進行状況、時刻、ゲーム上に登場す
る人物の言動が変化するといった表現が可能となる。
また、携帯ゲーム機５２００で複数のプレイヤーが必要なゲームを行う場合、人工知能
によって擬人的にゲームプレイヤーを構成することができるため、対戦相手を人工知能に
よるゲームプレイヤーとすることによって、１人でもゲームを行うことができる。
図２４Ｄでは、ゲーム機の一例として携帯ゲーム機を図示しているが、本発明の一態様
のＧＰＵ又はチップを適用するゲーム機はこれに限定されない。本発明の一態様のＧＰＵ
又はチップを適用するゲーム機としては、例えば、家庭用の据え置き型ゲーム機、娯楽施
設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設
置されるバッティング練習用の投球マシンなどが挙げられる。
［移動体］
本発明の一態様のＧＰＵ又はチップは、移動体である自動車、及び自動車の運転席周辺
に適用することができる。
図２４Ｅ１は移動体の一例である自動車５７００を示し、図２４Ｅ２は、自動車の室内
におけるフロントガラス周辺を示す図である。図２４Ｅ２では、ダッシュボードに取り付
けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他、ピラーに
取り付けられた表示パネル５７０４を図示している。
表示パネル５７０１乃至表示パネル５７０３は、スピードメーターやタコメーター、走
行距離、燃料計、ギア状態、エアコンの設定などを表示することで、様々な情報を提供す
ることができる。また、表示パネルに表示される表示項目やレイアウトなどは、ユーザの
好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パ
ネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能である。
表示パネル５７０４には、自動車５７００に設けられた撮像装置（図示しない）からの
映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。
すなわち、自動車５７００の外側に設けられた撮像装置からの画像を表示することによっ
て、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映
すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０
４は、照明装置として用いることもできる。
本発明の一態様のＧＰＵ又はチップは人工知能の構成要素として適用できるため、例え
ば、当該チップを自動車５７００の自動運転システムに用いることができる。また、当該
チップを道路案内、危険予測などを行うシステムに用いることができる。表示パネル５７
０１乃至表示パネル５７０４には、道路案内、危険予測などの情報を表示する構成として
もよい。
なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車
に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプタ
ー、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移
動体に本発明の一態様のチップを適用して、人工知能を利用したシステムを付与すること
ができる。
［放送システム］
本発明の一態様のＧＰＵ又はチップは、放送システムに適用することができる。
図２４Ｆは、放送システムにおけるデータ伝送を模式的に示している。具体的には、図
２４Ｆは、放送局５６８０から送信された電波（放送信号）が、各家庭のテレビジョン受
信装置（ＴＶ）５６００に届くまでの経路を示している。ＴＶ５６００は、受信装置を備
え（図示しない）、アンテナ５６５０で受信された放送信号は、当該受信装置を介して、
ＴＶ５６００に送信される。
図２４Ｆでは、アンテナ５６５０は、ＵＨＦ（Ｕｌｔｒａ Ｈｉｇｈ Ｆｒｅｑｕｅｎ
ｃｙ）アンテナを図示しているが、アンテナ５６５０としては、ＢＳ・１１０°ＣＳアン
テナ、ＣＳアンテナなども適用できる。
電波５６７５Ａ、電波５６７５Ｂは地上波放送用の放送信号であり、電波塔５６７０は
受信した電波５６７５Ａを増幅して、電波５６７５Ｂの送信を行う。各家庭では、アンテ
ナ５６５０で電波５６７５Ｂを受信することで、ＴＶ５６００で地上波ＴＶ放送を視聴す
ることができる。なお、放送システムは、図２４Ｆに示す地上波放送に限定せず、人工衛
星を用いた衛星放送、光回線によるデータ放送などとしてもよい。
上述した放送システムは、本発明の一態様のチップを適用して、人工知能を利用した放
送システムとしてもよい。放送局５６８０から各家庭のＴＶ５６００に放送データを送信
するとき、エンコーダによって放送データの圧縮が行われ、アンテナ５６５０が当該放送
データを受信したとき、ＴＶ５６００に含まれる受信装置のデコーダによって当該放送デ
ータの復元が行われる。人工知能を利用することによって、例えば、エンコーダの圧縮方
法の一である動き補償予測において、表示画像に含まれる表示パターンの認識を行うこと
ができる。また、人工知能を利用したフレーム内予測などを行うこともできる。また、例
えば、解像度の低い放送データを受信して、解像度の高いＴＶ５６００で当該放送データ
の表示を行うとき、デコーダによる放送データの復元において、アップコンバートなどの
画像の補間処理を行うことができる。
上述した人工知能を利用した放送システムは、放送データの量が増大する超高精細度テ
レビジョン（ＵＨＤＴＶ：４Ｋ、８Ｋ）放送に対して好適である。
また、ＴＶ５６００側における人工知能の応用として、例えば、ＴＶ５６００に人工知
能を有する録画装置を設けてもよい。このような構成にすることによって、当該録画装置
にユーザの好みを人工知能に学習させることで、ユーザの好みにあった番組を自動的に録
画することができる。
本実施の形態で説明した電子機器、その電子機器の機能、人工知能の応用例、その効果
などは、他の電子機器の記載と適宜組み合わせることができる。
本実施の形態に示す構成、方法などは、他の実施の形態および他の実施例に示す構成、
構造、方法などと適宜組み合わせて用いることができる。
本実施例では、図１に示す、酸化物２３０ａ、酸化物２３０ｂ、酸化物２３０ｃ、絶縁
体２５０に対応する試料１Ａ乃至試料１Ｉを作製し、これらの試料についてキャリア濃度
を測定した結果について説明する。
まず、試料１Ａ乃至試料１Ｉの作製方法について説明する。
試料１Ａ乃至試料１Ｉとして、石英基板を準備し、当該石英基板上に、Ｉｎ－Ｇａ－Ｚ
ｎ酸化物膜（以下、ＩＧＺＯ膜と呼ぶ。）を、ＤＣスパッタリング法を用いて膜厚５ｎｍ
狙いで成膜した。ＩＧＺＯ膜の成膜は、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］ター
ゲットを用いた（以下、当該ＩＧＺＯ膜をＩＧＺＯ膜（１３４）と呼ぶ）。成膜ガスとし
て酸素ガス４５ｓｃｃｍを用い、成膜圧力を０．７Ｐａ（キヤノンアネルバ製ミニチュア
ゲージＭＧ－２によって計測した。）とし、成膜電力を５００Ｗとし、基板温度を２００
℃とし、ターゲット－基板間距離を６０ｍｍとした。当該ＩＧＺＯ膜（１３４）が酸化物
２３０ａに対応する。
さらに大気曝露させずに、ＩＧＺＯ膜（１３４）上に、ＩＧＺＯ膜を、ＤＣスパッタリ
ング法を用いて膜厚３５ｎｍ狙いで成膜した。ＩＧＺＯ膜の成膜は、Ｉｎ：Ｇａ：Ｚｎ＝
４：２：４．１［原子数比］ターゲットを用いた（以下、当該ＩＧＺＯ膜をＩＧＺＯ膜（
４２３）と呼ぶ）。成膜ガスとして酸素ガス４５ｓｃｃｍを用い、成膜圧力を０．７Ｐａ
（キヤノンアネルバ製ミニチュアゲージＭＧ－２によって計測した。）とし、成膜電力を
５００Ｗとし、基板温度を２００℃とし、ターゲット－基板間距離を６０ｍｍとした。当
該ＩＧＺＯ膜（４２３）が酸化物２３０ｂに対応する。
次に、試料１Ａ乃至試料１Ｉに、窒素雰囲気下で４００℃１時間の加熱処理を行い、さ
らに、酸素雰囲気下で４００℃１時間の加熱処理を行った。
次に、試料１Ａ乃至試料１Ｉにおいて、ＩＧＺＯ膜（４２３）の上にスパッタリング法
を用いて膜厚２５ｎｍの窒化タンタル膜を成膜した。それから、当該窒化タンタル膜を、
ドライエッチング処理で除去した。当該ドライエッチング処理では、エッチングガスとし
てＣＦ４およびＣｌ２を用いた。当該窒化タンタル膜の成膜及び除去は、上記実施の形態
で図５および図８示す、導電体層２４２Ｂの形成および導電体層２４２Ｂの一部を除去す
る工程に対応する。
次に、試料１Ａ乃至試料１Ｉを、フッ化水素酸を純水で希釈した水溶液を用いて洗浄し
た。
次に、試料１Ａ乃至試料１Ｉに、窒素雰囲気下で３５０℃１時間の加熱処理を行い、さ
らに、酸素雰囲気下で３５０℃１時間の加熱処理を行った。
次に、試料１Ａ乃至試料１Ｉにおいて、ＩＧＺＯ膜（４２３）上に、ＩＧＺＯ膜（１３
４）を、ＤＣスパッタリング法を用いて膜厚５ｎｍ狙いで成膜した。ＩＧＺＯ膜（１３４
）は、上記ＩＧＺＯ膜（１３４）と同様の条件で行った。本工程で成膜したＩＧＺＯ膜（
１３４）が酸化物２３０ｃに対応する。
次に、試料１Ｂ乃至試料１Ｅにおいて、ＰＥＡＬＤ法を用いて膜厚１０ｎｍを狙って酸
化シリコン膜を成膜した。当該酸化シリコン膜が絶縁体２５０に対応する。ＰＥＡＬＤの
１サイクルは、プリカーサとしてアミノシラン化合物のガスを０．５秒間導入し、１８秒
間パージを行い、リアクタントとして、酸素ガスを１．４秒間流して、流量を安定させた
後、ＲＦプラズマジェネレータの出力を２８００Ｗにして１８秒間酸素プラズマを照射し
、８秒間パージを行った。ＰＥＡＬＤの成膜中は、５５０ｓｃｃｍの窒素ガスおよび５０
ｓｃｃｍのアルゴンガスを、キャリアガスとして導入し続けた。ＰＥＡＬＤの成膜中の基
板温度は、試料１Ｂを２００℃、試料１Ｃを３００℃、試料１Ｄを３５０℃、試料１Ｅを
４００℃とした。
また、試料１Ｆ乃至試料１Ｉにおいて、サーマルＡＬＤ法を用いて膜厚１０ｎｍを狙っ
て酸化シリコン膜を成膜した。当該酸化シリコン膜が絶縁体２５０に対応する。サーマル
ＡＬＤの１サイクルは、プリカーサとしてアミノシラン化合物のガスを０．５秒間導入し
、１８秒間パージを行い、リアクタントとしてオゾンと酸素の混合ガスを１８秒間導入し
、８秒間パージを行った。サーマルＡＬＤの成膜中は、５５０ｓｃｃｍの窒素ガスおよび
５０ｓｃｃｍのアルゴンガスを、キャリアガスとして導入し続けた。サーマルＡＬＤの成
膜中の基板温度は、試料１Ｆを２００℃、試料１Ｇを３００℃、試料１Ｈを３５０℃、試
料１Ｉを４００℃とした。
次に、試料１Ｂ乃至試料１Ｉにおいて、当該酸化シリコン膜の一部をドライエッチング
処理で除去して、ＩＧＺＯ膜に達する開口を形成した。当該ドライエッチング処理では、
エッチングガスとしてＣＦ４を用いた。
さらに、当該開口においてＩＧＺＯ膜に接するように、電極として機能するＴｉ－Ａｌ
合金膜を形成した。
以上のようにして作製した試料１Ａ乃至試料１Ｉで、株式会社東陽テクニカ製ホール効
果測定器「ＲｅｓｉＴｅｓｔ ８４００ ｓｅｒｉｅｓ」を用いて、シート抵抗値を測定
し、キャリア濃度を算出した。試料１Ａ乃至試料１Ｅのキャリア濃度［１／ｃｍ３］を図
２５Ａに、試料１Ａ、試料１Ｆ乃至試料１Ｉのキャリア濃度［１／ｃｍ３］を図２５Ｂに
示す。
図２５Ａに示すように、ＰＥＡＬＤ法で成膜し、基板温度３００℃以上にした、試料１
Ｃ、試料１Ｄ、および試料１Ｅは、酸化シリコン膜を成膜しなかった試料１Ａより、ＩＧ
ＺＯ膜のキャリア濃度（ｃａｒｒｉｅｒ ｃｏｎｃｅｎｔｒａｔｉｏｎ）が著しく低くな
った。また、図２５Ｂに示すように、サーマルＡＬＤ法で成膜し、基板温度３５０℃以上
にした、試料１Ｈ、および試料１Ｉも、酸化シリコン膜を成膜しなかった試料１Ａより、
ＩＧＺＯ膜のキャリア濃度が著しく低くなった。
また、基板温度を３５０℃以上にして、ＰＥＡＬＤ法またはサーマルＡＬＤ法で成膜し
た、試料１Ｄ、試料１Ｅ、試料１Ｈ、および試料１ＩのＩＧＺＯ膜のシート抵抗値は、ホ
ール効果測定器の測定上限以上であった。このことから、試料１Ｄ、試料１Ｅ、試料１Ｈ
、および試料１ＩのＩＧＺＯ膜のキャリア濃度は、１×１０１３／ｃｍ３未満であると推
測される。
次に、試料１Ａ乃至試料１Ｉに対応して、試料２Ａ乃至試料２Ｉを作製して、各試料の
ＩＧＺＯ膜のＳＩＭＳ分析を行った。ここで、試料２Ａ乃至試料２Ｉは、石英基板の代わ
りに、膜厚１００ｎｍの熱酸化膜（Ｔｈｅｒｍａｌ ＳｉＯｘ）が形成されたシリコン基
板を用いている点、および電極として機能するＴｉ－Ａｌ合金膜を形成していない点にお
いて、試料１Ａ乃至試料１Ｉと異なるが、その他の構造は、試料１Ａ乃至試料１Ｉと同様
である。
試料２Ａ乃至試料２Ｅの水素濃度［ａｔｏｍｓ／ｃｍ３］を図２６Ａに、試料２Ａ、試
料２Ｆ乃至試料２Ｉの水素濃度［ａｔｏｍｓ／ｃｍ３］を図２６Ｂに示す。図２６Ａおよ
び図２６Ｂにおいて、横軸に試料の深さ（ｄｅｐｔｈ）［ｎｍ］をとっている。なお、分
析方向（Ａｎａｌｙｓｉｓ ｄｉｒｅｃｔｉｏｎ）は、試料の裏面から表面に向かう方向
とし、ＩＧＺＯ膜中を水素の定量範囲（ｑｕａｎｔｉｔａｔｉｖｅ ｌａｙｅｒ）とした
。
図２６Ｂに示すように、サーマルＡＬＤ法で成膜した、試料２Ｆ乃至試料２Ｉは、酸化
シリコンを成膜しなかった試料２Ａと、水素濃度プロファイルが、ほぼ同様であった。ま
た、図２６Ａに示すように、ＰＥＡＬＤ法で成膜した、試料２Ｂ乃至試料２Ｅでは、基板
温度が高い試料２Ｄおよび試料２Ｅの水素濃度がやや高かったが、酸化シリコンを成膜し
なかった試料２Ａと、水素濃度プロファイルは、概ね同様であった。
以上に示すように、基板加熱しながら、ＰＥＡＬＤ法またはサーマルＡＬＤ法で酸化シ
リコン膜を成膜することで、当該酸化シリコン膜の下のＩＧＺＯ膜において、水素濃度の
増加を抑制し、キャリア濃度を低減できることが示された。このようなＩＧＺＯ膜をトラ
ンジスタに用いることで、トランジスタをノーマリーオフ特性にすることができ、良好な
電気特性および信頼性を有する半導体装置を構成することができる。
１０：プリカーサ、２０：リアクタント、３０：電磁波、２００：トランジスタ、２０５
：導電体、２０５ａ：導電体、２０５ｂ：導電体、２１０：絶縁体、２１２：絶縁体、２
１４：絶縁体、２１６：絶縁体、２１７：絶縁体、２１８：導電体、２２２：絶縁体、２
２４：絶縁体、２２４Ａ：絶縁膜、２３０：酸化物、２３０ａ：酸化物、２３０Ａ：酸化
膜、２３０ｂ：酸化物、２３０Ｂ：酸化膜、２３０ｃ：酸化物、２３０Ｃ：酸化膜、２４
０：導電体、２４０ａ：導電体、２４０ｂ：導電体、２４１：絶縁体、２４１ａ：絶縁体
、２４１ｂ：絶縁体、２４２：導電体、２４２ａ：導電体、２４２Ａ：導電膜、２４２ｂ
：導電体、２４２Ｂ：導電体層、２４３：酸化物、２４３ａ：酸化物、２４３Ａ：酸化膜
、２４３ｂ：酸化物、２４３Ｂ：酸化物層、２４６：導電体、２４６ａ：導電体、２４６
ｂ：導電体、２５０：絶縁体、２５０Ａ：絶縁膜、２６０：導電体、２６０ａ：導電体、
２６０Ａａ：導電膜、２６０Ａｂ：導電膜、２６０ｂ：導電体、２７２：絶縁体、２７２
Ａ：絶縁膜、２７３：絶縁体、２７３Ａ：絶縁膜、２７４：絶縁体、２８０：絶縁体、２
８１：絶縁体、２８２：絶縁体、２８３：絶縁体、２８３ａ：絶縁体、２９０：電磁波、
２９２：電磁波

Claims (3)

  1. 基板の上方に、トランジスタのチャネル形成領域となる領域を有する第１の金属酸化物層を形成し、
    前記第１の金属酸化物層の上方に絶縁体を形成し、
    前記絶縁体に前記第１の金属酸化物層に達する開口を形成し、
    前記開口において、前記第１の金属酸化物層と接するように金属酸化物膜を成膜し、
    前記金属酸化物膜の上方に絶縁膜を成膜し、
    前記絶縁膜の上方に導電膜を成膜し、
    前記金属酸化物膜の一部、前記絶縁膜の一部、および前記導電膜の一部を、前記絶縁体の上面が露出するまで除去して、第２の金属酸化物層、絶縁層、および導電体層を形成する、半導体装置の作製方法であって、
    前記絶縁膜を成膜する前に、前記第１の金属酸化物層、前記金属酸化物膜および前記絶縁体にマイクロ波を照射し、
    前記絶縁膜の成膜は、ＰＥＡＬＤ法を用いて、前記基板を３００℃以上に加熱しながら、シリコンを含む第１のガスをチャンバーに導入する工程と、前記基板を３００℃以上に加熱しながら、酸素ラジカルを含む第２のガスを前記チャンバーに導入する工程と、を有する、半導体装置の作製方法。
  2. 基板の上方に、トランジスタのチャネル形成領域となる領域を有する第１の金属酸化物層を形成し、
    前記第１の金属酸化物層の上方に絶縁体を形成し、
    前記絶縁体に前記第１の金属酸化物層に達する開口を形成し、
    前記開口において、前記第１の金属酸化物層と接するように金属酸化物膜を成膜し、
    前記金属酸化物膜の上方に絶縁膜を成膜し、
    前記絶縁膜の上方に導電膜を成膜し、
    前記金属酸化物膜の一部、前記絶縁膜の一部、および前記導電膜の一部を、前記絶縁体の上面が露出するまで除去して、第２の金属酸化物層、絶縁層、および導電体層を形成する、半導体装置の作製方法であって、
    前記絶縁膜を成膜する前に、前記第１の金属酸化物層、前記金属酸化物膜および前記絶縁体にマイクロ波を照射し、前記第１の金属酸化物層の中の水素を離脱させ、
    前記絶縁膜の成膜は、ＰＥＡＬＤ法を用いて、前記基板を３００℃以上に加熱しながら、シリコンを含む第１のガスをチャンバーに導入する工程と、前記基板を３００℃以上に加熱しながら、酸素ラジカルを含む第２のガスを前記チャンバーに導入する工程と、を有する、半導体装置の作製方法。
  3. 基板の上方に、トランジスタのチャネル形成領域となる領域を有する第１の金属酸化物層を形成し、
    前記第１の金属酸化物層の上方に絶縁体を形成し、
    前記絶縁体に前記第１の金属酸化物層に達する開口を形成し、
    前記開口において、前記第１の金属酸化物層と接するように金属酸化物膜を成膜し、
    前記金属酸化物膜の上方に絶縁膜を成膜し、
    前記絶縁膜の上方に導電膜を成膜し、
    前記金属酸化物膜の一部、前記絶縁膜の一部、および前記導電膜の一部を、前記絶縁体の上面が露出するまで除去して、第２の金属酸化物層、絶縁層、および導電体層を形成する、半導体装置の作製方法であって、
    前記絶縁膜を成膜する前に、前記第１の金属酸化物層、前記金属酸化物膜および前記絶縁体にマイクロ波を照射し、前記第１の金属酸化物層の中の酸素欠損に捕縛されている水素を離脱させ、
    前記絶縁膜の成膜は、ＰＥＡＬＤ法を用いて、前記基板を３００℃以上に加熱しながら、シリコンを含む第１のガスをチャンバーに導入する工程と、前記基板を３００℃以上に加熱しながら、酸素ラジカルを含む第２のガスを前記チャンバーに導入する工程と、を有する、半導体装置の作製方法。
JP2025081759A 2018-09-05 2025-05-15 半導体装置の作製方法 Active JP7841158B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2018166318 2018-09-05
JP2018166318 2018-09-05
PCT/IB2019/057308 WO2020049425A1 (ja) 2018-09-05 2019-08-30 半導体装置の作製方法
JP2020540873A JP7341147B2 (ja) 2018-09-05 2019-08-30 半導体装置の作製方法
JP2023138998A JP2023158037A (ja) 2018-09-05 2023-08-29 半導体装置の作製方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2023138998A Division JP2023158037A (ja) 2018-09-05 2023-08-29 半導体装置の作製方法

Publications (2)

Publication Number Publication Date
JP2025122047A JP2025122047A (ja) 2025-08-20
JP7841158B2 true JP7841158B2 (ja) 2026-04-06

Family

ID=69723041

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2020540873A Active JP7341147B2 (ja) 2018-09-05 2019-08-30 半導体装置の作製方法
JP2023138998A Withdrawn JP2023158037A (ja) 2018-09-05 2023-08-29 半導体装置の作製方法
JP2025081759A Active JP7841158B2 (ja) 2018-09-05 2025-05-15 半導体装置の作製方法

Family Applications Before (2)

Application Number Title Priority Date Filing Date
JP2020540873A Active JP7341147B2 (ja) 2018-09-05 2019-08-30 半導体装置の作製方法
JP2023138998A Withdrawn JP2023158037A (ja) 2018-09-05 2023-08-29 半導体装置の作製方法

Country Status (3)

Country Link
US (3) US11508850B2 (ja)
JP (3) JP7341147B2 (ja)
WO (1) WO2020049425A1 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020049425A1 (ja) * 2018-09-05 2020-03-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2021070007A1 (ja) * 2019-10-11 2021-04-15 株式会社半導体エネルギー研究所 半導体装置
JP7710994B2 (ja) 2019-12-27 2025-07-22 株式会社半導体エネルギー研究所 半導体装置
US12363954B2 (en) * 2020-03-20 2025-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
CN115244713A (zh) 2020-03-31 2022-10-25 株式会社半导体能源研究所 半导体装置、半导体装置的制造方法
JPWO2022038453A1 (ja) * 2020-08-19 2022-02-24
KR20230088453A (ko) * 2020-10-20 2023-06-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 강유전체 디바이스, 반도체 장치
US12040274B2 (en) * 2021-05-07 2024-07-16 Micron Technology, Inc. Microelectronic devices including differently sized conductive contact structures, and related memory devices, electronic systems, and methods
US12581747B2 (en) * 2022-06-20 2026-03-17 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US20250066913A1 (en) * 2023-08-24 2025-02-27 Applied Materials, Inc. Seam performance improvement using hydroxylation for gapfill
JP2025051803A (ja) * 2023-09-22 2025-04-07 株式会社三共 遊技機

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016184635A (ja) 2015-03-26 2016-10-20 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP2016208023A (ja) 2015-04-15 2016-12-08 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP2016219761A (ja) 2015-05-18 2016-12-22 株式会社半導体エネルギー研究所 構造体の作製方法、および半導体装置の作製方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011007682A1 (en) 2009-07-17 2011-01-20 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
KR101870119B1 (ko) 2009-12-25 2018-06-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5540852B2 (ja) * 2010-04-09 2014-07-02 富士通セミコンダクター株式会社 半導体装置の製造方法
CN107947763B (zh) 2010-08-06 2021-12-28 株式会社半导体能源研究所 半导体集成电路
JP5839804B2 (ja) 2011-01-25 2016-01-06 国立大学法人東北大学 半導体装置の製造方法、および半導体装置
TWI721409B (zh) 2013-12-19 2021-03-11 日商半導體能源研究所股份有限公司 半導體裝置
WO2016092427A1 (en) * 2014-12-10 2016-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2016225602A (ja) 2015-03-17 2016-12-28 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
SG10201701689UA (en) 2016-03-18 2017-10-30 Semiconductor Energy Lab Semiconductor device, semiconductor wafer, and electronic device
US10164066B2 (en) * 2016-11-29 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices and methods of forming
WO2020049425A1 (ja) * 2018-09-05 2020-03-12 株式会社半導体エネルギー研究所 半導体装置の作製方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016184635A (ja) 2015-03-26 2016-10-20 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP2016208023A (ja) 2015-04-15 2016-12-08 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP2016219761A (ja) 2015-05-18 2016-12-22 株式会社半導体エネルギー研究所 構造体の作製方法、および半導体装置の作製方法

Also Published As

Publication number Publication date
US20240266222A1 (en) 2024-08-08
US20210320193A1 (en) 2021-10-14
US11942370B2 (en) 2024-03-26
WO2020049425A1 (ja) 2020-03-12
JP2025122047A (ja) 2025-08-20
JP2023158037A (ja) 2023-10-26
US20230047051A1 (en) 2023-02-16
JPWO2020049425A1 (ja) 2021-08-26
JP7341147B2 (ja) 2023-09-08
US11508850B2 (en) 2022-11-22
US12382669B2 (en) 2025-08-05

Similar Documents

Publication Publication Date Title
JP7841158B2 (ja) 半導体装置の作製方法
KR102871324B1 (ko) 반도체 장치 및 반도체 장치의 제작 방법
JP7630547B2 (ja) 半導体装置の作製方法
JP7204353B2 (ja) トランジスタおよび半導体装置
JPWO2019166906A1 (ja) 半導体装置、および半導体装置の作製方法
JP7355752B2 (ja) 半導体装置の作製方法
KR20220039740A (ko) 반도체 장치
JP2025186447A (ja) 半導体装置
JPWO2019186331A1 (ja) 半導体装置
JP2020009960A (ja) 半導体装置、および半導体装置の作製方法
JPWO2020021383A1 (ja) 半導体装置
WO2021191716A1 (ja) 半導体装置及び半導体装置の作製方法
JP7372388B2 (ja) 半導体装置及びその作製方法
JPWO2020049420A1 (ja) 半導体装置、および半導体装置の作製方法
KR20230053616A (ko) 반도체 장치의 제작 방법
KR20220143040A (ko) 금속 산화물, 금속 산화물의 형성 방법, 반도체 장치
JP7046692B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20250516

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20260212

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20260224

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20260325

R150 Certificate of patent or registration of utility model

Ref document number: 7841158

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150