JP7828402B2 - パッケージング基板の製造方法及びこれを用いたパッケージング基板 - Google Patents

パッケージング基板の製造方法及びこれを用いたパッケージング基板

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Description

本文書は、パッケージング用基板、半導体パッケージ、パッケージング用基板の製造方法及び半導体パッケージの製造方法などに関する。
電子部品を作製するにおいて、半導体ウエハに回路を具現することを前工程（ＦＥ：Ｆｒｏｎｔ－Ｅｎｄ）といい、ウエハを実際の製品で使用可能な状態に組み立てることを後工程（ＢＥ：Ｂａｃｋ－Ｅｎｄ）という。この後工程にパッケージング工程が含まれる。
最近の電子製品の急速な発展を可能にした半導体産業の４つの核心技術としては、半導体技術、半導体パッケージング技術、製造工程技術、ソフトウェア技術がある。半導体技術は、マイクロ以下のナノ単位の線幅、１千万個以上のセル（Ｃｅｌｌ）、高速動作、多くの熱放出などの様々な形態に発展しているが、相対的にこれを完璧にパッケージングする技術が十分にサポートされていない。そのため、半導体の電気的性能が、半導体技術自体の性能よりは、パッケージング技術及びこれによる電気的接続によって決定されることもある。
パッケージング用基板の材料としては、セラミック又は樹脂が適用される。シリコン基板のようなセラミック基板の場合、抵抗値が高いか、または誘電率が高いため、高性能高周波の半導体素子を搭載することが容易ではない。樹脂基板の場合、相対的に高性能高周波の半導体素子を搭載することはできる。しかし、配線のピッチの縮小に限界がある。
最近、ハイエンド用パッケージング基板にガラス板を適用することができる。ガラス基板に貫通孔を形成し、導電性物質をこの貫通孔に適用することで、素子とマザーボードとの間の配線長が短くなり、優れた電気的特徴を有することができる。
また、半導体パッケージは、動作時に熱が発生し得、このような熱を放出するための放熱手段がさらに含まれることもある。
関連する先行技術として、米国特許公開公報ＵＳ２０２２／０２９３５６０Ａ１、韓国公開特許公報第１０－２０１８－０１４２７４２号などがある。
具現例の目的は、ガラス基板が使用されるパッケージング基板において、キャビティ素子間のギャップ（ｇａｐ）、及び／又はキャビティ部とキャビティ素子との間のギャップなどにより発生するアンジュレーション（Ｕｎｄｕｌａｔｉｏｎ）現象を改善することができるパッケージング基板の製造方法及びこれを用いたパッケージング基板を提供することにある。
また、具現例の目的は、ガラス基板のキャビティ部に配置されているキャビティ素子の一面を除いた全面または全面に第１絶縁層を形成し、ガラス基板の第１面及び第２面に積層される第２絶縁層を形成することで、効率的にパッケージング基板を製造するパッケージング基板の製造方法及びこれを用いたパッケージング基板を提供することにある。
上記目的を達成するために、一具現例に係るパッケージング基板は、互いに対向する第１面及び第２面を有するガラス基板、及び前記ガラス基板を貫通するキャビティ部を含むコア層を含み、前記キャビティ部にはキャビティモジュールが配置され、前記キャビティモジュールは、キャビティ素子、及び前記キャビティ素子を囲む第１絶縁層を含み、前記第１絶縁層は、前記キャビティ素子の一面を除いた全面または全面に配置され、前記キャビティ部の前記キャビティモジュール以外の部分に少なくとも一部が埋め込まれるように配置される第２絶縁層を含み、前記第１絶縁層と前記第２絶縁層は、誘電定数が互いに異なることを特徴とすることができる。
前記第１絶縁層は、前記第２絶縁層よりも低い誘電定数を有することができる。
高周波比誘電率Ｄｋは、５．８ＧＨｚの高周波における比誘電率であり、前記第１絶縁層の高周波比誘電率Ｄｋ１と、前記第２絶縁層の高周波比誘電率Ｄｋ２との差は０．１以上であってもよい。
前記第１絶縁層の誘電損失率はＤｆ１であり、前記第２絶縁層の誘電損失率はＤｆ２であり、前記Ｄｆ１と前記Ｄｆ２との差は０．０００１以上であってもよい。
前記第１絶縁層は、ＬＣＰ（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｐｏｌｙｍｅｒ）、ＥＭＣ（Ｅｐｏｘｙ Ｍｏｌｄｉｎｇ Ｃｏｍｐｏｕｎｄ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ－ｕｐ Ｆｉｌｍ）、またはＭＰＩ（Ｍｏｄｉｆｉｅｄ Ｐｏｌｙｉｍｉｄｅ）を含むことができる。
前記第２絶縁層は絶縁混合物を含むことができる。
前記絶縁混合物は、無機粒子と高分子樹脂の混合物を含むことができる。
前記キャビティ素子に接続電極が配置されてもよい。
前記キャビティ素子は、受動素子または能動素子を含むことができる。
前記第１絶縁層には、前記第１絶縁層を貫通する第１絶縁層ビアが配置されてもよい。
前記第１絶縁層ビアは、その内部の一部または全部が電極物質で充填されていてもよい。
一方、上記目的を達成するために、一具現例に係るパッケージング基板の製造方法は、キャビティ部が配置されたガラス基板、及びキャビティモジュールを用意するステップと、前記キャビティ部に前記キャビティモジュールを配列するステップと、前記ガラス基板に第２絶縁層を積層するステップとを含み、前記キャビティモジュールは、キャビティ素子、及び前記キャビティ素子を囲む第１絶縁層を含み、前記第１絶縁層は、前記キャビティ素子の一面を除いた全面または全面に配置されたことを特徴とすることができる。
前記第１絶縁層と前記第２絶縁層は、誘電定数が互いに異なるものであってもよい。
前記第１絶縁層は、ＬＣＰ（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｐｏｌｙｍｅｒ）、ＥＭＣ（Ｅｐｏｘｙ Ｍｏｌｄｉｎｇ Ｃｏｍｐｏｕｎｄ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ－ｕｐ Ｆｉｌｍ）、またはＭＰＩ（Ｍｏｄｉｆｉｅｄ Ｐｏｌｙｉｍｉｄｅ）を含むことができる。
前記第２絶縁層は、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ－ｕｐ Ｆｉｌｍ）またはＥＭＣ（Ｅｐｏｘｙ Ｍｏｌｄｉｎｇ Ｃｏｍｐｏｕｎｄ）を含むことができる。
前記キャビティ素子に接続電極が形成されてもよい。
具現例のパッケージング基板の製造方法及びこれを用いたパッケージング基板は、キャビティ素子が埋め込まれた（Ｅｍｂｅｄｄｅｄ）キャビティ部のアンジュレーション現象が発生することを防止して、パッケージング基板の品質を大きく向上させることができる。
また、キャビティ部のアンジュレーション現象が改善されることによって、受動素子及び／又は能動素子を含むキャビティ素子に漏れ電流が発生することを防止することができ、パッケージング基板の品質を大きく向上させることができる。
また、キャビティ素子の一面を除いた全面または全面に、第２絶縁層と誘電定数が異なる第１絶縁層が形成されることで、並んで配置されるキャビティ素子間の接触によるショートを防止することができ、キャビティ部の側面に電気伝導性層を形成する製造過程で非意図的に発生し得るショートを防止することができる。
具現例に係るパッケージング基板の断面構造を説明する概念図である。 他の具現例に係るパッケージング基板の断面構造を説明する概念図である。 （ａ）及び（ｂ）は、それぞれ具現例に係るパッケージング基板の一部を断面で説明する概念図である。 具現例に係るパッケージング基板の製造過程のうち、コア分配層を生成する過程を断面で説明するフローチャートである。 具現例に係るパッケージング基板の製造過程のうち、絶縁層を生成する過程を断面で説明するフローチャートである。 具現例によって生成されたパッケージング基板のコア層の断面構造の一例である。 具現例に係るパッケージング基板の製造方法を断面で説明するフローチャートであり、Ｓは第１絶縁層の形成、Ｐ１は素子の配列、Ｐ２は第２絶縁層の形成（上部）、Ｐ３は第２絶縁層の形成（下部）、Ｐ４は硬化（上／下部）を意味する。 他の具現例に係るパッケージング基板の製造方法を断面で説明するフローチャートであり、Ｐ１は素子の配列、Ｓは第１絶縁層の形成、Ｐ２は第２絶縁層の形成（上部）、Ｐ３は第２絶縁層の形成（下部）、Ｐ４は硬化（上／下部）を意味する。
本明細書に説明された方法、装置及び／又はシステムに対する包括的な理解を助けるために、次のような詳細な説明を提供する。しかし、本明細書に説明された方法、装置及び／又はシステムの様々な変更、修正及び等価物は、本出願が提示する内容を理解した後に明らかになるであろう。例えば、本明細書に説明された動作の順序は、単なる例示に過ぎず、本明細書に記載された動作に限定されるものではない。必ず一定の順序で進行する段階を除いて、本出願が提示する内容の理解に応じて動作の順序が変更されてもよい。また、公知の特徴についての説明は、本出願の開示内容を理解した後、明確性及び簡潔性を高めるために省略されてもよい。但し、その特徴及びその説明の省略は、一般の知識として認めることを意図しない。
本明細書に説明された特徴は、異なる形態で具現され得、本明細書に説明された例に限定されるものと解釈されない。むしろ、本明細書に説明された実施例は、本出願の公示を理解した後に明らかになる本明細書に説明された多くの可能な方法、装置及び／又はシステムの具現方法の一部を説明するために提供された。
本明細書において、「第１」、「第２」、「第３」などの用語は、様々な部材、構成要素、領域、層または断面を説明するために使用可能であるが、これらの部材、構成要素、領域、層または断面を、これらの単語に限定するものではない。その代わりに、このような用語は、一つの部材、構成要素、領域、層またはセクションを他の部材、構成要素、領域、層またはセクションと区別する目的で使用される。したがって、本明細書に記載された実施例で言及された第１部材、構成要素、領域、層または区間は、実施例の教示から逸脱することなく、第２部材、構成要素、領域、層または区間ともいえる。
明細書全般にわたって、層、領域または基板のような要素が他の要素「の上に」、「に連結された」又は「に結合された」と説明される場合、他の要素に直接「上に」、「連結された」又は「結合された」と説明されるか、またはこれらの間に１つ以上の他の要素が介在することができる。対照的に、ある要素が「直接上に」、「直接連結された」又は「直接結合された」と説明される場合、それらの間に他の要素が介入することができない。同様に、例えば、「の間に」と「直接間に、」、そして「接する」と「直接接する」のような表現も、前述したように解釈され得る。
本明細書で使用される用語は、特定の例を説明するためのものに過ぎず、開示を制限するために使用されるものではない。本明細書で使用される単数形式は、文脈上明らかに別の意味を示すものでない限り、複数形式も含むように意図される。本明細書で使用される用語「及び／又は」は、関連する目録項目のいずれか１つまたは２つ以上の組み合わせを含む。本明細書で使用される用語「含む」、「構成する」及び「備える」は、明示された特徴、数字、動作、要素、構成要素及び／又はこれらの組み合わせの存在を明示するが、１つ以上の他の特徴、数字、動作、要素、構成要素及び／又はこれらの組み合わせの存在又は追加を排除しない。本明細書において、例示又は実施例（例えば、例示又は実施例が何を含むか、または具現できるかについて）と関連して「できる」という用語を使用することは、このような特徴が含まれたり具現される少なくとも１つの例示又は実施例が存在することを意味するが、すべての例がこれに限定されるものではない。
本出願において、「ＢがＡ上に位置すること」は、ＢがＡと直接接触すること、または、それらの間に他の層あるいは構造を介在してＡ上に配置されることを意味し、したがって、ＢがＡと直接接触するものと解釈されてはならない。
他に定義されない限り、本明細書で使用される全ての用語は、本発明の属する技術分野における通常の技術の一つによって一般的に理解されるものと同じ意味を有する。一般的に使用される辞書に定義された用語のような用語は、従来技術及び本発明の文脈でその意味と一致する意味を有するものと解釈されなければならず、ここで明示的に定義されない限り、理想化されたまたは過度に形式的な意味で解釈されてはならない。
前記１つ以上の例において、「Ａ及び／又はＢ」の記載は、「Ａ、Ｂ、または、Ａ及びＢ」を意味する。
前記１つ以上の例において、「第１」、「第２」、「Ａ」または「Ｂ」のような用語は、同一の用語を互いに区別するために使用される。
前記１つ以上の例において、単数の形態は、特に言及がない限り、単数の形態だけでなく複数の形態を含むものと文脈的に解釈される。
図１は、具現例に係るパッケージング基板の断面構造を説明する概念図であり、図２は、他の具現例に係るパッケージング基板の構造を断面で説明する概念図を示し、図３の（ａ）及び（ｂ）は、それぞれ具現例に係るパッケージング基板の一部を断面で説明する概念図である。
前記目的を達成するために、具現例に係る半導体装置１００は、１以上の半導体素子３２，３４，３６が位置する半導体素子部３０と、半導体素子と電気的に接続されるパッケージング基板２０と、パッケージング基板２０と電気的に接続され、半導体素子３２，３４，３６と外部の電気的信号を伝達し、互いに接続するマザーボード１０とを含む。
一具現例に係るパッケージング基板２０は、コア層２２と、コア層２２の一面上に位置する上部層２６と、キャビティ素子４０が位置できるキャビティ部２８とを含む。
前記半導体素子部３０は、半導体装置に実装される素子を意味し、接続電極などによって前記パッケージング基板２０に実装される。具体的には、前記半導体素子部３０としては、例えば、ＣＰＵ、ＧＰＵなどの演算素子（第１素子：３２、第２素子：３４）、メモリチップなどの記憶素子（第３素子：３６）などが適用されてもよいが、半導体装置に実装される半導体素子であれば、制限なく適用可能である。
前記マザーボード１０は、印刷回路基板、印刷配線基板などのマザーボードが適用されてもよい。
前記パッケージング基板２０は、選択的にコア層の下に位置する下部層（図示せず）をさらに含むことができる。
前記コア層２２は、第１厚さ２１１を有する第１区域２２１、及び第１区域２２１と隣り合い、前記第１厚さよりも薄い厚さである第２厚さ２１２を有する第２区域２２２を含むガラス基板２１と；前記ガラス基板２１を厚さ方向に貫通する多数のコアビア２３と；前記ガラス基板２１又はコアビア２３の表面上に位置し、前記コアビア２３を介して、前記ガラス基板２１の第１面２１３と前記第１面と対向する第２面２１４とを電気的に接続するコア分配層２４と；を含むことができる。
前記コア層２２の前記第２区域２２２は、キャビティ構造としての役割をすることができる。
同じ区域内で、前記ガラス基板２１は、互いに対向する第１面２１３と第２面２１４を有し、この２つの面は、互いに概ね平行であるので、ガラス基板２１全体にわたって一定の厚さを有する。
第１区域２２１と第２区域２２２との厚さの差によって形成される内部空間２８１は、キャビティ素子４０の一部又は全部を収容する役割をする。
前記ガラス基板２１は、前記第１面２１３及び前記第２面２１４を貫通するコアビア２３を含むことができる。前記コアビア２３は、前記第１区域２２１と第２区域２２２の両方に形成され得、意図するピッチ及びパターンで形成され得る。
半導体装置のパッケージング基板としては、従来はシリコン基板と有機基板（ｏｒｇａｎｉｃ ｓｕｂｓｔｒａｔｅ）が積層された形態で適用された。シリコン基板の場合には、半導体という特性上、高速回路に適用する際には寄生素子が発生するおそれがあり、電力の損失が相対的に大きいという欠点があった。また、有機基板の場合には、さらに複雑になる分配パターンを形成するためには大面積化が必要であるが、これは、超小型化される電子機器の製造の流れに合わない。定められた大きさ内で複雑な分配パターンを形成するためには、実質的にパターンの微細化が必要であるが、有機基板に適用する高分子などの素材の特性上、パターンの微細化に実質的な限界があった。
具現例では、このような問題点を解決する方法として、ガラス基板２１をコア層２２の支持体として適用する。また、ガラス基板２１と共に、ガラス基板２１を貫通して形成されたコアビア２３を適用することで、電気的流れの長さをさらに短縮し、より一層小型化され、より一層速い反応、より少ない損失特性を有するパッケージング基板２０を提供する。
前記ガラス基板２１は、半導体に適用されるガラス基板を適用することが好ましく、例えば、ボロシリケートガラス基板、無アルカリガラス基板などが適用されてもよいが、これに限定されるものではない。
前記コアビア２３は前記ガラス基板２１を貫通する。前記コアビア２３は、前記ガラス基板２１の予め定められた領域を除去する方式で形成され得、具体的には、物理及び／又は化学的な方法により板状のガラスをエッチングして形成されたものであり得る。
具体的には、前記コアビア２３の形成は、ガラス基板の表面にレーザーなどの方式で欠陥（溝）を形成した後、化学的にエッチングする方式、レーザーエッチングなどが適用されてもよいが、これに限定されるものではない。
前記ガラス基板２１の単位面積（１ｃｍ×１ｃｍ）を基準として、前記コアビア２３の個数は１００個～３，０００個であってもよく、１００個～２，５００個であってもよく、または２２５個～１，０２４個であってもよい。このようなピッチ条件を満たす場合、電気伝導性層などの形成及びパッケージング基板の性能を向上させることができる。
前記コア分配層２４は、前記ガラス基板の第１面と第２面とを貫通ビアを介して電気的に接続する電気伝導性層であるコア分配パターン２４１と、前記コア分配パターンを囲むコア絶縁層２２３とを含む。前記コア層２２は、その内部にコアビアを介して電気伝導性層が形成されることで、ガラス基板２１を横切る電気的通路としての役割を果たし、比較的短い距離でガラス基板の上部と下部とを接続することで、より速い電気的信号の伝達及び低損失の特性を有することができる。電気伝導性層は、例えば、銅めっき層が適用されてもよいが、これに限定されるものではない。
前記キャビティ部２８は、実質的に円形、三角形、四角形、六角形、八角形、十字形など、その形状には限定がない。
前記キャビティ素子４０は、その形状が、概ね円筒形、直方体形、または多角形であってもよい。
前記キャビティ部２８は、前記キャビティ素子４０と前記コア分配層２４とを電気的に接続する電気伝導性層であるキャビティ分配パターンと、キャビティ分配パターンを囲む絶縁層とを含むことができる。
一方、他の実施例に係るキャビティ部は、ガラス基板２１の第１面２１３及び第２面２１４を貫通する形態で具現されてもよい。この場合、キャビティ部は、コアビア２３の形成工程と類似の工程によって形成され得、ガラス基板２１を貫通する面積及び形状がコアビア２３とは異なり得る。
このような具現例において、キャビティ部にキャビティ素子４０が配列された後、絶縁層が生成され得る。すなわち、上述したコア絶縁層２２３が生成される過程を通じてキャビティ部にも絶縁層が生成され得る。
コア分配パターン２４１は、前記キャビティ素子４０と電気的に接続可能なようにパターンが形成され得る。
前記キャビティ素子４０は、トランジスタのような能動素子、または積層セラミックキャパシタ（ＭＬＣＣ）のような電力伝達素子、すなわち、受動素子を含むことができる。
前記キャビティ素子４０として、マザーボードと半導体素子部との間の電気的な信号を適切なレベルに変換する役割をするトランジスタのような素子が適用される場合、パッケージング基板２０の通路にトランジスタなどが適用される形態となるので、より効率的であり、かつ速い速度を有する半導体装置１００を提供することができる。
また、積層セラミックキャパシタ（ＭＬＣＣ）のような電力伝達素子は、半導体素子の性能に重要な役割をする。受動素子である電力伝達素子は、半導体素子に少なくとも２００個以上適用されるのが一般的であり、電力を伝達するにおいて、素子の周辺の電気伝導性層の特性にもその性能が影響を受ける。一具現例では、このような電力伝達素子のように低抵抗の電気伝導性層が必要な所に、円形ではない非円形形状のコアビアを適用することができる。
一方、キャパシタなどの受動素子が個別に挿入されて前記キャビティ素子４０として適用されてもよく、または絶縁体層（キャビティ素子絶縁層）の間に埋め込まれて（ｅｍｂｅｄｄｅｄ）いる形態で多数の受動素子が含まれた素子グループが、電極が露出するように形成された後、キャビティ素子内に挿入されてもよい。後者の場合、パッケージング基板の製造の作業性をさらに円滑にすることができ、複雑な素子間の空間に十分にかつ高い信頼度で絶縁層が位置するようにするのにさらに有利である。
前記ガラス基板２１は、上部及び下部にそれぞれ半導体素子部３０及びマザーボード１０を接続する中間役割や仲介役割をし、前記コアビア２３は、これらの電気的信号を伝達する通路としての役割をするので、円滑な信号の伝達を行う。
前記第１面２１３上には上部層２６が位置する。
前記上部層２６は、上部分配層２５と、前記上部分配層２５上に位置する上面接続層２７とを含むことができ、前記上部層２６の最上面は、半導体素子部の接続電極が直接当接できる開口部が形成されたカバー層６０によって保護され得る。
前記上部分配層２５は、前記第１面上に位置する上部絶縁層２５３と、予め定められたパターンを有し、前記コア分配層２４とその少なくとも一部が電気的に接続される電気伝導性層であって、前記上部絶縁層２５３に内蔵される上部分配パターン２５１とを含むことができる。
前記上部絶縁層２５３は、半導体素子やパッケージング基板に絶縁体層として適用するものであれば適用可能であり、例えば、フィラーが含まれたエポキシ系樹脂などが適用されてもよいが、これに限定されるものではない。
前記絶縁体層は、コーティング層を形成して硬化する方式で形成されてもよく、または未硬化又は半硬化された状態でフィルム化された絶縁体フィルムを前記コア層２２にラミネートして硬化する方法で形成されてもよい。このとき、減圧ラミネーション方法などを適用すれば、コアビア２３の内部の空間にまで前記絶縁体が埋め込まれ、効率的な工程の進行が可能である。
一具現例によって、複層の絶縁体層を積層して適用しても、絶縁体層間の実質的な区分が難しくなり得、複数の絶縁体層を総称して上部絶縁層と称する。また、コア絶縁層２２３及び上部絶縁層２５３は同じ絶縁材料が適用され得、このような場合、その境界が実質的に区分されない。または、他の具現例によって、複層の絶縁体層を硬化させる圧力及び温度を異なって設定することによって、絶縁体層の境界が生成されることもできる。
前記上部分配パターン２５１は、予め設定された形態で前記上部絶縁層２５３内に位置する電気伝導性層を意味し、例えば、ビルドアップレイヤ方式で形成されてもよい。具体的には、絶縁体層を形成し、絶縁体層の不要な部分を除去した後、銅めっきなどの方式で電気伝導性層を形成し、選択的に電気伝導性層のうち不要な部分を除去した後、この電気伝導性層上に再び絶縁体層を形成し、再び不要な部分を除去した後、めっきなどの方式で電気伝導性層を形成する方式を繰り返すことで、意図するパターンで垂直又は水平方向に電気伝導性層が形成された上部分配パターン２５１を形成することができる。
前記上部分配パターン２５１は、コア層２２と半導体素子部３０との間に位置するため、半導体素子部３０と電気的信号の伝達が円滑に行われ、意図する複雑なパターンが十分に収容され得るように、少なくともその一部に微細パターンを含むように形成する。このとき、微細パターンとは、幅及び間隔がそれぞれ４μｍ未満であるものであってもよく、３．５μｍ以下であるものであってもよく、３μｍ以下であるものであってもよく、２．５μｍ以下であるものであってもよく、または１～２．３μｍであるものであってもよい（以下、微細パターンについての説明は同一である）。
前記上面接続層２７は、前記上部分配パターン２５１とその少なくとも一部が電気的に接続され、前記上部絶縁層２５３に位置する上面接続パターン２７２と、前記半導体素子部３０と前記上面接続パターン２７２とを電気的に接続する上面接続電極２７１とを含む。
前記上面接続パターン２７２は、上部絶縁層２５３の一面上に位置してもよく、または少なくともその一部が上部絶縁層上に露出しながら埋め込まれて（ｅｍｂｅｄｄｅｄ）いてもよい。例えば、前記上面接続パターンが前記上部絶縁層の一面上に位置する場合には、めっきなどの方式で前記上部絶縁層を形成することができ、前記上面接続パターンが、その一部が上部絶縁層上に露出しながら埋め込まれている場合には、銅めっき層などを形成した後、表面研磨、表面エッチングなどの方法で絶縁層又は電気伝導性層の一部が除去されたものであり得る。
前記上面接続パターン２７２は、上述した上部分配パターン２５１のように、微細パターンを少なくともその一部に含むことができる。このように微細パターンを含む上面接続パターン２７２は、さらに多くの素子を狭い面積下でも電気的に接続できるようにして、素子間又は外部との電気的信号の接続をより円滑にし、より集積化されたパッケージングが可能である。
前記上面接続電極２７１は、前記半導体素子部３０と端子などで直接接続されてもよく、またはソルダーボールのような素子接続部５１を媒介として接続されてもよい。
前記キャビティ部２８は、前記第２区域２２２の上側及び／又は下側に位置し、前記コア分配パターン２４１と電気的に接続されるキャビティ分配層２８２及びキャビティ素子４０が位置する内部空間２８１を含むことができる。
具体的には、前記第２区域２２２は、前記第１区域２２１と比較してガラス基板２１の厚さがさらに薄く、その厚さの差により形成される内部空間２８１にはキャビティ素子４０が位置することができる。また、ガラス基板２１に形成されるコアビア２３及びコア分配層２４は、キャビティ素子４０と外部素子を接続する電気的な接続構造としての役割をする。
また、上述したように、第２区域２２２ではなく、第１区域２２１、すなわち、ガラス基板１の第１面２１３及び第２面２１４を貫通した形態のキャビティ部が生成され得、キャビティ部にキャビティ素子４０が配列され得る。
前記パッケージング基板２０は、マザーボード１０とも接続される。前記マザーボード１０は、前記コア層２２の前記第２面２１４の少なくとも一部上に位置するコア分配パターン２４１とマザーボード１０の端子が直接接続されてもよく、またはソルダーボールのようなボード接続部５２を媒介として電気的に接続されてもよい。また、マザーボード１０と接するコア分配パターン２４１は、前記コア層２２の下部に位置する下部層（図示せず）を媒介として前記マザーボード１０と接続されてもよい。
一例によって、前記半導体素子部３０と前記マザーボード１０との間に位置するパッケージング基板２０には、前記ガラス基板２１以外に、実質的に追加の他の基板を適用しないことができる。
従来は、素子とマザーボードを接続する際に、それらの間にインターポーザと有機基板（ｏｒｇａｎｉｃ ｓｕｂｓｔｒａｔｅ）を共に積層して適用した。これは、少なくとも２つの理由でこのように多段の形態で適用したものと把握されるが、その一つは、素子の微細なパターンをマザーボードに直接接合させるにはスケール上の問題があるという点、そして、他の一つは、接合過程又は半導体装置の駆動過程で熱膨張係数の差による配線の損傷の問題が発生することがあるという点のためである。具現例では、熱膨張係数が半導体素子と類似したガラス基板を適用し、ガラス基板の第１面及びその上部層には、素子の実装に十分な程度に微細なスケールを有する微細パターンを形成することで、このような問題を解決した。
以下では、本発明の具現例に係るパッケージング基板の製造方法について説明する。
図４及び図５は、具現例に係るパッケージング基板の製造過程を断面で説明するフローチャートである。
まず、図４の（ａ）のように、平坦な第１面及び第２面を有するガラス基板２１ａを準備し、コアビアの形成のために予め定められた位置のガラス表面に欠陥（溝）２１ｂを形成する。前記ガラス基板は、電子装置の基板などに適用されるガラス基板が適用され得、例えば、無アルカリガラス基板などが適用されてもよいが、これに限定されない。市販の製品として、コーニング社、ショット社、ＡＧＣなどの製造社が製造した製品が適用されてもよい。前記欠陥（溝）の形成には、機械的なエッチング、レーザー照射などの方式が適用されてもよい。
図４の（ｂ）のように、欠陥（溝）２１ｂが形成されたガラス基板２１ａは、物理的又は化学的なエッチング過程を通じてコアビア２３を形成するエッチングステップが行われる。エッチング過程において、ガラス基板は、欠陥部分にビアを形成し、同時にガラス基板２１ａの表面もエッチングされ得る。このようなガラス表面のエッチングを防ぐために、マスキングフィルムなどを適用することもできるが、マスキングフィルムを適用して除去する過程の煩わしさなどを考慮して、欠陥のあるガラス基板自体をエッチングすることができ、このような場合、最初のガラス基板の厚さよりも、コアビアを有するガラス基板の厚さが多少薄くなり得る。
その後、図４の（ｃ）及び（ｄ）のように、ガラス基板上に電気伝導性層２１ｄを形成することによって、コア層製造ステップが行われ得る。前記電気伝導性層は、代表的に、銅金属を含む金属層が適用されてもよいが、これに限定されるものではない。
ガラスの表面（ガラス基板の表面及びコアビアの表面を含む）と銅金属の表面は、その性質が異なるため、付着力が劣り得る。具現例では、ドライ方式とウェット方式の２つの方法でガラス表面と金属との間の付着力を向上させることができる。
ドライ方式は、スパッタリングを適用する方式、すなわち、金属スパッタリングでガラス表面及びコアビアの内径にシード層２１ｃを形成する方式である。前記シード層の形成には、チタン、クロム、ニッケルのような異種金属が銅などと共にスパッタリングされ得、このような場合、ガラスの表面モフォロジーと金属粒子が相互作用するアンカー効果などによって、ガラス－金属の付着力が向上することができる。
ウェット方式は、プライマー処理をする方式であって、アミンなどの官能基を有する化合物質で前処理してプライマー層２１ｃを形成する方式である。意図する付着力の程度に応じてシランカップリング剤で前処理した後、アミン官能基を有する化合物又は粒子でプライマー処理を施すことができる。前記でも言及したように、具現例の支持体基板は、微細パターンを形成できる程度に高性能である必要があり、これは、プライマー処理後にも維持されなければならない。したがって、このようなプライマーがナノ粒子を含む場合には、平均直径が１５０ｎｍ以下の大きさを有するナノ粒子が適用されることが好ましく、例えば、アミン基を有する粒子は、ナノ粒子が適用されることが好ましい。前記プライマー層は、例示的に、ＭＥＣ社のＣＺシリーズなどで製造する接合力改善剤が適用されて形成されてもよい。
前記シード層／プライマー層２１ｃは、電気伝導性層の形成が不要な部分を除去した状態で又は除去していない状態で、選択的に電気伝導性層が金属層を形成することができる。また、前記シード層／プライマー層２１ｃは、電気伝導性層の形成が必要な部分又は不要な部分を、選択的に金属めっきに活性化された状態又は不活性化された状態で処理し、以降の工程を行うことができる。例えば、前記活性化又は不活性化処理は、一定の波長のレーザーなどの光照射処理、薬品処理などが適用されてもよい。金属層の形成には、半導体素子の製造に適用される銅めっき方法などが適用されてもよいが、これに限定されるものではない。
図４の（ｅ）のように、前記コア分配層の一部が不要な場合には除去されてもよく、またはシード層が一部除去あるいは不活性化処理された後に、金属めっきを行って予め定められたパターンで電気伝導性層を形成することで、コア分配層のエッチング層２１ｅが形成されてもよい。
図５は、一具現例によって絶縁層及び上部分配パターンを形成する製造段階を説明する。
図５の（ａ）のように、コアビアは、前記電気伝導性層であるコア分配層の形成後、絶縁層で空き空間を充填する絶縁層形成ステップを経ることができる。このとき、適用される絶縁層は、フィルムの形態で製造されたものが適用されてもよく、例えば、フィルムの形態の絶縁層を減圧ラミネートする方法などが適用されてもよい。このように減圧ラミネーションを行うと、絶縁層が前記コアビアの内部の空き空間にまで十分に埋め込まれることで、ボイドの形成がないコア絶縁層を形成することができる。
図５の（ｂ）～（ｅ）は、上部層製造ステップを説明する。
上部層製造ステップは、コア層上に上部絶縁層及び上部分配パターンを含む上部分配層を形成するステップである。上部絶縁層は、絶縁層２３ａを形成する樹脂組成物をコーティングするか、または絶縁フィルムを積層する方式で行われてもよく、簡便には絶縁フィルムを積層する方式の適用が好ましい。絶縁フィルムの積層は、絶縁フィルムをラミネートして硬化させる過程により行われ得るが、このとき、減圧ラミネーション方法を適用すれば、コアビアの内部に電気伝導性層が形成されていない層などまでも絶縁樹脂が十分に埋め込まれ得る。前記上部絶縁層もガラス基板と少なくともその一部で直接当接し、そのため、十分な付着力を有するものを適用する。具体的には、前記ガラス基板及び前記上部絶縁層は、ＡＳＴＭ Ｄ３３５９による付着力テスト値が４Ｂ以上を満たす特性を有することが好ましい。
上部分配パターンは、前記絶縁層２３ａの形成、及び予め定められたパターンで電気伝導性層２３ｃを形成し、不要な部分をエッチングして電気伝導性層のエッチング層２３ｄを形成する過程を繰り返して形成され得、絶縁層を挟んで隣り合うように形成される電気伝導性層の場合には、絶縁層にブラインドビア２３ｂを形成した後、めっき工程を行う方式で形成され得る。ブラインドビアの形成は、レーザーエッチング、プラズマエッチングなどの乾式エッチング方式、マスキング層及びエッチング液を用いた湿式エッチング方式などが適用されてもよい。
その後、図示していないが、上面接続層及びカバー層が形成され得る。
上面接続パターン及び上面接続電極も、上部分配層の形成と類似の過程により形成され得る。具体的には、絶縁層２３ｅに絶縁層のエッチング層を形成し、これに再び電気伝導性層を形成した後、電気伝導性層のエッチング層を形成する方式などで形成されてもよいが、エッチングの方式を適用せずに、電気伝導性層のみを選択的に形成する方法が適用されてもよい。カバー層は、上面接続電極に対応する位置に開口部（図示せず）が形成されて上面接続電極が露出し、素子接続部又は素子の端子などと直接接続できるように形成され得る。
上部層が生成されると、下面接続層及びカバー層を形成して下部層を生成する工程を行うことができる。上述した上面接続層及びカバー層形成ステップと類似の方式で下部分配層及び／又は下面接続層、そして、選択的にカバー層（図示せず）を形成することができる。
上述したように、キャビティ素子は、絶縁フィルム（例えば、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ－ｕｐ Ｆｉｌｍ））をラミネートして絶縁層内に形成され得、この場合、アンジュレーション（Ｕｎｄｕｌａｔｉｏｎ）現象が発生し得る。特に、素子を埋め込んだ（Ｅｍｂｅｄｄｉｎｇ）キャビティ部は、素子間のギャップ（ｇａｐ）、及び／又はキャビティ部と素子との間のギャップなどによりアンジュレーション現象が激しくなり得る。アンジュレーション現象が激しくなると、キャビティ部に漏れ電流（ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）が発生し得、これは、漏れ電流に脆弱な能動素子などに致命的であり得る。
また、キャビティ素子を内面に電極が形成されたキャビティ部に配置するか、または多数のキャビティ素子をキャビティ部に配置する場合、配置位置の正確度が低下したり、製造工程で非意図的に発生する基板の反りなどによって不良が発生し得る。例示的に、隣り合う素子と素子、及び／又は素子と電極との間に電極が露出する素子の特性上、互いに接触することによる短絡などが発生し得、これは、パッケージング基板の不良を招く。
そこで、本明細書は、素子が埋め込まれた（Ｅｍｂｅｄｄｅｄ）キャビティ部のアンジュレーション現象が発生することを防止して、漏れ電流発生の防止効果の向上、パッケージング基板の不良の減少などの目的を達成した実施例を提案する。例えば、本明細書の一具現例によって、絶縁層を形成する過程を、１回ではなく複数回にわたって行うことが提案される。
図６は、具現例によって生成されたパッケージング基板のコア層の断面構造の一例である。図６のパッケージ基板は、具現例によって生成されたコア層を説明するために概念的に簡略化した図であって、図１乃至図３を参照して説明された内容が適用され得る。
例えば、互いに対向する第１面及び第２面を有するガラス基板２１、及びガラス基板２１を貫通するコアビアを含むコア層２２が形成されてもよい。前記ガラス基板２１の表面には電極６３が形成され得る。
また、例えば、図６によるキャビティ部２８は、ガラス基板２１の第１面と第２面の両方を貫通して形成され、キャビティ部２８の内部にキャビティ素子４０が配置されている。上述したように、キャビティ素子４０は、受動素子または能動素子をいずれも含むことができる。
キャビティ部２８は、前記コアビアと同じ形成段階を通じて同時に形成されてもよく、または前記コアビアが形成された後あるいはコアビアが形成される前に独立して形成されてもよい。
また、図６によるキャビティ部２８の内部に配置されたキャビティ素子４０は、第１絶縁層６１により、一面を除いた全面または全面が囲まれてもよい。すなわち、例えば、図６によるキャビティ部には、キャビティ素子４０が配置されるものの、前記キャビティ素子４０の一面を除いた全面または全面に第１絶縁層が形成されてもよい。キャビティ素子；及び前記キャビティ素子を囲む第１絶縁層；を合わせてキャビティモジュールと称する。
例えば、キャビティ素子４０が六面体形状である場合、前記キャビティ素子４０の一面（例：底面）を除いた５面が前記第１絶縁層６１により囲まれてもよい。または、前記キャビティ素子４０の上面の縁が前記第１絶縁層６１により囲まれてもよい。すなわち、前記キャビティ素子４０の上面の縁に前記第１絶縁層６１が形成され得る。
例えば、キャビティ素子４０が円柱形状である場合、前記キャビティ素子４０の底面を除いた側面及び／又は上面が前記第１絶縁層６１により囲まれてもよい。または、前記キャビティ素子４０の上面の縁が前記第１絶縁層６１により囲まれてもよい。すなわち、前記キャビティ素子４０の上面の縁に前記第１絶縁層６１が形成され得る。
例えば、前記キャビティ素子４０の底面方向に１つ以上の接続電極が形成されてもよい。または、例えば、前記キャビティ素子４０の上面を除いた５面が前記第１絶縁層６１により囲まれてもよい。または、例えば、前記キャビティ素子４０の底面の縁が前記第１絶縁層６１により囲まれてもよい。すなわち、前記キャビティ素子４０の底面の縁に前記第１絶縁層６１が形成され得る。この場合、例えば、前記キャビティ素子４０の上面方向に１つ以上の接続電極が形成され得る。
前記キャビティ素子４０の一面を除いた全面または全面に前記第１絶縁層６１が形成されることで、並んで配置されるキャビティ素子間の接触によるショートを防止することができる。また、キャビティ部２８の側面に電気伝導性層を形成する製造過程で非意図的に発生し得るショートを、前記キャビティ素子４０の一面を除いた全面または全面に形成された前記第１絶縁層６１により防止することができる。
また、図６によるコア層２２は、前記第１面及び前記第２面に積層された第２絶縁層６２を含むことができる。図６によるキャビティ部２８の前記キャビティ素子４０及び前記第１絶縁層６１を除いた残りの部分は、前記第２絶縁層６２で充填され得る。
すなわち、キャビティ部２８にキャビティモジュールを配置した後、キャビティ部の内部に残りの空間が存在し得、ここに第２絶縁層６２を形成することができる。例えば、図６によるコア層２２は、キャビティ部２８の前記キャビティモジュールを除いた残りの部分に埋め込まれた第２絶縁層６２を含むことができる。例えば、ガラス基板２１の上部（例えば、第１面）及びガラス基板２１の下部（例えば、第２面）に第２絶縁層６２が積層されて硬化することができ、これを通じて第２絶縁層が生成され得る。
前記キャビティ素子４０には接続電極が接続されてもよい。
前記キャビティ素子４０の第１絶縁層６１が配置されていない露出面に接続電極が配置されてもよい。
前記キャビティ素子４０の第１絶縁層６１を貫通して接続電極が配置されてもよい。接続電極はブラインドビアの形態であってもよい。
前記第１絶縁層には、前記第１絶縁層を貫通する第１絶縁層ビア（図示せず）がさらに配置されてもよい。前記第１絶縁層ビアは、その内部の一部または全部が電極物質で充填されたものであってもよい。
前記第１絶縁層ビアは、前記キャビティ素子４０と一端が接し、前記第１絶縁層ビアの他端はキャビティ部２８の外部に露出することができる。
前記第１絶縁層ビアは、前記キャビティ素子４０と直接接せず、前記キャビティ部２８を上下に貫通する形態で配置されてもよい。
前記電極物質は電気伝導性物質が適用され得、例示的に電気伝導性金属が適用されてもよい。具体的には、銅、銅合金、銀などが適用されてもよいが、これに限定されるものではない。
前記第１絶縁層６１と前記第２絶縁層６２に同じ材料が適用されてもよく、または互いに異なる材料が適用されてもよい。後者の場合、誘電定数が互いに異なる材料が適用され得る。
例えば、前記第１絶縁層６１と前記第２絶縁層６２は、誘電定数が互いに異なってもよい。例えば、前記第１絶縁層６１は、前記第２絶縁層６２と同一または低い誘電定数を有することができる。この場合、キャビティ部にアンジュレーション（Ｕｎｄｕｌａｔｉｏｎ）現象の発生を実質的に抑制すると共に、キャビティ素子のそれぞれに十分な絶縁効果を期待することができるという利点がある。
前記第１絶縁層６１及び前記第２絶縁層６２は、それぞれ絶縁材料を含むことができる。
例示的に、前記絶縁材料は、高分子樹脂、高分子樹脂とフィラー（無機粒子、有機粒子、有機無機複合粒子など）の混合材料、無機蒸着層などが適用されてもよい。
例示的に、前記高分子樹脂は、アクリル樹脂、エポキシ樹脂、これらの変形樹脂などが適用されてもよく、電子装置にモールディングなどの目的で適用可能な材料が適用され得る。例示的にＬＣＰ（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｐｏｌｙｍｅｒ）などが適用されてもよい。
例示的に、前記混合材料は、アクリル樹脂とフィラーの混合物、アクリル樹脂とエポキシ樹脂の混合物とフィラーの混合物、エポキシ樹脂とフィラーの混合物などが適用されてもよい。前記フィラーは、無機粒子が適用され得、例示的にシリカ粒子が適用されてもよい。市販製品として、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ－ｕｐ Ｆｉｌｍ）、ＥＭＣ（Ｅｐｏｘｙ Ｍｏｌｄｉｎｇ Ｃｏｍｐｏｕｎｄ）、ＭＰＩ（Ｍｏｄｉｆｉｅｄ Ｐｏｌｙｉｍｉｄｅ）などが適用されてもよいが、これに限定されるものではない。
前記無機蒸着層は、例示的に、シリコン酸化物蒸着層、窒化シリコン蒸着層などが適用されてもよいが、これに限定されるものではない。
前記第１絶縁層６１と前記第２絶縁層６２は、熱膨張係数（Ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ Ｔｈｅｒｍａｌ Ｅｘｐａｎｓｉｏｎ、ＣＴＥ）が互いに同一または異なる材料が適用されてもよい。好ましくは、前記第１絶縁層６１の熱膨張係数と前記第２絶縁層６２の熱膨張係数との差が小さい材料を適用することができる。
第１絶縁層の材料と第２絶縁層の材料の熱膨張係数の差は２ｐｐｍ／℃以下、１．５ｐｐｍ／℃以下、１ｐｐｍ／℃以下、または０．５ｐｐｍ／℃以下であってもよい。前記熱膨張係数の差は０ｐｐｍ／℃以上、０．１ｐｐｍ／℃以上、または０．２ｐｐｍ／℃以上であってもよい。
前記第１絶縁層６１の熱膨張係数は８ｐｐｍ／℃以上、１０ｐｐｍ／℃以上、１２ｐｐｍ／℃以上、または１４ｐｐｍ／℃以上であってもよい。前記熱膨張係数は２０ｐｐｍ／℃以下、１８ｐｐｍ／℃以下、または１７ｐｐｍ／℃以下であってもよい。
前記第２絶縁層６２の熱膨張係数は８ｐｐｍ／℃以上、１０ｐｐｍ／℃以上、または１２ｐｐｍ／℃以上であってもよい。前記熱膨張係数は２０ｐｐｍ／℃以下、１８ｐｐｍ／℃以下、１６ｐｐｍ／℃以下、または１４ｐｐｍ／℃以下であってもよい。
前記第１絶縁層６１と前記第２絶縁層６２は、誘電定数が互いに異なる材料が適用されてもよい。好ましくは、前記第１絶縁層６１の誘電定数が前記第２絶縁層６２の誘電定数よりも低くなるように絶縁層の材料を選択して適用することができる。
前記第１絶縁層６１と前記第２絶縁層６２は、５．８ＧＨｚの高周波における比誘電率Ｄｋが相違する材料を適用すれば良い。例示的に、前記第１絶縁層６１のＤｋと前記第２絶縁層６２のＤｋの差が０．１以上であってもよい。前記Ｄｋの差は０．１以上、０．１３以上、０．１６以上、または０．２以上であってもよい。前記Ｄｋの差は１以下、０．８以下、０．６以下、０．５以下、０．４以下、０．３以下、または０．２５以下であってもよい。
前記第１絶縁層６１のＤｋは２．３以上、２．５以上、２．７以上、または２．９以上であってもよい。前記Ｄｋは３．４以下、３．２以下、または３．１以下であってもよい。
前記第２絶縁層６２のＤｋは３．０以上、３．１以上、または３．２以上であってもよい。前記Ｄｋは３．６以下、３．５以下、または３．４以下であってもよい。
前記第１絶縁層６１のＤｋは、前記第２絶縁層６２のＤｋよりも小さくてもよい。
前記第１絶縁層６１と前記第２絶縁層６２は、誘電損失率Ｄｆが互いに同一または異なる材料が適用されてもよい。好ましくは、前記第１絶縁層６１のＤｆと前記第２絶縁層６２のＤｆの差が０．０００１以上である材料を適用することができる。前記Ｄｆの差は０．０００１以上、０．０００５以上、または０．００１以上であってもよい。前記Ｄｆの差は０．０２以下であってもよい。
前記第１絶縁層６１のＤｆは０．００４以下、０．００３８以下、または０．００３６以下であってもよい。前記Ｄｆは０．００１以上、０．００１５以上、０．００１８以上、または０．００２以上であってもよい。
前記第２絶縁層６２のＤｆは０．００５以下、０．００４８以下、または０．００４６以下であってもよい。前記Ｄｆは０．００３以上、０．００３２以上、または０．００３４以上であってもよい。
前記第１絶縁層６１のＤｆは、前記第２絶縁層６２のＤｆよりも小さくてもよい。
例えば、第２絶縁層６２はＡＢＦが、第１絶縁層６１はＬＣＰが適用されてもよい。例えば、第２絶縁層６２はＥＭＣが、第１絶縁層６１はＬＣＰが適用されてもよい。例えば、第２絶縁層６２と第１絶縁層６１は、誘電定数が互いに異なるＡＢＰが適用されてもよい。
第１絶縁層６１の形成は、一例として、ワニスタイプ法、選択的ラミネーション方法、蒸着などの方法を用いて、キャビティ素子４０の表面に絶縁層を形成することができる。
第２絶縁層６２は、パッケージング基板のキャビティに絶縁層を形成する通常の方法が適用され得、第１絶縁層６１の形成に適用された方法が適用されてもよい。
また、本明細書は、図６に開示された具現例に係るパッケージング基板を生成する製造方法を提案する。
例えば、キャビティ部２８が配置されたガラス基板２１及び前処理されたキャビティ素子４０を用意し、前記キャビティ部２８に前記キャビティ素子４０を配列し、前記ガラス基板に第２絶縁層６２を積層するものの、前記キャビティ素子４０は、一面を除いた全面または全面に第１絶縁層６１が形成されたものである、パッケージング基板の製造方法が提案されてもよい。また、例えば、前記第１絶縁層６１と前記第２絶縁層６２は、誘電定数が互いに異なるものであってもよい。
具体的には、本明細書は、次のような具現例に係るパッケージング基板を生成する実施例を提案する。
一実施例として、キャビティ素子を選択及び配置する前に、前記キャビティ素子に１次絶縁層を配置し（キャビティモジュールの製造）；その後、前記キャビティモジュールをキャビティ内に位置させ、ＲＤＬ（Ｒｅ－Ｄｉｓｔｒｉｂｕｔｉｏｎ Ｌａｙｅｒ）過程により第２絶縁層を形成する；方法が提案されてもよい。
図７は、具現例に係るパッケージング基板の製造方法の一例を断面で説明するフローチャートである。
図７を通じて、パッケージング基板において第１絶縁層及び第２絶縁層を形成する段階をより具体的に説明すると、次の通りである。
例えば、図７の（ａ）のように、キャビティ素子４０の上面又は底面を除いた一部の面に第１絶縁層６１が形成されてもよい（Ｓ）。例えば、キャビティ素子４０にスパッタ（ｓｐｕｔｔｅｒ）、コーティングまたはモールディング工程を行って、キャビティ素子４０の上面又は底面を除いた一部の面に第１絶縁層６１が形成されてもよい。
すなわち、キャビティ素子４０は、第１絶縁層６１により、上面又は底面を除いた一部の面が囲まれ得る。例えば、前記キャビティ素子４０の底面を除いた５面が前記第１絶縁層６１により囲まれてもよい。または、例えば、前記キャビティ素子４０の上面の縁が前記第１絶縁層６１により囲まれてもよい。すなわち、前記キャビティ素子４０の上面の縁に前記第１絶縁層６１が形成され得る。この場合、例えば、前記キャビティ素子４０の底面方向に１つ以上の接続電極が形成され得る。または、例えば、前記キャビティ素子４０の上面を除いた５面が前記第１絶縁層６１により囲まれてもよい。または、例えば、前記キャビティ素子４０の底面の縁が前記第１絶縁層６１により囲まれてもよい。すなわち、前記キャビティ素子４０の底面の縁に前記第１絶縁層６１が形成され得る。この場合、例えば、前記キャビティ素子４０の上面方向に１つ以上の接続電極が形成され得る。
前記キャビティ素子４０の上面又は底面を除いた一部の面に前記第１絶縁層６１が形成されることで、並んで配置されるキャビティ素子間の接触によるショートを防止することができる。また、キャビティ部２８の側面に電気伝導性層を形成する製造過程で非意図的に発生し得るショートを、前記キャビティ素子４０の上面又は底面を除いた一部の面に形成された前記第１絶縁層６１によって防止することができる。キャビティ素子に第１絶縁層を形成することと関連する具体的な説明は、上述した説明と重複するので、その記載を一部省略する。
キャビティ素子４０は、受動素子及び／又は能動素子を含むことができる。例えば、キャビティ素子４０として積層セラミックキャパシタ（ＭＬＣＣ）が使用されてもよい。または、例えば、ＭＬＣＣのような受動素子以外の能動素子が、キャビティ素子４０として使用されてもよい。また、例えば、前記第１絶縁層６１は、前述したＬＣＰ（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｐｏｌｙｍｅｒ）、ＥＭＣ（Ｅｐｏｘｙ Ｍｏｌｄｉｎｇ Ｃｏｍｐｏｕｎｄ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ－ｕｐ Ｆｉｌｍ）、及び／又はＭＰＩ（Ｍｏｄｉｆｉｅｄ Ｐｏｌｙｉｍｉｄｅ）などを含むことができる。
その後、図７の（ｂ）のように、ＰＩテープ（Ｐｏｌｙｉｍｉｄｅ Ｔａｐｅ）のような接着フィルムにガラス基板２１が付着され得、第１絶縁層６１が形成されたキャビティ素子４０が、キャビティ部２８に選択されて配置され得る（Ｐ１、キャビティ素子の位置の指定）。
次に、図７の（ｃ）のように、第２絶縁層６２が第１面にラミネートされる工程（Ｌａｍｉｎａｔｉｏｎ ｏｎ ｔｏｐ）が行われ得る（Ｐ２）。ガラス基板２１の第１面の全体に第２絶縁層６２が積層され得、硬化（Ｐｒｅ－ｃｕｒｅ）が行われると、図７の（ｄ）のように、第２絶縁層６２がキャビティ部２８の内部空間にまで埋め込まれ得る。例えば、前記第２絶縁層６２は絶縁混合物を含むことができ、前記絶縁混合物は、無機粒子及び高分子樹脂を含むことができる。例えば、前記第２絶縁層６２は、前述したＥＭＣ（Ｅｐｏｘｙ Ｍｏｌｄｉｎｇ Ｃｏｍｐｏｕｎｄ）及び／又はＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ－ｕｐ Ｆｉｌｍ）を含むことができる。
必要に応じて、接着フィルムは、その後の過程中に除去されてもよい。例示的に、前記接着フィルムは、紫外線照射などによって接着力が減少することができる接着フィルムが適用されてもよい。接着フィルムは、前記接着フィルムに直接又はガラス基板を通過して紫外線を照射するなどの方式で前記接着フィルムの接着力を減少させ、接着フィルムを前記ガラス基板から容易に除去することができる。また、キャビティ素子は、硬化によって前硬化処理された第２絶縁層によって位置が固定され得、反りの程度が一定レベル以下に制御されると、接着フィルムの固定なしに、その後の工程の適用が可能である。
次に、図７の（ｅ）のように、第２絶縁層６２が第２面にラミネートされる工程（Ｌａｍｉｎａｔｉｏｎ ｏｎ ｂｏｔｔｏｍ）が行われ得る（Ｐ３）。ガラス基板２１の第２面の全体に第２絶縁層６２が積層され得、硬化（Ｐｒｅ－ｃｕｒｅ）が行われると、図７の（ｆ）のように、第２絶縁層６２がキャビティ部２８の内部空間にまで埋め込まれ得る（Ｐ４）。
したがって、図７によれば、一実施例として、互いに対向する第１面及び第２面を含むガラス基板２１にコアビアを生成し、前記ガラス基板２１の前記第１面及び前記第２面を貫通するキャビティ部２８を生成し；キャビティ素子４０の一面を除いた全面または全面に第１絶縁層６１が形成されたキャビティモジュールを前記キャビティ部２８に配列し；前記第１面及び前記第２面に第２絶縁層６２を積層する；パッケージング基板の製造方法が提案されてもよい。
一実施例として、互いに対向する第１面及び第２面を含むガラス基板２１にコアビアを生成し、前記ガラス基板２１の前記第１面及び前記第２面を貫通するキャビティ部２８を生成し；キャビティ素子４０の一面を除いた全面または全面に第１絶縁層６１を形成し；前記キャビティ部２８に、前記一面を除いた全面または全面に前記第１絶縁層６１が形成された前記キャビティ素子４０を配列し；前記第１面及び前記第２面に第２絶縁層６２を積層する；パッケージング基板の製造方法が提案されてもよい。
他の一実施例として、キャビティ素子をキャビティ内に選択及び配置し；その後に前記キャビティ素子に第１絶縁層をコーティング（又は配置）し、前記キャビティ素子の特定の面（例えば、上面又は底面）にコーティングされた第１絶縁層をエッチングした後、ＲＤＬ（Ｒｅ－Ｄｉｓｔｒｉｂｕｔｉｏｎ Ｌａｙｅｒ）過程により第２絶縁層を形成する；方法が提案されてもよい。
図８は、他の具現例に係るパッケージング基板の製造方法を断面で説明するフローチャートである。
図８を通じて、パッケージング基板において第１絶縁層及び第２絶縁層を形成する段階をより具体的に説明すると、次の通りである。
例えば、図８の（ａ）のように、ＰＩテープ（Ｐｏｌｙｉｍｉｄｅ Ｔａｐｅ）のような接着フィルムにキャビティ素子４０が付着され得る。キャビティ素子４０は、受動素子及び／又は能動素子を含むことができる。例えば、キャビティ素子４０として積層セラミックキャパシタ（ＭＬＣＣ）が使用されてもよい。または、例えば、ＭＬＣＣのような受動素子以外の能動素子が、キャビティ素子４０として使用されてもよい。
その後、図８の（ｂ）のように、キャビティ部２８に配置されたキャビティ素子４０の上面又は底面を除いた一部の面に第１絶縁層６１が形成され得る（Ｓ）。ガラス基板２１のキャビティ部２８に前記キャビティ素子が挿入されるように選択されて配置された後に前記工程が進行されることができる。例えば、キャビティ部２８内のキャビティ素子４０にスパッタ（ｓｐｕｔｔｅｒ）、コーティングまたはモールディング工程を行って、キャビティ素子４０の上面又は底面を除いた一部の面に第１絶縁層６１が形成されてもよい。キャビティ部２８に配置されたキャビティ素子４０は、第１絶縁層６１により、上面又は底面を除いた一部の面が囲まれ得る。例えば、前記キャビティ素子４０の底面を除いた５面が前記第１絶縁層６１により囲まれてもよい。または、例えば、前記キャビティ素子４０の上面の縁が前記第１絶縁層６１により囲まれてもよい。すなわち、前記キャビティ素子４０の上面の縁に前記第１絶縁層６１が形成され得る。この場合、例えば、前記キャビティ素子４０の底面方向に１つ以上の接続電極が形成され得る。または、例えば、前記キャビティ素子４０の上面を除いた５面が前記第１絶縁層６１により囲まれてもよい。または、例えば、前記キャビティ素子４０の底面の縁が前記第１絶縁層６１により囲まれてもよい。すなわち、前記キャビティ素子４０の底面の縁に前記第１絶縁層６１が形成され得る。この場合、例えば、前記キャビティ素子４０の上面方向に１つ以上の接続電極が形成され得る。
前記キャビティ素子４０の上面又は底面を除いた一部の面に前記第１絶縁層６１が形成されることで、並んで配置されるキャビティ素子間の接触によるショートを防止することができる。また、キャビティ部２８の側面に電気伝導性層を形成する製造過程で非意図的に発生し得るショートを、前記キャビティ素子４０の上面又は底面を除いた一部の面に形成された前記第１絶縁層６１によって防止することができる。
前記第１絶縁層６１は、前述したＬＣＰ（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｐｏｌｙｍｅｒ）、ＥＭＣ（Ｅｐｏｘｙ Ｍｏｌｄｉｎｇ Ｃｏｍｐｏｕｎｄ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ－ｕｐ Ｆｉｌｍ）、及び／又はＭＰＩ（Ｍｏｄｉｆｉｅｄ Ｐｏｌｙｉｍｉｄｅ）などを含むことができる。キャビティ素子及び第１絶縁層についてのより具体的な説明は、上述した説明と重複するので、その詳細な記載を省略する。
次に、図８の（ｃ）のように、第２絶縁層６２が第１面にラミネートされる工程（Ｌａｍｉｎａｔｉｏｎ ｏｎ ｔｏｐ）が行われ得る（Ｐ２）。ガラス基板２１の第１面の全体に第２絶縁層６２が積層され得、硬化（Ｐｒｅ－ｃｕｒｅ）が行われると、図８の（ｄ）のように、第２絶縁層６２がキャビティ部２８の内部空間にまで埋め込まれ得る。例えば、前記第２絶縁層６２は絶縁混合物を含むことができ、前記絶縁混合物は、無機粒子及び高分子樹脂を含むことができる。例えば、前記第２絶縁層６２は、前述したＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ－ｕｐ Ｆｉｌｍ）を含むことができる。各絶縁層についての具体的な説明は、上述した説明と重複するので、その詳細な記載を省略する。
必要に応じて、接着フィルムは、その後の過程中に除去されてもよい。例示的に、前記接着フィルムは、紫外線照射などによって接着力が減少することができる接着フィルムが適用されてもよい。接着フィルムは、前記接着フィルムに直接又はガラス基板を通過して紫外線を照射するなどの方式で前記接着フィルムの接着力を減少させ、接着フィルムを前記ガラス基板から容易に除去することができる。また、キャビティ素子は、硬化によって前硬化処理された第２絶縁層によって位置が固定され得、反りの程度が一定レベル以下に制御されると、接着フィルムの固定なしに、その後の工程の適用が可能である。
次に、図８の（ｅ）のように、第２絶縁層６２が第２面にラミネートされる工程（Ｌａｍｉｎａｔｉｏｎ ｏｎ ｂｏｔｔｏｍ）が行われ得る（Ｐ３）。ガラス基板２１の第２面の全体に第２絶縁層６２が積層され得、硬化（Ｐｒｅ－ｃｕｒｅ）が行われると、図８の（ｆ）のように、第２絶縁層６２がキャビティ部２８の内部空間にまで埋め込まれ得る（Ｐ４）。
したがって、図８によれば、一実施例として、互いに対向する第１面及び第２面を含むガラス基板２１にコアビアを生成し、前記ガラス基板２１の前記第１面及び前記第２面を貫通するキャビティ部２８を生成し；前記キャビティ部２８にキャビティ素子４０を配列し、前記配列されたキャビティ素子４０の底面を除いた一部の面に第１絶縁層６１を形成し；前記第１面及び前記第２面に第２絶縁層６２を積層する、パッケージング基板の製造方法が提案されてもよい。
以上で説明した実施例に係るパッケージング基板の製造方法及びこれを用いたパッケージング基板は、素子間のギャップ（ｇａｐ）、及び／又はキャビティ部と素子との間のギャップなどにより発生するアンジュレーション現象を防止することができ、キャビティ部に対して漏れ電流が発生することを防止することができる。
以上で説明した本明細書は、図面に示された実施例を参考にして説明したが、これは例示的なものに過ぎず、当該分野における通常の知識を有する者であれば、これから様々な変形及び実施例の変形が可能であるという点を理解できるであろう。すなわち、本明細書の権利範囲は、上述した具現例に限定されず、添付の特許請求の範囲で定義している具現例の基本概念を利用した当業者の様々な変形及び改良形態もまた具現例の権利範囲に属する。したがって、本明細書の真の技術的な保護範囲は、添付の特許請求の範囲の技術的思想によって定められなければならない。
１００ 半導体装置
１０ マザーボード
３０ 半導体素子部
３２ 第１半導体素子
３４ 第２半導体素子
３６ 第３半導体素子
２０ パッケージング基板
２１，２１ａ ガラス基板
２２ コア層
２２３ コア絶縁層
２１３ 第１面
２１４ 第２面
２３ コアビア
２４ コア分配層
２４１ コア分配パターン
２６ 上部層
２５ 上部分配層
２５１ 上部分配パターン
２３ｂ ブラインドビア
２５３ 上部絶縁層
２７ 上面接続層
２７１ 上面接続電極
２７２ 上面接続パターン
２８ キャビティ部
２８１ 内部空間
２８２ キャビティ分配層
４０ キャビティ素子
５０ 接続部
５１ 素子接続部
５２ ボード接続部
６０ カバー層
６１ 第１絶縁層
６２ 第２絶縁層
６３ 電極

Claims (14)

  1. 互いに対向する第１面及び第２面を有するガラス基板、及び前記ガラス基板を貫通するキャビティ部を含むコア層を含み、
    前記キャビティ部にはキャビティモジュールが配置され、
    前記キャビティモジュールは、キャビティ素子、及び前記キャビティ素子を囲む第１絶縁層を含み、
    前記第１絶縁層は、前記キャビティ素子の一面を除いた全面または全面に配置され、
    第２絶縁層は、前記キャビティ部の前記キャビティモジュールを除いた部分に少なくとも一部が埋め込まれるように配置され、
    前記第１絶縁層と前記第２絶縁層は、誘電定数が互いに異なるものであり、
    高周波比誘電率Ｄｋは、５．８ＧＨｚの高周波における比誘電率であり、
    前記第１絶縁層の高周波比誘電率Ｄｋは、２．３～３．４であり、
    前記第２絶縁層の高周波比誘電率Ｄｋは、３．０～３．６である、パッケージング基板。
  2. 前記第１絶縁層は、前記第２絶縁層よりも低い誘電定数を有する、請求項１に記載のパッケージング基板。
  3. 前記第１絶縁層の高周波比誘電率Ｄｋ１と、前記第２絶縁層の高周波比誘電率Ｄｋ２との差は０．１以上である、請求項１に記載のパッケージング基板。
  4. 前記第１絶縁層の誘電損失率はＤｆ１であり、
    前記第２絶縁層の誘電損失率はＤｆ２であり、
    前記Ｄｆ１と前記Ｄｆ２との差は０．０００１以上である、請求項１に記載のパッケージング基板。
  5. 前記第１絶縁層は、ＬＣＰ（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｐｏｌｙｍｅｒ）、ＥＭＣ（Ｅｐｏｘｙ Ｍｏｌｄｉｎｇ Ｃｏｍｐｏｕｎｄ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ－ｕｐ Ｆｉｌｍ）、またはＭＰＩ（Ｍｏｄｉｆｉｅｄ Ｐｏｌｙｉｍｉｄｅ）を含む、請求項１に記載のパッケージング基板。
  6. 前記第２絶縁層は絶縁混合物を含み、
    前記絶縁混合物は、無機粒子と高分子樹脂の混合物を含む、請求項１に記載のパッケージング基板。
  7. 前記キャビティ素子に接続電極が配置される、請求項１に記載のパッケージング基板。
  8. 前記キャビティ素子は、受動素子または能動素子を含む、請求項１に記載のパッケージング基板。
  9. 前記第１絶縁層には、前記第１絶縁層を貫通する第１絶縁層ビアがさらに配置され、
    前記第１絶縁層ビアは、その内部の一部または全部が電極物質で充填されている、請求項１に記載のパッケージング基板。
  10. パッケージング基板の製造方法であって、
    キャビティ部が配置されたガラス基板、及びキャビティモジュールを用意するステップと、
    前記キャビティ部に前記キャビティモジュールを配列するステップと、
    前記ガラス基板に第２絶縁層を積層するステップとを含み、
    前記キャビティモジュールは、キャビティ素子、及び前記キャビティ素子の少なくとも一部を囲む第１絶縁層を含み、
    前記第１絶縁層は、前記キャビティ素子の一面を除いた全面または全面に配置され、
    高周波比誘電率Ｄｋは、５．８ＧＨｚの高周波における比誘電率であり、
    前記第１絶縁層の高周波比誘電率Ｄｋは、２．３～３．４であり、
    前記第２絶縁層の高周波比誘電率Ｄｋは、３．０～３．６である、パッケージング基板の製造方法。
  11. 前記第１絶縁層と前記第２絶縁層は、誘電定数が互いに異なるものである、請求項１０に記載のパッケージング基板の製造方法。
  12. 前記第１絶縁層は、ＬＣＰ（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｐｏｌｙｍｅｒ）、ＥＭＣ（Ｅｐｏｘｙ Ｍｏｌｄｉｎｇ Ｃｏｍｐｏｕｎｄ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ－ｕｐ Ｆｉｌｍ）、またはＭＰＩ（Ｍｏｄｉｆｉｅｄ Ｐｏｌｙｉｍｉｄｅ）を含む、請求項１０に記載のパッケージング基板の製造方法。
  13. 前記第２絶縁層は、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ－ｕｐ Ｆｉｌｍ）またはＥＭＣ（Ｅｐｏｘｙ Ｍｏｌｄｉｎｇ Ｃｏｍｐｏｕｎｄ）を含む、請求項１０に記載のパッケージング基板の製造方法。
  14. 前記キャビティ素子に接続電極が形成される、請求項１０に記載のパッケージング基板の製造方法。
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