JP7539488B2 - アップリンク制御情報送信方法及び装置 - Google Patents
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Description
選択的に、前記複数のPUCCHは2つのPUCCHであり、優先度が最も高い前記アップリンク制御情報が位置するPUCCHのチャネルフォーマットはPF0またはPF1であり、各前記PUCCHにそれぞれ運ばれるアップリンク制御情報のビット数は1であり、前記ターゲットPUCCHは優先度が最も高い前記アップリンク制御情報が位置するPUCCHである。
Claims (12)
- アップリンク制御情報送信方法であって、
複数の物理アップリンク制御チャネル(PUCCH)が時間領域で重複すると決定するステップであって、各前記PUCCHに異なる優先度のアップリンク制御情報がそれぞれ運ばれるステップと、
各前記PUCCHにそれぞれ運ばれる異なる優先度のアップリンク制御情報を統合するステップと、
ターゲットPUCCHを決定するステップであって、前記ターゲットPUCCHの時間領域終了位置は、優先度が最も高い前記アップリンク制御情報が位置するPUCCHの時間領域終了位置より遅くないステップと、
前記ターゲットPUCCHを介して前記統合されたアップリンク制御情報を送信するステップと、を含み、
前記複数のPUCCHが2つのPUCCHであり、優先度が最も高い前記アップリンク制御情報が位置するPUCCHのチャネルフォーマットがPF0またはPF1であり、かつ各前記PUCCHにそれぞれ運ばれるアップリンク制御情報のビット数が1である場合、前記ターゲットPUCCHは優先度が最も高い前記アップリンク制御情報が位置するPUCCHである、
ことを特徴とするアップリンク制御情報送信方法。 - 前記アップリンク制御情報は、
ハイブリット自動再送要求応答、スケジューリング要求、チャネル状態情報のうちの少なくとも1つを含む、
ことを特徴とする請求項1に記載の方法。 - 前記複数のPUCCHのうちの少なくとも1つのPUCCHに運ばれるアップリンク制御情報はハイブリット自動再送要求応答であり、前記ターゲットPUCCHを決定するステップは、
前記統合されたアップリンク制御情報のビット数は優先度が最も高い前記アップリンク制御情報が位置するPUCCHが運び可能なアップリンク制御情報のビット数の上限より大きいことに応答して、前記ハイブリット自動再送要求応答に対応するダウンリンク制御情報に基づいて、指示されたPUCCHを決定するステップと、
前記指示されたPUCCHの時間領域終了位置が優先度が最も高い前記アップリンク制御情報が位置するPUCCHの時間領域終了位置より遅くないことに応答して、前記指示されたPUCCHが前記ターゲットPUCCHであると決定するステップと、を含む、
ことを特徴とする請求項2に記載の方法。 - 前記方法は、
前記指示されたPUCCHの時間領域終了位置が、優先度が最も高い前記アップリンク制御情報が位置するPUCCHの時間領域終了位置より遅いことに応答して、優先度が最も高い前記アップリンク制御情報が位置するPUCCHを介して、優先度が最も高い前記アップリンク制御情報を送信するステップをさらに含む、
ことを特徴とする請求項3に記載の方法。 - 前記ハイブリット自動再送要求応答に対応するダウンリンク制御情報に基づいて、指示されたPUCCHを決定するステップは、
前記複数のPUCCHが少なくとも2つのハイブリット自動再送要求応答を含むことに応答して、前記少なくとも2つのハイブリット自動再送要求応答情報に対応するダウンリンク制御情報のうちの時間領域リソースが最も遅い前記ダウンリンク制御情報に基づいて、指示されたPUCCHを決定するステップを含む、
ことを特徴とする請求項3に記載の方法。 - アップリンク制御情報送信装置であって、
複数のPUCCHが時間領域で重複すると決定するように構成される重複決定モジュールであって、各前記PUCCHに異なる優先度のアップリンク制御情報がそれぞれ運ばれる重複決定モジュールと、
各前記PUCCHにそれぞれ運ばれる異なる優先度のアップリンク制御情報を統合するように構成される情報統合モジュールと、
ターゲットPUCCHを決定するように構成されるチャネル決定モジュールであって、前記ターゲットPUCCHの時間領域終了位置は、優先度が最も高い前記アップリンク制御情報が位置するPUCCHの時間領域終了位置より遅くないチャネル決定モジュールと、
前記ターゲットPUCCHを介して前記統合されたアップリンク制御情報を送信するように構成される情報送信モジュールと、を含み、
前記複数のPUCCHが2つのPUCCHであり、優先度が最も高い前記アップリンク制御情報が位置するPUCCHのチャネルフォーマットがPF0またはPF1であり、かつ各前記PUCCHにそれぞれ運ばれるアップリンク制御情報のビット数が1である場合、前記ターゲットPUCCHは優先度が最も高い前記アップリンク制御情報が位置するPUCCHである、
ことを特徴とするアップリンク制御情報送信装置。 - 前記アップリンク制御情報は、
ハイブリット自動再送要求応答、スケジューリング要求、チャネル状態情報のうちの少なくとも1つを含む、
ことを特徴とする請求項6に記載の装置。 - 前記複数のPUCCHのうちの少なくとも1つのPUCCHに運ばれるアップリンク制御情報はハイブリット自動再送要求応答であり、前記情報送信モジュールは、前記統合されたアップリンク制御情報のビット数が優先度が最も高い前記アップリンク制御情報が位置するPUCCHが運び可能なアップリンク制御情報のビット数の上限より大きいことに応答して、前記ハイブリット自動再送要求応答に対応するダウンリンク制御情報に基づいて、指示されたPUCCHを決定し、前記指示されたPUCCHの時間領域終了位置が優先度が最も高い前記アップリンク制御情報が位置するPUCCHの時間領域終了位置より遅くないことに応答して、前記指示されたPUCCHが前記ターゲットPUCCHであると決定するように構成される、
ことを特徴とする請求項7に記載の装置。 - 前記情報送信モジュールは、さらに、前記指示されたPUCCHの時間領域終了位置が、優先度が最も高い前記アップリンク制御情報が位置するPUCCHの時間領域終了位置より遅いことに応答して、優先度が最も高い前記アップリンク制御情報が位置するPUCCHを介して、優先度が最も高い前記アップリンク制御情報を送信するように構成される、
ことを特徴とする請求項8に記載の装置。 - 前記チャネル決定モジュールは、さらに、前記複数のPUCCHが少なくとも2つのハイブリット自動再送要求応答を含むことに応答して、前記少なくとも2つのハイブリット自動再送要求応答情報に対応するダウンリンク制御情報のうちの時間領域リソースが最も遅い前記ダウンリンク制御情報に基づいて、指示されたPUCCHを決定するように構成される、
ことを特徴とする請求項8に記載の装置。 - 電子機器であって、前記電子機器は、
プロセッサと、
プロセッサによって実行可能な命令を記憶するメモリと、を含み、
前記プロセッサは、請求項1~5のいずれかに記載のアップリンク制御情報送信方法を実現するように構成される、
ことを特徴とする電子機器。 - コンピュータプログラムが含まれるコンピュータ読み取り可能な記憶媒体であって、
当該コンピュータプログラムがプロセッサによって実行される場合、請求項1~5のいずれかに記載のアップリンク制御情報送信方法のステップが実現される、
ことを特徴とするコンピュータ読み取り可能な記憶媒体。
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