JP7523741B2 - Image display device manufacturing method and image display device - Google Patents

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Description

本発明の実施形態は、画像表示装置の製造方法および画像表示装置に関する。 Embodiments of the present invention relate to a method for manufacturing an image display device and an image display device.

高輝度、広視野角、高コントラストで低消費電力の薄型の画像表示装置の実現が望まれている。このような市場要求に対応するように、自発光素子を利用した表示装置の開発が進められている。 There is a demand for thin image display devices that have high brightness, a wide viewing angle, high contrast, and low power consumption. In order to meet such market demands, development of display devices that use self-luminous elements is underway.

自発光素子として、微細発光素子であるマイクロＬＥＤを用いた表示装置の登場が期待されている。マイクロＬＥＤを用いた表示装置の製造方法として、個々に形成されたマイクロＬＥＤを駆動回路に順次転写する方法が紹介されている。しかしながら、フルハイビジョンや４Ｋ、８Ｋ等と高画質になるにつれて、マイクロＬＥＤの素子数が多くなると、多数のマイクロＬＥＤを個々に形成して、駆動回路等を形成した基板に順次転写するのでは、転写工程に膨大な時間を要する。さらに、マイクロＬＥＤと駆動回路等との接続不良等が発生し、歩留りの低下を生じるおそれがある。 The emergence of display devices using micro-LEDs, which are minute light-emitting elements, is expected as a self-emitting element. As a manufacturing method for display devices using micro-LEDs, a method of sequentially transferring individually formed micro-LEDs to a driving circuit has been introduced. However, as the number of micro-LED elements increases with the trend toward higher image quality such as full high definition, 4K, 8K, etc., the transfer process requires an enormous amount of time if a large number of micro-LEDs are individually formed and sequentially transferred to a substrate on which a driving circuit, etc. is formed. Furthermore, there is a risk of poor connection between the micro-LEDs and the driving circuit, etc., resulting in a decrease in yield.

Ｓｉ基板上に発光層を含む半導体層を成長させ、半導体層に電極を形成した後、駆動回路が形成された回路基板に貼り合わせる技術が知られている（たとえば、特許文献１）。A technique is known in which a semiconductor layer including a light-emitting layer is grown on a silicon substrate, electrodes are formed on the semiconductor layer, and then the semiconductor layer is bonded to a circuit board on which a driving circuit is formed (for example, Patent Document 1).

特開２００２－１４１４９２号公報JP 2002-141492 A

本発明の一実施形態は、発光素子の転写工程を短縮し、歩留りを向上した画像表示装置の製造方法を提供する。One embodiment of the present invention provides a manufacturing method for an image display device that shortens the transfer process of light-emitting elements and improves yield.

本発明の一実施形態に係る画像表示装置の製造方法は、発光層を含む半導体層を第１基板上に成長させた第２基板を準備する工程と、透光性基板上に形成された回路素子を含む回路と、前記回路を覆う第１絶縁膜と、前記第１絶縁膜上に形成された光反射性を有する部分を含む導電層と、を含む第３基板を準備する工程と、前記半導体層を前記第３基板に貼り合わせる工程と、前記半導体層から発光素子を形成する工程と、前記導電層、前記発光素子および前記第１絶縁膜を覆う第２絶縁膜を形成する工程と、前記第１絶縁膜および前記第２絶縁膜を貫通するビアを形成する工程と、前記発光素子と前記回路素子とを前記ビアを介して電気的に接続する工程と、を備える。前記発光素子は、前記部分上に設けられる。前記部分の外周は、平面視で前記部分に投影された前記発光素子の外周を含む。A method for manufacturing an image display device according to one embodiment of the present invention includes the steps of: preparing a second substrate in which a semiconductor layer including a light-emitting layer is grown on a first substrate; preparing a third substrate including a circuit including a circuit element formed on a light-transmitting substrate, a first insulating film covering the circuit, and a conductive layer including a portion having light reflectivity formed on the first insulating film; bonding the semiconductor layer to the third substrate; forming a light-emitting element from the semiconductor layer; forming a second insulating film covering the conductive layer, the light-emitting element, and the first insulating film; forming a via penetrating the first insulating film and the second insulating film; and electrically connecting the light-emitting element and the circuit element through the via. The light-emitting element is provided on the portion. The outer periphery of the portion includes the outer periphery of the light-emitting element projected onto the portion in a planar view.

本発明の一実施形態に係る画像表示装置は、第１面を有する透光性基板と、前記第１面上に設けられた回路素子と、前記回路素子に電気的に接続された第１配線層と、前記第１面上で前記回路素子および前記第１配線層を覆う第１絶縁膜と、前記第１絶縁膜上に設けられた光反射性を有する部分を含む導電層と、前記部分上に設けられるとともに前記部分に電気的に接続された第１発光素子と、前記第１発光素子の少なくとも一部、前記導電層および前記第１絶縁膜を覆う第２絶縁膜と、前記第２絶縁膜上に設けられ、前記第１発光素子の前記第１絶縁膜の側の面と対向する発光面を含む面に電気的に接続された第２配線層と、前記第１絶縁膜および前記第２絶縁膜を貫通し、前記第１配線層および前記第２配線層を電気的に接続する第１ビアと、を備える。前記部分の外周は、平面視で前記部分に投影された前記第１発光素子の外周を含む。An image display device according to one embodiment of the present invention includes a light-transmitting substrate having a first surface, a circuit element provided on the first surface, a first wiring layer electrically connected to the circuit element, a first insulating film covering the circuit element and the first wiring layer on the first surface, a conductive layer including a portion having light reflectivity provided on the first insulating film, a first light-emitting element provided on the portion and electrically connected to the portion, a second insulating film covering at least a portion of the first light-emitting element, the conductive layer, and the first insulating film, a second wiring layer provided on the second insulating film and electrically connected to a surface including a light-emitting surface facing the surface of the first light-emitting element on the first insulating film side, and a first via penetrating the first insulating film and the second insulating film and electrically connecting the first wiring layer and the second wiring layer. The periphery of the portion includes the periphery of the first light-emitting element projected onto the portion in a planar view.

本発明の一実施形態に係る画像表示装置は、第１面を有する可撓性を有する基板と、前記第１面上に設けられた回路素子と、前記回路素子に電気的に接続された第１配線層と、前記第１面上で前記回路素子および前記第１配線層を覆う第１絶縁膜と、前記第１絶縁膜上に設けられた光反射性を有する部分を含む導電層と、前記部分上に設けられるとともに前記部分に電気的に接続された第１発光素子と、前記第１発光素子の少なくとも一部、前記導電層および前記第１絶縁膜を覆う第２絶縁膜と、前記第２絶縁膜上に設けられ、前記第１発光素子の前記第１絶縁膜の側の面と対向する発光面を含む面に電気的に接続された第２配線層と、前記第１絶縁膜および前記第２絶縁膜を貫通し、前記第１配線層および前記第２配線層を電気的に接続する第１ビアと、を備える。前記部分の外周は、平面視で前記部分に投影された前記第１発光素子の外周を含む。An image display device according to one embodiment of the present invention includes a flexible substrate having a first surface, a circuit element provided on the first surface, a first wiring layer electrically connected to the circuit element, a first insulating film covering the circuit element and the first wiring layer on the first surface, a conductive layer including a light-reflective portion provided on the first insulating film, a first light-emitting element provided on the portion and electrically connected to the portion, a second insulating film covering at least a portion of the first light-emitting element, the conductive layer, and the first insulating film, a second wiring layer provided on the second insulating film and electrically connected to a surface including a light-emitting surface facing the surface of the first light-emitting element on the first insulating film side, and a first via penetrating the first insulating film and the second insulating film and electrically connecting the first wiring layer and the second wiring layer. The periphery of the portion includes the periphery of the first light-emitting element projected onto the portion in a planar view.

本発明の一実施形態に係る画像表示装置は、第１面を有する透光性基板と、前記第１面上に設けられた複数のトランジスタと、前記複数のトランジスタに電気的に接続された第１配線層と、前記第１面上で前記複数のトランジスタおよび前記第１配線層を覆う第１絶縁膜と、前記第１絶縁膜上に設けられた光反射性を有する部分を含む導電層と、前記部分上に設けられ、前記部分に電気的に接続された第１導電形の第１半導体層と、前記第１半導体層上に設けられた発光層と、前記発光層上に設けられ、前記第１導電形とは異なる第２導電形の第２半導体層と、前記第１絶縁膜、前記発光層および前記第１半導体層を覆うとともに前記第２半導体層の少なくとも一部を覆う第２絶縁膜と、前記複数のトランジスタに応じて前記第２絶縁膜からそれぞれ露出された、前記第２半導体層の複数の発光面上に配設された透光性電極に接続された第２配線層と、前記第１絶縁膜および前記第２絶縁膜を貫通し、前記第１配線層の配線および前記第２配線層の配線を電気的に接続する複数のビアと、を備える。前記部分の外周は、平面視で前記部分に投影された前記第１半導体層、前記発光層および前記第２半導体層の外周をすべて含む。An image display device according to one embodiment of the present invention includes a translucent substrate having a first surface, a plurality of transistors provided on the first surface, a first wiring layer electrically connected to the plurality of transistors, a first insulating film covering the plurality of transistors and the first wiring layer on the first surface, a conductive layer including a portion having light reflectivity provided on the first insulating film, a first semiconductor layer of a first conductivity type provided on the portion and electrically connected to the portion, a light-emitting layer provided on the first semiconductor layer, a second semiconductor layer of a second conductivity type different from the first conductivity type provided on the light-emitting layer, a second insulating film covering the first insulating film, the light-emitting layer, and the first semiconductor layer and covering at least a portion of the second semiconductor layer, a second wiring layer connected to translucent electrodes arranged on a plurality of light-emitting surfaces of the second semiconductor layer that are exposed from the second insulating film according to the plurality of transistors, and a plurality of vias that penetrate the first insulating film and the second insulating film and electrically connect the wiring of the first wiring layer and the wiring of the second wiring layer. The periphery of the portion includes all of the peripheries of the first semiconductor layer, the light emitting layer, and the second semiconductor layer projected onto the portion in a plan view.

本発明の一実施形態によれば、発光素子の転写工程を短縮し、歩留りを向上した画像表示装置の製造方法が実現される。According to one embodiment of the present invention, a manufacturing method for an image display device is realized that shortens the transfer process of light-emitting elements and improves yield.

第１の実施形態に係る画像表示装置の一部を例示する模式的な断面図である。1 is a schematic cross-sectional view illustrating a portion of an image display device according to a first embodiment. 第１の実施形態の画像表示装置の変形例の一部を例示する模式的な断面図である。10A and 10B are schematic cross-sectional views illustrating a part of a modified example of the image display device according to the first embodiment. 第１の実施形態の画像表示装置の変形例の一部を例示する模式的な断面図である。10A and 10B are schematic cross-sectional views illustrating a part of a modified example of the image display device according to the first embodiment. 第１の実施形態の画像表示装置を例示する模式的なブロック図である。1 is a schematic block diagram illustrating an image display device according to a first embodiment. 第１の実施形態の画像表示装置の一部を例示する模式的な平面図である。1 is a schematic plan view illustrating a portion of an image display device according to a first embodiment. 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。3A to 3C are schematic cross-sectional views illustrating a method for manufacturing the image display device of the first embodiment. 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。3A to 3C are schematic cross-sectional views illustrating a method for manufacturing the image display device of the first embodiment. 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。3A to 3C are schematic cross-sectional views illustrating a method for manufacturing the image display device of the first embodiment. 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。3A to 3C are schematic cross-sectional views illustrating a method for manufacturing the image display device of the first embodiment. 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。3A to 3C are schematic cross-sectional views illustrating a method for manufacturing the image display device of the first embodiment. 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。3A to 3C are schematic cross-sectional views illustrating a method for manufacturing the image display device of the first embodiment. 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。3A to 3C are schematic cross-sectional views illustrating a method for manufacturing the image display device of the first embodiment. 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。3A to 3C are schematic cross-sectional views illustrating a method for manufacturing the image display device of the first embodiment. 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。3A to 3C are schematic cross-sectional views illustrating a method for manufacturing the image display device of the first embodiment. 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。3A to 3C are schematic cross-sectional views illustrating a method for manufacturing the image display device of the first embodiment. 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。3A to 3C are schematic cross-sectional views illustrating a method for manufacturing the image display device of the first embodiment. 第１の実施形態の画像表示装置の変形例の製造方法を例示する模式的な断面図である。10A to 10C are schematic cross-sectional views illustrating a manufacturing method of a modified example of the image display device of the first embodiment. 第１の実施形態の画像表示装置の変形例の製造方法を例示する模式的な断面図である。10A to 10C are schematic cross-sectional views illustrating a manufacturing method of a modified example of the image display device of the first embodiment. 第１の実施形態の画像表示装置の変形例の製造方法を例示する模式的な断面図である。10A to 10C are schematic cross-sectional views illustrating a manufacturing method of a modified example of the image display device of the first embodiment. 第１の実施形態の画像表示装置の変形例の製造方法を例示する模式的な断面図である。10A to 10C are schematic cross-sectional views illustrating a manufacturing method of a modified example of the image display device of the first embodiment. 第１の実施形態の画像表示装置の製造方法を例示する模式的な斜視図である。1A to 1C are schematic perspective views illustrating a method for manufacturing the image display device of the first embodiment. 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。3A to 3C are schematic cross-sectional views illustrating a method for manufacturing the image display device of the first embodiment. 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。3A to 3C are schematic cross-sectional views illustrating a method for manufacturing the image display device of the first embodiment. 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。3A to 3C are schematic cross-sectional views illustrating a method for manufacturing the image display device of the first embodiment. 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。3A to 3C are schematic cross-sectional views illustrating a method for manufacturing the image display device of the first embodiment. 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。3A to 3C are schematic cross-sectional views illustrating a method for manufacturing the image display device of the first embodiment. 第２の実施形態に係る画像表示装置の一部を例示する模式的な断面図である。FIG. 11 is a schematic cross-sectional view illustrating a portion of an image display device according to a second embodiment. 第２の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。10A to 10C are schematic cross-sectional views illustrating a method for manufacturing an image display device according to a second embodiment. 第２の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。10A to 10C are schematic cross-sectional views illustrating a method for manufacturing an image display device according to a second embodiment. 第２の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。10A to 10C are schematic cross-sectional views illustrating a method for manufacturing an image display device according to a second embodiment. 第３の実施形態に係る画像表示装置の一部を例示する模式的な断面図である。FIG. 13 is a schematic cross-sectional view illustrating a portion of an image display device according to a third embodiment. 第３の実施形態の画像表示装置を例示する模式的なブロック図である。FIG. 13 is a schematic block diagram illustrating an image display device according to a third embodiment. 第３の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。10A to 10C are schematic cross-sectional views illustrating a method for manufacturing an image display device according to a third embodiment. 第３の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。10A to 10C are schematic cross-sectional views illustrating a method for manufacturing an image display device according to a third embodiment. 第３の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。10A to 10C are schematic cross-sectional views illustrating a method for manufacturing an image display device according to a third embodiment. 第３の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。10A to 10C are schematic cross-sectional views illustrating a method for manufacturing an image display device according to a third embodiment. 第３の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。10A to 10C are schematic cross-sectional views illustrating a method for manufacturing an image display device according to a third embodiment. 第３の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。10A to 10C are schematic cross-sectional views illustrating a method for manufacturing an image display device according to a third embodiment. 第３の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。10A to 10C are schematic cross-sectional views illustrating a method for manufacturing an image display device according to a third embodiment. 第４の実施形態に係る画像表示装置の一部を例示する模式的な断面図である。FIG. 13 is a schematic cross-sectional view illustrating a portion of an image display device according to a fourth embodiment. 第４の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。13A to 13C are schematic cross-sectional views illustrating a method for manufacturing an image display device according to a fourth embodiment. 第４の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。13A to 13C are schematic cross-sectional views illustrating a method for manufacturing an image display device according to a fourth embodiment. 第５の実施形態に係る画像表示装置の一部を例示する模式的な断面図である。FIG. 13 is a schematic cross-sectional view illustrating a portion of an image display device according to a fifth embodiment. 第５の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。13A to 13C are schematic cross-sectional views illustrating a method for manufacturing an image display device according to a fifth embodiment. 第５の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。13A to 13C are schematic cross-sectional views illustrating a method for manufacturing an image display device according to a fifth embodiment. 第５の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。13A to 13C are schematic cross-sectional views illustrating a method for manufacturing an image display device according to a fifth embodiment. 第５の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。13A to 13C are schematic cross-sectional views illustrating a method for manufacturing an image display device according to a fifth embodiment. 第５の実施形態の変形例に係る画像表示装置の一部を例示する模式的な断面図である。13 is a schematic cross-sectional view illustrating a part of an image display device according to a modified example of the fifth embodiment. 第５の実施形態の変形例の画像表示装置の製造方法を例示する模式的な断面図である。13A to 13C are schematic cross-sectional views illustrating a method for manufacturing an image display device according to a modified example of the fifth embodiment. 第５の実施形態の変形例の画像表示装置の製造方法を例示する模式的な断面図である。13A to 13C are schematic cross-sectional views illustrating a method for manufacturing an image display device according to a modified example of the fifth embodiment. 画素ＬＥＤ素子の特性を例示するグラフである。4 is a graph illustrating the characteristics of a pixel LED element. 第６の実施形態に係る画像表示装置を例示するブロック図である。FIG. 13 is a block diagram illustrating an image display device according to a sixth embodiment. 第６の実施形態の変形例に係る画像表示装置を例示するブロック図である。FIG. 23 is a block diagram illustrating an image display device according to a modified example of the sixth embodiment. 第１～第５の実施形態およびこれらの変形例の画像表示装置を模式的に例示する斜視図である。FIG. 1 is a perspective view illustrating image display devices according to first to fifth embodiments and their modified examples.

以下、図面を参照しつつ、本発明の実施形態について説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して詳細な説明を適宜省略する。 Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
The drawings are schematic or conceptual, and the relationship between the thickness and width of each part, the size ratio between parts, etc. are not necessarily the same as in reality. Even when the same part is shown, the dimensions and ratios of each part may be different depending on the drawing.
In this specification and each drawing, elements similar to those described above with reference to the previous drawings are given the same reference numerals and detailed descriptions thereof will be omitted as appropriate.

（第１の実施形態）
図１は、実施形態に係る画像表示装置の一部を例示する模式的な断面図である。
図１には、本実施形態の画像表示装置のサブピクセル２０の構成が模式的に示されている。画像表示装置に表示される画像を構成するピクセル１０は、複数のサブピクセル２０によって構成されている。 First Embodiment
FIG. 1 is a schematic cross-sectional view illustrating a part of an image display device according to an embodiment.
1 is a schematic diagram showing the configuration of a sub-pixel 20 of an image display device according to the present embodiment. A pixel 10 constituting an image displayed on the image display device is made up of a plurality of sub-pixels 20.

以下では、ＸＹＺの３次元座標系を用いて説明することがある。サブピクセル２０は、２次元平面上に配列されている。サブピクセル２０が配列された２次元平面をＸＹ平面とする。サブピクセル２０は、Ｘ軸方向およびＹ軸方向に沿って配列されている。図１は、後述の図４のＡＡ’線における矢視断面を表しており、ＸＹ平面に垂直な複数の平面における断面を１つにつなげた断面図としている。他の図においても、図１のように、ＸＹ平面に垂直な複数の平面における断面図では、Ｘ軸およびＹ軸は図示されず、ＸＹ平面に垂直なＺ軸が示されている。つまり、これらの図では、Ｚ軸に垂直な平面がＸＹ平面とされている。In the following, the three-dimensional coordinate system of XYZ may be used for explanation. The subpixels 20 are arranged on a two-dimensional plane. The two-dimensional plane on which the subpixels 20 are arranged is the XY plane. The subpixels 20 are arranged along the X-axis direction and the Y-axis direction. FIG. 1 shows a cross section taken along line AA' in FIG. 4 described later, and is a cross section in which multiple cross sections perpendicular to the XY plane are joined together. In other figures, as in FIG. 1, the X-axis and Y-axis are not shown in the cross sections of multiple cross sections perpendicular to the XY plane, and only the Z-axis perpendicular to the XY plane is shown. In other words, in these figures, the plane perpendicular to the Z-axis is the XY plane.

サブピクセル２０は、ＸＹ平面にほぼ平行な発光面１５３Ｓを有している。発光面１５３Ｓは、主として、ＸＹ平面に直交するＺ軸の正方向に向かって光を放射する。The subpixel 20 has a light-emitting surface 153S that is substantially parallel to the XY plane. The light-emitting surface 153S mainly emits light in the positive direction of the Z axis that is perpendicular to the XY plane.

図１に示すように、画像表示装置のサブピクセル２０は、基板１０２と、トランジスタ１０３と、第１の配線層１１０と、第１の層間絶縁膜１１２と、発光素子１５０と、第２の層間絶縁膜１５６と、導電層１３０と、複数のビア１６１ｄ，１６１ｋと、第２の配線層１６０と、を備える。As shown in FIG. 1, a subpixel 20 of an image display device comprises a substrate 102, a transistor 103, a first wiring layer 110, a first interlayer insulating film 112, a light-emitting element 150, a second interlayer insulating film 156, a conductive layer 130, a plurality of vias 161d, 161k, and a second wiring layer 160.

本実施形態では、トランジスタ１０３を含む回路素子が形成される基板１０２は、透光性基板であり、たとえばガラス基板である。基板１０２は、第１面１０２ａを有しており、第１面１０２ａ上に、トランジスタ１０３として薄膜トランジスタ（Thin Film Transistor、ＴＦＴ）が形成される。発光素子１５０は、ガラス基板上に形成されたＴＦＴによって駆動される。ＴＦＴを含む回路素子を大型のガラス基板上に形成するプロセスは、液晶パネルや有機ＥＬパネル等の製造のために確立しており、既存のプラントを利用することができる利点がある。In this embodiment, the substrate 102 on which the circuit elements including the transistors 103 are formed is a light-transmitting substrate, for example a glass substrate. The substrate 102 has a first surface 102a, on which a thin film transistor (TFT) is formed as the transistor 103. The light-emitting element 150 is driven by the TFT formed on the glass substrate. The process of forming circuit elements including TFTs on a large glass substrate has been established for the manufacture of liquid crystal panels, organic EL panels, etc., and has the advantage of being able to utilize existing plants.

サブピクセル２０は、カラーフィルタ１８０をさらに備える。カラーフィルタ（波長変換部材）１８０は、表面樹脂層１７０上に、透明薄膜接着層１８８を介して設けられている。表面樹脂層１７０は、層間絶縁膜１５６および配線層１６０上に設けられている。The subpixel 20 further includes a color filter 180. The color filter (wavelength conversion member) 180 is provided on the surface resin layer 170 via a transparent thin-film adhesive layer 188. The surface resin layer 170 is provided on the interlayer insulating film 156 and the wiring layer 160.

トランジスタ１０３は、基板１０２の第１面１０２ａ上に形成されたＴＦＴ下層膜１０６上に形成されている。ＴＦＴ下層膜１０６は、トランジスタ１０３形成時に平坦性を確保するとともに、加熱処理時にトランジスタ１０３のＴＦＴチャネル１０４を汚染等から保護する目的で設けられている。ＴＦＴ下層膜１０６は、たとえばＳｉＯ２等である。 The transistor 103 is formed on a TFT underlayer film 106 formed on the first surface 102a of the substrate 102. The TFT underlayer film 106 is provided for the purpose of ensuring flatness when forming the transistor 103 and protecting the TFT channel 104 of the transistor 103 from contamination during heat treatment. The TFT underlayer film 106 is, for example, SiO2 .

基板１０２には、発光素子１５０の駆動用のトランジスタ１０３のほか、他のトランジスタやキャパシタ等の回路素子が形成され、配線等によって回路１０１を構成している。たとえば、トランジスタ１０３は、後述する図３に示された駆動トランジスタ２６に対応し、そのほか選択トランジスタ２４やキャパシタ２８等が回路素子である。On the substrate 102, in addition to the transistor 103 for driving the light-emitting element 150, other transistors, capacitors and other circuit elements are formed, and the circuit 101 is formed by wiring and the like. For example, the transistor 103 corresponds to the drive transistor 26 shown in FIG. 3 described later, and other circuit elements include the selection transistor 24 and the capacitor 28.

以下では、回路１０１は、ＴＦＴチャネル１０４、絶縁層１０５、絶縁膜１０８、ビア１１１ｓ，１１１ｄおよび配線層１１０を含むものとする。基板１０２、ＴＦＴ下層膜１０６、回路１０１および層間絶縁膜１１２等のその他の構成要素を含めて回路基板１００と呼ぶことがある。Hereinafter, the circuit 101 is assumed to include the TFT channel 104, the insulating layer 105, the insulating film 108, the vias 111s, 111d, and the wiring layer 110. The circuit board 100 may be referred to as including the substrate 102, the TFT underlayer film 106, the circuit 101, and other components such as the interlayer insulating film 112.

トランジスタ１０３は、この例では、ｐチャネルのＴＦＴである。トランジスタ１０３は、ＴＦＴチャネル１０４と、ゲート１０７と、を含む。ＴＦＴは、好ましくは、低温ポリシリコン（Low Temperature Poly Silicon、ＬＴＰＳ）プロセスによって形成されている。ＴＦＴチャネル１０４は、基板１０２上に形成された多結晶Ｓｉの領域であり、アモルファスＳｉとして形成された領域をレーザ照射でアニーリングすることによって多結晶化され、活性化されている。ＬＴＰＳプロセスによって形成されたＴＦＴは、十分高い移動度を有する。In this example, the transistor 103 is a p-channel TFT. The transistor 103 includes a TFT channel 104 and a gate 107. The TFT is preferably formed by a low temperature polysilicon (LTPS) process. The TFT channel 104 is a region of polycrystalline Si formed on the substrate 102, which is polycrystallized and activated by annealing the region formed as amorphous Si with laser irradiation. The TFT formed by the LTPS process has a sufficiently high mobility.

ＴＦＴチャネル１０４は、領域１０４ｓ，１０４ｉ，１０４ｄを含む。領域１０４ｓ，１０４ｉ，１０４ｄは、いずれもＴＦＴ下層膜１０６上に設けられている。領域１０４ｉは、領域１０４ｓ，１０４ｄ間に設けられている。領域１０４ｓ，１０４ｄは、ホウ素イオン（Ｂ＋）もしくはフッ化ホウ素イオン（ＢＦ２＋）等のｐ形不純物がドープされており、ビア１１１ｓ，１１１ｄとオーミック接続されている。The TFT channel 104 includes regions 104s, 104i, and 104d. Regions 104s, 104i, and 104d are all provided on the TFT underlayer film 106. Region 104i is provided between regions 104s and 104d. Regions 104s and 104d are doped with p-type impurities such as boron ions (B+) or boron fluoride ions (BF2+), and are ohmic-connected to vias 111s and 111d.

ゲート１０７は、絶縁層１０５を介して、ＴＦＴチャネル１０４上に設けられている。絶縁層１０５は、ＴＦＴチャネル１０４とゲート１０７とを絶縁するとともに、隣接する他の回路素子との絶縁をとるために設けられている。領域１０４ｓよりも低い電位がゲート１０７に印加されると、領域１０４ｉにチャネルが形成されることによって、領域１０４ｓ，１０４ｄ間に流れる電流を制御することができる。Gate 107 is provided on TFT channel 104 via insulating layer 105. Insulating layer 105 is provided to insulate TFT channel 104 from gate 107 and to insulate it from other adjacent circuit elements. When a potential lower than that of region 104s is applied to gate 107, a channel is formed in region 104i, making it possible to control the current flowing between regions 104s and 104d.

絶縁層１０５は、たとえばＳｉＯ２である。絶縁層１０５は、覆っている領域に応じてＳｉＯ２やＳｉ３Ｎ４等を含む多層の絶縁層であってもよい。 The insulating layer 105 is, for example, SiO 2. The insulating layer 105 may also be a multi-layer insulating layer including SiO 2 , Si 3 N 4 , etc. depending on the area being covered.

ゲート１０７は、たとえば多結晶Ｓｉである。ゲート１０７の多結晶Ｓｉ膜は、一般的にＣＶＤプロセスで作成することができる。The gate 107 is, for example, polycrystalline silicon. The polycrystalline silicon film of the gate 107 can generally be created by a CVD process.

この例では、ゲート１０７および絶縁層１０５は、絶縁膜１０８で覆われている。絶縁膜１０８は、たとえばＳｉＯ２やＳｉ３Ｎ４等である。絶縁膜１０８は、配線層１１０の形成のための平坦化膜として機能する。絶縁膜１０８は、たとえばＳｉＯ２やＳｉ３Ｎ４等を含む多層の絶縁膜である。 In this example, the gate 107 and the insulating layer 105 are covered with an insulating film 108. The insulating film 108 is, for example, SiO2 , Si3N4 , or the like. The insulating film 108 functions as a planarizing film for forming the wiring layer 110. The insulating film 108 is, for example, a multi-layer insulating film including SiO2 , Si3N4 , or the like.

ビア１１１ｓ，１１１ｄは、絶縁膜１０８を貫通して設けられている。絶縁膜１０８上には、第１の配線層（第１配線層）１１０が形成されている。第１の配線層１１０は、電位の異なり得る複数の配線を含んでおり、配線１１０ｓ，１１０ｄを含んでいる。図１以降の断面図の配線層においては、符号を付すべき配線層に含まれる１つの配線の横の位置にその配線層の符号を表示するものとする。Vias 111s and 111d are provided through insulating film 108. A first wiring layer (first wiring layer) 110 is formed on insulating film 108. First wiring layer 110 includes multiple wirings that may have different potentials, including wirings 110s and 110d. In the wiring layers of the cross-sectional views of Figure 1 and subsequent figures, the symbol of the wiring layer is indicated next to one of the wirings included in the wiring layer to which the symbol should be applied.

ビア１１１ｓ，１１１ｄは、配線１１０ｓ，１１０ｄと領域１０４ｓ，１０４ｄとの間にそれぞれ設けられ、これらを電気的に接続している。Vias 111s, 111d are provided between wirings 110s, 110d and regions 104s, 104d, respectively, and electrically connect them.

配線１１０ｓは、この例では、トランジスタ１０３のソース領域である領域１０４ｓを、後述する図３に示された電源線３に電気的に接続している。配線１１０ｄは、後述するように、ビア１６１ｄおよび配線１６０ａを介して、発光素子１５０の発光面１５３Ｓ側のｐ形半導体層１５３に電気的に接続されている。In this example, the wiring 110s electrically connects the region 104s, which is the source region of the transistor 103, to the power line 3 shown in FIG. 3, which will be described later. The wiring 110d is electrically connected to the p-type semiconductor layer 153 on the light-emitting surface 153S side of the light-emitting element 150 through the via 161d and the wiring 160a, as will be described later.

配線層１１０およびビア１１１ｓ，１１１ｄは、たとえばＡｌやＡｌの合金、ＡｌとＴｉ等との積層膜等によって形成されている。たとえば、ＡｌとＴｉの積層膜では、Ｔｉの薄膜上にＡｌが積層され、さらにＡｌ上にＴｉが積層されている。The wiring layer 110 and the vias 111s and 111d are formed, for example, from Al, an alloy of Al, a laminated film of Al and Ti, etc. For example, in a laminated film of Al and Ti, Al is laminated on a thin film of Ti, and Ti is further laminated on the Al.

絶縁膜１０８および配線層１１０上には、層間絶縁膜１１２が設けられている。層間絶縁膜（第１絶縁膜）１１２は、たとえばＰＳＧ（Phosphorus Silicon Glass）やＢＰＳＧ（Boron Phosphorus Silicon Glass）等の有機絶縁膜である。層間絶縁膜１１２は、ウェハボンディングにおいて、均一な接合を実現するために設けられている。層間絶縁膜１１２は、回路基板１００の表面を保護する保護膜としても機能する。An interlayer insulating film 112 is provided on the insulating film 108 and the wiring layer 110. The interlayer insulating film (first insulating film) 112 is an organic insulating film such as PSG (Phosphorus Silicon Glass) or BPSG (Boron Phosphorus Silicon Glass). The interlayer insulating film 112 is provided to achieve uniform bonding in wafer bonding. The interlayer insulating film 112 also functions as a protective film that protects the surface of the circuit board 100.

導電層１３０は、層間絶縁膜１１２上に設けられている。導電層１３０は、光反射プレート（部分）１３０ａを含んでいる。光反射プレート１３０ａは、サブピクセルごとに設けられており、これら複数の光反射プレート１３０ａ同士は、導電層１３０では互いに接続されていない。この例では、後述するように、複数の光反射プレート１３０ａは、ビア１６１ｋおよび配線１６０ｋを介して接地線に接続されている。The conductive layer 130 is provided on the interlayer insulating film 112. The conductive layer 130 includes a light reflecting plate (portion) 130a. The light reflecting plate 130a is provided for each subpixel, and the multiple light reflecting plates 130a are not connected to each other in the conductive layer 130. In this example, as described later, the multiple light reflecting plates 130a are connected to the ground line through vias 161k and wiring 160k.

導電層１３０は、光反射プレート１３０ａを含めて、高導電率を有する材料で形成されている。導電層１３０および光反射プレート１３０ａは、たとえば、ＴｉやＡｌ、ＴｉとＳｎとの合金等を含む。ＣｕやＶ等、あるいはＡｇやＰｔ等のより高い光反射性を有する貴金属を含んでもよい。光反射プレート１３０ａは、このような高導電率を有する金属材料等で形成されているので、発光素子１５０と回路１０１とを低抵抗で電気的に接続する。The conductive layer 130, including the light reflecting plate 130a, is formed of a material having high conductivity. The conductive layer 130 and the light reflecting plate 130a include, for example, Ti, Al, an alloy of Ti and Sn, etc. They may also include precious metals having higher light reflectivity, such as Cu and V, or Ag and Pt. Since the light reflecting plate 130a is formed of such a metal material having high conductivity, it electrically connects the light emitting element 150 and the circuit 101 with low resistance.

光反射プレート１３０ａの外周は、ＸＹ平面視で発光素子１５０をＺ軸上方から投影したとき、すなわち、ＸＹ平面視での外周を含んでいる。光反射プレート１３０ａの材料を適切に選択することによって、発光素子１５０の下方への光の散乱を発光面１５３Ｓ側に反射させて発光効率を向上させることができる。The outer periphery of the light reflecting plate 130a includes the outer periphery when the light emitting element 150 is projected from above the Z axis in the XY plane view, i.e., when viewed in the XY plane. By appropriately selecting the material of the light reflecting plate 130a, the light scattering downward from the light emitting element 150 can be reflected toward the light emitting surface 153S, improving the light emitting efficiency.

光反射プレート１３０ａは、発光素子１５０の下方への光の散乱を発光面１５３Ｓ側に反射して、トランジスタ１０３に到達しないようにすることができる。光反射プレート１３０ａが、発光素子１５０の下方への散乱光を遮光することによって、トランジスタ１０３への光の到達が抑制され、トランジスタ１０３の誤動作を防止することもできる。The light reflecting plate 130a can reflect the light scattered downward from the light emitting element 150 toward the light emitting surface 153S side to prevent the light from reaching the transistor 103. The light reflecting plate 130a blocks the light scattered downward from the light emitting element 150, thereby preventing the light from reaching the transistor 103 and preventing the transistor 103 from malfunctioning.

発光素子１５０は、ｎ形半導体層（第１半導体層）１５１と、発光層１５２と、ｐ形半導体層（第２半導体層）１５３と、を含む。ｎ形半導体層１５１、発光層１５２およびｐ形半導体層１５３は、層間絶縁膜１１２の側から発光面１５３Ｓの側に向かってこの順に積層されている。The light-emitting element 150 includes an n-type semiconductor layer (first semiconductor layer) 151, a light-emitting layer 152, and a p-type semiconductor layer (second semiconductor layer) 153. The n-type semiconductor layer 151, the light-emitting layer 152, and the p-type semiconductor layer 153 are stacked in this order from the interlayer insulating film 112 side toward the light-emitting surface 153S side.

発光素子１５０は、ＸＹ平面視で、たとえばほぼ正方形または長方形状を有しているが、角部は丸くなっていてもよい。発光素子１５０はＸＹ平面視で、たとえば楕円形状や円形状を有していてもよい。平面視での発光素子の形状や配置等を適切に選定することによって、レイアウトの自由度が向上する。The light-emitting element 150 has, for example, an approximately square or rectangular shape in an XY plane view, but the corners may be rounded. The light-emitting element 150 may have, for example, an elliptical or circular shape in an XY plane view. By appropriately selecting the shape and arrangement of the light-emitting element in a planar view, the degree of freedom in layout is improved.

発光素子１５０には、たとえば、ＩｎＸＡｌＹＧａ１－Ｘ－ＹＮ（０≦Ｘ、０≦Ｙ、Ｘ＋Ｙ＜１）等の窒化物半導体が好適に用いられる。本発明の一実施形態における発光素子１５０は、いわゆる青色発光ダイオードであり、発光素子１５０が発光する光の波長は、たとえば４６７ｎｍ±２０ｎｍ程度である。発光素子１５０が発光する光の波長は、４１０ｎｍ±２０ｎｍ程度の青紫発光としてもよい。発光素子１５０が発光する光の波長は、上述の値に限らず、適切なものとすることができる。 For the light emitting element 150, for example, a nitride semiconductor such as InXAlYGa1 -X-YN (0≦X, 0≦Y, X+Y<1) is suitably used. The light emitting element 150 in one embodiment of the present invention is a so-called blue light emitting diode, and the wavelength of light emitted by the light emitting element 150 is, for example, about 467 nm±20 nm. The wavelength of light emitted by the light emitting element 150 may be blue-violet light with a wavelength of about 410 nm±20 nm. The wavelength of light emitted by the light emitting element 150 is not limited to the above-mentioned value, and may be any appropriate value.

第２の層間絶縁膜１５６は、第１の層間絶縁膜１１２、導電層１３０および発光素子１５０を覆っている。層間絶縁膜１５６は、たとえば、透明の有機絶縁材料等によって形成されている。透明の樹脂材料としては、ＳＯＧ（Spin On Glass）等のシリコン系樹脂やノボラック型フェノール系樹脂等が用いられる。層間絶縁膜１５６は、たとえば、ＡＬＤ（Atomic-layer-deposition）やＣＶＤで形成されたＳｉＯ２膜等でもよい。層間絶縁膜１５６は、発光素子１５０や導電層１３０等を覆うことによって、これらを塵埃や湿度等の周囲環境等から保護する。層間絶縁膜１５６は、発光素子１５０や導電層１３０等を覆うことによって、これらを他の導電物から絶縁する機能も有する。層間絶縁膜１５６の表面は、層間絶縁膜１５６上に配線層１６０が形成できる程度の平坦性があればよい。 The second interlayer insulating film 156 covers the first interlayer insulating film 112, the conductive layer 130, and the light emitting element 150. The interlayer insulating film 156 is formed of, for example, a transparent organic insulating material. Silicon-based resins such as SOG (Spin On Glass) and novolac-type phenolic resins are used as the transparent resin material. The interlayer insulating film 156 may be, for example, a SiO 2 film formed by ALD (Atomic-layer-deposition) or CVD. The interlayer insulating film 156 covers the light emitting element 150, the conductive layer 130, and the like, thereby protecting them from the surrounding environment such as dust and humidity. The interlayer insulating film 156 also has a function of insulating the light emitting element 150, the conductive layer 130, and the like from other conductive materials by covering them. The surface of the interlayer insulating film 156 only needs to be flat enough to allow the wiring layer 160 to be formed on the interlayer insulating film 156.

第２の層間絶縁膜１５６を貫通して、ビア１６１ｋが設けられている。ビア１６１ｋの一端は、光反射プレート１３０ａに接続されている。A via 161k is provided through the second interlayer insulating film 156. One end of the via 161k is connected to the light reflecting plate 130a.

ビア１６１ｄは、層間絶縁膜１１２，１５６を貫通して設けられている。ビア１６１ｄの一端は、配線１１０ｄに接続されている。The via 161d is provided penetrating the interlayer insulating films 112 and 156. One end of the via 161d is connected to the wiring 110d.

配線層１６０は、層間絶縁膜１５６上に設けられている。配線層１６０は、配線１６０ａ，１６０ｋを含んでいる。配線１６０ａは、層間絶縁膜１５６に開口されたコンタクトホールを介して、ｐ形半導体層１５３に接続されている。つまり、配線１６０ａは、発光面１５３Ｓを含む面の一部でｐ形半導体層１５３に電気的に接続されている。発光面１５３Ｓを含む面および発光面１５３Ｓは、たとえば同一平面にある。The wiring layer 160 is provided on the interlayer insulating film 156. The wiring layer 160 includes wirings 160a and 160k. The wiring 160a is connected to the p-type semiconductor layer 153 through a contact hole opened in the interlayer insulating film 156. In other words, the wiring 160a is electrically connected to the p-type semiconductor layer 153 at a part of the surface including the light emitting surface 153S. The surface including the light emitting surface 153S and the light emitting surface 153S are, for example, in the same plane.

配線１６０ａは、ビア１６１ｄの他端に接続されている。したがって、ｐ形半導体層１５３は、配線１６０ａ、ビア１６１ｄおよび配線１１０ｄを介して、トランジスタ１０３のドレイン電極である領域１０４ｄに電気的に接続されている。The wiring 160a is connected to the other end of the via 161d. Therefore, the p-type semiconductor layer 153 is electrically connected to the region 104d, which is the drain electrode of the transistor 103, via the wiring 160a, the via 161d, and the wiring 110d.

配線１６０ｋは、ビア１６１ｋの他端に接続されている。配線１６０ｋは、後述する図３に示される接地線４に接続されている。したがって、ｎ形半導体層１５１は、光反射プレート１３０ａ、ビア１６１ｋおよび配線１６０ｋを介して、接地線４に接続されている。The wiring 160k is connected to the other end of the via 161k. The wiring 160k is connected to the ground line 4 shown in FIG. 3, which will be described later. Therefore, the n-type semiconductor layer 151 is connected to the ground line 4 via the light reflecting plate 130a, the via 161k, and the wiring 160k.

表面樹脂層１７０は、第２の層間絶縁膜１５６および第２の配線層１６０を覆っている。表面樹脂層１７０は、透明樹脂であり、層間絶縁膜１５６および配線層１６０を保護するとともに、カラーフィルタ１８０を接着するための平坦化面を提供する。The surface resin layer 170 covers the second interlayer insulating film 156 and the second wiring layer 160. The surface resin layer 170 is a transparent resin, and protects the interlayer insulating film 156 and the wiring layer 160, while providing a planarized surface for adhering the color filter 180.

カラーフィルタ１８０は、遮光部１８１と色変換部１８２とを含む。色変換部１８２は、発光素子１５０の発光面１５３Ｓの直上に発光面１５３Ｓの形状に応じて設けられている。カラーフィルタ１８０では、色変換部１８２以外の部分は、遮光部１８１とされている。遮光部１８１は、いわゆるブラックマトリクスであり、隣接する色変換部１８２から発光される光の混色等によるにじみを低減し、シャープな画像を表示することを可能にする。The color filter 180 includes a light-shielding portion 181 and a color conversion portion 182. The color conversion portion 182 is provided directly above the light-emitting surface 153S of the light-emitting element 150 in accordance with the shape of the light-emitting surface 153S. In the color filter 180, the portion other than the color conversion portion 182 is a light-shielding portion 181. The light-shielding portion 181 is a so-called black matrix, and reduces bleeding due to color mixing of light emitted from adjacent color conversion portions 182, making it possible to display a sharp image.

色変換部１８２は、１層または２層とされる。図１には、２層の部分が示されている。色変換部１８２が１層であるか２層であるかは、サブピクセル２０が発光する光の色、すなわち波長によって決定される。サブピクセル２０の発光色が赤または緑の場合には、色変換部１８２は、好ましくは、後述する色変換層１８３およびフィルター層１８４との２層とされる。サブピクセル２０の発光色が青の場合には、好ましくは１層とされる。The color conversion section 182 is either one layer or two layers. FIG. 1 shows a two-layer portion. Whether the color conversion section 182 is one layer or two layers is determined by the color, i.e., the wavelength, of the light emitted by the subpixel 20. When the emitted color of the subpixel 20 is red or green, the color conversion section 182 is preferably two layers, consisting of a color conversion layer 183 and a filter layer 184, which will be described later. When the emitted color of the subpixel 20 is blue, the color conversion section 182 is preferably one layer.

色変換部１８２が２層の場合には、発光素子１５０により近い１層目が色変換層１８３であり、２層目がフィルタ層１８４である。つまり、フィルタ層１８４は、色変換層１８３上に積層されている。When the color conversion section 182 has two layers, the first layer closer to the light-emitting element 150 is the color conversion layer 183, and the second layer is the filter layer 184. In other words, the filter layer 184 is laminated on the color conversion layer 183.

色変換層１８３は、発光素子１５０が発光する光の波長を所望の波長に変換する層である。赤色を発光するサブピクセル２０の場合には、発光素子１５０の波長、４６７ｎｍ±２０ｎｍの光を、たとえば６３０ｎｍ±２０ｎｍ程度の波長の光に変換する。緑色を発光するサブピクセル２０の場合には、発光素子１５０の波長、４６７ｎｍ±２０ｎｍの光を、たとえば５３２ｎｍ±２０ｎｍ程度の波長の光に変換する。The color conversion layer 183 is a layer that converts the wavelength of the light emitted by the light emitting element 150 into a desired wavelength. In the case of a subpixel 20 that emits red light, the light having a wavelength of 467 nm ± 20 nm of the light emitting element 150 is converted into light having a wavelength of, for example, about 630 nm ± 20 nm. In the case of a subpixel 20 that emits green light, the light having a wavelength of 467 nm ± 20 nm of the light emitting element 150 is converted into light having a wavelength of, for example, about 532 nm ± 20 nm.

フィルタ層１８４は、色変換層１８３で色変換されずに残存した青色発光の波長成分を遮断する。The filter layer 184 blocks the wavelength components of blue light emission that remain unconverted by the color conversion layer 183.

サブピクセル２０が発光する光の色が青色の場合には、サブピクセル２０は、色変換層１８３を介して光を出力してもよいし、色変換層１８３を介さずにそのまま光を出力するようにしてもよい。発光素子１５０が発光する光の波長が４６７ｎｍ±２０ｎｍ程度の場合には、サブピクセル２０は、色変換層１８３を介さずに光を出力してもよい。発光素子１５０が発光する光の波長を４１０ｎｍ±２０ｎｍとする場合には、出力する光の波長を４６７ｎｍ±２０ｎｍ程度に変換するために、１層の色変換層１８３を設けることが好ましい。When the color of light emitted by the subpixel 20 is blue, the subpixel 20 may output the light via the color conversion layer 183, or may output the light directly without passing through the color conversion layer 183. When the wavelength of the light emitted by the light-emitting element 150 is about 467 nm ± 20 nm, the subpixel 20 may output the light without passing through the color conversion layer 183. When the wavelength of the light emitted by the light-emitting element 150 is 410 nm ± 20 nm, it is preferable to provide one color conversion layer 183 in order to convert the wavelength of the output light to about 467 nm ± 20 nm.

青色のサブピクセル２０の場合であっても、サブピクセル２０は、フィルタ層１８４を有していてもよい。青色のサブピクセル２０にフィルタ層１８４を設けることによって、発光素子１５０の表面で生じる微小な外光反射が抑制される。Even in the case of a blue subpixel 20, the subpixel 20 may have a filter layer 184. By providing the filter layer 184 to the blue subpixel 20, minute external light reflection occurring on the surface of the light-emitting element 150 is suppressed.

（変形例）
サブピクセルの構成の変形例について説明する。
図２Ａおよび図２Ｂは、本実施形態の画像表示装置の変形例の一部をそれぞれ例示する模式的な断面図である。
図２Ａ以降のサブピクセルの断面図では、煩雑さを避けるため、表面樹脂層１７０およびカラーフィルタ１８０の表示が省略されている。以降の図においては、特に記載のない限り、第２の層間絶縁膜１５６，２５６および第２の配線層１６０上には、表面樹脂層１７０およびカラーフィルタ１８０等が設けられる。後述の他の実施形態およびその変形例の場合についても同様である。 (Modification)
A modification of the sub-pixel configuration will now be described.
2A and 2B are schematic cross-sectional views each illustrating a part of a modified example of the image display device of this embodiment.
2A and subsequent cross-sectional views of the subpixels, the surface resin layer 170 and the color filter 180 are omitted to avoid complexity. In the subsequent figures, unless otherwise specified, the surface resin layer 170 and the color filter 180 are provided on the second interlayer insulating films 156, 256 and the second wiring layer 160. The same applies to the other embodiments and their modified examples described below.

図２Ａおよび図２Ｂの場合には、サブピクセル２０ａ，２０ｂは、発光素子１５０ａと配線１６０ａ１，１６０ａ２との接続方法が上述の第１の実施形態の場合と相違する。同一の構成要素には、同一の符号を付して詳細な説明を適宜省略する。
図２Ａに示すように、サブピクセル２０ａは、発光素子１５０ａと、配線１６０ａ１と、を含む。この変形例では、発光素子１５０ａの少なくとも一部、第１の層間絶縁膜１１２および導電層１３０は、第２の層間絶縁膜（第２絶縁膜）２５６で覆われている。第２の層間絶縁膜２５６は、好ましくは白色樹脂である。白色樹脂である層間絶縁膜２５６は、発光素子１５０ａの横方向の出射光やカラーフィルタ１８０の界面等に起因する戻り光を反射して、実質的に発光素子１５０ａの発光効率を向上させることができる。 2A and 2B, the subpixels 20a and 20b are different from the first embodiment in the method of connecting the light emitting element 150a to the wirings 160a1 and 160a2. The same components are denoted by the same reference numerals and detailed description thereof will be omitted as appropriate.
As shown in FIG. 2A, the subpixel 20a includes a light-emitting element 150a and a wiring 160a1. In this modification, at least a part of the light-emitting element 150a, the first interlayer insulating film 112, and the conductive layer 130 are covered with a second interlayer insulating film (second insulating film) 256. The second interlayer insulating film 256 is preferably a white resin. The white resin interlayer insulating film 256 can reflect light emitted in the lateral direction of the light-emitting element 150a and return light caused by the interface of the color filter 180, etc., and can substantially improve the light-emitting efficiency of the light-emitting element 150a.

第２の層間絶縁膜２５６は、黒色樹脂であってもよい。層間絶縁膜２５６を黒色樹脂とすることによって、サブピクセル２０ａ内における光の散乱が抑制され、迷光がより効果的に抑制される。迷光が抑制された画像表示装置は、よりシャープな画像を表示することが可能である。The second interlayer insulating film 256 may be a black resin. By making the interlayer insulating film 256 a black resin, scattering of light within the subpixel 20a is suppressed, and stray light is more effectively suppressed. An image display device in which stray light is suppressed is capable of displaying sharper images.

第２の層間絶縁膜２５６は、開口１５８を有している。開口１５８は、発光素子１５０ａの上方の層間絶縁膜２５６の一部を除去することによって形成されている。配線１６０ａ１は、開口１５８で露出されたｐ形半導体層１５３ａまで延伸されており、ｐ形半導体層１５３ａに接続されている。配線１６０ａ１は、図１の配線１６０ａの場合と同様に、ビア１６１ｄに接続されており、ｐ形半導体層１５３ａは、配線１６０ａ１、ビア１６１ｄおよび配線１１０ｄを介して、トランジスタ１０３のドレイン電極に接続されている。The second interlayer insulating film 256 has an opening 158. The opening 158 is formed by removing a portion of the interlayer insulating film 256 above the light-emitting element 150a. The wiring 160a1 extends to the p-type semiconductor layer 153a exposed at the opening 158 and is connected to the p-type semiconductor layer 153a. The wiring 160a1 is connected to the via 161d, as in the case of the wiring 160a in FIG. 1, and the p-type semiconductor layer 153a is connected to the drain electrode of the transistor 103 via the wiring 160a1, the via 161d, and the wiring 110d.

ｐ形半導体層１５３ａは、開口１５８により露出された発光面１５３Ｓを有する。発光面１５３Ｓは、ｐ形半導体層１５３ａの面のうち発光層１５２に接する面に対向する面である。発光面１５３Ｓは、好ましくは粗面加工されている。発光素子１５０ａは、発光面１５３Ｓが粗面とされている場合には、光の取出効率を向上させることができる。The p-type semiconductor layer 153a has a light emitting surface 153S exposed by the opening 158. The light emitting surface 153S is a surface of the p-type semiconductor layer 153a that faces the surface that contacts the light emitting layer 152. The light emitting surface 153S is preferably roughened. When the light emitting surface 153S of the light emitting element 150a is roughened, the light extraction efficiency can be improved.

図２Ｂに示すように、サブピクセル２０ｂでは、透光性電極１５９ａ，１５９ｋが配線１６０ａ２，１６０ｋ上にそれぞれ設けられている。透光性電極１５９ａは、開口されたｐ形半導体層１５３ａの発光面１５３Ｓまで延伸されている。透光性電極１５９ａは、発光面１５３Ｓ上にわたって設けられている。透光性電極１５９ａは、配線１６０ａ２とｐ形半導体層１５３ａとを電気的に接続する。配線１６０ａ２は、図１の配線１６０ａの場合と同様に、ビア１６１ｄに接続されており、ｐ形半導体層１５３ａは、透光性電極１５９ａ、配線１６０ａ１、ビア１６１ｄおよび配線１１０ｄを介して、トランジスタ１０３のドレイン電極に接続されている。2B, in the subpixel 20b, the transparent electrodes 159a and 159k are provided on the wirings 160a2 and 160k, respectively. The transparent electrode 159a extends to the light-emitting surface 153S of the opened p-type semiconductor layer 153a. The transparent electrode 159a is provided over the light-emitting surface 153S. The transparent electrode 159a electrically connects the wiring 160a2 and the p-type semiconductor layer 153a. The wiring 160a2 is connected to the via 161d, as in the case of the wiring 160a in FIG. 1, and the p-type semiconductor layer 153a is connected to the drain electrode of the transistor 103 via the transparent electrode 159a, the wiring 160a1, the via 161d, and the wiring 110d.

発光面１５３Ｓ上に透光性電極１５９ａを設けることによって、透光性電極１５９ａとｐ形半導体層１５３ａとの接続面積を大きくすることができ、発光効率を向上させることができる。発光面１５３Ｓが粗面とされている場合には、発光面１５３Ｓと透光性電極１５９ａとの接続面積を増大させることができ、接触抵抗を低減することができる。By providing the transparent electrode 159a on the light-emitting surface 153S, the connection area between the transparent electrode 159a and the p-type semiconductor layer 153a can be increased, and the light-emitting efficiency can be improved. If the light-emitting surface 153S is roughened, the connection area between the light-emitting surface 153S and the transparent electrode 159a can be increased, and the contact resistance can be reduced.

本実施形態では、上述に示したサブピクセル２０，２０ａ，２０ｂの構成のいずれかを含むことができる。In this embodiment, the subpixels 20, 20a, and 20b may include any of the configurations shown above.

図３は、本実施形態に係る画像表示装置を例示する模式的なブロック図である。
図３に示すように、本実施形態の画像表示装置１は、表示領域２を備える。表示領域２には、サブピクセル２０が配列されている。サブピクセル２０は、たとえば格子状に配列されている。たとえば、サブピクセル２０は、Ｘ軸に沿ってｎ個配列され、Ｙ軸に沿ってｍ個配列される。 FIG. 3 is a schematic block diagram illustrating the image display device according to the present embodiment.
3, the image display device 1 of this embodiment includes a display area 2. Sub-pixels 20 are arranged in the display area 2. The sub-pixels 20 are arranged, for example, in a lattice pattern. For example, n sub-pixels 20 are arranged along the X axis, and m sub-pixels 20 are arranged along the Y axis.

ピクセル１０は、異なる色の光を発光する複数のサブピクセル２０を含む。サブピクセル２０Ｒは、赤色の光を発光する。サブピクセル２０Ｇは、緑色の光を発光する。サブピクセル２０Ｂは、青色の光を発光する。３種類のサブピクセル２０Ｒ，２０Ｇ，２０Ｂが所望の輝度で発光することによって、１つのピクセル１０の発光色および輝度が決定される。 A pixel 10 includes a number of sub-pixels 20 that emit light of different colors. Sub-pixel 20R emits red light. Sub-pixel 20G emits green light. Sub-pixel 20B emits blue light. The emission color and brightness of one pixel 10 are determined by the three types of sub-pixels 20R, 20G, and 20B emitting light at the desired brightness.

１つのピクセル１０は、３つのサブピクセル２０Ｒ，２０Ｇ，２０Ｂを含み、サブピクセル２０Ｒ，２０Ｇ，２０Ｂは、たとえば図３に示す例のように、Ｘ軸上を直線状に配列されている。各ピクセル１０は、同じ色のサブピクセルが同じ列に配列されていてもよいし、この例のように、列ごとに異なる色のサブピクセルが配列されていてもよい。One pixel 10 includes three sub-pixels 20R, 20G, and 20B, which are arranged in a line on the X-axis, as in the example shown in Fig. 3. Each pixel 10 may have sub-pixels of the same color arranged in the same column, or, as in this example, sub-pixels of different colors arranged in each column.

画像表示装置１は、電源線３および接地線４をさらに有する。電源線３および接地線４は、サブピクセル２０の配列に沿って、格子状に布線されている。電源線３および接地線４は、各サブピクセル２０に電気的に接続され、電源端子３ａとＧＮＤ端子４ａとの間に接続された直流電源から各サブピクセル２０に電力を供給する。電源端子３ａおよびＧＮＤ端子４ａは、電源線３および接地線４の端部にそれぞれ設けられ、表示領域２の外部に設けられた直流電源回路に接続される。電源端子３ａは、ＧＮＤ端子４ａを基準にして正の電圧が供給される。The image display device 1 further has a power supply line 3 and a ground line 4. The power supply line 3 and the ground line 4 are laid out in a grid pattern along the arrangement of the subpixels 20. The power supply line 3 and the ground line 4 are electrically connected to each subpixel 20, and supply power to each subpixel 20 from a DC power supply connected between the power supply terminal 3a and the GND terminal 4a. The power supply terminal 3a and the GND terminal 4a are provided at the ends of the power supply line 3 and the ground line 4, respectively, and are connected to a DC power supply circuit provided outside the display area 2. A positive voltage is supplied to the power supply terminal 3a with respect to the GND terminal 4a.

画像表示装置１は、走査線６および信号線８をさらに有する。走査線６は、Ｘ軸に平行な方向に布線されている。つまり、走査線６は、サブピクセル２０の行方向の配列に沿って布線されている。信号線８は、Ｙ軸に平行な方向に布線されている。つまり、信号線８は、サブピクセル２０の列方向の配列に沿って布線されている。The image display device 1 further has scanning lines 6 and signal lines 8. The scanning lines 6 are arranged in a direction parallel to the X-axis. That is, the scanning lines 6 are arranged along the row direction arrangement of the subpixels 20. The signal lines 8 are arranged in a direction parallel to the Y-axis. That is, the signal lines 8 are arranged along the column direction arrangement of the subpixels 20.

画像表示装置１は、行選択回路５および信号電圧出力回路７をさらに有する。行選択回路５および信号電圧出力回路７は、表示領域２の外縁に沿って設けられている。行選択回路５は、表示領域２の外縁のＹ軸方向に沿って設けられている。行選択回路５は、各列のサブピクセル２０に走査線６を介して電気的に接続され、各サブピクセル２０に選択信号を供給する。The image display device 1 further has a row selection circuit 5 and a signal voltage output circuit 7. The row selection circuit 5 and the signal voltage output circuit 7 are provided along the outer edge of the display area 2. The row selection circuit 5 is provided along the Y-axis direction of the outer edge of the display area 2. The row selection circuit 5 is electrically connected to the sub-pixels 20 of each column via the scanning lines 6, and supplies a selection signal to each sub-pixel 20.

信号電圧出力回路７は、表示領域２の外縁のＸ軸方向に沿って設けられている。信号電圧出力回路７は、各行のサブピクセル２０に信号線８を介して電気的に接続され、各サブピクセル２０に信号電圧を供給する。The signal voltage output circuit 7 is provided along the X-axis direction on the outer edge of the display area 2. The signal voltage output circuit 7 is electrically connected to the subpixels 20 in each row via signal lines 8, and supplies a signal voltage to each subpixel 20.

サブピクセル２０は、発光素子２２と、選択トランジスタ２４と、駆動トランジスタ２６と、キャパシタ２８と、を含む。図３において、選択トランジスタ２４はＴ１と表示され、駆動トランジスタ２６はＴ２と表示され、キャパシタ２８はＣｍと表示されることがある。The subpixel 20 includes a light-emitting element 22, a selection transistor 24, a drive transistor 26, and a capacitor 28. In FIG. 3, the selection transistor 24 may be labeled T1, the drive transistor 26 may be labeled T2, and the capacitor 28 may be labeled Cm.

発光素子２２は、駆動トランジスタ２６と直列に接続されている。本実施形態では、駆動トランジスタ２６はｐチャネルのＴＦＴであり、駆動トランジスタ２６の主電極であるドレイン電極に発光素子２２のｐ形半導体層に接続されたアノード電極が接続されている。発光素子２２および駆動トランジスタ２６の直列回路は、電源線３と接地線４との間に接続されている。駆動トランジスタ２６は、図１等におけるトランジスタ１０３に対応し、発光素子２２は、図１等における発光素子１５０，１５０ａに対応する。発光素子２２に流れる電流は、駆動トランジスタ２６のゲート－ソース間に印加される電圧によって決定され、発光素子２２は、流れる電流に応じた輝度で発光する。The light-emitting element 22 is connected in series with the drive transistor 26. In this embodiment, the drive transistor 26 is a p-channel TFT, and an anode electrode connected to the p-type semiconductor layer of the light-emitting element 22 is connected to the drain electrode, which is the main electrode of the drive transistor 26. The series circuit of the light-emitting element 22 and the drive transistor 26 is connected between the power supply line 3 and the ground line 4. The drive transistor 26 corresponds to the transistor 103 in FIG. 1, etc., and the light-emitting element 22 corresponds to the light-emitting elements 150, 150a in FIG. 1, etc. The current flowing through the light-emitting element 22 is determined by the voltage applied between the gate and source of the drive transistor 26, and the light-emitting element 22 emits light with a brightness according to the current flowing.

選択トランジスタ２４は、駆動トランジスタ２６のゲート電極と信号線８との間に主電極を介して接続されている。選択トランジスタ２４のゲート電極は、走査線６に接続されている。駆動トランジスタ２６のゲート電極と電源線３との間には、キャパシタ２８が接続されている。The selection transistor 24 is connected between the gate electrode of the drive transistor 26 and the signal line 8 via a main electrode. The gate electrode of the selection transistor 24 is connected to the scanning line 6. A capacitor 28 is connected between the gate electrode of the drive transistor 26 and the power line 3.

行選択回路５は、ｍ行のサブピクセル２０の配列から、１行を選択して走査線６に選択信号を供給する。信号電圧出力回路７は、選択された行の各サブピクセル２０に必要なアナログ電圧値を有する信号電圧を供給する。選択された行のサブピクセル２０の駆動トランジスタ２６のゲート－ソース間には、信号電圧が印加される。信号電圧は、キャパシタ２８によって保持される。駆動トランジスタ２６は、信号電圧に応じた電流を発光素子２２に流す。発光素子２２は、発光素子２２に流れる電流に応じた輝度で発光する。The row selection circuit 5 selects one row from an array of m rows of subpixels 20 and supplies a selection signal to the scanning line 6. The signal voltage output circuit 7 supplies a signal voltage having a required analog voltage value to each subpixel 20 in the selected row. A signal voltage is applied between the gate and source of the drive transistor 26 of the subpixel 20 in the selected row. The signal voltage is held by a capacitor 28. The drive transistor 26 passes a current corresponding to the signal voltage to the light-emitting element 22. The light-emitting element 22 emits light with a brightness corresponding to the current flowing through the light-emitting element 22.

行選択回路５は、選択する行を順次切り替えて選択信号を供給する。つまり、行選択回路５は、サブピクセル２０が配列された行を走査する。順次走査されたサブピクセル２０の発光素子２２には、信号電圧に応じた電流が流れて発光する。ＲＧＢ各色のサブピクセル２０が発光する発光色および輝度によって決定された発光色および輝度で各ピクセル１０が発光して表示領域２に画像が表示される。The row selection circuit 5 sequentially switches the selected row and supplies a selection signal. In other words, the row selection circuit 5 scans the rows in which the subpixels 20 are arranged. A current corresponding to the signal voltage flows through the light-emitting element 22 of the sequentially scanned subpixels 20, causing them to emit light. Each pixel 10 emits light with a color and brightness determined by the color and brightness emitted by the subpixels 20 of each color of RGB, and an image is displayed in the display area 2.

図４は、本実施形態の画像表示装置の一部を例示する模式的な平面図である。
本実施形態では、図１において説明したように、発光素子１５０（図３では発光素子２２）と駆動用のトランジスタ１０３（図３では駆動トランジスタ２６）が、Ｚ軸方向に積層されており、ビア１６１ｄによって、発光素子１５０のアノード電極と駆動用のトランジスタ１０３のドレイン電極とを電気的に接続している。また、図１に示したビア１６１ｋによって、発光素子１５０のカソード電極と図３に示した接地線４とを電気的に接続している。 FIG. 4 is a schematic plan view illustrating a part of the image display device of this embodiment.
In this embodiment, as described in Fig. 1, the light emitting element 150 (light emitting element 22 in Fig. 3) and the driving transistor 103 (driving transistor 26 in Fig. 3) are stacked in the Z-axis direction, and the anode electrode of the light emitting element 150 and the drain electrode of the driving transistor 103 are electrically connected by a via 161d. Also, the cathode electrode of the light emitting element 150 and the ground line 4 shown in Fig. 3 are electrically connected by a via 161k shown in Fig. 1.

図４の上部には、第Ｉ層の平面図が模式的に表示され、下部には、第ＩＩ層の平面図が模式的に表示されている。図４では、第Ｉ層を"Ｉ"と表記し、第２層を"ＩＩ"と表記している。第Ｉ層は、発光素子１５０が形成された層である。すなわち、第Ｉ層は、図１において、第１の層間絶縁膜１１２よりもＺ軸の正側の要素を示しており、要素は、ｎ形半導体層１５１から第２の配線層１６０までの層である。図４では、第２の層間絶縁膜１５６は示されていない。 In the upper part of FIG. 4, a plan view of layer I is shown typically, and in the lower part, a plan view of layer II is shown typically. In FIG. 4, layer I is marked as "I" and layer II is marked as "II". Layer I is the layer in which light-emitting element 150 is formed. That is, layer I indicates the elements on the positive side of the Z axis from first interlayer insulating film 112 in FIG. 1, and the elements are the layers from n-type semiconductor layer 151 to second wiring layer 160. In FIG. 4, second interlayer insulating film 156 is not shown.

第ＩＩ層は、図１において、ＴＦＴ下層膜１０６よりもＺ軸の正側の要素を示しており、要素は、トランジスタ１０３から第１の層間絶縁膜１１２までの層である。図４では、基板１０２、絶縁層１０５、絶縁膜１０８および第１の層間絶縁膜１１２は示されていない。 In FIG. 1, the second layer indicates an element on the positive side of the Z axis from the TFT underlayer film 106, and the element is a layer from the transistor 103 to the first interlayer insulating film 112. In FIG. 4, the substrate 102, the insulating layer 105, the insulating film 108, and the first interlayer insulating film 112 are not shown.

図１の断面図は、第Ｉ層および第ＩＩ層それぞれに一点鎖線の折れ線で示されたＡＡ'線の矢視断面である。The cross-sectional view in Figure 1 is a cross-section taken along line AA', which is indicated by a dotted broken line in layers I and II, respectively.

図４に示すように、発光素子１５０は、光反射プレート１３０ａで、図１に示されたビア１６１ｋに接続されている。ビア１６１ｋは、コンタクトホール１６１ｋ１を介して、配線１６０ｋに接続されている。As shown in Figure 4, the light-emitting element 150 is connected to the via 161k shown in Figure 1 by the light-reflecting plate 130a. The via 161k is connected to the wiring 160k through the contact hole 161k1.

発光素子１５０は、ｐ形半導体層１５３に設けられたコンタクトホール１６２ａを介して配線１６０ａに接続されており、配線１６０ａは、コンタクトホール１６１ｄ１を介して、ビア１６１ｄに接続されている。The light-emitting element 150 is connected to the wiring 160a through a contact hole 162a provided in the p-type semiconductor layer 153, and the wiring 160a is connected to the via 161d through a contact hole 161d1.

２つの層間絶縁膜１１２，１５６を貫通するビア１６１ｄは、図上、二点鎖線で模式的に示されている。 Via 161d penetrating the two interlayer insulating films 112, 156 is shown diagrammatically by a dotted line in the figure.

ビア１６１ｄは、第１の層間絶縁膜１１２に設けられたコンタクトホール１６１ｄ２を介して、配線１１０ｄに接続されている。配線１１０ｄは、絶縁膜１０８に開口されたコンタクトホール１１１ｃ１を介して、図１に示したビア１１１ｄに接続され、トランジスタ１０３のドレイン電極に接続される。The via 161d is connected to the wiring 110d through a contact hole 161d2 provided in the first interlayer insulating film 112. The wiring 110d is connected to the via 111d shown in FIG. 1 through a contact hole 111c1 opened in the insulating film 108, and is connected to the drain electrode of the transistor 103.

このようにして、層間絶縁膜１１２，１５６を貫通するビア１６１ｄによって、異なる層である第Ｉ層および第ＩＩ層にそれぞれ形成された発光素子１５０と配線１１０ｄとを電気的に接続し、発光素子１５０とトランジスタ１０３とを電気的に接続することができる。In this way, the via 161d penetrating the interlayer insulating films 112 and 156 electrically connects the light-emitting element 150 formed in the different layers, layer I and layer II, to the wiring 110d, and electrically connects the light-emitting element 150 to the transistor 103.

図４を用いて、光反射プレート１３０ａが、発光素子１５０の下方への散乱光を発光面１５３Ｓ側に反射する場合の光反射プレート１３０ａおよび発光素子１５０の配置について説明する。
光反射プレート１３０ａは、ＸＹ平面視で、Ｘ軸方向の長さＬ２およびＹ軸方向の長さＷ２を有する方形である。一方、発光素子１５０は、ＸＹ平面視で、Ｘ軸方向の長さＬ１およびＹ軸方向の長さＷ１を有する方形の底面を有する。 The arrangement of the light reflecting plate 130a and the light emitting element 150 when the light reflecting plate 130a reflects the downward scattered light from the light emitting element 150 toward the light emitting surface 153S will be described with reference to FIG.
The light reflecting plate 130a is rectangular with a length L2 in the X-axis direction and a length W2 in the Y-axis direction in the XY plane view. Meanwhile, the light emitting element 150 has a rectangular bottom surface with a length L1 in the X-axis direction and a length W1 in the Y-axis direction in the XY plane view.

各部の長さは、Ｌ２＞Ｌ１、Ｗ２＞Ｗ１となるように設定されている。光反射プレート１３０ａは、発光素子１５０の直下に設けられており、光反射プレート１３０ａの外周は、発光素子１５０の外周を含んでいる。光反射プレート１３０ａの外周が発光素子１５０の外周を含んでいればよく、回路基板１００上のレイアウト等に応じて、光反射プレート１３０ａの形状は、方形である場合に限らず適切な任意の形状とすることができる。The length of each part is set so that L2>L1 and W2>W1. The light reflecting plate 130a is provided directly below the light emitting element 150, and the outer periphery of the light reflecting plate 130a includes the outer periphery of the light emitting element 150. As long as the outer periphery of the light reflecting plate 130a includes the outer periphery of the light emitting element 150, the shape of the light reflecting plate 130a is not limited to a square and can be any appropriate shape depending on the layout on the circuit board 100, etc.

発光素子１５０は、上方に向かって発光するとともに、下方に向かう発光や、層間絶縁膜１１２と表面樹脂層１７０との界面での反射光や散乱光等が存在する。導電層１３０は光反射性を有する光反射プレート１３０ａを含んでいるので、発光素子１５０の下方への散乱光は、光反射プレート１３０ａによって上方に反射される。そのため、発光素子１５０から放射される光は、発光面１５３Ｓ側へ配光する割合が大きくなり、発光素子１５０の実質的な発光効率が向上する。また、このように光反射プレート１３０ａが設定されることによって、発光素子１５０の下方への光の到達を抑制されるので、回路素子を発光素子１５０の直下近傍に配置する場合でも、回路素子への光の影響を軽減することができる。The light emitting element 150 emits light upward, and also emits light downward, and there is reflected light and scattered light at the interface between the interlayer insulating film 112 and the surface resin layer 170. Since the conductive layer 130 includes a light reflecting plate 130a having light reflectivity, the scattered light downward from the light emitting element 150 is reflected upward by the light reflecting plate 130a. Therefore, the proportion of the light emitted from the light emitting element 150 that is distributed toward the light emitting surface 153S side increases, and the effective light emitting efficiency of the light emitting element 150 is improved. In addition, by setting the light reflecting plate 130a in this manner, the light reaching the lower side of the light emitting element 150 is suppressed, so that the influence of light on the circuit element can be reduced even when the circuit element is placed directly below the light emitting element 150.

導電層１３０は、光反射プレート１３０ａによって接地線４に接続する場合に限らず、回路構成や回路レイアウトによっては電源線３の電位等他の電位に接続してもよい。The conductive layer 130 is not limited to being connected to the ground line 4 via the light reflecting plate 130a, but may also be connected to another potential, such as the potential of the power supply line 3, depending on the circuit configuration and circuit layout.

本実施形態の画像表示装置１の製造方法について説明する。
図５Ａ～図９Ｂは、本実施形態の画像表示装置の製造方法およびその変形例を例示する模式的な断面図である。
図５Ａに示すように、本実施形態の画像表示装置１の製造方法では、半導体成長基板（第２基板）１１９４が準備される。半導体成長基板１１９４は、結晶成長用基板（第１基板）１００１上に成長させた半導体層１１５０を有する。結晶成長用基板１００１は、たとえばＳｉ基板やサファイア基板等である。好ましくは、Ｓｉ基板が用いられる。 A method for manufacturing the image display device 1 of this embodiment will be described.
5A to 9B are schematic cross-sectional views illustrating the manufacturing method of the image display device of this embodiment and its modified examples.
5A, in the manufacturing method of the image display device 1 of this embodiment, a semiconductor growth substrate (second substrate) 1194 is prepared. The semiconductor growth substrate 1194 has a semiconductor layer 1150 grown on a crystal growth substrate (first substrate) 1001. The crystal growth substrate 1001 is, for example, a Si substrate or a sapphire substrate. Preferably, a Si substrate is used.

半導体成長基板１１９４では、ｐ形半導体層１１５３、発光層１１５２およびｎ形半導体層１１５１は、結晶成長用基板１００１上に結晶成長用基板１００１側からこの順に積層される。半導体層１１５０の成長には、たとえば気相成長法（Chemical Vapor Deposition、ＣＶＤ法）が用いられ、有機金属気相成長法（Metal Organic Chemical Vapor Deposition、ＭＯＣＶＤ法）が好適に用いられる。半導体層１１５０は、たとえば、ＩｎＸＡｌＹＧａ１－Ｘ－ＹＮ（０≦Ｘ、０≦Ｙ、Ｘ＋Ｙ＜１）等である。 In the semiconductor growth substrate 1194, the p-type semiconductor layer 1153, the light emitting layer 1152, and the n-type semiconductor layer 1151 are stacked on the crystal growth substrate 1001 in this order from the crystal growth substrate 1001 side. For example, a chemical vapor deposition (CVD) method is used to grow the semiconductor layer 1150, and a metal organic chemical vapor deposition (MOCVD) method is preferably used. The semiconductor layer 1150 is, for example, In x Al y Ga 1-X-Y N (0≦X, 0≦Y, X+Y<1) or the like.

図５Ｂに示すように、回路基板１１００が準備される。回路基板（第３基板）１１００は、図１等で説明した回路１０１を含む。回路基板１１００の第１の層間絶縁膜（第１絶縁膜）１１２上には、導電層１３０が形成される。導電層１３０は、たとえば光反射プレート１３０ａを形成する箇所が開口されたマスクを介してスパッタ等によって形成される。As shown in FIG. 5B, a circuit board 1100 is prepared. The circuit board (third board) 1100 includes the circuit 101 described in FIG. 1 and the like. A conductive layer 130 is formed on the first interlayer insulating film (first insulating film) 112 of the circuit board 1100. The conductive layer 130 is formed, for example, by sputtering or the like through a mask having an opening where the light reflecting plate 130a is to be formed.

半導体成長基板１１９４は、上下を反転させて、導電層１３０が形成された回路基板１１００と貼り合わされる。より詳細には、半導体成長基板１１９４の貼り合わせ面は、ｎ形半導体層１１５１の露出面である。回路基板１１００の貼り合わせ面は、導電層１３０が形成された層間絶縁膜１１２の露出面および導電層１３０の面である。これらの面を向かい合わせて、両者を貼り合わせる。The semiconductor growth substrate 1194 is inverted and bonded to the circuit board 1100 on which the conductive layer 130 is formed. More specifically, the bonding surface of the semiconductor growth substrate 1194 is the exposed surface of the n-type semiconductor layer 1151. The bonding surfaces of the circuit board 1100 are the exposed surface of the interlayer insulating film 112 on which the conductive layer 130 is formed and the surface of the conductive layer 130. These surfaces are placed face to face and bonded together.

２つの基板を貼り合わせるウェハボンディングでは、たとえば、２つの基板を加熱して熱圧着により２つの基板を貼り合わせる。加熱圧着する際に、低融点金属や低融点合金を用いてもよい。低融点金属は、たとえばＳｎやＩｎ等であり、低融点合金は、たとえばＺｎやＩｎ、Ｇａ、Ｓｎ、Ｂｉ等を主成分とした合金とすることができる。In wafer bonding, two substrates are bonded together by, for example, heating the two substrates and bonding them together by thermocompression. A low melting point metal or low melting point alloy may be used during the thermocompression bonding. Low melting point metals include, for example, Sn and In, and low melting point alloys include, for example, alloys whose main components are Zn, In, Ga, Sn, Bi, etc.

ウェハボンディングでは、上述のほか、それぞれの基板の貼り合わせ面を化学機械研磨（Chemical Mechanical Polishing、ＣＭＰ）等を用いて平坦化した上で、真空中で貼り合わせ面をプラズマ処理により清浄化して密着させるようにしてもよい。In wafer bonding, in addition to the above, the bonding surfaces of each substrate may be planarized using chemical mechanical polishing (CMP) or the like, and then the bonding surfaces may be cleaned by plasma treatment in a vacuum to adhere to each other.

図６Ａ～図７Ｂには、ウェハボンディング工程に関する２種類の変形例が示されている。ウェハボンディング工程では、図５Ａおよび図５Ｂの工程に代えて、図６Ａ～図６Ｃの工程とすることができる。また、図５Ａおよび図５Ｂの工程に代えて、図７Ａおよび図７Ｂの工程としてもよい。 Figures 6A to 7B show two variations of the wafer bonding process. In the wafer bonding process, the process of Figures 6A to 6C can be used instead of the process of Figures 5A and 5B. Also, the process of Figures 5A and 5B can be used instead of the process of Figures 7A and 7B.

図６Ａ～図６Ｃでは、結晶成長用基板１００１に半導体層１１５０を形成した後、半導体層１１５０は、結晶成長用基板１００１とは異なる支持基板１１９０に転写される。
図６Ａに示すように、半導体成長基板１２９４が準備される。半導体成長基板１２９４では、半導体層１１５０は、結晶成長用基板１００１上に、結晶成長用基板１００１の側から、ｎ形半導体層１１５１、発光層１１５２およびｐ形半導体層１１５３の順に成長される。 In FIGS. 6A to 6C, after a semiconductor layer 1150 is formed on a crystal growth substrate 1001 , the semiconductor layer 1150 is transferred to a support substrate 1190 that is different from the crystal growth substrate 1001 .
6A, a semiconductor growth substrate 1294 is prepared. In the semiconductor growth substrate 1294, the semiconductor layer 1150 is grown on the crystal growth substrate 1001 in the following order from the crystal growth substrate 1001 side: an n-type semiconductor layer 1151, a light emitting layer 1152, and a p-type semiconductor layer 1153.

結晶成長の初期には結晶格子定数の不整合に起因する結晶欠陥が生じ易く、そのような結晶はｎ形を呈する。そのため、この例のように、ｎ形半導体層１１５１から結晶成長用基板１００１に積層する方が生産プロセス上のマージンを大きくとれて歩留りを向上し易いという長所がある。In the early stages of crystal growth, crystal defects due to mismatches in the crystal lattice constants are likely to occur, and such crystals exhibit n-type. Therefore, as in this example, stacking the n-type semiconductor layer 1151 onto the crystal growth substrate 1001 has the advantage of allowing for a larger margin in the production process and making it easier to improve yields.

図６Ｂに示すように、結晶成長用基板１００１上に半導体層１１５０を形成した後、ｐ形半導体層１１５３の露出面に支持基板１１９０が接着される。支持基板１１９０は、たとえばＳｉや石英等によって形成されている。半導体層１１５０に支持基板１１９０が接着された後には、結晶成長用基板１００１は除去される。結晶成長用基板１００１の除去には、たとえばウェットエッチングやレーザリフトオフが用いられる。As shown in FIG. 6B, after the semiconductor layer 1150 is formed on the crystal growth substrate 1001, the support substrate 1190 is bonded to the exposed surface of the p-type semiconductor layer 1153. The support substrate 1190 is formed of, for example, Si or quartz. After the support substrate 1190 is bonded to the semiconductor layer 1150, the crystal growth substrate 1001 is removed. The crystal growth substrate 1001 is removed by, for example, wet etching or laser lift-off.

図６Ｃに示すように、回路基板１１００が準備される。半導体層１１５０は、ｎ形半導体層１１５１の露出面を介して、導電層１３０が形成された回路基板１１００と貼り合わされる。その後、支持基板１１９０は、レーザリフトオフ等によって除去される。As shown in FIG. 6C, the circuit board 1100 is prepared. The semiconductor layer 1150 is bonded to the circuit board 1100 on which the conductive layer 130 is formed via the exposed surface of the n-type semiconductor layer 1151. The support substrate 1190 is then removed by laser lift-off or the like.

図７Ａおよび図７Ｂに示す例では、結晶成長用基板１００１にバッファ層１１４０を設けた後に、半導体層１１５０は、バッファ層１１４０上に形成される。
図７Ａに示すように、半導体成長基板１１９４ａが準備される。半導体成長基板１１９４ａでは、半導体層１１５０は、バッファ層１１４０を介して、結晶成長用基板１００１上に形成される。半導体層１１５０は、ｐ形半導体層１１５３、発光層１１５２およびｎ形半導体層１１５１は、結晶成長用基板１００１上に結晶成長用基板１００１側からこの順に積層される。バッファ層１１４０は、結晶成長用基板１００１の一方の面に形成されている。バッファ層１１４０は、ＡｌＮ等のナイトライドが好適に用いられる。バッファ層１１４０を介して、半導体層１１５０を結晶成長させることによって、ＧａＮの結晶と結晶成長用基板１００１との界面での不整合を緩和することができる。 In the example shown in FIGS. 7A and 7B, after providing a buffer layer 1140 on the crystal growth substrate 1001 , a semiconductor layer 1150 is formed on the buffer layer 1140 .
As shown in FIG. 7A, a semiconductor growth substrate 1194a is prepared. In the semiconductor growth substrate 1194a, a semiconductor layer 1150 is formed on a crystal growth substrate 1001 via a buffer layer 1140. In the semiconductor layer 1150, a p-type semiconductor layer 1153, a light emitting layer 1152, and an n-type semiconductor layer 1151 are stacked on the crystal growth substrate 1001 in this order from the crystal growth substrate 1001 side. The buffer layer 1140 is formed on one surface of the crystal growth substrate 1001. A nitride such as AlN is preferably used for the buffer layer 1140. By growing the semiconductor layer 1150 via the buffer layer 1140, it is possible to reduce mismatch at the interface between the GaN crystal and the crystal growth substrate 1001.

図７Ｂに示すように、回路基板１１００が準備される。半導体成長基板１１９４ａは、上下を反転して、ｎ形半導体層１１５１の露出面を介して、導電層１３０が形成された回路基板１１００に貼り合わせられる。ウェハボンディング後、結晶成長用基板１００１がレーザリフトオフ等によって除去される。 7B, a circuit board 1100 is prepared. The semiconductor growth substrate 1194a is turned upside down and bonded to the circuit board 1100 on which the conductive layer 130 is formed via the exposed surface of the n-type semiconductor layer 1151. After wafer bonding, the crystal growth substrate 1001 is removed by laser lift-off or the like.

この例では、結晶成長用基板１００１の除去後にバッファ層１１４０が残るので、以降のいずれかの工程で、バッファ層１１４０が除去される。バッファ層１１４０の除去は、たとえば、発光素子１５０を形成する工程の後に行ってもよいし、発光素子１５０を形成する前に行ってもよい。バッファ層１１４０の除去には、たとえば、ウェットエッチング等が用いられる。In this example, the buffer layer 1140 remains after the crystal growth substrate 1001 is removed, and is removed in one of the subsequent steps. The buffer layer 1140 may be removed, for example, after the step of forming the light-emitting element 150, or may be removed before the light-emitting element 150 is formed. The buffer layer 1140 is removed, for example, by wet etching or the like.

ウェハボンディングした後の製造工程に戻って説明を続ける。
図８Ａに示すように、ウェハボンディングによって、導電層１３０が形成された回路基板１１００が半導体層１１５０に接合された後、結晶成長用基板１００１は、ウェットエッチングやレーザリフトオフ等によって除去される。 Returning to the manufacturing process after wafer bonding, the explanation will be continued.
As shown in FIG. 8A, after the circuit board 1100 on which the conductive layer 130 is formed is bonded to the semiconductor layer 1150 by wafer bonding, the crystal growth substrate 1001 is removed by wet etching, laser lift-off, or the like.

図８Ｂに示すように、半導体層１１５０は、エッチングによって、必要な形状に成形される。発光素子１５０の成形には、たとえばドライエッチングプロセスが用いられ、好適には、異方性プラズマエッチング（Reactive Ion Etching、ＲＩＥ）が用いられる。その後、第１の層間絶縁膜１１２、導電層１３０および発光素子１５０を覆って、第２の層間絶縁膜１５６が形成される。As shown in FIG. 8B, the semiconductor layer 1150 is etched into a required shape. The light-emitting element 150 is formed by, for example, a dry etching process, preferably anisotropic plasma etching (Reactive Ion Etching, RIE). Then, a second interlayer insulating film 156 is formed covering the first interlayer insulating film 112, the conductive layer 130, and the light-emitting element 150.

図９Ａに示すように、第２の層間絶縁膜１５６にコンタクトホール１６２ａが形成される。層間絶縁膜１５６を貫通するビアホール１６２ｋが形成される。層間絶縁膜１１２，１５６を貫通するビアホール１６２ｄが形成される。コンタクトホールやビアホールの形成には、たとえばＲＩＥ等が用いられる。なお、前述のように、第２の層間絶縁膜１５６は、表面の平坦性がなくとも発光素子１５０を覆うことができればよい。第２の層間絶縁膜１５６の表面に平坦性がない場合には、ビアホール１６２ｋ，１６２ｄの深さを浅くすることができるため、各ビアホールの開口径の寸法を縮小したり、歩留りの向上を図ることができる。As shown in FIG. 9A, a contact hole 162a is formed in the second interlayer insulating film 156. A via hole 162k is formed penetrating the interlayer insulating film 156. A via hole 162d is formed penetrating the interlayer insulating films 112 and 156. The contact hole and the via hole are formed, for example, by RIE. As described above, the second interlayer insulating film 156 only needs to be able to cover the light emitting element 150 even if the surface is not flat. If the surface of the second interlayer insulating film 156 is not flat, the depth of the via holes 162k and 162d can be made shallow, so that the opening diameter of each via hole can be reduced and the yield can be improved.

図９Ｂに示すように、図９Ａに示したコンタクトホール１６２ａおよびビアホール１６２ｄ，１６２ｋ内に導電材料が充填されることで、ビア１６１ｄ、１６１ｋ等が形成される。その後、第２の配線層１６０が形成され、配線１６０ａ，１６０ｋが形成される。あるいは、ビアホール１６２ｄ，１６２ｋ内に導電材料が充填され、ビア１６１ｄ，１６１ｋが形成されると同時に、第２の配線層１６０が形成されてもよい。9B, vias 161d, 161k, etc. are formed by filling contact hole 162a and via holes 162d, 162k shown in FIG. 9A with a conductive material. Then, second wiring layer 160 is formed, and wirings 160a, 160k are formed. Alternatively, via holes 162d, 162k may be filled with a conductive material, and vias 161d, 161k may be formed at the same time that second wiring layer 160 is formed.

なお、前述のように、層間絶縁膜１５６は、発光素子１５０等を覆うことにより、絶縁性が確保されればよい。層間絶縁膜１５６の表面の平坦性は、層間絶縁膜１５６上に第２の配線層１６０を形成できる程度でよく、平坦化工程を行わなくてもかまわない。層間絶縁膜１５６に平坦化工程を施さない場合には、工程数を削減できるほか、発光素子１５０が形成された場所以外では、層間絶縁膜１５６の厚さを薄くすることができるとの利点がある。層間絶縁膜１５６の厚さが薄い箇所では、ビアホール１６２ｋ，１６２ｄの深さを浅くすることができる。ビアホールの深さを浅くすることによって、ビアホールの形成される深さにわたって十分な開口径を確保することができるので、ビアによる電気的接続を確保することが容易になる。そのため、電気的特性の不良による歩留りの低下を抑制することができる。As described above, the insulating interlayer 156 only needs to cover the light emitting element 150 and the like to ensure insulation. The surface flatness of the interlayer insulating film 156 is sufficient to allow the second wiring layer 160 to be formed on the interlayer insulating film 156, and the flattening process may not be performed. If the flattening process is not performed on the interlayer insulating film 156, the number of processes can be reduced, and there is an advantage that the thickness of the interlayer insulating film 156 can be made thin except in the area where the light emitting element 150 is formed. In the area where the thickness of the interlayer insulating film 156 is thin, the depth of the via holes 162k and 162d can be made shallow. By making the depth of the via holes shallow, a sufficient opening diameter can be ensured over the depth where the via holes are formed, making it easier to ensure electrical connection by the vias. Therefore, it is possible to suppress a decrease in yield due to poor electrical characteristics.

図１０Ａおよび図１０Ｂは、本実施形態の画像表示装置の変形例の製造方法を例示する模式的な断面図である。
図１０Ａおよび図１０Ｂは、図２Ａに示したサブピクセル２０ａを形成するための製造工程を示している。本変形例では、第２の層間絶縁膜２５６（１５６）を形成し、ビアホールを形成するまでは、第１の実施形態の場合と同一の工程を有している。以下では、図９Ａの工程以降に、図１０Ａおよび図１０Ｂの工程が実行されるものとして説明する。 10A and 10B are schematic cross-sectional views illustrating a manufacturing method of a modified example of the image display device of this embodiment.
10A and 10B show manufacturing steps for forming the subpixel 20a shown in FIG. 2A. In this modification, the steps from forming the second interlayer insulating film 256 (156) to forming the via hole are the same as those in the first embodiment. In the following description, the steps in FIG. 10A and 10B are assumed to be performed after the step in FIG. 9A.

図１０Ａに示すように、第２の層間絶縁膜２５６をエッチングにより開口１５８を形成し、ｐ形半導体層１５３ａの発光面１５３Ｓを露出させる。エッチングは、ウェットエッチングでもよいし、ドライエッチングでもよい。その後、露出されたｐ形半導体層１５３ａの発光面１５３Ｓは、発光効率を向上させるために粗面化される。As shown in FIG. 10A, the second interlayer insulating film 256 is etched to form an opening 158, exposing the light emitting surface 153S of the p-type semiconductor layer 153a. The etching may be wet etching or dry etching. The exposed light emitting surface 153S of the p-type semiconductor layer 153a is then roughened to improve the light emitting efficiency.

図１０Ｂに示すように、開口１５８を含めて配線層１６０が成膜され、フォトリソグラフィによって各配線１６０ａ１，１６０ｋが形成される。配線１６０ａ１は、露出されたｐ形半導体層１５３ａの発光面１５３Ｓを含む面に接続されるように形成される。10B, the wiring layer 160 is formed including the opening 158, and each of the wirings 160a1 and 160k is formed by photolithography. The wiring 160a1 is formed so as to be connected to the surface including the light emitting surface 153S of the exposed p-type semiconductor layer 153a.

このようにして、変形例のサブピクセル２０ａが形成される。In this manner, modified subpixel 20a is formed.

図１１Ａおよび図１１Ｂは、本実施形態の画像表示装置の変形例の製造方法を例示する模式的な断面図である。
図１１Ａおよび図１１Ｂは、図２Ｂに示したサブピクセル２０ｂを形成するための製造工程を示している。本変形例では、開口１５８を形成するまでは、上述の変形例の場合と同一の工程を有している。したがって、以下では、図１０Ａ以降に、図１１Ａおよび図１１Ｂの工程が実行されるものとして説明する。 11A and 11B are schematic cross-sectional views illustrating a manufacturing method of a modified example of the image display device of this embodiment.
11A and 11B show manufacturing steps for forming the subpixel 20b shown in FIG. 2B. This modification has the same steps as the above modification up to the formation of the opening 158. Therefore, the following description will be given assuming that the steps of FIG. 11A and FIG. 11B are performed after FIG. 10A.

図１１Ａに示すように、ｐ形半導体層１５３ａの発光面１５３Ｓを露出するように開口１５８を形成した後、発光面１５３Ｓが粗面化される。層間絶縁膜２５６を貫通するビア１６１ｋが形成されると同時に、あるいはビア１６１ｋが形成された後に、配線１６０ａ２，１６０ｋを含む配線層１６０が形成される。配線１６０ａ２は、発光面１５３Ｓを含む面に接続されていない。11A, an opening 158 is formed to expose the light-emitting surface 153S of the p-type semiconductor layer 153a, and then the light-emitting surface 153S is roughened. At the same time as or after the via 161k is formed, which penetrates the interlayer insulating film 256, the wiring layer 160 including the wirings 160a2 and 160k is formed. The wiring 160a2 is not connected to the surface including the light-emitting surface 153S.

図１１Ｂに示すように、配線層１６０、第２の層間絶縁膜２５６および発光面１５３Ｓを覆う透光性導電膜が形成される。透光性導電膜は、ＩＴＯ膜やＺｎＯ膜等が好適に用いられる。透光性導電膜は、透光性電極１５９ａ，１５９ｋを含む。透光性電極１５９ａは、配線１６０ａ２上に形成されるとともに、ｐ形半導体層１５３の発光面１５３Ｓ上にも形成されている。したがって、配線１６０ａ２およびｐ形半導体層１５３は、電気的に接続される。好ましくは、透光性電極１５９ａは、露出されている発光面１５３Ｓの全面を覆うように設けられ、発光面１５３Ｓに接続されている。 As shown in FIG. 11B, a translucent conductive film is formed to cover the wiring layer 160, the second interlayer insulating film 256, and the light-emitting surface 153S. The translucent conductive film is preferably an ITO film, a ZnO film, or the like. The translucent conductive film includes translucent electrodes 159a and 159k. The translucent electrode 159a is formed on the wiring 160a2 and is also formed on the light-emitting surface 153S of the p-type semiconductor layer 153. Therefore, the wiring 160a2 and the p-type semiconductor layer 153 are electrically connected. Preferably, the translucent electrode 159a is provided so as to cover the entire exposed light-emitting surface 153S and is connected to the light-emitting surface 153S.

このようにして、変形例のサブピクセル２０ｂが形成される。In this manner, modified subpixel 20b is formed.

サブピクセル２０以外の回路の一部は、回路基板１１００中に形成されている。たとえば図３に示した行選択回路５は、駆動トランジスタや選択トランジスタ等とともに、回路基板１１００中に形成される。つまり、行選択回路５は、上述の製造工程によって同時に組み込まれている場合がある。一方、信号電圧出力回路７は、微細加工による高集積化が可能な製造プロセスによって製造される半導体デバイスに組み込まれることが望ましい。信号電圧出力回路７は、ＣＰＵや他の回路要素とともに別の基板に実装され、たとえば後述するカラーフィルタの組み込みの前に、あるいは、カラーフィルタの組み込みの後に、回路基板１１００の配線と相互に接続される。 Part of the circuitry other than the subpixels 20 is formed in the circuit board 1100. For example, the row selection circuit 5 shown in FIG. 3 is formed in the circuit board 1100 together with the drive transistors, selection transistors, etc. In other words, the row selection circuit 5 may be simultaneously incorporated by the above-mentioned manufacturing process. On the other hand, it is desirable that the signal voltage output circuit 7 is incorporated in a semiconductor device manufactured by a manufacturing process capable of high integration by microfabrication. The signal voltage output circuit 7 is mounted on a separate board together with a CPU and other circuit elements, and is mutually connected to the wiring of the circuit board 1100, for example, before or after the incorporation of a color filter described below.

たとえば、回路基板１１００は、回路１０１を含むガラス基板からなる基板１０２を含んでおり、基板１０２は、ほぼ方形である。回路基板１１００には、１つまたは複数の画像表示装置のための回路１０１が形成されている。あるいは、より大きな画面サイズ等の場合には、１つの画像表示装置を構成するための回路１０１が複数の回路基板１１００に分割されて形成されており、分割された回路のすべてを組み合わせて、１つの画像表示装置を構成するようにしてもよい。For example, the circuit board 1100 includes a substrate 102 made of a glass substrate including a circuit 101, and the substrate 102 is substantially rectangular. The circuit board 1100 has circuits 101 formed thereon for one or more image display devices. Alternatively, in the case of a larger screen size or the like, the circuit 101 for constituting one image display device may be divided and formed on multiple circuit boards 1100, and all of the divided circuits may be combined to form one image display device.

結晶成長用基板１００１には、結晶成長用基板１００１とほぼ同一寸法を有する半導体層１１５０が形成される。たとえば、結晶成長用基板１００１は、方形の回路基板１１００と同じ寸法を有する方形とすることができる。結晶成長用基板は、回路基板１１００と同一形状や、相似の形状に限らず、他の形状であってもよい。たとえば、結晶成長用基板１００１は、方形の回路基板１１００に形成された回路１０１を含むような径を有するほぼ円形のウェハ形状等であってもよい。A semiconductor layer 1150 having approximately the same dimensions as the crystal growth substrate 1001 is formed on the crystal growth substrate 1001. For example, the crystal growth substrate 1001 can be a square having the same dimensions as the square circuit board 1100. The crystal growth substrate is not limited to being the same shape as the circuit board 1100 or a similar shape, and may be another shape. For example, the crystal growth substrate 1001 may be an approximately circular wafer shape having a diameter that includes the circuit 101 formed on the square circuit board 1100.

図１２は、本実施形態の画像表示装置の製造方法を例示する斜視図である。
図１２に示すように、複数の半導体成長基板１１９４を準備して、１つの回路基板１１００に、複数の結晶成長用基板１００１に形成された半導体層１１５０を接合するようにしてもよい。 FIG. 12 is a perspective view illustrating a method for manufacturing the image display device of this embodiment.
As shown in FIG. 12, a plurality of semiconductor growth substrates 1194 may be prepared, and semiconductor layers 1150 formed on a plurality of crystal growth substrates 1001 may be bonded to one circuit board 1100 .

回路基板１１００には、１枚の基板１０２に複数の回路１０１がたとえば格子状に配置されている。回路１０１は、１つの画像表示装置１に必要なすべてのサブピクセル２０等を含んでいる。隣接して配置されている回路１０１の間には、スクライブライン幅の程度の間隔が設けられている。回路１０１の端部および端部付近には、回路素子等は配置されていない。In the circuit board 1100, a plurality of circuits 101 are arranged, for example, in a grid pattern on a single substrate 102. The circuits 101 include all the sub-pixels 20 etc. required for one image display device 1. Adjacent circuits 101 are spaced apart by a distance of approximately the width of a scribe line. No circuit elements etc. are arranged at or near the ends of the circuits 101.

半導体層１１５０は、その端部が結晶成長用基板１００１の端部と一致するように形成されている。そこで、半導体成長基板１１９４の端部を、回路１０１の端部と一致するように配置し、接合することによって、接合後の半導体層１１５０の端部と回路１０１の端部とを一致させることができる。The semiconductor layer 1150 is formed so that its end coincides with the end of the crystal growth substrate 1001. Therefore, by arranging the end of the semiconductor growth substrate 1194 so that it coincides with the end of the circuit 101 and bonding it, the end of the semiconductor layer 1150 and the end of the circuit 101 after bonding can be made to coincide with each other.

結晶成長用基板１００１に半導体層１１５０を成長させるときに、半導体層１１５０の端部およびその近傍では、結晶品位の低下を生じ易い。そのため、半導体層１１５０の端部と回路１０１の端部とを一致させることによって、半導体成長基板１１９４上の半導体層１１５０の端部近傍における結晶品位の低下し易い領域を画像表示装置１の表示領域に使用しないようにすることができる。なお、ここで、結晶成長用基板１００１の配置方法にはさまざまな自由度がある。半導体層１１５０の端部が発光素子１５０にかからないように配置することが好ましい。When the semiconductor layer 1150 is grown on the crystal growth substrate 1001, the crystal quality is likely to deteriorate at the ends of the semiconductor layer 1150 and in their vicinity. Therefore, by aligning the ends of the semiconductor layer 1150 with the ends of the circuit 101, it is possible to prevent the areas near the ends of the semiconductor layer 1150 on the semiconductor growth substrate 1194 where the crystal quality is likely to deteriorate from being used in the display area of the image display device 1. Note that there are various degrees of freedom in the method of arranging the crystal growth substrate 1001. It is preferable to arrange the ends of the semiconductor layer 1150 so that they do not overlap the light emitting element 150.

あるいは、この逆に、複数の回路基板１１００を準備して、１つの半導体成長基板１１９４の結晶成長用基板１００１上に形成された半導体層１１５０に対して、複数の回路基板１１００を接合するようにしてもよい。Alternatively, conversely, multiple circuit boards 1100 may be prepared and bonded to a semiconductor layer 1150 formed on a crystal growth substrate 1001 of a single semiconductor growth substrate 1194.

図１３は、本実施形態の画像表示装置の製造方法を例示する模式的な断面図である。
なお、図１３では、煩雑さを避けるために、回路基板１１００内の構造や層間絶縁膜１１２、ビア１６１ｄ，１６１ｋ、配線層１６０等については、表示が省略されている。また、図１３には、カラーフィルタ１８０等の色変換部材の一部が表示されている。図１３では、導電層１３０、発光素子１５０、層間絶縁膜１５６、表面樹脂層１７０および表示が省略されているビア等を含む構造物を発光回路部１７２と呼ぶ。また、回路基板１１００上に発光回路部１７２を設けた構造物を構造体１１９２と呼ぶ。 13A to 13C are schematic cross-sectional views illustrating a method for manufacturing the image display device of this embodiment.
In order to avoid complication, the structure in the circuit board 1100, the interlayer insulating film 112, the vias 161d and 161k, the wiring layer 160, and the like are omitted from Fig. 13. Also, a part of the color conversion member such as the color filter 180 is shown in Fig. 13. In Fig. 13, a structure including the conductive layer 130, the light emitting element 150, the interlayer insulating film 156, the surface resin layer 170, and the vias, which are omitted from the illustration, is called a light emitting circuit section 172. Also, a structure in which the light emitting circuit section 172 is provided on the circuit board 1100 is called a structure 1192.

図１３に示すように、カラーフィルタ（波長変換部材）１８０は、一方の面で構造体１１９２に接着される。カラーフィルタ１８０の他方の面は、ガラス基板１８６に接着されている。カラーフィルタ１８０の一方の面には、透明薄膜接着層１８８が設けられており、透明薄膜接着層１８８を介して、構造体１１９２の発光回路部１７２の側の面に接着される。13, one surface of the color filter (wavelength conversion member) 180 is adhered to the structure 1192. The other surface of the color filter 180 is adhered to a glass substrate 186. A transparent thin-film adhesive layer 188 is provided on one surface of the color filter 180, and the color filter 180 is adhered to the surface of the structure 1192 on the side of the light-emitting circuit section 172 via the transparent thin-film adhesive layer 188.

カラーフィルタ１８０は、この例では、赤色、緑色、青色の順にＸ軸の正方向に色変換部が配列されている。赤色については、１層目に赤色の色変換層１８３Ｒが設けられており、緑色については１層目に緑色の色変換層１８３Ｇが設けられており、いずれも２層目にはフィルタ層１８４がそれぞれ設けられている。青色については、単層の色変換層１８３Ｂが設けられていてもよいし、フィルタ層１８４が設けられていてもよい。各色変換部の間には、遮光部１８１が設けられている。In this example, the color filter 180 has color conversion sections arranged in the positive direction of the X-axis in the order of red, green, and blue. For red, a red color conversion layer 183R is provided as the first layer, and for green, a green color conversion layer 183G is provided as the first layer, and in both cases a filter layer 184 is provided as the second layer. For blue, a single layer color conversion layer 183B may be provided, or a filter layer 184 may be provided. A light-shielding section 181 is provided between each color conversion section.

各色の色変換層１８３Ｒ，１８３Ｇ，１８３Ｂの位置を発光素子１５０の位置に合わせて、カラーフィルタ１８０は、構造体１１９２に貼り付けられる。The color filter 180 is attached to the structure 1192 by aligning the positions of the color conversion layers 183R, 183G, 183B of each color with the position of the light-emitting element 150.

図１４Ａ～図１４Ｄは、本実施形態の画像表示装置の製造方法の変形例を示す模式的な断面図である。
図１４Ａ～図１４Ｄには、カラーフィルタをインクジェットで形成する方法が示されている。 14A to 14D are schematic cross-sectional views showing a modified example of the manufacturing method for the image display device of this embodiment.
14A-14D show a method for forming color filters by inkjet.

図１４Ａに示すように、回路基板１１００に発光回路部１７２が貼り付けられた構造体１１９２が準備される。As shown in FIG. 14A, a structure 1192 is prepared in which a light-emitting circuit section 172 is attached to a circuit board 1100.

図１４Ｂに示すように、構造体１１９２上に遮光部１８１が形成される。遮光部１８１は、たとえばスクリーン印刷やフォトリソグラフィ技術等を用いて形成される。14B, a light shielding portion 181 is formed on the structure 1192. The light shielding portion 181 is formed, for example, by using a screen printing or photolithography technique.

図１４Ｃに示すように、発光色に応じた蛍光体は、インクジェットノズルから噴出され、色変換層１８３を形成する。蛍光体は、遮光部１８１が形成されていない領域を着色する。蛍光体は、たとえば一般的な蛍光体材料やペロブスカイト蛍光体材料、量子ドット蛍光体材料を用いた蛍光塗料が用いられる。ペロブスカイト蛍光体材料や量子ドット蛍光体材料を用いた場合には、各発光色を実現できるとともに、単色性が高く、色再現性を高くできるので好ましい。インクジェットノズルによる描画の後、適切な温度および時間で乾燥処理を行う。着色時の塗膜の厚さは、遮光部１８１の厚さよりも薄く設定されている。 As shown in FIG. 14C, phosphors corresponding to the emitted color are ejected from the inkjet nozzle to form the color conversion layer 183. The phosphor colors the areas where the light-shielding portion 181 is not formed. For the phosphor, for example, fluorescent paint using a general phosphor material, a perovskite phosphor material, or a quantum dot phosphor material is used. When a perovskite phosphor material or a quantum dot phosphor material is used, each emitted color can be realized, and monochromaticity and color reproducibility are high, which is preferable. After drawing with the inkjet nozzle, a drying process is performed at an appropriate temperature and time. The thickness of the coating film during coloring is set to be thinner than the thickness of the light-shielding portion 181.

すでに説明したように、青色発光のサブピクセルについては、色変換部を形成しない場合には、蛍光体は噴出されない。また、青色発光のサブピクセルについて、青色の色変換層を形成する際に、色変換部は１層でよい場合には、好ましくは、青色の蛍光体の塗膜の厚さは、遮光部１８１の厚さと同じ程度とされる。As already explained, for blue-emitting subpixels, if no color conversion section is formed, no phosphor is ejected. Also, for blue-emitting subpixels, if only one color conversion section is required when forming a blue color conversion layer, the thickness of the coating of the blue phosphor is preferably approximately the same as the thickness of the light-shielding section 181.

図１４Ｄに示すように、フィルタ層１８４のための塗料は、インクジェットノズルから噴出される。塗料は、蛍光体の塗膜に重ねて塗布される。蛍光体および塗料の塗膜の合計の厚さは、遮光部１８１の厚さと同じ程度とされる。 As shown in Figure 14D, the paint for the filter layer 184 is sprayed from an inkjet nozzle. The paint is applied over the phosphor coating. The total thickness of the phosphor and paint coating is approximately the same as the thickness of the light blocking portion 181.

本実施形態の画像表示装置１の効果について説明する。
本実施形態の画像表示装置１の製造方法では、発光素子１５０を駆動するトランジスタ１０３等の回路素子を含む回路基板１１００に、発光素子１５０を形成するための発光層１１５２を含む半導体層１１５０を貼り合わせる。その後、半導体層１１５０をエッチングして発光素子１５０を形成する。そのため、回路基板１１００に個片化された発光素子を個々に転写するのに比べて、発光素子を転写する工程を著しく短縮することができる。 The effects of the image display device 1 of this embodiment will be described.
In the manufacturing method of the image display device 1 of this embodiment, a semiconductor layer 1150 including a light emitting layer 1152 for forming the light emitting element 150 is bonded to a circuit board 1100 including circuit elements such as a transistor 103 for driving the light emitting element 150. Then, the semiconductor layer 1150 is etched to form the light emitting element 150. Therefore, the process of transferring the light emitting element can be significantly shortened compared to the case where the individual light emitting elements are individually transferred to the circuit board 1100.

たとえば、４Ｋ画質の画像表示装置では、サブピクセルの数は２４００万個を超え、８Ｋ画質の画像表示装置の場合には、サブピクセルの数は９９００万個を超える。これだけ大量の発光素子を個々に回路基板に実装するのでは、膨大な時間を要することとなり、マイクロＬＥＤによる画像表示装置を現実的なコストで実現することは困難である。また、大量の発光素子を個々に実装したのでは、実装時の接続不良等による歩留りが低下し、さらなるコスト上昇が避けられない。For example, in an image display device with 4K image quality, the number of subpixels exceeds 24 million, and in the case of an image display device with 8K image quality, the number of subpixels exceeds 99 million. Mounting such a large number of light-emitting elements individually on a circuit board would require an enormous amount of time, making it difficult to realize an image display device using micro LEDs at a realistic cost. Furthermore, mounting a large number of light-emitting elements individually would reduce yields due to poor connections during mounting, making further increases in costs inevitable.

これに対して、本実施形態の画像表示装置１の製造方法では、半導体層１１５０を個片化する前に、半導体層１１５０全体を回路基板１１００に貼り付けるので、転写工程が１回で完了する。In contrast, in the manufacturing method of the image display device 1 of this embodiment, the entire semiconductor layer 1150 is attached to the circuit board 1100 before the semiconductor layer 1150 is singulated, so that the transfer process is completed in one go.

回路基板上で、エッチング等により発光素子を直接形成した後に、発光素子と、回路基板１１００内の回路素子とを、ビア形成により電気的に接続するので、均一な接続構造を実現することができ、歩留りの低下を抑制することができる。After the light-emitting element is formed directly on the circuit board by etching or the like, the light-emitting element is electrically connected to the circuit element in the circuit board 1100 by forming a via, thereby realizing a uniform connection structure and suppressing a decrease in yield.

さらに、半導体層１１５０をあらかじめ個片化したり、回路素子に対応した位置に電極を形成したりすることなく、ウェハレベルで回路基板１１００に貼り付けるので、アライメントをとる必要がない。そのため、貼り付け工程を短時間で容易に行うことが可能になる。貼り付け時にアライメントをとる必要がないので、発光素子１５０の小型化も容易であり、高精細化されたディスプレイに好適である。 Furthermore, since the semiconductor layer 1150 is attached to the circuit board 1100 at the wafer level without being individually separated in advance or forming electrodes at positions corresponding to the circuit elements, there is no need for alignment. This makes it possible to easily perform the attachment process in a short time. Since there is no need for alignment during attachment, it is also easy to miniaturize the light-emitting element 150, which is suitable for high-definition displays.

本実施形態では、たとえばガラス基板上に形成されたＴＦＴを回路基板１１００とすることができるので、既存のフラットパネルの製造プロセスやプラントを利用することができる。In this embodiment, for example, a TFT formed on a glass substrate can be used as the circuit board 1100, so that existing flat panel manufacturing processes and plants can be utilized.

本実施形態の画像表示装置１では、サブピクセル２０，２０ａ，２０ｂは、導電層１３０を備える。導電層１３０は、光反射プレート１３０ａを含んでおり、発光素子１５０，１５０ａは、光反射プレート１３０ａ上に設けられている。発光素子１５０，１５０ａの発光面１５３Ｓは、光反射プレート１３０ａが設けられた層間絶縁膜１１２に対向する側に設けられている。そのため、発光素子１５０，１５０ａから下方に向かって散乱された光は、光反射プレート１３０ａによって反射されて発光面１５３Ｓの側に配光される。そのため、発光素子１５０，１５０ａの発光効率は、実質的に向上される。In the image display device 1 of this embodiment, the subpixels 20, 20a, and 20b include a conductive layer 130. The conductive layer 130 includes a light reflecting plate 130a, and the light emitting elements 150 and 150a are provided on the light reflecting plate 130a. The light emitting surface 153S of the light emitting elements 150 and 150a is provided on the side facing the interlayer insulating film 112 on which the light reflecting plate 130a is provided. Therefore, the light scattered downward from the light emitting elements 150 and 150a is reflected by the light reflecting plate 130a and distributed to the side of the light emitting surface 153S. Therefore, the light emitting efficiency of the light emitting elements 150 and 150a is substantially improved.

光反射プレート１３０ａは、発光素子１５０，１５０ａの下方への散乱光を遮光することができるので、発光素子１５０，１５０ａの近傍下にある回路素子への光の照射を抑制し、回路素子の誤動作等を防止することができる。The light reflecting plate 130a can block light scattered downward from the light emitting elements 150, 150a, thereby suppressing the illumination of light onto circuit elements located near the light emitting elements 150, 150a and preventing malfunction of the circuit elements.

光反射プレート１３０ａは、導電性を有しており、ｎ形半導体層１５１にオーミック接続される。そのため、発光素子１５０，１５０ａとの電気的接続に利用することができ、発光面１５３Ｓの側の配線を減らすことが可能になる。The light reflecting plate 130a is conductive and is ohmically connected to the n-type semiconductor layer 151. Therefore, it can be used for electrical connection with the light emitting elements 150 and 150a, making it possible to reduce the wiring on the light emitting surface 153S side.

（第２の実施形態）
図１５は、本実施形態に係る画像表示装置の一部を例示する模式的な断面図である。
図１５は、図４のＡＡ’線に相当する位置における矢視断面を示している。
本実施形態では、１つの光反射プレート１３０ａ上に複数の発光素子１５０－１，１５０－２が設けられている点で、上述の他の実施形態と相違する。上述した他の実施形態の場合と同一の構成要素には、同一の符号を付して詳細な説明を適宜省略する。 Second Embodiment
FIG. 15 is a schematic cross-sectional view illustrating a part of the image display device according to this embodiment.
FIG. 15 shows a cross section taken along line AA' in FIG.
This embodiment differs from the other embodiments described above in that a plurality of light emitting elements 150-1, 150-2 are provided on one light reflecting plate 130a. The same components as those in the other embodiments described above are given the same reference numerals and detailed descriptions thereof are omitted as appropriate.

図１５に示すように、本実施形態の画像表示装置のサブピクセル２２０では、導電性を有する光反射プレート１３０ａ上に複数の発光素子が設けられている。この例では、複数の発光素子は、２つの発光素子１５０－１，１５０－２である。15, in the subpixel 220 of the image display device of this embodiment, a plurality of light-emitting elements are provided on a conductive light-reflecting plate 130a. In this example, the plurality of light-emitting elements are two light-emitting elements 150-1 and 150-2.

発光素子１５０－１は、ｎ形半導体層１５１－１、発光層１５２－１およびｐ形半導体層１５３－１を含む。ｎ形半導体層１５１－１、発光層１５２－１およびｐ形半導体層１５３－１は、層間絶縁膜１１２の側から発光面１５３Ｓ１の側に向かってこの順に積層されている。The light-emitting element 150-1 includes an n-type semiconductor layer 151-1, a light-emitting layer 152-1, and a p-type semiconductor layer 153-1. The n-type semiconductor layer 151-1, the light-emitting layer 152-1, and the p-type semiconductor layer 153-1 are stacked in this order from the interlayer insulating film 112 side toward the light-emitting surface 153S1 side.

発光素子１５０－２は、ｎ形半導体層１５１－２、発光層１５２－２およびｐ形半導体層１５３－２を含む。ｎ形半導体層１５１－２、発光層１５２－２およびｐ形半導体層１５３－２も、層間絶縁膜１１２の側から発光面１５３Ｓ２の側に向かってこの順に積層されている。The light-emitting element 150-2 includes an n-type semiconductor layer 151-2, a light-emitting layer 152-2, and a p-type semiconductor layer 153-2. The n-type semiconductor layer 151-2, the light-emitting layer 152-2, and the p-type semiconductor layer 153-2 are also stacked in this order from the interlayer insulating film 112 side toward the light-emitting surface 153S2 side.

２つの発光素子１５０－１，１５０－２のＸＹ平面視における面積は、異なっている。以下では、ＸＹ平面視における面積を単に面積という。この例では、発光素子１５０－１の面積は、発光素子１５０－２の面積よりも小さい。発光素子の面積は、赤、緑、青のサブピクセルの発光色に応じて設定される。発光素子１５０－１，１５０－２の面積は、視感度やカラーフィルタ１８０の色変換部１８２の変換効率等によって適切に設定される。The areas of the two light-emitting elements 150-1 and 150-2 in the XY plane are different. In the following, the area in the XY plane is simply referred to as the area. In this example, the area of the light-emitting element 150-1 is smaller than the area of the light-emitting element 150-2. The area of the light-emitting element is set according to the emission colors of the red, green, and blue subpixels. The areas of the light-emitting elements 150-1 and 150-2 are appropriately set according to the luminous efficiency and the conversion efficiency of the color conversion section 182 of the color filter 180, etc.

光反射プレート１３０ａは、発光素子１５０－１，１５０－２の下方への散乱光を発光面１５３Ｓ１，１５３Ｓ２の側へ反射し、また下方への散乱光を遮光するように設けられている。光反射プレート１３０ａの外周は、ＸＹ平面視で、２つの発光素子１５０－１，１５０－２の外周を含む。 The light reflecting plate 130a is provided to reflect the downward scattered light from the light emitting elements 150-1 and 150-2 toward the light emitting surfaces 153S1 and 153S2 and to block the downward scattered light . The outer periphery of the light reflecting plate 130a includes the outer peripheries of the two light emitting elements 150-1 and 150-2 in the XY plane view.

光反射プレート１３０ａは、導電性を有している。光反射プレート１３０ａは、ｎ形半導体層１５１－１，１５１－２とオーミック接続されている。つまり、発光素子１５０－１，１５０－２のカソード電極であるｎ形半導体層１５１－１，１５１－２は、光反射プレート１３０ａによって互いに電気的に接続されている。The light reflecting plate 130a is electrically conductive. The light reflecting plate 130a is ohmically connected to the n-type semiconductor layers 151-1 and 151-2. In other words, the n-type semiconductor layers 151-1 and 151-2, which are the cathode electrodes of the light emitting elements 150-1 and 150-2, are electrically connected to each other by the light reflecting plate 130a.

第１の層間絶縁膜１１２、導電層１３０および発光素子１５０－１，１５０－２は、第２の層間絶縁膜２５６で覆われている。第２の層間絶縁膜２５６は、開口２５８－１，２５８－２を有しており、発光面１５３Ｓ１，１５３Ｓ２は、開口２５８－１，２５８－２から露出されている。The first interlayer insulating film 112, the conductive layer 130, and the light-emitting elements 150-1 and 150-2 are covered with a second interlayer insulating film 256. The second interlayer insulating film 256 has openings 258-1 and 258-2, and the light-emitting surfaces 153S1 and 153S2 are exposed from the openings 258-1 and 258-2.

層間絶縁膜２５６を貫通して、ビア１６１ｋが設けられている。ビア１６１ｋの一端は、光反射プレート１３０ａに接続されている。ビア１６１ｋの他端は、配線１６０ｋに接続されている。配線１６０ｋは、たとえば図３に示した回路の接地線４に接続されている。したがって、発光素子１５０－１，１５０－２のカソード電極であるｎ形半導体層１５１－１，１５１－２は、光反射プレート１３０ａ、ビア１６１ｋおよび配線１６０ｋを介して、接地線４に電気的に接続されている。A via 161k is provided through the interlayer insulating film 256. One end of the via 161k is connected to the light reflecting plate 130a. The other end of the via 161k is connected to the wiring 160k. The wiring 160k is connected to the ground line 4 of the circuit shown in FIG. 3, for example. Therefore, the n-type semiconductor layers 151-1 and 151-2, which are the cathode electrodes of the light emitting elements 150-1 and 150-2, are electrically connected to the ground line 4 via the light reflecting plate 130a, the via 161k, and the wiring 160k.

上述の他の実施形態の場合と同様に、ビア１６１ｄは、層間絶縁膜１１２，２５６を貫通して、設けられており、ビア１６１ｄを介して、配線１１０ｄ，１６０ａ２－１が接続されている。As in the other embodiments described above, the via 161d is provided penetrating the interlayer insulating films 112 and 256, and the wirings 110d and 160a2-1 are connected via the via 161d.

発光面１５３Ｓ１上にわたって透光性電極１５９ａ１が設けられている。透光性電極１５９ａ１は、配線１６０ａ２－１上にも設けられている。透光性電極１５９ａ１は、発光面１５３Ｓ１と配線１６０ａ２－１との間に設けられ、ｐ形半導体層１５３－１および配線１６０ａ２－１を電気的に接続している。したがって、発光素子１５０－１のアノード電極であるｐ形半導体層１５３－１は、透光性電極１５９ａ１、配線１６０ａ２－１、ビア１６１ｄおよび配線１１０ｄを介して、トランジスタ１０３のドレイン電極に電気的に接続されている。A transparent electrode 159a1 is provided over the light-emitting surface 153S1. The transparent electrode 159a1 is also provided on the wiring 160a2-1. The transparent electrode 159a1 is provided between the light-emitting surface 153S1 and the wiring 160a2-1, and electrically connects the p-type semiconductor layer 153-1 and the wiring 160a2-1. Therefore, the p-type semiconductor layer 153-1, which is the anode electrode of the light-emitting element 150-1, is electrically connected to the drain electrode of the transistor 103 via the transparent electrode 159a1, the wiring 160a2-1, the via 161d, and the wiring 110d.

発光素子１５０－２の発光面１５３Ｓ２上にわたって透光性電極１５９ａ２が設けられている。発光素子１５０－２は、発光素子１５０－１によるサブピクセルに隣接するサブピクセルの一部である。発光素子１５０－２は、トランジスタ１０３および発光素子１５０－１が電気的に接続されるのと同様に、トランジスタ１０３とは異なるトランジスタに電気的に接続される。
 A transparent electrode 159a2 is provided over the light-emitting surface 153S2 of the light-emitting element 150-2. The light-emitting element 150-2 is part of a subpixel adjacent to the subpixel formed by the light-emitting element 150-1 . The light-emitting element 150-2 is electrically connected to a transistor other than the transistor 103, in the same manner that the transistor 103 and the light-emitting element 150-1 are electrically connected.

本実施形態の画像表示装置の製造方法について説明する。
図１６Ａ～図１６Ｃは、本実施形態の画像表示装置の製造方法を例示する模式的な断面図である。
本実施形態では、半導体層１１５０と導電層１３０が形成された回路基板１１００とを貼り合わせる工程は、上述した他の実施形態の場合と同じである。以下では、図８Ａで示した処理を行った以降の工程から説明する。
図１６Ａに示すように、半導体層１１５０は、ＲＩＥ等によって、必要な形状に成形され、発光素子１５０－１，１５０－２が形成される。その後、第１の層間絶縁膜１１２、導電層１３０および発光素子１５０－１，１５０－２を覆って、第２の層間絶縁膜２５６が形成される。 A method for manufacturing the image display device of this embodiment will be described.
16A to 16C are schematic cross-sectional views illustrating a method for manufacturing the image display device of this embodiment.
In this embodiment, the process of bonding the semiconductor layer 1150 and the circuit board 1100 on which the conductive layer 130 is formed is the same as in the other embodiments described above. The following description will begin with the process after the process shown in FIG.
16A, the semiconductor layer 1150 is shaped into a required shape by RIE or the like to form the light emitting elements 150-1 and 150-2. Thereafter, a second interlayer insulating film 256 is formed to cover the first interlayer insulating film 112, the conductive layer 130, and the light emitting elements 150-1 and 150-2.

図１６Ｂに示すように、ビアホール１６２ｋは、第２の層間絶縁膜２５６を貫通して形成される。ビアホール１６２ｄは、層間絶縁膜１１２，２５６を貫通して形成される。ビアホール１６２ｋおよびビアホール１６２ｄが形成されると同時に、層間絶縁膜１５６に開口２５８－１，２５８－２が形成され、発光面１５３Ｓ１，１５３Ｓ２が露出される。開口２５８－１、２５８－２の形成は、ビアホール１６２ｋおよびビアホール１６２ｄが形成される前でもよいし、ビアホール１６２ｋおよびビアホール１６２ｄが形成された後でもよい。16B, via hole 162k is formed penetrating second interlayer insulating film 256. Via hole 162d is formed penetrating interlayer insulating films 112 and 256. At the same time that via hole 162k and via hole 162d are formed, openings 258-1 and 258-2 are formed in interlayer insulating film 156, exposing light emitting surfaces 153S1 and 153S2. Openings 258-1 and 258-2 may be formed before via hole 162k and via hole 162d are formed, or may be formed after via hole 162k and via hole 162d are formed.

図１６Ｃに示すように、ビアホール１６２ｄ，１６２ｋ内に導電材料が充填される。その後、あるいはビアホールの充填等と同時に第２の配線層１６０が形成される。発光面１５３Ｓ１上および配線１６０ａ２－１上にわたって透光性電極１５９ａ１が形成され、ｐ形半導体層１５３－１および配線１６０ａ２－１が電気的に接続される。同時に、発光面１５３Ｓ２上にわたって透光性電極１５９ａ２が形成され、透光性電極１５９ａ２は、トランジスタ１０３とは異なる他の駆動用のトランジスタのための電極と電気的に接続される。なお、配線１６０ｋ上にも、透光性電極１５９ｋが同時に形成される。 As shown in FIG. 16C, via holes 162d and 162k are filled with a conductive material. Thereafter, or simultaneously with filling the via holes, the second wiring layer 160 is formed. A transparent electrode 159a1 is formed over the light-emitting surface 153S1 and the wiring 160a2-1, and the p-type semiconductor layer 153-1 and the wiring 160a2-1 are electrically connected. At the same time, a transparent electrode 159a2 is formed over the light-emitting surface 153S2, and the transparent electrode 159a2 is electrically connected to an electrode for a driving transistor different from the transistor 103. A transparent electrode 159k is also formed on the wiring 160k at the same time.

以降、他の実施形態の場合と同様に、カラーフィルタが形成される。 Then, a color filter is formed as in other embodiments.

このようにして、本実施形態の画像表示装置を製造することができる。In this manner, the image display device of this embodiment can be manufactured.

本実施形態の画像表示装置の効果について説明する。
本実施形態においても、上述の他の実施形態の場合と同様の効果を有する。すなわち、回路基板１１００に半導体層１１５０を貼り合わせた後、個別の発光素子１５０－１，１５０－２をエッチングにより形成するので、発光素子の転写工程を著しく短縮することができる。 The effects of the image display device of this embodiment will be described.
This embodiment has the same effect as the other embodiments described above, that is, after the semiconductor layer 1150 is bonded to the circuit board 1100, the individual light emitting elements 150-1 and 150-2 are formed by etching, so that the transfer process of the light emitting elements can be significantly shortened.

上述の他の実施形態と同様の効果に加えて、本実施形態では、導電層１３０の光反射プレート１３０ａ上に複数の発光素子１５０－１，１５０－２を設けて、ｎ形半導体層１５１－１，１５１－２同士を電気的に接続している。そのため、複数の発光素子１５０－１，１５０－２は、光反射プレート１３０ａによって電気的に接続されるので、発光面１５３Ｓ１，１５３Ｓ２側の配線の引き回しを減らして、回路のレイアウト効率を向上させることができる。In addition to the same effects as the other embodiments described above, in this embodiment, multiple light-emitting elements 150-1, 150-2 are provided on the light-reflecting plate 130a of the conductive layer 130, and the n-type semiconductor layers 151-1, 151-2 are electrically connected to each other. Therefore, since the multiple light-emitting elements 150-1, 150-2 are electrically connected by the light-reflecting plate 130a, the wiring on the light-emitting surfaces 153S1, 153S2 side can be reduced, improving the layout efficiency of the circuit.

なお、上述では、１つの光反射プレート１３０ａに２つの発光素子１５０－１，１５０－２を設ける例について説明したが、１つの光反射プレート１３０ａ上には、３つ以上の発光素子を設けるようにしてもよい。上述したように、発光色によって、発光素子の面積は変わり得るので、光反射プレート１３０ａ上に設ける発光素子の数および発光色を適切に設定することによって、レイアウト効率をより向上させることが可能になる。Although the above describes an example in which two light-emitting elements 150-1, 150-2 are provided on one light-reflecting plate 130a, three or more light-emitting elements may be provided on one light-reflecting plate 130a. As described above, the area of the light-emitting element may vary depending on the emitted color, so by appropriately setting the number of light-emitting elements and the emitted color provided on the light-reflecting plate 130a, it is possible to further improve the layout efficiency.

（第３の実施形態）
図１７は、本実施形態に係る画像表示装置の一部を例示する模式的な断面図である。
ここで、図１７は、図４のＡＡ’線に相当する位置の矢視断面を示している。
本実施形態では、発光素子３５０の構成および発光素子３５０を駆動するトランジスタ２０３の構成が上述の他の実施形態の場合と相違する。また、この例では、導電層３３０は光反射プレート３３０ａを含んでおり、光反射プレート３３０ａの構成が上述の他の実施形態と異なっている。上述の他の実施形態の場合と同一の構成要素には、同一の符号を付して詳細な説明を適宜省略する。 Third Embodiment
FIG. 17 is a schematic cross-sectional view illustrating a part of the image display device according to this embodiment.
Here, FIG. 17 shows a cross section taken along the line AA' in FIG.
In this embodiment, the configuration of the light emitting element 350 and the configuration of the transistor 203 that drives the light emitting element 350 are different from those in the other embodiments described above. In this example, the conductive layer 330 includes a light reflecting plate 330a, and the configuration of the light reflecting plate 330a is different from that in the other embodiments described above. The same components as those in the other embodiments described above are denoted by the same reference numerals, and detailed description thereof will be omitted as appropriate.

図１７に示すように、本実施形態の画像表示装置のサブピクセル３２０は、トランジスタ２０３と、発光素子３５０と、光反射プレート３３０ａと、を含む。As shown in FIG. 17, the subpixel 320 of the image display device of this embodiment includes a transistor 203, a light-emitting element 350, and a light-reflecting plate 330a.

トランジスタ２０３は、この例では、ｎチャネルのＴＦＴである。トランジスタ２０３は、ＴＦＴチャネル２０４と、ゲート１０７と、を含む。ＴＦＴチャネル２０４は、基板１０２の第１面１０２ａ上に形成された多結晶Ｓｉの領域であり、アモルファスＳｉとして形成された領域をレーザ照射でアニーリングすることによって多結晶化され、活性化されている。ＴＦＴチャネル２０４は、領域２０４ｓ，２０４ｉ，２０４ｄを含む。領域２０４ｓ，２０４ｉ，２０４ｄは、いずれもＴＦＴ下層膜１０６上に設けられている。領域２０４ｉは、領域２０４ｓ，２０４ｄ間に設けられている。領域２０４ｓ，２０４ｄは、Ｐ等のｎ形不純物がドープされており、ビア１１１ｓ，１１１ｄとオーミック接続されている。In this example, the transistor 203 is an n-channel TFT. The transistor 203 includes a TFT channel 204 and a gate 107. The TFT channel 204 is a region of polycrystalline Si formed on the first surface 102a of the substrate 102, and is polycrystallized and activated by annealing the region formed as amorphous Si with laser irradiation. The TFT channel 204 includes regions 204s, 204i, and 204d. The regions 204s, 204i, and 204d are all provided on the TFT underlayer film 106. The region 204i is provided between the regions 204s and 204d. The regions 204s and 204d are doped with n-type impurities such as P, and are ohmic-connected to the vias 111s and 111d.

ゲート１０７は、絶縁層１０５を介して、ＴＦＴチャネル２０４上に設けられている。領域２０４ｓよりも高い電位がゲート１０７に印加されると、領域２０４ｉにチャネルが形成されることによって、領域２０４ｓ，２０４ｄ間に流れる電流が制御される。Gate 107 is provided on TFT channel 204 via insulating layer 105. When a potential higher than that of region 204s is applied to gate 107, a channel is formed in region 204i, thereby controlling the current flowing between regions 204s and 204d.

トランジスタ２０３の上部の構造および配線層の構造は、上述した他の実施形態の場合と同じである。The structure of the upper part of transistor 203 and the structure of the wiring layer are the same as in the other embodiments described above.

光反射プレート３３０ａは、層間絶縁膜１１２上に設けられている。発光素子３５０は、光反射プレート３３０ａ上に設けられている。この例では、光反射プレート３３０ａは、層間絶縁膜１１２上にわたって設けられており、隣接するサブピクセル等、他のサブピクセルのための発光素子も同一の光反射プレート３３０ａ上に設けられている。この例では、光反射プレート３３０ａは、たとえば後述の図１８の回路に示された電源線３に接続される。つまり、本実施形態の画像表示装置の各サブピクセル３２０を構成する発光素子３５０のアノード電極は、共通配線としての光反射プレート３３０ａを介して、電源線３に電気的に接続される。The light reflecting plate 330a is provided on the interlayer insulating film 112. The light emitting element 350 is provided on the light reflecting plate 330a. In this example, the light reflecting plate 330a is provided over the interlayer insulating film 112, and light emitting elements for other subpixels, such as adjacent subpixels, are also provided on the same light reflecting plate 330a. In this example, the light reflecting plate 330a is connected to the power line 3 shown in the circuit of FIG. 18 described later, for example. In other words, the anode electrode of the light emitting element 350 constituting each subpixel 320 of the image display device of this embodiment is electrically connected to the power line 3 via the light reflecting plate 330a as a common wiring.

導電層３３０は、貫通孔３３１を含む。この例では、貫通孔３３１は、光反射プレート３３０ａに設けられ、発光素子３５０ごとに設けられている。貫通孔３３１は、層間絶縁膜１１２，２５６を貫通するビア１６１ｄ３のＸＹ平面視における位置に対応する位置に設けられている。貫通孔３３１は、ビア１６１ｄ３が接触しないように、ビア１６１ｄ３の径よりも大きい径を有する。ビア１６１ｄ３が貫通された貫通孔３３１とビア１６１ｄ３との間には、層間絶縁膜２５６の材質が充填されている。The conductive layer 330 includes a through hole 331. In this example, the through hole 331 is provided in the light reflecting plate 330a, and is provided for each light emitting element 350. The through hole 331 is provided at a position corresponding to the position of the via 161d3 penetrating the interlayer insulating film 112, 256 in the XY plane view. The through hole 331 has a diameter larger than the diameter of the via 161d3 so that the via 161d3 does not come into contact with the through hole 331. The material of the interlayer insulating film 256 is filled between the through hole 331 through which the via 161d3 penetrates and the via 161d3.

発光素子３５０は、ｐ形半導体層（第１半導体層）３５３と、発光層３５２と、ｎ形半導体層（第２半導体層）３５１と、を含む。ｐ形半導体層３５３、発光層３５２およびｎ形半導体層３５１は、回路基板１００の第１の層間絶縁膜１１２から発光面３５１Ｓに向かってこの順に積層されている。発光素子３５０は、ＸＹ平面視で、たとえば、ほぼ正方形または長方形状をなしているが、角部は丸くなっていてもよい。発光素子３５０はＸＹ平面視で、たとえば楕円形状や円形状を有していてもよい。平面視での発光素子の形状や配置等を適切に選定することによって、レイアウトの自由度が向上する。The light-emitting element 350 includes a p-type semiconductor layer (first semiconductor layer) 353, a light-emitting layer 352, and an n-type semiconductor layer (second semiconductor layer) 351. The p-type semiconductor layer 353, the light-emitting layer 352, and the n-type semiconductor layer 351 are stacked in this order from the first interlayer insulating film 112 of the circuit board 100 toward the light-emitting surface 351S. The light-emitting element 350 has, for example, a substantially square or rectangular shape in an XY plane view, but the corners may be rounded. The light-emitting element 350 may have, for example, an elliptical or circular shape in an XY plane view. By appropriately selecting the shape and arrangement of the light-emitting element in a planar view, the degree of freedom of layout is improved.

発光素子３５０は、上述の他の実施形態の場合と同じ材料でよい。発光素子３５０は、たとえば４６７ｎｍ±２０ｎｍ程度の青色光あるいは４１０ｎｍ±２０ｎｍの波長の青紫色光を発光する。The light-emitting element 350 may be made of the same material as in the other embodiments described above. The light-emitting element 350 emits, for example, blue light with a wavelength of about 467 nm ± 20 nm or blue-violet light with a wavelength of 410 nm ± 20 nm.

第２の層間絶縁膜（第２絶縁膜）２５６は、第１の層間絶縁膜１１２および発光素子３５０を覆っている。第２の層間絶縁膜２５６は、開口３５８を有している。開口３５８は、発光素子３５０上に形成されており、層間絶縁膜２５６は、発光素子３５０の発光面３５１Ｓ上に設けられていない。層間絶縁膜２５６は、発光素子３５０が発光する光を反射して開口３５８から効果的に放射されるように、白色樹脂が好適に用いられるが、上述した他の実施形態の変形例の場合と同様に、黒色樹脂であってもよい。The second interlayer insulating film (second insulating film) 256 covers the first interlayer insulating film 112 and the light-emitting element 350. The second interlayer insulating film 256 has an opening 358. The opening 358 is formed on the light-emitting element 350, and the interlayer insulating film 256 is not provided on the light-emitting surface 351S of the light-emitting element 350. The interlayer insulating film 256 is preferably made of a white resin so that the light emitted by the light-emitting element 350 is reflected and effectively radiated from the opening 358, but may be made of a black resin as in the case of the modified examples of the other embodiments described above.

発光面３５１Ｓは、ｎ形半導体層３５１の面のうち発光層３５２に接する面に対向する面である。発光面３５１Ｓは、粗面化されている。The light-emitting surface 351S is the surface of the n-type semiconductor layer 351 that faces the surface that contacts the light-emitting layer 352. The light-emitting surface 351S is roughened.

層間絶縁膜１１２，２５６および光反射プレート３３０ａを貫通して、ビア１６１ｄ３が設けられている。ビア１６１ｄ３の一端は、配線１１０ｄに接続されている。A via 161d3 is provided through the interlayer insulating films 112 and 256 and the light reflecting plate 330a. One end of the via 161d3 is connected to the wiring 110d.

配線層１６０は、層間絶縁膜２５６上に設けられている。配線層１６０は、配線１６０ｋ３を含む。第２の層間絶縁膜２５６を貫通するビア１６１ｄ３の一端は、配線１１０ｄに接続され、ビア１６１ｄ３の他端は、配線１６０ｋ３に接続されている。The wiring layer 160 is provided on the interlayer insulating film 256. The wiring layer 160 includes a wiring 160k3. One end of a via 161d3 penetrating the second interlayer insulating film 256 is connected to the wiring 110d, and the other end of the via 161d3 is connected to the wiring 160k3.

層間絶縁膜２５６の発光素子３５０に対応する位置には、開口３５８が設けられている。開口３５８からは、発光面３５１Ｓが露出されている。露出された発光面３５１Ｓ上にわたって透光性電極１５９ｋ３が設けられている。透光性電極１５９ｋ３は、配線１６０ｋ３上にも設けられている。透光性電極１５９ｋ３は、発光面３５１Ｓと配線１６０ｋ３との間に設けられ、ｎ形半導体層３５１および配線１６０ｋ３を接続する。したがって、ｎ形半導体層３５１は、透光性電極１５９ｋ３、配線１６０ｋ３、ビア１６１ｄ３および配線１１０ｄを介して、トランジスタ２０３のドレイン電極に対応する領域１０４ｄに電気的に接続されている。An opening 358 is provided at a position corresponding to the light-emitting element 350 of the interlayer insulating film 256. The light-emitting surface 351S is exposed from the opening 358. A transparent electrode 159k3 is provided over the exposed light-emitting surface 351S. The transparent electrode 159k3 is also provided on the wiring 160k3. The transparent electrode 159k3 is provided between the light-emitting surface 351S and the wiring 160k3, and connects the n-type semiconductor layer 351 and the wiring 160k3. Therefore, the n-type semiconductor layer 351 is electrically connected to the region 104d corresponding to the drain electrode of the transistor 203 via the transparent electrode 159k3, the wiring 160k3, the via 161d3, and the wiring 110d.

なお、発光素子３５０と配線１６０ｋ３との接続については、図１、図２Ａ等において説明したように、透光性電極１５９ｋ３を介さずに、直接配線１６０ｋ３に接続するようにしてもよい。第２の層間絶縁膜を透明樹脂にして、開口３５８を形成することなく配線を接続するようにしてもよい。これらの場合について、粗面化工程は省略されてもよい。 As for the connection between the light-emitting element 350 and the wiring 160k3, as described in Figures 1 and 2A, etc., the light-emitting element 350 may be connected directly to the wiring 160k3 without going through the translucent electrode 159k3. The second interlayer insulating film may be made of a transparent resin, and the wiring may be connected without forming an opening 358. In these cases, the roughening process may be omitted.

本実施形態の画像表示装置のサブピクセル３２０では、層間絶縁膜２５６および配線層１６０上に表面樹脂層１７０が設けられ、上述の他の実施形態の場合と同様にカラーフィルタ１８０等の上部構造が形成されている。
図１８は、本実施形態に係る画像表示装置を例示する模式的なブロック図である。
図１８に示すように、本実施形態の画像表示装置３０１は、表示領域２、行選択回路３０５および信号電圧出力回路３０７を備える。表示領域２には、上述の他の実施形態の場合と同様に、たとえばサブピクセル３２０がＸＹ平面上に格子状に配列されている。 In the subpixel 320 of the image display device of this embodiment, a surface resin layer 170 is provided on the interlayer insulating film 256 and the wiring layer 160, and an upper structure such as a color filter 180 is formed as in the other embodiments described above.
FIG. 18 is a schematic block diagram illustrating an image display device according to this embodiment.
18, an image display device 301 of this embodiment includes a display area 2, a row selection circuit 305, and a signal voltage output circuit 307. In the display area 2, as in the other embodiments described above, for example, sub-pixels 320 are arranged in a lattice pattern on the XY plane.

ピクセル１０は、上述の他の実施形態の場合と同様に、異なる色の光を発光する複数のサブピクセル３２０を含む。サブピクセル３２０Ｒは、赤色の光を発光する。サブピクセル３２０Ｇは、緑色の光を発光する。サブピクセル３２０Ｂは、青色の光を発光する。３種類のサブピクセル３２０Ｒ，３２０Ｇ，３２０Ｂが所望の輝度で発光することによって、１つのピクセル１０の発光色および輝度が決定される。 As in the other embodiments described above, pixel 10 includes multiple subpixels 320 that emit different colors of light. Subpixel 320R emits red light. Subpixel 320G emits green light. Subpixel 320B emits blue light. The emission color and brightness of one pixel 10 are determined by the three types of subpixels 320R, 320G, and 320B emitting light at the desired brightness.

１つのピクセル１０は、３つのサブピクセル３２０Ｒ，３２０Ｇ，３２０Ｂからなり、サブピクセル３２０Ｒ，３２０Ｇ，３２０Ｂは、たとえばこの例のように、Ｘ軸上を直線状に配列されている。各ピクセル１０は、同じ色のサブピクセルが同じ列に配列されていてもよいし、この例のように、列ごとに異なる色のサブピクセルが配列されていてもよい。One pixel 10 is made up of three sub-pixels 320R, 320G, and 320B, which are arranged in a line on the X-axis, as in this example. Each pixel 10 may have sub-pixels of the same color arranged in the same column, or, as in this example, sub-pixels of different colors arranged in each column.

サブピクセル３２０は、発光素子３２２と、選択トランジスタ３２４と、駆動トランジスタ３２６と、キャパシタ３２８と、を含む。図１８において、選択トランジスタ３２４はＴ１と表示され、駆動トランジスタ３２６はＴ２と表示され、キャパシタ３２８はＣｍと表示されることがある。The subpixel 320 includes a light emitting element 322, a selection transistor 324, a drive transistor 326, and a capacitor 328. In FIG. 18, the selection transistor 324 may be labeled T1, the drive transistor 326 may be labeled T2, and the capacitor 328 may be labeled Cm.

本実施形態では、発光素子３２２が電源線３側に設けられており、発光素子３２２に直列に接続された駆動トランジスタ３２６は、接地線４側に設けられている。つまり、駆動トランジスタ３２６は、発光素子３２２よりも低電位側に接続されている。駆動トランジスタ３２６は、ｎチャネルのトランジスタである。In this embodiment, the light-emitting element 322 is provided on the power supply line 3 side, and the drive transistor 326 connected in series to the light-emitting element 322 is provided on the ground line 4 side. In other words, the drive transistor 326 is connected to a lower potential side than the light-emitting element 322. The drive transistor 326 is an n-channel transistor.

駆動トランジスタ３２６のゲート電極と信号線３０８との間には、選択トランジスタ３２４が接続されている。キャパシタ３２８は、駆動トランジスタ３２６のゲート電極と接地線４との間に接続されている。A selection transistor 324 is connected between the gate electrode of the driving transistor 326 and the signal line 308. A capacitor 328 is connected between the gate electrode of the driving transistor 326 and the ground line 4.

行選択回路３０５および信号電圧出力回路３０７は、ｎチャネルのトランジスタである駆動トランジスタ３２６を駆動するために、上述の他の実施形態と異なる極性の信号電圧を、信号線３０８に供給する。The row selection circuit 305 and the signal voltage output circuit 307 supply a signal voltage of a different polarity to the other embodiments described above to the signal line 308 in order to drive the drive transistor 326, which is an n-channel transistor.

本実施形態では、駆動トランジスタ３２６の極性がｎチャネルであることから、信号電圧の極性等が上述の他の実施形態の場合と相違する。すなわち、行選択回路３０５は、ｍ行のサブピクセル３２０の配列から、順次１行を選択するように走査線３０６に選択信号を供給する。信号電圧出力回路３０７は、選択された行の各サブピクセル３２０に必要なアナログ電圧値を有する信号電圧を供給する。選択された行のサブピクセル３２０の駆動トランジスタ３２６は、信号電圧に応じた電流を発光素子３２２に流す。発光素子３２２は、流れた電流に応じた輝度で発光する。In this embodiment, the polarity of the drive transistor 326 is n-channel, so the polarity of the signal voltage, etc., differs from the other embodiments described above. That is, the row selection circuit 305 supplies a selection signal to the scanning line 306 to sequentially select one row from the array of m rows of subpixels 320. The signal voltage output circuit 307 supplies a signal voltage having a required analog voltage value to each subpixel 320 of the selected row. The drive transistor 326 of the subpixel 320 of the selected row passes a current corresponding to the signal voltage to the light-emitting element 322. The light-emitting element 322 emits light with a brightness corresponding to the current that has passed.

本実施形態の画像表示装置の製造方法について説明する。
図１９Ａ～図２１Ｃは、本実施形態の画像表示装置の製造方法を例示する模式的な断面図である。
図１９Ａに示すように、本実施形態では、半導体成長基板１２９４を用いる。半導体成長基板１２９４では、半導体層１１５０は、結晶成長用基板１００１上に、結晶成長用基板１００１の側から、ｎ形半導体層１１５１、発光層１１５２およびｐ形半導体層１１５３の順に成長、積層される。 A method for manufacturing the image display device of this embodiment will be described.
19A to 21C are schematic cross-sectional views illustrating a method for manufacturing the image display device of this embodiment.
19A, in this embodiment, a semiconductor growth substrate 1294 is used. In the semiconductor growth substrate 1294, the semiconductor layer 1150 is grown and laminated on the crystal growth substrate 1001 in the following order from the crystal growth substrate 1001 side: an n-type semiconductor layer 1151, a light emitting layer 1152, and a p-type semiconductor layer 1153.

ｐ形半導体層１１５３の発光層１１５２が設けられた面に対向する露出面には、メタル層１１３０が形成される。メタル層１１３０は、たとえばＴｉやＡｌ、ＴｉとＳｎとの合金等を含む。ＣｕやＶ等、あるいは、ＡｇやＰｔ等の高い光反射性を有する貴金属を含んでもよい。A metal layer 1130 is formed on the exposed surface of the p-type semiconductor layer 1153 opposite the surface on which the light emitting layer 1152 is provided. The metal layer 1130 includes, for example, Ti, Al, an alloy of Ti and Sn, etc. It may also include a precious metal having high light reflectivity, such as Cu or V, or Ag or Pt.

メタル層をｐ形半導体層１１５３の面上に形成することによって、p形半導体層１１５３をメタル層１１３０によって保護することができ、メタル層１１３０を形成した半導体成長基板１２９４の保管が容易になるというメリットを生じる。なお、ｐ形半導体層１１５３とメタル層１１３０との界面に、ホール注入性のある材料を用いた薄膜層を形成することで、前述の発光素子３５０の駆動電圧をより低下させることも可能である。このようなホール注入性のある材料としては、たとえばＩＴＯ膜等が好適に用いられ得る。By forming a metal layer on the surface of the p-type semiconductor layer 1153, the p-type semiconductor layer 1153 can be protected by the metal layer 1130, and the semiconductor growth substrate 1294 on which the metal layer 1130 is formed can be easily stored. In addition, by forming a thin film layer using a material with hole injection properties at the interface between the p-type semiconductor layer 1153 and the metal layer 1130, it is also possible to further reduce the driving voltage of the light-emitting element 350 described above. As such a material with hole injection properties, for example, an ITO film or the like can be suitably used.

図１９Ｂに示すように、半導体成長基板１２９４に設けられたメタル層１１３０の露出面と、回路基板１１００の第１の層間絶縁膜１１２の開放された面とが、貼り合わされる。As shown in FIG. 19B, the exposed surface of the metal layer 1130 provided on the semiconductor growth substrate 1294 and the open surface of the first interlayer insulating film 112 of the circuit board 1100 are bonded together.

ウェハボンディング工程においては、第１の実施形態の場合に説明したように、半導体成長基板を支持基板に転写後、結晶成長用基板１００１を除去し、メタル層１１３０を形成した後、貼り合わせるようにしてもよい。この場合には、結晶成長用基板１００１には、結晶成長用基板１００１の側から、ｐ形半導体層１１５３、発光層１１５２およびｎ形半導体層１１５１の順に成長、積層された半導体成長基板１１９４が用いられる。半導体成長基板１１９４については、図５Ａに関連してすでに説明した。半導体成長基板１１９４のｐ形半導体層１１５３の露出面には、メタル層１１３０が形成される。In the wafer bonding process, as described in the first embodiment, after transferring the semiconductor growth substrate to the support substrate, the crystal growth substrate 1001 may be removed, and the metal layer 1130 may be formed and then bonded. In this case, the crystal growth substrate 1001 is a semiconductor growth substrate 1194 in which the p-type semiconductor layer 1153, the light emitting layer 1152, and the n-type semiconductor layer 1151 are grown and stacked in this order from the crystal growth substrate 1001 side. The semiconductor growth substrate 1194 has already been described in relation to FIG. 5A. The metal layer 1130 is formed on the exposed surface of the p-type semiconductor layer 1153 of the semiconductor growth substrate 1194.

また、結晶成長用基板１００１に、バッファ層を介して半導体層１１５０を成長させるようにしてもよいのも、第１の実施形態の場合に説明したのと同様である。 In addition, as described in the first embodiment, the semiconductor layer 1150 may be grown on the crystal growth substrate 1001 via a buffer layer.

メタル層は、回路基板１１００の側にも設けるようにしてもよい。
図２０Ａおよび図２０Ｂでは、回路基板１１００の側にもメタル層１１２０が形成される場合について、示されている。
図２０Ａに示すように、準備された回路基板１１００の層間絶縁膜１１２上にメタル層１１２０が形成される。 The metal layer may also be provided on the circuit board 1100 side.
20A and 20B show a case where a metal layer 1120 is also formed on the circuit board 1100 side.
As shown in FIG. 20A, a metal layer 1120 is formed on an interlayer insulating film 112 of a prepared circuit board 1100 .

図２０Ｂに示すように、メタル層１１２０が形成された回路基板１１００は、メタル層１１３０が形成された半導体成長基板１２９４に貼り合わされる。この変形例では、メタル層同士を接合するので、それぞれのメタル層で同一の金属材料を用いたり、同一の金属材料を含む合金とすることによって、より容易にウェハボンディングを行うことができる。なお、メタル層は、半導体成長基板１２９４側および回路基板１１００側の少なくとも一方に設けられていればよい。20B, circuit board 1100 on which metal layer 1120 is formed is bonded to semiconductor growth substrate 1294 on which metal layer 1130 is formed. In this modification, since metal layers are bonded to each other, wafer bonding can be performed more easily by using the same metal material for each metal layer or by using an alloy containing the same metal material. Note that the metal layer only needs to be provided on at least one of the semiconductor growth substrate 1294 side and the circuit board 1100 side.

図２１Ａに示すように、ウェハボンディング後、結晶成長用基板１００１がウェットエッチングまたはレーザリフトオフ等によって除去され、半導体層１１５０は、異方性エッチング等によってエッチングされ、発光素子３５０が形成される。光反射プレート３３０ａには、配線１１０ｄに対応する位置に貫通孔３３１が形成される。第２の層間絶縁膜２５６は、導電層３３０、第１の層間絶縁膜１１２および発光素子３５０上を覆って形成される。21A, after wafer bonding, the crystal growth substrate 1001 is removed by wet etching or laser lift-off, and the semiconductor layer 1150 is etched by anisotropic etching to form the light-emitting element 350. A through hole 331 is formed in the light reflecting plate 330a at a position corresponding to the wiring 110d. The second interlayer insulating film 256 is formed to cover the conductive layer 330, the first interlayer insulating film 112, and the light-emitting element 350.

図２１Ｂに示すように、第２の層間絶縁膜２５６にビアホール１６２ｄ３が形成される。ビアホール１６２ｄ３の形成には、ＲＩＥ等が用いられる。ＸＹ平面視で、層間絶縁膜２５６の発光素子３５０に対応する箇所に、開口３５８が形成される。この例では、開口３５８によって露出された発光面３５１Ｓは粗面化される。21B, a via hole 162d3 is formed in the second interlayer insulating film 256. RIE or the like is used to form the via hole 162d3. In the XY plan view, an opening 358 is formed in the interlayer insulating film 256 at a location corresponding to the light emitting element 350. In this example, the light emitting surface 351S exposed by the opening 358 is roughened.

図２１Ｃに示すように、ビアホール１６２ｄ３内に導電材料が充填される。その後、あるいはビアホールの充填等と同時に第２の配線層１６０が形成され、配線１６０ｋ３が形成される。発光面３５１Ｓ上および配線１６０ｋ３上に透光性電極１５９ｋ３が形成され、ｎ形半導体層３５１および配線１６０ｋ３を電気的に接続する。21C, the via hole 162d3 is filled with a conductive material. Thereafter, or simultaneously with filling the via hole, the second wiring layer 160 is formed, and the wiring 160k3 is formed. A transparent electrode 159k3 is formed on the light-emitting surface 351S and on the wiring 160k3, electrically connecting the n-type semiconductor layer 351 and the wiring 160k3.

以降、上述の他の実施形態の場合と同様に、層間絶縁膜２５６および配線層１６０を覆う表面樹脂層１７０を形成し、カラーフィルタ等の上部構造を形成して、その後、画像表示装置３０１ごとに切断される。このようにして、画像表示装置３０１は製造されることができる。Thereafter, as in the other embodiments described above, a surface resin layer 170 is formed to cover the interlayer insulating film 256 and the wiring layer 160, and an upper structure such as a color filter is formed, and then the image display device 301 is cut into pieces. In this manner, the image display device 301 can be manufactured.

光反射プレート３３０ａは、単一の場合に限らず、発光素子３５０ごとあるいは複数の発光素子３５０ごとにアイランド状に設け、複数の光反射プレート３３０ａを導電層３３０に含まれる配線によって電気的に接続するようにしてもよい。The light reflecting plate 330a is not limited to a single one, but may be provided in an island shape for each light emitting element 350 or for each set of multiple light emitting elements 350, and the multiple light reflecting plates 330a may be electrically connected by wiring included in the conductive layer 330.

なお、上述では、導電層３３０の光反射プレート３３０ａは、すべてのサブピクセル３２０に対応する発光素子３５０について、同一の電位に接続されるものとしたが、たとえば、異なる電源線３、つまり分離された電源電位に接続されるようにしてもよい。In the above description, the light reflecting plate 330a of the conductive layer 330 is connected to the same potential for the light emitting elements 350 corresponding to all subpixels 320, but it may also be connected to different power supply lines 3, i.e., separate power supply potentials.

本実施形態の画像表示装置３０１の効果について説明する。
本実施形態においても、上述の他の実施形態の場合と同様の効果を有する。すなわち、回路基板１１００に半導体層１１５０を貼り合わせた後、個別の発光素子３５０をエッチングにより形成するので、発光素子の転写工程を著しく短縮することができる。 The effects of the image display device 301 of this embodiment will be described.
This embodiment has the same effect as the other embodiments described above, that is, after the semiconductor layer 1150 is bonded to the circuit board 1100, the individual light emitting elements 350 are formed by etching, so that the transfer process of the light emitting elements can be significantly shortened.

本実施形態の画像表示装置では、上述した他の実施形態の効果のほか、導電層３３０を単一の光反射プレート３３０ａを含むものとし、貫通孔３３１のみを含む簡単なパターンとすることができるので、パターン設計が容易になり、画像表示装置の開発期間等を短縮することができる。In the image display device of this embodiment, in addition to the effects of the other embodiments described above, the conductive layer 330 includes a single light-reflecting plate 330a and can be made into a simple pattern including only a through hole 331, making pattern design easier and shortening the development period of the image display device, etc.

本実施形態では、ｎ形半導体層３５１を発光面３５１Ｓとすることによって、より容易に粗面化することができ、発光面３５１Ｓに配線１６０ｋ３を接続することによって、発光効率の高いサブピクセルを形成することができる。発光面を粗面化する場合には、粗面化する半導体層の厚さが厚い方が、より深くエッチングすることができ、接続面積をかせぐことができる。ｎ形半導体層３５１は、低抵抗化し易く、抵抗値を上げずにより厚く形成できるので、より深くまでエッチングすることができるとの利点がある。In this embodiment, by making the n-type semiconductor layer 351 the light-emitting surface 351S, it can be more easily roughened, and by connecting the wiring 160k3 to the light-emitting surface 351S, a subpixel with high light-emitting efficiency can be formed. When roughening the light-emitting surface, the thicker the semiconductor layer to be roughened, the deeper it can be etched, and the larger the connection area can be. The n-type semiconductor layer 351 has the advantage that it can be etched deeper because it is easy to reduce resistance and can be formed thicker without increasing the resistance value.

（第４の実施形態）
本実施形態の画像表示装置では、ガラス基板に代えて可撓性のある基板上にトランジスタ等の回路素子が形成されている。他の点では、上述した他の実施形態の場合と同様であり、同一の構成要素には同一の符号を付して、詳細な説明を適宜省略する。
図２２は、本実施形態に係る画像表示装置の一部を例示する模式的な断面図である。
図２２は、図４に示したＡＡ’線に相当する位置における矢視断面を示している。 Fourth Embodiment
In the image display device of this embodiment, circuit elements such as transistors are formed on a flexible substrate instead of a glass substrate. In other respects, the image display device is similar to the other embodiments described above, and the same components are denoted by the same reference numerals and detailed descriptions thereof are omitted as appropriate.
FIG. 22 is a schematic cross-sectional view illustrating a part of the image display device according to this embodiment.
FIG. 22 shows a cross section taken along line AA' in FIG.

図２２に示すように、本実施形態の画像表示装置は、サブピクセル４２０を備える。サブピクセル４２０は、基板４０２を含む。基板４０２は第１面４０２ａを含む。トランジスタ１０３等の回路素子は、第１面４０２ａ上に設けられている。サブピクセル４２０において、回路素子を含む上部構造は、第１面４０２ａ上に形成されている。As shown in FIG. 22, the image display device of this embodiment includes a subpixel 420. The subpixel 420 includes a substrate 402. The substrate 402 includes a first surface 402a. Circuit elements such as a transistor 103 are provided on the first surface 402a. In the subpixel 420, an upper structure including the circuit elements is formed on the first surface 402a.

基板４０２は、可撓性を有する。基板４０２は、たとえば、ポリイミド樹脂等である。層間絶縁膜１１２，１５６や配線層１１０，１６０等は、基板４０２の可撓性に応じて、ある程度のフレキシビリティを有する材料で形成されることが好ましい。なお、折り曲げ時に最も破壊されるリスクが高いのは、最も長い配線長を有する配線層１１０である。そのため、必要に応じて表面や裏面に追加される複数の保護フィルム等をも含めた中立面が配線層１１０の位置になるように、各種の膜厚と膜質を調整することが望ましい。The substrate 402 is flexible. The substrate 402 is, for example, polyimide resin. The interlayer insulating films 112, 156 and the wiring layers 110, 160 are preferably formed of materials having a certain degree of flexibility according to the flexibility of the substrate 402. The wiring layer 110, which has the longest wiring length, is at the highest risk of being destroyed when bent. Therefore, it is desirable to adjust the thickness and quality of each film so that the neutral plane, including multiple protective films added to the front and back surfaces as necessary, is located at the position of the wiring layer 110.

この例では、基板４０２上に形成されるトランジスタ１０３および発光素子１５０は、第１の実施形態の場合と同様であり、たとえば、図３の回路構成が適用される。他の実施形態の回路構成を含めた構成も容易に適用することができる。In this example, the transistor 103 and the light-emitting element 150 formed on the substrate 402 are the same as those in the first embodiment, and for example, the circuit configuration in Figure 3 is applied. Configurations including the circuit configurations of other embodiments can also be easily applied.

本実施形態の画像表示装置の製造方法について説明する。
図２３Ａ～図２３Ｂは、本実施形態の画像表示装置の製造方法を例示する模式的な断面図である。
図２３Ａに示すように、本実施形態では、上述の他の実施形態の場合と異なる回路基板（第３基板）４１００が準備される。回路基板４１００は、２層の基板１０２，４０２を含む。基板４０２（第４基板）は、基板１０２の第１面１０２ａ上に設けられており、たとえばポリイミド材料を塗布、焼成して形成される。２層の基板１０２，４０２の間には、ＳｉＮｘ等の無機膜をさらに挟んでもよい。ＴＦＴ下層膜１０６や回路１０１および層間絶縁膜１１２は、基板４０２の第１面４０２ａ上に設けられている。基板４０２の第１面４０２ａは、基板１０２が設けられた面に対向する面である。 A method for manufacturing the image display device of this embodiment will be described.
23A and 23B are schematic cross-sectional views illustrating a method for manufacturing the image display device of this embodiment.
As shown in FIG. 23A, in this embodiment, a circuit board (third board) 4100 different from the above-mentioned other embodiments is prepared. The circuit board 4100 includes two-layered boards 102 and 402. The board 402 (fourth board) is provided on the first surface 102a of the board 102, and is formed by applying and baking, for example, a polyimide material. An inorganic film such as SiNx may be further sandwiched between the two-layered boards 102 and 402. The TFT underlayer film 106, the circuit 101, and the interlayer insulating film 112 are provided on the first surface 402a of the board 402. The first surface 402a of the board 402 is a surface opposite to the surface on which the board 102 is provided.

このような回路基板４１００に、準備された半導体成長基板１１９４の半導体層１１５０を貼り合わせる。その後、上述の他の実施形態の場合と同様に、発光素子１５０、層間絶縁膜１５６および第２の配線層１６０を形成し、さらにカラーフィルタ１８０等の上部構造を形成する。たとえば、すでに説明した図５Ａ～図１４Ｄに対応する製造工程が適用される。The semiconductor layer 1150 of the prepared semiconductor growth substrate 1194 is bonded to the circuit board 4100. Thereafter, as in the other embodiments described above, the light emitting element 150, the interlayer insulating film 156, and the second wiring layer 160 are formed, and then the upper structure such as the color filter 180 is formed. For example, the manufacturing process corresponding to the already described Figures 5A to 14D is applied.

図２３Ｂに示すように、カラーフィルタ等の上部構造が形成された構造体から、基板１０２が除去され、新たな回路基板４１００ａが形成される。基板１０２の除去には、たとえばレーザリフトオフ等が用いられる。基板１０２の除去は、上述の時点に限らず、他の適切な時点で行うことができる。たとえば、ウェハボンディング後や、カラーフィルタの形成前に基板１０２を除去するようにしてもよい。より早い時点で基板１０２を除去することによって、製造工程中での割れや欠け等の不具合を低減することができる。As shown in FIG. 23B, the substrate 102 is removed from the structure on which the upper structure such as the color filter is formed, and a new circuit substrate 4100a is formed. The substrate 102 can be removed by, for example, laser lift-off. The substrate 102 can be removed not only at the above-mentioned time, but also at other appropriate times. For example, the substrate 102 may be removed after wafer bonding or before the formation of the color filter. By removing the substrate 102 at an earlier time point, defects such as cracks and chips during the manufacturing process can be reduced.

本実施形態の画像表示装置の効果について説明する。
基板４０２は、可撓性を有するので、画像表示装置として曲げ加工が可能になり、曲面への貼り付けや、ウェアラブル端末等への利用等を違和感なく実現することができる。 The effects of the image display device of this embodiment will be described.
Since the substrate 402 is flexible, it can be bent to form an image display device, and can be attached to a curved surface or used in a wearable device or the like without any sense of incongruity.

（第５の実施形態）
本実施形態では、発光層を含む単一の半導体層に、複数の発光素子に相当する複数の発光面を形成することによって、より発光効率の高い画像表示装置を実現する。以下の説明では、上述の他の実施形態の場合と同一の構成要素には、同一の符号を付して詳細な説明を適宜省略する。
図２４は、本実施形態に係る画像表示装置の一部を例示する模式的な断面図である。
図２４の断面図は、ＸＺ平面の平行な面における断面を示している。
図２４に示すように、画像表示装置は、サブピクセル群５２０を備える。サブピクセル群５２０は、トランジスタ１０３－１，１０３－２と、第１の配線層５１０と、第１の層間絶縁膜１１２と、導電層５３０と、半導体層５５０と、第２の層間絶縁膜５５６と、第２の配線層５６０と、ビア５６１ｄ１，５６１ｄ２と、を含む。 Fifth Embodiment
In this embodiment, a single semiconductor layer including a light emitting layer is provided with a plurality of light emitting surfaces corresponding to a plurality of light emitting elements, thereby realizing an image display device with higher light emission efficiency. In the following description, the same components as those in the other embodiments described above are designated by the same reference numerals, and detailed description thereof will be omitted as appropriate.
FIG. 24 is a schematic cross-sectional view illustrating a part of the image display device according to this embodiment.
The cross-sectional view of FIG. 24 shows a cross section in a plane parallel to the XZ plane.
24, the image display device includes a subpixel group 520. The subpixel group 520 includes transistors 103-1 and 103-2, a first wiring layer 510, a first interlayer insulating film 112, a conductive layer 530, a semiconductor layer 550, a second interlayer insulating film 556, a second wiring layer 560, and vias 561d1 and 561d2.

半導体層５５０は、２つの発光面５５３Ｓ１，５５３Ｓ２を含んでおり、サブピクセル群５２０には実質的に２つのサブピクセルが含まれる。本実施形態では、上述の他の実施形態の場合と同様に、実質的に２つのサブピクセルを含むサブピクセル群５２０が格子状に配列されることによって、表示領域が形成される。The semiconductor layer 550 includes two light-emitting surfaces 553S1 and 553S2, and the subpixel group 520 includes substantially two subpixels. In this embodiment, as in the other embodiments described above, the subpixel group 520 including substantially two subpixels is arranged in a lattice pattern to form a display area.

トランジスタ１０３－１，１０３－２は、ＴＦＴチャネル１０４－１，１０４－２にそれぞれ形成されている。この例では、ＴＦＴチャネル１０４－１，１０４－２は、ｐ形にドープされた領域を含んでおり、これらの領域の間にチャネル領域を含む。Transistors 103-1 and 103-2 are formed in TFT channels 104-1 and 104-2, respectively. In this example, TFT channels 104-1 and 104-2 include p-type doped regions with a channel region therebetween.

ＴＦＴチャネル１０４－１，１０４－２上には、絶縁層１０５が形成され、絶縁層１０５を介して、ゲート１０７－１，１０７－２がそれぞれ形成されている。ゲート１０７－１，１０７－２は、トランジスタ１０３－１，１０３－２のゲートである。この例では、トランジスタ１０３－１，１０３－２は、ｐチャネルのＴＦＴである。An insulating layer 105 is formed on the TFT channels 104-1 and 104-2, and gates 107-1 and 107-2 are formed on the insulating layer 105. The gates 107-1 and 107-2 are the gates of the transistors 103-1 and 103-2. In this example, the transistors 103-1 and 103-2 are p-channel TFTs.

絶縁膜１０８は、２つのトランジスタ１０３－１，１０３－２上を覆っている。絶縁膜１０８上には、第１の配線層５１０が形成されている。The insulating film 108 covers the two transistors 103-1 and 103-2. A first wiring layer 510 is formed on the insulating film 108.

トランジスタ１０３－１のｐ形にドープされた領域と配線層５１０との間には、ビア１１１ｓ１，１１１ｄ１が設けられている。トランジスタ１０３－２のｐ形にドープされた領域と配線層５１０との間には、ビア１１１ｓ２，１１１ｄ２が設けられている。Vias 111s1 and 111d1 are provided between the p-type doped region of transistor 103-1 and the wiring layer 510. Vias 111s2 and 111d2 are provided between the p-type doped region of transistor 103-2 and the wiring layer 510.

第１の配線層５１０は、配線５１０ｓ，５１０ｄ１，５１０ｄ２を含む。配線５１０ｓは、ビア１１１ｓ１，１１１ｓ２を介して、トランジスタ１０３－１，１０３－２のソース電極に対応する領域に電気的に接続されている。配線５１０ｓは、たとえば図３の電源線３に接続される。The first wiring layer 510 includes wirings 510s, 510d1, and 510d2. Wiring 510s is electrically connected to regions corresponding to the source electrodes of transistors 103-1 and 103-2 through vias 111s1 and 111s2. Wiring 510s is connected to, for example, the power supply line 3 in FIG. 3.

配線５１０ｄ１は、ビア１１１ｄ１を介して、トランジスタ１０３－１のドレイン電極に対応する領域に接続されている。配線５１０ｄ２は、ビア１１１ｄ２を介して、トランジスタ１０３－２のドレイン電極に対応する領域に接続されている。 Wiring 510d1 is connected to the region corresponding to the drain electrode of transistor 103-1 through via 111d1. Wiring 510d2 is connected to the region corresponding to the drain electrode of transistor 103-2 through via 111d2.

第１の層間絶縁膜１１２は、トランジスタ１０３－１，１０３－２および配線層５１０を覆っている。半導体層５５０は、層間絶縁膜１１２上に設けられている。単一の半導体層５５０は、Ｘ軸方向に沿って配置された２つの駆動用のトランジスタ１０３－１，１０３－２の間に設けられている。第１の層間絶縁膜１１２上には、導電層５３０が形成されている。 The first interlayer insulating film 112 covers the transistors 103-1, 103-2 and the wiring layer 510. The semiconductor layer 550 is provided on the interlayer insulating film 112. The single semiconductor layer 550 is provided between the two driving transistors 103-1, 103-2 arranged along the X-axis direction. A conductive layer 530 is formed on the first interlayer insulating film 112.

導電層５３０は、半導体層５５０と第１の層間絶縁膜１１２との間に設けられている。導電層５３０は、導電性および光反射性を有する光反射プレート（部分）５３０ａを含んでおり、半導体層５５０は、光反射プレート５３０ａ上に設けられている。この例では、光反射プレート５３０ａは、たとえば前述の図３の回路の接地線４に接続されている。単一の半導体層５５０は、Ｘ軸方向に沿って配置された２つの駆動用のトランジスタ１０３－１，１０３－２の間に設けられている。The conductive layer 530 is provided between the semiconductor layer 550 and the first interlayer insulating film 112. The conductive layer 530 includes a light reflecting plate (portion) 530a having electrical conductivity and light reflectivity, and the semiconductor layer 550 is provided on the light reflecting plate 530a. In this example, the light reflecting plate 530a is connected to the ground line 4 of the circuit of FIG. 3 described above, for example. The single semiconductor layer 550 is provided between two driving transistors 103-1 and 103-2 arranged along the X-axis direction.

半導体層５５０は、ｎ形半導体層（第１半導体層）５５１と、発光層５５２と、ｐ形半導体層（第２半導体層）５５３と、を含む。半導体層５５０は、層間絶縁膜１１２の側から発光面５５３Ｓ１，５５３Ｓ２の側に向かって、ｎ形半導体層５５１、発光層５５２およびｐ形半導体層５５３の順に積層されている。光反射プレート５３０ａは、ｎ形半導体層５５１と電気的に接続されている。The semiconductor layer 550 includes an n-type semiconductor layer (first semiconductor layer) 551, an emission layer 552, and a p-type semiconductor layer (second semiconductor layer) 553. The semiconductor layer 550 is stacked in the order of the n-type semiconductor layer 551, the emission layer 552, and the p-type semiconductor layer 553 from the side of the interlayer insulating film 112 toward the side of the emission surfaces 553S1 and 553S2. The light reflecting plate 530a is electrically connected to the n-type semiconductor layer 551.

第２の層間絶縁膜（第２絶縁膜）５５６は、第１の層間絶縁膜１１２、導電層５３０および半導体層５５０を覆っている。層間絶縁膜５５６は、半導体層５５０の一部を覆っている。好ましくは、層間絶縁膜５５６は、半導体層５５０の発光面５５３Ｓ１，５５３Ｓ２を除き、ｐ形半導体層５５３の面を覆っている。層間絶縁膜５５６は、半導体層５５０の側面を覆っている。層間絶縁膜５５６は、好ましくは白色樹脂である。The second interlayer insulating film (second insulating film) 556 covers the first interlayer insulating film 112, the conductive layer 530, and the semiconductor layer 550. The interlayer insulating film 556 covers a portion of the semiconductor layer 550. Preferably, the interlayer insulating film 556 covers the surface of the p-type semiconductor layer 553, except for the light emitting surfaces 553S1 and 553S2 of the semiconductor layer 550. The interlayer insulating film 556 covers the side surface of the semiconductor layer 550. The interlayer insulating film 556 is preferably a white resin.

半導体層５５０のうち層間絶縁膜５５６で覆われていない部分は、透光性電極５５９ａ１，５５９ａ２が覆っている。透光性電極５５９ａ１，５５９ａ２は、層間絶縁膜５５６の開口５５８－１，５５８－２からそれぞれ露出されたｐ形半導体層５５３の発光面５５３Ｓ１，５５３Ｓ２上に設けられている。透光性電極５５９ａ１，５５９ａ２は、ｐ形半導体層５５３に電気的に接続されている。The portions of the semiconductor layer 550 that are not covered by the interlayer insulating film 556 are covered by transparent electrodes 559a1 and 559a2. The transparent electrodes 559a1 and 559a2 are provided on the light-emitting surfaces 553S1 and 553S2 of the p-type semiconductor layer 553 that are exposed through the openings 558-1 and 558-2, respectively, of the interlayer insulating film 556. The transparent electrodes 559a1 and 559a2 are electrically connected to the p-type semiconductor layer 553.

ビア５６１ｄ１，５６１ｄ２は、層間絶縁膜５５６，１１２を貫通して設けられている。ビア５６１ｄ１，５６１ｄ２の一端は、配線５１０ｄ１，５１０ｄ２にそれぞれ接続されている。The vias 561d1 and 561d2 are provided through the interlayer insulating films 556 and 112. One end of the vias 561d1 and 561d2 is connected to the wirings 510d1 and 510d2, respectively.

第２の配線層５６０は、層間絶縁膜５５６上に設けられている。配線層５６０は、配線５６０ａ１，５６０ａ２を含む。ビア５６１ｄ１は、配線５１０ｄ１と配線５６０ａ１との間に設けられている。ビア５６１ｄ２は、配線５１０ｄ２と配線５６０ａ２との間に設けられている。ビア５６１ｄ１，５６１ｄ２の他端は、配線５６０ａ１，５６０ａ２にそれぞれ接続されている。The second wiring layer 560 is provided on the interlayer insulating film 556. The wiring layer 560 includes wirings 560a1 and 560a2. The via 561d1 is provided between the wiring 510d1 and the wiring 560a1. The via 561d2 is provided between the wiring 510d2 and the wiring 560a2. The other ends of the vias 561d1 and 561d2 are connected to the wirings 560a1 and 560a2, respectively.

配線５６０ａ１上には、透光性電極５５９ａ１が設けられており、配線５６０ａ１と透光性電極５５９ａ１とは電気的に接続されている。透光性電極５５９ａ１は、開口５５８－１に延伸されている。透光性電極５５９ａ１は、開口５５８－１から露出された発光面５５３Ｓ１全面にわたって設けられ、発光面５５３Ｓ１を介して、ｐ形半導体層５５３に電気的に接続されている。A transparent electrode 559a1 is provided on the wiring 560a1, and the wiring 560a1 and the transparent electrode 559a1 are electrically connected. The transparent electrode 559a1 extends to the opening 558-1. The transparent electrode 559a1 is provided over the entire light-emitting surface 553S1 exposed from the opening 558-1, and is electrically connected to the p-type semiconductor layer 553 via the light-emitting surface 553S1.

配線５６０ａ２上には、透光性電極５５９ａ２が設けられており、配線５６０ａ２と透光性電極５５９ａ２とは電気的に接続されている。透光性電極５５９ａ２は、開口５５８－２に延伸されている。透光性電極５５９ａ２は、開口５５８－２から露出された発光面５５３Ｓ２全面にわたって設けられ、発光面５５３Ｓ２を介して、ｐ形半導体層５５３に電気的に接続されている。A transparent electrode 559a2 is provided on the wiring 560a2, and the wiring 560a2 and the transparent electrode 559a2 are electrically connected. The transparent electrode 559a2 extends to the opening 558-2. The transparent electrode 559a2 is provided over the entire light-emitting surface 553S2 exposed from the opening 558-2, and is electrically connected to the p-type semiconductor layer 553 via the light-emitting surface 553S2.

開口５５８－１，５５８－２の間には、層間絶縁膜５５６が設けられている。開口５５８－１，５５８－２は、配線５６０ａ１，５６０ａ２の間に設けられている。開口５５８－１，５５８－２は、ＸＹ平面視で、たとえば正方形または長方形状である。方形に限らず、円形、楕円形あるいは六角形等の多角形であってもよい。発光面５５３Ｓ１，５５３Ｓ２もＸＹ平面視で、正方形や長方形、その他の多角形や円形等である。発光面５５３Ｓ１，５５３Ｓ２の形状は、開口５５８－１，５５８－２の形状と相似であってもよいし、異なる形状としてもよい。An interlayer insulating film 556 is provided between the openings 558-1 and 558-2. The openings 558-1 and 558-2 are provided between the wirings 560a1 and 560a2. The openings 558-1 and 558-2 are, for example, square or rectangular in XY plane view. They are not limited to a rectangular shape, and may be circular, elliptical, or polygonal, such as a hexagon. The light-emitting surfaces 553S1 and 553S2 are also square, rectangular, or other polygonal or circular in XY plane view. The shapes of the light-emitting surfaces 553S1 and 553S2 may be similar to or different from the shapes of the openings 558-1 and 558-2.

上述したように、開口５５８－１，５５８－２から露出されている発光面５５３Ｓ１，５５３Ｓ２には、透光性電極５５９ａ１，５５９ａ２がそれぞれ接続されている。トランジスタ１０３－１がオンすると、透光性電極５５９ａ１には、配線５６０ａ１、ビア５６１ｄ１および配線５１０ｄ１を介して、正孔が注入される。トランジスタ１０３－２がオンすると、透光性電極５５９ａ２には、配線５６０ａ２、ビア５６１ｄ２および配線５１０ｄ２を介して、正孔が注入される。一方、ｎ形半導体層５５１には、接地線４に接続された光反射プレート５３０ａを介して、電子が注入される。As described above, the light-emitting surfaces 553S1 and 553S2 exposed from the openings 558-1 and 558-2 are connected to the transparent electrodes 559a1 and 559a2, respectively. When the transistor 103-1 is turned on, holes are injected into the transparent electrode 559a1 through the wiring 560a1, the via 561d1, and the wiring 510d1. When the transistor 103-2 is turned on, holes are injected into the transparent electrode 559a2 through the wiring 560a2, the via 561d2, and the wiring 510d2. Meanwhile, electrons are injected into the n-type semiconductor layer 551 through the light reflecting plate 530a connected to the ground line 4.

トランジスタ１０３－１，１０３－２は、隣接するサブピクセルの駆動トランジスタであり、順次駆動される。したがって、２つのトランジスタ１０３－１，１０３－２のいずれか一方から注入された正孔が発光層５５２に注入され、光反射プレート５３０ａから注入された電子が発光層３５２に注入されて、発光する。トランジスタ１０３－１がオンすると発光面５５３Ｓ１が発光し、トランジスタ１０３－２がオンすると発光面５５３Ｓ２が発光する。このように、発光層５５２における発光が局在化するのは、ｐ形半導体層５５３およびｎ形半導体層５５１の抵抗によって、半導体層５５０内で、ＸＹ平面に平行な方向に流れるドリフト電流が抑制されるからである。The transistors 103-1 and 103-2 are driving transistors for adjacent subpixels and are driven sequentially. Therefore, holes injected from one of the two transistors 103-1 and 103-2 are injected into the light-emitting layer 552, and electrons injected from the light-reflecting plate 530a are injected into the light-emitting layer 352, causing light emission. When the transistor 103-1 is turned on, the light-emitting surface 553S1 emits light, and when the transistor 103-2 is turned on, the light-emitting surface 553S2 emits light. In this way, the light emission in the light-emitting layer 552 is localized because the resistance of the p-type semiconductor layer 553 and the n-type semiconductor layer 551 suppresses the drift current flowing in the semiconductor layer 550 in a direction parallel to the XY plane.

本実施形態の画像表示装置の製造方法について説明する。
図２５Ａ～図２６Ｂは、実施形態の画像表示装置の製造方法を例示する模式的な断面図である。
図２５Ａに示すように、半導体成長基板１１９４ａが準備される。半導体成長基板１１９４ａは、結晶成長用基板１００１にバッファ層１１４０を介して、結晶成長用基板１００１側から、ｐ形半導体層１１５３、発光層１１５２およびｎ形半導体層１１５１の順で積層されている。半導体成長基板１１９４ａのｎ形半導体層１１５１の露出面にメタル層１１３０が形成される。準備された回路基板５１００に、メタル層１１３０が形成された半導体成長基板１１９４ａが貼り合わされる。回路基板５１００は、ガラスからなる基板１０２上にトランジスタ１０３－１，１０３－２や配線層５１０、層間絶縁膜１１２が形成されている。なお、バッファ層１１４０を設けずに半導体成長基板上に半導体層１１５０を成長させてもよいのは、上述した第１の実施形態等の場合と同様である。 A method for manufacturing the image display device of this embodiment will be described.
25A to 26B are schematic cross-sectional views illustrating a method for manufacturing the image display device of the embodiment.
As shown in FIG. 25A, a semiconductor growth substrate 1194a is prepared. The semiconductor growth substrate 1194a is formed by stacking a p-type semiconductor layer 1153, a light emitting layer 1152, and an n-type semiconductor layer 1151 on the crystal growth substrate 1001 in this order from the crystal growth substrate 1001 side, via a buffer layer 1140. A metal layer 1130 is formed on the exposed surface of the n-type semiconductor layer 1151 of the semiconductor growth substrate 1194a. The semiconductor growth substrate 1194a on which the metal layer 1130 is formed is bonded to the prepared circuit board 5100. In the circuit board 5100, the transistors 103-1 and 103-2, the wiring layer 510, and the interlayer insulating film 112 are formed on the substrate 102 made of glass. Note that the semiconductor layer 1150 may be grown on the semiconductor growth substrate without providing the buffer layer 1140, as in the case of the first embodiment and the like described above.

半導体成長基板等の形成については、上述の他の実施形態やその変形例の場合においてすでに説明した場合と同様であり、詳細な説明を省略する。なお、回路基板５１００についても、回路の構成が上述の他の実施形態の場合と相違し得るが、他のほとんどの部分ですでに説明した構造と同様である。以下では、符号のみを代えて、詳細な説明を適宜省略する。 The formation of the semiconductor growth substrate, etc. is the same as that already described in the other embodiments and their variations described above, and detailed description will be omitted. Note that the circuit configuration of the circuit board 5100 may differ from that of the other embodiments described above, but most other parts are the same as the structure already described. In the following, only the reference numerals will be changed and detailed description will be omitted as appropriate.

図２５Ｂに示すように、メタル層１１３０が形成された半導体成長基板１１９４ａおよび回路基板５１００がウェハボンディングされた後、結晶成長用基板１００１は、ウェットエッチングやレーザリフトオフ等によって除去される。As shown in FIG. 25B, after the semiconductor growth substrate 1194a on which the metal layer 1130 is formed and the circuit substrate 5100 are wafer bonded, the crystal growth substrate 1001 is removed by wet etching, laser lift-off, or the like.

図２６Ａに示すように、図２５Ｂに示したバッファ層１１４０は除去され、半導体層１１５０は、エッチングされて半導体層５５０に成形される。バッファ層１１４０のまま半導体層１１５０をエッチングし、その後バッファ層１１４０を除去するようにしてもよい。また、メタル層１１３０もエッチングされて光反射プレート５３０ａを含む導電層５３０が形成される。光反射プレート５３０ａの外周は、ＸＹ平面視で、半導体層１１５０の外周を含むように成形される。26A, the buffer layer 1140 shown in FIG. 25B is removed, and the semiconductor layer 1150 is etched to form the semiconductor layer 550. The semiconductor layer 1150 may be etched while the buffer layer 1140 is still in place, and then the buffer layer 1140 may be removed. The metal layer 1130 is also etched to form the conductive layer 530 including the light reflecting plate 530a. The outer periphery of the light reflecting plate 530a is shaped to include the outer periphery of the semiconductor layer 1150 in the XY plane view.

図２６Ｂに示すように、第１の層間絶縁膜１１２および半導体層５５０上に第２の層間絶縁膜５５６が形成される。層間絶縁膜５５６には、ビア５６１ｄ１，５６１ｄ２が形成される。さらに配線層５６０が形成され、配線５６０ａ１，５６０ａ２等が形成される。26B, a second interlayer insulating film 556 is formed on the first interlayer insulating film 112 and the semiconductor layer 550. Vias 561d1 and 561d2 are formed in the interlayer insulating film 556. Furthermore, a wiring layer 560 is formed, and wirings 560a1, 560a2, etc. are formed.

その後、配線５６０ａ１，５６０ａ２の間に開口５５８－１，５５８－２が形成される。開口５５８－１，５５８－２によって露出されたｐ形の半導体層の発光面５５３Ｓ１，５５３Ｓ２は、それぞれ粗面化される。その後、透光性電極５５９ａ１，５５９ａ２が形成される。Then, openings 558-1 and 558-2 are formed between the wirings 560a1 and 560a2. The light-emitting surfaces 553S1 and 553S2 of the p-type semiconductor layers exposed by the openings 558-1 and 558-2 are roughened. Then, the translucent electrodes 559a1 and 559a2 are formed.

このようにして、２つの発光面５５３Ｓ１，５５３Ｓ２を共用する半導体層５５０を有するサブピクセル群５２０が形成される。In this manner, a subpixel group 520 is formed having a semiconductor layer 550 that shares two light-emitting surfaces 553S1, 553S2.

本実施例では、１つの半導体層５５０に２つの発光面５５３Ｓ１，５５３Ｓ２を設けたが、発光面の数は２つに制限されることはなく、３つあるいはそれ以上の発光面を１つの半導体層５５０に設けることも可能である。一例として、１列あるいは２列分のサブピクセルを、単一の半導体層５５０で実現してもよい。これによって後述するように、発光面１つあたりの発光に寄与しない再結合電流を削減するとともに、より微細な発光素子を実現する効果を増大させることができる。In this embodiment, two light-emitting surfaces 553S1 and 553S2 are provided on one semiconductor layer 550, but the number of light-emitting surfaces is not limited to two, and it is also possible to provide three or more light-emitting surfaces on one semiconductor layer 550. As an example, one or two columns of subpixels may be realized with a single semiconductor layer 550. As a result, as described below, it is possible to reduce the recombination current that does not contribute to the light emission per light-emitting surface and to increase the effect of realizing finer light-emitting elements.

（変形例）
図２７は、本実施形態の変形例に係る画像表示装置の一部を例示する模式的な断面図である。
本変形例では、発光層５５２上に２つのｐ形半導体層５５５３ａ１，５５５３ａ２を設けた点で上述の第５の実施形態の場合と異なっている。他の点では、第５の実施形態の場合と同じである。
図２７に示すように、本変形例の画像表示装置は、サブピクセル群５２０ａを備える。サブピクセル群５２０ａは、半導体層５５０ａを含む。半導体層５５０ａは、ｎ形半導体層５５１と、発光層５５２と、ｐ形半導体層５５５３ａ１，５５５３ａ２と、を含む。ｎ形半導体層５５１、発光層５５２およびｐ形半導体層５５５３ａ１，５５５３ａ２は、層間絶縁膜１１２から発光面５５５３Ｓ１，５５５３Ｓ２の側に向かってこの順に積層されている。 (Modification)
FIG. 27 is a schematic cross-sectional view illustrating a part of an image display device according to a modified example of the present embodiment.
This modification is different from the fifth embodiment in that two p-type semiconductor layers 5553a1 and 5553a2 are provided on the light emitting layer 552. In other respects, it is the same as the fifth embodiment.
27, the image display device of this modified example includes a subpixel group 520a. The subpixel group 520a includes a semiconductor layer 550a. The semiconductor layer 550a includes an n-type semiconductor layer 551, a light-emitting layer 552, and p-type semiconductor layers 5553a1 and 5553a2. The n-type semiconductor layer 551, the light-emitting layer 552, and the p-type semiconductor layers 5553a1 and 5553a2 are stacked in this order from the interlayer insulating film 112 toward the light-emitting surfaces 5553S1 and 5553S2.

ｐ形半導体層５５５３ａ１，５５５３ａ２は、発光層５５２上をＸ軸方向に沿って離隔して配置されている。ｐ形半導体層５５５３ａ１，５５５３ａ２の間には、層間絶縁膜５５６が設けられ、ｐ形半導体層５５５３ａ１，５５５３ａ２は、層間絶縁膜５５６によって分離されている。The p-type semiconductor layers 5553a1 and 5553a2 are spaced apart from each other along the X-axis direction on the light-emitting layer 552. An interlayer insulating film 556 is provided between the p-type semiconductor layers 5553a1 and 5553a2, and the p-type semiconductor layers 5553a1 and 5553a2 are separated by the interlayer insulating film 556.

ｐ形半導体層５５５３ａ１，５５５３ａ２は、ＸＹ平面視で、ほぼ同一の形状を有しており、その形状は、ほぼ正方形または長方形状であり、他の多角形状や円形等であってもよい。The p-type semiconductor layers 5553a1 and 5553a2 have approximately the same shape when viewed in the XY plane, and the shape is approximately square or rectangular, but may also be other polygonal shapes, circles, etc.

ｐ形半導体層５５５３ａ１，５５５３ａ２は、発光面５５５３Ｓ１，５５５３Ｓ２をそれぞれ有する。発光面５５５３Ｓ１，５５５３Ｓ２は、開口５５８－１，５５８－２によってそれぞれ露出されたｐ形半導体層５５５３ａ１，５５５３ａ２の面である。The p-type semiconductor layers 5553a1 and 5553a2 have light emitting surfaces 5553S1 and 5553S2, respectively. The light emitting surfaces 5553S1 and 5553S2 are the surfaces of the p-type semiconductor layers 5553a1 and 5553a2 exposed by the openings 558-1 and 558-2, respectively.

発光面５５５３Ｓ１，５５５３Ｓ２のＸＹ平面視での形状は、第５の実施形態の場合の発光面の形状と同様に、ほぼ同一の形状を有し、ほぼ正方形等の形状を有する。発光面５５５３Ｓ１，５５５３Ｓ２の形状は、本実施形態のような方形に限らず、円形、楕円形あるいは六角形等の多角形であってもよい。発光面５５５３Ｓ１，５５５３Ｓ２の形状は、開口５５８－１，５５８－２の形状と相似であってもよいし、異なる形状としてもよい。The shapes of the light-emitting surfaces 5553S1 and 5553S2 in the XY plane view are almost the same as the shapes of the light-emitting surfaces in the fifth embodiment, and are approximately square or the like. The shapes of the light-emitting surfaces 5553S1 and 5553S2 are not limited to a square as in this embodiment, but may be circular, elliptical, or polygonal such as a hexagon. The shapes of the light-emitting surfaces 5553S1 and 5553S2 may be similar to the shapes of the openings 558-1 and 558-2, or may be different shapes.

発光面５５５３Ｓ１上には、透光性電極５５９ａ１が設けられている。発光面５５５３Ｓ２上にも透光性電極５５９ａ２が設けられている。発光面５５５３Ｓ１に接続された透光性電極５５９ａ１を介して、ｐ形半導体層５５５３ａ１は、配線５６０ａ１に接続されている。発光面５５５３Ｓ２に接続された透光性電極５５９ａ２を介して、ｐ形半導体層５５５３ａ２は、配線５６０ａ２に接続されている。A transparent electrode 559a1 is provided on the light-emitting surface 5553S1. A transparent electrode 559a2 is also provided on the light-emitting surface 5553S2. The p-type semiconductor layer 5553a1 is connected to the wiring 560a1 via the transparent electrode 559a1 connected to the light-emitting surface 5553S1. The p-type semiconductor layer 5553a2 is connected to the wiring 560a2 via the transparent electrode 559a2 connected to the light-emitting surface 5553S2.

図２８Ａおよび図２８Ｂは、本変形例の画像表示装置の製造方法を例示する模式的な断面図である。
本変形例では、半導体層１１５０を形成するまでは、第５の実施形態の場合の図２５Ａ～図２５Ｂにおいて説明した工程と同様の工程が採用される。以下では、それ以降の工程について説明する。 28A and 28B are schematic cross-sectional views illustrating a method for manufacturing the image display device of this modified example.
25A to 25B in the fifth embodiment are adopted until the semiconductor layer 1150 is formed. The subsequent steps will be described below.

図２８Ａに示すように、本変形例では、バッファ層１１４０、ｎ形半導体層１１５１、発光層１１５２およびｐ形半導体層１１５３をエッチングして、発光層５５２およびｎ形半導体層５５１を形成した後、さらにエッチングにより２つのｐ形半導体層５５５３ａ１，５５５３ａ２を形成する。バッファ層１１４０は、ｐ形半導体層５５５３ａ１，５５５３ａ２を形成後に除去されてもよい。28A, in this modification, the buffer layer 1140, the n-type semiconductor layer 1151, the light-emitting layer 1152, and the p-type semiconductor layer 1153 are etched to form the light-emitting layer 552 and the n-type semiconductor layer 551, and then the two p-type semiconductor layers 5553a1 and 5553a2 are formed by further etching. The buffer layer 1140 may be removed after the p-type semiconductor layers 5553a1 and 5553a2 are formed.

図２８Ａの場合には、ｐ形半導体層５５５３ａ１，５５５３ａ２のエッチングは、発光層５５２に到達したところで停止されている。ｐ形半導体層５５５３ａ１，５５５３ａ２のエッチングは、さらに深い位置まで進められてもよい。たとえば、ｐ形半導体層５５５３ａ１，５５５３ａ２を形成するためのエッチングは、発光層５５２内やｎ形半導体層５５１内の深さに到達するまで行ってもよい。このようにｐ形半導体層を深くエッチングする場合には、後述するｐ形の半導体層の発光面５５５３Ｓ１，５５５３Ｓ２は、エッチングされたｐ形半導体層５５５３ａ１，５５５３ａ２の端部から１μｍ以上内側とすることが望ましい。エッチングによって形成されたｐ形半導体層５５５３ａ１，５５５３ａ２の端部の位置を発光面５５５３Ｓ１，５５５３Ｓ２から離すことによって、再結合電流を抑制することができる。In the case of FIG. 28A, the etching of the p-type semiconductor layers 5553a1 and 5553a2 is stopped when it reaches the light-emitting layer 552. The etching of the p-type semiconductor layers 5553a1 and 5553a2 may be advanced to a deeper position. For example, the etching for forming the p-type semiconductor layers 5553a1 and 5553a2 may be performed until it reaches the depth of the light-emitting layer 552 or the n-type semiconductor layer 551. When etching the p-type semiconductor layer deeply in this way, it is desirable that the light-emitting surfaces 5553S1 and 5553S2 of the p-type semiconductor layer described later are 1 μm or more inward from the ends of the etched p-type semiconductor layers 5553a1 and 5553a2. By separating the positions of the ends of the p-type semiconductor layers 5553a1 and 5553a2 formed by etching from the light-emitting surfaces 5553S1 and 5553S2, the recombination current can be suppressed.

図２８Ｂを示すように、層間絶縁膜１１２および半導体層５５０ａを覆う層間絶縁膜５５６が形成され、その後ビア５６１ｄ１，５６１ｄ２が形成される。さらに配線層５６０が形成され、配線５６０ａ１，５６０ａ２等が形成される。28B, an interlayer insulating film 556 is formed to cover the interlayer insulating film 112 and the semiconductor layer 550a, and then vias 561d1 and 561d2 are formed. Furthermore, a wiring layer 560 is formed, and wirings 560a1, 560a2, etc. are formed.

層間絶縁膜５５６に開口５５８－１，５５８－２がそれぞれ形成される。開口５５８－１，５５８－２によって露出されたｐ形の半導体層の発光面５５５３Ｓ１，５５５３Ｓ２は、それぞれ粗面化される。その後、透光性電極５５９ａ１，５５９ａ２が形成される。 Openings 558-1 and 558-2 are formed in the interlayer insulating film 556. The light-emitting surfaces 5553S1 and 5553S2 of the p-type semiconductor layer exposed by the openings 558-1 and 558-2 are roughened. Then, the transparent electrodes 559a1 and 559a2 are formed.

このようにして、２つの発光面５５５３Ｓ１，５５５３Ｓ２を有するサブピクセル群５２０ａが形成される。In this manner, a subpixel group 520a having two light-emitting surfaces 5553S1, 5553S2 is formed.

本変形例の場合も、第５の実施形態の場合と同様に、発光面の数は２つに限定されることはなく、３つあるいはそれ以上の発光面を１つの半導体層５５０ａに設けてもよい。In this modified example, as in the fifth embodiment, the number of light-emitting surfaces is not limited to two, and three or more light-emitting surfaces may be provided in one semiconductor layer 550a.

本実施形態の画像表示装置の効果について説明する。
図２９は、画素ＬＥＤ素子の特性を例示するグラフである。
図２９の縦軸は、発光効率［％］を表している。横軸は、画素ＬＥＤ素子に流す電流の電流密度を相対値によって表している。
図２９に示すように、電流密度の相対値が１．０より小さい領域では、画素ＬＥＤ素子の発光効率は、ほぼ一定か、単調に増加する。電流密度の相対値が１．０よりも大きい領域では、発光効率は単調に減少する。つまり、画素ＬＥＤ素子には、発光効率が最大になるような適切な電流密度が存在する。 The effects of the image display device of this embodiment will be described.
FIG. 29 is a graph illustrating the characteristics of a pixel LED element.
29, the vertical axis represents the luminous efficiency [%], and the horizontal axis represents the current density of the current flowing through the pixel LED element in relative value.
29, in the region where the relative value of the current density is smaller than 1.0, the light emission efficiency of the pixel LED element is almost constant or increases monotonically. In the region where the relative value of the current density is larger than 1.0, the light emission efficiency decreases monotonically. In other words, there exists an appropriate current density for the pixel LED element that maximizes the light emission efficiency.

発光素子から十分な輝度が得られる程度に電流密度を抑制することによって、高効率な画像表示装置を実現することが期待される。しかしながら、低電流密度では、電流密度の低下とともに、発光効率が低下する傾向にあることが、図２９によって示されている。It is expected that a highly efficient image display device can be realized by suppressing the current density to a level where sufficient brightness can be obtained from the light-emitting element. However, Figure 29 shows that at low current densities, the luminous efficiency tends to decrease as the current density decreases.

上述の他の実施形態において説明したように、発光素子１５０，１５０ａ、１５０－１，１５０－２，３５０は、発光層１５２，１５２－１，１５２－２，３５２を含む半導体層１１５０の全層をエッチング等で個別に分離することによって形成される。このとき、発光層１５２，１５２－１，１５２－２，３５２とｎ形半導体層１５１，１５１－１，１５１－２，３５１との接合面が端部に露出する。同様に、発光層１５２，１５２－１，１５２－２，３５２とｐ形半導体層１５３，１５３ａ，１５３－１，１５３－２，３５３との接合面が端部に露出する。As described in the other embodiments above, the light-emitting elements 150, 150a, 150-1, 150-2, and 350 are formed by individually separating all layers of the semiconductor layer 1150, including the light-emitting layers 152, 152-1, 152-2, and 352, by etching or the like. At this time, the junction surfaces between the light-emitting layers 152, 152-1, 152-2, and 352 and the n-type semiconductor layers 151, 151-1, 151-2, and 351 are exposed at the ends. Similarly, the junction surfaces between the light-emitting layers 152, 152-1, 152-2, and 352 and the p-type semiconductor layers 153, 153a, 153-1, 153-2, and 353 are exposed at the ends.

このような端部が存在する場合には、端部において電子および正孔が再結合する。一方で、このような再結合は、発光に寄与しない。端部での再結合は、発光素子に流す電流とはほとんど関係なく発生する。再結合は、端部の発光に寄与する接合面の長さに応じて発生するものと考えられる。When such an edge is present, electrons and holes recombine at the edge. However, this recombination does not contribute to light emission. Recombination at the edge occurs almost independently of the current flowing through the light-emitting element. It is believed that recombination occurs according to the length of the junction surface that contributes to light emission at the edge.

同一寸法の立方体形状の発光素子を２個発光させる場合には、端部は、発光素子ごとに四方に形成されるため、合計８つの端部において再結合が発生し得る。When two cubic light-emitting elements of the same dimensions are made to emit light, ends are formed on all four sides of each light-emitting element, so recombination can occur at a total of eight ends.

これに対して、本実施形態では、２つの発光面を有する半導体層５５０，５５０ａの端部は４つである。開口５５８－１，５５８－２の間の領域は、電子や正孔の注入が少なく、発光にほとんど寄与しないので、発光に寄与する端部は、６個になると考えることができる。このように、本実施形態では、半導体層の端部の数が実質的に低減されることによって、発光に寄与しない再結合を低減し、再結合電流の減少が、駆動電流を引き下げることを可能にする。In contrast, in this embodiment, the semiconductor layers 550 and 550a, which have two light-emitting surfaces, have four ends. The region between the openings 558-1 and 558-2 has little injection of electrons or holes and contributes very little to light emission, so the number of ends that contribute to light emission can be considered to be six. Thus, in this embodiment, the number of ends of the semiconductor layer is substantially reduced, thereby reducing recombination that does not contribute to light emission, and the reduction in recombination current makes it possible to lower the drive current.

高精細化等のために、サブピクセル間の距離を短縮するような場合や電流密度が比較的高い場合等には、第５の実施形態のサブピクセル群５２０では、発光面５５３Ｓ１，５５３Ｓ２の距離が短くなる。この場合に、ｐ形半導体層５５３が共有されていると、隣接する発光面の側に注入された電子の一部が分流して、駆動されていない側の発光面が微発光するおそれがある。変形例では、ｐ形半導体層５５５３ａ１，５５５３ａ２を発光面５５５３Ｓ１，５５５３Ｓ２ごとに分離しているので、駆動されていない側の発光面に微発光を生じることを低減させることができる。In cases where the distance between subpixels is shortened for high definition or where the current density is relatively high, the distance between the light-emitting surfaces 553S1 and 553S2 is shortened in the subpixel group 520 of the fifth embodiment. In this case, if the p-type semiconductor layer 553 is shared, some of the electrons injected to the adjacent light-emitting surface may be diverted, causing the light-emitting surface on the non-driven side to emit weak light. In the modified example, the p-type semiconductor layers 5553a1 and 5553a2 are separated for each of the light-emitting surfaces 5553S1 and 5553S2, so that it is possible to reduce the occurrence of weak light emission on the light-emitting surface on the non-driven side.

本実施形態では、発光層を含む半導体層は、層間絶縁膜１１２の側から、ｎ形半導体層、発光層およびｐ形半導体層の順に積層するものであり、ｐ形半導体層の露出面を粗面化して発光効率を向上させる観点からは好ましい。上述した他の実施形態の場合と同様に、ｎ形半導体層とｐ形半導体層の積層順を代えて、ｐ形半導体層、発光層およびｎ形半導体層の順に積層するようにしてもよい。In this embodiment, the semiconductor layer including the light-emitting layer is laminated in the order of an n-type semiconductor layer, a light-emitting layer, and a p-type semiconductor layer from the side of the interlayer insulating film 112, which is preferable from the viewpoint of roughening the exposed surface of the p-type semiconductor layer to improve the light-emitting efficiency. As in the other embodiments described above, the order of lamination of the n-type semiconductor layer and the p-type semiconductor layer may be reversed, and the p-type semiconductor layer, the light-emitting layer, and the n-type semiconductor layer may be laminated in this order.

上述したすべての実施形態や変形例において、発光素子の積層の順序は、上述した適切な製造手順によって、変更して適用することができる。たとえば、第１の実施形態の発光素子について、第１の層間絶縁膜１１２から発光面に向かって、ｐ形半導体層、発光層およびｎ形半導体層の順に積層されることができる。同様に、第３の実施形態の発光素子について第１の層間絶縁膜１１２から発光面に向かってｎ形半導体層、発光層およびｐ形半導体層の順に積層されることができる。In all the above-mentioned embodiments and modified examples, the order of stacking the light-emitting elements can be changed and applied by the appropriate manufacturing procedure described above. For example, for the light-emitting element of the first embodiment, a p-type semiconductor layer, a light-emitting layer, and an n-type semiconductor layer can be stacked in this order from the first interlayer insulating film 112 toward the light-emitting surface. Similarly, for the light-emitting element of the third embodiment, an n-type semiconductor layer, a light-emitting layer, and a p-type semiconductor layer can be stacked in this order from the first interlayer insulating film 112 toward the light-emitting surface.

（第６の実施形態）
上述した画像表示装置は、適切なピクセル数を有する画像表示モジュールとして、たとえばコンピュータ用ディスプレイ、テレビ、スマートフォンのような携帯用端末、あるいは、カーナビゲーション等とすることができる。 Sixth Embodiment
The above-mentioned image display device can be an image display module having an appropriate number of pixels, and can be, for example, a computer display, a television, a portable terminal such as a smartphone, or a car navigation system.

図３０は、本実施形態に係る画像表示装置を例示するブロック図である。
図３０には、コンピュータ用ディスプレイの構成の主要な部分が示されている。
図３０に示すように、画像表示装置６０１は、画像表示モジュール６０２を備える。画像表示モジュール６０２は、たとえば上述した第１の実施形態の場合の構成を備えた画像表示装置である。画像表示モジュール６０２は、サブピクセル２０が配列された表示領域２、行選択回路５および信号電圧出力回路７を含む。画像表示装置６０１は、第２～第５の実施形態のいずれかの場合の構成を備えるようにしてもよい。 FIG. 30 is a block diagram illustrating an image display device according to this embodiment.
FIG. 30 shows the main components of a computer display.
30, an image display device 601 includes an image display module 602. The image display module 602 is an image display device having the configuration of, for example, the first embodiment described above. The image display module 602 includes a display region 2 in which subpixels 20 are arranged, a row selection circuit 5, and a signal voltage output circuit 7. The image display device 601 may have the configuration of any one of the second to fifth embodiments.

画像表示装置６０１は、コントローラ６７０をさらに備えている。コントローラ６７０は、図示しないインタフェース回路によって分離、生成される制御信号を入力して、行選択回路５および信号電圧出力回路７に対して、各サブピクセルの駆動および駆動順序を制御する。The image display device 601 further includes a controller 670. The controller 670 inputs a control signal that is separated and generated by an interface circuit (not shown) and controls the row selection circuit 5 and the signal voltage output circuit 7 to drive each subpixel and control the drive order.

（変形例）
図３１は、本変形例の画像表示装置を例示するブロック図である。
図３１には、高精細薄型テレビの構成が示されている。
図３１に示すように、画像表示装置７０１は、画像表示モジュール７０２を備える。画像表示モジュール７０２は、たとえば上述した第１の実施形態の場合の構成を備えた画像表示装置１である。画像表示装置７０１は、コントローラ７７０およびフレームメモリ７８０を備える。コントローラ７７０は、バス７４０によって供給される制御信号にもとづいて、表示領域２の各サブピクセルの駆動順序を制御する。フレームメモリ７８０は、１フレーム分の表示データを格納し、円滑な動画再生等の処理のために用いられる。 (Modification)
FIG. 31 is a block diagram illustrating an image display device according to this modified example.
FIG. 31 shows the configuration of a high-definition thin television.
As shown in Fig. 31, an image display device 701 includes an image display module 702. The image display module 702 is, for example, the image display device 1 having the configuration of the first embodiment described above. The image display device 701 includes a controller 770 and a frame memory 780. The controller 770 controls the drive order of each sub-pixel in the display area 2 based on a control signal supplied by a bus 740. The frame memory 780 stores one frame's worth of display data and is used for processing such as smooth video playback.

画像表示装置７０１は、Ｉ／Ｏ回路７１０を有する。Ｉ／Ｏ回路７１０は、外部の端末や装置等と接続するためのインタフェース回路等を提供する。Ｉ／Ｏ回路７１０には、たとえば外付けのハードディスク装置等を接続するＵＳＢインタフェースや、オーディオインタフェース等が含まれる。The image display device 701 has an I/O circuit 710. The I/O circuit 710 provides an interface circuit for connecting to an external terminal or device. The I/O circuit 710 includes, for example, a USB interface for connecting an external hard disk device, an audio interface, etc.

画像表示装置７０１は、受信部７２０および信号処理部７３０を有する。受信部７２０には、アンテナ７２２が接続され、アンテナ７２２によって受信された電波から必要な信号を分離、生成する。信号処理部７３０は、ＤＳＰ（Digital Signal Processor）やＣＰＵ（Central Processing Unit）等を含んでおり、受信部７２０によって分離、生成された信号は、信号処理部７３０によって、画像データや音声データ等に分離、生成される。The image display device 701 has a receiving unit 720 and a signal processing unit 730. An antenna 722 is connected to the receiving unit 720, which separates and generates necessary signals from the radio waves received by the antenna 722. The signal processing unit 730 includes a DSP (Digital Signal Processor) and a CPU (Central Processing Unit), and the signals separated and generated by the receiving unit 720 are separated and generated by the signal processing unit 730 into image data, audio data, etc.

受信部７２０および信号処理部７３０を、携帯電話の送受信用やＷｉＦｉ用、ＧＰＳ受信器等の高周波通信モジュールとすることによって、他の画像表示装置とすることもできる。たとえば、適切な画面サイズおよび解像度の画像表示モジュールを備えた画像表示装置は、スマートフォンやカーナビゲーションシステム等の携帯情報端末とすることができる。By using the receiving unit 720 and the signal processing unit 730 as a high-frequency communication module for transmitting and receiving signals in a mobile phone, for Wi-Fi, a GPS receiver, or the like, the device can be used as another image display device. For example, an image display device equipped with an image display module with an appropriate screen size and resolution can be used as a mobile information terminal such as a smartphone or a car navigation system.

本実施形態の場合の画像表示モジュールは、第１の実施形態の場合の画像表示装置の構成に限らず、その変形例や他の実施形態の場合としてもよい。The image display module in this embodiment is not limited to the configuration of the image display device in the first embodiment, but may be a modified example thereof or another embodiment.

以上説明した実施形態によれば、発光素子の転写工程を短縮し、歩留りを向上した画像表示装置の製造方法および画像表示装置を実現することができる。 According to the embodiment described above, it is possible to realize a manufacturing method for an image display device and an image display device that shortens the transfer process of light-emitting elements and improves yield.

図３２は、第１～第５の実施形態およびこれらの変形例の画像表示装置を模式的に例示する斜視図である。
図３２に示すように、基板１０２上に、多数のサブピクセル２０を有する発光回路部１７２が設けられている。図１３に示した導電層１３０は、光反射プレート１３０ａを含んでいる。光反射プレート１３０ａは、基板１０２上でサブピクセル２０のそれぞれに設けられている。発光回路部１７２上には、カラーフィルタ１８０が設けられている。なお、第５の実施形態においては、回路基板１００、発光回路部１７２およびカラーフィルタ１８０を含む構造物は、画像表示モジュール６０２，７０２とされ、画像表示装置６０１，７０１に組み込まれている。 FIG. 32 is a perspective view that typically illustrates the image display devices according to the first to fifth embodiments and their modified examples.
As shown in Fig. 32, a light-emitting circuit section 172 having a large number of sub-pixels 20 is provided on a substrate 102. The conductive layer 130 shown in Fig. 13 includes a light-reflecting plate 130a. The light-reflecting plate 130a is provided for each of the sub-pixels 20 on the substrate 102. A color filter 180 is provided on the light-emitting circuit section 172. In the fifth embodiment, a structure including the circuit board 100, the light-emitting circuit section 172, and the color filter 180 is used as an image display module 602, 702, and is incorporated into an image display device 601, 701.

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他のさまざまな形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、請求の範囲に記載された発明およびその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。 Although several embodiments of the present invention have been described above, these embodiments are presented as examples and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, substitutions, and modifications can be made without departing from the gist of the invention. These embodiments and their variations are included within the scope and gist of the invention, as well as within the scope of the invention and its equivalents described in the claims. In addition, the above-mentioned embodiments can be implemented in combination with each other.

１，２０１，６０１，７０１ 画像表示装置、２ 表示領域、３ 電源線、４ 接地線、５，２０５ 行選択回路、６，２０６ 走査線、７，２０７ 信号電圧出力回路、８，２０８ 信号線、１０ ピクセル、２０，２０ａ，２０ｂ サブピクセル、２２，２２２ 発光素子、２４，２２４ 選択トランジスタ、２６，２２６ 駆動トランジスタ、２８，２２８ キャパシタ、１００ 回路基板、１０１ 回路、１０３，２０３，２０３－１，２０３－２ トランジスタ、１０４，２０４，２０４－１，２０４－２ ＴＦＴチャネル、１０５ 絶縁層、１０７，１０７－１，１０７－２ ゲート、１０８ 絶縁膜、１１０ 第１の配線層、１１２ 第１の層間絶縁膜、１５０，２５０ 発光素子、１５６，２５６，５５６ 第２の層間絶縁膜、１５９，１５９ａ，１５９ｋ，４５９ｋ 透光性電極、１８０ カラーフィルタ、５６０ 配線層、５２０，５２０ａ サブピクセル群、１００１ 結晶成長用基板、１１００，４１００，４１００ａ，５１００ 回路基板、１１４０ バッファ層、１１５０ 半導体層、１１９０ 支持基板、１１９２ 構造体、１１９４，１２９４ 半導体成長基板1,201,601,701 Image display device, 2 Display area, 3 Power supply line, 4 Ground line, 5,205 Row selection circuit, 6,206 Scanning line, 7,207 Signal voltage output circuit, 8,208 Signal line, 10 Pixel, 20,20a,20b Subpixel, 22,222 Light-emitting element, 24,224 Selection transistor, 26,226 Drive transistor, 28,228 Capacitor, 100 Circuit board, 101 Circuit, 103,203,203-1,203-2 Transistor, 104,204,204-1,204-2 TFT channel, 105 Insulating layer, 107,107-1,107-2 Gate, 108 Insulating film, 110 First wiring layer, 112 First interlayer insulating film, 150, 250 Light emitting element, 156, 256, 556 Second interlayer insulating film, 159, 159a, 159k, 459k Light-transmitting electrode, 180 Color filter, 560 Wiring layer, 520, 520a Subpixel group, 1001 Crystal growth substrate, 1100, 4100, 4100a, 5100 Circuit substrate, 1140 Buffer layer, 1150 Semiconductor layer, 1190 Support substrate, 1192 Structure, 1194, 1294 Semiconductor growth substrate

Claims (25)

発光層を含む半導体層を第１基板上に成長させた第２基板を準備する工程と、
透光性基板上に形成された回路素子を含む回路と、前記回路を覆う第１絶縁膜と、前記第１絶縁膜上に形成された光反射性を有する部分を含む導電層と、を含む第３基板を準備する工程と、
前記半導体層を前記第３基板に貼り合わせる工程と、
前記半導体層から発光素子を形成する工程と、
前記導電層、前記発光素子および前記第１絶縁膜を覆う第２絶縁膜を形成する工程と、
前記第１絶縁膜および前記第２絶縁膜を貫通するビアを形成する工程と、
前記発光素子と前記回路素子とを前記ビアを介して電気的に接続する工程と、
を備え、
前記発光素子は、前記部分上に設けられ、
前記部分の外周は、平面視で前記部分に投影された前記発光素子の外周を含み、
前記第３基板は、前記透光性基板と前記回路との間に設けられ、可撓性を有する第４基板をさらに含み、
前記半導体層を前記第３基板に貼り合わせた後に前記透光性基板を除去する工程をさらに備えた画像表示装置の製造方法。 preparing a second substrate by growing a semiconductor layer including a light emitting layer on a first substrate;
A step of preparing a third substrate including a circuit including a circuit element formed on a light-transmitting substrate, a first insulating film covering the circuit, and a conductive layer including a portion having light reflectivity formed on the first insulating film;
bonding the semiconductor layer to the third substrate;
forming a light emitting device from the semiconductor layer;
forming a second insulating film covering the conductive layer, the light emitting element, and the first insulating film;
forming a via penetrating the first insulating film and the second insulating film;
electrically connecting the light emitting element and the circuit element through the via;
Equipped with
The light emitting element is provided on the portion,
the periphery of the portion includes an outer periphery of the light-emitting element projected onto the portion in a plan view,
the third substrate further includes a fourth substrate provided between the light-transmitting substrate and the circuit and having flexibility;
The method for manufacturing an image display device further comprises the step of removing the light-transmitting substrate after bonding the semiconductor layer to the third substrate. 透光性基板は、ガラス基板である請求項１記載の画像表示装置の製造方法。 The method for manufacturing an image display device according to claim 1, wherein the light-transmitting substrate is a glass substrate. 前記半導体層を前記第３基板に貼り合わせる前に前記第１基板を除去する工程をさらに備えた請求項１または２に記載の画像表示装置の製造方法。 The method for manufacturing an image display device according to claim 1 or 2, further comprising a step of removing the first substrate before bonding the semiconductor layer to the third substrate. 前記半導体層を前記第３基板に貼り合わせた後に前記第１基板を除去する工程をさらに備えた請求項１または２に記載の画像表示装置の製造方法。 The method for manufacturing an image display device according to claim 1 or 2, further comprising a step of removing the first substrate after bonding the semiconductor layer to the third substrate. 発光層を含む半導体層を第１基板上に成長させた第２基板を準備する工程と、
透光性基板上に形成された回路素子を含む回路と、前記回路を覆う第１絶縁膜と、前記第１絶縁膜上に形成された光反射性を有する部分を含む導電層と、を含む第３基板を準備する工程と、
前記半導体層を前記第３基板に貼り合わせる工程と、
前記半導体層から発光素子を形成する工程と、
前記導電層、前記発光素子および前記第１絶縁膜を覆う第２絶縁膜を形成する工程と、
前記第１絶縁膜および前記第２絶縁膜を貫通するビアを形成する工程と、
前記発光素子と前記回路素子とを前記ビアを介して電気的に接続する工程と、
を備え、
前記発光素子は、前記部分上に設けられ、
前記部分の外周は、平面視で前記部分に投影された前記発光素子の外周を含み、
前記発光素子の前記第１絶縁膜の側の面に対向する発光面を前記第２絶縁膜から露出させる工程をさらに備えた画像表示装置の製造方法。 preparing a second substrate by growing a semiconductor layer including a light emitting layer on a first substrate;
A step of preparing a third substrate including a circuit including a circuit element formed on a light-transmitting substrate, a first insulating film covering the circuit, and a conductive layer including a portion having light reflectivity formed on the first insulating film;
bonding the semiconductor layer to the third substrate;
forming a light emitting device from the semiconductor layer;
forming a second insulating film covering the conductive layer, the light emitting element, and the first insulating film;
forming a via penetrating the first insulating film and the second insulating film;
electrically connecting the light emitting element and the circuit element through the via;
Equipped with
The light emitting element is provided on the portion,
the periphery of the portion includes an outer periphery of the light-emitting element projected onto the portion in a plan view,
The method for manufacturing an image display device further comprises a step of exposing a light emitting surface of the light emitting element, the light emitting surface facing the surface on the first insulating film side, from the second insulating film. 露出された前記発光面に透光性電極を形成する工程をさらに備えた請求項５記載の画像表示装置の製造方法。 The method for manufacturing an image display device according to claim 5 further comprises the step of forming a translucent electrode on the exposed light-emitting surface. 前記第１基板は、シリコンまたはサファイアを含む請求項１～６のいずれか１つに記載の画像表示装置の製造方法。 The method for manufacturing an image display device according to any one of claims 1 to 6, wherein the first substrate includes silicon or sapphire. 前記半導体層は、窒化ガリウム系化合物半導体を含む請求項１～７のいずれか１つに記載の画像表示装置の製造方法。 The method for manufacturing an image display device according to any one of claims 1 to 7, wherein the semiconductor layer includes a gallium nitride compound semiconductor. 前記発光素子上に波長変換部材を形成する工程をさらに備えた請求項１～８のいずれか１つに記載の画像表示装置の製造方法。 The method for manufacturing an image display device according to any one of claims 1 to 8, further comprising a step of forming a wavelength conversion member on the light-emitting element. 第１面を有する透光性基板と、
前記第１面上に設けられた回路素子と、
前記回路素子に電気的に接続された第１配線層と、
前記第１面上で前記回路素子および前記第１配線層を覆う第１絶縁膜と、
前記第１絶縁膜上に設けられた光反射性を有する部分を含む導電層と、
前記部分上に設けられるとともに前記部分に電気的に接続された第１発光素子と、
前記第１発光素子の少なくとも一部、前記導電層および前記第１絶縁膜を覆う第２絶縁膜と、
前記第２絶縁膜上に設けられ、前記第１発光素子の前記第１絶縁膜の側の面と対向する発光面を含む面に電気的に接続された第２配線層と、
前記第１絶縁膜および前記第２絶縁膜を貫通し、前記第１配線層および前記第２配線層を電気的に接続する第１ビアと、
を備え、
前記部分の外周は、平面視で前記部分に投影された前記第１発光素子の外周を含み、
前記第２絶縁膜は、前記発光面を露出させた開口を有し、
前記発光面上に設けられた透光性電極をさらに備えた画像表示装置。 a light-transmitting substrate having a first surface;
A circuit element provided on the first surface;
a first wiring layer electrically connected to the circuit element;
a first insulating film covering the circuit elements and the first wiring layer on the first surface;
a conductive layer including a portion having light reflectivity provided on the first insulating film;
a first light emitting element disposed on the portion and electrically connected to the portion;
a second insulating film covering at least a portion of the first light emitting element, the conductive layer, and the first insulating film;
a second wiring layer provided on the second insulating film and electrically connected to a surface of the first light emitting element that includes a light emitting surface facing a surface on the first insulating film side;
a first via that penetrates the first insulating film and the second insulating film and electrically connects the first wiring layer and the second wiring layer;
Equipped with
an outer periphery of the portion includes an outer periphery of the first light emitting element projected onto the portion in a plan view;
the second insulating film has an opening exposing the light emitting surface,
The image display device further comprises a light-transmitting electrode provided on the light-emitting surface. 前記透光性基板は、ガラス基板である請求項１０記載の画像表示装置。 The image display device according to claim 10, wherein the light-transmitting substrate is a glass substrate. 第１面を有する可撓性を有する基板と、
前記第１面上に設けられた回路素子と、
前記回路素子に電気的に接続された第１配線層と、
前記第１面上で前記回路素子および前記第１配線層を覆う第１絶縁膜と、
前記第１絶縁膜上に設けられた光反射性を有する部分を含む導電層と、
前記部分上に設けられるとともに前記部分に電気的に接続された第１発光素子と、
前記第１発光素子の少なくとも一部、前記導電層および前記第１絶縁膜を覆う第２絶縁膜と、
前記第２絶縁膜上に設けられ、前記第１発光素子の前記第１絶縁膜の側の面と対向する発光面を含む面に電気的に接続された第２配線層と、
前記第１絶縁膜および前記第２絶縁膜を貫通し、前記第１配線層および前記第２配線層を電気的に接続する第１ビアと、
を備え、
前記部分の外周は、平面視で前記部分に投影された前記第１発光素子の外周を含み、
前記第２絶縁膜は、前記発光面を露出させた開口を有し、
前記発光面上に設けられた透光性電極をさらに備えた画像表示装置。 a flexible substrate having a first surface;
A circuit element provided on the first surface;
a first wiring layer electrically connected to the circuit element;
a first insulating film covering the circuit elements and the first wiring layer on the first surface;
a conductive layer including a portion having light reflectivity provided on the first insulating film;
a first light emitting element disposed on the portion and electrically connected to the portion;
a second insulating film covering at least a portion of the first light emitting element, the conductive layer, and the first insulating film;
a second wiring layer provided on the second insulating film and electrically connected to a surface of the first light emitting element that includes a light emitting surface facing a surface on the first insulating film side;
a first via that penetrates the first insulating film and the second insulating film and electrically connects the first wiring layer and the second wiring layer;
Equipped with
an outer periphery of the portion includes an outer periphery of the first light emitting element projected onto the portion in a plan view;
the second insulating film has an opening exposing the light emitting surface,
The image display device further comprises a light-transmitting electrode provided on the light-emitting surface. 前記第１発光素子は、第１導電形の第１半導体層と、前記第１半導体層上に設けられた第１発光層と、前記第１発光層上に設けられ、前記第１導電形と異なる第２導電形の第２半導体層と、を含み、前記第１絶縁膜の側から前記発光面の側に向かって前記第１半導体層、前記第１発光層および前記第２半導体層の順に積層され、
前記第１半導体層は、前記部分上に設けられるとともに前記部分に電気的に接続された請求項１０～１２のいずれか１つに記載の画像表示装置。 the first light-emitting element includes a first semiconductor layer of a first conductivity type, a first light-emitting layer provided on the first semiconductor layer, and a second semiconductor layer of a second conductivity type different from the first conductivity type provided on the first light-emitting layer, the first semiconductor layer, the first light-emitting layer, and the second semiconductor layer being stacked in this order from the first insulating film side toward the light-emitting surface side;
13. The image display device according to claim 10, wherein the first semiconductor layer is provided on the portion and is electrically connected to the portion. 前記第２絶縁膜を貫通し、前記部分および前記第２配線層を電気的に接続する第２ビア
をさらに備えた請求項１０～１３のいずれか１つに記載の画像表示装置。 14. The image display device according to claim 10, further comprising a second via that penetrates the second insulating film and electrically connects the portion and the second wiring layer. 前記第１導電形の第３半導体層と、前記第３半導体層上に設けられた第２発光層と、前記第２発光層上に設けられ前記第２導電形の第４半導体層と、を含み、前記第１絶縁膜の側から前記発光面の側に向かって前記第３半導体層、前記第２発光層および前記第４半導体層の順に積層された第２発光素子
をさらに備え、
前記第３半導体層は、前記部分上に設けられるとともに前記部分に電気的に接続され、
前記部分の外周は、平面視で前記部分に投影された前記第１発光素子の外周および前記第２発光素子の外周を含む請求項１３記載の画像表示装置。 a second light emitting element including a third semiconductor layer of the first conductivity type, a second light emitting layer provided on the third semiconductor layer, and a fourth semiconductor layer of the second conductivity type provided on the second light emitting layer, the third semiconductor layer, the second light emitting layer, and the fourth semiconductor layer being stacked in this order from the first insulating film side toward the light emitting surface side,
the third semiconductor layer is provided on the portion and is electrically connected to the portion;
The image display device according to claim 13 , wherein the outer periphery of the portion includes an outer periphery of the first light-emitting element and an outer periphery of the second light-emitting element projected onto the portion in a plan view. 前記第１導電形は、ｐ形であり、
前記第２導電形は、ｎ形である請求項１３または１５に記載の画像表示装置。 the first conductivity type is p-type,
16. The image display device according to claim 13, wherein the second conductivity type is an n-type. 前記導電層は、貫通孔を含み、
前記第１ビアは、前記貫通孔を貫通するとともに前記貫通孔から絶縁された請求項１０～１６のいずれか１つに記載の画像表示装置。 the conductive layer includes a through hole;
17. The image display device according to claim 10, wherein the first via passes through the through hole and is insulated from the through hole. 前記開口から露出された発光面は、粗面を含む請求項１０～１７のいずれか１つに記載の画像表示装置。 The image display device according to any one of claims 10 to 17, wherein the light-emitting surface exposed through the opening includes a rough surface. 前記第１発光素子は、窒化ガリウム系化合物半導体を含み、
前記回路素子は、薄膜トランジスタを含む請求項１０～１８のいずれか１つに記載の画像表示装置。 the first light emitting element includes a gallium nitride compound semiconductor;
19. The image display device according to claim 10, wherein the circuit elements include thin film transistors. 前記第１発光素子上に波長変換部材をさらに備えた請求項１０～１９のいずれか１つに記載の画像表示装置。 The image display device according to any one of claims 10 to 19, further comprising a wavelength conversion member on the first light-emitting element. 第１面を有する透光性基板と、
前記第１面上に設けられた複数のトランジスタと、
前記複数のトランジスタに電気的に接続された第１配線層と、
前記第１面上で前記複数のトランジスタおよび前記第１配線層を覆う第１絶縁膜と、
前記第１絶縁膜上に設けられた光反射性を有する部分を含む導電層と、
前記部分上に設けられ、前記部分に電気的に接続された第１導電形の第１半導体層と、
前記第１半導体層上に設けられた発光層と、
前記発光層上に設けられ、前記第１導電形とは異なる第２導電形の第２半導体層と、
前記第１絶縁膜、前記発光層および前記第１半導体層を覆うとともに前記第２半導体層の少なくとも一部を覆う第２絶縁膜と、
前記複数のトランジスタに応じて前記第２絶縁膜からそれぞれ露出された、前記第２半導体層の複数の発光面上に配設された透光性電極に接続された第２配線層と、
前記第１絶縁膜および前記第２絶縁膜を貫通し、前記第１配線層の配線および前記第２配線層の配線を電気的に接続する複数のビアと、
を備え、
前記部分の外周は、平面視で前記部分に投影された前記第１半導体層、前記発光層および前記第２半導体層の外周をすべて含む画像表示装置。 a light-transmitting substrate having a first surface;
A plurality of transistors disposed on the first surface;
a first wiring layer electrically connected to the plurality of transistors;
a first insulating film covering the plurality of transistors and the first wiring layer on the first surface;
a conductive layer including a portion having light reflectivity provided on the first insulating film;
a first semiconductor layer of a first conductivity type provided on the portion and electrically connected to the portion;
a light emitting layer provided on the first semiconductor layer;
a second semiconductor layer provided on the light emitting layer and having a second conductivity type different from the first conductivity type;
a second insulating film covering the first insulating film, the light emitting layer, and the first semiconductor layer and covering at least a portion of the second semiconductor layer;
a second wiring layer connected to a transparent electrode disposed on a plurality of light emitting surfaces of the second semiconductor layer, the light emitting surfaces being exposed from the second insulating film in accordance with the plurality of transistors;
a plurality of vias penetrating the first insulating film and the second insulating film and electrically connecting the wiring of the first wiring layer and the wiring of the second wiring layer;
Equipped with
an image display device in which the periphery of the portion includes all of the peripheries of the first semiconductor layer, the light emitting layer, and the second semiconductor layer projected onto the portion in a plan view; 前記第２半導体層は、前記第２絶縁膜によって分離された請求項２１記載の画像表示装置。 The image display device according to claim 21, wherein the second semiconductor layer is separated by the second insulating film. 発光層を含む半導体層を第１基板上に成長させた第２基板を準備する工程と、
透光性基板上に形成された回路素子を含む回路と、前記回路を覆う第１絶縁膜と、前記第１絶縁膜上に形成された光反射性を有する部分を含む導電層と、を含む第３基板を準備する工程と、
前記半導体層を前記第３基板に貼り合わせる工程と、
前記半導体層から発光素子を形成する工程と、
前記導電層、前記発光素子および前記第１絶縁膜を覆う第２絶縁膜を形成する工程と、
前記第２絶縁膜上に配線層を形成する工程と、
前記第１絶縁膜および前記第２絶縁膜を貫通するビアを形成する工程と、
前記発光素子と前記回路素子とを前記ビアを介して電気的に接続する工程と、
を備え、
前記発光素子は、前記部分上に設けられ、
前記部分の外周は、平面視で前記部分に投影された前記発光素子の外周を含み、
前記発光素子は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、前記第１半導体層と前記第２半導体層との間に配置された発光層と、を含み、
前記第１半導体層は、前記導電層に電気的に接続され、
第２半導体層は、前記配線層に電気的に接続された画像表示装置の製造方法。 preparing a second substrate by growing a semiconductor layer including a light emitting layer on a first substrate;
A step of preparing a third substrate including a circuit including a circuit element formed on a light-transmitting substrate, a first insulating film covering the circuit, and a conductive layer including a portion having light reflectivity formed on the first insulating film;
bonding the semiconductor layer to the third substrate;
forming a light emitting device from the semiconductor layer;
forming a second insulating film covering the conductive layer, the light emitting element, and the first insulating film;
forming a wiring layer on the second insulating film;
forming a via penetrating the first insulating film and the second insulating film;
electrically connecting the light emitting element and the circuit element through the via;
Equipped with
The light emitting element is provided on the portion,
the periphery of the portion includes an outer periphery of the light-emitting element projected onto the portion in a plan view,
the light emitting element includes a first semiconductor layer of a first conductivity type, a second semiconductor layer of a second conductivity type, and a light emitting layer disposed between the first semiconductor layer and the second semiconductor layer;
the first semiconductor layer is electrically connected to the conductive layer;
A method for manufacturing an image display device, wherein a second semiconductor layer is electrically connected to the wiring layer. 第１面を有する基板と、
前記第１面上に設けられた回路素子と、
前記回路素子に電気的に接続された第１配線層と、
前記第１面上で前記回路素子および前記第１配線層を覆う第１絶縁膜と、
前記第１絶縁膜上に設けられた光反射性を有する部分を含む導電層と、
前記部分上に設けられるとともに前記部分に電気的に接続された第１発光素子と、
前記第１発光素子の少なくとも一部、前記導電層および前記第１絶縁膜を覆う第２絶縁膜と、
前記第２絶縁膜上に設けられ、前記第１発光素子の前記第１絶縁膜の側の面と対向する発光面を含む面に電気的に接続された第２配線層と、
前記第１絶縁膜および前記第２絶縁膜を貫通し、前記第１配線層および前記第２配線層を電気的に接続する第１ビアと、
を備え、
前記部分の外周は、平面視で前記部分に投影された前記第１発光素子の外周を含み、
前記第１発光素子は、第１導電形の第１半導体層と、前記第１半導体層上に設けられた第１発光層と、前記第１発光層上に設けられ、前記第１導電形と異なる第２導電形の第２半導体層と、を含み、前記第１絶縁膜の側から前記発光面の側に向かって前記第１半導体層、前記第１発光層および前記第２半導体層の順に積層され、
前記第１半導体層は、前記部分上に設けられるとともに前記部分に電気的に接続され、
前記第２半導体層は、前記第２配線層に電気的に接続された画像表示装置。 a substrate having a first surface;
A circuit element provided on the first surface;
a first wiring layer electrically connected to the circuit element;
a first insulating film covering the circuit elements and the first wiring layer on the first surface;
a conductive layer including a portion having light reflectivity provided on the first insulating film;
a first light emitting element disposed on the portion and electrically connected to the portion;
a second insulating film covering at least a portion of the first light emitting element, the conductive layer, and the first insulating film;
a second wiring layer provided on the second insulating film and electrically connected to a surface of the first light emitting element that includes a light emitting surface facing a surface on the first insulating film side;
a first via that penetrates the first insulating film and the second insulating film and electrically connects the first wiring layer and the second wiring layer;
Equipped with
an outer periphery of the portion includes an outer periphery of the first light emitting element projected onto the portion in a plan view;
the first light-emitting element includes a first semiconductor layer of a first conductivity type, a first light-emitting layer provided on the first semiconductor layer, and a second semiconductor layer of a second conductivity type different from the first conductivity type provided on the first light-emitting layer, the first semiconductor layer, the first light-emitting layer, and the second semiconductor layer being stacked in this order from the first insulating film side toward the light-emitting surface side;
the first semiconductor layer is provided on the portion and electrically connected to the portion;
The second semiconductor layer is electrically connected to the second wiring layer. 発光層を含む半導体層を第１基板上に成長させた第２基板を準備する工程と、
透光性基板上に形成された回路素子と前記回路素子に電気的に接続された第１配線を含む第１配線層とを含む回路と、前記回路を覆う第１絶縁膜と、前記第１絶縁膜上に形成された光反射性を有する部分を含む導電層と、を含む第３基板を準備する工程と、
前記半導体層を前記第３基板に貼り合わせる工程と、
前記半導体層から発光素子を形成する工程と、
前記導電層、前記発光素子および前記第１絶縁膜を覆う第２絶縁膜を形成する工程と、
前記第１絶縁膜および前記第２絶縁膜を貫通するビアを形成する工程と、
前記発光素子と前記回路素子とを前記ビアを介して電気的に接続する工程と、
を備え、
前記発光素子は、前記部分上に設けられ、
前記部分の外周は、平面視で前記部分に投影された前記発光素子の外周を含み、
前記回路素子は、前記第１配線を介して他の回路要素に電気的に接続される画像表示装置の製造方法。 preparing a second substrate by growing a semiconductor layer including a light emitting layer on a first substrate;
A step of preparing a third substrate including a circuit including a circuit element formed on a light-transmitting substrate and a first wiring layer including a first wiring electrically connected to the circuit element, a first insulating film covering the circuit, and a conductive layer including a portion having light reflectivity formed on the first insulating film;
bonding the semiconductor layer to the third substrate;
forming a light emitting device from the semiconductor layer;
forming a second insulating film covering the conductive layer, the light emitting element, and the first insulating film;
forming a via penetrating the first insulating film and the second insulating film;
electrically connecting the light emitting element and the circuit element through the via;
Equipped with
The light emitting element is provided on the portion,
the periphery of the portion includes an outer periphery of the light-emitting element projected onto the portion in a plan view,
The circuit element is electrically connected to another circuit element via the first wiring.
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