JP7516300B2 - メモリシステム - Google Patents

Description

本発明の実施形態は、不揮発性メモリを制御する技術に関する。

近年、不揮発性メモリを備えるメモリシステムが広く普及している。このようなメモリシステムの１つとして、ＮＡＮＤ型フラッシュメモリを備えるソリッドステートドライブ（ＳＳＤ）が知られている。ＳＳＤは、様々なコンピューティングデバイスのメインストレージとして使用されている。

メモリシステムは、例えば、１つの書き込み要求をホストから受け付けた場合に、その書き込み要求を受け付けたことに伴ってホストから受信したユーザデータを不揮発性メモリに書き込んで、ホストに応答を返す。

あるいは、メモリシステムは、ホストから受け付けた複数の書き込み要求によって書き込みが要求されるユーザデータの総量が特定のデータ単位に達した後に、その特定のデータ単位のユーザデータを不揮発性メモリに書き込み、複数の書き込み要求それぞれに対応する応答をホストに返すことがある。特定のデータ単位は、例えば、１回のデータ書き込み動作で不揮発性メモリに書き込みが可能なデータ量である。つまり、メモリシステムは、受け付けた１つの書き込み要求に応じた書き込みを即座に実行せず、複数の書き込み要求によって書き込みが要求されるユーザデータの総量が特定のデータ単位に達した後に、それら複数の書き込み要求に応じた書き込みを実行するメカニズムを用い得る。以下では、このメカニズムは、Ｄｅｌａｙｅｄ Ｗｒｉｔｅ Ｃｏｍｐｌｅｔｉｏｎとも称される。

Ｄｅｌａｙｅｄ Ｗｒｉｔｅ Ｃｏｍｐｌｅｔｉｏｎでは、例えば、複数の書き込み要求にそれぞれ対応する複数のユーザデータを含む書き込み単位のユーザデータを不揮発性メモリに書き込むので、不揮発性メモリの記憶領域を効率的に利用できる。しかし、Ｄｅｌａｙｅｄ Ｗｒｉｔｅ Ｃｏｍｐｌｅｔｉｏｎでは、書き込み単位のユーザデータに対応する複数の書き込み要求を受け付けるまで、各々の書き込み要求に対応する書き込みおよび応答が遅延し得る。

特許第６４１４８５３号公報 米国特許第１０６４９８９８号明細書 米国特許出願公開第２０２０／００８９４０７号明細書 特開２０１９－１０５８７３号公報

メモリシステムが、ホストから１つの書き込み要求を受け付けたことに応じて、即座にその書き込み要求に対応する書き込みおよび応答を行わないことで、ホストは期待する時間内に書き込み要求に対する応答を得られない可能性がある。

本発明の実施形態は、ホストによって期待される時間内に書き込み要求に対して応答できるメモリシステムを提供する。

実施形態によれば、メモリシステムは、不揮発性メモリと、コントローラとを具備する。コントローラは、ホストから、不揮発性メモリへの書き込み単位である第１データ単位未満のサイズを有する第１データに関連付けられた第１書き込み要求を受け付ける。コントローラは、第１書き込み要求を受け付けてから第１時間が経過したことに応じ、第１データを少なくとも含む第２データの不揮発性メモリへの書き込み処理を開始する。コントローラは、書き込み処理が完了したことに応じ、第１書き込み要求に対する第１応答をホストに送信する。第１時間は、第１書き込み要求を受け付けてから第１応答を送信するまでの制限時間としてホストから指定された第２時間から、第３時間を引いた時間である。コントローラは、さらに、ホストから、確認要求を受信する。コントローラは、確認要求に応じて、第１時間と第２時間の少なくとも一方に関する情報をホストに送信する。

実施形態に係るメモリシステムを含む情報処理システムの構成例を示すブロック図。 同実施形態のメモリシステムにおいて管理されるゾーンド・ネームスペースの構成例を示す図。 同実施形態のメモリシステムにおいて、強制応答を発動させることでライトコマンドに応じた処理を実行する場合の時間の例を示す図。 同実施形態のメモリシステムにおいて、強制応答の発動の制御に用いられるパラメータの例を示す図。 同実施形態のメモリシステムにおいて用いられる論理物理アドレス変換テーブルの構成例を示す図。 同実施形態のメモリシステムにおいて用いられるネームスペース応答管理テーブルの構成例を示す図。 同実施形態のメモリシステムにおいて用いられるコマンド応答管理テーブルの構成例を示す図。 同実施形態のメモリシステムにおいて用いられるライト管理テーブルの構成例を示す図。 第１比較例に係るメモリシステムにおけるライトコマンドに応じた動作例を示すブロック図。 第２比較例に係るメモリシステムにおけるライトコマンドに応じた動作例を示すブロック図。 同実施形態のメモリシステムにおけるライト強制応答設定コマンドに応じた動作例を示すブロック図。 同実施形態のメモリシステムにおけるライト強制応答確認コマンドに応じた動作例を示すブロック図。 同実施形態のメモリシステムにおけるライトコマンドに応じた動作例を示すブロック図。 同実施形態のメモリシステムにおいて実行される設定処理の手順の例を示すフローチャート。 同実施形態のメモリシステムにおいて実行される確認処理の手順の例を示すフローチャート。 図１の情報処理システム内のホストにおいて実行される書き込み要求処理の手順の例を示すフローチャート。 図１の情報処理システム内のホストにおいて実行される応答受信処理の手順の例を示すフローチャート。 同実施形態のメモリシステムにおいて実行されるライト制御処理の手順の例を示すフローチャート。 同実施形態のメモリシステムにおいて実行されるコマンド受付処理の手順の例を示すフローチャート。 同実施形態のメモリシステムにおいて実行される応答処理の手順の例を示すフローチャート。

以下、実施の形態について図面を参照して説明する。

まず図１を参照して、実施形態に係るメモリシステムを含む情報処理システム１の構成を説明する。情報処理システム１は、ホストデバイス２（以下、ホスト２と称する）と、メモリシステム３とを含む。

ホスト２は情報処理装置である。ホスト２は、大量且つ多様なデータをメモリシステム３に保存するストレージサーバであってもよいし、パーソナルコンピュータであってもよい。

メモリシステム３は、ＮＡＮＤ型フラッシュメモリのような不揮発性メモリにデータを書き込み、不揮発性メモリからデータを読み出すように構成された半導体ストレージデバイスである。メモリシステムはストレージデバイスとも称される。メモリシステムは、例えばソリッドステートドライブ（ＳＳＤ）として実現される。

メモリシステム３は、ホスト２のストレージとして使用され得る。メモリシステム３は、ホスト２に内蔵されてもよいし、ホスト２にケーブルまたはネットワークを介して接続されてもよい。

ホスト２とメモリシステム３とを接続するためのインタフェースは、ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）、Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ（ＳＡＳ）、ＡＴＡ（ＡＴ Ａｔｔａｃｈｍｅｎｔ）、Ｓｅｒｉａｌ ＡＴＡ（ＳＡＴＡ）、ＰＣＩ Ｅｘｐｒｅｓｓ（ＰＣＩｅ）（登録商標）、Ｅｔｈｅｒｎｅｔ（登録商標）、Ｆｉｂｒｅ ｃｈａｎｎｅｌ、ＮＶＭ Ｅｘｐｒｅｓｓ（ＮＶＭｅ）（登録商標）等の規格に準拠する。

メモリシステム３は、例えば、コントローラ４、ＮＡＮＤ型フラッシュメモリ５、およびダイナミックランダムアクセスメモリ（ＤＲＡＭ）６を備える。コントローラ４は、Ｓｙｓｔｅｍ－ｏｎ－ａ－ｃｈｉｐ（ＳｏＣ）のような回路によって実現され得る。コントローラ４は、スタティックランダムアクセスメモリ（ＳＲＡＭ）を内蔵していてもよい。また、ＤＲＡＭ６がコントローラ４に内蔵されていてもよい。

ＤＲＡＭ６等のＲＡＭには、例えば、ファームウェア（ＦＷ）２１の格納領域、論理物理アドレス変換テーブル２２のキャッシュ領域、ネームスペース応答管理テーブル（ＮＳ応答管理テーブル）２３、コマンド応答管理テーブル２４、ゾーンディスクリプタ２５、およびライト管理テーブル２６の格納領域が設けられる。

ＦＷ２１は、コントローラ４の動作を制御するためのプログラムである。ＦＷ２１は、例えばＮＡＮＤ型フラッシュメモリ５からＤＲＡＭ６にロードされる。

論理物理アドレス変換テーブル２２は、論理アドレスそれぞれとＮＡＮＤ型フラッシュメモリ５の物理アドレスそれぞれとの間のマッピングを管理する。

ＮＳ応答管理テーブル２３は、ライトコマンド（書き込み要求）に対して応答すべき時間に関する情報を、例えばネームスペース毎に管理する。

コマンド応答管理テーブル２４は、受け付けたライトコマンドに応じた処理を強制的に開始すべき時間を管理する。

ゾーンディスクリプタ２５は、各ゾーンの構成や状態を示す情報を含む。

ライト管理テーブル２６は、受け付けたライトコマンドに関する情報を管理する。

ＮＡＮＤ型フラッシュメモリ５は複数のブロックＢ０～Ｂｍ－１を含む。ブロックＢ０～Ｂｍ－１のそれぞれは複数のページ（ここでは、ページＰ０～Ｐｎ－１）を含む。ブロックＢ０～Ｂｍ－１はデータ消去動作の最小単位として機能する。ブロックは、「消去ブロック」、または「物理ブロック」と称されることもある。ページＰ０～Ｐｎ－１のそれぞれは、単一のワード線に接続された複数のメモリセルを含む。ページＰ０～Ｐｎ－１は、データ書き込み動作およびデータ読み出し動作の単位として機能する。なお、ワード線がデータ書き込み動作およびデータ読み出し動作の単位として機能してもよい。

各ブロックＢ０～Ｂｍ－１に対するプログラム／イレーズサイクル数（Ｐ／Ｅサイクル数）には上限があり、最大Ｐ／Ｅサイクル数と称される。あるブロックの１回のＰ／Ｅサイクルは、このブロック内のすべてのメモリセルを消去状態にするための消去動作と、このブロックのページそれぞれにデータを書き込む書き込み動作とを含む。

コントローラ４は、ＮＡＮＤ型フラッシュメモリ５を制御するように構成されたメモリコントローラとして機能する。

コントローラ４は、ＮＡＮＤ型フラッシュメモリ５のデータ管理およびブロック管理を実行するように構成されたフラッシュトランスレーション層（ＦＴＬ）として機能してもよい。このＦＴＬによって実行されるデータ管理には、（１）論理アドレスそれぞれとＮＡＮＤ型フラッシュメモリ５の物理アドレスそれぞれとの間の対応関係を示すマッピング情報の管理、および（２）ページ単位のリード／ライト動作とブロック単位の消去（イレーズ）動作との差異を隠蔽するための処理が含まれる。ブロック管理には、不良ブロックの管理、ウェアレベリング、およびガベージコレクションが含まれる。

論理アドレスは、メモリシステム３をアドレス指定するために、ホスト２によって使用される。論理アドレスは、例えば論理ブロックアドレス（ＬＢＡ）である。以下では、論理アドレスとしてＬＢＡを用いる場合について主に例示する。

ＬＢＡそれぞれと物理アドレスそれぞれとの間のマッピングの管理は、論理物理アドレス変換テーブル２２を用いて実行される。コントローラ４は、論理物理アドレス変換テーブル２２を使用して、ＬＢＡそれぞれと物理アドレスそれぞれとの間のマッピングを特定の管理サイズ単位で管理する。あるＬＢＡに対応する物理アドレスは、このＬＢＡのデータが書き込まれたＮＡＮＤ型フラッシュメモリ５内の物理記憶位置を示す。コントローラ４は、論理物理アドレス変換テーブル２２を用いて、ＮＡＮＤ型フラッシュメモリ５の記憶領域を論理的に分割した複数の記憶領域を管理する。これら複数の記憶領域は、複数のＬＢＡにそれぞれ対応する。つまり、これら複数の記憶領域のそれぞれは、１つのＬＢＡで特定される。論理物理アドレス変換テーブル２２は、メモリシステム３の電源オン時にＮＡＮＤ型フラッシュメモリ５からＤＲＡＭ６にロードされてもよい。

１つのページへのデータ書き込みは、１回のＰ／Ｅサイクル当たり１回のみ可能である。このため、コントローラ４は、あるＬＢＡに対応する更新データを、このＬＢＡに対応する以前のデータが格納されている物理記憶位置ではなく、別の物理記憶位置に書き込む。そして、コントローラ４は、このＬＢＡをこの別の物理記憶位置に関連付けるように論理物理アドレス変換テーブル２２を更新することにより、以前のデータを無効化する。論理物理アドレス変換テーブル２２から参照されているデータ（すなわちＬＢＡと紐付けられているデータ）は有効データと称される。また、どのＬＢＡとも紐付けられていないデータは無効データと称される。有効データは、後にホスト２からリードされる可能性があるデータである。無効データは、もはやホスト２からリードされる可能性が無いデータである。

コントローラ４は、ホストインタフェース（ホストＩ／Ｆ）１１、ＣＰＵ１２、ＮＡＮＤインタフェース（ＮＡＮＤ Ｉ／Ｆ）１３、ＤＲＡＭインタフェース（ＤＲＡＭ Ｉ／Ｆ）１４、およびタイマー１６を含んでもよい。これらホストＩ／Ｆ１１、ＣＰＵ１２、ＮＡＮＤ Ｉ／Ｆ１３、ＤＲＡＭ Ｉ／Ｆ１４、およびタイマー１６は、バス１０を介して接続されていてもよい。

ホストＩ／Ｆ１１は、ホスト２から様々なコマンド、例えば、Ｉ／Ｏコマンド、各種制御コマンド、を受信する回路として機能する。Ｉ／Ｏコマンドには、ライトコマンド、リードコマンド、およびベリファイコマンドが含まれ得る。制御コマンドには、アンマップコマンド（トリムコマンド）、フォーマットコマンド、設定コマンド、および確認コマンドが含まれ得る。フォーマットコマンドは、メモリシステム３全体をアンマップするためのコマンドである。設定コマンドは、メモリシステム３に各種のパラメータを設定するためのコマンドである。確認コマンドは、メモリシステム３に設定された各種のパラメータを確認するためのコマンドである。

ＮＡＮＤ Ｉ／Ｆ１３は、コントローラ４とＮＡＮＤ型フラッシュメモリ５とを電気的に接続する。ＮＡＮＤ Ｉ／Ｆ１３は、Ｔｏｇｇｌｅ ＤＤＲ、Ｏｐｅｎ ＮＡＮＤ Ｆｌａｓｈ Ｉｎｔｅｒｆａｃｅ（ＯＮＦＩ）等のインタフェース規格に対応する。

ＮＡＮＤ Ｉ／Ｆ１３は、ＮＡＮＤ型フラッシュメモリ５を制御するように構成されたＮＡＮＤ制御回路として機能する。ＮＡＮＤ Ｉ／Ｆ１３は、複数のチャネル（Ｃｈ）を介して、ＮＡＮＤ型フラッシュメモリ５内の複数のメモリチップにそれぞれ接続されていてもよい。複数のメモリチップが並列に駆動されることにより、ＮＡＮＤ型フラッシュメモリ５全体に対するアクセスを広帯域化することができる。

ＤＲＡＭ Ｉ／Ｆ１４は、ＤＲＡＭ６のアクセスを制御するように構成されたＤＲＡＭ制御回路として機能する。ＤＲＡＭ６の記憶領域は、ＦＷ２１、論理物理アドレス変換テーブル２２、ＮＳ応答管理テーブル２３、コマンド応答管理テーブル２４、ゾーンディスクリプタ２５、およびライト管理テーブル２６を格納するための領域や、リード／ライトバッファとして利用されるバッファ領域に割り当てられる。

タイマー１６は時間を計測する。タイマー１６は、計測された時間を、コントローラ４内の各部に提供し得る。

ＣＰＵ１２は、ホストＩ／Ｆ１１、ＮＡＮＤ Ｉ／Ｆ１３、ＤＲＡＭ Ｉ／Ｆ１４、およびタイマー１６を制御するように構成されたプロセッサである。ＣＰＵ１２はＮＡＮＤ型フラッシュメモリ５からＤＲＡＭ６にロードされたＦＷ２１を実行することによって、様々な処理を行う。ＦＷ２１は、ＣＰＵ１２に様々な処理を実行させるための命令群を含む制御プログラムである。ＣＰＵ１２は、ホスト２からの様々なコマンドを処理するためのコマンド処理等を実行することができる。ＣＰＵ１２の動作は、ＣＰＵ１２によって実行されるＦＷ２１によって制御される。

コントローラ４内の各部の機能は、コントローラ４内の専用ハードウェアによって実現されてもよいし、ＣＰＵ１２がＦＷ２１を実行することによって実現されてもよい。

ＣＰＵ１２は、例えば、コマンド受付部１２１、強制応答管理部１２２、ライト制御部１２３、およびゾーン管理部１２４として機能する。ＣＰＵ１２は、例えばＦＷ２１を実行することにより、これら各部として機能する。コマンド受付部１２１、強制応答管理部１２２、ライト制御部１２３、およびゾーン管理部１２４による具体的な動作については、図１１から図１３を参照して後述する。

ここで、ネームスペースおよびゾーンについて説明する。メモリシステム３にアクセスするためにホスト２によって使用される論理アドレス空間（ＬＢＡ空間）の全体は、複数の部分空間に分割され得る。各部分空間は、ネームスペースと称されることがある。

コントローラ４は、ＮＡＮＤ型フラッシュメモリ５に格納されるデータを、例えばゾーン毎に管理する。コントローラ４は、ＮＡＮＤ型フラッシュメモリ５に格納されるデータをゾーン単位で管理する方法として、例えばＮＶＭｅ規格で規定されたＺｏｎｅｄ Ｎａｍｅｓｐａｃｅ（ＺＮＳ）を用いる。

図２はＺＮＳの構成例を示す。ＺＮＳでは、１つのネームスペースのＬＢＡ空間の全体が、複数のゾーンに分割され得る。複数のゾーンのそれぞれは、複数のＬＢＡを含み得る。１つのネームスペースを分割して得られる複数のゾーンのそれぞれは、連続し、且つ重複しない複数のＬＢＡで構成されるＬＢＡ範囲に対応する。各ゾーンは、ＮＡＮＤ型フラッシュメモリ５にアクセスするための単位として用いられる。

図２に示す例では、ネームスペースはｚ個のＬＢＡ０～ＬＢＡ（ｚ－１）に対応し、ｘ個のゾーン０～ゾーン（ｘ－１）を備える。ＬＢＡ０はゾーン０の最小のＬＢＡである。また、ＬＢＡ（ｚ－１）はゾーン（ｘ－１）の最大のＬＢＡである。

１つのゾーン内の書き込みは、シーケンシャルに実行される。すなわち、１つのゾーン内の書き込みは、ＬＢＡが連続するように実行される。１つのゾーンは、ＮＡＮＤ型フラッシュメモリ５内の任意の物理単位に対応し得る。例えば、１つのゾーンは、ＮＡＮＤ型フラッシュメモリ５内の１つのブロックに対応する。この場合、１つのブロック内のデータは、１つのゾーンに割り当てられたＬＢＡ範囲に含まれる連続するＬＢＡを用いてアクセスされる。

各ゾーンが取り得る状態はオープン状態、フル状態、クローズ状態を含む。オープン状態にあるゾーンは、データの書き込みが可能なゾーンである。フル状態にあるゾーンは、ゾーン全体にデータが書き込まれたゾーンである。クローズ状態にあるゾーンは、データの書き込みが中断されたゾーンである。

なお、あるゾーンに対応するゾーンディスクリプタ２５は、例えば、そのゾーンの先頭のＬＢＡ（すなわち最小のＬＢＡ）、そのゾーンに書き込み可能なデータ量、そのゾーンの状態等の情報を含む。

コントローラ４は、Ｄｅｌａｙｅｄ Ｗｒｉｔｅ Ｃｏｍｐｌｅｔｉｏｎによる書き込みを行いながら、受け付け後の経過時間が閾値を超えたライトコマンドがある場合には、そのライトコマンドに応じた処理を強制的に行ってホスト２に応答するように構成される。

以下では、受け付け後の経過時間が閾値を超えたライトコマンドがある場合に、そのライトコマンドに応じた処理を強制的に開始することを、強制応答を発動する、とも称する。

ライトコマンドは、そのライトコマンドに関連付けられたユーザデータを、ＮＡＮＤ型フラッシュメモリ５に書き込むことを要求するコマンドである。ライトコマンドに応じた処理は、そのライトコマンドに関連付けられたユーザデータを、ＮＡＮＤ型フラッシュメモリ５に書き込む処理である。

Ｄｅｌａｙｅｄ Ｗｒｉｔｅ Ｃｏｍｐｌｅｔｉｏｎは、受け付けた１つのライトコマンドに応じた書き込みを即座に実行せず、例えば複数のライトコマンドによって１つのゾーンに対して書き込みが要求されるユーザデータの総量が書き込み単位に達した後に、それら複数のライトコマンドに応じた書き込みを行って、ホスト２に応答するメカニズムである。書き込み単位は、１回のデータ書き込み動作でＮＡＮＤ型フラッシュメモリ５に書き込み可能なデータ量に相当する。書き込み単位は、例えば、１ページ分のデータ量に相当する。一つのメモリセルに複数ビットのデータが格納される場合には、書き込み単位は、複数ページ分のデータ量に相当し得る。

ＮＡＮＤ型フラッシュメモリ５へは、クワッドレベルセル（ＱＬＣ）方式によってデータが書き込まれ得る。ＱＬＣ方式では、メモリセル当たりに４ビットのデータが格納される。ＱＬＣ方式では、複数ステップの書き込み動作が行われる場合がある。複数ステップの書き込み動作は、例えばフォギー・ファイン書き込み動作である。

フォギー・ファイン書き込み動作は、あるブロックに含まれる複数のページ内の１つのページに書き込まれたデータの読み出しが、この１つのページに後続する１つ以上のページへのデータの書き込み後に可能となる書き込み動作である。フォギー・ファイン書き込み動作は、単一のワード線に接続されたメモリセル群に対する複数回の書き込み動作を含む。１回目の書き込み動作は各メモリセルの閾値電圧を粗く設定する書き込み動作であり、フォギー書き込み動作と称される。２回目の書き込み動作は各メモリセルの閾値電圧を調整する書き込み動作であり、ファイン書き込み動作と称される。フォギー・ファイン書き込み動作は、プログラムディスターブによる影響を低減できる。

フォギー・ファイン書き込み動作によりＮＡＮＤ型フラッシュメモリ５にデータが書き込まれる場合、書き込み単位は、４ページ分のデータ量に相当する。

図３および図４を参照して、メモリシステム３における強制応答の発動について具体的に説明する。

図３は、メモリシステム３において、強制応答を発動させることでライトコマンドに応じた処理を実行する場合の時間の例を示す。以下では、強制応答の発動が、ネームスペース毎に管理される場合を例示する。なお、強制応答の発動は、ネームスペース単位に限定されず、様々な記憶領域の単位で管理され得る。

コントローラ４は、ホスト２によって発行されたライトコマンドを受け付ける。コントローラ４は、ライトコマンドを受け付けてから、時間Ａが経過した場合、そのライトコマンドに応じた処理を強制的に開始する（すなわち、強制応答を発動する）。これにより、コントローラ４は、ライトコマンドを受け付けてから時間Ｂが経過するまでの間に、ライトコマンドに対する応答を完了できる。

図４は、メモリシステム３において、強制応答の発動の制御に用いられるパラメータの例を示す。強制応答の発動の制御に用いられるパラメータには、例えば、ｆｏｒｃｅｄ＿ｃｏｍｐｌｅｔｉｏｎ＿ｔｉｍｅとｐｒｏｃｅｓｓ＿ｔｉｍｅが含まれる。

ｆｏｒｃｅｄ＿ｃｏｍｐｌｅｔｉｏｎ＿ｔｉｍｅは、強制応答の発動の有無と、強制応答を発動する場合に、コントローラ４がライトコマンドを受け付けてから、そのライトコマンドに対する応答を完了するまでの時間の上限（図３の時間Ｂに相当）とを決定するためのパラメータである。ライトコマンドを受け付けてから、そのライトコマンドに対する応答を完了するまでの時間の上限を、強制応答完了時間（ｆｏｒｃｅｄ ｒｅｓｐｏｎｓｅ ｃｏｍｐｌｅｔｉｏｎ ｔｉｍｅ）とも称する。

メモリシステム３において、ｆｏｒｃｅｄ＿ｃｏｍｐｌｅｔｉｏｎ＿ｔｉｍｅに値を設定するか否かは任意である。ｆｏｒｃｅｄ＿ｃｏｍｐｌｅｔｉｏｎ＿ｔｉｍｅの値ｍは、ユーザによって設定された強制応答完了時間を示す。ユーザは、ｆｏｒｃｅｄ＿ｃｏｍｐｌｅｔｉｏｎ＿ｔｉｍｅの値ｍを、ホスト２からライト強制応答設定コマンドを発行することで設定する。

ライト強制応答設定コマンドは、強制応答を発動する時間の設定を要求するコマンドである。ライト強制応答設定コマンドでは、ネームスペースを特定する識別情報（ネームスペースＩＤ）と、ｆｏｒｃｅｄ＿ｃｏｍｐｌｅｔｉｏｎ＿ｔｉｍｅの値ｍが指定されている。ライト強制応答設定コマンドは、例えば、ＮＶＭｅ規格で規定されたＳｅｔ Ｆｅａｔｕｒｅｓコマンドとして実現される。以下では、ライト強制応答設定コマンドを、設定コマンドとも称する。

例えば、ｆｏｒｃｅｄ＿ｃｏｍｐｌｅｔｉｏｎ＿ｔｉｍｅの値ｍが０である場合、コントローラ４はライトコマンドに対する強制応答を発動しない。なお、設定コマンドに応じた強制応答の発動に関する設定が行われていない場合（すなわちデフォルト状態）にも、コントローラ４はライトコマンドに対する強制応答を発動しない。

また、ｆｏｒｃｅｄ＿ｃｏｍｐｌｅｔｉｏｎ＿ｔｉｍｅの値ｍが１以上である場合、コントローラ４はｆｏｒｃｅｄ＿ｃｏｍｐｌｅｔｉｏｎ＿ｔｉｍｅの値ｍを用いて、強制応答完了時間を決定する。強制応答完了時間は、ホスト２によって期待される、ライトコマンドに対する応答時間の上限を示す。強制応答完了時間は、例えば、ｍ×１００ミリ秒である。つまり、コントローラ４は、ライトコマンドを受け付けてからｍ×１００ミリ秒が経過するまでの間に、そのライトコマンドに対する応答を完了する。コントローラ４は、ｆｏｒｃｅｄ＿ｃｏｍｐｌｅｔｉｏｎ＿ｔｉｍｅの値ｍを、対応するネームスペースに含まれる複数のゾーンのそれぞれに対して共通に管理する。すなわち、１つのネームスペースに含まれる複数のゾーンには、１つのｆｏｒｃｅｄ＿ｃｏｍｐｌｅｔｉｏｎ＿ｔｉｍｅの値ｍが共通して設定される。

ｐｒｏｃｅｓｓ＿ｔｉｍｅは、強制応答を発動する場合に、コントローラ４がライトコマンドを受け付けてから、そのライトコマンドに応じた処理を強制的に開始するまでの時間（図３の時間Ａに相当）を決定するためのパラメータである。ライトコマンドを受け付けてから、そのライトコマンドに応じた処理を強制的に開始するまでの時間を、強制応答発動時間（ｆｏｒｃｅｄ ｒｅｓｐｏｎｓｅ ｔｒｉｇｇｅｒ ｔｉｍｅ）とも称する。

メモリシステム３において、ｐｒｏｃｅｓｓ＿ｔｉｍｅに値を設定するか否かは任意である。また、ｐｒｏｃｅｓｓ＿ｔｉｍｅの値ｎは、例えばメモリシステム３の出荷前に設定され得る。

ｐｒｏｃｅｓｓ＿ｔｉｍｅの値ｎが設定されている場合、コントローラ４は、設定コマンドを受け付けたことに応じて、ｆｏｒｃｅｄ＿ｃｏｍｐｌｅｔｉｏｎ＿ｔｉｍｅの値ｍとｐｒｏｃｅｓｓ＿ｔｉｍｅの値ｎとを用いて、強制応答発動時間を決定する。強制応答発動時間は、例えば、（ｍ－ｎ）×１００ミリ秒である。つまり、コントローラ４は、ライトコマンドを受け付けてから（ｍ－ｎ）×１００ミリ秒が経過した場合、そのライトコマンドに応じた処理を強制的に開始する。

なお、ｎ×１００ミリ秒は、例えば、ライトコマンドに応じた処理（書き込み処理）を強制的に開始してから、対応するユーザデータがＮＡＮＤ型フラッシュメモリ５から読み出し可能になるまでの時間（以下、処理時間（ｐｒｏｃｅｓｓ ｔｉｍｅ）とも称する）に対応する。よって、強制応答発動時間は、強制応答完了時間から処理時間を引いた時間である。

書き込み処理は、コントローラ４からＮＡＮＤ型フラッシュメモリ５へのユーザデータの転送処理、およびＮＡＮＤ型フラッシュメモリ５におけるユーザデータのメモリセルへのプログラム処理を含む。書き込み処理は、ユーザデータがＮＡＮＤ型フラッシュメモリ５から読み出し可能になったときに完了する。

したがって、メモリシステム３では、ユーザによって設定されたｆｏｒｃｅｄ＿ｃｏｍｐｌｅｔｉｏｎ＿ｔｉｍｅの値ｍに基づいて、受け付けたライトコマンドに対する強制応答の発動を制御できる。より詳しくは、コントローラ４は、ｆｏｒｃｅｄ＿ｃｏｍｐｌｅｔｉｏｎ＿ｔｉｍｅの値ｍとｐｒｏｃｅｓｓ＿ｔｉｍｅの値ｎとを用いて、強制応答完了時間と強制応答発動時間とを決定できる。コントローラ４は、ホスト２からライトコマンドを受け付けてから強制応答発動時間が経過した場合、そのライトコマンドに対応するユーザデータのＮＡＮＤ型フラッシュメモリ５への書き込みを強制的に開始する。これにより、コントローラ４は、ホスト２により期待される強制応答完了時間内に、そのライトコマンドに対して応答できる。

次いで、図５から図８を参照して、メモリシステム３において用いられる幾つかのテーブルについて説明する。

図５は、論理物理アドレス変換テーブル２２の一構成例を示す。論理物理アドレス変換テーブル２２は、ＬＢＡそれぞれとＮＡＮＤ型フラッシュメモリ５の物理アドレスそれぞれとの間のマッピングを管理する。コントローラ４は論理物理アドレス変換テーブル２２を用いて、ＬＢＡを物理アドレスに変換し得る。また、コントローラ４は論理物理アドレス変換テーブル２２を用いて、物理アドレスをＬＢＡに変換し得る。

図５に示す例では、ＬＢＡ“０”に物理アドレス“Ｘ”が、ＬＢＡ“１”に物理アドレス“Ｙ”が、ＬＢＡ“２”に物理アドレス“Ｚ”が、それぞれマッピングされている。

図６はＮＳ応答管理テーブル２３の一構成例を示す。ＮＳ応答管理テーブル２３は、１つ以上のネームスペースにそれぞれ対応する１つ以上のエントリを含み得る。各エントリは、例えば、ネームスペースＩＤフィールド、強制応答完了時間フィールド、および強制応答発動時間フィールドを含む。

あるネームスペースに対応するエントリにおいて、ネームスペースＩＤフィールドは、そのネームスペースに付与された識別情報（ネームスペースＩＤ）を示す。コントローラ４は、１つのネームスペースＩＤにより、対応する１つのネームスペースを特定可能である。

強制応答完了時間フィールドは、対応するネームスペースがライトコマンドの書き込み先を含む場合に、コントローラ４がそのライトコマンドに対して応答する時間の上限（すなわち強制応答完了時間）を示す。ネームスペースがライトコマンドの書き込み先を含むとは、ライトコマンドで指定されたＬＢＡが、そのネームスペースのＬＢＡ空間内にあることを意味する。コントローラ４は、ライトコマンドを受け付けてから、強制応答完了時間フィールドに示される時間が経過するまでの間に、そのライトコマンドに対する応答をホスト２に送信するように構成される。強制応答完了時間フィールドには、例えばミリ秒単位で時間が設定される。

強制応答発動時間フィールドは、対応するネームスペースがライトコマンドの書き込み先を含む場合に、コントローラ４がそのライトコマンドに応じた処理を開始する時間（すなわち強制応答発動時間）を示す。つまり、コントローラ４は、ライトコマンドを受け付けてから、強制応答発動時間フィールドに示される時間が経過した場合、そのライトコマンドに応じた処理を開始する。強制応答発動時間フィールドには、例えばミリ秒単位で時間が設定される。

図６に示す例では、ネームスペースＩＤ“１”に、強制応答完了時間“２００００”と、強制応答発動時間“１５０００”とが関連付けられている。

以下のＮＳ応答管理テーブル２３に関する説明では、ネームスペースＩＤフィールドに示される値を、単に、ネームスペースＩＤとも称する。ＮＳ応答管理テーブル２３の他の各フィールドに示される値、および他のテーブルの各フィールドに示される値についても同様である。

図７はコマンド応答管理テーブル２４の一構成例を示す。コマンド応答管理テーブル２４は、１つ以上のライトコマンドにそれぞれ対応する１つ以上のエントリを含み得る。各エントリは、例えば、コマンドＩＤフィールドと、発動までの時間フィールドとを含む。

あるライトコマンドに対応するエントリにおいて、コマンドＩＤフィールドは、そのライトコマンドに付与された識別情報を示す。ライトコマンドに付与された識別情報は、コマンドＩＤとも称される。コントローラ４は、１つのコマンドＩＤにより、対応する１つのライトコマンドを特定可能である。

発動までの時間フィールドは、対応するライトコマンドに応じた処理を強制的に開始するまでの残り時間を示す。具体的には、発動までの時間フィールドには、例えば、そのライトコマンドの書き込み先を含むネームスペースに対して設定された強制応答発動時間が、初期値として設定される。コントローラ４は、発動までの時間フィールドに設定された時間を、例えばタイマー１６が計測する時間の経過に応じて、減少させる。そして、発動までの時間フィールドに設定された時間が０になった場合、そのライトコマンドに応じた処理が強制的に開始される。発動までの時間フィールドには、例えばミリ秒単位で時間が設定される。

図７に示す例では、コマンドＩＤ“１１”に発動までの時間“１２００”が関連付けられ、コマンドＩＤ“１２”に発動までの時間“１００００”が関連付けられている。

図８はライト管理テーブル２６の一構成例を示す。ライト管理テーブル２６は、１つ以上のライトコマンドにそれぞれ対応する１つ以上のエントリを含み得る。各エントリは、例えば、コマンドＩＤフィールド、ＬＢＡフィールド、データ長フィールド、データバッファ情報フィールド、およびゾーンフィールドを含む。

コマンドＩＤフィールドは、対応するライトコマンドのコマンドＩＤを示す。

ＬＢＡフィールドは、対応するライトコマンドで指定されたＬＢＡを示す。このＬＢＡは、ライトコマンドに応じてユーザデータが書き込まれるべきＬＢＡ範囲の先頭のＬＢＡを示す。

データ長フィールドは、対応するライトコマンドで指定されたデータ長を示す。このデータ長は、ライトコマンドに応じて書き込まれるべきユーザデータの長さを示す。よって、ライトコマンドで指定されたＬＢＡとデータ長とを用いて、そのライトコマンドに応じてユーザデータが書き込まれるべきＬＢＡ範囲が特定可能である。

データバッファ情報フィールドは、対応するライトコマンドで指定されたデータバッファ情報を示す。このデータバッファ情報は、ホスト２において、ライトコマンドに応じて書き込まれるべきユーザデータが格納されている場所を示す。つまり、コントローラ４は、データバッファ情報で示されるホスト２内の格納場所から、ユーザデータをメモリシステム３に転送する。

ゾーンフィールドは、対応するライトコマンドで指定されたＬＢＡを含むゾーンを示す。ゾーンは、例えば、そのゾーンに割り当てられたＬＢＡ範囲の先頭のＬＢＡ（すなわち最小のＬＢＡ）で表される。ゾーンフィールドに示されるゾーンを用いて、ライト管理テーブル２６は、ライトコマンドに関する情報を、ゾーン毎に管理できる。なお、コントローラ４は、各エントリにゾーンフィールドを設ける代わりに、ゾーン毎の複数のライト管理テーブル２６を用いてもよい。

（比較例に係るメモリシステムの動作）
ここで、２つの比較例に係るメモリシステムを用いて、ライトコマンドに応じた動作例を説明する。

図９は、第１比較例に係るメモリシステム３Ａにおけるライトコマンドに応じた動作例を示すブロック図である。第１比較例のメモリシステム３Ａは、例えば、本実施形態のメモリシステム３と同様のシステム構成を有している。

メモリシステム３Ａは、ホスト２Ａによって発行された１つのライトコマンドを受け付ける毎に、ライトコマンドに応じた処理を行って、応答をホスト２Ａに返すように構成される。メモリシステム３ＡのＣＰＵ１２Ａは、コマンド受付部１２１Ａおよびライト制御部１２３Ａとして機能する。

ホスト２Ａは、例えば、サブミッションキュー（ＳＱ）４０１Ａ、コンプリーションキュー（ＣＱ）４０２Ａ、およびデータバッファ４０３Ａを備える。

サブミッションキュー４０１Ａは、メモリシステム３Ａに対して発行するコマンドをホスト２Ａがそれぞれに書き込む複数のスロットを含む。ホスト２Ａがコマンドを書き込むべきサブミッションキュー４０１Ａ内の位置（すなわちスロット）は、ＳＱ Ｔａｉｌポインタで示される。メモリシステム３Ａがコマンドをフェッチすべきサブミッションキュー４０１Ａ内の位置は、ＳＱ Ｈｅａｄポインタで示される。

コンプリーションキュー４０２Ａは、コマンドに対する応答をメモリシステム３Ａがそれぞれに書き込む複数のスロットを含む。メモリシステム３Ａが応答を書き込むべきコンプリーションキュー４０２Ａ内の位置は、ＣＱ Ｔａｉｌポインタで示される。ホスト２Ａが応答をフェッチすべきコンプリーションキュー４０２Ａ内の位置は、ＣＱ Ｈｅａｄポインタで示される。

データバッファ４０３Ａは、メモリシステム３ＡのＮＡＮＤ型フラッシュメモリ５Ａに書き込まれるべきユーザデータを一時的に記憶する記憶領域である。

メモリシステム３Ａおよびホスト２Ａの具体的な動作例について以下に説明する。ここでは、説明を分かりやすくするために、サブミッションキュー４０１Ａに書き込まれるコマンドがライトコマンドのみである場合を例示する。

まず、ホスト２Ａは、メモリシステム３ＡのＮＡＮＤ型フラッシュメモリ５Ａに書き込まれるべきユーザデータを、データバッファ４０３Ａに格納する。そして、ホスト２Ａは、サブミッションキュー４０１Ａ内のＳＱ Ｔａｉｌポインタが示す位置に、ライトコマンドを書き込む（すなわち、ライトコマンドを発行する）。このライトコマンドは、データバッファ４０３Ａに格納されたユーザデータの書き込みを要求するライトコマンドである。

次いで、ホスト２Ａは、ＳＱ Ｔａｉｌポインタに１を加算する。なお、ＳＱ Ｔａｉｌポインタに１を加算した値が、サブミッションキュー４０１Ａのスロット数（すなわちキューサイズ）に達する場合、ホスト２ＡはＳＱ Ｔａｉｌポインタに０を設定する。そして、ホスト２Ａは、更新したＳＱ Ｔａｉｌポインタの値をメモリシステム３ＡのＳＱ Ｔａｉｌ ｄｏｏｒｂｅｌｌレジスタに書き込む。

メモリシステム３Ａのコマンド受付部１２１Ａは、サブミッションキュー４０１Ａ内のＳＱ Ｈｅａｄポインタが示す位置から、ライトコマンドをフェッチする（図９中の（１））。ＳＱ ＨｅａｄポインタとＳＱ Ｔａｉｌポインタとに差がある場合、コマンド受付部１２１Ａはサブミッションキュー４０１Ａからライトコマンドをフェッチ可能である。コマンド受付部１２１Ａは、ＳＱ Ｈｅａｄポインタに１を加算する。なお、ＳＱ Ｈｅａｄポインタに１を加算した値が、サブミッションキュー４０１Ａのスロット数に達する場合、コマンド受付部１２１ＡはＳＱ Ｈｅａｄポインタに０を設定する。コマンド受付部１２１Ａは、フェッチされたライトコマンドをライト制御部１２３Ａに送出する（図９中の（２））。

ライト制御部１２３Ａは、コマンド受付部１２１Ａによって送出されたライトコマンドに応じて、ＮＡＮＤ型フラッシュメモリ５Ａに書き込まれるべきユーザデータを、データバッファ４０３ＡからＤＲＡＭ６Ａに転送する。ライト制御部１２３Ａは、転送されたユーザデータをＮＡＮＤ型フラッシュメモリ５Ａに書き込む（すなわちプログラムする）（図９中の（３））。そして、ライト制御部１２３Ａは、書き込まれたユーザデータが読み出し可能になった場合、対応するライトコマンドに応じた処理の完了をコマンド受付部１２１Ａに通知する（図９中の（４））。

コマンド受付部１２１Ａは、ライト制御部１２３Ａによる通知に応じて、対応するライトコマンドの完了通知を、コンプリーションキュー４０２Ａ内のＣＱ Ｔａｉｌポインタが示す位置に書き込み、割り込みを発行する（図９中の（５））。コマンド受付部１２１Ａは、割り込みを発行することにより、処理されるべき新たな完了通知がコンプリーションキュー４０２Ａにあることを、ホスト２Ａに通知する。また、コマンド受付部１２１ＡはＣＱ Ｔａｉｌポインタに１を加算する。なお、ＣＱ Ｔａｉｌポインタに１を加算した値が、コンプリーションキュー４０２Ａのスロット数に達する場合、コマンド受付部１２１ＡはＣＱ Ｔａｉｌポインタに０を設定する。

ホスト２Ａは、コマンド受付部１２１Ａによって発行された割り込みに応じて、コンプリーションキュー４０２Ａ内のＣＱ Ｈｅａｄポインタが示す位置から、完了通知をフェッチする。ホスト２ＡはＣＱ Ｈｅａｄポインタに１を加算する。なお、ＣＱ Ｈｅａｄポインタに１を加算した値が、コンプリーションキュー４０２Ａのスロット数に達する場合、ホスト２ＡはＣＱ Ｈｅａｄポインタに０を設定する。ホスト２Ａは、更新したＣＱ Ｈｅａｄポインタをメモリシステム３ＡのＣＱ Ｈｅａｄ ｄｏｏｒｂｅｌｌレジスタに書き込む。ホスト２Ａは、メモリシステム３Ａから受信した割り込みをクリアする。そして、ホスト２Ａは、フェッチされた完了通知に基づき、書き込みが完了したユーザデータが格納されているデータバッファ４０３Ａ内の領域を解放する。

以上の動作により、第１比較例のメモリシステム３Ａは、ホスト２Ａから１つのライトコマンドを受け付ける毎に、ライトコマンドに応じた処理を行って、応答（完了通知）をホスト２Ａに返す。これにより、第１比較例のメモリシステム３Ａは、ホスト２Ａによって期待される時間内にライトコマンドに対して応答し得る。

図１０は、第２比較例に係るメモリシステム３Ｂにおけるライトコマンドに応じた動作例を示すブロック図である。第２比較例のメモリシステム３Ｂは、例えば、本実施形態のメモリシステム３と同様のシステム構成を有している。

メモリシステム３Ｂは、複数のライトコマンドによって１つのゾーンに対して書き込みが要求されるユーザデータの総量が書き込み単位に達した後に、書き込み単位のユーザデータをＮＡＮＤ型フラッシュメモリ５Ｂに書き込み、複数のライトコマンドそれぞれに対する応答をホスト２Ｂに返すように構成される。メモリシステム３ＢのＣＰＵ１２Ｂは、コマンド受付部１２１Ｂおよびライト制御部１２３Ｂとして機能する。

ホスト２Ｂの構成および動作は、図９を参照して前述した第１比較例におけるホスト２Ａと同様である。なお、ホスト２Ｂは、１つのライトコマンドを発行した後に、そのライトコマンドに対する応答が得られる前に、後続するライトコマンドを発行し得る。これは、ホスト２Ｂが、１つのライトコマンドに対する応答を待って次のライトコマンドを発行するように構成されたならば、複数のライトコマンドによって書き込みが要求されるユーザデータの総量が書き込み単位に達した後に応答するメモリシステム３Ｂとの間で、デッドロックが発生する可能性があるためである。

以下では、メモリシステム３Ｂの動作について、第１比較例のメモリシステム３Ａと異なる点について主に説明する。

メモリシステム３Ｂのコマンド受付部１２１Ｂは、サブミッションキュー４０１Ｂ内のＳＱ Ｈｅａｄポインタが示す位置から、ライトコマンドをフェッチする（図１０中の（１））。コマンド受付部１２１Ｂは、フェッチされたライトコマンドをライト制御部１２３Ｂに送出する（図１０中の（２））。

ライト制御部１２３Ｂは、コマンド受付部１２１Ｂによって送出されたライトコマンドから、ライトコマンドで指定されたコマンドＩＤ、ＬＢＡ、データ長、およびデータバッファ情報を取得する。ライト制御部１２３Ｂは、取得されたＬＢＡを含むゾーンを特定する。ライト制御部１２３Ｂは、取得されたコマンドＩＤ、ＬＢＡ、データ長、およびデータバッファ情報と、特定されたゾーンとを用いて、ライト管理テーブル２６Ｂを更新する（図１０中の（３））。ライト制御部１２３Ｂはライト管理テーブル２６Ｂを用いて、１つのゾーンに対する書き込み単位のユーザデータが、ホスト２Ｂのデータバッファ４０３Ｂに格納されているかどうかを判定する。

１つのゾーンに対する書き込み単位のユーザデータが、ホスト２Ｂのデータバッファ４０３Ｂに格納されていない場合、ライト制御部１２３ＢはＮＡＮＤ型フラッシュメモリ５Ｂへのユーザデータの書き込みを行わない。１つのゾーンに対する書き込み単位のユーザデータが、ホスト２Ｂのデータバッファ４０３Ｂに格納されていない間、コマンド受付部１２１Ｂはサブミッションキュー４０１Ｂからのライトコマンドのフェッチを繰り返し行い得る。

１つのゾーンに対する書き込み単位のユーザデータがデータバッファ４０３Ｂに格納されている場合、ライト制御部１２３Ｂは、書き込み単位のユーザデータをデータバッファ４０３ＢからＮＡＮＤ型フラッシュメモリ５Ｂに転送し、転送された書き込み単位のユーザデータをＮＡＮＤ型フラッシュメモリ５Ｂに書き込む（プログラムする）（図１０中の（４））。なお、転送される書き込み単位のユーザデータはＤＲＡＭ６Ｂにバッファされてもよい。そして、ライト制御部１２３Ｂは、対応するユーザデータがＮＡＮＤ型フラッシュメモリ５Ｂから読み出し可能になったライトコマンドがある場合、そのライトコマンドに応じた処理の完了を、コマンド受付部１２１Ｂに通知する（図１０中の（５））。ライト制御部１２３Ｂは、書き込み単位のユーザデータに対応する複数のライトコマンドそれぞれに応じた処理の完了を、コマンド受付部１２１Ｂに通知する。

コマンド受付部１２１Ｂは、ライト制御部１２３Ｂによる通知に応じて、対応するライトコマンドの完了通知を、コンプリーションキュー４０２Ｂ内のＣＱ Ｔａｉｌポインタが示す位置に書き込み、割り込みを発行する（図１０中の（６））。割り込みを発行した後のコマンド受付部１２１Ｂおよびホスト２Ｂによる動作は、第１比較例のコマンド受付部１２１Ａおよびホスト２Ａによる動作と同様である。

以上の動作により、第２比較例のメモリシステム３Ｂは、ホスト２Ｂから、複数のライトコマンドによって１つのゾーンに対して書き込みが要求されるユーザデータの総量が書き込み単位に達した場合に、書き込み単位のユーザデータをＮＡＮＤ型フラッシュメモリ５Ｂ（より詳しくは当該ゾーンに対応するＮＡＮＤ型フラッシュメモリ５Ｂの記憶領域）に書き込む。そして、メモリシステム３Ｂは、複数のライトコマンドそれぞれに対する応答をホスト２Ｂに返す。

１つのライトコマンドに応じて書き込まれるべきユーザデータのサイズは、例えば、ＮＡＮＤ型フラッシュメモリ５Ｂに対する書き込み単位よりも小さい。メモリシステム３Ｂは、１つのゾーンに対する書き込み単位のユーザデータがデータバッファ４０３Ｂに格納された場合に、その書き込み単位のユーザデータをゾーンに書き込む。これにより、メモリシステム３Ｂは、ＮＡＮＤ型フラッシュメモリ５Ｂの記憶領域を効率的に利用できる。

メモリシステム３Ｂの動作は、Ｄｅｌａｙｅｄ Ｗｒｉｔｅ Ｃｏｍｐｌｅｔｉｏｎに相当する。Ｄｅｌａｙｅｄ Ｗｒｉｔｅ Ｃｏｍｐｌｅｔｉｏｎでは、書き込み単位のユーザデータに対応する複数のライトコマンドを受け付けるまで、各々のライトコマンドに対応する書き込みおよび応答が遅延し得る。例えば、ホスト２Ｂが書き込み単位未満のユーザデータの書き込みを要求する第１ライトコマンドを発行した後に、後続するライトコマンドを発行しない場合、書き込み単位のユーザデータがデータバッファ４０３Ｂに格納されない。このことで、第１ライトコマンドに応じたデータ書き込みが開始されず、ホスト２Ｂへの応答が遅れる可能性がある。

メモリシステム３Ｂが、ホスト２Ｂから１つのライトコマンドを受け付けたことに応じて、即座にそのライトコマンドに対応する書き込みおよび応答を行わないことで、ホスト２Ｂは期待する時間内にライトコマンドに対する応答を得られない可能性がある。その場合、ライトコマンドがストールしてしまう可能性があり、ホスト２Ｂからメモリシステム３Ｂへのユーザデータの書き込みが機能しなくなるという不具合が発生し得る。

しかしながら、１つのライトコマンドを受け付けたことに応じて、即座にそのライトコマンドに対応する書き込みおよび応答を行うことは、Ｄｅｌａｙｅｄ Ｗｒｉｔｅ Ｃｏｍｐｌｅｔｉｏｎと相反する。

そのため、本実施形態のメモリシステム３は、Ｄｅｌａｙｅｄ Ｗｒｉｔｅ Ｃｏｍｐｌｅｔｉｏｎによる書き込みを行いながら、ホスト２によって期待される時間内にライトコマンドに対して応答するように構成される。具体的には、メモリシステム３のコントローラ４は、受け付け後の経過時間が強制応答発動時間に達したライトコマンドがある場合、そのライトコマンドに対応するユーザデータを、ライトコマンドで指定されたＬＢＡを含むゾーンに対応するＮＡＮＤ型フラッシュメモリ５の記憶領域ではなく、ＮＡＮＤ型フラッシュメモリ５に設けられた共有ライトバッファに書き込む。そして、コントローラ４は、ライトコマンドで指定されたＬＢＡを含むゾーンを、クローズ状態に遷移させる。強制応答発動時間は、ホスト２によって期待される時間（強制応答完了時間）内に、ライトコマンドに応じた処理を完了できるように設定される。そのため、コントローラ４は、ホスト２によって期待される時間内にライトコマンドに対して応答できる。

また、対応するライトコマンドの受け付け後の経過時間が強制応答発動時間に達する前に、データバッファ４０３に格納された１つのゾーンに書き込まれるべきユーザデータの総量が書き込み単位に達した場合には、コントローラ４は、その書き込み単位のユーザデータをゾーンに書き込む。つまり、コントローラ４はＤｅｌａｙｅｄ Ｗｒｉｔｅ Ｃｏｍｐｌｅｔｉｏｎによる書き込みを行う。

したがって、コントローラ４は、ライトコマンドに対してホスト２によって期待される時間内に応答しながら、ＮＡＮＤ型フラッシュメモリ５の記憶領域を効率的に利用できる。これにより、Ｄｅｌａｙｅｄ Ｗｒｉｔｅ Ｃｏｍｐｌｅｔｉｏｎと、ＱＬＣフラッシュメモリのような複数ステップの書き込み動作が必要なフラッシュメモリとの組み合わせによる低コストのメモリシステム３を提供できる。加えて、既存のソフトウェアスタックとの互換性も維持できる。

図１１から図１３を参照して、本実施形態のメモリシステム３の具体的な動作例を説明する。

図１１は、メモリシステム３における、ライト強制応答設定コマンド（設定コマンド）に応じた動作例を示すブロック図である。

ホスト２は設定コマンドをメモリシステム３に送信（発行）する（図１１中の（１））。設定コマンドでは、例えば、ネームスペースＩＤと、ｆｏｒｃｅｄ＿ｃｏｍｐｌｅｔｉｏｎ＿ｔｉｍｅの値ｍとが指定される。

メモリシステム３のコマンド受付部１２１は、ホスト２によって送信された設定コマンドを受信する。そして、コマンド受付部１２１は、設定コマンドを強制応答管理部１２２に送出する（図１１中の（２））。

強制応答管理部１２２は設定コマンドに応じて、ＮＳ応答管理テーブル２３を更新する（図１１中の（３））。強制応答管理部１２２は、設定コマンドで指定されたｆｏｒｃｅｄ＿ｃｏｍｐｌｅｔｉｏｎ＿ｔｉｍｅの値ｍを用いて、強制応答完了時間と強制応答発動時間とを決定する。そして、強制応答管理部１２２は、設定コマンドで指定されたネームスペースＩＤに関連付けられた強制応答完了時間と強制応答発動時間とを示すエントリを生成し、ＮＳ応答管理テーブル２３に追加する。

より具体的には、まず、強制応答管理部１２２は、設定コマンドで指定されたネームスペースＩＤとｆｏｒｃｅｄ＿ｃｏｍｐｌｅｔｉｏｎ＿ｔｉｍｅの値ｍとを取得する。ここでは、取得されたネームスペースＩＤで特定されるネームスペースを、対象ネームスペースと称する。

ｆｏｒｃｅｄ＿ｃｏｍｐｌｅｔｉｏｎ＿ｔｉｍｅの値ｍが１以上である場合、強制応答管理部１２２は、対象ネームスペースが書き込み先であるライトコマンドに対して、ｆｏｒｃｅｄ＿ｃｏｍｐｌｅｔｉｏｎ＿ｔｉｍｅの値ｍに基づく強制応答完了時間内に応答するように、ＮＳ応答管理テーブル２３を更新する。より詳しくは、強制応答管理部１２２は強制応答完了時間として、例えば、ｍ×１００ミリ秒を算出する。

強制応答管理部１２２は、ｐｒｏｃｅｓｓ＿ｔｉｍｅの値ｎを取得する。ｐｒｏｃｅｓｓ＿ｔｉｍｅの値ｎは例えばメモリシステム３の出荷前に決定されている。ｐｒｏｃｅｓｓ＿ｔｉｍｅの値ｎは、例えばＮＡＮＤ型フラッシュメモリ５に格納されている。そして、強制応答管理部１２２は強制応答発動時間として、例えば、（ｍ－ｎ）×１００ミリ秒を算出する。なお、ここでは、ｍおよびｎが１００ミリ秒を単位とする時間で指定される例を示したが、ｍおよびｎは、強制応答完了時間と強制応答発動時間とを算出可能な値であれば、どのような単位の値で表されてもよい。

次いで、強制応答管理部１２２は、算出された強制応答完了時間および強制応答発動時間が有効な値であるか否かを判定する。例えば、算出された強制応答完了時間が、ＮＡＮＤ型フラッシュメモリ５に対するプログラム時間ｔＰｒｏｇよりも短い場合、強制応答管理部１２２は、強制応答完了時間が無効な値であると判断する。例えば、算出された強制応答発動時間が０以下の値である場合（すなわちｍがｎ以下である場合）、強制応答管理部１２２は、強制応答発動時間が無効な値であると判断する。また、例えば、算出された強制応答完了時間が、ＮＶＭｅ規格で定められるＦｉｎｉｓｈ Ｒｅｃｏｍｍｅｎｄｅｄ Ｌｉｍｉｔ（ＦＲＬ）を超える場合、強制応答管理部１２２は、強制応答完了時間が無効な値であると判断する。ＦＲＬは、メモリシステム３の内部パラメータである。ＦＲＬは、オープン状態に遷移したゾーンがフル状態になるまでの限界の時間を示す。

算出された強制応答完了時間および強制応答発動時間の少なくとも一方が無効な値である場合、強制応答管理部１２２は、設定コマンドのエラーをホスト２に通知する。

算出された強制応答完了時間および強制応答発動時間が有効な値である場合、強制応答管理部１２２は、取得されたネームスペースＩＤと、算出された強制応答完了時間および強制応答発動時間とを示すエントリを、ＮＳ応答管理テーブル２３に追加する。なお、取得されたネームスペースＩＤに対応するエントリがＮＳ応答管理テーブル２３に既にある場合には、そのエントリを、算出された強制応答完了時間および強制応答発動時間を用いて更新する。

また、設定コマンドで指定されるｆｏｒｃｅｄ＿ｃｏｍｐｌｅｔｉｏｎ＿ｔｉｍｅの値ｍが０である場合、強制応答管理部１２２は、強制応答を発動しないように、ＮＳ応答管理テーブル２３を更新する。より詳しくは、ｆｏｒｃｅｄ＿ｃｏｍｐｌｅｔｉｏｎ＿ｔｉｍｅの値ｍが０であって、設定コマンドで指定されるネームスペースＩＤに対応するエントリがＮＳ応答管理テーブル２３にある場合、強制応答管理部１２２は、そのエントリをＮＳ応答管理テーブル２３から削除する。また、ｆｏｒｃｅｄ＿ｃｏｍｐｌｅｔｉｏｎ＿ｔｉｍｅの値ｍが０であって、設定コマンドで指定されるネームスペースＩＤに対応するエントリがＮＳ応答管理テーブル２３にない場合、強制応答管理部１２２は、そのネームスペースＩＤに対応するエントリをＮＳ応答管理テーブル２３に追加しない。

以上の構成により、メモリシステム３は、ホスト２から受信した設定コマンドに応じて、ライトコマンドに対する強制応答の発動をネームスペース毎に制御できる。

図１２は、メモリシステム３における、ライト強制応答確認コマンドに応じた動作例を示すブロック図である。ライト強制応答確認コマンドは、ライトコマンドに対して強制応答が発動されるまでの時間に関する情報の提供を要求するコマンドである。ライト強制応答確認コマンドは、例えば、ＮＶＭｅ規格で規定されたＧｅｔ Ｆｅａｔｕｒｅｓコマンドとして実現される。以下では、ライト強制応答確認コマンドを、確認コマンドとも称する。

ホスト２は確認コマンドをメモリシステム３に送信する（図１２中の（１））。確認コマンドでは、例えば、ネームスペースＩＤが指定される。

メモリシステム３のコマンド受付部１２１は、ホスト２によって送信された確認コマンドを受信する。そして、コマンド受付部１２１は、確認コマンドを強制応答管理部１２２に送出する（図１２中の（２））。

強制応答管理部１２２は確認コマンドに応じて、ＮＳ応答管理テーブル２３から、強制応答が発動される時間に関する情報を取得する（図１２中の（３））。具体的には、まず、強制応答管理部１２２は、確認コマンドで指定されたネームスペースＩＤを取得する。強制応答管理部１２２は、ＮＳ応答管理テーブル２３内の、取得されたネームスペースＩＤを含むエントリを特定する。そして、強制応答管理部１２２は、特定したエントリから、強制応答完了時間と強制応答発動時間の少なくとも一方を取得する。

強制応答管理部１２２は、取得された強制応答完了時間と強制応答発動時間の少なくとも一方を用いて、強制応答が発動される時間に関する情報を生成し、コマンド受付部１２１に送出する（図１２中の（４））。この情報は、例えば、強制応答完了時間と強制応答発動時間の少なくとも一方を示す。あるいは、この情報は、強制応答完了時間と強制応答発動時間の少なくとも一方に関連する情報（例えば、ｆｏｒｃｅｄ＿ｃｏｍｐｌｅｔｉｏｎ＿ｔｉｍｅの値ｍ、ｐｒｏｃｅｓｓ＿ｔｉｍｅの値ｎ）を示していてもよい。

そして、コマンド受付部１２１は、強制応答が発動される時間に関する情報を含む応答を、ホスト２に送信する（図１２中の（５））。

以上の構成により、メモリシステム３は、ホスト２から受信した確認コマンドに応じて、指定されたネームスペースに対応する強制応答が発動される時間に関する情報を、ホスト２に提供できる。

図１３は、メモリシステム３における、ライトコマンドに応じた動作例を示すブロック図である。

メモリシステム３のコントローラ４は、Ｄｅｌａｙｅｄ Ｗｒｉｔｅ Ｃｏｍｐｌｅｔｉｏｎによる書き込みを行いながら、ライトコマンドの受け付け後の経過時間が強制応答発動時間に達した場合には、対応するユーザデータのＮＡＮＤ型フラッシュメモリ５への書き込みを強制的に開始するように構成される。コントローラ４は、書き込まれたユーザデータの読み出しが可能になった場合、対応するライトコマンドに応じた処理が完了したことを示す応答をホスト２に送信する。

また、コントローラ４は、少なくとも１つのゾーンに対応するＮＡＮＤ型フラッシュメモリ５内の少なくとも１つの記憶領域（ＮＡＮＤゾーン５１と称する）と、少なくとも１つの共有ライトバッファ５２とを管理する。ＮＡＮＤゾーン５１は、ＮＡＮＤ型フラッシュメモリ５の記憶領域を論理的に分割した記憶領域である。共有ライトバッファ５２は、少なくとも１つのＮＡＮＤゾーン５１に書き込まれるべきユーザデータを不揮発に記憶する記憶領域である。

少なくとも１つのＮＡＮＤゾーン５１のそれぞれは、例えば、少なくとも１つの共有ライトバッファ５２のいずれかに関連付けられている。また、１つの共有ライトバッファ５２は、１つ以上のＮＡＮＤゾーン５１に関連付けられ得る。つまり、１つの共有ライトバッファ５２は、１つ以上のＮＡＮＤゾーン５１によって共有され得る。ＮＡＮＤゾーン５１と共有ライトバッファ５２との対応を示す情報は、例えばＤＲＡＭ６に格納される。

ホスト２の構成および動作は、第１比較例におけるホスト２Ａおよび第２比較例におけるホスト２Ｂと同様である。

以下では、メモリシステム３の動作について、第１比較例のメモリシステム３Ａおよび第２比較例のメモリシステム３Ｂと異なる点について主に説明する。

メモリシステム３のコマンド受付部１２１は、サブミッションキュー４０１内のＳＱ Ｈｅａｄポインタが示す位置から、ライトコマンドをフェッチする（図１３中の（１））。ライトコマンドは、少なくとも１つのゾーンのいずれかに書き込まれるべきユーザデータに関連付けられている。より詳しくは、ライトコマンドでは、例えば、コマンドＩＤ、ＬＢＡ、データ長、データバッファ情報、およびネームスペースＩＤが指定されている。

コマンド受付部１２１は、フェッチされたライトコマンドをライト制御部１２３に送出する（図１３中の（２））。以下では、フェッチされたライトコマンドを、第１対象ライトコマンドとも称する。

ライト制御部１２３は、第１対象ライトコマンドで指定されたコマンドＩＤ、ＬＢＡ、データ長、およびデータバッファ情報を取得する。ライト制御部１２３は、取得されたＬＢＡを含むゾーンを特定する。ライト制御部１２３は、取得されたコマンドＩＤ、ＬＢＡ、データ長、およびデータバッファ情報と、特定されたゾーンとを用いて、ライト管理テーブル２６を更新する（図１３中の（３））。そして、ライト制御部１２３はライト管理テーブル２６を用いて、１つのゾーンに対する書き込み単位のユーザデータが、ホスト２のデータバッファ４０３に格納されているかどうかを判定する。

１つのゾーンに対する書き込み単位のユーザデータがデータバッファ４０３に格納されている場合、ライト制御部１２３は、書き込み単位のユーザデータをデータバッファ４０３からＮＡＮＤ型フラッシュメモリ５に転送し、転送された書き込み単位のユーザデータをＮＡＮＤ型フラッシュメモリ５内のＮＡＮＤゾーン５１（ここではＮＡＮＤゾーン５１１）に書き込む（プログラムする）（図１３中の（４））。なお、転送される書き込み単位のユーザデータはＤＲＡＭ６にバッファされてもよい。書き込み単位のユーザデータは、例えば、複数のライトコマンドに応じてそれぞれ書き込まれるべき複数のユーザデータを合わせたデータである。複数のライトコマンドは第１対象ライトコマンドを含んでいる。

そして、ライト制御部１２３は、対応するユーザデータがＮＡＮＤ型フラッシュメモリ５から読み出し可能になったライトコマンドがある場合、そのライトコマンドに応じた処理の完了を、コマンド受付部１２１に通知する（図１３中の（５））。ライト制御部１２３は、書き込み単位のユーザデータに対応する複数のライトコマンドそれぞれに応じた処理の完了を、コマンド受付部１２１に通知する。また、ライト制御部１２３は、複数のライトコマンドそれぞれに対応するエントリを、ライト管理テーブル２６から削除する（図１３中の（６））。

コマンド受付部１２１は、ライト制御部１２３による通知を受け取る毎に、対応するライトコマンドに応じた処理が完了したことを示す応答をホスト２に送信する。より具体的には、コマンド受付部１２１は、ライト制御部１２３による通知に応じて、対応するライトコマンドの完了通知を、コンプリーションキュー４０２内のＣＱ Ｔａｉｌポインタが示す位置に書き込み、割り込みを発行する（図１３中の（７））。ライト制御部１２３による通知は、例えば、処理が完了したライトコマンドのコマンドＩＤを含んでいる。割り込みを発行した後のコマンド受付部１２１およびホスト２による動作は、第１比較例のコマンド受付部１２１Ａおよびホスト２Ａによる動作と同様である。

なお、ユーザデータの書き込み（プログラム）でエラーが発生した場合、ライト制御部１２３およびコマンド受付部１２１は、対応するライトコマンドに応じた処理でエラーが発生したことを示す応答をホスト２に送信する。つまり、コマンド受付部１２１は、ライトコマンドに対するエラー通知を、コンプリーションキュー４０２内のＣＱ Ｔａｉｌポインタが示す位置に書き込む。

また、１つのゾーンに対する書き込み単位のユーザデータが、ホスト２のデータバッファ４０３に格納されていない場合、ライト制御部１２３はＮＡＮＤ型フラッシュメモリ５へのユーザデータの書き込みを行わない。また、ライト制御部１２３は、第１対象ライトコマンドの管理を強制応答管理部１２２に指示する（図１３中の（８））。この指示には、例えば、第１対象ライトコマンドで指定されたコマンドＩＤとネームスペースＩＤとが含まれる。

強制応答管理部１２２は、ライト制御部１２３による指示に応じて、ＮＳ応答管理テーブル２３において、指示内のネームスペースＩＤに対応するエントリを特定する。強制応答管理部１２２は、特定したエントリから強制応答発動時間を取得する（図１３中の（９））。つまり、強制応答管理部１２２はＮＳ応答管理テーブル２３から、第１対象ライトコマンドに応じた処理が強制的に開始されるべき強制応答発動時間を取得する。

次いで、強制応答管理部１２２は、ライト制御部１２３による指示内のコマンドＩＤと、取得された強制応答発動時間とを含むエントリを、コマンド応答管理テーブル２４に追加する（図１３中の（１０））。強制応答発動時間は、第１対象ライトコマンドに応じた処理が強制的に開始されるまでの残り時間（すなわち、発動までの時間）の初期値として用いられる。

強制応答管理部１２２は、コマンド応答管理テーブル２４内の各エントリに含まれる発動までの時間を、例えばタイマー１６が計測する時間の経過に応じて、減少させる。そして、発動までの時間が０になった場合（つまり、対応するライトコマンドを受け付けてから強制応答発動時間が経過した場合）、強制応答管理部１２２は、対応するライトコマンドに応じた処理を強制的に開始することを、ライト制御部１２３に指示する（図１３中の（１１））。この指示には、例えば、発動までの時間が０になったエントリ内のコマンドＩＤが含まれる。以下では、発動までの時間が０になったエントリによって示されるライトコマンド（すなわち、対応する処理が強制的に開始されるべきライトコマンド）を、第２対象ライトコマンドと称する。

ライト制御部１２３は、強制応答管理部１２２による指示に応じて、指示内のコマンドＩＤを含むエントリをライト管理テーブル２６から取得する（図１３中の（１２））。以下では、指示内のコマンドＩＤを含むエントリを第１エントリと称する。また、第１エントリで示されるゾーンに対応するＮＡＮＤゾーン５１が、ＮＡＮＤゾーン５１２であることを想定する。ライト制御部１２３は、第１エントリを用いて、第２対象ライトコマンドに応じて書き込まれるべきユーザデータを、データバッファ４０３からＮＡＮＤ型フラッシュメモリ５に転送する（図１３中の（１３））。なお、転送されるユーザデータはＤＲＡＭ６にバッファされてもよい。

ライト制御部１２３は、転送されたユーザデータをパディング付きでＮＡＮＤ型フラッシュメモリ５の共有ライトバッファ５２（ここでは共有ライトバッファ５２１）に書き込む（図１３中の（１３））。ライト制御部１２３は、第１エントリに含まれるＬＢＡ、データ長、およびデータバッファ情報を用いることで、第２対象ライトコマンドに応じて書き込まれるべきユーザデータを特定できる。ユーザデータが書き込まれる共有ライトバッファ５２１は、このユーザデータが本来書き込まれるべきＮＡＮＤゾーン５１（ここではＮＡＮＤゾーン５１２）に関連付けられている。また、ユーザデータをパディング付きで書き込むとは、ユーザデータとパディング用のデータとで構成される書き込み単位のデータを書き込むことを意味する。

共有ライトバッファ５２へのデータの書き込みにはＱＬＣ方式が用いられてもよい。共有ライトバッファ５２へのデータの書き込みには、メモリセル当たりに１ビットのデータが格納されるシングルレベルセル（ＳＬＣ）方式が用いられてもよい。

なお、ライト管理テーブル２６に、第１エントリで示されるゾーンと同一のゾーンを含む１つ以上のエントリがある場合、ライト制御部１２３は、第１エントリとそれら１つ以上のエントリとを用いて、対応する複数のライトコマンドに応じてそれぞれ書き込まれるべき複数のユーザデータを、データバッファ４０３からＮＡＮＤ型フラッシュメモリ５に転送し、転送された複数のユーザデータをパディング付きで共有ライトバッファ５２１に書き込んでもよい（図１３中の（１３））。

ここで、ＮＡＮＤゾーン５１２とは別のＮＡＮＤゾーン５１１も共有ライトバッファ５２１に関連付けられている場合のライト制御部１２３による動作について説明する。この場合、ライト制御部１２３は、ライト管理テーブル２６内の、その別のＮＡＮＤゾーン５１１に対応するゾーンをそれぞれ含む１つ以上のエントリをさらに用いる。ライト制御部１２３は、対応する１つ以上のライトコマンドに応じてそれぞれ書き込まれるべき１つ以上のユーザデータを特定してもよい。そして、ライト制御部１２３は、特定された１つ以上のユーザデータを、前述したデータバッファ４０３からの転送および共有ライトバッファ５２１への書き込みの対象となるユーザデータに含めてもよい。その際、コマンド応答管理テーブル２４で管理される１つ以上のライトコマンドにそれぞれ対応する発動までの時間が考慮されてもよい。例えば、発動までの時間が閾値未満であるライトコマンドに対応するユーザデータのみを、前述したデータバッファ４０３からの転送および共有ライトバッファ５２１への書き込みの対象となるユーザデータに含めてもよい。

例えば、第２対象ライトコマンドを受け付けてから強制応答発動時間が経過する前に、コマンド受付部１２１が、ＮＡＮＤゾーン５１２とは別のＮＡＮＤゾーン５１１に対応するゾーンを対象とするライトコマンドを、サブミッションキュー４０１からフェッチした場合について説明する。２つのＮＡＮＤゾーン５１１，５１２はいずれも共有ライトバッファ５２１に関連付けられている。以下では、フェッチされた、ＮＡＮＤゾーン５１１に対応するゾーンを対象とするライトコマンドを、第３対象ライトコマンドと称する。第３対象ライトコマンドは、ライト管理テーブル２６およびコマンド応答管理テーブル２４を用いて管理されている。

ライト制御部１２３は、第２対象ライトコマンドを受け付けてから強制応答発動時間が経過した場合、第２対象ライトコマンドに応じて書き込まれるべきユーザデータと、第３対象ライトコマンドに応じて書き込まれるべきユーザデータとを、データバッファ４０３からＮＡＮＤ型フラッシュメモリ５に転送する。そして、ライト制御部１２３は、転送されたユーザデータを含むデータを共有ライトバッファ５２１に書き込む。より詳しくは、転送されたユーザデータのサイズが、書き込み単位に相当する場合、ライト制御部１２３は、転送されたユーザデータを共有ライトバッファ５２１に書き込む。また、転送されたユーザデータのサイズが、書き込み単位未満である場合、ライト制御部１２３は、転送されたユーザデータをパディング付きで共有ライトバッファ５２１に書き込む。

このように、強制応答発動時間が経過した第２対象ライトコマンドが対象とするゾーンに対応するＮＡＮＤゾーン５１（ここではＮＡＮＤゾーン５１２）と、第３対象ライトコマンドが対象とするゾーンに対応する別のＮＡＮＤゾーン５１（ここではＮＡＮＤゾーン５１１）とが、共通して共有ライトバッファ５２１に関連付けられている場合、この第３対象ライトコマンドに対応するユーザデータも、前述したデータバッファ４０３からの転送および共有ライトバッファ５２１への書き込みの対象となるユーザデータに含めることができる。

次いで、ライト制御部１２３は、対応するユーザデータがＮＡＮＤ型フラッシュメモリ５から読み出し可能になったライトコマンドがある場合、そのライトコマンドに応じた処理の完了を、コマンド受付部１２１および強制応答管理部１２２に通知する（図１３中の（１４））また、ライト制御部１２３は、１つ以上のライトコマンドそれぞれに対応するエントリを、ライト管理テーブル２６から削除する（図１３中の（１５））。ライト管理テーブル２６から削除される１つ以上のライトコマンドは、第１エントリに対応する第２対象ライトコマンドを含んでいる。

コマンド受付部１２１は、ライト制御部１２３による通知を受け取る毎に、対応するライトコマンドに応じた処理が完了したことを示す応答をホスト２に送信する。より具体的には、コマンド受付部１２１は、ライト制御部１２３による通知に応じて、対応するライトコマンドの完了通知を、コンプリーションキュー４０２内のＣＱ Ｔａｉｌポインタが示す位置に書き込み、割り込みを発行する（図１３中の（１６））。以降のコマンド受付部１２１およびホスト２による動作は、第１比較例のコマンド受付部１２１Ａおよびホスト２Ａによる動作と同様である。

なお、ユーザデータの書き込み（プログラム）でエラーが発生した場合、ライト制御部１２３およびコマンド受付部１２１は、対応するライトコマンドに応じた処理でエラーが発生したことを示す応答をホスト２に送信する。つまり、コマンド受付部１２１は、ライトコマンドに対するエラー通知を、コンプリーションキュー４０２内のＣＱ Ｔａｉｌポインタが示す位置に書き込む。

また、強制応答管理部１２２は、ライト制御部１２３による通知に応じて、１つ以上のライトコマンドにそれぞれ対応する１つ以上のエントリを、コマンド応答管理テーブル２４から削除する（図１３中の（１７））。ライト制御部１２３による通知は、例えば、処理が完了した１つ以上のライトコマンドそれぞれのコマンドＩＤを示す情報と、ＮＡＮＤゾーン５１（ここでは例えばＮＡＮＤゾーン５１２）を示す情報とを含み得る。通知に含まれるＮＡＮＤゾーン５１は、１つ以上のライトコマンドに対応するユーザデータが本来書き込まれるべきであったＮＡＮＤゾーン５１である。強制応答管理部１２２は、通知に含まれるＮＡＮＤゾーン５１に対応するゾーンの状態をオープン状態からクローズ状態へ遷移させることを、ゾーン管理部１２４に指示する（図１３中の（１８））。

ゾーン管理部１２４は、強制応答管理部１２２による指示に応じて、ＮＡＮＤゾーン５１に対応するゾーンをオープン状態からクローズ状態に遷移させる（図１３中の（１９））。ゾーン管理部１２４は、例えば、ＮＡＮＤゾーン５１２に対応するゾーンがクローズ状態であることを示すようにゾーンディスクリプタ２５を更新する。そして、ゾーン管理部１２４は、ＮＡＮＤゾーン５１２に対応するゾーンの状態が変更されたことをホスト２に通知する（図１３中の（２０））。なお、別のＮＡＮＤゾーン５１（ここではＮＡＮＤゾーン５１１）に対応するゾーンを対象とするユーザデータも、ＮＡＮＤゾーン５１２と共通して関連付けられる共有ライトバッファ５２１に書き込まれた場合、ライト制御部１２３、強制応答管理部１２２、およびゾーン管理部１２４は、その別のＮＡＮＤゾーン５１１に対応するゾーンも同様に、オープン状態からクローズ状態に遷移させるように動作する。

なお、１つのゾーンに対する書き込み単位のユーザデータが、ホスト２のデータバッファ４０３に格納されておらず、且つ受け付け後の経過時間が強制応答発動時間に達した（すなわち、発動までの時間が０になった）ライトコマンドがない場合、コマンド受付部１２１、ライト制御部１２３、および強制応答管理部１２２は、サブミッションキュー４０１からライトコマンドをフェッチし、フェッチしたライトコマンドに基づいてライト管理テーブル２６およびコマンド応答管理テーブル２４を更新する動作を繰り返し行い得る。

以上の動作により、本実施形態のメモリシステム３において、コントローラ４は、ホスト２から、複数のライトコマンドによって１つのゾーンに対して書き込みが要求されるユーザデータの総量が書き込み単位に達した場合に、書き込み単位のユーザデータをそのゾーンに対応するＮＡＮＤゾーン５１に書き込む。そして、コントローラ４は、複数のライトコマンドそれぞれに対する応答をホスト２に返す。これにより、メモリシステム３では、ＮＡＮＤ型フラッシュメモリ５の記憶領域を効率的に利用できる。

さらに、コントローラ４は、受け付け後の経過時間が強制応答発動時間に達したライトコマンドがある場合、対応するユーザデータを、ＮＡＮＤゾーン５１ではなく、共有ライトバッファ５２に書き込む。そして、コントローラ４は、そのライトコマンドに対する完了通知をホスト２に返す。

このように、コントローラ４は、（１）ライトコマンドの受け付け後の経過時間が強制応答発動時間に達する前に、そのライトコマンドの書き込み先のゾーンに書き込まれるべき書き込み単位のユーザデータがデータバッファ４０３に格納された場合と、（２）受け付け後の経過時間が強制応答発動時間に達したライトコマンドがある場合とで、ユーザデータの書き込み先を切り替える。（１）の場合、ライトコマンドの受け付け後の経過時間が強制応答発動時間に達する前に、対応するユーザデータのＮＡＮＤゾーン５１への書き込みが開始されるので、コントローラ４は、ホスト２によって期待される時間内に、ライトコマンドに対して応答できる。また、（２）の場合、対応するユーザデータを共有ライトバッファ５２に書き込むことにより、コントローラ４は、ホスト２によって期待される時間内に、ライトコマンドに対して応答できる。

したがって、メモリシステム３では、ホスト２によって期待される時間内にライトコマンドに対して応答しながら、ＮＡＮＤ型フラッシュメモリ５の記憶領域を効率的に利用できる。

なお、前述したメモリシステム３における動作は、ＮＡＮＤ型フラッシュメモリ５に格納されるデータをゾーンで管理する場合に限らず、ＮＡＮＤ型フラッシュメモリ５に格納されるデータをＬＢＡで管理する場合にも適用できる。この場合、ゾーン管理部１２４による動作（例えば、ゾーンのクローズ状態への遷移、ゾーン状態の変更のホスト２への通知）は行われない。

この場合、コントローラ４は、ＮＡＮＤ型フラッシュメモリ５内の少なくとも１つの記憶領域と少なくとも１つの共有ライトバッファ５２とを管理する。少なくとも１つの記憶領域は、ＮＡＮＤ型フラッシュメモリ５の記憶領域を論理的に分割した記憶領域である。少なくとも１つの記憶領域は、少なくとも１つのＬＢＡにそれぞれ対応する。

次いで、図１４から図２０のフローチャートを参照して、メモリシステム３およびホスト２において実行される処理の手順について説明する。

（メモリシステム３における強制応答の発動を設定するための処理）
図１４は、ＣＰＵ１２によって実行される設定処理の手順の例を示すフローチャートである。ＣＰＵ１２は、ホスト２から設定コマンドを受信したことに応じて、設定処理を開始する。設定処理は、ＣＰＵ１２がライトコマンドを受け付けてから、そのライトコマンドに応じた処理を強制的に開始するまでの時間を設定するための処理である。

まず、ＣＰＵ１２は、設定コマンドで指定されたネームスペースＩＤを取得する（ステップＳ１０１）。また、ＣＰＵ１２は、設定コマンドで指定されたｆｏｒｃｅｄ＿ｃｏｍｐｌｅｔｉｏｎ＿ｔｉｍｅの値ｍを取得する（ステップＳ１０２）。ｍは、例えば０以上の整数である。

次いで、ＣＰＵ１２は、取得されたｆｏｒｃｅｄ＿ｃｏｍｐｌｅｔｉｏｎ＿ｔｉｍｅの値ｍが０であるか否かを判定する（ステップＳ１０３）。ｆｏｒｃｅｄ＿ｃｏｍｐｌｅｔｉｏｎ＿ｔｉｍｅの値ｍが０である場合（ステップＳ１０３でＹＥＳ）、ＣＰＵ１２は、ＮＳ応答管理テーブル２３に、取得されたネームスペースＩＤに対応するエントリがあるかどうかを判定する（ステップＳ１０４）。ＮＳ応答管理テーブル２３に、取得されたネームスペースＩＤに対応するエントリがある場合（ステップＳ１０４でＹＥＳ）、ＣＰＵ１２は、ＮＳ応答管理テーブル２３から、取得されたネームスペースＩＤに対応するエントリを削除し（ステップＳ１０５）、設定処理を終了する。これにより、ＣＰＵ１２は、取得されたネームスペースＩＤに関連付けられるネームスペースを対象とするライトコマンドの処理および応答を、強制的に発動しないように設定する。

ＮＳ応答管理テーブル２３に、取得されたネームスペースＩＤに対応するエントリがない場合（ステップＳ１０４でＮＯ）、ＣＰＵ１２は設定処理を終了する。つまり、ＣＰＵ１２は、取得されたネームスペースＩＤに関連付けられるネームスペースを対象とするライトコマンドの処理および応答を、強制的に発動しないように既に設定しているので、設定処理を終了する。

また、ｆｏｒｃｅｄ＿ｃｏｍｐｌｅｔｉｏｎ＿ｔｉｍｅの値ｍが０でない場合（ステップＳ１０６でＮＯ）、すなわち１以上である場合、ＣＰＵ１２は、強制応答完了時間としてｍ×１００ミリ秒を算出する（ステップＳ１０６）。そして、ＣＰＵ１２は、ｐｒｏｃｅｓｓ＿ｔｉｍｅの値ｎを取得する（ステップＳ１０７）。ＣＰＵ１２は、強制応答発動時間として（ｍ－ｎ）×１００ミリ秒を算出する（ステップＳ１０８）。

ＣＰＵ１２は、算出された強制応答完了時間および強制応答発動時間が有効な値であるか否かを判定する（ステップＳ１０９）。算出された強制応答完了時間および強制応答発動時間の少なくとも一方が無効な値である場合（ステップＳ１０９でＮＯ）、ＣＰＵ１２はホスト２にエラーを通知し（ステップＳ１１０）、設定処理を終了する。

算出された強制応答完了時間および強制応答発動時間が有効な値である場合（ステップＳ１０９でＹＥＳ）、ＣＰＵ１２は、ＮＳ応答管理テーブル２３に、取得されたネームスペースＩＤに対応するエントリがあるか否かを判定する（ステップＳ１１１）。ＮＳ応答管理テーブル２３に、取得されたネームスペースＩＤに対応するエントリがある場合（ステップＳ１１１でＹＥＳ）、ＣＰＵ１２は、そのエントリを、算出された強制応答完了時間および強制応答発動時間を用いて更新し（ステップＳ１１２）、設定処理を終了する。これにより、ＣＰＵ１２は、設定コマンドに応じて、指定されたネームスペースに関連付けられた強制応答完了時間および強制応答発動時間を変更できる。

一方、ＮＳ応答管理テーブル２３に、取得されたネームスペースＩＤに対応するエントリがない場合（ステップＳ１１１でＮＯ）、ＣＰＵ１２は、取得されたネームスペースＩＤと、算出された強制応答完了時間および強制応答発動時間とを含むエントリを、ＮＳ応答管理テーブル２３に追加し（ステップＳ１１３）、設定処理を終了する。これにより、ＣＰＵ１２は、設定コマンドに応じて、指定されたネームスペースに関連付けられる強制応答完了時間および強制応答発動時間を設定できる。

以上の設定処理により、ＣＰＵ１２は、設定コマンドに応じて、指定されたネームスペースを対象とするライトコマンドを受け付けた場合に強制応答を発動するか否かを設定（変更）できる。また、ＣＰＵ１２は、設定コマンドに応じて、ライトコマンドを受け付けてから、そのライトコマンドに対応する処理を強制的に開始するまでの時間を設定できる。

（メモリシステム３における強制応答の発動を確認するための処理）
図１５は、ＣＰＵ１２によって実行される確認処理の手順の例を示すフローチャートである。ＣＰＵ１２は、ホスト２から確認コマンドを受信したことに応じて、確認処理を開始する。確認処理は、ネームスペースに対して設定されている強制応答が発動する時間に関する情報を、ホスト２に提供するための処理である。

まず、ＣＰＵ１２は、設定コマンドで指定されたネームスペースＩＤを取得する（ステップＳ２０１）。ＣＰＵ１２は、ＮＳ応答管理テーブル２３において、取得されたネームスペースＩＤに対応するエントリを特定する（ステップＳ２０２）。ＣＰＵ１２は、特定したエントリから強制応答完了時間を取得する（ステップＳ２０３）。そして、ＣＰＵ１２は、取得した強制応答完了時間をホスト２に送信する（ステップＳ２０４）。なお、ＣＰＵ１２は、強制応答完了時間に関連する情報をホスト２に送信してもよい。強制応答完了時間に関連する情報は、例えば、強制応答完了時間を１００ミリ秒単位に変換した値、すなわちｆｏｒｃｅｄ＿ｃｏｍｐｌｅｔｉｏｎ＿ｔｉｍｅの値ｍ（＝強制応答完了時間／１００）である。

また、ＣＰＵ１２は、特定したエントリから強制応答発動時間を取得し、ホスト２に送信してもよい。あるいは、ＣＰＵ１２は、強制応答発動時間に関連する情報をホスト２に送信してもよい。強制応答発動時間に関連する情報は、例えば、強制応答発動時間を１００ミリ秒単位に変換した値、すなわちｆｏｒｃｅｄ＿ｃｏｍｐｌｅｔｉｏｎ＿ｔｉｍｅの値ｍとｐｒｏｃｅｓｓ＿ｔｉｍｅの値ｎとの差分ｍ－ｎである。

以上の確認処理により、ＣＰＵ１２は、確認コマンドに応じて、ネームスペースに対して設定されている強制応答完了時間と強制応答発動時間の少なくとも一方に関する情報を、ホスト２に提供できる。

（ホスト２におけるメモリシステム３へのユーザデータ書き込みのための処理）
図１６は、ホスト２において実行される書き込み要求処理の手順の例を示すフローチャートである。書き込み要求処理は、ホスト２がメモリシステム３にユーザデータの書き込みを要求するための処理である。書き込み要求処理は、例えばホスト２に設けられるプロセッサがプログラムを実行することによって実行される。

ホスト２は、メモリシステム３のＮＡＮＤ型フラッシュメモリ５に書き込まれるべきユーザデータを、データバッファ４０３に格納する（ステップＳ３０１）。そして、ホスト２は、ＳＱ Ｔａｉｌポインタが示すサブミッションキュー４０１内の位置に、ライトコマンドを書き込む（ステップＳ３０２）。このライトコマンドは、格納されたユーザデータの書き込みを要求するライトコマンドである。

次いで、ホスト２は、ＳＱ Ｔａｉｌポインタに１を加算する（ステップＳ３０３）。なお、ＳＱ Ｔａｉｌポインタに１を加算した値が、サブミッションキュー４０１のスロット数に達する場合、ホスト２はＳＱ Ｔａｉｌポインタに０を設定する。そして、ホスト２は、更新されたＳＱ Ｔａｉｌポインタをメモリシステム３のＳＱ Ｔａｉｌ ｄｏｏｒｂｅｌｌレジスタに書き込む（ステップＳ３０４）。

以上の書き込み要求処理により、ホスト２は、データバッファ４０３に格納されたユーザデータの書き込みを、メモリシステム３に要求できる。ホスト２は、サブミッションキュー４０１を介してライトコマンドをメモリシステム３に発行することによって、ユーザデータの書き込みをメモリシステム３に要求する。

図１７は、ホスト２において実行される応答受信処理の手順の例を示すフローチャートである。応答受信処理は、ホスト２がライトコマンドに対する応答をメモリシステム３から受信するための処理である。応答受信処理は、例えばホスト２に設けられるプロセッサがプログラムを実行することによって実行される。ホスト２は、メモリシステム３によって発行された割り込みを受信したことに応じて、応答受信処理の実行を開始する。

まず、ホスト２は、ＣＱ Ｈｅａｄポインタが示すコンプリーションキュー４０２内の位置から、完了通知をフェッチする（ステップＳ４０１）。この完了通知は、ホスト２が発行したライトコマンドに応じて、対応するユーザデータのＮＡＮＤ型フラッシュメモリ５への書き込みが完了したことを示す応答である。

次いで、ホスト２はＣＱ Ｈｅａｄポインタに１を加算する（ステップＳ４０２）。なお、ＣＱ Ｈｅａｄポインタに１を加算した値が、コンプリーションキュー４０２のスロット数に達する場合、ホスト２はＣＱ Ｈｅａｄポインタに０を設定する。ホスト２は、更新されたＣＱ Ｈｅａｄポインタをメモリシステム３のＣＱ Ｈｅａｄ ｄｏｏｒｂｅｌｌレジスタに書き込む（ステップＳ４０３）。そして、ホスト２は、メモリシステム３から受信した割り込みをクリアする（ステップＳ４０４）。

次いで、ホスト２は、フェッチされた完了通知に基づき、書き込みが完了したユーザデータが格納されているデータバッファ４０３内の領域を解放する（ステップＳ４０５）。

以上の応答受信処理により、ホスト２は、発行済みのライトコマンドに対応するユーザデータの書き込みが完了した場合に、このユーザデータが格納されているデータバッファ４０３内の領域を解放できる。

なお、ホスト２は応答受信処理において、ゾーンがクローズ状態に遷移したことを示す通知を、メモリシステム３からさらに受け取り得る。より具体的には、ホスト２は、発行済みのライトコマンドに対応するユーザデータの書き込みが、強制応答の発動に応じて行われた場合に、そのユーザデータが本来書き込まれるべきゾーンがクローズ状態に遷移したことを示す通知を受け取り得る。ホスト２は、この通知に応じて、例えば、そのゾーンに対するユーザデータの書き込みを要求するライトコマンドの発行を停止する。

（メモリシステム３におけるユーザデータ書き込みのための処理）
図１８は、ＣＰＵ１２によって実行されるライト制御処理の手順の例を示すフローチャートである。ライト制御処理は、ホスト２によって発行されたライトコマンドをＣＰＵ１２が受け付け、受け付け済みのライトコマンドに対応するユーザデータの書き込みを制御するための処理である。ここでは、説明を分かりやすくするために、ＣＰＵ１２がホスト２のサブミッションキュー４０１から受け付けるコマンドが、ライトコマンドのみである場合を例示する。

まず、ＣＰＵ１２は、ＳＱ ＨｅａｄポインタがＳＱ Ｔａｉｌポインタと等しいか否かを判定する（ステップＳ５０１）。つまり、ＣＰＵ１２はＳＱ ＨｅａｄポインタとＳＱ Ｔａｉｌポインタとを用いて、サブミッションキュー４０１にフェッチすべきライトコマンドがあるかどうかを判定する。

ＳＱ ＨｅａｄポインタがＳＱ Ｔａｉｌポインタと異なる場合（ステップＳ５０１でＮＯ）、サブミッションキュー４０１にフェッチすべきライトコマンドがあるので、ＣＰＵ１２はコマンド受付処理を実行する（ステップＳ５０２）。コマンド受付処理は、ＣＰＵ１２がライトコマンドを受け付け、受け付けたライトコマンドを管理する情報を取得するための処理である。より詳しくは、コマンド受付処理では、受け付けたライトコマンドに応じてライト管理テーブル２６が更新される。ライト管理テーブル２６は、受け付けたライトコマンドに関する情報を、例えば、対応するユーザデータが書き込まれるべきゾーン毎に管理する。コマンド受付処理の具体的な手順については、図１９のフローチャートを参照して後述する。

次いで、ＣＰＵ１２は、ホスト２のデータバッファ４０３に、１つのゾーンに対する書き込み単位のユーザデータが格納されているか否かを判定する（ステップＳ５０３）。データバッファ４０３に、１つのゾーンに対する書き込み単位のユーザデータが格納されている場合（ステップＳ５０３でＹＥＳ）、ＣＰＵ１２は、データバッファ４０３からメモリシステム３のＤＲＡＭ６に、その書き込み単位のユーザデータを転送する（ステップＳ５０４）。以下では、この書き込み単位のユーザデータが書き込まれるべきゾーンを第１対象ゾーンと称する。また、第１対象ゾーンに対応するＮＡＮＤゾーン５１を、第１対象ＮＡＮＤゾーン５１とも称する。ＣＰＵ１２は、転送されたユーザデータをＮＡＮＤ型フラッシュメモリ５に転送して、第１対象ＮＡＮＤゾーン５１に書き込む（ステップＳ５０５）。なお、ＣＰＵ１２は、書き込み単位のユーザデータを、ＤＲＡＭ６にバッファすることなく、データバッファ４０３からＮＡＮＤ型フラッシュメモリ５に転送してもよい。

次いで、ＣＰＵ１２は、対応するユーザデータが読み出し可能になったライトコマンドがあるか否かを判定する（ステップＳ５０６）。対応するユーザデータが読み出し可能になったライトコマンドがない場合（ステップＳ５０６でＮＯ）、ＣＰＵ１２による処理はステップＳ５０６に戻る。つまり、ライトコマンドに応じたユーザデータの書き込みが完了したことをまだホスト２に通知できないので、ＣＰＵ１２による処理がステップＳ５０６に戻る。

対応するユーザデータが読み出し可能になったライトコマンドがある場合（ステップＳ５０６でＹＥＳ）、ＣＰＵ１２は応答処理を実行する（ステップＳ５０７）。応答処理は、ライトコマンドに応じたユーザデータの書き込みが完了したことをホスト２に通知し、そのライトコマンドを管理する情報を更新するための処理である。応答処理の具体的な手順については、図２０のフローチャートを参照して後述する。

そして、ＣＰＵ１２は、ステップＳ５０５で書き込んだ書き込み単位のユーザデータに対応する全てのライトコマンドに対して応答したか否かを判定する（ステップＳ５０８）。書き込み単位のユーザデータに対応するライトコマンドの少なくとも１つに対して応答していない場合（ステップＳ５０８でＮＯ）、ＣＰＵ１２による処理はステップＳ５０６に戻る。

一方、書き込み単位のユーザデータに対応する全てのライトコマンドに対して応答した場合（ステップＳ５０８でＹＥＳ）、ＣＰＵ１２による処理はステップＳ５０１に進む。つまり、ＣＰＵ１２は、ホスト２から新たなライトコマンドを受け付け、受け付け済みのライトコマンドに対応するユーザデータの書き込みを制御するための処理を続行する。

また、ホスト２のデータバッファ４０３に、１つのゾーンに対する書き込み単位のユーザデータが格納されていない場合（ステップＳ５０３でＮＯ）、ＣＰＵ１２は、ステップＳ５０２で受け付けたライトコマンドを用いてコマンド応答管理テーブル２４を更新し（ステップＳ５０９）、ＣＰＵ１２による処理はステップＳ５１０に進む。具体的には、ＣＰＵ１２は、ステップＳ５０２で受け付けたライトコマンドで指定されたネームスペースＩＤを用いて、ＮＳ応答管理テーブル２３から強制応答発動時間を取得する。そして、ＣＰＵ１２は、ライトコマンドで指定されたコマンドＩＤと、取得された強制応答発動時間とを含むエントリを、コマンド応答管理テーブル２４に追加する。追加されたエントリ内の強制応答発動時間は、ライトコマンドに応じた処理が強制的に開始されるまでの時間（すなわち発動までの時間）の初期値として用いられる。ＣＰＵ１２は、コマンド応答管理テーブル２４内の各エントリに含まれる発動までの時間を、例えばタイマー１６が計測する時間の経過に応じて、減少させる。

また、ＳＱ ＨｅａｄポインタがＳＱ Ｔａｉｌポインタと等しい場合（ステップＳ５０１でＹＥＳ）にも、ＣＰＵ１２による処理はステップＳ５１０に進む。

次いで、ＣＰＵ１２は、受け付け後の経過時間が強制応答発動時間に達したライトコマンドがあるか否かを判定する（ステップＳ５１０）。具体的には、ＣＰＵ１２は、例えば、コマンド応答管理テーブル２４が、発動までの時間が０になったライトコマンドを示すエントリを含む場合、受け付け後の経過時間が強制応答発動時間に達したライトコマンドがあると判断する。

受け付け後の経過時間が強制応答発動時間に達したライトコマンドがない場合（ステップＳ５１０でＮＯ）、ＣＰＵ１２による処理はステップＳ５０１に進む。

受け付け後の経過時間が強制応答発動時間に達したライトコマンドがある場合（ステップＳ５１０でＹＥＳ）、ＣＰＵ１２は、そのライトコマンドに対応するユーザデータが書き込まれるべきゾーン（以下、第２対象ゾーンと称する）を特定する（ステップＳ５１１）。ＣＰＵ１２は、例えばライト管理テーブル２６を用いて、第２対象ゾーンを特定する。そして、ＣＰＵ１２は、ホスト２のデータバッファ４０３からメモリシステム３のＤＲＡＭ６に、第２対象ゾーンに書き込まれるべきユーザデータを転送する（ステップＳ５１２）。より具体的には、ＣＰＵ１２は、例えばライト管理テーブル２６を用いて、第２対象ゾーンに書き込まれるべき少なくとも１つのユーザデータを特定する。少なくとも１つのユーザデータは、少なくとも１つのライトコマンドにそれぞれ対応する。ＣＰＵ１２は、特定された少なくとも１つのユーザデータを、データバッファ４０３からＤＲＡＭ６に転送する。転送されたユーザデータのサイズは、ＮＡＮＤ型フラッシュメモリ５に対する書き込み単位よりも小さい。

次いで、ＣＰＵ１２は、転送されたユーザデータをパディング付きで共有ライトバッファ５２に書き込む（ステップＳ５１３）。つまり、ＣＰＵ１２は、ユーザデータにパディングデータを付加することで、書き込み単位のデータを共有ライトバッファ５２に書き込む。ユーザデータが書き込まれる共有ライトバッファ５２は、第２対象ゾーンに対応するＮＡＮＤゾーン５１に関連付けられている。なお、ＣＰＵ１２は、ユーザデータを、ＤＲＡＭ６にバッファすることなく、データバッファ４０３からＮＡＮＤ型フラッシュメモリ５に転送してもよい。

次いで、ＣＰＵ１２は、対応するユーザデータが読み出し可能になったライトコマンドがあるか否かを判定する（ステップＳ５１４）。対応するユーザデータが読み出し可能になったライトコマンドがない場合（ステップＳ５１４でＮＯ）、ＣＰＵ１２による処理はステップＳ５１４に戻る。

対応するユーザデータが読み出し可能になったライトコマンドがある場合（ステップＳ５１４でＹＥＳ）、ＣＰＵ１２は応答処理を実行する（ステップＳ５１５）。つまり、ＣＰＵ１２は、ライトコマンドに応じたユーザデータの書き込みが完了したことをホスト２に通知し、そのライトコマンドを管理する情報を更新する。

そして、ＣＰＵ１２は、ステップＳ５１３で書き込んだユーザデータに対応する全てのライトコマンドに対して応答したか否かを判定する（ステップＳ５１６）。書き込んだユーザデータに対応するライトコマンドの少なくとも１つに対して応答していない場合（ステップＳ５１６でＮＯ）、ＣＰＵ１２による処理はステップＳ５１４に戻る。

一方、書き込んだユーザデータに対応する全てのライトコマンドに対して応答した場合（ステップＳ５１６でＹＥＳ）、ＣＰＵ１２は第２対象ゾーンをクローズ状態に遷移させる（ステップＳ５１７）。そして、ＣＰＵ１２は、第２対象ゾーンの状態の変更をホスト２に通知し（ステップＳ５１８）、ＣＰＵ１２による処理はステップＳ５０１に進む。

なお、ＣＰＵ１２は、第２対象ゾーンをクローズ状態に遷移させる代わりに、第２対象ゾーンをフル状態にしてもよい。ＣＰＵ１２は、例えば、ステップＳ５１３において、第２対象ゾーン全体にデータが書き込まれた状態（フル状態）になるように、転送されたユーザデータとパディングデータとを共有ライトバッファ５２に書き込む。この場合、ＣＰＵ１２は、書き込んだユーザデータに対応する全てのライトコマンドに対して応答した後、例えば、第２対象ゾーンがフル状態になったことをホスト２に通知する。そして、ＣＰＵ１２による処理はステップＳ５０１に進む。

以上のライト制御処理により、ＣＰＵ１２は、ホスト２からライトコマンドを受け付け、受け付け済みのライトコマンドに対応するユーザデータの書き込みを制御できる。

具体的には、第１対象ゾーンに書き込まれるべき書き込み単位のユーザデータがデータバッファ４０３に格納されている場合、ＣＰＵ１２は、その書き込み単位のユーザデータを第１対象ＮＡＮＤゾーン５１に書き込む。そして、ＣＰＵ１２は、書き込みが完了したユーザデータに対応するライトコマンドに対する完了通知をホスト２に返す。

また、受け付け後の経過時間が強制応答発動時間に達したライトコマンドがある場合、ＣＰＵ１２は、対応するユーザデータが書き込まれるべき第２対象ゾーンを特定する。ＣＰＵ１２は、データバッファ４０３に格納されている、第２対象ゾーンに書き込まれるべきユーザデータを、ＮＡＮＤゾーン５１ではなく、共有ライトバッファ５２に書き込む。そして、ＣＰＵ１２は、書き込みが完了したユーザデータに対応するライトコマンドに対する完了通知をホスト２に返す。

これにより、メモリシステム３は、ホスト２によって期待される時間内にライトコマンドに対して応答しながら、ＮＡＮＤ型フラッシュメモリ５の記憶領域を効率的に利用できる。

図１９は、ＣＰＵ１２によって実行されるコマンド受付処理の手順の例を示すフローチャートである。コマンド受付処理は、ライトコマンドを受け付け、受け付けたライトコマンドを管理する情報を取得するための処理である。コマンド受付処理は、図１８を参照して前述したライト制御処理のステップＳ５０２に相当する。

まず、ＣＰＵ１２は、ＳＱ Ｈｅａｄポインタが示すサブミッションキュー４０１内の位置から、ライトコマンドをフェッチする（ステップＳ６０１）。ＣＰＵ１２は、ＳＱ Ｈｅａｄポインタに１を加算する（ステップＳ６０２）。なお、ＳＱ Ｈｅａｄポインタに１を加算した回数が、サブミッションキュー４０１のスロット数に達する場合、ＣＰＵ１２はＳＱ Ｈｅａｄポインタに０を設定する。

次いで、ＣＰＵ１２は、フェッチされたライトコマンドから、コマンドＩＤ、ＬＢＡ、データ長、およびデータバッファ情報を取得する（ステップＳ６０３）。ＣＰＵ１２は、取得されたＬＢＡを含むゾーンを特定する（ステップＳ６０４）。つまり、ＣＰＵ１２は、取得されたＬＢＡを含むＬＢＡ範囲が割り当てられたゾーンを特定する。

そして、ＣＰＵ１２はライト管理テーブル２６を更新し（ステップＳ６０５）、コマンド受付処理を終了する。具体的には、ＣＰＵ１２は、取得されたコマンドＩＤ、ＬＢＡ、データ長、およびデータバッファ情報と、特定されたゾーンとを示すエントリを、ライト管理テーブル２６に追加する。

以上のコマンド受付処理により、ＣＰＵ１２は、ホスト２からライトコマンドを受け付け、受け付けたライトコマンドを管理するための情報を取得できる。ＣＰＵ１２は、取得されたライトコマンドを管理するための情報を用いて、ライト管理テーブル２６を更新する。ＣＰＵ１２はライト管理テーブル２６を用いて、各ライトコマンドに応じてＮＡＮＤ型フラッシュメモリ５に書き込まれるべきユーザデータを管理できる。

図２０は、ＣＰＵ１２によって実行される応答処理の手順の例を示すフローチャートである。応答処理は、ライトコマンドに応じたユーザデータの書き込みが完了したことをホスト２に通知し、そのライトコマンドを管理する情報を更新するための処理である。応答処理は、図１８を参照して前述したライト制御処理のステップＳ５０７およびステップＳ５１５のそれぞれに相当する。

まず、ＣＰＵ１２は、ＣＱ Ｔａｉｌポインタが示すコンプリーションキュー４０２内の位置に、対象ライトコマンドの完了通知を書き込む（ステップＳ７０１）。対象ライトコマンドは、対応するユーザデータのＮＡＮＤ型フラッシュメモリ５への書き込みが完了したライトコマンドである。

次いで、ＣＰＵ１２はＣＱ Ｔａｉｌポインタに１を加算する（ステップＳ７０２）。なお、ＣＱ Ｔａｉｌポインタに１を加算した回数が、コンプリーションキュー４０２のスロット数に達する場合、ＣＰＵ１２はＣＱ Ｔａｉｌポインタに０を設定する。そして、ＣＰＵ１２はホスト２に割り込みを発行する（ステップＳ７０３）。ＣＰＵ１２は、割り込みを発行することにより、処理されるべき新たな完了通知がコンプリーションキュー４０２にあることを、ホスト２に通知する。

ＣＰＵ１２はライト管理テーブル２６を更新する（ステップＳ７０４）。具体的には、ＣＰＵ１２は対象ライトコマンドに対応するエントリを、ライト管理テーブル２６から削除する。そして、ＣＰＵ１２は、コマンド応答管理テーブル２４を更新し（ステップＳ７０５）、応答処理を終了する。具体的には、ＣＰＵ１２は対象ライトコマンドに対応するエントリを、コマンド応答管理テーブル２４から削除する。なお、コマンド応答管理テーブル２４に、対象ライトコマンドに対応するエントリがない場合、ＣＰＵ１２はステップＳ７０５の手順をスキップして応答処理を終了する。例えば、ＣＰＵ１２が対象ライトコマンドを受け付けたことに応じて、１つのゾーンに対する書き込みユーザデータがデータバッファ４０３に格納されていると判断した場合、対象ライトコマンドに対応するエントリはコマンド応答管理テーブル２４に追加されていない。この場合、ＣＰＵ１２はステップＳ７０５の手順をスキップする。

以上の応答処理により、ＣＰＵ１２は、ライトコマンドに応じたユーザデータの書き込みが完了したことをホスト２に通知し、そのライトコマンドを管理する情報を更新できる。

以上説明したように、本実施形態によれば、メモリシステム３はホスト２によって期待される時間内に書き込み要求に対して応答できる。コントローラ４は、ホスト２から、ＮＡＮＤ型フラッシュメモリ５への書き込み単位である第１データ単位未満のサイズを有する第１データに関連付けられた第１書き込み要求を受け付ける。コントローラ４は、第１書き込み要求を受け付けてから第１時間が経過したことに応じ、第１データを少なくとも含む第２データのＮＡＮＤ型フラッシュメモリ５への書き込み処理を開始する。コントローラ４は、書き込み処理が完了したことに応じ、第１書き込み要求に対する第１応答をホスト２に送信する。第１時間は、第１書き込み要求を受け付けてから第１応答を送信するまでの制限時間としてホスト２から指定された第２時間から、第３時間を引いた時間である。

このように、第１書き込み要求を受け付けてから第１時間が経過したことに応じ、コントローラ４は、第１書き込み要求に関連付けられた第１データを少なくとも含む第２データのＮＡＮＤ型フラッシュメモリ５への書き込み処理を強制的に開始するので、ホスト２によって期待される時間内に第１書き込み要求に対して応答できる。

本実施形態の説明に記載された様々な機能の各々は、回路（処理回路）によって実現されてもよい。処理回路の例には、中央処理装置（ＣＰＵ）のような、プログラムされたプロセッサが含まれる。このプロセッサは、メモリに格納されたコンピュータプログラム（命令群）を実行することによって、本実施形態の説明に記載された機能それぞれを実行する。このプロセッサは、電気回路を含むマイクロプロセッサであってもよい。処理回路の例には、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、マイクロコントローラ、コントローラ、他の電気回路部品も含まれる。本実施形態の説明に記載されたＣＰＵ以外の他のコンポーネントの各々もまた処理回路によって実現されてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…情報処理システム、２…ホスト、３…メモリシステム、４…コントローラ、５…ＮＡＮＤ型フラッシュメモリ、６…ＤＲＡＭ、１１…ホストＩ／Ｆ、１２…ＣＰＵ、１３…ＮＡＮＤ Ｉ／Ｆ、１４…ＤＲＡＭ Ｉ／Ｆ、１２１…コマンド受付部、１２２…強制応答管理部、１２３…ライト制御部、１２４…ゾーン管理部、２１…ＦＷ、２２…論理物理アドレス変換テーブル、２３…ＮＳ応答管理テーブル、２４…コマンド応答管理テーブル、２５…ゾーンディスクリプタ、２６…ライト管理テーブル。

Claims (9)

1. 不揮発性メモリと、
   ホストから、前記不揮発性メモリへの書き込み単位である第１データ単位未満のサイズを有する第１データに関連付けられた第１書き込み要求を受け付け、
   前記第１書き込み要求を受け付けてから第１時間が経過したことに応じ、前記第１データを少なくとも含む第２データの前記不揮発性メモリへの書き込み処理を開始し、
   前記書き込み処理が完了したことに応じ、前記第１書き込み要求に対する第１応答を前記ホストに送信するように構成される
   コントローラと、を具備し、
   前記第１時間は、前記第１書き込み要求を受け付けてから前記第１応答を送信するまでの制限時間として前記ホストから指定された第２時間から、第３時間を引いた時間であり、
   前記コントローラは、さらに、
   前記ホストから、確認要求を受信し、
   前記確認要求に応じて、前記第１時間と前記第２時間の少なくとも一方に関する情報を前記ホストに送信するように構成される
   メモリシステム。
2. 前記第３時間は、前記第２データの前記不揮発性メモリへの転送処理を開始してから、前記第２データが前記不揮発性メモリから読み出し可能になるまでの時間に対応する請求項１に記載のメモリシステム。
3. 前記コントローラは、さらに、
   前記メモリシステムが前記ホストに提供する論理アドレス空間を論理的に分割して得られる複数のゾーンと、
   前記不揮発性メモリの記憶領域を論理的に分割して得られる部分記憶領域であって、前記複数のゾーンと対応する少なくとも１つの第１記憶領域と、を管理し、
   前記第１書き込み要求は、前記複数のゾーンのうちの第１のゾーンを対象とする書き込み要求であり、
   前記コントローラは、
   前記第２データを、前記第１のゾーンに対応する前記第１記憶領域に書き込む請求項１に記載のメモリシステム。
4. 前記コントローラは、さらに、
   前記不揮発性メモリの記憶領域を論理的に分割して得られる部分記憶領域であって、前記複数のゾーンのそれぞれと１対１に対応する複数の第２記憶領域を管理し、
   前記第１データ単位のサイズを有する第３データに関連付けられ、且つ、前記複数のゾーンのうちの前記第１のゾーンとは異なる第２のゾーンを対象とする、第２の書き込み要求を、前記ホストから受け付けたことに応じ、前記第３データを、前記第２のゾーンに対応する前記複数の第２記憶領域のうちの第３記憶領域に書き込む請求項３に記載のメモリシステム。
5. 前記コントローラは、さらに、
   前記第１書き込み要求を受け付けてから前記第１時間が経過する前に、前記第１データ単位未満のサイズを有する第４データに関連付けられ、且つ、前記第２のゾーンを対象とする、第３の書き込み要求を前記ホストから受け付けたことに応じ、
   前記第４データを含む前記第２データを、前記第１記憶領域に書き込む請求項４に記載のメモリシステム。
6. 前記コントローラは、さらに、
   前記第１のゾーンと前記第２のゾーンのそれぞれの状態を、データの書き込みが可能な第１状態から、データの書き込みが中断された第２状態に遷移させる請求項５記載のメモリシステム。
7. 前記コントローラは、
   前記第１データのサイズと前記第４データのサイズとを合わせたサイズが、前記第１データ単位に相当する場合、前記第４データを含む前記第２データを、前記第１記憶領域に書き込む請求項５記載のメモリシステム。
8. 前記複数のゾーンのそれぞれへのデータの書き込みは、前記データに関連付けられた論理アドレスが連続するように実行される請求項３に記載のメモリシステム。
9. 前記コントローラは、さらに、
   前記メモリシステムが前記ホストに提供する論理アドレス空間を論理的に分割して得られる少なくとも１つのネームスペースを管理し、前記少なくとも１つのネームスペースは、前記複数のゾーンを含み、
   前記コントローラは、さらに、
   前記少なくとも１つのネームスペースに対して前記ホストから指定された前記第２時間を、前記少なくとも１つのネームスペースに含まれる前記複数のゾーンのそれぞれに対して共通に管理する請求項３に記載のメモリシステム。
   

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