JP7495933B2 - ソート方法、装置、電子デバイス及びコンピュータプログラム - Google Patents

Description

（関連出願への相互参照）
本出願は、２０１８年１２月５日に中国特許庁に提出された、出願番号が２０１８１１４８３１５０．７である中国特許出願に対する優先権を主張し、そのすべての内容が参照により本出願に組み込まれる。

本開示は、通信分野に関し、例えばソート方法、装置、電子デバイス及びコンピュータプログラムに関する。

ポーラーコード（ｐｏｌａｒ ｃｏｄｅ）を復号する場合、通常、シリアルキャンユニットリスト（ＳＣＬ：Ｓｕｃｃｅｓｓｉｖｅ Ｃａｎｃｅｌｌａｔｉｏｎ Ｌｉｓｔ）アルゴリズムが使用され、当該アルゴリズムは、復号するときに最大Ｌ個のパスを同時にメンテナンスし、各パスを測定して、復号性能を向上させる。ここで、サバイバーパスの数Ｌが２の整数乗でなければならず、かつＬを大きくするとデコーダーの性能を向上させることができ、これと同時に、復号の複雑さが増すことも意味している。

ポーラーコードを復号する前に、まず、デコードツリーに従って復号順序を決定する必要がある。復号プロセスにおいて、デコーダーは、デコードツリー内の現在のノードの位置に応じて対数尤度比（ＬＬＲ：Ｌｉｋｅｌｉｈｏｏｄ Ｒａｔｅ）とパスメトリック値（ＰＭ：Ｐａｔｈ Ｍｅｒｉｔ）を対応して更新し、情報ビットの場合、現在の情報ビットに対応する復号パスを２つのパスに分割し、現在の拡張されているパスの総数がＬよりも大きい場合、ソートアルゴリズムを起動し、ＰＭ値の最も小さいＬ個のパスを選択する。

ルートノード以外の２Ｎ０－２（Ｎ０はマザーコード長）個のノードが反復を完了した後、復号プロセスを終了し、一定のルールに従って復号結果を出力する。

各復号プロセスでは、拡張されたパスの数がサバイバーパスの数Ｌよりも大きい場合、ソートによってＰＭ値の最も小さいＬ個のサバイバーパスを選択する必要がある。ソート性能は、復号性能に直接影響する。現在のＳＣＬデコーダー内のソート演算遅延が長く、ハードウェアリソースが大きく占有されているため、ソート性能が低く、消費電力が大きく、柔軟性が悪い。

本発明の実施例は、関連技術におけるポーラーコード復号プロセスに存在する復号遅延が長く、ハードウェアリソース消費が大きく、柔軟性が悪いという問題を克服することができるソート方法及び装置、電子デバイス及び媒体を提供する。

本発明の実施例は、
サバイバーパスの数Ｌ、マザーコード長Ｎ０、少なくとも１つのパス削減指示及び切り捨てビット幅Ｗを含む構成情報を取得するステップと、
前記切り捨てビット幅Ｗに基づき、入力された複数のデータのそれぞれに対して切り捨て処理を行い、切り捨て処理が行われた各データの切り捨てられた下位情報をメモリに記憶するステップと、
前記少なくとも１つのパス削除指示に従って、下位情報が切り捨てられた後の複数のデータに対してデータ抽出を行い、抽出されたデータのビット順序を記録するステップと、
前記抽出されたデータに対して緊密な配列処理を行い、緊密な配列処理によって得られたデータの数を決定するステップと、
前記サバイバーパスの数Ｌ、前記マザーコード長Ｎ０、前記抽出されたデータ、前記抽出されたデータのビット順序及び前記緊密な配列処理によって得られたデータの数に基づき、Ｌ個の出力対象のデータを決定するステップと、を含む、ソート方法を提供する。

本発明の実施例は、
サバイバーパスの数Ｌ、マザーコード長Ｎ０、少なくとも１つのパス削減指示及び切り捨てビット幅Ｗを含む構成情報を取得するように設けられる取得モジュールと、
前記切り捨てビット幅Ｗに基づき、入力された複数のデータのそれぞれに対して切り捨て処理を行い、切り捨て処理が行われた各データの切り捨てられた下位情報をメモリに記憶するように設けられる切り捨てモジュールと、
前記少なくとも１つのパス削除指示に従って、下位情報が切り捨てられた後の複数のデータに対してデータ抽出を行い、抽出されたデータのビット順序を記録し、前記抽出されたデータに対して緊密な配列処理を行い、緊密な配列処理によって得られたデータの数を決定するように設けられる抽出モジュールと、
前記サバイバーパスの数Ｌ、前記マザーコード長Ｎ０、前記抽出されたデータ、前記抽出されたデータのビット順序及び前記緊密な配列処理によって得られたデータの数に基づき、Ｌ個の出力対象のデータを決定するように設けられる出力制御モジュールと、を備える、ソート装置を提供する。

本発明の実施例は、少なくとも１つのプロセッサと、少なくとも１のコンピュータプログラムを記憶するように設けられ、前記少なくとも１つのコンピュータプログラムが前記少なくとも１つのプロセッサに実行されると、前記少なくとも１つのプロセッサが本発明の実施例で記載されるソート方法を実現するメモリと、を備える、電子デバイスをさらに提供する。

本発明の実施例は、本発明の実施例で記載されるソート方法を実行するためのコンピュータ実行可能命令を記憶する、コンピュータ可読記憶媒体をさらに提供する。

本発明の実施例によって提供される技術的解決策により、関連技術におけるポーラーコード復号プロセスに存在する復号遅延が長く、ハードウェアリソース消費が大きく、柔軟性が悪いなどの問題を克服することができる。

本発明の実施例に係るソート方法のフローチャートである。 本発明の実施例に係る従来のバイトニックソート原理の概略図である。 本発明の実施例に係るｂｍＮ基本ユニットの概略図である。 本発明の実施例に係る６４入力及び出力の完全にソートされたｂｍアレイの概略図である。 本発明の実施例に係るソート装置の構成構造概略図である。 本発明の実施例に係るソートシステムのシステムアーキテクチャ概略図である。 本発明の実施例に係るＮ０＝５１２、Ｌ＝３２をサポートする、ソートされたｂｍアレイの概略図である。 本発明の実施例に係る電子デバイスの構造概略図である。

本発明の実施例の特徴と技術的内容をより詳しく理解することができるために、以下に図面と組み合わせて本発明の実施例の実現を詳しく説明し、添付の図面は、例示のみを目的としており、本発明の実施例を限定するために使用されない。
実施例１

図１は本発明の実施例に係るポーラーコード復号プロセスに応用されるソート方法のフローチャートである。図１に示すように、前記方法は以下のステップを含む：

ステップ１０１において、サバイバーパスの数Ｌ、マザーコード長Ｎ０、少なくとも１つのパス削除指示及び切り捨てビット幅Ｗを含む構成情報を取得する。

本実施例では、前記構成情報は、ポーラーコードの復号ニーズに応じて予め設定されてもよい。

ステップ１０２において、前記切り捨てビット幅Ｗに基づき、入力された複数のデータのそれぞれに対して切り捨て処理を行い、切り捨て処理が行われた各データの切り捨てられた下位情報をメモリに記憶する。

つまり、入力されたデータごとに、構成情報の切り捨てビット幅Ｗに基づいて当該データの下位ビット（下位情報）を切り捨て、下位ビットデータをメモリに記憶する。

ここで、切り捨てビット幅Ｗに基づき、入力されたデータに対して切り捨て処理を行い、その切り捨て方式は、
入力されたデータがａ［Ｎ：０］であると仮定すると、切り捨てから出力されたデータがａ［Ｎ：Ｗ］であり、切り捨てられたデータａ［Ｗ－１：０］をメモリに記憶することである。

このようにして、切り捨て処理により得られた上位情報はステップ１０３の入力データとして使用される。

ステップ１０３において、前記少なくとも１つのパス削除指示に従って、下位情報が切り捨てられた後の複数のデータに対してデータ抽出を行い、抽出されたデータのビット順序を記録する。

いくつかの実施形態では、前記少なくとも１つのパス削除指示に従って、下位情報が切り捨てられた後の複数のデータに対してデータ抽出を行う前記ステップは、
抽出ルールと各前記サバイバーパスのパス削除指示に従って、下位情報が切り捨てられた前記複数のデータにおけるデータを対応して抽出するステップを含むことができ、前記抽出ルールとはすべての情報ビットに対応するデータを保持することである。

例えば、現在、２つのサバイバーパスがあると、抽出ルールは、すべての情報ビットに対応するデータを保持することである。１番目の第１のサバイバーパスから抽出される前のデータのフォーマットは、｛ｉｎｆｏ０、ｎｕｌｌ、ｉｎｆｏ１、ｎｕｌｌ、ｉｎｆｏ２、ｎｕｌｌ、ｉｎｆｏ３、ｎｕｌｌ｝であり、ここでのパス削除指示は、ｉｎｆｏ０～ｉｎｆｏ３が情報ビットに対応するデータであり、ｎｕｌｌが非情報ビットに対応するデータであり、抽出後のデータが｛ｉｎｆｏ０、ｉｎｆｏ１、ｉｎｆｏ２、ｉｎｆｏ３｝に配列されることを示している。

２番目のサバイバーパスから抽出される前のデータのフォーマットは、｛ｉｎｆｏ６、ｎｕｌｌ、ｉｎｆｏ７、ｎｕｌｌ、ｉｎｆｏ８、ｎｕｌｌ、ｉｎｆｏ９、ｎｕｌｌ｝であり、抽出後のデータは、｛ｉｎｆｏ６、ｉｎｆｏ７、ｉｎｆｏ８、ｉｎｆｏ９｝に配列されるである。そこで、２つのサバイバーパスから抽出されたデータに対して緊密な配列処理をすると、｛ｉｎｆｏ０、ｉｎｆｏ１、ｉｎｆｏ２、ｉｎｆｏ３、ｉｎｆｏ６、ｉｎｆｏ７、ｉｎｆｏ８、ｉｎｆｏ９｝が得られる。

一実施形態では、まず、ステップ１０３で受信されたすべての入力データに番号を昇順で付け、前記番号が各データのビット順序を記録するために使用される。構成情報におけるパス削除指示に従ってデータを抽出し、抽出されたデータのビット順序を記録し、バイトニックソートｂｍＮアレイ又は出力制御モジュールなどの後続の処理モジュールに送信する。４ｂ－ＳＣＬを例とすると、各サバイバーパスは、一度に４ビットで復号し、最大１６つのパスが拡張され、これらの４ビットのどのビットを拡張する必要があるかを示す必要がある。

パス削除指示のフォーマットは、｛ｉｎｆｏ＿ｆｌｇ０、ｉｎｆｏ＿ｆｌｇ１、ｉｎｆｏ＿ｆｌｇ２、ｉｎｆｏ＿ｆｌｇ３｝であり、ｉｎｆｏ＿ｆｌｇ０とｉｎｆｏ＿ｆｌｇ２が１であると仮定すると、これらの２ビットに対応するパスを拡張する必要があることを示し、即ちこれらの２ビットは、値０及び１を取ることができ、ｉｎｆｏ＿ｆｌｇ１とｉｎｆｏ＿ｆｌｇ２が０であると、これらの２つのビットに対応するパスが拡張されていないことを示し、即ちこれらの２つのビットは値０のみを取ることができ、保持されているデータパスの番号は４’ｂ００００、４’ｂ００１０、４’ｂ１０００、４’ｂ１０１０であり、即ち０番目、２番目、８番目、１０番目のパスに対応するデータを抽出する。

ステップ１０４において、前記抽出されたデータに対して緊密な配列処理を行い、緊密な配列処理によって得られたデータの数を決定する。

このようにして、これは、Ｌ個の出力対象のデータを決定するための方式を、緊密な配列処理によって得られたデータの数によって選択するというステップ１０５に便利である。

なお、抽出中に各データのビット順序を同時に記録する。例えば、｛ｉｎｆｏ０、ｎｕｌｌ、ｉｎｆｏ１、ｎｕｌｌ、ｉｎｆｏ２、ｎｕｌｌ、ｉｎｆｏ３、ｎｕｌｌ｝の場合、ｉｎｆｏ０に対応するビット順序が０で、１番目のｎｕｌｌに対応するビット順序が１で、ｉｎｆｏ１に対応するビット順序が２で、２番目のｎｕｌｌに対応するビット順序が３で、ｉｎｆｏ２に対応するビット順序が４で、３番目のｎｕｌｌに対応するビット順序が５で、ｉｎｆｏ３に対応するビット順序が６であり、４番目のｎｕｌｌに対応するビット順序が７である。抽出後のデータは、「ｉｎｆｏ０、ｉｎｆｏ１、ｉｎｆｏ２、ｉｎｆｏ３｝に配列され、それらに対応するビット順序は｛０、２、４、６｝に記録される。

ステップ１０５において、前記サバイバーパスの数Ｌ、前記マザーコード長Ｎ０、前記抽出されたデータ、前記抽出されたデータのビット順序及び緊密な配列処理によって得られたデータの数に基づき、Ｌ個の出力対象のデータを決定する。

いくつかの実施形態では、前記サバイバーパスの数Ｌ、前記マザーコード長Ｎ０、前記抽出されたデータ、前記抽出されたデータのビット順序及び緊密な配列処理によって得られたデータの数に基づき、Ｌ個の出力対象のデータを決定する前記ステップは、
緊密な配列処理によって得られたデータの数がＬよりも大きい場合、予め設定されたアレイを使用し、緊密な配列処理によって得られたデータに対してバイトニックソートし、Ｌ個のデータを抽出するステップと、
緊密な配列処理によって得られたデータの数がＬ以下である場合、緊密な配列処理によって得られたデータをＬ個のデータに補完するステップと、を含むことができる。

ここで、前記予め設定されたアレイは、ｂｍＮアレイ（ソートの基本ユニット）である。

一実施形態では、Ｌ個のデータを抽出する前記ステップは、
緊密な配列処理によって得られたデータから最小のＬ個のデータを選択し、前記Ｌ個のデータのそれぞれに対応するビット順序を決定するステップを含む。

ここで、前記ビット順序は、ステップ１０３でデータを抽出するプロセスに番号を付けるときに示されるビット順序と一致する。

本実施例では、任意のＮ０についてＬを選択することをサポートし、Ｎ０の値は、３２、６４、１２８、２５６、５１２を含むがこれらに限定されない。Ｌの値は、８、１６、３２を含むがこれらに限定されない。

このようにして、サバイバーパスの数Ｌ、マザーコード長Ｎ０及び有効データの数に基づいてｂｍＮアレイからＬ個のデータを抽出する。ここで、有効データの数は、緊密な配列処理によって得られたデータの数として理解されてもよい。

図２は従来のバイトニックソートの基本原理を示す図である。ｂｍＮは、Ｎ個のデータを入力し、これらのＮ個のデータをソートして出力する順序付きシーケンスである。例えば、ｂｍ４は、４つのデータを入力してこれらの４つのデータをソートして出力する順序付きシーケンスである。

本発明の実施例ではｂｍ４は改善され、最適化されている。図２に示すように、ｂｍ１６には、左から右に４つのレベルの比較がある。先頭の２つのレベルの比較は１つのレベルのｂｍ４＿ｂに組み合わせられてもよいが、ここでデータを、間隔をあけて抽出する必要があり、図２の黒い点で示されている位置のデータは、１つのｂｍ４＿ｂに送信された４つのデータであり、このように間隔をあけて抽出された４つのデータだけが１つのｂｍ＿ｂに組み合わせられてもよい。

後の２つのレベルの比較は、１つの従来のｂｍ４で実現されてもよく、ｂｍ４＿ａと記され、２対２で比較しながら判決する方式で完全なソートを完了する。上記の最適化により、元のｂｍ１６の４つのレベルのｂｍ２の比較ロジックは、２レベルのｂｍ４の比較ロジックに減らされてもよい。

図２の黒い点で示されている４つのデータは規則的であり、それの前のレベルの入力がバイトーンシーケンスであるため、元のｂｍ４＿ａの６つのコンパレータを４つのコンパレータに減らすことができるように、ｄａｔ１＞＝ｄａｔ０＆ｄａｔ２＞＝ｄａｔ３が必要であり、また、ｂｍ４＿ｂは、最大値がｄａ１又はｄａｔ２だけであり、最小値がｄａｔ０又はｄａｔ３だけであり、次の最小値又は次の最大値がｄａｔ０又はｄａｔ３だけであり、このルールに従って、ｂｍ４＿ｂは非常に少ないロジックだけで４つのデータの完全なソートを実現することができる。

上記の原理に基づき、図３には最適化されたソート基本ユニットｂｍＮが示される。
ｂｍ４がｂｍ４＿ａで構成され、
ｂｍ８がｂｍ４＿ｂとｂｍ２でカスケードされて構成され、
ｂｍ１６がｂｍ４＿ｂとｂｍ４＿ａでカスケードされて構成され、
ｂｍ３２がｂｍ４＿ｂ、ｂｍ２とｂｍ４＿ａでカスケードされて構成され、
ｂｍ６４がｂｍ４＿ｂ、ｂｍ４＿ａとｂｍ４＿ａでカスケードされて構成される。

図４には６４つのデータの完全なソートに必要なソートアレイが示されている。Ｎ０＝３２、Ｌ＝８又は１６の場合、ｂｍ３２ユニットのレベル１のｂｍ４＿ｂアレイの出力データから最小の８つ又は１６つのデータを抽出すると、ポーラーコード復号ニーズを満たすことができる。Ｎ０＝６４、Ｌ＝１６又は３２の場合、ｂｍ６４ユニットのレベル１のｂｍ４＿ｂアレイの出力データから最小の１６つ又は３２つのデータを抽出すると、ポーラーコード復号ニーズを満たすことができる。同じ原理に従って、ｂｍ６４が２つのレベルのｂｍ６４、１つのレベルのｂｍ２及び１つのレベルのｂｍ４とカスケードされた後、Ｎ０＝３２、６４、１２８、２５６、５１２についてＬを選択するソート操作を１つのアレイで実現することができる。

一実施形態では、緊密な配列処理によって得られたデータをＬ個のデータに補完する前記ステップは、
補充データの数及び値を決定するステップであって、各補充データの値が、現在のデータビット幅が表せる最大値である、ステップを含む。

例えば、補充データの数がＸであると決定された場合、このＸ個の補充データの値は一致している。

このようにして、緊密な配列処理によって得られたデータの数がＬ－Ｘであると仮定すると、まず、緊密な配列処理によって得られたデータを補完させ、次にＸ個の補充データ及びこれらのＸ個の補充データの値を決定する。

本発明の実施例では、Ｌ個の出力対象のデータを決定する前記ステップの後、
前記緊密な配列処理によって得られたデータの数がＬよりも大きい場合、抽出されたＬ個のデータのビット順序情報に基づき、メモリから対応する切り捨てられた下位情報を取り出し、前記抽出されたＬ個のデータと取り出された下位情報を元のデータにスプライスするステップと、
前記緊密な配列処理によって得られたデータの数がＬ以下である場合、前記緊密な配列処理によって得られたデータに対応するビット順序情報に基づき、前記メモリから対応する切り捨てられた下位情報を抽出し、前記緊密な配列処理によって得られたデータと抽出された下位情報を元のデータにスプライスするステップとをさらに含むことができる。

このようにして、まずｂｍＮアレイからＬ個のデータを抽出し、次に前記Ｌ個のデータを補完させることができる。

例えば、データに対して緊密に配列及びソートするプロセスで記録されたビット順序情報を使用し、切り捨てられた下位情報をステップ１０２のメモリから抽出し、元のデータにスプライスして出力し、スプライス方式は、｛ａ［Ｎ：Ｗ］、ａ［Ｗ－１：０］｝であり、即ち出力データはａ［Ｎ：０］である。

本発明の実施例によって提供される技術的解決策は、関連技術と比較して、より少ないハードウェアリソースを使用してポーラーコード復号に必要なソート機能を完了することができ、かつ高速回路の設計を容易にする。マルチタップｂｍＮアレイにより、様々なコード長のポーラーコードの復号及びソートニーズを１つの回路セットでサポートすることができる。

実施例２
図５は本発明の実施例に係るソート装置の構成構造図である。図５に示すように、前記ソート装置は、取得モジュール１０、切り捨てモジュール２０、抽出モジュール３０、出力制御モジュール４０を備え、ここで、
前記取得モジュール１０は、サバイバーパスの数Ｌ、マザーコード長Ｎ０、少なくとも１つのパス削除指示及び切り捨てビット幅Ｗを含む構成情報を取得するように設けられ、
前記切り捨てモジュール２０は、前記切り捨てビット幅Ｗに基づき、入力された複数のデータのそれぞれに対して切り捨て処理を行い、切り捨て処理が行われた各データの切り捨てられた下位情報をメモリに記憶するように設けられ、
前記抽出モジュール３０は、前記少なくとも１つのパス削除指示に従って、下位情報が切り捨てられた後の複数のデータに対してデータ抽出を行い、抽出されたデータのビット順序を記録し、前記抽出されたデータに対して緊密な配列処理を行い、緊密な配列処理によって得られたデータの数を決定するように設けられ、
前記出力制御モジュール４０は、サバイバーパスの数Ｌ、前記マザーコード長Ｎ０、前記抽出されたデータ、前記抽出されたデータのビット順序及び前記緊密な配列処理によって得られたデータの数に基づき、Ｌ個の出力対象のデータを決定するように設けられる。

１つの実施形態として、前記出力制御モジュール４０は、
前記緊密な配列処理によって得られたデータの数がＬよりも大きい場合、予め設定されたアレイを使用し、前記抽出モジュール３０が緊密な配列処理によって得られたデータに対して、予め設定されたアレイによってバイトニックソートし、Ｌ個のデータを抽出するように設けられるソートモジュール５０と、
前記抽出モジュール３０が緊密な配列処理によって得られたデータの数がＬ以下である場合、緊密な配列処理によって得られたデータをＬ個のデータに補完するように設けられる補完モジュール６０と、を含むことができる。

いくつかの実施形態では、前記ソートモジュール５０は、
前記緊密な配列処理によって得られたデータから最小のＬ個のデータを選択し、前記Ｌ個のデータのそれぞれに対応するビット順序を決定するように設けられる。

いくつかの実施形態では、前記補完モジュール６０は、
補充データの数及び値を決定するように設けられ、各補充データの値は、現在のデータビット幅が表せる最大値である。

いくつかの実施形態では、前記装置は、ビット補充モジュール７０をさらに含み、前記ビット補充モジュール７０は、
緊密な配列処理によって得られたデータの数がＬよりも大きい場合、抽出されたＬ個のデータのビット順序情報に基づき、メモリから対応する切り捨てられた下位情報を取り出し、前記抽出されたＬ個のデータと取り出された下位情報を元のデータにスプライスし、
前記緊密な配列処理によって得られたデータの数がＬ以下である場合、前記緊密な配列処理によって得られたデータに対応するビット順序情報に基づき、前記メモリから対応する切り捨てられた下位情報を抽出し、前記緊密な配列処理によって得られたデータと抽出された下位情報を元のデータにスプライスするように設けられる。

いくつかの実施形態では、前記抽出モジュール３０は、
抽出ルールと各サバイバーパスのパス削除指示に従って、下位情報が切り捨てられた前記複数のデータにおけるデータを対応して抽出するように設けられ、ここで、抽出ルールとはすべての情報ビットに対応するデータを保持するように設けられる。

実際の応用において、前記取得モジュール１０、切り捨てモジュール２０、抽出モジュール３０、出力制御モジュール４０、ソートモジュール５０、補完モジュール６０とビット補充モジュール７０は、いずれも前記ソート装置での中央処理ユニット（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、マイクロプロセッサ（ＭＰＵ：Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ Ｕｎｉｔ）、デジタル信号プロセッサ（ＤＳＰ：Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）又はフィールドプログラマブルゲートアレイ（ＦＰＧＡ：Ｆｉｅｌｄ －Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）で実現されてもよい。

本実施で記載されるソート装置は、より少ないハードウェアリソースを使用してポーラーコード復号に必要なソート機能を完了することができ、かつ高速回路の設計を容易にする。マルチタップｂｍＮアレイにより、様々な各コード長のポーラーコードの復号及びソートニーズを１つの回路セットでサポートすることができる。

実施例３
図６はソートシステムのシステムアーキテクチャ概略図である。図６に示すように、当該アーキテクチャは、主に切り捨て、抽出、バイトニックソートｂｍＮアレイ、出力制御及びビット補充などのいくつかの部分を含み、ここで、

（１）切り捨て：
構成情報に基づき、入力されたデータの下位ビットを切り捨て、下位ビットデータをメモリに記憶し、切り捨てられたデータを抽出モジュールに出力する。例えば、入力されたデータがａ［Ｎ：０］とすると仮定すると、切り捨てた後に出力されたデータがａ［Ｎ：Ｗ］であり、切り捨てた後のデータａ［Ｗ－１：０］をメモリに記憶する。

上記切り捨て処理は、切り捨てモジュールによって実現されてもよい。

（２）抽出：
まず、すべての入力されたデータに番号を昇順で付け、前記番号で各データのビット順序を記録し、次に、構成情報におけるパス削除指示に従ってデータを抽出し、抽出されたデータのビット順序を記録し、後のバイトニックソートｂｍＮアレイ又は出力制御モジュールに送信する。４ｂ－ＳＣＬを例とすると、各サバイバーパスは、一度に４ビットで復号し、最大１６つのパスが拡張され、これらの４ビットのどのビットを拡張する必要があるかを示す必要がある。

パス削除指示で示されるフォーマットは、｛ｉｎｆｏ＿ｆｌｇ０、ｉｎｆｏ＿ｆｌｇ１、ｉｎｆｏ＿ｆｌｇ２、ｉｎｆｏ＿ｆｌｇ３｝であり、ｉｎｆｏ＿ｆｌｇ０とｉｎｆｏ＿ｆｌｇ２が１であると仮定すると、これらの２ビットに対応するパスを拡張する必要があることを示し、即ちこれらの２ビットは値０及び１を取ることができ、ｉｎｆｏ＿ｆｌｇ１とｉｎｆｏ＿ｆｌｇ２が０であると、これらの２つのビットに対応するパスが拡張されていないことを示し、即ちこれらの２つのビットは値０のみを取ることができ、保持されているデータパスの番号が４’ｂ００００、４’ｂ００１０、４’ｂ１０００、４’ｂ１０１０であり、即ち０番目、２番目、８番目、１０番目のパスに対応するデータを抽出する。

上記抽出処理は、抽出モジュールによって実現されてもよい。

（３）バイトニックソートｂｍＮアレイ：
入力されたデータをソートし、最小のＬ個のデータ及び各データに対応するビット順序を選択する。任意のＮ０についてＬを選択することをサポートし、Ｎ０の値は、３２、６４、１２８、２５６、５１２を含むがこれらに限定されない。Ｌの値は、８、１６、３２を含むがこれらに限定されない。

図２に示すように、従来のバイトニックソートの基本原理を示す図である。ｂｍＮは、Ｎ個のデータを入力し、これらのＮ個のデータをソートして出力する順序付きシーケンスである。例えば、ｂｍ４は、４つのデータを入力してこれらの４つのデータをソートして出力する順序付きシーケンスである。

本発明の実施例では、ｂｍ４は改善され、最適化されている。図２に示すように、ｂｍ１６には、左から右に４つのレベルの比較がある。先頭の２つのレベルの比較は１つのレベルのｂｍ４＿ｂに組み合わせられてもよいが、ここでデータを、間隔をあけて抽出する必要があり、図２の黒い点で示されている位置のデータは、１つのｂｍ４＿ｂに送信された４つのデータであり、このように間隔をあけて抽出された４つのデータだけが１つのｂｍ＿ｂに組み合わせられてもよい。

後の２つのレベルの比較は、１つの従来のｂｍ４で実現されてもよく、ｂｍ４＿ａと記され、２対２で比較しながら判決する方式で完全なソートを完了する。上記の最適化により、元のｂｍ１６の４つのレベルのｂｍ２の比較ロジックは、２レベルのｂｍ４の比較ロジックに減らされてもよい。

図２の黒い点で表されている４つのデータは規則的であり、それの前のレベルの入力がバイトーンシーケンスであるため、元のｂｍ４＿ａの６つのコンパレータを４つのコンパレータに減らすことができるように、ｄａｔ１＞＝ｄａｔ０＆ｄａｔ２＞＝ｄａｔ３が必要であり、また、ｂｍ４＿ｂは、最大値がｄａ１又はｄａｔ２であり、最小値がｄａｔ０又はｄａｔ３だけであり、次の最小値又は次の最大値がｄａｔ０又はｄａｔ３だけであり、このようなルールに従ってｂｍ４＿ｂは非常に少ないロジックだけで４つのデータの完全なソートを実現することができる。

上記の原理に基づき、図３に最適化されたソート基本ユニットｂｍＮが示される。
ｂｍ４がｂｍ４＿ａで構成され、
ｂｍ８がｂｍ４＿ｂとｂｍ２でカスケードされて構成され、
ｂｍ１６がｂｍ４＿ｂとｂｍ４＿ａでカスケードされて構成され、
ｂｍ３２がｂｍ４＿ｂ、ｂｍ２とｂｍ４＿ａでカスケードされて構成され、
ｂｍ６４がｂｍ４＿ｂ、ｂｍ４＿ａとｂｍ４＿ａでカスケードされて構成される。

図４には６４つのデータの完全なソートに必要なソートアレイが示されている。Ｎ０＝３２、Ｌ＝８又は１６の場合、ｂｍ３２ユニットのレベル１のｂｍ４＿ｂアレイの出力データから最小の８つ又は１６つのデータを抽出すると、ポーラーコード復号ニーズを満たすことができる。Ｎ０＝６４、Ｌ＝１６又は３２の場合、ｂｍ６４ユニットのレベル１のｂｍ４＿ｂアレイの出力データから最小の１６つ又は３２つのデータを抽出すると、ポーラーコード復号ニーズを満たすことができる。同じ原理に従って、ｂｍ６４が２つのレベルのｂｍ６４、１つのレベルのｂｍ２及び１つのレベルのｂｍ４とカスケードされた後、Ｎ０＝３２、６４、１２８、２５６、５１２についてＬを選択するソート操作を１つのアレイで実現することができる。

上記バイトーンソートｂｍＮアレイの処理は、ソートモジュールによって実現されてもよい。

（４）出力制御：
構成情報のＬとＮ０、及び抽出モジュールによって入力された制御情報に基づき、バイトーンソートｂｍＮアレイによって出力されたデータ又は抽出モジュールによって出力されたデータからＬ個のデータを選択して出力する。

抽出モジュールによって入力された制御情報は、抽出されたデータ及びこれらのデータに対応するビット順序、抽出モジュールが緊密な配列処理によって得られたデータの数を含む。

上記出力制御処理は、出力制御モジュールによって実現されてもよい。

（５）ビット補充：
選択されたＬ個のデータのビット順序情報を使用し、切り捨てられた下位情報を切り捨てモジュールのメモリから抽出し、データを補完させて出力する。

上記ビット補充処理は、ビット補充モジュールによって実現されてもよい。

なお、上記のシステムアーキテクチャは、例示に過ぎず、本開示は、ソートシステムのアーキテクチャを制限するものではない。

実施例４
以下では、４ｂ－ＳＣＬ復号アルゴリズム、Ｎ０＝５１２、Ｌ＝３２を例として詳細に説明する。

４ｂ－ＳＣＬ復号アルゴリズムは、反復ごとに４ビットデータを復号し、反復ごとに各サバイバーパスが最大１６つのパスに拡張され、すべてのサバイバーパスが最大５１２つのパスに拡張される。

まず、サバイバーパスの数Ｌ、マザーコード長Ｎ０、少なくとも１つのパス削除指示、切り捨てビット幅Ｗを設定し、次にデータを入力してソート及び選択操作を行う。

切り捨てモジュールによって入力されたデータの数は、５１２つであり、ビット順序番号が０～５１１である。各データからＷ個の下位ビットを切り捨てた後に出力されたデータを抽出モジュールに送信するとともに、切り捨てた後のデータをメモリに記憶する。

抽出モジュールは、受信されたデータを１６つのデータごとにグループ化して抽出する。

各グループの１６つのデータは、独立したパス削除指示があり、そのフォーマットが｛ｉｎｆｏ＿ｆｌｇ０、ｉｎｆｏ＿ｆｌｇ１、ｉｎｆｏ＿ｆｌｇ２、ｉｎｆｏ＿ｆｌｇ３｝であり、ｉｎｆｏ＿ｆｌｉｇＮが１であると、情報ビットにはパス拡張が必要であることを示し、当該ビット（ｂｉｔ）位置の値が０／１であってよく、ｉｎｆｏ＿ｆｌｇＮが０の場合、パス拡張が不要であることを示し、当該ビット位置の値が０だけである。当該ルールに従って得られたデータの値は、当該グループに保持されるデータビット順序番号となるグループ番号がスプライスされる。

例えば、第１のグループ｛０、０、１、０｝は、１０進数が２で、グループ番号が０で、ビット順序が２であるデータが保持されることを示す。第２のグループ｛１、０、１、０｝は、１０進数が２で、グループ番号が１で、ビット順序が１８であるデータが保持されることを示す。

すべてのグループのデータ抽出が完了された後、データは、Ａ＝｛グループ０の抽出データ、グループ１の抽出データ、…、グループ３１の抽出データ｝にスプライスされ、ビット順序は、Ｂ＝｛グループ０のデータビット順序、グループ１のデータビット順序、…、グループ３１のデータビット順序｝にスプライスされる。グループＡのデータの数が３２以下である場合、ＡとＢを出力制御モジュールに直接出力し、Ａのデータの数が３２よりも大きい場合、ＡとＢをバイトーンソートｂｍＮアレイモジュールに出力し、バイトーンソートを行う。

図７に示すように、Ｎ０＝５１２、Ｌ＝３２をサポートするソートｂｍアレイであり、ｂｍ４アレイは１２８個のｂｍ４ソートユニットで並列に構成され、ソートが完了された後、すべてのデータをｂｍ８アレイに送信し、ｂｍ８アレイは６４個のｂｍ８ソートユニットで並列に構成され、ソートが完了された後、すべてのデータをｂｍ１６アレイに送信し、ｂｍ１６アレイは３２個のｂｍ１６ソートユニットで並列に構成され、ソートが完了された後、すべてのデータをｂｍ３２アレイに送信する。

ｂｍ３２アレイは１６個のｂｍ３２セットで並列に構成され、ソートが完了された後、すべてのデータをｂｍ６４＿ａアレイに送信し、ｂｍ６４＿ａアレイは８個のｂｍ６４ソートユニットで並列に構成され、ソートが完了された後、各ｂｍ６４出力結果の小さい方の３２つのデータを選択し、合計２５６つのデータをｂｍ６４＿ｂアレイに送信する。

ｂｍ６４＿ｂアレイは、４つのｂｍ６４ソートユニットで並列に構成され、ソートが完了された後、各ｂｍ６４の出力結果の小さい方の３２つのデータを選択し、合計１２８つのデータをｂｍ６４＿ｃアレイに送信し、ｂｍ６４＿ｃアレイは、２つのｂｍ６４ソートユニットで並列に構成され、ソートが完了された後、各ｂｍ６４の出力結果の小さい方の３２つのデータを選択し、合計６４つのデータをｂｍ２アレイに送信し、ｂｍ２アレイは３２個のｂｍ２ソートユニットで構成され、入力された６４つのデータから小さい方の３２つのデータを選択して出力する。

ソート及び選択中に各データに対応するビット順序を同時に保持し、データと一緒に下位モジュールに送信する必要がある。

図７に示すように、当該ソートアレイは、５１２つのデータを入力し、小さい方の３２つのデータを選択すること、即ちＮ０＝５１２、Ｌ＝３２のポーラーコード復号ニーズをサポートする。異なるタップにより、Ｎ０＝３２、Ｌ＝１６／８のポーラーコード復号ニーズ、Ｎ０＝６４、Ｌ＝３２／１６／８のポーラーコード復号ニーズ、Ｎ０＝１２８、Ｌ＝３２／１６／８のポーラーコード復号ニーズ、Ｎ０＝２５６、Ｌ＝３２／１６のポーラーコード復号ニーズをサポートすることもできる。このソートアレイの後に異なるｂｍＮがカスケードされると、任意のＮ０／Ｌのポーラーコードニーズをサポートすることができる。

出力制御モジュールは、抽出モジュールによって送信されたＡの有効データの数、Ｎ０及びＬ情報に基づき、対応するタップのデータを選択して出力する。本実施例では、Ａの有効データの数が３２より大きい場合、Ｎ０＝５１２、Ｌ＝３２のタップのデータを選択して出力し、Ａの有効データの数が３２以下の場合、抽出モジュールによって送信されたデータをビット補充モジュールに直接出力する。

ビット補充モジュールは、受信された各データのビット順序情報に基づき、当該データの切り捨てられた下位ビット（ｂｉｔ）情報を切り捨てモジュールから取り出し、データを補完させてから出力する。

実施例５
図５のバイトーンソートｂｍＮアレイモジュールを個別に抽出してソート及び選択操作のみを実行し、即ちＭ個のデータから最小又は最大のＬ個のデータを選択する。

ソートアレイ構造は図７に示される。ソート対象データの数Ｍが２の整数乗でない場合、ソート対象データの後にＮ０－Ｍ個の入力データビット幅で表せる最大値を補充する必要がある。例えば、入力データのビット幅がＮである場合、補充される最大値は２^Ｎ－１である。ここでＮ０の計算方法は以下のとおりである：
Ｎ０＝２^K＞Ｍとし、Ｋはこの式を満たす最小の整数である。

最小の３２つのデータを５００つのデータ（各データのビット幅Ｎが８である）から選択して出力し、Ｎ０＝２^K＞５００とし、Ｋがこの式を満たす最小の整数であると仮定すると、Ｋ＝９、Ｎ０＝５、５００つのデータの後に１２つのデータを補充し、これらの１２つのデータの値は、いずれも現在のデータビット幅が表せる最大値２５５であり、５１２つのデータが得られる。図７で説明された回路の左側からこれらの５１２つのデータを入力すると、最も右側で最小の３２つのデータを取得することができる。

上記の５００つのデータから最大の３２つのデータを選択する場合、まず５００つのデータの後に１２つのデータを補充する必要があり、これらの１２つのデータの値は、いずれも現在のデータビット幅が表せる最小値０であり、５１２つのデータを補完した後、図７の前記回路の左側から入力し、ｂｍ４／ｂｍ８／ｂｍ１６／ｂｍ３２／ｂｍ６４／ｂｍ２のソート回路構造は、最小値を選択する上記のソート回路構造と全く同じであるが、ｂｍ６４と最後のレベルのｂｍ２のソートが完了された後の出力結果の選択のみが異なる。各ｂｍ６４のソートが完了された後、出力結果のうち、大きい方の３２つのデータを選択し、最後のレベルのｂｍ２アレイが入力された６４つのデータから大きい方の３２つのデータを選択して出力し、このようにして５００つのデータから最大の３２つのデータを選択することができる。

図８は本出願の実施例による電子デバイスのハードウェア構造図である。図８に示すように、当該電子デバイスは、１つ又は複数のプロセッサ８１０とメモリ８２０とを備える。図８では、１つのプロセッサ８１０が例として挙げられる。

前記電子デバイスは、入力装置８３０と出力装置８４０とをさらに備えることができる。

前記電子デバイスでのプロセッサ８１０、メモリ８２０、入力装置８３０と出力装置８４０は、バス又は他の方式で接続されてもよく、図７ではバスで接続されることが例として挙げられる。

メモリ８２０は、コンピュータ可読記憶媒体として、ソフトウェアプログラム、コンピュータ実行可能プログラム及びモジュールを記憶するように設けられる。プロセッサ８１０は、メモリ８２０に記憶されているソフトウェアプログラム、命令及びモジュールを実行することにより、様々な機能アプリケーション及びデータ処理を実行して、上記の実施例の任意の１つの方法を実現する。

メモリ８２０は、プログラム記憶領域とデータ記憶領域とを含むことができ、ここで、プログラム記憶領域にはオペレーティングシステム、少なくとも１つの機能に必要なアプリケーションプログラムが記憶されてもよく、データ記憶領域には電子デバイスの使用に応じて作成されたデータが記憶されてもよい。また、メモリは、ランダムアクセスメモリ（ＲＡＭ：Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの揮発性メモリを含むことができ、少なくとも１つの磁気ディスクメモリデバイス、フラッシュメモリデバイス又は他の非一時的なソリッドステートメモリデバイスなどの非揮発性メモリをさらに含むことができる。

メモリ８２０は、非一時的なコンピュータ記憶媒体又は一時的なコンピュータ記憶媒体であってもよい。当該非一時的なコンピュータ記憶媒体は、例えば、少なくとも１つの磁気ディスクメモリデバイス、フラッシュメモリデバイス又は他の非一時的なソリッドステートメモリデバイスである。いくつかの実施例では、メモリ８２０は、プロセッサ８１０に対して遠隔に設置されたメモリを選択可能に含むことができ、これらの遠隔メモリは、ネットワークを介してコンピュータ装置に接続されてもよい。上記ネットワークの実施例は、インターネット、イントラネット、ローカルエリアネットワーク、移動通信ネットワーク及びそれらの組み合わせを含むことができる。

入力装置８３０は、入力された数字又は文字情報を受信し、電子デバイスのユーザ設定及び機能制御に関するキー信号入力を生成するように設けられる。出力装置８４０は、表示画面などの表示デバイスを含むことができる。

本実施例は、コンピュータプログラムを記憶しており、前記コンピュータプログラムがプロセッサによって実行された後、上記の任意の１つ又は複数のソート方法を実現することができる、記憶媒体をさらに提供する。

前記コンピュータ記憶媒体は、様々なタイプの記憶媒体であってもよく、本実施例では、好ましくは、非一時的な記憶媒体であってもよい。

当業者は、本実施例の記憶媒体における各プログラムの機能について実施例で記載されるソート方法の関連説明を参照して理解することができる。

本発明の実施例で記載される方法を採用することにより、関連技術と比較して、少ないハードウェアリソースを使用してポーラーコード復号に必要なソート機能を完了することができ、かつ高速回路の設計を容易にする。マルチタップｂｍＮアレイにより、様々なコード長のポーラーコードの復号及びソートニーズを１つの回路セットでサポートすることができる。

本発明の実施例で記載される技術的解決策は、衝突することなく任意に組み合わせられてもよい。

本開示で提供されるいくつかの実施例では、開示される方法及びスマートデバイスが他の方式により実現されてもよいことを理解すべきである。上述したデバイスの実施例は例示的なものだけであり、例えば、前記ユニットの区分は、論理機能的区分だけであり、実際に実施するときに他の区分方式もあり得て、例えば複数のユニット又は構成要素は組み合わせられてもよく又は別のシステムに統合されてもよく、又はいくつかの特徴は無視されてもよく、又は実行されなくてもよい。また、示されるか、又は議論される各コンポーネントの間の相互結合、又は直接結合、又は通信接続はいくつかのインターフェース、デバイス又はユニットを介する間接的結合又は通信接続であってもよいし、電気的、機械的又は他の形態であってもよい。

分離部材として説明された前記ユニットは、物理的に分離するものであってもよく又は物理的に分離するものでなくてもよく、ユニットとして表示された部材は物理的ユニットであってもよく又は物理的ユニットでなくてもよく、即ち１つの箇所に位置してもよいし、複数のネットワークユニットに分布してもよく、実際のニーズに応じてその中の一部又は全部のユニットを選択して本実施例の解決策の目的を達成することができる。

また、本発明の各実施例における各機能ユニットは、すべて１つの第２の処理ユニットに統合されてもよく、各ユニットは、それぞれ１つのユニットとして単独して使用されてもよく、２つ以上のユニットは、１つのユニットに統合されてもよく、上記の統合されたユニットは、ハードウェアの形で実現されてもよいし、ハードウェアとソフトウェア機能の組み合わせの形で実現されてもよい。

Claims (13)

1. ソート方法であって、
   サバイバーパスの数Ｌ、マザーコード長Ｎ０、少なくとも１つのパス削除指示及び切り捨てビット幅Ｗを含む構成情報を取得するステップと、
   前記切り捨てビット幅Ｗに基づき、入力された複数のデータのそれぞれに対して切り捨て処理を行い、切り捨て処理が行われた後の各データの切り捨てられた下位情報をメモリに記憶するステップと、
   前記少なくとも１つのパス削除指示に従って、下位情報が切り捨てられた後の複数のデータに対してデータ抽出を行い、抽出されたデータのビット順序を記録するステップと、
   前記抽出されたデータに対して配列処理を行い、配列処理によって得られたデータの数を決定するステップと、
   前記サバイバーパスの数Ｌ、前記マザーコード長Ｎ０、前記抽出されたデータ、前記抽出されたデータのビット順序及び前記配列処理によって得られたデータの数に基づき、Ｌ個の出力対象のデータを決定するステップと、を含み、
   前記少なくとも１つのパス削除指示に従って、下位情報が切り捨てられた後の複数のデータに対してデータ抽出を行う前記ステップは、
   抽出ルールと各前記サバイバーパスのパス削除指示に従って、下位情報が切り捨てられた後の前記複数のデータにおけるデータを対応して抽出するステップであって、前記抽出ルールとはすべての情報ビットに対応するデータを保持することである、ステップを含む、ソート方法。
2. 前記サバイバーパスの数Ｌ、前記マザーコード長Ｎ０、前記抽出されたデータ、前記抽出されたデータのビット順序及び前記配列処理によって得られたデータの数に基づき、Ｌ個の出力対象のデータを決定する前記ステップは、
   前記配列処理によって得られたデータの数がＬよりも大きい場合、予め設定されたアレイを使用し、前記配列処理によって得られたデータに対してバイトニックソートし、Ｌ個のデータを抽出するステップと、
   前記配列処理によって得られたデータの数がＬ以下である場合、前記配列処理によって得られたデータをＬ個のデータに補完するステップと、を含む、請求項１に記載の方法。
3. Ｌ個のデータを抽出する前記ステップは、
   前記配列処理によって得られたデータから最小のＬ個のデータを選択し、前記Ｌ個のデータのそれぞれに対応するビット順序を決定するステップを含む、請求項２に記載の方法。
4. 前記配列処理によって得られたデータをＬ個のデータに補完する前記ステップは、
   補充データの数及び値を決定するステップであって、各前記補充データの値が現在のデータビット幅が表せる最大値である、ステップを含む、請求項２に記載の方法。
5. Ｌ個の出力対象のデータを決定する前記ステップの後、
   前記配列処理によって得られたデータの数がＬよりも大きい場合、抽出されたＬ個のデータのビット順序情報に基づき、前記メモリから対応する切り捨てられた下位情報を取り出し、前記抽出されたＬ個のデータと取り出された下位情報を元のデータにスプライスするステップと、
   前記配列処理によって得られたデータの数がＬ以下である場合、前記配列処理によって得られたデータに対応するビット順序情報に基づき、前記メモリから対応する切り捨てられた下位情報を抽出し、前記配列処理によって得られたデータと抽出された下位情報を元のデータにスプライスするステップと、を含む、請求項２、３又は４に記載の方法。
6. マザーコード長Ｎ０はＮ０＝２^K＞Ｍによって計算され、ただし、Ｍはソート対象データの数であり、ＫはＮ０＝２^K＞Ｍを満たす最小の整数である、請求項１に記載の方法。
7. ソート装置であって、
   サバイバーパスの数Ｌ、マザーコード長Ｎ０、少なくとも１つのパス削除指示及び切り捨てビット幅Ｗを含む構成情報を取得するように設けられる取得モジュールと、
   前記切り捨てビット幅Ｗに基づき、入力された複数のデータのそれぞれに対して切り捨て処理を行い、切り捨て処理が行われた後の各データの切り捨てられた下位情報をメモリに記憶するように設けられる切り捨てモジュールと、
   前記少なくとも１つのパス削除指示に従って、下位情報が切り捨てられた後の複数のデータに対してデータ抽出を行い、抽出されたデータのビット順序を記録し、前記抽出されたデータに対して配列処理を行い、配列処理によって得られたデータの数を決定するように設けられる抽出モジュールと、
   前記サバイバーパスの数Ｌ、前記マザーコード長Ｎ０、前記抽出されたデータ、前記抽出されたデータのビット順序及び前記配列処理によって得られたデータの数に基づき、Ｌ個の出力対象のデータを決定するように設けられる出力制御モジュールと、を備え、
   前記抽出モジュールは、
   抽出ルールと各前記サバイバーパスのパス削除指示に従って、下位情報が切り捨てられた後の前記複数のデータにおけるデータを対応して抽出するように設けられ、前記抽出ルールとはすべての情報ビットに対応するデータを保持することである、ソート装置。
8. 前記出力制御モジュールは、
   前記配列処理によって得られたデータの数がＬよりも大きい場合、予め設定されたアレイを使用し、前記抽出モジュールが配列処理によって得られたデータに対してバイトニックソートし、Ｌ個のデータを抽出するように設けられるソートモジュールと、
   前記抽出モジュールが配列処理によって得られたデータの数がＬ以下である場合、前記配列処理によって得られたデータをＬ個のデータに補完するように設けられる補完モジュールと、を含む、請求項７に記載の装置。
9. 前記ソートモジュールは、
   前記配列処理によって得られたデータから最小のＬ個のデータを選択し、前記Ｌ個のデータのそれぞれに対応するビット順序を決定するように設けられる、請求項８に記載の装置。
10. 前記補完モジュールは、
    補充データの数及び値を決定するように設けられ、各前記補充データの値が現在のデータビット幅が表せる最大値である、請求項８に記載の装置。
11. ビット補充モジュールをさらに備え、前記ビット補充モジュールは、
    前記配列処理によって得られたデータの数がＬよりも大きい場合、抽出されたＬ個のデータのビット順序情報に基づき、前記メモリから対応する切り捨てられた下位情報を取り出し、前記抽出されたＬ個のデータと取り出された下位情報を元のデータにスプライスし、
    前記配列処理によって得られたデータの数がＬ以下である場合、前記配列処理によって得られたデータに対応するビット順序情報に基づき、前記メモリから対応する切り捨てられた下位情報を抽出し、前記配列処理によって得られたデータと抽出された下位情報を元のデータにスプライスするように設けられる、請求項８、９又は１０に記載の装置。
12. 電子デバイスであって、
    少なくとも１つのプロセッサと、
    少なくとも１つのコンピュータプログラムを記憶するように設けられるメモリと、を備え、
    前記少なくとも１つのコンピュータプログラムが前記少なくとも１つのプロセッサに実行されると、前記少なくとも１つのプロセッサが請求項１～６のいずれか１項に記載のソート方法を実行させる、電子デバイス。
13. コンピュータに請求項１～６のいずれか１項に記載のソート方法を実行させる、コンピュータプログラム。

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