JP7490766B2 - 演算論理回路レジスタの順序付け - Google Patents
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Description
Claims (20)
- 処理装置で実行される複数のスレッドについて、第1の演算論理回路(ALU)で処理するための複数のオペランドを受信することと、
前記複数のオペランドを、単精度オペランドを記憶する大きさの複数のレジスタに記憶することと、
複数の実行サイクルにわたって、前記第1のALUで処理するために、前記複数のレジスタから、倍精度オペランドを記憶するように構成された第1のオペランドレジスタへの前記複数のオペランドの提供を順序付けすることと、を含む、
方法。 - 前記順序付けすることは、
第1の実行サイクル中に、前記複数のオペランドのうち第1のオペランドの第1の部分を前記第1のオペランドレジスタに記憶することと、
第2の実行サイクル中に、前記複数のオペランドのうち第2のオペランドの第1の部分を、前記複数のレジスタのうち第1のレジスタから前記第1のオペランドレジスタに転送することと、を含む、
請求項1の方法。 - 前記順序付けすることは、
前記第1の実行サイクル中に、前記第1のオペランドの第2の部分を、前記複数のレジスタのうち第2のレジスタに記憶することと、
前記第2の実行サイクル中に、前記第2のオペランドの第2の部分を、前記第1のALUで処理するために第2のオペランドレジスタに転送することと、を含む、
請求項2の方法。 - 前記第2の実行サイクル中に、前記第1のALUの前記第1のオペランドレジスタ及び前記第2のオペランドレジスタから前記第1のオペランドを読み取ることを含む、
請求項3の方法。 - 前記第1のオペランドは倍精度オペランドである、
請求項4の方法。 - 前記順序付けすることは、前記第2の実行サイクル中に、第3のオペランドの第1の部分を、前記複数のレジスタのうち第2のレジスタから前記複数のレジスタのうち前記第1のレジスタに転送することを含む、
請求項2の方法。 - 前記順序付けすることは、第3の実行サイクル中に、前記第3のオペランドの前記第1の部分を、前記複数のレジスタのうち前記第1のレジスタから前記第1のオペランドレジスタに転送することを含む、
請求項6の方法。 - 前記順序付けすることは、前記第2の実行サイクル中に、第4のオペランドの第1の部分を、前記複数のレジスタのうち第3のレジスタから前記複数のレジスタのうち前記第2のレジスタに転送することを含む、
請求項6の方法。 - 演算論理回路(ALU)を含む処理ユニットであって、対応する複数のスレッドを実行し、前記複数のスレッドは、前記ALUで処理される複数のオペランドを生成するように実行する、処理ユニットと、
前記複数のオペランドを記憶するように構成された複数のレジスタであって、単精度オペランドを記憶する大きさの複数のレジスタと、
複数の実行サイクルにわたって、前記ALUで処理するために、前記複数のレジスタから、倍精度オペランドを記憶するように構成された第1のオペランドレジスタへの前記複数のオペランドの提供を順序付けするように構成された順序付け制御モジュールと、を備える、
プロセッサ。 - 前記順序付け制御モジュールは、
第1の実行サイクル中に、前記複数のオペランドのうち第1のオペランドの第1の部分を前記第1のオペランドレジスタに記憶することと、
第2の実行サイクル中に、前記複数のオペランドのうち第2のオペランドの第1の部分を、前記複数のレジスタのうち第1のレジスタから前記第1のオペランドレジスタに転送することと、
によって、前記複数のオペランドの提供を順序付けるように構成されている、
請求項9のプロセッサ。 - 前記順序付け制御モジュールは、
前記第1の実行サイクル中に、前記第1のオペランドの第2の部分を、前記複数のレジスタのうち第2のレジスタに記憶することと、
前記第2の実行サイクル中に、前記第2のオペランドの第2の部分を、前記ALUで処理するために第2のオペランドレジスタに転送することと、
によって、前記複数のオペランドの提供を順序付けるように構成されている、
請求項10のプロセッサ。 - 前記ALUは、前記第2の実行サイクル中に、処理するために前記第1のオペランドレジスタ及び前記第2のオペランドレジスタから前記第1のオペランドを読み取るように構成されている、
請求項11のプロセッサ。 - 前記第1のオペランドは倍精度オペランドである、
請求項12のプロセッサ。 - 前記順序付け制御モジュールは、前記第2の実行サイクル中に、第3のオペランドの第1の部分を、前記複数のレジスタのうち第2のレジスタから前記複数のレジスタのうち前記第1のレジスタに転送することによって、前記複数のオペランドの提供を順序付けるように構成されている、
請求項10のプロセッサ。 - 前記順序付け制御モジュールは、第3の実行サイクル中に、前記第3のオペランドの前記第1の部分を、前記複数のレジスタのうち前記第1のレジスタから前記第1のオペランドレジスタに転送することによって、前記複数のオペランドの提供を順序付けるように構成されている、
請求項14のプロセッサ。 - 前記順序付け制御モジュールは、前記第2の実行サイクル中に、第4のオペランドの第1の部分を、前記複数のレジスタのうち第3のレジスタから前記複数のレジスタのうち前記第2のレジスタに転送することによって、前記複数のオペランドの提供を順序付けるように構成されている、
請求項14のプロセッサ。 - 対応する複数のスレッドを実行する複数のシェーダプロセッサであって、前記複数のスレッドは、複数のオペランドを生成するように実行する、複数のシェーダプロセッサと、
演算論理回路(ALU)と、
前記複数のオペランドを記憶するように構成された複数のレジスタであって、単精度オペランドを記憶する大きさの複数のレジスタと、
複数の実行サイクルにわたって、前記ALUで処理するために、前記複数のレジスタから、倍精度オペランドを記憶するように構成された第1のオペランドレジスタへの前記複数のオペランドの提供を順序付けするように構成された順序付け制御モジュールと、を備える、
グラフィックス処理ユニット(GPU)。 - 前記順序付け制御モジュールは、
第1の実行サイクル中に、前記複数のオペランドのうち第1のオペランドの第1の部分を前記第1のオペランドレジスタに記憶することと、
第2の実行サイクル中に、前記複数のオペランドのうち第2のオペランドの第1の部分を、前記複数のレジスタのうち第1のレジスタから前記第1のオペランドレジスタに転送することと、
によって、前記複数のオペランドの提供を順序付けるように構成されている、
請求項17のGPU。 - 前記順序付け制御モジュールは、
前記第1の実行サイクル中に、前記第1のオペランドの第2の部分を、前記複数のレジスタのうち第2のレジスタに記憶することと、
前記第2の実行サイクル中に、前記第2のオペランドの第2の部分を、前記ALUで処理するために第2のオペランドレジスタに転送することと、
によって、前記複数のオペランドの提供を順序付けるように構成されている、
請求項18のGPU。 - 前記ALUは、前記第2の実行サイクル中に、処理するために前記第1のオペランドレジスタ及び前記第2のオペランドレジスタから前記第1のオペランドを読み取るように構成されている、
請求項19のGPU。
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