JP7487535B2 - 演算処理装置 - Google Patents

演算処理装置 Download PDF

Info

Publication number
JP7487535B2
JP7487535B2 JP2020069952A JP2020069952A JP7487535B2 JP 7487535 B2 JP7487535 B2 JP 7487535B2 JP 2020069952 A JP2020069952 A JP 2020069952A JP 2020069952 A JP2020069952 A JP 2020069952A JP 7487535 B2 JP7487535 B2 JP 7487535B2
Authority
JP
Japan
Prior art keywords
register
instruction
fixed
decoder
read
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020069952A
Other languages
English (en)
Other versions
JP2021166010A (ja
Inventor
亮平 岡崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2020069952A priority Critical patent/JP7487535B2/ja
Priority to US17/166,286 priority patent/US11314505B2/en
Publication of JP2021166010A publication Critical patent/JP2021166010A/ja
Application granted granted Critical
Publication of JP7487535B2 publication Critical patent/JP7487535B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
    • G06F9/3001—Arithmetic instructions
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
    • G06F9/3016—Decoding the operand specifier, e.g. specifier format
    • G06F9/30167—Decoding the operand specifier, e.g. specifier format of immediate specifier, e.g. constants
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30098—Register arrangements
    • G06F9/3012—Organisation of register space, e.g. banked or distributed register file
    • G06F9/3013—Organisation of register space, e.g. banked or distributed register file according to data content, e.g. floating-point registers, address registers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30098—Register arrangements
    • G06F9/30141—Implementation provisions of register files, e.g. ports
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
    • G06F9/3016—Decoding the operand specifier, e.g. specifier format
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30181—Instruction operation extension or modification
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
    • G06F9/3838—Dependency mechanisms, e.g. register scoreboarding
    • G06F9/384—Register renaming
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3854—Instruction completion, e.g. retiring, committing or graduating
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3854—Instruction completion, e.g. retiring, committing or graduating
    • G06F9/3856—Reordering of instructions, e.g. using queues or age tags
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3854—Instruction completion, e.g. retiring, committing or graduating
    • G06F9/3858—Result writeback, i.e. updating the architectural state or memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Executing Machine-Instructions (AREA)
  • Advance Control (AREA)

Description

本発明は、演算処理装置に関する。
プロセッサにおいて、レジスタの値を読み出す必要がない命令についても、レジスタの値を読み出す必要がある命令と同様に、レジスタから値を読み出して演算が行なわれ、結果がレジスタに書き込まれる。例えば、即値＃１をレジスタｘ１に書き込む命令「Mov x1, #1」については、実際には固定小数点レジスタからのデータの読み出しが行なわれなくてよい。しかしながら、このような命令は、他のadd等のレジスタを読み出す命令と同様の経路とするため、レジスタ読み出しのパイプラインと演算器のパイプラインとが経由され、結果がレジスタに書き込まれる。
特開平５－１２００９号公報
演算処理装置に備えられる演算器の数が少ないと、演算器がボトルネックとなってInstructions Per Clock（ＩＰＣ）を上げることができない。一方、演算器の数を増やすと、回路量の観点からペナルティが大きくなるという課題がある。
１つの側面では、プロセッサの処理速度を向上させることを目的とする。
１つの側面では、演算処理装置は、実行しようとする命令がレジスタからのデータの読み出しを伴わない命令である場合に、即値を命令によって直接特定させるレジスタに書き込むデコーダと、前記デコーダが実行しようとする命令が前記命令によって直接特定させるレジスタとは別のレジスタからのデータの読み出しを伴う命令である場合に、前記別のレジスタからデータを読み出し、読み出したデータに基づく演算結果を前記命令によって直接特定させるレジスタに書き込む演算器と、を備える。
１つの側面では、プロセッサの処理速度を向上させることができる。
実施形態の一例における演算処理装置のハードウェア構成例を模式的に示すブロック図である。 図１に示した演算処理装置のソフトウェア構成例を模式的に示すブロック図である。 図１に示した演算処理装置における固定小数点レジスタの読み書き処理を説明するブロック図である。 図１に示した演算処理装置における固定小数点レジスタの書き込み処理を説明するブロック図である。 図１に示した演算処理装置における演算処理を説明するフローチャートである。 変形例としての演算処理装置における書き込みポートの判定を説明する図である。
以下、図面を参照して一実施の形態を説明する。ただし、以下に示す実施形態はあくまでも例示に過ぎず、実施形態で明示しない種々の変形例や技術の適用を排除する意図はない。すなわち、本実施形態を、その趣旨を逸脱しない範囲で種々変形して実施することができる。
また、各図は、図中に示す構成要素のみを備えるという趣旨ではなく、他の機能等を含むことができる。
以下、図中において、同一の各符号は同様の部分を示しているので、その説明は省略する。
〔Ａ〕実施形態の一例
〔Ａ－１〕システム構成例
図１は、実施形態の一例における演算処理装置１のハードウェア構成例を模式的に示すブロック図である。
演算処理装置１は、複数（図示する例では２つ）のCentral Processing Unit（ＣＰＵ）１１，複数（図示する例では２つ）のメモリ１２及びインターコネクト制御部１３を備える。
メモリ１２は、例示的に、Read Only Memory（ＲＯＭ）及びRandom Access Memory（ＲＡＭ）を含む記憶装置である。メモリ１２のＲＯＭには、Basic Input/Output System（ＢＩＯＳ）等のプログラムが書き込まれてよい。メモリ１２のソフトウェアプログラムは、ＣＰＵ１１に適宜に読み込まれて実行されてよい。また、メモリ１２のＲＡＭは、一次記録メモリあるいはワーキングメモリとして利用されてよい。
インターコネクト制御部１３は、外部装置との通信を可能にするためのインタフェースである。
ＣＰＵ１１は、例示的に、演算処理装置１全体の動作を制御する。演算処理装置１全体の動作を制御するための装置は、ＣＰＵ１１に限定されず、例えば、ＭＰＵやＤＳＰ，ＡＳＩＣ，ＰＬＤ，ＦＰＧＡのいずれか１つであってもよい。また、演算処理装置１全体の動作を制御するための装置は、ＣＰＵ，ＭＰＵ，ＤＳＰ，ＡＳＩＣ，ＰＬＤ及びＦＰＧＡのうちの２種類以上の組み合わせであってもよい。なお、ＭＰＵはMicro Processing Unitの略称であり、ＤＳＰはDigital Signal Processorの略称であり、ＡＳＩＣはApplication Specific Integrated Circuitの略称である。また、ＰＬＤはProgrammable Logic Deviceの略称であり、ＦＰＧＡはField Programmable Gate Arrayの略称である。
図２は、図１に示した演算処理装置１のソフトウェア構成例を模式的に示すブロック図である。
図２に示すように、ＣＰＵ１１は、命令フェッチアドレス生成器１１１，分岐予測機構１１２，命令バッファ１１３，命令デコーダ１１４及びレジスタリネーミング部１１５として機能する。また、ＣＰＵ１１は、ＲＳＡ１１６ａ，ＲＳＥ１１６ｂ，ＲＳＦ１１６ｃ，ＲＳＢＲ１１６ｄ，ＣＳＥ１１６ｅ，オペランドアドレス生成器１１７，演算器１１８ａ，１１８ｂ及びＰＣ１１９として機能する。更に、ＣＰＵ１１は、一次命令キャッシュ１０１，二次命令キャッシュ１０２，一次データキャッシュ１０３，固定小数点レジスタ１０４及び浮動小数点レジスタ１０５として機能する。
なお、ＲＳＡはReservation Station for Address generationの略称であり、ＲＳＥはReservation Station for Executionの略称であり、ＲＳＦはReservation Station for Floating pointの略称である。また、ＲＳＢＲはReservation Station for Branchの略称であり、ＣＳＥはCommit Stack Entryの略称であり、ＰＣはProgram Counterの略称である。更に、固定小数点レジスタはGeneral Purpose Register（ＧＰＲ）と表記されてもよく、浮動小数点レジスタはFloating Point Registers（ＦＰＲ）と表記されてもよい。
命令フェッチアドレス生成器１１１は、命令フェッチアドレスを生成して、一次命令キャッシュ１０１，二次命令キャッシュ１０２又はメモリ１２に格納する。
分岐予測機構１１２は、将来実行する命令列の分岐を予測する。
命令バッファ１１３は、プログラムの順番通りに一次命令キャッシュ１０１からフェッチされてきた命令を一旦格納する。
命令デコーダ１１４は、命令バッファ１１３に一旦格納された命令を解読する。命令デコーダ１１４は、固定小数点レジスタ１０４への命令の直接の書き込みかを判定するための判定回路１１４ａを備える。
レジスタリネーミング部１１５は、演算結果を書き込む物理レジスタを決める。図２においては簡単のため、並列数は１としている。スーパースカラプロセッサで並列数が増やされてもよい。レジスタリネーミング部１１５は、物理レジスタマップ方式でもよく、update-buffer方式でもよい。
ＲＳＡ１１６ａ，ＲＳＥ１１６ｂ，ＲＳＦ１１６ｃ及びＲＳＢＲ１１６ｄは、リザベーションステーションと呼ばれるキュー構造のストレージである。レジスタリネーミング部１１５によって演算結果の書き込み先の物理レジスタが決まると、命令はリザベーションステーションに蓄積される。
ＲＳＡ１１６ａは、ロードストア命令のアドレス計算用のリザベーションステーションであり、オペランドアドレス生成器１１７，一次データキャッシュ１０３及び浮動小数点レジスタ１０５が後段に接続される。
ＲＳＥ１１６ｂは、固定小数点計算用のリザベーションステーションであり、演算器１１８ａ及び固定小数点レジスタ１０４が後段に接続される。
ＲＳＦ１１６ｃは、浮動小数点計算用のリザベーションステーションであり、演算器１１８ｂ及び浮動小数点レジスタ１０５が後段に接続される。
ＲＳＢＲ１１６ｄは、分岐命令用のリザベーションステーションである。
命令デコーダ１１４で解読された命令はその順番通りに命令識別子（Instruction Identification；ＩＩＤ）が割り振られ、順番通りにＣＳＥ１１６ｅと呼ばれるＣＯＭＭＩＴ処理をする回路に送られる。ＣＳＥ１１６ｅは、デコードされた命令を命令の実行順番通りにためておくキュー構造のストレージと、キューの情報及び各処理パイプからの完了報告をもとにＣＯＭＭＩＴ処理を行なう完了処理回路とに分けられる。デコーダで解読された命令はＣＳＥ１１６ｅのキューに貯められ、命令処理完了の報告を待つ。各々のリザベーションステーションでOut of Orderにより実行された命令は終了報告がＣＳＥ１１６ｅに送られる。そして、ＣＳＥ１１６ｅの完了処理回路でプログラム本来の実行順序に従って順番に、キューに貯められた完了報告待ちの命令の中から終了報告に対応する命令が終了（Commit）され、資源の更新が行なわれる。
ＰＣ１１９は、ＣＳＥ１１６ｅの後段及び命令フェッチアドレス生成器１１１の前段に接続され、ＣＳＥ１１６ｅの演算結果に基づき、次に実行すべき命令が格納されているメモリ１２上のアドレスを命令フェッチアドレス生成器１１１に通知する。
以下、物理レジスタマップ方式での固定小数点レジスタ１０４における処理の流れを示す。
物理レジスタマップ方式では、Decode cycleベースでのrenaming map tableが用意され、デコードサイクルベースで更新が行なわれる。固定小数点レジスタ１０４が３２本のレジスタであれば、renaming map tableは３２本のレジスタのそれぞれに割り振る物理レジスタの番号及び各レジスタのread-after-writeの順序関係が解決しているかのフラグを持つ。フラグはRead Interlock（ＲＩ）と称されてもよく、ＲＩが“１”の際にはまだ解決していないことを示す。
固定小数点レジスタ１０４を読み出す際には演算が行なわれる。
図３は、図１に示した演算処理装置１における固定小数点レジスタ１０４の読み書き処理を説明するブロック図である。
固定小数点レジスタ１０４に書き込むような命令は、以下のような処理が行われる。
GPR1番のレジスタの情報を使って演算し、GPR0番に書き込む命令を想定する。例えば、「Add x0 , x1 ,#1」という命令であれば、x1（GPR1番）の値に即値#1を足して、x0（GPR0番）に書き込む。
まず、レジスタリネーミング部１１５は、演算結果を書き込む物理レジスタを決める。符号Ａ１に示すように、レジスタ番号はfree-listと称される、空いている物理レジスタの番号が格納されているリストから順番に読み出される。また、順番に読み出された物理レジスタ番号は、各スロットのGPRを書き込む命令に順番に割り振られる。
符号Ａ２に示すように、書き込み先の物理レジスタ番号が決まったら、書き込むレジスタGPR0番に割り振る物理レジスタ番号をrenaming map tableに登録し、ＲＩを立てる。
符号Ａ３に示すように、スーパースカラで並列処理する際、同一スロット内複数の命令がGPR0番に書き込むときは、最後の命令が選択される。同時に自演算が使うGPR番号（GPR1番）に格納されている物理レジスタ番号とＲＩが読み出される。
ＲＩが立っていれば、その番号へのread-after-writeの順番の依存は解消されていない。符号Ａ４に示すように、命令はＲＳＥ１１６ｄにエントリを作成し、read-after-writeの順序関係が解決したら、out-of-orderでＲＳＥ１１６ｂから命令が発行される。発行された命令は演算に用いる物理レジスタ番号は前述のように読み出してあるので、それを用いて固定小数点レジスタ１０４から情報が読み出され、演算が行なわれる。演算結果を書き込む物理レジスタ番号はレジスタリネーミング部１１５で決めてあったので、その番号に書き込みが行なわれる。
符号Ａ５に示すように、固定小数点レジスタ１０４を読み出す必要がない命令についても、固定小数点レジスタ１０４を読み出すフローでは何もせず、即値をオペランドが用いられる。
そして、符号Ａ６に示すように、演算が行なわれ、固定小数点レジスタ１０４に演算結果が書き込まれる。
図４は、図１に示した演算処理装置１における固定小数点レジスタ１０４の書き込み処理を説明するブロック図である。
図４に示す例では、固定小数点レジスタ１０４を読み出す必要がない命令について、図３に示した処理とは異なる処理が行なわれる。なお、固定小数点レジスタ１０４を読み出す必要があるかどうかは、例えば、命令オペコードをデコードすれことによって判定される。よって、命令デコーダ１１４の中に固定小数点レジスタ１０４への直接の書き込みが可能かを判定する判定回路１１４ａ（図２を参照）を備える。そして、直接の書き込みが可能だと判定されれば固定小数点レジスタ１０４に直接書き込みにいく動作が実施される。
符号Ｂ１に示すように、固定小数点レジスタ１０４を読み出す必要がない命令についても、free-listから空いている物理レジスタ番号を引いてくるのは図３に示した処理と同様である。
符号Ｂ２に示すように、renaming mapに物理レジスタ番号がセットされるが、ＲＩはセットされない。また、固定小数点レジスタ１０４を読み出す必要がないので、renaming mapから物理レジスタ番号を取得しなくてよい。更に、固定小数点レジスタ１０４にエントリが作成されなくてよい。ＲＩをセットしないので、後続のそのレジスタを読み出す命令は、固定小数点レジスタ１０４を読み出す必要がない命令の発行を待たずして実行することができる。よって、実質的なレイテンシが隠れ、0τの演算に見える。
このようにすると、レジスタファイルを読む必要がない命令についてレイテンシが実質的に短くなり、演算結果を使う後続の演算が早く実行できる。結果、プログラムを高速に処理できる。
符号Ｂ３に示すように、固定小数点レジスタ１０４に直接に書き込む情報は、例えば即値を書き込む命令なら命令オペコードによって作ることができる。例えば、「Mov x0 , #1」は、即値“1”をx0（GPR0番）に書きこむ。あるいは自分のＰＣ１１９やＰＣ＋即値を書くような命令であれば、命令オペコードと自分のＰＣ１１９から書き込むデータをデコードして作成することができる。この書き込みタイミングは、後続の命令の固定小数点レジスタ１０４への読み出しタイミングよりも遅いと、正しい情報を読み出すことができない。このため、書き込みタイミングは、後続の命令の固定小数点レジスタ１０４への読み出しタイミングよりも早くなる。
図４においては固定小数点レジスタ１０４への直接のデータの書き込み処理を説明したが、浮動小数点レジスタ１０５への直接のデータの書き込み処理も同様に実施できる。
すなわち、命令デコーダ１１４は、実行しようとする命令がレジスタからのデータの読み出しを伴わない即値命令（例えば、イミディエイト命令や即値オペランド）である場合に、即値をレジスタに書き込む。また、演算器１１８ａ，１１８ｂは、命令デコーダ１１４が実行しようとする命令がレジスタからのデータの読み出しを伴う命令である場合に、レジスタからデータを読み出し、読み出したデータに基づく演算結果をレジスタに書き込む。
また、命令デコーダ１１４は、レジスタの専用ポートを経由して、即値を前記レジスタに書き込む。
〔Ａ－２〕動作例
図１に示した演算処理装置１における演算処理を、図５に示すフローチャート（ステップＳ１～Ｓ８）に従って説明する。
命令デコーダ１１４は、命令バッファ１１３から命令オペコードを受け取る（ステップＳ１）。
命令デコーダ１１４は、命令をデコードする（ステップＳ２）。
判定回路１１４ａは、デコード結果を直接レジスタに書き込む制御が可能であるかを判定する（ステップＳ３）。
デコード結果を直接レジスタに書き込む制御が可能な場合には（ステップＳ３のＹＥＳルート参照）、命令デコーダ１１４は、書き込み値をデコードして作る（ステップＳ４）。
命令デコーダ１１４は、レジスタに値を書き込む（ステップＳ５）。そして、演算処理装置１における演算処理は終了する。
一方、デコード結果を直接レジスタに書き込む制御が可能でない場合には（ステップＳ３のＮＯルート参照）、命令デコーダ１１４はリザベーションステーションにエントリを作成し、リザベーションステーションはOut of orderで命令をレジスタに発行する（ステップＳ６）。
演算器１１８ａ，１１８ｂは、オペランドをレジスタから読み出す（ステップＳ７）。
演算器１１８ａ，１１８ｂは、演算を実行する（ステップＳ８）。
演算器１１８ａ，１１８ｂは、レジスタに演算結果の値を書き込み（ステップＳ５）、演算処理装置１における演算処理は終了する。
〔Ａ－３〕効果
上述した実施形態の一例における演算処理装置１によれば、例えば、以下の作用効果を奏することができる。
命令デコーダ１１４は、実行しようとする命令がレジスタからのデータの読み出しを伴わない即値命令（例えば、イミディエイト命令や即値オペランド）である場合に、即値をレジスタに書き込む。また、演算器１１８ａ，１１８ｂは、命令デコーダ１１４が実行しようとする命令がレジスタからのデータの読み出しを伴う命令である場合に、レジスタからデータを読み出し、読み出したデータに基づく演算結果をレジスタに書き込む。
これにより、レジスタからのデータ読み出しが不要な命令について、レジスタに直接データを出力することで、プロセッサの処理速度を向上させることができる。また、レジスタの値を入力としないような命令について、演算器１１８ａ，１１８ｂを使用しない制御とすることで、演算器１１８ａ，１１８ｂのビジー率を下げることができる。更に、レジスタの値を入力としないような命令について、実質的なレイテンシを0τとすることで、ＣＰＵ１１を数珠つなぎとした際のＩＰＣの低下を抑えることができる。
〔Ａ－４〕変形例
上述した実施形態の一例では、固定小数点レジスタ１０４に命令デコーダ１１４からの書き込みのための専用のポートを備えることとした。一方、本変形例では命令デコーダ１１４からの書き込みのための専用のポートを固定小数点レジスタ１０４に増やさずに、固定小数点レジスタ１０４への書き込みを実現する。
レジスタリネーミングを行なうサイクルで、固定小数点レジスタ１０４を読み出す必要がない命令を想定する。このような命令において、上述した実施形態で示したような処理でＲＳＥ１１６ｂを経由せずに固定小数点レジスタ１０４に書き込みをかけるタイミングで固定小数点レジスタ１０４の書き込みポートが空いているかの判別を行なう。
ＲＳＥ１１６ｂを経由せずに固定小数点レジスタ１０４に書き込みをかけるフローは固定サイクル数で行なえる。また、図３に示した処理で固定小数点レジスタ１０４への書き込みを行なう場合も、演算のレイテンシは決まっているため、複数サイクル前から固定サイクル数後に固定小数点レジスタ１０４への書き込みが行なわれるかは判別できる。
命令デコーダ１１４の内部に備えられる直接書き込み可能かの判定を行なう判定回路１１４ａは、命令オペコードによる直接書き込み可能かの判定の他に、固定小数点レジスタ１０４への書き込みポートの空き具合の情報を受け取って書き込み可能かを判定する。
例えば、命令デコードのサイクルをDとし、D,DT,DT2,DT3のパイプラインのうちDT3サイクルで固定小数点レジスタ１０４に命令を書き込むことを想定する。また、演算のサイクルをXとし、X, U, UT, UT2のパイプラインのうちUT2でGPRに書き込むことを想定する。このとき、図６のように両パイプを重ねてみれば、DT3で書き込み時にポートが空いているかは、固定小数点レジスタ１０４への直接書き込み命令のDサイクルで前方の演算でXサイクルとなっている命令がいるかどうかを見ればよいことがわかる。判定回路１１４ａは、Xサイクルに有効な命令がいる（X_VALID）を受け取り、それをもとに判定を行なう。
ポートが空いているときは、空いている書き込みポートを使って上述した実施形態で説明したような処理を行なう。ポートが空いていないときは、固定小数点レジスタ１０４を読み出す命令と同じようにＲＳＥ１１６ｂと演算器１１８ａを経由した処理が行なわれる。
ポートが空いているという判定をした際、判定結果は、DT3まで伝搬し、UT2のライトポートの選択に用いられてよい。DT3での書き込みが有効であるとき、UT2には有効な命令はいないはずである。よって、UT2側を選択するのではなく、DT3のデータを選択し、固定小数点レジスタ１０４に書き込みが行なわれてよい。
すなわち、命令デコーダ１１４は、実行しようとする命令がレジスタからのデータの読み出しを伴わない命令であり、且つ、レジスタのポートに空きがある場合に、即値をレジスタに書き込む。また、演算器１１８ａ，１１８ｂは、命令デコーダ１１４が実行しようとする命令がレジスタからのデータの読み出しを伴う命令である場合、又は、レジスタのポートに空きがない場合に、レジスタからデータを読み出す。そして、演算器１１８ａ，１１８ｂは、読み出したデータに基づく演算結果をレジスタに書き込む。
これにより、書き込みポートを増やすことなく、上述した実施形態と同様にレジスタへの演算結果の書き込み処理を実現できる。
〔Ｂ〕その他
開示の技術は上述した実施形態に限定されるものではなく、本実施形態の趣旨を逸脱しない範囲で種々変形して実施することができる。本実施形態の各構成及び各処理は、必要に応じて取捨選択することができ、あるいは適宜組み合わせてもよい。
１ ：演算処理装置
１１ ：ＣＰＵ
１０１ ：一次命令キャッシュ
１０２ ：二次命令キャッシュ
１０３ ：一次データキャッシュ
１０４ ：固定小数点レジスタ
１０５ ：浮動小数点レジスタ
１１１ ：命令フェッチアドレス生成器
１１２ ：分岐予測機構
１１３ ：命令バッファ
１１４ ：命令デコーダ
１１４ａ ：判定回路
１１５ ：レジスタリネーミング部
１１６ａ ：ＲＳＡ
１１６ｂ ：ＲＳＥ
１１６ｃ ：ＲＳＦ
１１６ｄ ：ＲＳＢＲ
１１６ｅ ：ＣＳＥ
１１７ ：オペランドアドレス生成器
１１８ａ，１１８ｂ：演算器
１１９ ：ＰＣ
１２ ：メモリ
１３ ：インターコネクト制御部

Claims (5)

  1. 実行しようとする命令がレジスタからのデータの読み出しを伴わない命令である場合に、即値を命令によって直接特定させるレジスタに書き込むデコーダと、
    前記デコーダが実行しようとする命令が前記命令によって直接特定させるレジスタとは別のレジスタからのデータの読み出しを伴う命令である場合に、前記別のレジスタからデータを読み出し、読み出したデータに基づく演算結果を前記命令によって直接特定させるレジスタに書き込む演算器と、
    を備える、
    演算処理装置。
  2. 実行しようとする命令がレジスタからのデータの読み出しを伴わない命令である場合に、前記レジスタのポートを経由して、即値を前記レジスタに書き込むデコーダと、
    前記デコーダが実行しようとする命令が前記レジスタからのデータの読み出しを伴う命令である場合に、前記レジスタからデータを読み出し、読み出したデータに基づく演算結果を前記レジスタに書き込む演算器と、
    を備え、
    前記ポートは、前記デコーダがアクセスするための専用のポートである、
    演算処理装置。
  3. 前記レジスタは、固定小数点レジスタである、
    請求項１又は２に記載の演算処理装置。
  4. 前記レジスタは、浮動小数点レジスタである、
    請求項１又は２に記載の演算処理装置。
  5. 前記デコーダは、実行しようとする命令が前記レジスタからのデータの読み出しを伴わない命令であり、且つ、前記レジスタのポートに空きがある場合に、前記即値を前記レジスタに書き込み、
    前記演算器は、前記デコーダが実行しようとする命令が前記レジスタからのデータの読み出しを伴う命令である場合、又は、前記レジスタのポートに空きがない場合に、前記レジスタからデータを読み出し、読み出したデータに基づく演算結果を前記レジスタに書き込む、
    請求項１に記載の演算処理装置。
JP2020069952A 2020-04-08 2020-04-08 演算処理装置 Active JP7487535B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2020069952A JP7487535B2 (ja) 2020-04-08 2020-04-08 演算処理装置
US17/166,286 US11314505B2 (en) 2020-04-08 2021-02-03 Arithmetic processing device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020069952A JP7487535B2 (ja) 2020-04-08 2020-04-08 演算処理装置

Publications (2)

Publication Number Publication Date
JP2021166010A JP2021166010A (ja) 2021-10-14
JP7487535B2 true JP7487535B2 (ja) 2024-05-21

Family

ID=78006228

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020069952A Active JP7487535B2 (ja) 2020-04-08 2020-04-08 演算処理装置

Country Status (2)

Country Link
US (1) US11314505B2 (ja)
JP (1) JP7487535B2 (ja)

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0512009A (ja) 1991-07-09 1993-01-22 Fujitsu Ltd デイジタル信号処理装置
US6188411B1 (en) * 1998-07-02 2001-02-13 Neomagic Corp. Closed-loop reading of index registers using wide read and narrow write for multi-threaded system
US6279100B1 (en) * 1998-12-03 2001-08-21 Sun Microsystems, Inc. Local stall control method and structure in a microprocessor
US7574583B2 (en) * 2002-09-24 2009-08-11 Silicon Hive B.V. Processing apparatus including dedicated issue slot for loading immediate value, and processing method therefor
EP1622009A1 (en) * 2004-07-27 2006-02-01 Texas Instruments Incorporated JSM architecture and systems
ATE456829T1 (de) * 2004-09-22 2010-02-15 Koninkl Philips Electronics Nv Datenverarbeitungsschaltung mit funktionseinheiten mit gemeinsamen leseports
CN101216756B (zh) * 2007-12-28 2011-03-23 中国科学院计算技术研究所 一种risc处理器装置及其模拟浮点栈操作的方法
CN100555225C (zh) * 2008-03-17 2009-10-28 中国科学院计算技术研究所 一种支持x86虚拟机的risc处理器装置及方法
US10007518B2 (en) * 2013-07-09 2018-06-26 Texas Instruments Incorporated Register file structures combining vector and scalar data with global and local accesses
US20150227366A1 (en) * 2014-02-12 2015-08-13 Imagination Technologies Limited Processor with granular add immediates capability & methods
US9921763B1 (en) * 2015-06-25 2018-03-20 Crossbar, Inc. Multi-bank non-volatile memory apparatus with high-speed bus
US10289842B2 (en) * 2015-11-12 2019-05-14 Samsung Electronics Co., Ltd. Method and apparatus for protecting kernel control-flow integrity using static binary instrumentation
GB2552153B (en) * 2016-07-08 2019-07-24 Advanced Risc Mach Ltd An apparatus and method for performing a rearrangement operation

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
光野聡志ほか，Ｏｕｔ－ｏｆ－Ｏｒｄｅｒ ＳＴＲＡＩＧＨＴソフトプロセッサの実装と評価，電子情報通信学会技術研究報告，日本，一般社団法人電子情報通信学会，2020年02月20日，第119巻 第429号，１０５～１１０ページ

Also Published As

Publication number Publication date
US11314505B2 (en) 2022-04-26
JP2021166010A (ja) 2021-10-14
US20210318868A1 (en) 2021-10-14

Similar Documents

Publication Publication Date Title
US7721071B2 (en) System and method for propagating operand availability prediction bits with instructions through a pipeline in an out-of-order processor
US9501286B2 (en) Microprocessor with ALU integrated into load unit
US5764943A (en) Data path circuitry for processor having multiple instruction pipelines
EP1296230B1 (en) Instruction issuing in the presence of load misses
US20070022277A1 (en) Method and system for an enhanced microprocessor
KR20010109354A (ko) 프로세서내의 기록 트래픽을 감소시키는 시스템 및 방법
CN113495758A (zh) 处理数据依赖性的方法及其微处理器以及数据处理系统
US5619730A (en) Pipelining device in a parallel processing apparatus and an instruction supplying method therefor
JP4243271B2 (ja) データ処理装置およびデータ処理方法
US6735687B1 (en) Multithreaded microprocessor with asymmetrical central processing units
US6983359B2 (en) Processor and method for pre-fetching out-of-order instructions
US6115730A (en) Reloadable floating point unit
KR20010077997A (ko) 단일 사이클 파이프라인 기능 정지를 발생하기 위한파이프라인 프로세서 시스템 및 방법
JP2001142701A (ja) プロセッサにおけるパイプライン制御用メカニズムおよび方法
JP7487535B2 (ja) 演算処理装置
US7437544B2 (en) Data processing apparatus and method for executing a sequence of instructions including a multiple iteration instruction
JP7409208B2 (ja) 演算処理装置
US7565511B2 (en) Working register file entries with instruction based lifetime
JP2008299729A (ja) プロセッサ
JP5104862B2 (ja) 命令実行制御装置及び命令実行制御方法
CN113568663A (zh) 代码预取指令
JP2004508607A (ja) 例外ルーチンを有するプロセッサのレジスタライトトラフィックを減じる装置及び方法
US9256438B2 (en) Mechanism for increasing the effective capacity of the working register file
JP3199035B2 (ja) プロセッサ及びその実行制御方法
JP3795449B2 (ja) 制御フローコードの分離によるプロセッサの実現方法及びそれを用いたマイクロプロセッサ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230112

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230822

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230912

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20231106

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20231106

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240111

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240409

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240422

R150 Certificate of patent or registration of utility model

Ref document number: 7487535

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150