JP7487519B2 - Semiconductor package manufacturing method - Google Patents

Semiconductor package manufacturing method Download PDF

Info

Publication number
JP7487519B2
JP7487519B2 JP2020058791A JP2020058791A JP7487519B2 JP 7487519 B2 JP7487519 B2 JP 7487519B2 JP 2020058791 A JP2020058791 A JP 2020058791A JP 2020058791 A JP2020058791 A JP 2020058791A JP 7487519 B2 JP7487519 B2 JP 7487519B2
Authority
JP
Japan
Prior art keywords
semiconductor
semiconductor package
film
temporary fixing
semiconductor packages
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020058791A
Other languages
Japanese (ja)
Other versions
JP2021158280A (en
Inventor
志津 福住
直也 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Resonac Corp
Original Assignee
Hitachi Chemical Co Ltd
Showa Denko Materials Co Ltd
Resonac Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Chemical Co Ltd, Showa Denko Materials Co Ltd, Resonac Corp filed Critical Hitachi Chemical Co Ltd
Priority to JP2020058791A priority Critical patent/JP7487519B2/en
Publication of JP2021158280A publication Critical patent/JP2021158280A/en
Application granted granted Critical
Publication of JP7487519B2 publication Critical patent/JP7487519B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Dicing (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

本開示は半導体パッケージの製造方法に関し、より詳しくは、表面の少なくとも一部に電磁波シールド層を有する半導体パッケージの製造方法に関する。 This disclosure relates to a method for manufacturing a semiconductor package, and more specifically, to a method for manufacturing a semiconductor package having an electromagnetic shielding layer on at least a portion of its surface.

近年、半導体パッケージの小型化、高機能化、高集積化に伴い、半導体チップの多ピン化、高密度化、配線の狭ピッチ化が進展している。その結果、インピーダンスの増加又は信号ライン間の信号干渉に起因して半導体パッケージの本来の性能が阻害される傾向にある。特許文献１は、接着剤層と、電磁波シールド層とを有する半導体装置用接着フィルムを開示している。この半導体装置用接着フィルムは、接着剤層の表面上に、スパッタ法又は蒸着法によって電磁波シールド層を形成する工程を経て作製される。 In recent years, semiconductor packages have become smaller, more functional, and more integrated, leading to an increase in the number of pins on semiconductor chips, higher density, and narrower wiring pitches. As a result, the inherent performance of semiconductor packages tends to be impaired due to increased impedance or signal interference between signal lines. Patent Document 1 discloses an adhesive film for semiconductor devices that has an adhesive layer and an electromagnetic wave shielding layer. This adhesive film for semiconductor devices is produced through a process of forming an electromagnetic wave shielding layer on the surface of the adhesive layer by sputtering or vapor deposition.

特開２０１２－１２４４６６号公報JP 2012-124466 A

本発明者らは、今後、半導体パッケージの薄型化がより一層進展し、半導体パッケージの再配線層の厚さが４０μｍ未満となると、半導体パッケージの表面に形成される電磁波シールド層と再配線層との電気的接続を安定的に確保することが困難となり得るとの知見を得た。本開示は、再配線層が４０μｍ未満と薄くても、再配線層の側面のグランド接触点と電磁波シールド層の電気的接続を安定的に確保できる半導体パッケージの製造方法を提供する。 The inventors have found that if semiconductor packages continue to become thinner and the thickness of the rewiring layer of the semiconductor package becomes less than 40 μm, it may become difficult to stably ensure electrical connection between the electromagnetic shielding layer formed on the surface of the semiconductor package and the rewiring layer. This disclosure provides a method for manufacturing a semiconductor package that can stably ensure electrical connection between the ground contact points on the side of the rewiring layer and the electromagnetic shielding layer, even if the rewiring layer is as thin as less than 40 μm.

本開示に係る半導体パッケージの製造方法は、
（Ａ）第一の粘着フィルムと、第一の粘着フィルムの表面上に互いに離間した状態で配置された複数の半導体パッケージとを備える被処理体を準備する工程と、
（Ｂ）第一の粘着フィルムから半導体パッケージをピックアップする工程と、
（Ｃ）仮固定フィルムに対して半導体パッケージの回路面が接し且つ隣接する半導体パッケージの間隔が０．１ｍｍ以上となるように、仮固定フィルムに複数の半導体パッケージを配置する工程と、
（Ｄ）仮固定フィルム上の複数の半導体パッケージの表面上に電磁波シールド層を形成する工程と、
を含み、
半導体パッケージが４０μｍ未満の再配線層と、再配線層の側面に設けられたグランド接触点とを有し、（Ｃ）工程においてグランド接触点が仮固定フィルムに埋まらないように、仮固定フィルムに複数の半導体パッケージを配置する。 A method for manufacturing a semiconductor package according to the present disclosure includes:
(A) preparing a processing target having a first adhesive film and a plurality of semiconductor packages arranged on a surface of the first adhesive film in a spaced-apart relationship;
(B) picking up the semiconductor package from the first adhesive film;
(C) arranging a plurality of semiconductor packages on the temporary fixing film so that the circuit surfaces of the semiconductor packages are in contact with the temporary fixing film and the interval between adjacent semiconductor packages is 0.1 mm or more;
(D) forming an electromagnetic wave shielding layer on the surfaces of the plurality of semiconductor packages on the temporary fixing film;
Including,
The semiconductor package has a rewiring layer of less than 40 μm and a ground contact point provided on a side of the rewiring layer, and in step (C), multiple semiconductor packages are arranged on the temporary fixing film so that the ground contact point is not buried in the temporary fixing film.

上記製造方法によれば、（Ｃ）工程においてグランド接触点が仮固定フィルムに埋まらないように、仮固定フィルムに複数の半導体パッケージが配置されるため、（Ｄ）工程において、再配線層の側面にも電磁波シールド層を安定的に形成することができる。このため、半導体パッケージの再配線層が４０μｍ未満と薄くても、再配線層の側面のグランド接触点と電磁波シールド層とを電気的に接続することができる（図１参照）。また、（Ｄ）工程において、回路面が仮固定フィルムで覆われている半導体パッケージに対して電磁波シールド層が形成されるため、電磁波シールド層を構成する材料が半導体パッケージの回路面に回り込むことを抑制できる。 According to the above manufacturing method, in step (C), multiple semiconductor packages are placed on the temporary fixing film so that the ground contact points are not buried in the temporary fixing film, and therefore, in step (D), an electromagnetic shielding layer can be stably formed on the side of the rewiring layer as well. Therefore, even if the rewiring layer of the semiconductor package is thin, less than 40 μm, the ground contact points on the side of the rewiring layer can be electrically connected to the electromagnetic shielding layer (see FIG. 1). In addition, in step (D), an electromagnetic shielding layer is formed on a semiconductor package whose circuit surface is covered with a temporary fixing film, so that the material constituting the electromagnetic shielding layer can be prevented from wrapping around the circuit surface of the semiconductor package.

（Ａ）工程は、（ａ１）複数の半導体チップと、複数の半導体チップを封止している封止材とを備えるパネル部材の第一の表面に対して第一の粘着フィルムを貼ることと、（ａ２）第一の粘着フィルム上のパネル部材を複数の半導体パッケージに個片化することとを含んでもよい。ここでいうパネル部材は、複数の半導体パッケージが一体化された状態の部材である。（ａ２）工程においてパネル部材が個片化されることで、例えば、ウエハレベルパッケージ又はパネルレベルパッケージが得られる。 The (A) step may include (a1) attaching a first adhesive film to a first surface of a panel member having a plurality of semiconductor chips and an encapsulant encapsulating the plurality of semiconductor chips, and (a2) singulating the panel member on the first adhesive film into a plurality of semiconductor packages. The panel member here refers to a member in which a plurality of semiconductor packages are integrated. By singulating the panel member in the (a2) step, for example, a wafer level package or a panel level package is obtained.

（Ｄ）工程後、半導体パッケージを効率的にピックアップできるように、以下の工程を適宜実施してもよい。
（Ｅ）複数の半導体パッケージの表面に形成された電磁波シールド層を覆うように粘着フィルムを貼る工程。
（Ｆ）粘着フィルム上の複数の半導体パッケージから仮固定フィルムを剥離する工程。 After step (D), the following steps may be appropriately carried out so that the semiconductor packages can be picked up efficiently.
(E) A step of attaching an adhesive film so as to cover the electromagnetic wave shielding layer formed on the surfaces of the multiple semiconductor packages.
(F) A step of peeling off the temporary fixing film from the multiple semiconductor packages on the adhesive film.

例えば、上記粘着フィルムの粘着力が紫外線照射又は加熱によって低下するものである場合、（Ｆ）工程後に以下の工程を適宜実施してもよい。
（Ｇ）粘着フィルムの半導体パッケージに対する粘着力を低下させる工程。
（Ｈ）粘着フィルムから半導体パッケージをピックアップする工程。 For example, in the case where the adhesive strength of the above-mentioned adhesive film is reduced by ultraviolet irradiation or heating, the following step may be appropriately carried out after step (F).
(G) A step of reducing the adhesive strength of the adhesive film to the semiconductor package.
(H) A step of picking up the semiconductor package from the adhesive film.

本開示によれば、再配線層が４０μｍ未満と薄くても、再配線層の側面のグランド接触点と電磁波シールド層の電気的接続を安定的に確保できる半導体パッケージの製造方法が提供される。 The present disclosure provides a method for manufacturing a semiconductor package that can stably ensure electrical connection between the ground contact points on the side of the redistribution layer and the electromagnetic shielding layer, even if the redistribution layer is thin, less than 40 μm.

図１は本開示の製造方法によって製造される半導体パッケージの一例（ファンアウト・ウエハレベルパッケージ）を模式的に示す断面図である。FIG. 1 is a cross-sectional view that illustrates a schematic example of a semiconductor package (fan-out wafer-level package) manufactured by the manufacturing method of the present disclosure. 図２はファンアウト・ウエハレベルパッケージ用パネル部材の一例を模式的に示す平面図である。FIG. 2 is a plan view showing a schematic example of a panel member for a fan-out wafer level package. 図３（ａ）及び図３（ｂ）は図２に示すパネル部材を複数の半導体パッケージに個片化する過程を模式的に示す断面図である。3A and 3B are cross-sectional views that typically show the process of dividing the panel member shown in FIG. 2 into a plurality of semiconductor packages. 図４（ａ）は半導体パッケージを仮固定フィルム上に配置する様子を模式的に示す断面図であり、図４（ｂ）は半導体パッケージが仮固定フィルム上に配置された状態を拡大して示す断面図である。FIG. 4A is a cross-sectional view showing a schematic view of a state in which a semiconductor package is disposed on a temporary fixing film, and FIG. 4B is an enlarged cross-sectional view showing the state in which the semiconductor package is disposed on the temporary fixing film. 図５（ａ）は仮固定フィルム上への複数の半導体パッケージの配置が完了した状態を模式的に示す断面図であり、図５（ｂ）は半導体パッケージの封止層と再配線層の側面とを覆うように電磁波シールドが形成された状態を模式的に示す断面図である。Figure 5(a) is a cross-sectional view showing a schematic state in which the arrangement of multiple semiconductor packages on a temporary fixing film has been completed, and Figure 5(b) is a cross-sectional view showing a schematic state in which an electromagnetic wave shield has been formed to cover the sealing layer of the semiconductor packages and the side surfaces of the rewiring layer. 図６（ａ）～図６（ｃ）は半導体パッケージをピックアップするまでの過程を模式的に示す断面図である。6A to 6C are cross-sectional views that diagrammatically show the process up to picking up a semiconductor package. 図７（ａ）及び図７（ｂ）は第一の粘着フィルム上の複数の半導体パッケージを一括して仮固定フィルム上に配置する工程を模式的に示す断面図である。7(a) and 7(b) are cross-sectional views that typically show a process of collectively arranging a plurality of semiconductor packages on a first adhesive film on a temporary fixing film.

以下、図面を参照しながら本開示の実施形態について詳細に説明する。以下の説明では、同一又は相当部分には同一符号を付し、重複する説明は省略する。また、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。更に、図面の寸法比率は図示の比率に限られるものではない。 The embodiments of the present disclosure will be described in detail below with reference to the drawings. In the following description, the same or equivalent parts will be given the same reference numerals, and duplicated descriptions will be omitted. Furthermore, unless otherwise specified, the positional relationships such as up, down, left, right, etc. will be based on the positional relationships shown in the drawings. Furthermore, the dimensional ratios of the drawings are not limited to the ratios shown in the drawings.

本明細書の記載及び請求項において「左」、「右」、「正面」、「裏面」、「上」、「下」、「上方」、「下方」等の用語が利用されている場合、これらは、説明を意図したものであり、必ずしも永久にこの相対位置である、という意味ではない。また、「層」との語は、平面図として観察したときに、全面に形成されている形状の構造に加え、一部に形成されている形状の構造も包含される。 When terms such as "left," "right," "front," "back," "top," "bottom," "upper," and "lower" are used in the description and claims of this specification, they are intended for explanatory purposes and do not necessarily mean that the relative positions will be permanent. Furthermore, the term "layer" includes not only a structure with a shape formed over the entire surface when observed in a plan view, but also a structure with a shape formed only in a portion of the surface.

（半導体パッケージ）
図１は本実施形態に係る製造方法によって製造される半導体パッケージを模式的に示す断面図である。この図に示す半導体パッケージ１０は、ファンアウト・ウエハレベルパッケージ（Ｆａｎ－ｏｕｔ ＷＬＰ、ＦＯ－ＷＬＰ）と称されるものである。半導体パッケージ１０は、半導体チップ１と、封止層３と、再配線層４と、電磁波シールド層５（機能層）とを備える。なお、パッケージ形態は、ＦＯ－ＷＬＰに限られるものではなく、ウエハレベルパッケージ（ＷＬＰ）、フリップチップ・チップスケールパッケージ（ＦＣ－ＣＳＰ）、フリップチップ・ボールグリッドアレイ（ＦＣ－ＢＧＡ）、メモリーパッケージ等でもよい。 (Semiconductor Package)
1 is a cross-sectional view showing a semiconductor package manufactured by the manufacturing method according to the present embodiment. The semiconductor package 10 shown in this figure is called a fan-out wafer level package (Fan-out WLP, FO-WLP). The semiconductor package 10 includes a semiconductor chip 1, a sealing layer 3, a rewiring layer 4, and an electromagnetic shielding layer 5 (functional layer). The package form is not limited to FO-WLP, and may be a wafer level package (WLP), a flip chip chip scale package (FC-CSP), a flip chip ball grid array (FC-BGA), a memory package, or the like.

平面視における半導体パッケージ１０の形状は、例えば正方形又は長方形である。平面視における半導体パッケージ１０の面積は、例えば、１～９００ｍｍ２であり、９～６２５ｍｍ２又は２５～４００ｍｍ２であってもよい。平面視における半導体パッケージ１０の一辺の長さは、例えば、１～３０ｍｍであり、３～２５ｍｍ又５～２０ｍｍであってもよい。半導体パッケージ１０の厚さ（バンプ４ｃの高さを除く。）は、例えば、１００～１５００μｍであり、２００～１０００μｍであってもよい。 The shape of the semiconductor package 10 in a plan view is, for example, a square or a rectangle. The area of the semiconductor package 10 in a plan view is, for example, 1 to 900 mm2 , and may be 9 to 625 mm2 or 25 to 400 mm2 . The length of one side of the semiconductor package 10 in a plan view is, for example, 1 to 30 mm, and may be 3 to 25 mm, or 5 to 20 mm. The thickness of the semiconductor package 10 (excluding the height of the bumps 4c) is, for example, 100 to 1500 μm, and may be 200 to 1000 μm.

半導体チップ１は、回路面１ａと、回路面１ａに形成された複数のバンプ１ｂ（突起電極）とを有する。回路面１ａは、Ｎｉ／Ａｕめっきパッド等の比較的平坦な金属パッドを有するものであってもよい。バンプ１ｂは、例えば、銅バンプ及びはんだバンプである。平面視における半導体チップ１の形状は、例えば正方形又は長方形である。平面視における半導体チップ１の面積は、例えば、１～４００ｍｍ２であり、９～２２５ｍｍ２又は２５～１００ｍｍ２であってもよい。平面視における半導体チップ１の一辺の長さは、例えば、１～２０ｍｍであり、３～１５ｍｍ又５～１０ｍｍであってもよい。半導体チップ１の厚さ（バンプ１ｂの高さを除く。）は、例えば、５０～７７５μｍであり、１００～５００μｍであってもよい。 The semiconductor chip 1 has a circuit surface 1a and a plurality of bumps 1b (protruding electrodes) formed on the circuit surface 1a. The circuit surface 1a may have relatively flat metal pads such as Ni/Au plated pads. The bumps 1b are, for example, copper bumps and solder bumps. The shape of the semiconductor chip 1 in plan view is, for example, a square or a rectangle. The area of the semiconductor chip 1 in plan view is, for example, 1 to 400 mm 2 , and may be, for example, 9 to 225 mm 2 or 25 to 100 mm 2. The length of one side of the semiconductor chip 1 in plan view is, for example, 1 to 20 mm, and may be, for example, 3 to 15 mm, or 5 to 10 mm. The thickness of the semiconductor chip 1 (excluding the height of the bumps 1b) is, for example, 50 to 775 μm, and may be, for example, 100 to 500 μm.

封止層３は、熱硬化性樹脂組成物によって構成されている。封止層３は、半導体チップ１を封止している。封止層３は、光、熱、湿気、ほこり及び物理的衝撃等から半導体チップ１を保護している。封止層３は、例えば、コンプレッションモールド、トランスファーモールド、フィルム状の封止材のラミネートによって形成される。封止層３の厚さは、例えば、５０μｍ以上、１００μｍ以上であってもよい。 The sealing layer 3 is composed of a thermosetting resin composition. The sealing layer 3 seals the semiconductor chip 1. The sealing layer 3 protects the semiconductor chip 1 from light, heat, moisture, dust, physical impact, and the like. The sealing layer 3 is formed, for example, by compression molding, transfer molding, or lamination of a film-like sealing material. The thickness of the sealing layer 3 may be, for example, 50 μm or more, 100 μm or more.

再配線層４は半導体チップ１のバンプ１ｂと電気的に接続されている。再配線層４は、導体部４ａと、絶縁部４ｂと、バンプ４ｃ，４ｄとによって構成されている。導体部４ａは半導体チップ１のバンプ１ｂとバンプ４ｃとを電気的に接続している。図１の左端に示すバンプ４ｄは電磁波シールド層５と電気的に接続されている。 The rewiring layer 4 is electrically connected to the bump 1b of the semiconductor chip 1. The rewiring layer 4 is composed of a conductor portion 4a, an insulating portion 4b, and bumps 4c and 4d. The conductor portion 4a electrically connects the bump 1b of the semiconductor chip 1 to the bump 4c. The bump 4d shown on the left end of FIG. 1 is electrically connected to the electromagnetic wave shielding layer 5.

再配線層４の側面４ｆはグランド接触点４ｇを有する。グランド接触点４ｇは電磁波シールド層５と接している。これにより、電磁波シールド層５はグランド接続を取ることができる。再配線層４の厚さは、４０μｍ未満であり、３０μｍ未満であってよいし、２０μｍ未満であってもよい。再配線層４の厚さの下限は、例えば、１０μｍ程度である。本実施形態に係る半導体パッケージ１０は、再配線層４の厚さが４０μｍ未満と薄くても、電磁波シールド層５のグランド接続の不良が生じにくいという利点がある。これは、後述の製造方法に起因するものである。なお、図１には一点のグランド接触点４ｇを図示したが、半導体パッケージ１０は再配線層４の側面４ｆに複数のグランド接触点を有してもよい。 The side 4f of the rewiring layer 4 has a ground contact point 4g. The ground contact point 4g is in contact with the electromagnetic shielding layer 5. This allows the electromagnetic shielding layer 5 to be grounded. The thickness of the rewiring layer 4 is less than 40 μm, and may be less than 30 μm or less than 20 μm. The lower limit of the thickness of the rewiring layer 4 is, for example, about 10 μm. The semiconductor package 10 according to this embodiment has the advantage that even if the thickness of the rewiring layer 4 is as thin as less than 40 μm, the ground connection of the electromagnetic shielding layer 5 is unlikely to be defective. This is due to the manufacturing method described below. Although one ground contact point 4g is illustrated in FIG. 1, the semiconductor package 10 may have multiple ground contact points on the side 4f of the rewiring layer 4.

電磁波シールド層５は、封止層３の面３ａ及び側面３ｂを覆うとともに、再配線層４の側面４ｆの少なくも一部を覆っている。電磁波シールド層５は、例えば、スパッタリング又は蒸着によって形成される金属層である。電磁波シールド層５は、例えば、銅、クロム及びニッケル等の金属元素を含む。電磁波シールド層５を構成する金属元素は一種であってもよいし、二種以上であってもよい。電磁波シールド層５の厚さは、例えば、０．０１～１００μｍであり、０．０５～５０μｍであってもよい。なお、電磁波シールド層５の形成方法は、スパッタリング又は蒸着に限定されず、スクリーン印刷法、スプレー印刷法、無電解めっき法又は電解めっき法等でもよい。 The electromagnetic shielding layer 5 covers the surface 3a and the side surface 3b of the sealing layer 3, and also covers at least a part of the side surface 4f of the rewiring layer 4. The electromagnetic shielding layer 5 is a metal layer formed by, for example, sputtering or vapor deposition. The electromagnetic shielding layer 5 contains metal elements such as copper, chromium, and nickel. The metal elements constituting the electromagnetic shielding layer 5 may be one type or two or more types. The thickness of the electromagnetic shielding layer 5 is, for example, 0.01 to 100 μm, and may be 0.05 to 50 μm. The method of forming the electromagnetic shielding layer 5 is not limited to sputtering or vapor deposition, and may be a screen printing method, a spray printing method, an electroless plating method, an electrolytic plating method, or the like.

（半導体パッケージの製造方法）
次に、半導体パッケージ１０の製造方法について説明する。半導体パッケージ１０は、例えば、以下の工程を経て製造することができる。
（ａ）粘着フィルム２１と、粘着フィルム２１の表面上に互いに離間した状態で配置された複数の半導体パッケージ１０Ｐとを備える被処理体２０を準備する工程（図３（ｂ）参照）。
（ｂ）粘着フィルム２１から半導体パッケージ１０Ｐをピックアップする工程。
（ｃ）仮固定フィルム２５に対して半導体パッケージ１０Ｐの再配線層４（回路面）が接し且つ隣接する半導体パッケージ１０Ｐの間隔が０．１ｍｍ以上となるように、仮固定フィルム２５に複数の半導体パッケージ１０Ｐを配置する工程（図４（ａ）参照）。
（ｄ）仮固定フィルム２５上の複数の半導体パッケージ１０Ｐの表面上に電磁波シールド層５を形成する工程（図５（ｂ）参照）。
（ｃ）工程においてグランド接触点４ｇが仮固定フィルム２５に埋まらないように、仮固定フィルム２５に複数の半導体パッケージ１０Ｐを配置する（図４（ｂ）参照）。 (Method of manufacturing semiconductor package)
Next, a description will be given of a method for manufacturing the semiconductor package 10. The semiconductor package 10 can be manufactured through, for example, the following steps.
(a) A step of preparing a processing target 20 including an adhesive film 21 and a plurality of semiconductor packages 10P arranged on the surface of the adhesive film 21 while being spaced apart from each other (see FIG. 3(b)).
(b) A step of picking up the semiconductor package 10P from the adhesive film 21.
(c) A process of arranging multiple semiconductor packages 10P on the temporary fixing film 25 so that the rewiring layer 4 (circuit surface) of the semiconductor package 10P is in contact with the temporary fixing film 25 and the spacing between adjacent semiconductor packages 10P is 0.1 mm or more (see Figure 4 (a)).
(d) A step of forming an electromagnetic wave shielding layer 5 on the surfaces of the plurality of semiconductor packages 10P on the temporary fixing film 25 (see FIG. 5(b)).
In step (c), a plurality of semiconductor packages 10P are arranged on the temporary fixing film 25 so that the ground contact points 4g are not buried in the temporary fixing film 25 (see FIG. 4B).

上記製造方法によれば、以下の効果が奏される。
・半導体パッケージ１０の再配線層４が４０μｍ未満と薄くても、電磁波シールド層５のグランド接続を安定的に取ることができる。すなわち、（ｄ）工程において再配線層４の側面４ｆにも電磁波シールド層５を安定的に形成され、再配線層４のグランド接触点４ｇを十分に覆うように電磁波シールド層５を形成することができる。
・（ｄ）工程において、再配線層４が仮固定フィルム２５で覆われている半導体パッケージ１０Ｐに対して電磁波シールド層５が形成されるため、電磁波シールド層５を構成する材料が再配線層４に回り込むことを抑制できる。 The above-described manufacturing method provides the following effects.
Even if the rewiring layer 4 of the semiconductor package 10 is as thin as less than 40 μm, the ground connection of the electromagnetic shielding layer 5 can be stably established. That is, in step (d), the electromagnetic shielding layer 5 can be stably formed also on the side surface 4 f of the rewiring layer 4, and the electromagnetic shielding layer 5 can be formed so as to sufficiently cover the ground contact point 4 g of the rewiring layer 4.
- In process (d), an electromagnetic wave shielding layer 5 is formed on the semiconductor package 10P in which the rewiring layer 4 is covered with the temporary fixing film 25, thereby preventing the material constituting the electromagnetic wave shielding layer 5 from flowing into the rewiring layer 4.

［（ａ）工程］
（ａ）工程は被処理体２０を準備する工程である。（ａ）工程において、例えば、以下のステップを経て被処理体２０を作製することができる。
（ａ１）複数の半導体チップ１と、複数の半導体チップ１を封止している封止材１３とを備えるパネル部材３０の表面３０ａ（第一の表面）に対してダイシングフィルム１５（第一の粘着フィルム）を貼るステップ（図３（ａ）参照）。
（ａ２）ダイシングフィルム１５上のパネル部材３０を複数の半導体パッケージ１０Ｐに個片化するステップ（図３（ｂ）参照）。 [Step (a)]
Step (a) is a step of preparing the object to be processed 20. In step (a), the object to be processed 20 can be manufactured through, for example, the following steps.
(a1) A step of attaching a dicing film 15 (first adhesive film) to a surface 30a (first surface) of a panel member 30 having a plurality of semiconductor chips 1 and a sealing material 13 sealing the plurality of semiconductor chips 1 (see Figure 3 (a)).
(a2) A step of dividing the panel member 30 on the dicing film 15 into a plurality of semiconductor packages 10P (see FIG. 3(b)).

本実施形態においては、パネル部材３０として、ＦＯ－ＷＬＰを製造するためのパネルを使用する場合を例に挙げる。なお、上述のとおり、パッケージ形態はＦＯ－ＷＬＰに限られるものではない。図２は、ＦＯ－ＷＬＰ用パネル部材の一例を模式的に示す平面図である。この図に示すパネル部材３０の表面３０ａは封止材１３からなる面である。他方、パネル部材３０の表面３０ｂには再配線層４が露出している。パネル部材３０は平面視で略円形であり、その直径は、例えば、１００～３００ｍｍである。パネル部材３０は、複数の半導体チップ１と、これらの半導体チップ１を封止する封止材１３とによって構成されている。なお、図２には、便宜上、２１個の半導体パッケージ１０Ａ（個片化前）が一体化されたものを図示したが、ＦＯ－ＷＬＰ用パネル部材が備える半導体パッケージ１０Ａの数数は、例えば、１００個以上であり、１００～６０００個又は１６００～２４０００個であってもよい。 In this embodiment, a case where a panel for manufacturing an FO-WLP is used as the panel member 30 is taken as an example. As described above, the package form is not limited to FO-WLP. FIG. 2 is a plan view showing an example of a panel member for FO-WLP. The surface 30a of the panel member 30 shown in this figure is a surface made of the sealing material 13. On the other hand, the rewiring layer 4 is exposed on the surface 30b of the panel member 30. The panel member 30 is substantially circular in plan view, and its diameter is, for example, 100 to 300 mm. The panel member 30 is composed of a plurality of semiconductor chips 1 and a sealing material 13 that seals these semiconductor chips 1. For convenience, FIG. 2 shows 21 semiconductor packages 10A (before individualization) integrated together, but the number of semiconductor packages 10A included in the panel member for FO-WLP is, for example, 100 or more, and may be 100 to 6000 or 1600 to 24000.

図３（ａ）は、パネル部材３０の表面３０ａにダイシングフィルム１５を貼り付けた状態を模式的に示す断面図である。ダイシングフィルム１５は、基材フィルム１５ａと、粘着層１５ｂとを備える。図３（ｂ）は、ブレードによってパネル部材３０を複数の半導体パッケージ１０Ｐに個片化した状態を示す断面図である。隣接する二つの半導体パッケージ１０Ｐの離間距離は、切断に使用したブレード幅とほぼ同じであり、例えば、５０μｍ程度である。これらのステップを経て被処理体２０が得られる。 Figure 3(a) is a cross-sectional view showing a schematic state in which a dicing film 15 is attached to the surface 30a of a panel member 30. The dicing film 15 comprises a base film 15a and an adhesive layer 15b. Figure 3(b) is a cross-sectional view showing a state in which the panel member 30 has been singulated into a plurality of semiconductor packages 10P by a blade. The separation distance between two adjacent semiconductor packages 10P is approximately the same as the blade width used for cutting, for example, about 50 μm. Through these steps, a processed body 20 is obtained.

［（ｂ）工程］
（ｂ）工程は、ダイシングフィルム１５から半導体パッケージ１０Ｐをピックアップする工程である。なお、図３（ｂ）に示すように、再配線層４が上を向いている半導体パッケージ１０Ｐを、図４（ａ）に示すように、再配線層４を下に向けて仮固定フィルム２５に配置するには、フリップチップボンダーと称される装置を使用すればよい。フリップチップボンダーはピックアップした半導体パッケージ１０Ｐの上下を反転させることが可能である。 [Step (b)]
Step (b) is a step of picking up the semiconductor package 10P from the dicing film 15. Note that, in order to place the semiconductor package 10P, in which the rewiring layer 4 faces upward as shown in Fig. 3(b), on the temporary fixing film 25 with the rewiring layer 4 facing downward as shown in Fig. 4(a), a device called a flip chip bonder may be used. The flip chip bonder is capable of inverting the picked up semiconductor package 10P upside down.

［（ｃ）工程］
（ｃ）工程は、仮固定フィルム２５に対して半導体パッケージ１０Ｐの再配線層４が接し且つ隣接する半導体パッケージ１０Ｐの間隔が０．１ｍｍ以上となるように、仮固定フィルム２５に複数の半導体パッケージ１０Ｐを配置する工程である（図４（ａ）参照）。仮固定フィルム２５は、基材フィルム２５ａと、粘着層２５ｂとを備える。隣接する二つの半導体パッケージ１０Ｐの離間距離は、０．１ｍｍ以上であり、好ましくは１００～８００μｍであり、より好ましくは２００～８００μｍである。この距離Ｄと半導体パッケージの厚さＴの比（Ｄ／Ｔ）は１以上であることが好ましい。比Ｄ／Ｔが１以上であることで、（ｄ）工程におけるスパッタリング又は蒸着によって半導体パッケージ１０Ｐの側面に、所望の厚さの電磁波シールド層５を安定的に形成することができる。 [Step (c)]
Step (c) is a step of arranging a plurality of semiconductor packages 10P on the temporary fixing film 25 so that the rewiring layer 4 of the semiconductor package 10P contacts the temporary fixing film 25 and the interval between adjacent semiconductor packages 10P is 0.1 mm or more (see FIG. 4A). The temporary fixing film 25 includes a base film 25a and an adhesive layer 25b. The separation distance between two adjacent semiconductor packages 10P is 0.1 mm or more, preferably 100 to 800 μm, and more preferably 200 to 800 μm. It is preferable that the ratio (D/T) of this distance D to the thickness T of the semiconductor package is 1 or more. By having the ratio D/T be 1 or more, an electromagnetic wave shielding layer 5 of a desired thickness can be stably formed on the side surface of the semiconductor package 10P by sputtering or vapor deposition in step (d).

上述のように、フリップチップボンダーでピックアップした半導体パッケージ１０Ｐを位置調整しながら、仮固定フィルム２５の粘着層２５ｂに押し当てることによって半導体パッケージ１０を配置すればよい。図４（ｂ）は半導体パッケージ１０Ｐが仮固定フィルム２５上に配置された状態を拡大して示す断面図である。再配線層４のグランド接触点４ｇが粘着層２５ｂに埋まらないように、仮固定の際に半導体パッケージ１０Ｐに付与する押圧力を調整する。なお、押圧力を調整する代わりに、あるいは、押圧力を調整するとともに、適度な硬度及び／又は厚さを有する粘着層２５ｂを選択することによって、（ｃ）工程においてグランド接触点４ｇが仮固定フィルム２５に埋まらないようにしてもよい。 As described above, the semiconductor package 10 is arranged by adjusting the position of the semiconductor package 10P picked up by the flip chip bonder and pressing it against the adhesive layer 25b of the temporary fixing film 25. FIG. 4(b) is an enlarged cross-sectional view showing the state in which the semiconductor package 10P is arranged on the temporary fixing film 25. The pressure applied to the semiconductor package 10P during temporary fixing is adjusted so that the ground contact points 4g of the rewiring layer 4 are not buried in the adhesive layer 25b. Note that instead of adjusting the pressure, or in addition to adjusting the pressure, the adhesive layer 25b having an appropriate hardness and/or thickness may be selected to prevent the ground contact points 4g from being buried in the temporary fixing film 25 in the (c) step.

［（ｄ）工程］
（ｄ）工程は、仮固定フィルム２５上の複数の半導体パッケージ１０Ｐの表面上に電磁波シールド層５を形成する工程である。図５（ａ）は仮固定フィルム２５上への複数の半導体パッケージ１０Ｐの配置が完了した状態を模式的に示す断面図であり、図５（ｂ）は半導体パッケージ１０Ｐの封止層３と再配線層４の側面４ｆとを覆うように電磁波シールド層５が形成された状態を模式的に示す断面図である。スパッタリングは、例えば芝浦メカトロニクス株式会社製のＣＣＳ－２１１０（商品名）を使用して実施できる。蒸着は、例えば、株式会社神戸製鋼所（ＫＯＢＥＬＣＯ）製のＡＩＰ－Ｇシリーズ（商品名、「ＡＩＰ」は登録商標）を使用して実施できる。（ｃ）工程において、グランド接触点４ｇが仮固定フィルム２５に埋まっていないため（図４（ｂ）参照）、（ｄ）工程においてグランド接触点４ｇを覆うように電磁波シールド層５を形成することができる。これにより電磁波シールド層５のグランド接続を安定的に取ることができる。 [Step (d)]
Step (d) is a step of forming an electromagnetic wave shielding layer 5 on the surface of the plurality of semiconductor packages 10P on the temporary fixing film 25. FIG. 5(a) is a cross-sectional view showing a state in which the arrangement of the plurality of semiconductor packages 10P on the temporary fixing film 25 is completed, and FIG. 5(b) is a cross-sectional view showing a state in which the electromagnetic wave shielding layer 5 is formed so as to cover the sealing layer 3 of the semiconductor package 10P and the side surface 4f of the rewiring layer 4. Sputtering can be performed using, for example, CCS-2110 (product name) manufactured by Shibaura Mechatronics Co., Ltd. Vapor deposition can be performed using, for example, AIP-G series (product name, "AIP" is a registered trademark) manufactured by Kobe Steel, Ltd. (KOBELCO). In step (c), since the ground contact point 4g is not buried in the temporary fixing film 25 (see FIG. 4(b)), in step (d), the electromagnetic wave shielding layer 5 can be formed so as to cover the ground contact point 4g. This allows the ground connection of the electromagnetic wave shielding layer 5 to be stably obtained.

（ｄ）工程後、半導体パッケージ１０を効率的にピックアップできるように、複数の半導体パッケージ１０を仮固定フィルム２５から粘着フィルム３５（第二の粘着フィルム）に転写し、粘着フィルム３５から半導体パッケージ１０をピックアップしてもよい。すなわち、（ｄ）工程後、以下の工程を適宜実施してもよい。なお、粘着フィルム３５として、例えば、紫外線照射又は加熱によって粘着力が低下するものを使用すればよい。
（ｅ）複数の半導体パッケージ１０の表面に形成された電磁波シールド層５を覆うように粘着フィルム３５を貼る工程（図６（ａ）参照）。
（ｆ）粘着フィルム３５上の複数の半導体パッケージ１０から仮固定フィルム２５を剥離する工程（図６（ｂ）参照）。
（ｇ）粘着フィルム３５の半導体パッケージ１０に対する粘着力を低下させる工程。（ｈ）粘着フィルム３５から半導体パッケージ１０をピックアップする工程。 After step (d), in order to efficiently pick up the semiconductor packages 10, the semiconductor packages 10 may be transferred from the temporary fixing film 25 to an adhesive film 35 (second adhesive film), and the semiconductor packages 10 may be picked up from the adhesive film 35. That is, after step (d), the following steps may be appropriately performed. Note that, as the adhesive film 35, for example, one whose adhesive strength decreases when irradiated with ultraviolet light or heated may be used.
(e) A step of attaching an adhesive film 35 so as to cover the electromagnetic wave shielding layer 5 formed on the surface of the plurality of semiconductor packages 10 (see FIG. 6(a)).
(f) A step of peeling off the temporary fixing film 25 from the plurality of semiconductor packages 10 on the adhesive film 35 (see FIG. 6(b)).
(g) a step of reducing the adhesive strength of the adhesive film 35 to the semiconductor package 10. (h) a step of picking up the semiconductor package 10 from the adhesive film 35.

図６（ｃ）は、粘着フィルム３５から半導体パッケージ１０をピックアップしている様子を模式的に示す断面図である。図６（ｃ）に示されたように、突き上げ冶具５１で半導体パッケージ１０を粘着フィルム３５の下面側から突き上げるとともに、半導体パッケージ１０をコレット５２で吸引してピックアップする。 Figure 6(c) is a cross-sectional view that shows a schematic diagram of how the semiconductor package 10 is picked up from the adhesive film 35. As shown in Figure 6(c), the semiconductor package 10 is pushed up from the underside of the adhesive film 35 by a push-up tool 51, and the semiconductor package 10 is picked up by suction with a collet 52.

以上、本開示の実施形態について詳細に説明したが、本発明は上記実施形態に限定されるものではない。例えば、上記実施形態においては、ダイシング後の半導体パッケージ１０Ｐを一つずつピックアップして仮固定フィルム２５上に配置する場合を例示したが、例えば、複数の半導体パッケージ１０Ｐを一括して仮固定フィルム２５に配置してもよい。すなわち、ダイシングフィルム１５として延伸性を有するフィルム（例えば、エキスパンドフィルム）を使用し、まず、図７（ａ）に示すように、ダイシングフィルム１５に張力を付与することにより、隣接する二つの半導体パッケージ１０Ｐの間隔を拡大させる。次いで、図７（ｂ）に示すように、ダイシングフィルム１５に張力を付与した状態で、複数の半導体パッケージ１０Ｐの再配線層４を覆うように仮固定フィルム２５を貼り合わせてもよい。図７（ｂ）に示された状態からダイシングフィルム１５を剥離することで、図５（ａ）に示された状態となる。 Although the embodiment of the present disclosure has been described in detail above, the present invention is not limited to the above embodiment. For example, in the above embodiment, the semiconductor packages 10P after dicing are picked up one by one and placed on the temporary fixing film 25, but for example, multiple semiconductor packages 10P may be placed on the temporary fixing film 25 at once. That is, a film having extensibility (e.g., an expandable film) is used as the dicing film 15, and first, as shown in FIG. 7(a), tension is applied to the dicing film 15 to expand the gap between two adjacent semiconductor packages 10P. Next, as shown in FIG. 7(b), the temporary fixing film 25 may be attached so as to cover the rewiring layer 4 of the multiple semiconductor packages 10P while tension is applied to the dicing film 15. By peeling off the dicing film 15 from the state shown in FIG. 7(b), the state shown in FIG. 5(a) is obtained.

１…半導体チップ、１ａ…回路面、１ｂ…バンプ、３…封止層、３ａ…面、３ｂ…側面、４…再配線層、４ａ…導体部、４ｂ…絶縁部、４ｃ，４ｄ…バンプ、４ｆ…再配線層の側面、４ｇ…グランド接触点、５…電磁波シールド層、１０…半導体パッケージ、１０Ａ…半導体パッケージ（個片化前）、１０Ｐ…半導体パッケージ（電磁波シールド層形成前）、１３…封止材、１５…ダイシングフィルム（第一の粘着フィルム）、１５ａ…基材フィルム、１５ｂ…粘着層、２０…被処理体、２１…粘着フィルム、２５…仮固定フィルム、２５ａ…基材フィルム、２５ｂ…粘着層、３０…パネル部材、３０ａ…表面（第一の表面）、３０ｂ…表面、３５…粘着フィルム（第二の粘着フィルム）、５１…冶具、５２…コレット 1...semiconductor chip, 1a...circuit surface, 1b...bump, 3...sealing layer, 3a...surface, 3b...side, 4...rewiring layer, 4a...conductor portion, 4b...insulating portion, 4c, 4d...bump, 4f...side of rewiring layer, 4g...ground contact point, 5...electromagnetic shielding layer, 10...semiconductor package, 10A...semiconductor package (before individualization), 10P...semiconductor package (before electromagnetic shielding layer is formed), 13...sealing material, 15...dicing film (first adhesive film), 15a...base film, 15b...adhesive layer, 20...processed object, 21...adhesive film, 25...temporary fixing film, 25a...base film, 25b...adhesive layer, 30...panel member, 30a...surface (first surface), 30b...surface, 35...adhesive film (second adhesive film), 51...jig, 52...collet

Claims (4)

（Ａ）第一の粘着フィルムと、前記第一の粘着フィルムの表面上に互いに離間した状態で配置された複数の半導体パッケージとを備える被処理体を準備する工程と、
（Ｂ）前記第一の粘着フィルムから前記半導体パッケージをピックアップする工程と、
（Ｃ）仮固定フィルムに対して前記半導体パッケージの回路面が接し且つ隣接する前記半導体パッケージの間隔が０．１ｍｍ以上となるように、前記仮固定フィルムに複数の前記半導体パッケージを配置する工程と、
（Ｄ）前記仮固定フィルム上の複数の前記半導体パッケージの表面上に電磁波シールド層を形成する工程と、
（Ｅ）複数の前記半導体パッケージの表面に形成された前記電磁波シールド層を覆うように第二の粘着フィルムを貼る工程と、
（Ｆ）前記第二の粘着フィルム上の複数の前記半導体パッケージから前記仮固定フィルムを剥離する工程と、
を含み、
前記半導体パッケージが４０μｍ未満の再配線層と、前記再配線層の側面に設けられたグランド接触点とを有し、（Ｃ）工程において前記グランド接触点が前記仮固定フィルムに埋まらないように、前記仮固定フィルムに複数の前記半導体パッケージを配置する、半導体パッケージの製造方法。 (A) preparing a processing target having a first adhesive film and a plurality of semiconductor packages arranged on a surface of the first adhesive film in a spaced-apart relationship;
(B) picking up the semiconductor package from the first adhesive film;
(C) arranging a plurality of the semiconductor packages on the temporary fixing film such that the circuit surfaces of the semiconductor packages are in contact with the temporary fixing film and the interval between adjacent semiconductor packages is 0.1 mm or more;
(D) forming an electromagnetic wave shielding layer on surfaces of the semiconductor packages on the temporary fixing film;
(E) attaching a second adhesive film to cover the electromagnetic wave shielding layer formed on the surfaces of the plurality of semiconductor packages;
(F) peeling the temporary fixing film from the plurality of semiconductor packages on the second adhesive film;
Including,
The semiconductor package has a rewiring layer of less than 40 μm and a ground contact point provided on a side of the rewiring layer, and in step (C), a plurality of the semiconductor packages are arranged on the temporary fixing film so that the ground contact point is not buried in the temporary fixing film. （Ａ）工程が（ａ１）複数の半導体チップと、前記複数の半導体チップを封止している封止材とを備えるパネル部材の第一の表面に対して前記第一の粘着フィルムを貼ることと、（ａ２）前記第一の粘着フィルム上の前記パネル部材を複数の前記半導体パッケージに個片化することとを含む、請求項１に記載の半導体パッケージの製造方法。 The method for manufacturing a semiconductor package according to claim 1, wherein the step (A) includes (a1) attaching the first adhesive film to a first surface of a panel member having a plurality of semiconductor chips and an encapsulant encapsulating the plurality of semiconductor chips, and (a2) singulating the panel member on the first adhesive film into a plurality of the semiconductor packages. スパッタリング又は蒸着によって前記電磁波シールド層を形成する、請求項１又は２に記載の半導体パッケージの製造方法。 The method for manufacturing a semiconductor package according to claim 1 or 2, in which the electromagnetic shielding layer is formed by sputtering or vapor deposition. （Ｇ）前記第二の粘着フィルムの前記半導体パッケージに対する粘着力を低下させる工程と、
（Ｈ）前記第二の粘着フィルムから前記半導体パッケージをピックアップする工程と、
を更に含む、請求項１～３のいずれか一項に記載の半導体パッケージの製造方法。 (G) reducing the adhesive strength of the second adhesive film to the semiconductor package;
(H) picking up the semiconductor package from the second adhesive film;
The method for manufacturing a semiconductor package according to any one of claims 1 to 3 , further comprising:
JP2020058791A 2020-03-27 2020-03-27 Semiconductor package manufacturing method Active JP7487519B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2020058791A JP7487519B2 (en) 2020-03-27 2020-03-27 Semiconductor package manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020058791A JP7487519B2 (en) 2020-03-27 2020-03-27 Semiconductor package manufacturing method

Publications (2)

Publication Number Publication Date
JP2021158280A JP2021158280A (en) 2021-10-07
JP7487519B2 true JP7487519B2 (en) 2024-05-21

Family

ID=77918795

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020058791A Active JP7487519B2 (en) 2020-03-27 2020-03-27 Semiconductor package manufacturing method

Country Status (1)

Country Link
JP (1) JP7487519B2 (en)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017143210A (en) 2016-02-12 2017-08-17 住友ベークライト株式会社 Method for manufacturing electronic component sealing body and method for manufacturing electronic device
JP2019009371A (en) 2017-06-28 2019-01-17 株式会社ディスコ Semiconductor package and forming method thereof
WO2019167778A1 (en) 2018-02-27 2019-09-06 Dic株式会社 Electronic component package and method for producing same
WO2020032176A1 (en) 2018-08-08 2020-02-13 リンテック株式会社 Terminal protecting tape and method for manufacturing semiconductor device having electromagnetic-wave blocking film attached thereto
WO2020059572A1 (en) 2018-09-20 2020-03-26 三井化学東セロ株式会社 Method for manufacturing electronic device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017143210A (en) 2016-02-12 2017-08-17 住友ベークライト株式会社 Method for manufacturing electronic component sealing body and method for manufacturing electronic device
JP2019009371A (en) 2017-06-28 2019-01-17 株式会社ディスコ Semiconductor package and forming method thereof
WO2019167778A1 (en) 2018-02-27 2019-09-06 Dic株式会社 Electronic component package and method for producing same
WO2020032176A1 (en) 2018-08-08 2020-02-13 リンテック株式会社 Terminal protecting tape and method for manufacturing semiconductor device having electromagnetic-wave blocking film attached thereto
WO2020059572A1 (en) 2018-09-20 2020-03-26 三井化学東セロ株式会社 Method for manufacturing electronic device

Also Published As

Publication number Publication date
JP2021158280A (en) 2021-10-07

Similar Documents

Publication Publication Date Title
US20240014151A1 (en) Package structure and manufacturing method thereof
TWI692820B (en) Semiconductor device and manufacturing method thereof
TWI819767B (en) Semiconductor package and fabricating method thereof
US10026707B2 (en) Wafer level package and method
US7326592B2 (en) Stacked die package
US8659151B2 (en) Semiconductor device and manufacturing method thereof
US20190385989A1 (en) Package-on-package structure and manufacturing method thereof
US20190027446A1 (en) Package structure, integrated fan-out package and method of fabricating the same
US20060046348A1 (en) Semiconductor chip packages and methods for fabricating the same
US20110260334A1 (en) Semiconductor device
US20110156250A1 (en) Flip-chip fan-out wafer level package for package-on-package applications, and method of manufacture
US20130026658A1 (en) Wafer level chip scale package for wire-bonding connection
JP5942823B2 (en) Electronic component device manufacturing method, electronic component device, and electronic device
JP2008277569A (en) Semiconductor device and manufacturing method therefor
US7396754B2 (en) Method of making wafer level ball grid array
US20220208714A1 (en) Integrated circuit package structure, integrated circuit package unit and associated packaging method
CN106449611B (en) Semiconductor device with a plurality of semiconductor chips
US20050258536A1 (en) Chip heat sink device and method
TWI452642B (en) Semiconductor package structure and method for fabricating the same
US20230052776A1 (en) Manufacturing method of semiconductor package
JP7487519B2 (en) Semiconductor package manufacturing method
US7786580B2 (en) Semiconductor device and method for manufacturing the same
JP7415735B2 (en) Manufacturing method for semiconductor packages
US20230154865A1 (en) Electronic package and manufacturing method thereof
US20230207334A1 (en) Production method for semiconductor packages

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230127

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20231122

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20231128

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20240129

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240327

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240409

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240422

R150 Certificate of patent or registration of utility model

Ref document number: 7487519

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150