JP7482636B2 - メモリ装置およびそれを用いたコンピューティング装置 - Google Patents
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Description
(数学式1)
S0=X0W0+X1W1+X5W2+X6W3
(数学式2)
S1=X1W0+X2W1+X6W2+X7W3
数学式1に説明したように、第1出力データ(S0)は、第1入力データ(X0)と第1加重値データ(W0)の積、第2入力データ(X1)と第2加重値データ(W1)の積、第6入力データ(X5)と第3加重値データ(W2)の積および第7入力データ(X6)と第4加重値データ(W3)の積をすべて合計して決定される。同様に、数学式2に説明したように、第2出力データ(S1)は、第2入力データ(X1)と第1加重値データ(W0)の積、第3入力データ(X2)と第2加重値データ(W1)の積、第7入力データ(X6)と第3加重値データ(W2)の積および第8入力データ(X7)と第4加重値データ(W3)の積をすべて合計して決定される。
11 メモリセル
12 バッファメモリ
13 MAC演算器
14 結果出力バッファ
15 入出力パッド
16 結果出力パッド
20 メモリコントローラ
100 メモリ装置
300 プロセッサ
1000 コンピューティング装置
Claims (18)
- 加重値データが保存されるメモリセルと、
前記メモリセルから前記加重値データをリードするバッファメモリと、
入力データの提供を受ける入出力パッドと、
前記バッファメモリから前記加重値データの提供を受け、前記入出力パッドから前記入力データの提供を受け、前記加重値データと前記入力データのコンボリューション演算を行う乗累算(MAC)演算器とを含み、
前記入力データは、前記入力データの第2入力ビットを前記MAC演算器に提供する前に前記入力データの第1入力ビットを前記MAC演算器に提供することによって、第1区間の間に前記MAC演算器に順次提供され、
前記MAC演算器は、前記入力データの前記第1入力ビットに対する乗算を行ってから前記入力データの前記第2入力ビットを前記MAC演算器に提供することによって、前記第1区間とオーバーラップする第2区間の間に前記加重値データと前記入力データの前記コンボリューション演算を行い、
前記加重値データは、第1および第2加重値ビットを含み、
前記MAC演算器は、第1乗算器および第1累算器~第3累算器を含み、
前記MAC演算器が前記コンボリューション演算を行うことは、前記第1乗算器が前記加重値データと前記入力データの乗算を行うことを含み、
前記第1乗算器が前記加重値データと前記入力データの前記乗算を行うことは、前記第1乗算器が、
前記第1加重値ビットと前記第1入力ビットとの第1の積を計算して該第1の積を前記第1累算器に提供し、
前記第2加重値ビットと前記第1入力ビットとの第2の積を計算して該第2の積を前記第2累算器に提供し、
前記第1加重値ビットと前記第2入力ビットとの第3の積を計算して該第3の積を前記第2累算器に提供し、
前記第2加重値ビットと前記第2入力ビットとの第4の積を計算して該第4の積を前記第3累算器に提供することを含む、
メモリ装置。 - 前記加重値データは、前記第1区間とオーバーラップする第3区間の間に前記MAC演算器に提供される、請求項1に記載のメモリ装置。
- 前記MAC演算器に前記入力データが順次提供される前に、前記バッファメモリは前記メモリセルから前記加重値データをリードする、請求項1に記載のメモリ装置。
- 前記第1および第2入力ビットは、それぞれ第1および第2サブ区間の間に前記MAC演算器に提供され、
前記第1および第2加重値ビットは、それぞれ第3および第4サブ区間の間に前記MAC演算器に提供され、
前記第1サブ区間は、前記第3サブ区間とオーバーラップし、前記第2サブ区間は、前記第4サブ区間とオーバーラップする、請求項1に記載のメモリ装置。 - 前記第1累算器の出力は、前記加重値データと前記入力データとの積のLSB(Least Significant Bit)である、請求項1に記載のメモリ装置。
- 前記第2累算器は、前記第2の積と前記第3の積との和を出力する、請求項1に記載のメモリ装置。
- 前記加重値データと前記入力データのコンボリューション演算結果が保存される、結果出力バッファをさらに含む、請求項1に記載のメモリ装置。
- 前記結果出力バッファに保存された前記コンボリューション演算結果は、前記入出力パッドを介して出力される、請求項7に記載のメモリ装置。
- 前記加重値データと前記入力データのコンボリューション演算結果が出力される、前記入出力パッドと異なる結果出力パッドをさらに含む、請求項1に記載のメモリ装置。
- 前記MAC演算器は、前記第2区間とオーバーラップする第4区間の間に、前記コンボリューション演算結果を前記結果出力パッドに提供する、請求項9に記載のメモリ装置。
- 第1および第2加重値ビットを含む加重値データが保存されるバッファメモリと、
第1および第2入力ビットを含む入力データを受信する入出力パッドと、
第1乗算器および第1累算器~第3累算器を含む乗累算(MAC)演算器であり、前記加重値データと前記第1および第2入力ビットの提供を受け、前記加重値データと前記入力データのコンボリューション演算を行うMAC演算器とを含み、
前記MAC演算器が前記加重値データと前記入力データの前記コンボリューション演算を行うことは、
前記第1入力ビットを前記第1乗算器に提供し、
前記第1乗算器を用いて前記第1加重値ビットと前記第1入力ビットとの第1の積を計算して、該第1の積を前記第1累算器に提供し、
前記第1乗算器を用いて前記第2加重値ビットと前記第1入力ビットとの第2の積を計算して、該第2の積を前記第2累算器に提供し、
前記第1の積および前記第2の積を計算した後に、前記第2入力ビットを前記第1乗算器に提供し、
前記第1乗算器を用いて前記第1加重値ビットと前記第2入力ビットとの第3の積を計算して、該第3の積を前記第2累算器に提供し、
前記第1乗算器を用いて前記第2加重値ビットと前記第2入力ビットとの第4の積を計算して、該第4の積を前記第3累算器に提供し、
前記第1の積、前記第2の積、前記第3の積、および前記第4の積に基づいて、前記加重値データと前記入力データとの積を生成することを含む、
メモリ装置。 - 前記第1加重値ビットと前記第1入力ビットの乗算と前記第2加重値ビットと前記第1入力ビットの乗算は、並列に行われ、
前記第1加重値ビットと前記第2入力ビットの乗算と前記第2加重値ビットと前記第2入力ビットの乗算は、並列に行われる、請求項11に記載のメモリ装置。 - 前記MAC演算器が前記コンボリューション演算を行うことは、前記MAC演算器が前記加重値データと前記入力データの乗算を行うことを含み、
前記第1累算器の出力は、前記乗算のLSB(Least Significant Bit)である、請求項11に記載のメモリ装置。 - 前記入力データは、第1区間の間に前記MAC演算器に提供され、
前記MAC演算器は、前記第1区間とオーバーラップする第2区間の間に前記コンボリューション演算を行う、請求項11に記載のメモリ装置。 - 前記入力データは、第1区間の間に前記MAC演算器に提供され、
前記加重値データは、前記第1区間とオーバーラップする第3区間の間に前記MAC演算器に提供される、請求項11に記載のメモリ装置。 - 前記加重値データが保存されるメモリセルをさらに含み、
前記加重値データは、前記メモリセルからリードされて前記バッファメモリに保存される、請求項11に記載のメモリ装置。 - 前記MAC演算器が前記入力データの提供を受ける前に、前記メモリセルから前記バッファメモリに前記加重値データがリードされる、請求項16に記載のメモリ装置。
- 加重値データが保存されるメモリセルと、
前記メモリセルから前記加重値データをリードするバッファメモリと、
入力データの提供を受ける入出力パッドと、
前記加重値データと前記入力データのコンボリューション演算を行う乗累算(MAC)演算器を含み、
前記入力データが前記入出力パッドに提供される前に、前記バッファメモリは前記メモリセルから前記加重値データをリードし、
前記入力データは、第1区間の間に前記入出力パッドから前記MAC演算器に提供され、
前記加重値データは、第1および第2加重値ビットを含み、且つ前記第1区間とオーバーラップする第2区間の間に前記バッファメモリから前記MAC演算器に提供され、
前記MAC演算器は、第1乗算器および第1累算器~第3累算器を含み、
前記コンボリューション演算を行うことは、前記入力データの第2入力ビットを前記MAC演算器に提供する前に、前記第1乗算器が前記加重値データと前記入力データの第1入力ビットに対して乗算を行うことを含み、
前記第1乗算器が前記加重値データと前記入力データの前記乗算を行うことは、前記第1乗算器が、
前記第1加重値ビットと前記第1入力ビットとの第1の積を計算して該第1の積を前記第1累算器に提供し、
前記第2加重値ビットと前記第1入力ビットとの第2の積を計算して該第2の積を前記第2累算器に提供し、
前記第1加重値ビットと前記第2入力ビットとの第3の積を計算して該第3の積を前記第2累算器に提供し、
前記第2加重値ビットと前記第2入力ビットとの第4の積を計算して該第4の積を前記第3累算器に提供することを含む、
メモリ装置。
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