JP7475552B1 - 誤り訂正装置、誤り訂正方法、制御回路および記憶媒体 - Google Patents

誤り訂正装置、誤り訂正方法、制御回路および記憶媒体 Download PDF

Info

Publication number
JP7475552B1
JP7475552B1 JP2023544421A JP2023544421A JP7475552B1 JP 7475552 B1 JP7475552 B1 JP 7475552B1 JP 2023544421 A JP2023544421 A JP 2023544421A JP 2023544421 A JP2023544421 A JP 2023544421A JP 7475552 B1 JP7475552 B1 JP 7475552B1
Authority
JP
Japan
Prior art keywords
syndrome
error correction
hard decision
test pattern
sequence
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2023544421A
Other languages
English (en)
Other versions
JPWO2024189783A1 (ja
JPWO2024189783A5 (ja
Inventor
英夫 吉田
健二 石井
聖史 斧原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Application granted granted Critical
Publication of JP7475552B1 publication Critical patent/JP7475552B1/ja
Publication of JPWO2024189783A1 publication Critical patent/JPWO2024189783A1/ja
Publication of JPWO2024189783A5 publication Critical patent/JPWO2024189783A5/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/45—Soft decoding, i.e. using symbol reliability information
    • H03M13/451—Soft decoding, i.e. using symbol reliability information using a set of candidate code words, e.g. ordered statistics decoding [OSD]
    • H03M13/453—Soft decoding, i.e. using symbol reliability information using a set of candidate code words, e.g. ordered statistics decoding [OSD] wherein the candidate code words are obtained by an algebraic decoder, e.g. Chase decoding
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
    • H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
    • H03M13/1575—Direct decoding, e.g. by a direct determination of the error locator polynomial from syndromes and subsequent analysis or by matrix operations involving syndromes, e.g. for codes with a small minimum Hamming distance
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6561—Parallelized implementations
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
    • H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
    • H03M13/152—Bose-Chaudhuri-Hocquenghem [BCH] codes

Landscapes

  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Engineering & Computer Science (AREA)
  • Probability & Statistics with Applications (AREA)
  • Theoretical Computer Science (AREA)
  • Algebra (AREA)
  • General Physics & Mathematics (AREA)
  • Pure & Applied Mathematics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Error Detection And Correction (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)

Abstract

誤り訂正装置（１００）は、軟判定情報を有する軟判定受信系列から硬判定値を抽出し、抽出した硬判定値系列を硬判定受信系列として出力する硬判定値抽出部（２）と、硬判定受信系列にテストパターンを適用する位置であるテストパターン位置候補を軟判定情報に基づいて決定するテストパターン位置候補選択部（３）と、テストパターン位置候補に適用する複数のテストパターンの生成および生成したテストパターンを用いた誤り訂正処理を硬判定受信系列に対して並列に実行する疑似訂正処理部（１１０）と、を備える。

Description

本開示は、誤り訂正装置、誤り訂正方法、制御回路および記憶媒体に関する。
ＢＣＨ（Bose-Chaudhuri-Hocquenghem）符号等のブロック誤り訂正符号を用いた軟判定誤り訂正復号方法として、Ｃｈａｓｅ復号法がある（例えば、非特許文献１）。Ｃｈａｓｅ復号法では、受信系列の軟判定情報に基づき複数のテストパターンによる疑似訂正を順に行ってから、従来の代数的誤り訂正の試行により得られる符号列候補から最も受信系列と相関の高い符号系列候補を選択することによって代数的復号法の訂正限界以上の訂正を行う。
David Chase, "A Class of Algorithms for Decoding Block Codes With Channel Measurement Information", IEEE Transactions on information theory, Vol.IT-18, No.1, pp.170-182, 1972
従来のＣｈａｓｅ復号法は、各テストパターンによる試行を順に行っている。このため、例えば、ギガビット／秒の伝送速度を有する光伝送に用いる誤り訂正装置に従来の方法を適用した場合にはスループットの達成が難しいという問題点があり、復号処理の高速化の実現が望まれる。
本開示は、上記に鑑みてなされたものであって、復号処理の高速化を実現する誤り訂正装置を得ることを目的とする。
上述した課題を解決し、目的を達成するために、本開示にかかる誤り訂正装置は、軟判定情報を有する軟判定受信系列から硬判定値を抽出し、抽出した硬判定値系列を硬判定受信系列として出力する硬判定値抽出部と、硬判定受信系列に基づいてシンドロームを生成するシンドローム演算部と、硬判定受信系列にテストパターンを適用する位置であるテストパターン位置候補を軟判定情報に基づいて決定するテストパターン位置候補選択部と、テストパターン位置候補に適用する複数のテストパターンの生成および生成したテストパターンを用いた誤り訂正処理を硬判定受信系列に対して並列に実行する疑似訂正処理部と、を備え、疑似訂正処理部は、それぞれがテストパターン位置候補の１つと対応付けられ、対応付けられたテストパターン位置候補に１対１対応するシンドロームをシンドロームパターンとして出力する複数のシンドローム選択部と、複数のシンドローム選択部のそれぞれから出力されるシンドロームパターンを受け取り、受け取ったシンドロームパターンの１つ以上を硬判定受信系列のシンドロームに加算する複数のシンドローム加算部と、複数のシンドローム加算部の１つと対応付けられ、対応付けられているシンドローム加算部でシンドロームパターンが加算された後の硬判定受信系列のシンドロームを用いた誤り訂正演算を行う複数の誤り訂正演算部と、を備えることを特徴とする。
本開示にかかる誤り訂正装置は、復号処理の高速化を実現できる、という効果を奏する。
実施の形態１にかかる誤り訂正装置の構成例を示す図 実施の形態１にかかる誤り訂正装置の動作の一例を示すフローチャート 実施の形態２にかかる誤り訂正装置の構成例を示す図 実施の形態２にかかる誤り訂正装置の動作の一例を示すフローチャート 誤り訂正装置の構成要素の一部または全部を実現する処理回路の一例を示す図
以下に、本開示の実施の形態にかかる誤り訂正装置、誤り訂正方法、制御回路および記憶媒体を図面に基づいて詳細に説明する。
実施の形態１．
図１は、実施の形態１にかかる誤り訂正装置１００の構成例を示す図である。誤り訂正装置１００は、例えば、光伝送システムを構成する通信装置に搭載され、受信系列を軟判定して得られる情報系列（以下、軟判定受信系列と称する）を誤り訂正復号する。誤り訂正装置１００は、チェイス（Ｃｈａｓｅ）復号処理により軟判定受信系列の誤りを訂正する。
図１に示すように、誤り訂正装置１００は、硬判定値抽出部２と、テストパターン位置候補選択部３と、テストパターン選択決定部４－１～４－Ｔと、テストパターン加算部５－１～５－Ｔと、シンドローム演算部６および６－１～６－Ｔと、誤り訂正演算部７および７－１～７－Ｔと、訂正候補選択部８と、訂正処理部９と、を備える。ここで、Ｔは２以上の整数とする。誤り訂正装置１００には、ＬＬＲ（Log-Likelihood-Ratio）等の軟判定情報を有する軟判定受信系列１が入力される。誤り訂正装置１００において、軟判定受信系列１は、硬判定値抽出部２およびテストパターン位置候補選択部３に入力される。テストパターン位置候補選択部３は、ＬＬＲ等の軟判定情報に基づき誤っている可能性が高い順に重みづけしてテストパターン位置候補を選択する。なお、テストパターン選択決定部４－１～４－Ｔは、テストパターン位置候補選択部３で重みづけされた順序に基づきそれぞれ異なる誤りパターンを選択する。テストパターン加算部５－１～５－Ｔは、テストパターン選択決定部４－１～４－Ｔで選択したテストパターンに対して同じ処理を並列に実行する。シンドローム演算部６－１～６－Ｔ、誤り訂正演算部７－１～７－Ｔについても同様である。テストパターン選択決定部４－１～４－Ｔ、テストパターン加算部５－１～５－Ｔ、シンドローム演算部６－１～６－Ｔおよび誤り訂正演算部７－１～７－Ｔは、チェイス復号法による複数のテストパターンを用いた複数の疑似訂正処理を並列に行う疑似訂正処理部１１０を構成する。
誤り訂正装置１００の各部の動作について、図１および図２を用いて説明する。図２は、実施の形態１にかかる誤り訂正装置１００の動作の一例を示すフローチャートである。
誤り訂正装置１００では、まず、硬判定値抽出部２が、軟判定受信系列１から硬判定値を抽出する（ステップＳ１１）。硬判定値抽出部２が抽出した硬判定値系列は、硬判定受信系列としてシンドローム演算部６、テストパターン加算部５－１～５－Ｔおよび訂正処理部９のそれぞれに入力される。
また、テストパターン位置候補選択部３が、例えば、ＬＬＲ等の軟判定情報に基づき誤っている可能性が高い順に重みづけで並び替えながら、硬判定値抽出部２で抽出された硬判定受信系列にテストパターンを適用する位置であるテストパターン位置候補を決定する（ステップＳ１２）。本実施の形態では、テストパターン位置候補選択部３がＳ個（Ｓ箇所）のテストパターン位置候補を最終的に決定する。Ｓは２以上の整数とする。テストパターン位置候補選択部３は、軟判定受信系列１に含まれる軟判定情報に基づいてテストパターン位置候補を決定する。
なお、図２では、ステップＳ１１の次にステップＳ１２を実行する構成としているが、ステップＳ１１とステップＳ１２とは並列に実行される。
次に、テストパターン選択決定部４－１～４－Ｔが、テストパターン位置候補選択部３で決定したＳ箇所の位置候補から、Ｔ個のテストパターンを生成する（ステップＳ１３）。具体的には、テストパターン選択決定部４－１～４－Ｔは、硬判定値抽出部２で抽出された硬判定受信系列に加算するテストパターンとして、それぞれ異なるテストパターンを選択する。ここで、本実施の形態ではテストパターン位置候補がＳ箇所であることから、テストパターンの数に相当するＴの最大値は２S－１となる。なお、テストパターン選択決定部４－１～４－Ｔが選択するテストパターンの数を、軟判定受信系列１に含まれる軟判定情報に基づいて絞りこむことも可能である。例えば、尤度が定められた閾値以上のテストパターン位置については除外し、残りのテストパターン位置に対応するテストパターンをテストパターン選択決定部４－１～４－Ｔが選択する、としてもよい。この場合、テストパターン選択決定部４－１～４－Ｔの一部が、それぞれ異なるテストパターンを選択して出力する。また、テストパターン選択決定部４－１～４－Ｔのそれぞれが選択するテストパターンを固定とする、すなわち、常に重みづけにより並び替えられたＳ箇所の同じ位置候補に基づきテストパターンを出力するのであれば、テストパターン選択決定部４－１～４－Ｔは結線のみとなる。
次に、テストパターン加算部５－１～５－Ｔが、硬判定受信系列にテストパターンを加算する（ステップＳ１４）。具体的には、テストパターン加算部５－１～５－Ｔは、それぞれ、硬判定値抽出部２から入力された硬判定受信系列に対し、前段のテストパターン選択決定部４－１～４－Ｔで選択されたテストパターンを排他的論理和加算する。このとき、テストパターン加算部５－１～５－Ｔは、テストパターン位置のそれぞれに対応する各硬判定値に対し、テストパターンの各ビットを排他的論理和加算する。
次に、シンドローム演算部６および６－１～６－Ｔが、シンドローム演算を行う（ステップＳ１５）。具体的には、シンドローム演算部６は、硬判定値抽出部２から入力された硬判定受信系列のシンドロームを算出する。シンドローム演算部６－１～６－Ｔは、それぞれ、前段のテストパターン加算部５－１～５－Ｔでテストパターンが加算された硬判定受信系列のシンドロームを算出する。なお、シンドローム演算部６および６－１～６－Ｔが実行する演算処理の内容は同じである。
次に、誤り訂正演算部７および７－１～７－Ｔが、誤り訂正演算を行う（ステップＳ１６）。具体的には、誤り訂正演算部７は、シンドローム演算部６で算出されたシンドロームを用いて硬判定受信系列の誤り訂正演算を行う。誤り訂正演算部７－１～７－Ｔは、それぞれ、前段のシンドローム演算部６－１～６－Ｔで算出されたシンドロームを用いて、テストパターン加算部５－１～５－Ｔでテストパターンが加算された硬判定受信系列の誤り訂正演算を行う。このとき、誤り訂正演算で誤り位置がテストパターン位置と一致した場合は訂正不可とする。誤り訂正演算部７および７－１～７－Ｔは、誤り訂正演算において、送信符号候補となる誤りパターンを抽出する。
次に、訂正候補選択部８が、誤りパターンを選択する（ステップＳ１７）。具体的には、訂正候補選択部８は、誤り訂正演算部７および７－１～７－Ｔのそれぞれで抽出された誤りパターンの中の１つを選択する。訂正候補選択部８は、例えば、複数の誤りパターンのそれぞれについて、誤りパターンの各ビットの尤度の合計値を求め、合計値が最も低い誤りパターンを選択して訂正処理部９に出力する。
次に、訂正処理部９が、硬判定受信系列を訂正する（ステップＳ１８）。具体的には、訂正処理部９は、訂正候補選択部８から入力された訂正パターンと硬判定値抽出部２から入力された硬判定受信系列とをビットごとに排他的論理和加算して誤りを相殺する。訂正処理部９は、誤り訂正後の硬判定受信系列を出力する。
以上説明したように、本実施の形態にかかる誤り訂正装置１００は、チェイス復号法における疑似訂正処理、具体的には、使用するテストパターンを選択する処理と、テストパターンを硬判定受信系列に加算する処理と、シンドロームの演算処理と、誤りパターンを抽出する誤り訂正演算処理とを並列に行うため、復号処理の所要時間を短縮することができる。すなわち、誤り訂正装置１００は、復号処理の高速化を実現できる。
実施の形態２．
以上の実施の形態１にかかる誤り訂正装置１００は、一連のチェイス復号処理を並列に実行する構成とすることで処理の所要時間を短縮し、復号処理の高速化を実現するものであるが、次に並列に実行する各処理に含まれるテストパターン処理を実行する回路の規模を抑制する実施の形態について説明する。
図３は、実施の形態２にかかる誤り訂正装置１００ａの構成例を示す図である。図３では、図１に示した実施の形態１にかかる誤り訂正装置１００と共通の構成要素に同一の符号を付している。図１と同一の符号を付した構成要素は実施の形態１と同様の処理を行うため、説明を省略する。
誤り訂正装置１００ａは、硬判定値抽出部２と、テストパターン位置候補選択部３と、シンドローム演算部６と、シンドローム選択部１０－１～１０－Ｓと、シンドローム加算部１１－１～１１－Ｔと、誤り訂正演算部７および７－１～７－Ｔと、訂正候補選択部８と、訂正処理部９と、を備える。なお、シンドローム選択部１０－１～１０－Ｓ、シンドローム加算部１１－１～１１－Ｔおよび誤り訂正演算部７－１～７－Ｔは疑似訂正処理部１１０ａを構成する。
誤り訂正装置１００ａの各部の動作について、図３および図４を用いて説明する。図４は、実施の形態２にかかる誤り訂正装置１００ａの動作の一例を示すフローチャートである。図４では、図２に示すフローチャートと共通の処理に同一のステップ番号を付している。図４に示すフローチャートは、図２に示すフローチャートのステップＳ１３～Ｓ１５をステップＳ２３およびＳ２４に置き換えたものである。図２と同一のステップ番号を付した処理は実施の形態１と同様であるため、説明を省略する。
誤り訂正装置１００ａでは、ステップＳ１１およびステップＳ１２の処理を実行した後、シンドローム演算部６がシンドローム演算を行い、シンドローム選択部１０－１～１０－Ｓが、テストパターン位置候補選択部３で選択したＳ個の位置候補それぞれのシンドロームパターン選択を行う（ステップＳ２３）。このステップＳ２３において、シンドローム演算部６は実施の形態１と同様の処理を実行してシンドロームを算出する。シンドローム選択部１０－１～１０－Ｓは、Ｓ個のテストパターン位置候補に基づいて、それぞれ異なるシンドロームパターンを算出する。具体的には、シンドローム選択部１０－１～１０－Ｓは、それぞれ、Ｓ個のテストパターン位置の中の１つと対応付けられ、対応付けられているテストパターン位置に対応するシンドロームを計算してシンドロームパターンとして出力する。シンドローム選択部１０－１～１０－Ｓは、実施の形態１のシンドローム演算部６－１～６－Ｔと同様の演算処理でシンドロームを算出することも可能であるが、本実施の形態では、テストパターン位置の位置情報をアドレスとして、例えばルックアップテーブルでテストパターン位置に対応したシンドロームパターンを出力することで回路規模を抑えている。例えば、符号長２５６ビット、情報ビット長２３９ビットの拡大ＢＣＨ符号の場合、入力アドレス８ビット、ワード数２５６で出力シンドロームパターンは拡大パリティを除き１６ビットとなる。この場合、テストパターン位置に対応するシンドロームパターンを出力する回路を高々Ｓ個並列に配置するだけで実現できる。
次に、シンドローム加算部１１－１～１１－Ｔが、シンドローム選択部１０－１～１０－Ｓの１つあるいは複数のシンドロームパターンと硬判定受信系列のシンドロームとを加算する（ステップＳ２４）。具体的には、シンドローム加算部１１－１～１１－Ｔは、それぞれ、前段のシンドローム選択部１０－１～１０－Ｓから出力されるシンドロームパターンと、シンドローム演算部６から出力される硬判定受信系列のシンドロームとを排他的論理和加算する。これらのシンドローム加算部１１－１～１１－Ｔの出力は、実施の形態１にかかる誤り訂正装置１００におけるシンドローム演算部６－１～６－Ｔと同様の出力となる。
シンドローム加算部１１－１～１１－Ｔによる演算の具体例を示す。一例として、符号長２５６ビット、情報ビット長２３９ビットの拡大ＢＣＨ符号の場合について説明する。この場合、テストパターン位置候補選択部３が決定するテストパターン位置の１つのみをテストパターンの対象とするならば、テストパターンに対応するシンドローム加算部１１（シンドローム加算部１１－１～１１－Ｔのいずれか）の演算は、前段のシンドローム選択部１０（シンドローム選択部１０－１～１０－Ｓのいずれか）の出力の１６ビットと、硬判定値抽出部２の出力に基づくシンドローム演算部６の出力の１７ビットの内の１６ビットとのビットごとの排他的論理和加算である。拡大パリティビットに基づくシンドロームは、シンドローム演算部６の拡大パリティビット出力を０，１反転すれば得られる。最大Ｓ個となるテストパターンの対象の位置数がＫ個であっても同様に、１６ビットそれぞれをビットごとに排他的論理和加算し、拡大パリティビットに基づくシンドロームは、Ｋが奇数ならば０，１反転して出力し、Ｋが偶数ならばそのまま出力すればよい。
以上説明したように、本実施の形態にかかる誤り訂正装置１００ａは、Ｓ個のテストパターン位置のそれぞれに一対一対応のシンドローム選択部１０－１～１０－Ｓを備え、シンドローム選択部１０－１～１０－Ｓが出力するシンドロームパターンとシンドローム演算部６が出力するシンドロームとをシンドローム加算部１１－１～１１－Ｔで加算する。上述した実施の形態１にかかる誤り訂正装置１００は、各テストパターンを硬判定受信系列に加えた上でシンドローム演算を行う構成であるため、ビットごとの演算処理となり回路規模が大きくなるが、本実施の形態によれば、実施の形態１と比較して回路規模を小さくできる。
例えば、シンドローム選択部１０－１～１０－Ｓのそれぞれがシンドローム演算部６と同じ構成をとったとしても、テストパターン位置Ｓ個はテストパターン数Ｔ個に比べて圧倒的に小さいため、回路規模が小さくなる。また、シンドローム加算部１１－１～１１－Ｔでの排他的論理和加算数は、シンドロームパターンのビット長が硬判定受信系列のビット長よりも圧倒的に小さいため、実施の形態１にかかる誤り訂正装置１００のテストパターン加算部５－１～５－Ｔで実行する排他的論理和加算数に比べ、少ない排他的論理和加算数となり回路規模が小さくなる。
つづいて、各実施の形態で説明した誤り訂正装置１００および１００ａのハードウェア構成について説明する。誤り訂正装置１００および１００ａは同様のハードウェアで実現される。ここでは、一例として、誤り訂正装置１００ａのハードウェア構成例について説明する。
誤り訂正装置１００ａの硬判定値抽出部２、テストパターン位置候補選択部３、シンドローム演算部６、誤り訂正演算部７，７－１～７－Ｔ、シンドローム選択部１０－１～１０－Ｓ、シンドローム加算部１１－１～１１－Ｔ、訂正候補選択部８および訂正処理部９は、専用のハードウェアである処理回路、具体的には、単一回路、複合回路、プログラム化したプロセッサ、並列プログラム化したプロセッサ、ＡＳＩＣ（Application Specific Integrated Circuit）、ＦＰＧＡ（Field Programmable Gate Array）、またはこれらを組み合わせた処理回路で実現される。
また、誤り訂正装置１００ａの構成要素の一部または全部が、すなわち、硬判定値抽出部２、テストパターン位置候補選択部３、シンドローム演算部６、誤り訂正演算部７，７－１～７－Ｔ、シンドローム選択部１０－１～１０－Ｓ、シンドローム加算部１１－１～１１－Ｔ、訂正候補選択部８および訂正処理部９の一部または全部が、図５に示すプロセッサ９１およびメモリ９２で構成される処理回路で実現されてもよい。図５は、誤り訂正装置１００ａの構成要素の一部または全部を実現する処理回路の一例を示す図である。プロセッサ９１は、ＣＰＵ（Central Processing Unit、中央処理装置、処理装置、演算装置、マイクロプロセッサ、マイクロコンピュータ、プロセッサ、ＤＳＰ（Digital Signal Processor）ともいう）である。メモリ９２は、例えば、ＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）、フラッシュメモリー、ＥＰＲＯＭ（Erasable Programmable Read Only Memory）、ＥＥＰＲＯＭ（登録商標）（Electrically Erasable Programmable Read Only Memory）等である。
図５に示すプロセッサ９１およびメモリ９２で誤り訂正装置１００ａの構成要素の一部または全部を実現する場合、誤り訂正装置１００ａの硬判定値抽出部２、テストパターン位置候補選択部３、シンドローム演算部６、誤り訂正演算部７，７－１～７－Ｔ、シンドローム選択部１０－１～１０－Ｓ、シンドローム加算部１１－１～１１－Ｔ、訂正候補選択部８および訂正処理部９の一部または全部として動作するためのプログラムがメモリ９２に格納される。このプログラムをプロセッサ９１が読み出して実行することにより誤り訂正装置１００ａの硬判定値抽出部２、テストパターン位置候補選択部３、シンドローム演算部６、誤り訂正演算部７，７－１～７－Ｔ、シンドローム選択部１０－１～１０－Ｓ、シンドローム加算部１１－１～１１－Ｔ、訂正候補選択部８および訂正処理部９の一部または全部が実現される。なお、誤り訂正装置１００ａの構成要素の一部がプロセッサ９１およびメモリ９２で実現される場合、残りの構成要素は上述した単一回路、複合回路などで実現される。すなわち、誤り訂正装置１００ａは、一部の構成要素が専用のハードウェアで実現され、残りの構成要素が図５に示すプロセッサ９１およびメモリ９２で実現されてもよい。
誤り訂正装置１００ａの構成要素の一部または全部がプロセッサ９１およびメモリ９２で実現される場合、メモリ９２に格納される上記のプログラムは、例えば、ＣＤ（Compact Disc）－ＲＯＭ、ＤＶＤ（Digital Versatile Disc）－ＲＯＭなどの記憶媒体に書き込まれた状態でユーザ等に提供される形態であってもよいし、ネットワークを介して提供される形態であってもよい。
以上の実施の形態に示した構成は、一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、実施の形態同士を組み合わせることも可能であるし、要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。
１ 軟判定受信系列、２ 硬判定値抽出部、３ テストパターン位置候補選択部、４－１～４－Ｔ テストパターン選択決定部、５－１～５－Ｔ テストパターン加算部、６，６－１～６－Ｔ シンドローム演算部、７，７－１～７－Ｔ 誤り訂正演算部、８ 訂正候補選択部、９ 訂正処理部、１０－１～１０－Ｓ シンドローム選択部、１１－１～１１－Ｔ シンドローム加算部、１００，１００ａ 誤り訂正装置、１１０，１１０ａ 疑似訂正処理部。

Claims (4)

  1. 軟判定情報を有する軟判定受信系列から硬判定値を抽出し、抽出した硬判定値系列を硬判定受信系列として出力する硬判定値抽出部と、
    前記硬判定受信系列に基づいてシンドロームを生成するシンドローム演算部と、
    前記硬判定受信系列にテストパターンを適用する位置であるテストパターン位置候補を前記軟判定情報に基づいて決定するテストパターン位置候補選択部と、
    前記テストパターン位置候補に適用する複数のテストパターンの生成および生成したテストパターンを用いた誤り訂正処理を前記硬判定受信系列に対して並列に実行する疑似訂正処理部と、
    を備え、
    前記疑似訂正処理部は、
    それぞれが前記テストパターン位置候補の１つと対応付けられ、対応付けられた前記テストパターン位置候補に１対１対応するシンドロームをシンドロームパターンとして出力する複数のシンドローム選択部と、
    複数の前記シンドローム選択部のそれぞれから出力される前記シンドロームパターンを受け取り、受け取った前記シンドロームパターンの１つ以上を前記硬判定受信系列のシンドロームに加算する複数のシンドローム加算部と、
    複数の前記シンドローム加算部の１つと対応付けられ、対応付けられている前記シンドローム加算部で前記シンドロームパターンが加算された後の前記硬判定受信系列の前記シンドロームを用いた誤り訂正演算を行う複数の誤り訂正演算部と、
    を備えることを特徴とする誤り訂正装置。
  2. 軟判定誤り訂正復号を行う誤り訂正装置が実行する誤り訂正方法であって、
    軟判定情報を有する軟判定受信系列から硬判定値を抽出し、抽出した硬判定値系列を硬判定受信系列として出力する硬判定値抽出ステップと、
    前記硬判定受信系列に基づいてシンドロームを生成するステップと、
    前記硬判定受信系列にテストパターンを適用する位置であるテストパターン位置候補を前記軟判定情報に基づいて決定するテストパターン位置候補選択ステップと、
    前記テストパターン位置候補に適用する複数のテストパターンの生成および生成したテストパターンを用いた誤り訂正処理を前記硬判定受信系列に対して並列に実行する疑似訂正ステップと、
    を含み、
    前記疑似訂正ステップは、
    前記テストパターン位置候補の１つと対応付けられ、対応付けられた前記テストパターン位置候補に１対１対応するシンドロームをシンドロームパターンとして出力する処理を並列に実行し、並列に実行する前記処理はそれぞれ異なる前記テストパターン位置候補と対応付けられているシンドローム選択ステップと、
    前記シンドローム選択ステップで並列に実行される前記処理のそれぞれで出力される前記シンドロームパターンを受け取り、受け取った前記シンドロームパターンの１つ以上を前記硬判定受信系列のシンドロームに加算する処理を並列に実行するシンドローム加算ステップと、
    前記シンドローム加算ステップで前記シンドロームパターンが加算された後の複数の前記硬判定受信系列の前記シンドロームを用いた誤り訂正演算を並列に実行する誤り訂正演算ステップと、
    を含むことを特徴とする誤り訂正方法。
  3. 軟判定誤り訂正復号を行う誤り訂正装置を制御する制御回路であって、
    軟判定情報を有する軟判定受信系列から硬判定値を抽出し、抽出した硬判定値系列を硬判定受信系列として出力する第１ステップと、
    前記硬判定受信系列に基づいてシンドロームを生成する第２ステップと、
    前記硬判定受信系列にテストパターンを適用する位置であるテストパターン位置候補を前記軟判定情報に基づいて決定する第３ステップと、
    前記テストパターン位置候補に適用する複数のテストパターンの生成および生成したテストパターンを用いた誤り訂正処理を前記硬判定受信系列に対して並列に実行する第４ステップと、
    を前記誤り訂正装置に実行させ、
    前記第４ステップは、
    前記テストパターン位置候補の１つと対応付けられ、対応付けられた前記テストパターン位置候補に１対１に対応するシンドロームをシンドロームパターンとして出力する処理を並列に実行し、並列に実行する前記処理はそれぞれ異なる前記テストパターン位置候補と対応付けられているシンドローム選択ステップと、
    前記シンドローム選択ステップで並列に実行される前記処理のそれぞれで出力される前記シンドロームパターンを受け取り、受け取った前記シンドロームパターンの１つ以上を前記硬判定受信系列のシンドロームに加算する処理を並列に実行するシンドローム加算ステップと、
    前記シンドローム加算ステップで前記シンドロームパターンが加算された後の複数の前記硬判定受信系列の前記シンドロームを用いた誤り訂正演算を並列に実行する誤り訂正演算ステップと、
    を含むことを特徴とする制御回路。
  4. 軟判定誤り訂正復号を行う誤り訂正装置を制御するプログラムを記憶する記憶媒体であって、
    前記プログラムは、
    軟判定情報を有する軟判定受信系列から硬判定値を抽出し、抽出した硬判定値系列を硬判定受信系列として出力する第１ステップと、
    前記硬判定受信系列に基づいてシンドロームを生成する第２ステップと、
    前記硬判定受信系列にテストパターンを適用する位置であるテストパターン位置候補を前記軟判定情報に基づいて決定する第３ステップと、
    前記テストパターン位置候補に適用する複数のテストパターンの生成および生成したテストパターンを用いた誤り訂正処理を前記硬判定受信系列に対して並列に実行する第４ステップと、
    を前記誤り訂正装置に実行させ、
    前記第４ステップは、
    前記テストパターン位置候補の１つと対応付けられ、対応付けられた前記テストパターン位置候補に１対１に対応するシンドロームをシンドロームパターンとして出力する処理を並列に実行し、並列に実行する前記処理はそれぞれ異なる前記テストパターン位置候補と対応付けられているシンドローム選択ステップと、
    前記シンドローム選択ステップで並列に実行される前記処理のそれぞれで出力される前記シンドロームパターンを受け取り、受け取った前記シンドロームパターンの１つ以上を前記硬判定受信系列のシンドロームに加算する処理を並列に実行するシンドローム加算ステップと、
    前記シンドローム加算ステップで前記シンドロームパターンが加算された後の複数の前記硬判定受信系列の前記シンドロームを用いた誤り訂正演算を並列に実行する誤り訂正演算ステップと、
    含むことを特徴とする記憶媒体。
JP2023544421A 2023-03-14 2023-03-14 誤り訂正装置、誤り訂正方法、制御回路および記憶媒体 Active JP7475552B1 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2023/009894 WO2024189783A1 (ja) 2023-03-14 2023-03-14 誤り訂正装置、誤り訂正方法、制御回路および記憶媒体

Publications (3)

Publication Number Publication Date
JP7475552B1 true JP7475552B1 (ja) 2024-04-26
JPWO2024189783A1 JPWO2024189783A1 (ja) 2024-09-19
JPWO2024189783A5 JPWO2024189783A5 (ja) 2025-02-19

Family

ID=90789766

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2023544421A Active JP7475552B1 (ja) 2023-03-14 2023-03-14 誤り訂正装置、誤り訂正方法、制御回路および記憶媒体

Country Status (5)

Country Link
US (1) US20260005708A1 (ja)
EP (1) EP4664766A1 (ja)
JP (1) JP7475552B1 (ja)
CN (1) CN120826874A (ja)
WO (1) WO2024189783A1 (ja)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170179980A1 (en) * 2015-12-18 2017-06-22 SK Hynix Inc. Techniques for low complexity soft decoder for turbo product codes
KR101882620B1 (ko) * 2017-08-01 2018-07-26 인하대학교 산학협력단 신드롬 기반 연판정 bch 복호 장치 및 그 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170179980A1 (en) * 2015-12-18 2017-06-22 SK Hynix Inc. Techniques for low complexity soft decoder for turbo product codes
KR101882620B1 (ko) * 2017-08-01 2018-07-26 인하대학교 산학협력단 신드롬 기반 연판정 bch 복호 장치 및 그 방법

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
CONDO, Carlo et al.，Input-distribution-aware parallel decoding of block codes，2021 11th International Symposium on Topics in Coding(ISTC)，2021年
CONDO, CARLO ET AL.: "Input-distribution-aware parallel decoding of block codes", 2021 11TH INTERNATIONAL SYMPOSIUM ON TOPICS IN CODING(ISTC), JPN6023020376, 2021, ISSN: 0005187443 *
小林 学 他，ＧＭＤ復号を用いた効率的な再尤復号法について，電子情報通信学会技術研究報告，日本，社団法人電子情報通信学会，1994年，Ｖｏｌ．９４ Ｎｏ．１７１，pp.61-66
小林 学 他: "ＧＭＤ復号を用いた効率的な再尤復号法について", 電子情報通信学会技術研究報告, vol. 94, no. 171, JPN6023020375, 1994, JP, pages 61 - 66, ISSN: 0005187444 *

Also Published As

Publication number Publication date
JPWO2024189783A1 (ja) 2024-09-19
WO2024189783A1 (ja) 2024-09-19
CN120826874A (zh) 2025-10-21
EP4664766A1 (en) 2025-12-17
US20260005708A1 (en) 2026-01-01

Similar Documents

Publication Publication Date Title
US8713417B2 (en) Multi-channel memory system including error correction decoder architecture with efficient area utilization
JP5043562B2 (ja) エラー訂正回路、その方法及び前記回路を備える半導体メモリ装置
US11742879B2 (en) Machine-learning error-correcting code controller
US8683293B2 (en) Method and system for fast two bit error correction
US7941734B2 (en) Method and apparatus for decoding shortened BCH codes or reed-solomon codes
US5694330A (en) Error correction method including erasure correction, and apparatus therefor
KR101882620B1 (ko) 신드롬 기반 연판정 bch 복호 장치 및 그 방법
EP3202045A1 (en) Method and device for calculating a crc code in parallel
US20170141797A1 (en) Method and device for an error correction of trans
JP7475552B1 (ja) 誤り訂正装置、誤り訂正方法、制御回路および記憶媒体
TWI718060B (zh) 記憶體控制器及快閃記憶體的存取方法
KR101569637B1 (ko) 테스트 신드롬을 이용한 반복 복호 과정이 없는 연판정 bch 복호 방법 및 장치
Valls et al. A test vector generation method based on symbol error probabilities for low-complexity chase soft-decision Reed–Solomon decoding
Kim et al. FPGA-based ordered statistic decoding architecture for B5G/6G URLLC IIoT networks
US8943391B2 (en) Cyclic code decoding method and cyclic code decoder
RU2485683C1 (ru) Устройство декодирования с мягкими решениями для двухступенчатого каскадного кода
JP2008502247A (ja) ブロック符号の反復復号方法及び復号デバイス
Zheng et al. An efficient eligible error locator polynomial searching algorithm and hardware architecture for one-pass Chase decoding of BCH codes
Li et al. List ordered statistics decoders for polar codes
CN111713023A (zh) 一种极化码译码方法及译码装置
Scholl et al. Advanced hardware architecture for soft decoding Reed-Solomon codes
KR20230142910A (ko) 연판정 복호 방법 및 장치
US8156412B2 (en) Tree decoding method for decoding linear block codes
WO2016181978A1 (ja) 行列作用装置、行列作用方法、およびプログラム
TWI523437B (zh) Ｂｃｈ碼編碼與癥狀計算共用設計電路及決定該共用設計電路的方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230721

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230721

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20230721

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20231031

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231222

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240319

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240416

R150 Certificate of patent or registration of utility model

Ref document number: 7475552

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150