JP7475331B2 - 撮像装置 - Google Patents

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Description

本開示は、撮像装置に関する。
従来、２次元構造の撮像装置の１画素あたりの面積の微細化は、微細プロセスの導入と実装密度の向上によって実現されてきた。近年、撮像装置の小型化および画素の高密度化を実現するため、３次元構造の撮像装置が開発されている（例えば、特許文献１参照）。３次元構造の撮像装置は、複数のセンサ画素を有する第１半導体基板と、各センサ画素で得られた信号を読み出し処理する読み出し回路を有する第２半導体基板とを備え、第１半導体基板の一方の面側に第２半導体基板が積層されている。
特開２０１０－２４５５０６号公報
読み出し回路は、センサ画素を選択する選択トランジスタ、センサ画素で得られた信号を増幅する増幅トランジスタ、センサ画素で得られた信号をリセットするリセットトランジスタなどを含む。読み出し回路に含まれるトランジスタの配置や大きさ（以下、レイアウト）は撮像装置の性能に影響するため、レイアウトの自由度を向上させることが望まれている。
本開示はこのような事情に鑑みてなされたもので、レイアウトの自由度を向上できるようにした撮像装置を提供することを目的とする。
本開示の一態様に係る撮像装置は、光電変換を行うセンサ画素を有する第１半導体基板と、センサ画素から出力された電荷に基づく画素信号を出力する読み出し回路を有する第２半導体基板と、を備える。第１半導体基板の一方の面側に第２半導体基板が積層されて積層体を構成している。第２半導体基板は、第１半導体基板と向かい合う第１面と、第１面の反対側に位置する第２面とを有する。読み出し回路に含まれる第１トランジスタは第１面に設けられ、読み出し回路に含まれる第２トランジスタは第２面に設けられている。
これによれば、読み出し回路に含まれるトランジスタが第２半導体基板の片方の面だけに配置される場合と比べて、トランジスタの配置領域の面積を増大することができるので、読み出し回路のレイアウトの自由度が向上する。例えば、第２半導体基板の第１面に増幅トランジスタを配置し、第２半導体基板の第２面に選択トランジスタとリセットトランジスタとを配置してもよい。これにより、増幅トランジスタの面積を最大化することができるので、撮像装置で生じるランダムノイズを低減することが可能となる。
図１は、本開示の実施形態１に係る撮像装置の構成例を示す模式図である。 図２は、本開示の実施形態１に係る画素ユニットの構成例を示す回路図である。 図３は、本開示の実施形態１に係る画素ユニットの構成例を示す深さ方向の断面図である。 図４Ａは、本開示の実施形態１に係る画素ユニットの構成例を示す水平方向の断面図である。 図４Ｂは、本開示の実施形態１に係る画素ユニットの構成例を示す水平方向の断面図である。 図４Ｃは、本開示の実施形態１に係る画素ユニットの構成例を示す水平方向の断面図である。 図５は、複数の画素ユニットのレイアウト例を示す水平方向の断面図である。 図６は、複数の画素ユニットのレイアウト例を示す水平方向の断面図である。 図７は、複数の画素ユニットのレイアウト例を示す水平方向の断面図である。 図８は、本開示の実施形態１に係る撮像装置の製造方法を示す断面図である。 図９は、本開示の実施形態１に係る撮像装置の製造方法を示す断面図である。 図１０は、本開示の実施形態１に係る撮像装置の製造方法を示す断面図である。 図１１は、本開示の実施形態１に係る撮像装置の製造方法を示す断面図である。 図１２は、本開示の実施形態２に係る撮像装置の構成例を示す厚さ方向の断面図である。 図１３Ａは、本開示の実施形態２に係る画素ユニットの構成例を示す水平方向の断面図である。 図１３Ｂは、本開示の実施形態２に係る画素ユニットの構成例を示す水平方向の断面図である。 図１３Ｃは、本開示の実施形態２に係る画素ユニットの構成例を示す水平方向の断面図である。 図１３Ｄは、本開示の実施形態２に係る画素ユニットの構成例を示す水平方向の断面図である。 図１４は、本開示の実施形態２に係る撮像装置の製造方法を示す断面図である。 図１５は、本開示の実施形態２に係る撮像装置の製造方法を示す断面図である。 図１６は、本開示の実施形態２に係る撮像装置の製造方法を示す断面図である。 図１７は、本開示の実施形態２に係る撮像装置の製造方法を示す断面図である。
以下において、図面を参照して本開示の実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
また、以下の説明では、Ｘ軸方向、Ｙ軸方向及びＺ軸方向の文言を用いて、方向を説明する場合がある。例えば、Ｚ軸方向は、後述する積層体の厚さ方向である。Ｘ軸方向及びＹ軸方向は、Ｚ軸方向と直交する方向である。Ｘ軸方向、Ｙ軸方向及びＺ軸方向は、互いに直交する。以下の説明では、Ｘ軸方向とＹ軸方向とに平行な方向を水平方向ともいう。また、以下の説明において、平面視とは、Ｚ軸方向から見ることを意味する。
（実施形態１）
図１は、本開示の実施形態１に係る撮像装置１の構成例を示す模式図である。撮像装置１は、３つの基板（第１基板１０、第２基板２０、第３基板３０）を備えている。撮像装置１は、３つの基板（第１基板１０、第２基板２０、第３基板３０）を貼り合わせて構成された３次元構造の撮像装置である。第１基板１０、第２基板２０および第３基板３０は、この順に積層されている。
第１基板１０は、第１半導体基板１１に、光電変換を行う複数のセンサ画素１２を有している。複数のセンサ画素１２は、第１基板１０における画素領域１３内に行列状に設けられている。第２基板２０は、第２半導体基板２１に、センサ画素１２から出力された電荷に基づく画素信号を出力する読み出し回路２２を４つのセンサ画素１２ごとに１つずつ有している。第２基板２０は、行方向に延在する複数の画素駆動線２３と、列方向に延在する複数の垂直信号線２４とを有している。
第３基板３０は、第３半導体基板３１に、画素信号を処理するロジック回路３２を有している。ロジック回路３２は、例えば、垂直駆動回路３３、カラム信号処理回路３４、水平駆動回路３５およびシステム制御回路３６を有している。ロジック回路３２（具体的には水平駆動回路３５）は、センサ画素１２ごとの出力電圧Ｖｏｕｔを外部に出力する。ロジック回路３２では、例えば、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、ＣｏＳｉ２やＮｉＳｉなどのサリサイド（Ｓｅｌｆ Ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄｅ）プロセスを用いて形成されたシリサイドからなる低抵抗領域が形成されていてもよい。
垂直駆動回路３３は、例えば、複数のセンサ画素１２を行単位で順に選択する。カラム信号処理回路３４は、例えば、垂直駆動回路３３によって選択された行の各センサ画素１２から出力される画素信号に対して、相関二重サンプリング（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ：ＣＤＳ）処理を施す。カラム信号処理回路３４は、例えば、ＣＤＳ処理を施すことにより、画素信号の信号レベルを抽出し、各センサ画素１２の受光量に応じた画素データを保持する。水平駆動回路３５は、例えば、カラム信号処理回路３４に保持されている画素データを順次、外部に出力する。システム制御回路３６は、例えば、ロジック回路３２内の各ブロック（垂直駆動回路３３、カラム信号処理回路３４および水平駆動回路３５）の駆動を制御する。
図２は、本開示の実施形態１に係る画素ユニットＰＵの構成例を示す回路図である。図２に示すように、撮像装置１では、４つのセンサ画素１２が１つの読み出し回路２２に電気的に接続されて、１つの画素ユニットＰＵを構成している。４つのセンサ画素１２は、１つの読み出し回路２２を共有しており、４つのセンサ画素１２の各出力は共有する読み出し回路２２に入力される。
各センサ画素１２は、互いに共通の構成要素を有している。図２では、各センサ画素１２の構成要素を互いに区別するために、各センサ画素１２の構成要素の符号（例えば、後述のＰＤ、ＴＧ、ＦＤ）の末尾に識別番号（１，２，３，４）が付与されている。以下では、各センサ画素１２の構成要素を互いに区別する必要のある場合には、各センサ画素１２の構成要素の符号の末尾に識別番号を付与するが、各センサ画素１２の構成要素を互いに区別する必要のない場合には、各センサ画素１２の構成要素の符号の末尾の識別番号を省略するものとする。
各センサ画素１２は、例えば、フォトダイオードＰＤ（光電変換素子の一例）と、フォトダイオードＰＤと電気的に接続された転送トランジスタＴＲと、転送トランジスタＴＲを介してフォトダイオードＰＤから出力された電荷を一時的に保持するフローティングディフュージョンＦＤとを有している。フォトダイオードＰＤは、光電変換を行って受光量に応じた電荷を発生する。フォトダイオードＰＤのカソードが転送トランジスタＴＲのソースに電気的に接続されており、フォトダイオードＰＤのアノードが基準電位線（例えばグラウンド）に電気的に接続されている。転送トランジスタＴＲのドレインがフローティングディフュージョンＦＤに電気的に接続され、転送トランジスタＴＲのゲート電極は画素駆動線２３に電気的に接続されている。転送トランジスタＴＲは、例えば、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタである。
１つの読み出し回路２２を共有する各センサ画素１２のフローティングディフュージョンＦＤは、互いに電気的に接続されるとともに、共通の読み出し回路２２の入力端に電気的に接続されている。読み出し回路２２は、例えば、増幅トランジスタＡＭＰ（第１トランジスタの一例）と、リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬ（第２トランジスタの一例）とを有している。なお、選択トランジスタＳＥＬは、必要に応じて省略してもよい。
リセットトランジスタＲＳＴのソース（読み出し回路２２の入力端）がフローティングディフュージョンＦＤに電気的に接続されており、リセットトランジスタＲＳＴのドレインが電源線ＶＤＤおよび増幅トランジスタＡＭＰのドレインに電気的に接続されている。リセットトランジスタＲＳＴのゲート電極は画素駆動線２３（図１参照）に電気的に接続されている。増幅トランジスタＡＭＰのソースが選択トランジスタＳＥＬのドレインに電気的に接続されており、増幅トランジスタＡＭＰのゲート電極がリセットトランジスタＲＳＴのソースに電気的に接続されている。選択トランジスタＳＥＬのソース（読み出し回路２２の出力端）が垂直信号線２４に電気的に接続されており、選択トランジスタＳＥＬのゲート電極が画素駆動線２３（図１参照）に電気的に接続されている。
転送トランジスタＴＲは、転送トランジスタＴＲがオン状態となると、フォトダイオードＰＤの電荷をフローティングディフュージョンＦＤに転送する。転送トランジスタＴＲのゲート電極ＴＧは、例えば、後述の図３に示すように、第１半導体基板１１の表面からウェル層ＷＥを貫通してフォトダイオードＰＤに達する深さまで延在している。リセットトランジスタＲＳＴは、フローティングディフュージョンＦＤの電位を所定の電位にリセットする。リセットトランジスタＲＳＴがオン状態となると、フローティングディフュージョンＦＤの電位を電源線ＶＤＤの電位にリセットする。選択トランジスタＳＥＬは、読み出し回路２２からの画素信号の出力タイミングを制御する。
増幅トランジスタＡＭＰは、画素信号として、フローティングディフュージョンＦＤに保持された電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、ソースフォロア型のアンプを構成しており、フォトダイオードＰＤで発生した電荷のレベルに応じた電圧の画素信号を出力するものである。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、フローティングディフュージョンＦＤの電位を増幅して、その電位に応じた電圧を、垂直信号線２４を介してカラム信号処理回路３４に出力する。リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬは、例えば、ＣＭＯＳトランジスタである。
図３は、本開示の実施形態１に係る画素ユニットＰＵの構成例を示す厚さ方向の断面図である。なお、図３に示す断面図は、あくまで模式図であり、実際の構造を厳密に正しく示すことを目的とした図ではない。図３に示す断面図は、撮像装置１に含まれる画素ユニットＰＵの構成を紙面でわかり易く説明するために、トランジスタや不純物拡散層の水平方向における位置を意図的に変えて示している部分を含む。
例えば、図３では、フローティングディフュージョンＦＤ、転送トランジスタＴＲのゲート電極ＴＧ及びウェルコンタクト層ＷＥＣが横方向に並んで配置されているが、実際の構造では、フローティングディフュージョンＦＤ、ゲート電極ＴＧ及びウェルコンタクト層ＷＥＣは紙面の垂直方向に並んで配置されている場合がある。この場合、ゲート電極ＴＧを挟んで、紙面の手前側にフローティングディフュージョンＦＤ及びウェルコンタクト層ＷＥＣの一方が配置され、紙面の奥側にフローティングディフュージョンＦＤ及びウェルコンタクト層ＷＥＣの他方が配置される。撮像装置１の実際の構造は、後述の図４Ａから図４Ｃがより正確に示す。
図３に示すように、撮像装置１は、第１基板１０のおもて面１０ａ（一方の面の一例）側に第２基板２０が積層されて積層体を構成している。第１基板１０のおもて面１０ａ側に、フォトダイオードＰＤ、転送トランジスタＴＲ及びフローティングディフュージョンＦＤが設けられている。フォトダイオードＰＤ、転送トランジスタＴＲおよびフローティングディフュージョンＦＤは、それぞれ、センサ画素１２ごとに設けられている。
第１基板１０の他方の面（例えば、裏面）は光入射面である。撮像装置１は、裏面照射型の撮像装置であり、裏面にカラーフィルタおよび受光レンズが設けられている。カラーフィルタおよび受光レンズは、それぞれ、センサ画素１２ごとに設けられている。
第１基板１０が有する第１半導体基板１１は、例えばシリコン基板で構成されている。第１半導体基板１１のおもて面の一部およびその近傍には、第１導電型（例えば、ｐ型）のウェル層ＷＥが設けられており、ウェル層ＷＥよりも深い領域に第２導電型（例えば、ｎ型）のフォトダイオードＰＤが設けられている。また、ウェル層ＷＥ内には、ウェル層ＷＥよりもｐ型の濃度が高いウェルコンタクト層ＷＥＣと、ｎ型のフローティングディフュージョンＦＤとが設けられている。ウェルコンタクト層ＷＥＣは、ウェル層ＷＥと配線との接触抵抗を低減するために設けられている。
第１半導体基板１１には、隣り合うセンサ画素１２同士を電気的に分離する素子分離層１６が設けられている。素子分離層１６は、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造を有し、第１半導体基板１１の深さ方向に延在している。素子分離層１６は、例えば、酸化シリコンによって構成されている。また、第１半導体基板１１において、素子分離層１６とフォトダイオードＰＤとの間には、ｐ型層１７とｎ型層１８とが設けられている。素子分離層１６側にｐ型層１７が位置し、フォトダイオードＰＤ側にｎ型層１８が位置する。
第１半導体基板１１のおもて面側には、絶縁膜１５が設けられている。絶縁膜１５は、例えば、シリコン酸化膜（ＳｉＯ）、シリコン窒化膜（ＳｉＮ）、シリコン酸窒化膜（ＳｉＯＮ）又はシリコン炭窒化膜（ＳｉＣＮ）のうちの１つ、又は、これらのうち２つ以上を積層した膜である。
第２基板２０が有する第２半導体基板２１は、例えばシリコン基板で構成されている。第２半導体基板２１は、第１基板１０と向かい合うおもて面２１ａ（第１面の一例）と、おもて面２１ａの反対側に位置する裏面２１ｂ（第２面の一例）とを有する。図３では、おもて面２１ａは上面であり、裏面２１ｂは下面である。おもて面２１ａに増幅トランジスタＡＭＰが設けられている。裏面２１ｂには、選択トランジスタＳＥＬと、リセットトランジスタＲＳＴとが設けられている。
第２半導体基板２１には、素子分離層２６と、Ｐ型のウェル層２７とが設けられている。素子分離層２６は、第２半導体基板２１の裏面２１ｂ側に設けられており、選択トランジスタＳＥＬとリセットトランジスタＲＳＴとを電気的に分離している。ウェル層２７は、裏面２１ｂ側から、おもて面２１ａと裏面２１ｂとの間の中間位置にかけて設けられている。ウェル層２７は、第２半導体基板２１のおもて面２１ａ側に設けられた増幅トランジスタＡＭＰと、第２半導体基板２１の裏面２１ｂ側に設けられた選択トランジスタＳＥＬ及びリセットトランジスタＲＳＴとを電気的に分離している。
第２基板２０は、第２半導体基板２１のおもて面２１ａ、裏面２１ｂ及び側面を覆う絶縁膜２５を有する。絶縁膜２５は、例えば、ＳｉＯ、ＳｉＮ、ＳｉＯＮ又はＳｉＣＮのうちの１つ、又は、これらのうち２つ以上を積層した膜である。第１基板１０の絶縁膜１５と第２基板２０の絶縁膜は互いに接合されて、層間絶縁膜５１を構成している。
撮像装置１は、層間絶縁膜５１中に設けられて、第１基板１０又は第２基板２０の少なくとも一方に電気的に接続する複数の配線Ｌ１からＬ１０を備える。図２及び図３に示すように、配線Ｌ１は、増幅トランジスタＡＭＰのドレインＡＤと電源線ＶＤＤとを電気的に接続している。配線Ｌ２（第２配線の一例）は、１つの画素ユニットＰＵに含まれる４つのフローティングディフュージョンＦＤと、増幅トランジスタＡＭＰのゲート電極ＡＧとを電気的に接続している。配線Ｌ３は、増幅トランジスタＡＭＰのソースＡＳと選択トランジスタＳＥＬのドレインＳＤとを電気的に接続している。配線Ｌ４は、選択トランジスタＳＥＬのゲート電極ＳＧと画素駆動線２３（図１参照）とを電気的に接続している。
配線Ｌ５は、選択トランジスタＳＥＬのソースＳＳと垂直信号線２４とを電気的に接続している。配線Ｌ６は、リセットトランジスタＲＳＴのドレインＲＤと電源線ＶＤＤとを電気的に接続している。配線Ｌ７は、リセットトランジスタＲＳＴのゲート電極ＲＧと画素駆動線２３とを電気的に接続している。配線Ｌ８は、リセットトランジスタＲＳＴのソースＲＳと配線Ｌ２とを電気的に接続している。配線Ｌ９（第１配線の一例）は、転送トランジスタＴＲのゲート電極ＴＧと画素駆動線２３（図１参照）とを電気的に接続している。配線Ｌ１０は、ウェルコンタクト層ＷＥＣと、基準電位（例えば、接地電位：０Ｖ）を供給する基準電位線とを電気的に接続している。撮像装置１では、配線Ｌ２は、増幅トランジスタＡＭＰのゲート電極ＡＧの裏面ＡＧｂ（図３では、上面）側に接続している。
配線Ｌ１からＬ１０において、積層体の厚さ方向に延設されている部分はタングステン（Ｗ）で構成されており、積層体の厚さ方向と直交する方向（例えば、水平方向）に延設されている部分は銅（Ｃｕ）又はＣｕを主成分とするＣｕ合金で構成されている。ただし、本開示の実施形態において、配線Ｌ１からＬ１０を構成する材料は、これらに限定されず、他の材料で構成されていてもよい。
図４Ａから図４Ｃは、本開示の実施形態１に係る画素ユニットＰＵの構成例を示す水平方向の断面図である。詳しく説明すると、図４Ａは、画素ユニットＰＵを図３に示す位置ｓｅｃ１で水平方向に切断した断面図である。位置ｓｅｃ１は、選択トランジスタＳＥＬのゲート電極ＳＧの上面及びリセットトランジスタＲＳＴのゲート電極ＲＧの上面と同じ高さの位置である。図４Ｂは、画素ユニットＰＵを図３に示す位置ｓｅｃ２で水平方向に切断した断面図である。位置ｓｅｃ２は、増幅トランジスタＡＭＰのゲート電極ＡＧの下面と同じ高さの位置である。図４Ｃは、画素ユニットＰＵを図３に示す位置ｓｅｃ３で水平方向に切断した断面図である。位置ｓｅｃ１は、転送トランジスタＴＲのゲート電極ＴＧの上面と同じ高さの位置である。
図４Ａから図４Ｃは、それぞれ１つの画素ユニットを示しており、積層体の厚さ方向（例えば、Ｚ軸方向）で互いに重なる位置関係にある。図４Ａに示す選択トランジスタ及びリセットトランジスタＲＳＴと、図４Ｂに示す増幅トランジスタＡＭＰと、図４Ｃに示す４つのセンサ画素１２は、Ｚ軸方向で互いに重なる。図４Ａに示すように、選択トランジスタＳＥＬ及びリセットトランジスタＲＳＴからなるトランジスタ群は、平面視で、画素ユニットＰＵの中心部に位置する。このトランジスタ群の外側に、配線Ｌ２、Ｌ９、Ｌ１０を含む配線群が位置する。この配線群は、平面視で、トランジスタ群を挟んで左右対称に配置されている。
図４Ｂに示すように、増幅トランジスタＡＭＰは、平面視で、画素ユニットＰＵの中心部に位置する。積層体の厚さ方向において、増幅トランジスタＡＭＰと、選択トランジスタＳＥＬと、リセットトランジスタＲＳＴは、互いに重なる位置関係にある。また、平面視で、増幅トランジスタＡＭＰの外側に、配線Ｌ２、Ｌ９、Ｌ１０を含む配線群が位置する。この配線群は、平面視で、増幅トランジスタＡＭＰを挟んで左右対称に配置されている。
図４Ｃに示すように、１つの画素ユニットＰＵに含まれる４つのセンサ画素１２は、素子分離層１６を介して互いに近接して配置されている。また、４つのセンサ画素１２の各々において、フローティングディフュージョンＦＤとウェル層ＷＥとの間には、平面視で、転送トランジスタＴＲのゲート電極ＴＧが介在している。ゲート電極ＴＧによって、フローティングディフュージョンＦＤとウェル層ＷＥとの間が仕切られている。図３に示したように、フローティングディフュージョンＦＤ、ウェル層ＷＥ及びゲート電極ＴＧの下側に、フォトダイオードＰＤが位置する。
図５から図７は、複数の画素ユニットＰＵのレイアウト例を示す水平方向の断面図である。詳しく説明すると、図５は、撮像装置１を図３に示した位置ｓｅｃ３で切断した断面図である。図６は、撮像装置１を図３に示した位置ｓｅｃ２で切断した断面図である。図７は、第１基板１０を図３に示した位置ｓｅｃ１で切断した断面図である。図５から図７に示すように、撮像装置１において、複数の画素ユニットＰＵは、Ｘ軸方向とＹ軸方向とにそれぞれ一定の間隔で並んで配置されている。画素ユニットＰＵは、Ｘ軸方向とＹ軸方向とにそれぞれ繰り返し配置されている。
次に、撮像装置１の製造方法について説明する。なお、撮像装置１は、成膜装置（ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）装置、スパッタ装置を含む）、イオン注入装置、熱処理装置、エッチング装置、貼り合わせ装置など、各種の装置を用いて製造される。以下、これらの装置を、製造装置と総称する。
図８から図１１は、本開示の実施形態１に係る撮像装置１の製造方法を示す断面図である。図８に示すように、製造装置は、ＣＭＯＳプロセスを用いて、第１半導体基板１１のおもて面１１ａ側に、ウェル層ＷＥ、素子分離層１６、ｐ型層１７、ｎ型層１８、フォトダイオードＰＤ、転送トランジスタＴＲのゲート電極ＴＧ、フローティングディフュージョンＦＤ、ウェルコンタクト層ＷＥＣをそれぞれ形成する。次に、製造装置は、第１半導体基板１１のおもて面１１ａ側に絶縁膜１５を形成し、その表面を平坦化する。これにより、第１基板１０が完成する。
第１基板１０の製造工程と前後又は並行して、製造装置は、第２半導体基板２１のおもて面２１ａ（図８では、上面）に増幅トランジスタＡＭＰを形成する。例えば、製造装置は、第２半導体基板２１のおもて面２１ａ上に増幅トランジスタＡＭＰのソースＡＳとドレインＡＤとを形成する。次に、製造装置は、第２半導体基板２１のおもて面２１ａ上に増幅トランジスタＡＭＰのゲート電極ＡＧを形成する。ドレインＡＤが覆われ、かつソースＡＳが露出するように、ゲート電極ＡＧが形成される。あるいは、製造装置は、ドレインＡＤを形成し、ゲート電極ＡＧを形成した後に、ゲート電極ＡＧをマスクに用いてソースＡＳを形成してもよい。次に、製造装置は、第２半導体基板２１のおもて面２１ａ側に絶縁膜２５を形成し、その表面を平坦化する。
次に、製造装置は、第２半導体基板２１に設けられた絶縁膜２５と、第１基板１０に設けられた絶縁膜１５とを互いに向い合せ、絶縁膜１５、２５を互いに接合する。接合方法は、例えばプラズマ接合である。これにより、図９に示すように、第１半導体基板１１と第２半導体基板２１は一体化して積層体となる。
次に、図１０に示すように、製造装置は、ＣＭＯＳプロセスを用いて、第２半導体基板２１の裏面２１ｂ（図１０では、上面）側に、素子分離層２６、ウェル層２７、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴをそれぞれ形成する。
次に、図１１に示すように、製造装置は、第２半導体基板２１を部分的に除去して、増幅トランジスタＡＭＰのソースＡＳ、ドレインＡＤ及びゲート電極ＡＧを露出させる。例えば、製造装置は、第２半導体基板２１の裏面２１ｂ側に、選択トランジスタＳＥＬ及びリセットトランジスタＲＳＴを覆い、それ以外の領域を開口する形状の第１マスクを形成する。第１マスクは、例えばレジストマスク又はハードマスクである。次に、製造装置は、第２半導体基板２１において、第１マスクから露出している部分をドライエッチングして、増幅トランジスタＡＭＰのソースＡＳとドレインＡＤとを露出させる。その後、製造装置は、第２半導体基板２１の裏面２１ｂ側から第１マスクを除去する。
次に、製造装置は、第２半導体基板２１の裏面２１ｂ側に、選択トランジスタＳＥＬ及びリセットトランジスタＲＳＴと、増幅トランジスタＡＭＰのソースＡＳ及びドレインＡＤとを覆い、それ以外の領域を開口する形状の第２マスクを形成する。第２マスクは、例えばレジストマスク又はハードマスクである。次に、製造装置は、第２半導体基板２１において、第２マスクから露出している部分をドライエッチングする。このドライエッチングでは、絶縁膜２５をエッチングストッパーに用いる。これにより、第２半導体基板２１下から増幅トランジスタＡＭＰのゲート電極ＡＧが露出する。その後、製造装置は、第２半導体基板２１の裏面２１ｂ側から第２マスクを除去する。
次に、製造装置は、図３に示した配線Ｌ１からＬ１０を形成する。例えば、製造装置は、絶縁膜の形成工程と、絶縁膜の平坦化工程と、コンタクトホールの形成工程と、絶縁膜上及びコンタクトホール内への配線の形成工程とを複数回行う。上述したように、垂直方向に延びる配線はタングステン（Ｗ）で形成し、水平方向に延びる配線はＣｕ又はＣｕ合金で形成する。これにより、撮像装置１が完成する。
以上説明したように、本開示の実施形態１に係る撮像装置１は、光電変換を行うセンサ画素を有する第１半導体基板１１と、センサ画素１２から出力された電荷に基づく画素信号を出力する読み出し回路２２を有する第２半導体基板２１と、を備える。第１半導体基板１１のおもて面１１ａ側に第２半導体基板２１が積層されて積層体を構成している。第２半導体基板２１は、第１半導体基板１１と向かい合うおもて面２１ａと、おもて面２１ａの反対側に位置する裏面２１ｂとを有する。読み出し回路２２に含まれる増幅トランジスタＡＭＰはおもて面２１ａに設けられ、読み出し回路２２に含まれる選択トランジスタＳＥＬ及びリセットトランジスタＲＳＴは裏面２１ｂに設けられている。
これによれば、読み出し回路２２に含まれるトランジスタが第２半導体基板２１の片方の面だけに配置される場合と比べて、トランジスタの配置領域の面積を増大することができるので、読み出し回路２２のレイアウトの自由度が向上する。例えば、第２半導体基板２１のおもて面２１ａに増幅トランジスタＡＭＰが配置され、第２半導体基板２１の裏面２１ｂに選択トランジスタＳＥＬとリセットトランジスタＲＳＴとが配置される。これにより、各画素ユニットＰＵで、増幅トランジスタＡＭＰの面積を最大化することができる。増幅トランジスタＡＭＰの面積を最大化することによって、撮像装置で生じるランダムノイズを低減することが可能となる。
（実施形態２）
上記の実施形態２では、フローティングディフュージョンＦＤは、配線Ｌ２を介して、増幅トランジスタＡＭＰのゲート電極ＡＧの裏面ＡＧｂ側に接続することを説明した。しかしながら、本開示の実施形態において、フローティングディフュージョンＦＤとゲート電極ＡＧの接続の態様はこれに限定されない。例えば、フローティングディフュージョンＦＤは、配線Ｌ２を介して、ゲート電極ＡＧのおもて面ＡＧａ側に接続してもよい。
図１２は、本開示の実施形態２に係る撮像装置１Ａの構成例を示す厚さ方向の断面図である。なお、実施形態１で説明した図１２と同様に、図１２に示す断面図も、あくまで模式図であり、実際の構造を厳密に正しく示すことを目的とした図ではない。図１２に示す断面図は、撮像装置１Ａの構成を紙面でわかり易く説明するために、トランジスタや不純物拡散層の水平方向における位置を意図的に変えて示している部分を含む。撮像装置１Ａの実際の構造は、後述の図１３Ａから図１３Ｄがより正確に示す。
図１２に示すように、撮像装置１Ａは、フローティングディフュージョンＦＤと増幅トランジスタＡＭＰのゲート電極ＡＧとを電気的に接続する配線Ｌ２を有する。配線Ｌ２は、第１基板１０に設けられた第１配線部Ｌ２１と、第２基板２０に設けられた第２配線部Ｌ２２とで構成されている。第１配線部Ｌ２１は、１つの画素ユニットＰＵに含まれる４つのフローティングディフュージョンＦＤ１からＦＤ４に電気的に接続している。第２配線部Ｌ２２は、４つのフローティングディフュージョンＦＤ１からＦＤ４と同じ画素ユニットＰＵに含まれる増幅トランジスタＡＭＰのゲート電極ＡＧに接続している。第２配線部Ｌ２２は、ゲート電極ＡＧのおもて面ＡＧａに接続している。
第１配線部Ｌ２１及び第２配線部Ｌ２２において、Ｚ軸方向に延設されている部分はタングステン（Ｗ）で構成されており、積層体の厚さ方向と直交する方向（例えば、水平方向）に延設されている部分は銅（Ｃｕ）又はＣｕ合金で構成されている。第１配線部Ｌ２１と第２配線部Ｌ２２は、第１基板１０と第２基板２０との接合面において、それぞれ水平方向に広がりを持つ板状に形成されている。そして、この接合面において、第１配線部Ｌ２１と第２配線部Ｌ２２は、互いにＣｕ－Ｃｕ接合されて一体化している。
図１３Ａから図１３Ｄは、本開示の実施形態２に係る画素ユニットＰＵの構成例を示す水平方向の断面図である。詳しく説明すると、図１３Ａは、画素ユニットＰＵを図１２に示す位置ｓｅｃ１で水平方向に切断した断面図である。図１３Ｂは、画素ユニットを図１２に示す位置ｓｅｃ２１で水平方向に切断した断面図である。位置ｓｅｃ２１は、増幅トランジスタＡＭＰのゲート電極ＡＧの下面と同じ高さの位置である。図１３Ｃは、画素ユニットＰＵを図１２に示す位置ｓｅｃ２２で水平方向に切断した断面図である。位置ｓｅｃ２２は、第１基板１０と第２基板２０との接合面である。図１３Ｄは、画素ユニットＰＵを図１２に示す位置ｓｅｃ１で水平方向に切断した断面図である。
図１３Ａから図１３Ｄは、それぞれ１つの画素ユニットを示しており、Ｚ軸方向で互いに重なる位置関係にある。図１３Ａに示す選択トランジスタ及びリセットトランジスタＲＳＴと、図１３Ｂに示す増幅トランジスタＡＭＰと、図１３Ｃに示す平板状の配線Ｌ２と、図１３Ｄに示す４つのセンサ画素１２は、Ｚ軸方向で互いに重なる。図１３Ａに示すように、撮像装置１Ａにおいても、選択トランジスタＳＥＬ及びリセットトランジスタＲＳＴからなるトランジスタ群は、平面視で、画素ユニットＰＵの中心部に位置する。このトランジスタ群の外側に、配線Ｌ２、Ｌ９、Ｌ１０を含む配線群が位置する。この配線群は、平面視で、トランジスタ群を挟んで左右対称に配置されている。
上述したように、撮像装置１Ａにおいて、配線Ｌ２は、増幅トランジスタＡＭＰのゲート電極ＡＧの裏面ＡＧｂではなく、おもて面ＡＧａに接続している。このため、図１３Ａに示すように、撮像装置１Ａでは、複数の配線Ｌ２のうち、ゲート電極ＡＧに接続している部分は位置ｓｅｃ１には現れない。
図１３Ｂに示すように、撮像装置１Ａにおいても、増幅トランジスタＡＭＰは、平面視で、画素ユニットＰＵの中心部に位置する。平面視で、増幅トランジスタＡＭＰの外側に、センサ画素１２（図２参照）に接続する配線群が位置する。この配線群は、配線Ｌ２、Ｌ９、Ｌ１０を含む。配線群の少なくともその一部は、Ｚ軸方向からの平面視で、増幅トランジスタＡＭＰを挟んで左右対称に配置されている。なお、撮像装置１Ａのゲート電極ＡＧには、配線Ｌ２と裏面ＡＧｂ側で接続するための領域（例えば、図４Ｂに示した、ドレインＡＤとＸ軸方向で隣接する領域）はなく、その分だけドレインＡＤが広く設けられている。
図１３Ｃに示すように、位置ｓｅｃ２２において、配線Ｌ２の第２配線部Ｌ２２は水平方向に広がりを持つ板状に形成されている。図示しないが、位置ｓｅｃ２２において、配線Ｌ２の第１配線部Ｌ２１も水平方向に広がりを持つ板状に形成されている。例えば、位置ｓｅｃ２２において、第１配線部Ｌ２１と第２配線部Ｌ２２は互いに同じ形状で、同じ大きさを有する。図１３Ｄに示すように、撮像装置１Ａの位置ｓｅｃ３における構成は、図４Ｃに示した撮像装置１の位置ｓｅｃ３における構成と同じである。
図１４から図１７は、本開示の実施形態２に係る撮像装置１Ａの製造方法を示す断面図である。図１４に示すように、製造装置は、ＣＭＯＳプロセスを用いて、第１半導体基板１１のおもて面１１ａ側に、ウェル層ＷＥ、素子分離層１６、ｐ型層１７、ｎ型層１８、フォトダイオードＰＤ、転送トランジスタＴＲのゲート電極ＴＧ、フローティングディフュージョンＦＤ、ウェルコンタクト層ＷＥＣをそれぞれ形成する。次に、製造装置は、第１半導体基板１１のおもて面１１ａ側に絶縁膜１５を形成する。次に、製造装置は、絶縁膜１５を部分的にエッチングして、フローティングディフュージョンＦＤ上にコンタクトホールを形成する。
次に、製造装置は、フローティングディフュージョンＦＤからコンタクトホールを通って絶縁膜１５上に至る第１配線部Ｌ２１を形成する。第１配線部Ｌ２１の形成方法は特に制限されないが、例えば、シングルダマシン法又はデュアルダマシン法であってもよい。絶縁膜１５の形成後、製造装置は、絶縁膜１５の上面と第１配線部Ｌ２１の上面とを平坦化する。この平坦化により、絶縁膜１５の上面と第１配線部Ｌ２１の上面は互いに面一（例えば、絶縁膜１５の上面と第１配線部Ｌ２１の上面との間に段差がない状態）となる。これにより、第１基板１０が完成する。
第１基板１０の製造工程と前後又は並行して、製造装置は、第２半導体基板２１のおもて面２１ａ（図３では、上面）に増幅トランジスタＡＭＰを形成する。増幅トランジスタＡＭＰの形成方法は、実施形態１で図８を参照しながら説明した方法と同じである。次に、製造装置は、第２半導体基板２１のおもて面２１ａ側に絶縁膜２５を形成する。次に、製造装置は、絶縁膜２５を部分的にエッチングして、増幅トランジスタＡＭＰのゲート電極ＡＧのおもて面ＡＧａ上にコンタクトホールを形成する。
次に、製造装置は、ゲート電極ＡＧのおもて面ＡＧａからコンタクトホールを通って絶縁膜２５上に至る配線（第２配線部Ｌ２２の一部）を形成する。この配線の形成方法は特に制限されないが、例えば、シングルダマシン法又はデュアルダマシン法であってもよい。絶縁膜２５の形成後、製造装置は、絶縁膜２５の上面と第２配線部Ｌ２２の上面とを平坦化する。この平坦化により、絶縁膜２５の上面と第２配線部Ｌ２２の上面は互いに面一（例えば、絶縁膜２５の上面と第２配線部Ｌ２２の上面との間に段差がない状態）となる。
次に、製造装置は、第２半導体基板２１に設けられた絶縁膜２５と、第１基板１０に設けられた絶縁膜１５とを互いに向い合せ、絶縁膜１５、２５とを互いに接合するとともに、第１配線部Ｌ２１と第２配線部Ｌ２２とを互いに接合する。接合方法は、例えばプラズマ接合である。これにより、図１５に示すように、第１半導体基板１１と第２半導体基板２１は一体化して積層体となる。また、第１配線部Ｌ２１及び第２配線部Ｌ２２が一体化して、配線Ｌ２となる。
これ以降の工程は、実施形態１と同様である。図１６に示すように、製造装置は、ＣＭＯＳプロセスを用いて、第２半導体基板２１の裏面２１ｂ（図１６では、上面）側に、素子分離層２６、ウェル層２７、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴをそれぞれ形成する。次に、図１７に示すように、製造装置は、第２半導体基板２１を部分的に除去して、増幅トランジスタＡＭＰのソースＡＳ、ドレインＡＤ及びゲート電極ＡＧを露出させる。次に、製造装置は、図１２に示した配線Ｌ１、Ｌ３からＬ１０と、第２配線部Ｌ２２の残りの部分（例えば、位置ｓｅｃ２１から上側の部分）とを形成する。これにより、撮像装置１Ａが完成する。
本開示の実施形態２に係る撮像装置１Ａによれば、実施形態１に係る撮像装置１と同様に、読み出し回路２２に含まれるトランジスタの配置領域の面積を増大することができる。これにより、読み出し回路２２のレイアウトの自由度が向上する。例えば、第２半導体基板２１のおもて面２１ａに増幅トランジスタＡＭＰを配置し、裏面２１ｂに選択トランジスタＳＥＬとリセットトランジスタＲＳＴとを配置することができる。これにより、増幅トランジスタＡＭＰの面積を最大化することができるので、ランダムノイズをさらに低減することが可能となる。
また、撮像装置１Ａでは、増幅トランジスタＡＭＰのゲート電極ＡＧのおもて面ＡＧａに配線Ｌ２が接続している。これにより、ゲート電極ＡＧの裏面ＡＧｂに配線Ｌ２が接続する場合と比べて、第２半導体基板２１の側方を通る配線Ｌ２の本数を減らすことができる。例えば、第２半導体基板２１の側方を通る配線Ｌ２の本数を減らした分だけ、画素ユニットＰＵを小さくしたり、画素ユニットＰＵに含まれる第２半導体基板２１を水平方向に広げたりすることができる。また、配線Ｌ２において、フローティングディフュージョンＦＤとゲート電極ＡＧとの間の配線長を短くすることができるので、寄生容量の低減が可能である。このように、撮像装置１Ａは、画素ユニットＰＵのさらなる微細化や高性能化に寄与できる可能性がある。
（その他の実施形態）
上記のように、本開示は実施形態及び変形例によって記載したが、この開示の一部をなす論述及び図面は本開示を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
例えば、上記の実施形態１、２では、第２半導体基板２１のおもて面２１ａに増幅トランジスタＡＭＰが設けられ、裏面２１ｂに選択トランジスタＳＥＬ及びリセットトランジスタＲＳＴが設けられることを説明した。しかしながら、本開示の実施形態はこれに限定されない。第２半導体基板２１のおもて面２１ａに選択トランジスタＳＥＬ及びリセットトランジスタＲＳＴが設けられ、裏面２１ｂに増幅トランジスタＡＭＰが設けられてもよい。または、おもて面２１ａに選択トランジスタＳＥＬ及びリセットトランジスタＲＳＴの一方と、増幅トランジスタＡＭＰとが設けられ、裏面２１ｂに選択トランジスタＳＥＬ及びリセットトランジスタＲＳＴの他方が設けられてもよい。
このように、本技術はここでは記載していない様々な実施形態等を含むことは勿論である。上述した実施形態及び変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。また、本明細書に記載された効果はあくまでも例示であって限定されるものでは無く、また他の効果があってもよい。
なお、本開示は以下のような構成も取ることができる。
（１）光電変換を行うセンサ画素を有する第１半導体基板と、
前記センサ画素から出力された電荷に基づく画素信号を出力する読み出し回路を有する第２半導体基板と、を備え、
前記第１半導体基板の一方の面側に前記第２半導体基板が積層されて積層体を構成しており、
前記第２半導体基板は、前記第１半導体基板と向かい合う第１面と、前記第１面の反対側に位置する第２面とを有し、
前記読み出し回路に含まれる第１トランジスタは前記第１面に設けられ、
前記読み出し回路に含まれる第２トランジスタは前記第２面に設けられている、撮像装置。
（２）前記積層体の厚さ方向において、前記第１トランジスタと前記第２トランジスタは互いに重なる、前記（１）に記載の撮像装置。
（３）前記センサ画素は、
光電変換素子と、
前記光電変換素子と電気的に接続された転送トランジスタと、
前記転送トランジスタを介して前記光電変換素子から出力された電荷を一時的に保持するフローティングディフュージョンと、を有し、
前記読み出し回路は、
前記フローティングディフュージョンの電位を所定の電位にリセットするリセットトランジスタと、
前記画素信号として、前記フローティングディフュージョンに保持された電荷のレベルに応じた電圧の信号を生成する増幅トランジスタと、
前記増幅トランジスタからの前記画素信号の出力タイミングを制御する選択トランジスタと、を有し、
前記第１トランジスタは、
前記リセットトランジスタ、前記増幅トランジスタ及び前記選択トランジスタの中から選ばれる一のトランジスタであり、
前記第２トランジスタは、
前記リセットトランジスタ、前記増幅トランジスタ及び前記選択トランジスタにおいて、前記一のトランジスタを除いた他のトランジスタである、前記（１）又は（２）に記載の撮像装置。
（４）前記一のトランジスタは前記増幅トランジスタであり、
前記他のトランジスタは前記リセットトランジスタ及び前記選択トランジスタである、前記（３）に記載の撮像装置。
（５）複数の前記センサ画素に１つの前記読み出し回路が電気的に接続されて、１つの画素ユニットを構成しており、 前記積層体の厚さ方向からの平面視で、前記画素ユニットの中心部に前記増幅トランジスタが位置する、前記（４）に記載の撮像装置。
（６）前記積層体は、
前記センサ画素に電気的に接続する配線群と、を有し、
前記配線群の少なくとも一部は、前記積層体の厚さ方向からの平面視で、前記増幅トランジスタを挟んで左右対称に配置されている、前記（４）又は（５）に記載の撮像装置。（７）前記配線群は、前記転送トランジスタのゲート電極に接続する第１配線を含み、
前記第１配線は、前記増幅トランジスタを挟んで左右対称に配置されている、前記（６）に記載の撮像装置。
（８）前記積層体は、
前記増幅トランジスタのゲート電極において前記第１半導体基板と向かい合う面に接続する第２配線を有する、前記（４）から（７）のいずれか１項に記載の撮像装置。
１、１Ａ 撮像装置
３ カラム信号処理回路
１０ 第１基板
１０ａ、１１ａ、２１ａ おもて面
１１ 第１半導体基板
１２ センサ画素
１３ 画素領域
１５、２５ 絶縁膜
１６、２６ 素子分離層
１７ ｐ型層
１８ ｎ型層
２０ 第２基板
２１ 第２半導体基板
２１ｂ 裏面
２２ 読み出し回路
２３ 画素駆動線
２４ 垂直信号線
２７ ウェル層
３０ 第３基板
３１ 第３半導体基板
３２ ロジック回路
３３ 垂直駆動回路
３４ カラム信号処理回路
３５ 水平駆動回路
３６ システム制御回路
５１ 層間絶縁膜
ＡＤ、ＲＤ、ＳＤ、 ドレイン
ＡＧ、ＲＧ，ＳＧ、ＴＧ ゲート電極
ＡＧａ おもて面
ＡＧｂ 裏面
ＡＭＰ 増幅トランジスタ
ＡＳ、ＲＳ、ＳＳ ソース
ＦＤ フローティングディフュージョン
Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５、Ｌ６、Ｌ７、Ｌ８、Ｌ９、Ｌ１０ 配線
Ｌ２１ 第１配線部
Ｌ２２ 第２配線部ＰＤ フォトダイオード
ＰＵ 画素ユニット
ＲＳＴ リセットトランジスタ
ｓｅｃ１、ｓｅｃ２、ｓｅｃ３、ｓｅｃ２１、ｓｅｃ２２ 位置
ＳＥＬ 選択トランジスタ
ＴＲ 転送トランジスタ
ＶＤＤ 電源線
ＷＥ ウェル層
ＷＥＣ ウェルコンタクト層

Claims (8)

  1. 光電変換を行うセンサ画素を有する第１半導体基板と、
    前記センサ画素から出力された電荷に基づく画素信号を出力する読み出し回路を有する第２半導体基板と、を備え、
    前記第１半導体基板の一方の面側に前記第２半導体基板が積層されて積層体を構成しており、
    前記第２半導体基板は、前記第１半導体基板と向かい合う第１面と、前記第１面の反対側に位置する第２面とを有し、
    前記読み出し回路に含まれる第１トランジスタは前記第１面に設けられ、
    前記読み出し回路に含まれる第２トランジスタは前記第２面に設けられている、撮像装置。
  2. 前記積層体の厚さ方向において、前記第１トランジスタと前記第２トランジスタは互いに重なる、請求項１に記載の撮像装置。
  3. 前記センサ画素は、
    光電変換素子と、
    前記光電変換素子と電気的に接続された転送トランジスタと、
    前記転送トランジスタを介して前記光電変換素子から出力された電荷を一時的に保持するフローティングディフュージョンと、を有し、
    前記読み出し回路は、
    前記フローティングディフュージョンの電位を所定の電位にリセットするリセットトランジスタと、
    前記画素信号として、前記フローティングディフュージョンに保持された電荷のレベルに応じた電圧の信号を生成する増幅トランジスタと、
    前記増幅トランジスタからの前記画素信号の出力タイミングを制御する選択トランジスタと、を有し、
    前記第１トランジスタは、
    前記リセットトランジスタ、前記増幅トランジスタ及び前記選択トランジスタの中から選ばれる一のトランジスタであり、
    前記第２トランジスタは、
    前記リセットトランジスタ、前記増幅トランジスタ及び前記選択トランジスタにおいて、前記一のトランジスタを除いた他のトランジスタである、請求項１に記載の撮像装置。
  4. 前記一のトランジスタは前記増幅トランジスタであり、
    前記他のトランジスタは前記リセットトランジスタ及び前記選択トランジスタである、請求項３に記載の撮像装置。
  5. 複数の前記センサ画素に１つの前記読み出し回路が電気的に接続されて、１つの画素ユニットを構成しており、
    前記積層体の厚さ方向からの平面視で、前記画素ユニットの中心部に前記増幅トランジスタが位置する、請求項４に記載の撮像装置。
  6. 前記積層体は、
    前記センサ画素に電気的に接続する配線群と、を有し、
    前記配線群の少なくとも一部は、前記積層体の厚さ方向からの平面視で、前記増幅トランジスタを挟んで左右対称に配置されている、請求項４に記載の撮像装置。
  7. 前記配線群は、前記転送トランジスタのゲート電極に接続する第１配線を含み、 前記第１配線は、前記増幅トランジスタを挟んで左右対称に配置されている、請求項６に記載の撮像装置。
  8. 前記積層体は、
    前記増幅トランジスタのゲート電極において前記第１半導体基板と向かい合う面に接続する第２配線を有する、請求項４に記載の撮像装置。
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