JP7474871B2 - 論理セル及び改善されたプログラミング機構を備える人工ニューラルネットワーク内のアナログニューラルメモリアレイ - Google Patents

Description

（優先権の主張）
本出願は、「Ａｎａｌｏｇ Ｎｅｕｒａｌ Ｍｅｍｏｒｙ Ａｒｒａｙ ｉｎ Ａｒｔｉｆｉｃｉａｌ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ Ｃｏｍｐｒｉｓｉｎｇ Ｌｏｇｉｃａｌ Ｃｅｌｌｓ ａｎｄ Ｉｍｐｒｏｖｅｄ Ｐｒｏｇｒａｍｍｉｎｇ Ｍｅｃｈａｎｉｓｍ」と題する２０２０年５月１３日に出願された米国仮特許出願第６３／０２４，３５１号、及び「Ａｎａｌｏｇ Ｎｅｕｒａｌ Ｍｅｍｏｒｙ Ａｒｒａｙ ｉｎ Ａｒｔｉｆｉｃｉａｌ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ Ｃｏｍｐｒｉｓｉｎｇ Ｌｏｇｉｃａｌ Ｃｅｌｌｓ ａｎｄ Ｉｍｐｒｏｖｅｄ Ｐｒｏｇｒａｍｍｉｎｇ Ｍｅｃｈａｎｉｓｍ」と題する２０２０年１０月２８日に出願された米国特許出願第１７／０８２，９５６号に対する優先権を主張する。

（発明の分野）
アナログニューラルメモリアレイの多数の実施形態が、開示されている。２つ以上の物理メモリセルが一緒にグループ化されて、Ｎ個の可能なレベルのうちの１つを記憶する論理セルを形成する。それぞれの論理セル内で、メモリセルは、異なる機構を使用してプログラムされ得る。例えば、論理セル内のメモリセルのうちの１つ以上は、粗プログラミング機構を使用してプログラムされ得、メモリセルのうちの１つ以上は、微細機構を使用してプログラムされ得、メモリセルのうちの１つ以上は、超微細機構を使用してプログラムされ得る。これは、最適な領域を伴う極めて高いプログラミングの正確性及びプログラミング速度を達成する。

人工ニューラルネットワークは、生物学的ニューラルネットワーク（動物の中枢神経系、特に脳）を模倣しており、多数の入力に依存し得、かつ、一般的に未知である関数を推定する又は近似するために使用される。人工ニューラルネットワークは、概して、メッセージを交換する相互接続した「ニューロン」の層を含む。

図１は人工ニューラルネットワークを示しており、図中、円は、入力又はニューロンの層を表す。接続（シナプスと呼ばれる）は、矢印によって表され、経験に基づいてチューニングされ得る数値の重みを有する。これにより、人工ニューラルネットワークは入力に適応し、学習可能になる。典型的には、人工ニューラルネットワークは、複数の入力の層を含む。典型的には、１つ以上のニューロンの中間層、及びニューラルネットワークの出力を提供するニューロンの出力層が存在する。各レベルでニューロンは、シナプスから受信したデータに基づいて個々に又は集合的に決定を行う。

高性能情報処理用の人工ニューラルネットワークの開発における主要な課題の１つは、適切なハードウェア技術の欠如である。実際には、実用人工ニューラルネットワークは、非常に多数のシナプスに依拠しており、これによりニューロン間の高い接続性、すなわち、非常に高度な計算処理の並列化が可能となる。原理的には、このような複雑性は、デジタルスーパーコンピュータ又は専用グラフィックプロセッシングユニットクラスタによって実現が可能である。しかしながら、高コストに加え、これらのアプローチはまた、生物学的ネットワークが主として低精度のアナログ計算を実施するのではるかに少ないエネルギーしか消費しないのと比較して、エネルギー効率が劣っていることに悩まされている。人工ニューラルネットワークにはＣＭＯＳアナログ回路が使用されてきたが、ほとんどのＣＭＯＳ実装シナプスは、多数のニューロン及びシナプスを前提とすると、嵩高過ぎていた。

出願人は以前に、参照により組み込まれる米国特許公開第２０１７／０３３７４６６号として公開された米国特許出願第１５／５９４，４３９号において、シナプスとして１つ以上の不揮発性メモリアレイを利用する人工（アナログ）ニューラルネットワークを開示した。不揮発性メモリアレイは、アナログニューロモーフィックメモリとして動作する。本明細書で使用される場合、ニューロモーフィックという用語は、神経システムのモデルを実装する回路を意味する。アナログニューロモーフィックメモリは、第１の複数の入力を受信して、それから第１の複数の出力を生成するように構成されている第１の複数のシナプス、及び第１の複数の出力を受信するように構成された第１の複数のニューロンを含む。第１の複数のシナプスは複数のメモリセルを含み、各メモリセルは、半導体基板内に形成された、間にチャネル領域が延在している離間したソース領域及びドレイン領域と、チャネル領域の第１の部分の上方に絶縁されて配設される浮遊ゲートと、チャネル領域の第２の部分の上方に絶縁されて配設される非浮遊ゲートと、を含む。複数のメモリセルの各々は、浮遊ゲート上の多くの電子に対応する重み値を記憶するように構成されている。複数のメモリセルは、第１の複数の入力に、記憶された重み値を乗算して第１の複数の出力を生成するように構成される。この様式で配置されるメモリセルのアレイは、ベクトル行列乗算（ＶＭＭ）アレイと称され得る。

ここで、ＶＭＭで使用され得る異なる不揮発性メモリセルの例について論じる。
＜＜不揮発性メモリセル＞＞

様々なタイプの既知の不揮発性メモリセルが、ＶＭＭアレイで使用され得る。例えば、参照により本明細書に組み込まれる米国特許第５，０２９，１３０号（「’１３０号特許」）は、フラッシュメモリセルの一種であるプリットゲート不揮発性メモリセルのアレイを開示する。このようなメモリセル２１０を図２に示す。各メモリセル２１０は、半導体基板１２内に形成されたソース領域１４とドレイン領域１６と、を含み、ソース領域１４とドレイン領域１６の間にはチャネル領域１８がある。浮遊ゲート２０は、チャネル領域１８の第１の部分の上方に絶縁されて形成され（並びに、チャネル領域１８の第１の部分の導電性を制御して）、ソース領域１４の一部分の上方にかけて形成される。ワード線端子２２（典型的には、ワード線に結合される）は、チャネル領域１８の第２の部分の上方に絶縁されて配設される（並びに、チャネル領域１８の第２の部分の導電性を制御する）第１の部分と、浮遊ゲート２０の上方で上に延在する第２の部分と、を有する。浮遊ゲート２０及びワード線端子２２は、ゲート酸化物によって基板１２から絶縁される。ビット線端子２４はドレイン領域１６に結合される。

ワード線端子２２に高圧正電圧を印加することによって、メモリセル２１０に対して消去が行われ（電子が浮遊ゲートから除去される）、これによって、浮遊ゲート２０の電子は、浮遊ゲート２０からワード線端子２２までそれらの間にある絶縁体の中をファウラーノルドハイム（Fowler-Nordheim）トンネリングを介して通過する。

メモリセル２１０は、ワード線端子２２に正電圧、及びソース領域１４に正電圧を印加することによってプログラムされる（電子が浮遊ゲートに印加される）。電子電流は、ドレイン領域１６からソース領域１４（ソース線端子）に向かって流れる。電子は加速し、ワード線端子２２と浮遊ゲート２０との間の間隙に達すると、励起される（発熱する）。熱せられた電子の一部が、浮遊ゲート２０からの静電引力に起因して、浮遊ゲート２０にゲート酸化物を介して注入される。

メモリセル２１０は、ドレイン領域１６及びワード線端子２２に正の読み出し電圧を印加する（ワード線端子の下方のチャネル領域１８の部分をオンにする）ことによって、読み出される。浮遊ゲート２０が正に帯電する（すなわち、電子を消去する）と、浮遊ゲート２０の下方のチャネル領域１８の部分も同様にオンになり、電流はチャネル領域１８を流れ、これは、消去された状態つまり「１」の状態として検知される。浮遊ゲート２０が負に帯電する（すなわち、電子でプログラムされる）と、浮遊ゲート２０の下方のチャネル領域の部分はほとんど又は完全にオフになり、電流はチャネル領域１８を流れず（又はほとんど流れず）、これは、プログラムされた状態つまり「０」の状態として検知される。

表１は、読み出し、消去、及びプログラム動作を実行するためのメモリセル１１０の端子に印加され得る典型的な電圧範囲を示す。
表１：図２のフラッシュメモリセル２１０の動作

「読み出し１」は、セル電流がビット線に出力される読み出しモードである。「読み出し２」は、セル電流がソース線端子に出力される読み出しモードである。

図３は、制御ゲート（control gate、ＣＧ）端子２８を追加した、図２のメモリセル２１０と同様のメモリセル３１０を示す。制御ゲート端子２８は、プログラミング中に高電圧（例えば、１０Ｖ）、消去中に低又は負電圧（例えば、０ｖ／－８Ｖ）、読み出し中に低又は中程度電圧（例えば、０ｖ／２．５Ｖ）でバイアスされる。他の端子は、図２の端子と同様にバイアスされる。

図４は、ソース領域１４と、ドレイン領域１６と、チャネル領域１８の第１の部分の上方にある浮遊ゲート２０と、チャネル領域１８の第２の部分の上方にある選択ゲート２２（典型的には、ワード線、ＷＬ、に結合される）と、浮遊ゲート２０の上方にある制御ゲート２８と、ソース領域１４の上方にある消去ゲート３０と、を備える、４ゲートメモリセル４１０を示す。この構成は、あらゆる目的のため参照により本明細書に組み込まれる、米国特許第６，７４７，３１０号に記載されている。ここで、浮遊ゲート２０を除く全てのゲートは非浮遊ゲートであり、つまり、それらは電圧源に電気的に接続される又は接続可能である。プログラミングは、熱せられた電子がチャネル領域１８から浮遊ゲート２０にその電子自体を注入することによって実行される。消去は、電子が浮遊ゲート２０から消去ゲート３０へトンネリングすることによって実行される。

表２は、読み出し、消去、及びプログラム動作を実行するためのメモリセル４１０の端子に印加され得る典型的な電圧範囲を示す。
表２：図４のフラッシュメモリセル４１０の動作

「読み出し１」は、セル電流がビット線に出力される読み出しモードである。「読み出し２」は、セル電流がソース線端子に出力される読み出しモードである。

図５は、メモリセル５１０が消去ゲート（erase gate、ＥＧ）端子を含まないことを除いて、図４のメモリセル４１０と同様のメモリセル５１０を示す。消去は、基板１８を高電圧にバイアスし、制御ゲートＣＧ端子２８を低電圧又は負電圧にバイアスすることによって行われる。代替的に、ワード線端子２２を正電圧にバイアスし、制御ゲート端子２８を負電圧にバイアスすることによって、消去が行われる。プログラミング及び読み出しは、図４のものと同様である。

図６は、別の種類のフラッシュメモリセルである、３ゲートメモリセル６１０を示す。メモリセル６１０は、メモリセル６１０が別個の制御ゲート端子を有しないことを除いて、図４のメモリセル４１０と同一である。（消去ゲート端子の使用を通じて消去が起こる）消去動作及び読み出し動作は、制御ゲートバイアスが印加されないことを除いて、図４のものと同様である。プログラミング動作もまた、制御ゲートバイアスなしで行われるため、結果として、プログラム動作中は、制御ゲートバイアスの不足を補償するため、より高い電圧がソース線端子に印加されなければならない。

表３は、読み出し、消去、及びプログラム動作を実行するためのメモリセル６１０の端子に印加され得る典型的な電圧範囲を示す。
表３：図６のフラッシュメモリセル６１０の動作

「読み出し１」は、セル電流がビット線に出力される読み出しモードである。「読み出し２」は、セル電流がソース線端子に出力される読み出しモードである。

図７は、別の種類のフラッシュメモリセルである、積層ゲートメモリセル７１０を示す。メモリセル７１０は、浮遊ゲート２０がチャネル領域１８全体の上方にわたって延在し、制御ゲート端子２２（ワード線に結合される）が絶縁層（図示せず）によって分離されて浮遊ゲート２０の上方に延在することを除いて、図２のメモリセル２１０と同様である。プログラミングは、チャネル１８から、ドレイン領域１６の隣のチャネル領域内の浮遊ゲート２０へのホット電子注入を使用して実行され、消去は、浮遊ゲート２０から基板１２へのファウラーノルドハイム電子トンネリングを使用して実行される。読み出し動作は、メモリセル２１０について前述したものと同様の方法で動作する。

表４は、読み出し、消去、及びプログラム動作を実行するためのメモリセル７１０及び基板１２の端子に印加され得る典型的な電圧範囲を示す。
表４：図７のフラッシュメモリセル７１０の動作

「読み出し１」は、セル電流がビット線に出力される読み出しモードである。「読み出し２」は、セル電流がソース線端子に出力される読み出しモードである。任意選択的に、メモリセル２１０、３１０、４１０、５１０、６１０、又は７１０の行及び列を含むアレイでは、ソース線は、メモリセルの１行又はメモリセルの隣接する２行に結合され得る。すなわち、ソース線端子は、メモリセルの隣接する行によって共有され得る。

図８は、ツインスプリットゲートメモリセル８１０を示す。メモリセル８１０は、基板１２の上方に絶縁されて配設される浮遊ゲート（ＦＧ）２０と、浮遊ゲート２０の上方に絶縁されて配設される制御ゲート２８（ＣＧ）と、浮遊ゲート２０及び制御ゲート２８の上方に絶縁されて配設され、かつ基板１２の上方に絶縁されて配設される消去ゲート３０（ＥＧ）であって、消去ゲートは、制御ゲートＣＧの上隅部がＴ字形の消去ゲートの内側隅部に面して消去効率を向上させるように、Ｔ字形で形成される、消去ゲート３０（ＥＧ）と、（ビット線コンタクト２４（ＢＬ）がドレイン拡散領域１６（ＤＲ）に接続されている）浮遊ゲート２０に隣接した基板内のドレイン領域１６（ＤＲ）と、を含む。メモリセルは、メモリセル対（左側のＡ及び右側のＢ）として形成され、共通消去ゲート３０を共有する。このセル設計は、少なくとも、消去ゲートＥＧの下のソース領域を欠き、選択ゲート（ワード線とも呼ばれる）を欠き、それぞれのメモリセルのチャネル領域を欠く点で、図２～図７を参照して上述されるメモリセルとは異なる。代わりに、単一の連続チャネル領域１８が両メモリセルの下に延在する（すなわち、一方のメモリセルのドレイン領域１６から他方のメモリセルのドレイン領域１６まで延在する）。一方のメモリセルの読み出し又はプログラムを行うためには、他方のメモリセルの制御ゲート２８を十分な電圧まで上昇させて、それらの間にある浮遊ゲート２０への電圧結合によって、下にあるチャネル領域部分を起動させる（例えば、セルＡの読み出し又はプログラムを行うには、ＣＧＢからの電圧結合によってＦＧＢ上の電圧を上昇させて、ＦＧＢ下のチャネル領域を起動させる）。消去は、浮遊ゲート２０から消去ゲート３０へのファウラーノルドハイム（Fowler Nordheim）電子トンネリングを使用して実行される。プログラミングは、チャネル１８から浮遊ゲート２０へのホット電子注入を使用して実行され、これは、表５にプログラム１として示されている。代替的に、プログラミングは、消去ゲート３０から浮遊ゲート２０へのファウラーノルドハイム電子トンネリングを使用して実行され、これは、表５にプログラム２として示されている。代替的に、プログラミングは、チャネル１８から浮遊ゲート２０へのファウラーノルドハイム電子トンネリングを使用して実行され、この場合、条件は、消去ゲートが低い正電圧でバイアスされている間に、基板は低電圧又は負電圧でバイアスされることを除いて、プログラム２と同様である。

表５は、読み出し、消去、及びプログラム動作を実行するためのメモリセル８１０の端子に印加され得る典型的な電圧範囲を示す。セルＡ（ＦＧ、ＣＧＡ、ＢＬＡ）は、読み出し、プログラム、及び消去動作のために選択される。

表５：図８のフラッシュメモリセル８１０の動作

上記の人工ニューラルネットワークにおける不揮発性メモリセルの種類のうちの１つを含むメモリアレイを利用するために、２つの修正が行われる。第１に、以下に更に説明されるように、アレイ内の他のメモリセルのメモリ状態に悪影響を与えずに各メモリセルを個々にプログラム、消去、及び読み出しできるように線を構成する。第２に、メモリセルの連続（アナログ）プログラミングを提供する。

具体的には、アレイ内の各メモリセルのメモリ状態（すなわち、浮遊ゲート上の電荷）を、完全に消去された状態から完全にプログラムされた状態へ、独立して、かつ他のメモリセルの乱れが最小で、連続的に変えることができる。別の実施形態では、アレイ内の各メモリセルのメモリ状態（すなわち、浮遊ゲートの電荷）を、完全にプログラムされた状態から完全に消去された状態へ、及び逆もまた同様に、独立して、かつ他のメモリセルの乱れが最小で、連続的に変えることができる。これはつまり、セル記憶がアナログであるか、又は多数の不連続値（１６個又は６４個の異なる値など）のうちの１つを最低限記憶することができることを意味し、これにより、メモリアレイ内の全てのセルが非常に精確に、かつ個々にチューニング可能となり、また、メモリアレイが、記憶、及びニューラルネットワークのシナプシスの重みへの微細チューニング調整に対して、理想的なものになる。

本明細書に記載される方法及び手段は、限定することなく、ＦＩＮＦＥＴスプリットゲートフラッシュ又はスタックゲートフラッシュメモリ、ＮＡＮＤフラッシュ、ＳＯＮＯＳ（ケイ素－酸化物－窒化物－酸化物－ケイ素、窒化物中の電荷トラップ）、ＭＯＮＯＳ（金属－酸化物－窒化物－酸化物－ケイ素、窒化物中の金属電荷トラップ）、ＲｅＲＡＭ（抵抗変化型メモリ）、ＰＣＭ（相変化メモリ）、ＭＲＡＭ（磁気抵抗メモリ）、ＦｅＲＡＭ（強誘電体メモリ）、ＯＴＰ（バイレベル又はマルチレベルの１回のみのプログラムが可能）及びＣｅＲＡＭ（強相関電子メモリ）などの他の不揮発性メモリ技術に適用され得る。本明細書に記載される方法及び手段は、限定することなく、ＳＲＡＭ、ＤＲＡＭ、及び他の揮発性シナプスセルなどのニューラルネットワークに使用される揮発性メモリ技術に適用することができる。
＜＜不揮発性メモリセルアレイを使用するニューラルネットワーク＞＞

図９は、本実施形態の不揮発性メモリアレイを利用するニューラルネットワークの非限定例を概念的に示す。この例は、顔認識アプリケーション用に不揮発性メモリアレイニューラルネットワークを使用するが、不揮発性メモリアレイベースのニューラルネットワークを使用して他の適切なアプリケーションを実装することも可能である。

Ｓ０は入力層であり、この例では、５ビット精度の３２×３２ピクセルＲＧＢ画像である（すなわち、各色Ｒ、Ｇ、及びＢにつき１つずつで３つの３２×３２ピクセルアレイであり、各ピクセルは５ビット精度である）。入力層Ｓ０から層Ｃ１に行くシナプスＣＢ１は、一部のインスタンスには異なる重みのセットを適用し、他のインスタンスには共有の重みを適用し、入力画像を３×３ピクセルの重なり合うフィルタ（カーネル）でスキャンし、１ピクセル（又はモデルによっては２ピクセル以上）ずつフィルタをシフトする。具体的には、画像の３×３部分における９ピクセルの値（すなわち、フィルタ又はカーネルと称される）は、シナプスＣＢ１に提供され、そこで、これらの９個の入力値に適切な重みを乗算し、その乗算の出力を合計後、単一の出力値が決定され、特徴マップＣ１の層の１つのピクセルを生成するためにＣＢ１の第１のシナプスによって与えられる。３×３フィルタは次に、入力層Ｓ０内で右側に１ピクセルだけシフトされ（すなわち、３ピクセルの列を右側に追加し、左側で３ピクセルの列をドロップする）、これにより、この新しく位置づけられたフィルタの９ピクセル値はシナプスＣＢ１に提供され、そこでそれらに上記と同じ重みを乗算し、関連するシナプスによって第２の単一の出力値を決定する。このプロセスを、３×３フィルタが入力層Ｓ０の３２×３２ピクセル画像全体にわたって３色全て及び全てのビット（精度値）についてスキャンするまで続ける。プロセスは次に、層Ｃ１の特徴マップ全てが計算されるまで、異なる重みのセットを使用して繰り返されて、Ｃ１の異なる特徴マップを生成する。

本例では、層Ｃ１において、各々３０×３０ピクセルを有する１６個の特徴マップが存在する。各ピクセルは、入力とカーネルとの乗算から抽出された新しい特徴ピクセルであり、したがって、各特徴マップは、２次元アレイであり、したがってこの例では、層Ｃ１は、２次元アレイの１６層を構成する（本明細書で言及される層及びアレイは、必ずしも物理的関係ではなく論理的な関係であり、すなわち、アレイは必ずしも物理的な２次元アレイに配向されないことに留意されたい）。層Ｃ１内の１６個の特徴マップの各々は、フィルタスキャンに適用される異なるシナプス重みのセット１６個のうちの１つによって生成される。Ｃ１特徴マップは全て、境界同定など、同じ画像特徴の異なる態様を対象とすることができる。例えば、第１のマップ（この第１のマップを生成するために使用される全てのスキャンに共有される第１の重みセットを使用して生成される）は、円形エッジを識別することができ、第２のマップ（第１の重みセットと異なる第２の重みセットを使用して生成される）は、長方形エッジ又は特定の特徴のアスペクト比などを識別することができる。

層Ｃ１から層Ｓ１へ行く前には、各特徴マップ内の重なり合わずに連続する２×２領域からの値をプールする活性化関数Ｐ１（プーリング）が適用される。プーリング関数の目的は、近隣の位置を平均すること（又はｍａｘ関数を使用することも可能である）、例えばエッジ位置の依存性を低減すること、及び次の段階に行く前にデータサイズを低減することである。層Ｓ１において、１６個の１５×１５特徴マップ（すなわち、各々１５×１５ピクセルの異なるアレイ１６個）が存在する。層Ｓ１から層Ｃ２に行くシナプスＣＢ２は、Ｓ１内のマップを４×４フィルタにより１ピクセルのフィルタシフトでスキャンする。層Ｃ２において、２２個の１２×１２特徴マップが存在する。層Ｃ２から層Ｓ２へ行く前には、各特徴マップ内の重なり合わずに連続する２×２領域からの値をプールする活性化関数Ｐ２（プーリング）が適用される。層Ｓ２において、２２個の６×６特徴マップが存在する。層Ｓ２から層Ｃ３へ行くシナプスＣＢ３では活性化関数（プーリング）が適用され、ここで層Ｃ３内の全てのニューロンは、ＣＢ３のそれぞれのシナプスを介して層Ｓ２内の全てのマップに接続する。層Ｃ３において、６４個のニューロンが存在する。層Ｃ３から出力層Ｓ３へと行くシナプスＣＢ４は、Ｃ３をＳ３に完全に接続する、すなわち、層Ｃ３内の全てのニューロンは、層Ｓ３内の全てのニューロンに接続される。Ｓ３における出力は、１０個のニューロンを含み、ここで出力が最も高いニューロンが、クラス（分類）を決定する。この出力は、例えば、元の画像の内容の同定又は分類を示すことができる。

シナプスの各層は、不揮発性メモリセルのアレイ又はアレイの一部を使用して実装される。

図１０は、その目的のために使用可能なシステムのブロック図である。ＶＭＭシステム３２は、不揮発性メモリセルを含み、ある層と次の層との間のシナプス（図６のＣＢ１、ＣＢ２、ＣＢ３、及びＣＢ４など）として利用される。具体的には、ＶＭＭシステム３２は、行及び列に配置された不揮発性メモリセルを備えるＶＭＭアレイ３３、消去ゲート及びワード線ゲートデコーダ３４、制御ゲートデコーダ３５、ビット線デコーダ３６、並びにソース線デコーダ３７を備え、それらのデコーダは、不揮発性メモリセルアレイ３３に対するそれぞれの入力をデコードする。ＶＭＭアレイ３３への入力は、消去ゲート及びワード線ゲートデコーダ３４から、又は制御ゲートデコーダ３５から行うことができる。この例におけるソース線デコーダ３７はまた、ＶＭＭアレイ３３の出力をデコードする。代替的に、ビット線デコーダ３６が、ＶＭＭアレイ３３の出力をデコードすることができる。

ＶＭＭアレイ３３は、２つの目的を果たす。第１に、ＶＭＭシステム３２によって使用される重みを記憶する。第２に、ＶＭＭアレイ３３は、効果的に、入力に、ＶＭＭアレイ３３に記憶された重みを乗算し、それらを出力線（ソース線又はビット線）ごとに合計して出力を生成し、これは、次の層への入力又は最後の層への入力になる。乗算及び加算の関数を実行することによって、ＶＭＭアレイ３３は、別個の乗算及び加算の論理回路の必要性をなくし、また、その場でのメモリ計算により電力効率も良い。

ＶＭＭアレイ３３の出力は、ＶＭＭアレイ３３の出力を合計してその畳み込み用の単一の値を作成する、差動加算器（加算演算増幅器又は加算電流ミラーなど）３８に供給される。差動加算器３８は、正の重み入力及び負の重み入力両方の総和を実行して単一の値を出力するように配置される。

差動加算器３８の合計された出力値は、次に出力を整流する活性化関数回路３９に供給される。活性化関数回路３９は、シグモイド関数、ｔａｎｈ関数、ＲｅＬＵ関数、又は任意の他の非線形関数を提供し得る。活性化関数回路３９の整流された出力値は、次の層（例えば図９のＣ１）の特徴マップの要素になり、次いで、次のシナプスに適用されて次の特徴マップ層又は最後の層を生成する。したがって、この例では、ＶＭＭアレイ３３は、複数のシナプス（それは、ニューロンの前の層から、又は画像データベースなどの入力層から、入力を受信する）を構成し、加算器３８及び活性化関数回路３９は、複数のニューロンを構成する。

図１０のＶＭＭシステム３２への入力（ＷＬｘ、ＥＧｘ、ＣＧｘ、及び任意選択的にＢＬｘ及びＳＬｘ）は、アナログレベル、バイナリレベル、デジタルパルス（この場合、パルスを適切な入力アナログレベルに変換するためにパルス－アナログ変換器ＰＡＣが必要とされ得る）又はデジタルビット（この場合、デジタルビットを適切な入力アナログレベルに変換するためにＤＡＣが提供される）であり得、出力は、アナログレベル（例えば、電流、電圧、又は電荷）、バイナリレベル、デジタルパルス、又はデジタルビットであり得る（この場合、出力アナログレベルをデジタルビットに変換するために出力ＡＤＣが提供される）。

図１１は、図中でＶＭＭシステム３２ａ、３２ｂ、３２ｃ、３２ｄ及び３２ｅとして標示されたＶＭＭシステム３２の多数の層の使用を示すブロック図である。図１１に示されるように、入力（Ｉｎｐｕｔｘで示される）は、デジタル－アナログ変換器３１によってデジタルからアナログに変換され、入力ＶＭＭシステム３２ａに提供される。変換されたアナログ入力は、電圧又は電流であり得る。第１の層の入力Ｄ／Ａ変換は、入力ＶＭＭシステム３２ａの行列乗算器の適切なアナログレベルに入力Ｉｎｐｕｔｘをマッピングする関数又はＬＵＴ（ルックアップテーブル）を使用することによって行うことができる。入力変換はまた、外部アナログ入力を入力ＶＭＭシステム３２ａへのマッピングされたアナログ入力に変換するように、アナログ－アナログ（Ａ／Ａ）変換器によって行うこともできる。入力変換はまた、外部デジタル入力を入力ＶＭＭシステム３２ａへのマッピングされたデジタルパルスに変換するように、デジタル－デジタルパルス（Ｄ／Ｐ）変換器によって行うこともできる。

入力ＶＭＭシステム３２ａによって生成された出力は、次に、次のＶＭＭシステム（隠しレベル１）３２ｂへの入力として提供され、次に、次のＶＭＭシステムが、さらに次の入力ＶＭＭシステム（隠しレベル２）３２ｃへの入力として提供される出力を生成する、などとなる。ＶＭＭシステム３２の様々な層は、畳み込みニューラルネットワーク（convolutional neural network、ＣＮＮ）のシナプス及びニューロンの各層として機能する。ＶＭＭシステム３２ａ、３２ｂ、３２ｃ、３２ｄ及び３２ｅはそれぞれ、対応の不揮発性メモリアレイを備える、スタンドアローンの物理的システムとすることができ、又は複数のＶＭＭシステムは、同じ物理的不揮発性メモリアレイの異なる部分を利用することができ、又は複数のＶＭＭシステムは、同じ物理的不揮発性メモリアレイの重なり合う部分を利用することができる。各ＶＭＭシステム３２ａ、３２ｂ、３２ｃ、３２ｄ、及び３２ｅはまた、そのアレイ又はニューロンの様々な部分に対して時間多重化され得る。図１１に示される例は、５つの層（３２ａ、３２ｂ、３２ｃ、３２ｄ、３２ｅ）、すなわち、１つの入力層（３２ａ）、２つの隠れ層（３２ｂ、３２ｃ）、及び２つの完全に接続された層（３２ｄ、３２ｅ）を含む。当業者であれば、これは単なる例示であり、代わりにシステムが２つを超える隠れ層及び２つを超える完全に接続された層を含み得ることを理解するであろう。
＜＜ＶＭＭアレイ＞＞

図１２は、図３に示されるメモリセル３１０に特に適しており、かつ入力層と次の層との間でシナプス及びニューロンの一部として利用される、ニューロンＶＭＭアレイ１２００を示す。ＶＭＭアレイ１２００は、不揮発性メモリセルのメモリアレイ１２０１と、不揮発性基準メモリセルの基準アレイ１２０２（アレイの頂部に位置する）と、を含む。代替的に、別の基準アレイが底部に位置することができる。

ＶＭＭアレイ１２００では、制御ゲート線１２０３などの制御ゲート線が垂直方向に延びており（したがって、行方向の基準アレイ１２０２が、制御ゲート線１２０３に直交する）、消去ゲート線１２０４などの消去ゲート線が水平方向に延びている。ここで、ＶＭＭアレイ１２００への入力は、制御ゲート線（ＣＧ０、ＣＧ１、ＣＧ２、ＣＧ３）に提供され、ＶＭＭアレイ１２００の出力は、ソース線（ＳＬ０、ＳＬ１）に現れる。一実施形態では、偶数行のみが使用され、別の実施形態では、奇数行のみが使用される。各ソース線（それぞれＳＬ０、ＳＬ１）に加えられる電流は、その特定のソース線に接続されたメモリセルからの全ての電流の合計関数を実行する。

ニューラルネットワークについて本明細書に記載されているように、ＶＭＭアレイ１２００の不揮発性メモリセル、すなわちＶＭＭアレイ１２００のフラッシュメモリは、サブスレッショルド領域で動作するように構成されることが好ましい。

本明細書に記載される不揮発性基準メモリセル及び不揮発性メモリセルは、以下のように弱い反転でバイアスされる：
Ｉｄｓ＝Ｉｏ^*ｅ^(Vg-Vth)/nVt＝ｗ^*Ｉｏ^*ｅ^(Vg)/nVt
式中、ｗ＝ｅ^(-Vth)/nVtであり、
式中、Ｉｄｓはドレイン－ソース間電流であり、Ｖｇはメモリセルのゲート電圧であり、Ｖｔｈはメモリセルのスレッショルド電圧であり、Ｖｔは熱電圧＝ｋ^*Ｔ／ｑであり、ｋはボルツマン定数、Ｔはケルビン温度、ｑは電子電荷であり、ｎは傾斜係数＝１＋（Ｃｄｅｐ／Ｃｏｘ）であり、Ｃｄｅｐ＝空乏層の容量、及びＣｏｘはゲート酸化物層の容量であり、Ｉｏはスレッショルド電圧に等しいゲート電圧におけるメモリセル電流であり、Ｉｏは（Ｗｔ／Ｌ）^*ｕ^*Ｃｏｘ^*（ｎ－１）^*Ｖｔ²に比例し、式中、ｕはキャリア移動度であり、Ｗｔ及びＬはそれぞれ、メモリセルの幅及び長さである。

メモリセル（基準メモリセル又は周辺メモリセルなど）又はトランジスタを使用して入力電流Ｉｄｓを入力電圧Ｖｇに変換するＩ－Ｖログ変換器を使用した場合、Ｖｇは以下のとおりである：
Ｖｇ＝ｎ^*Ｖｔ^*ｌｏｇ［Ｉｄｓ／ｗｐ^*Ｉｏ］
式中、ｗｐは、基準又は周辺メモリセルのｗである。

メモリセル（基準メモリセル又は周辺メモリセルなど）又はトランジスタを使用して入力電流Ｉｄｓを入力電圧Ｖｇに変換するＩ－Ｖログ変換器を使用した場合、Ｖｇは以下のとおりである：
Ｖｇ＝ｎ^*Ｖｔ^*ｌｏｇ［Ｉｄｓ／ｗｐ^*Ｉｏ］

式中、ｗｐは、基準又は周辺メモリセルのｗである。

ベクトル行列乗算器ＶＭＭアレイとして使用されるメモリアレイについて、出力電流は以下である：
Ｉｏｕｔ＝ｗａ^*Ｉｏ^*ｅ^(Vg)/nVt、すなわち
Ｉｏｕｔ＝（ｗａ／ｗｐ）^*Ｉｉｎ＝Ｗ^*Ｉｉｎ
Ｗ＝ｅ^{(Vthp-Vtha)/nVt}
Ｉｉｎ＝ｗｐ^*Ｉｏ^*ｅ^(Vg)/nVt
式中、メモリアレイの各メモリセルのｗａ＝ｗである。
Ｖｔｈｐは周辺メモリセルの有効スレッショルド電圧であり、Ｖｔｈａはメイン（データ）メモリセルの有効スレッショルド電圧である。
トランジスタのスレッショルド電圧は基板本体バイアス電圧の関数であり、基板本体バイアスは、過熱又はセル電流の変調など、様々な補償のために変調され得ることに留意されたい。
Ｖｔｈ＝Ｖｔｈ０＋ガンマ（ＳＱＲＴ（Ｖｓｂ＋｜２^*φＦ｜）－ＳＱＲＴ｜２^*φＦ｜）
Ｖｔｈ０は、ゼロ基板バイアスを有する閾値電圧であり、φＦは表面電位であり、ガンマは本体効果パラメータである。

ワード線又は制御ゲートは、入力電圧のためのメモリセルの入力として使用することができる。

代替的に、本明細書に記載されたＶＭＭアレイの不揮発性メモリセルは、線形領域で動作するように構成することができる。
Ｉｄｓ＝ベータ^*（Ｖｇｓ－Ｖｔｈ）^*Ｖｄｓ； ベータ＝ｕ^*Ｃｏｘ^*Ｗｔ／Ｌ
Ｗ α （Ｖｇｓ－Ｖｔｈ）
すなわち、直線領域における重みＷは（Ｖｇｓ－Ｖｔｈ）に比例する。

ワード線又は制御ゲート又はビット線又はソース線は、線形領域内で動作するメモリセルの入力として使用することができる。ビット線又はソース線は、メモリセルの出力として使用することができる。

Ｉ－Ｖ線形変換器用に、線形領域で動作するメモリセル（基準メモリセル又は周辺メモリセルなど）若しくはトランジスタ、又は抵抗器を使用して、入出力電流を入出力電圧に線形変換することができる。

代替的に、本明細書に記載されたＶＭＭアレイのメモリセルは、飽和領域で動作するように構成することができる。
Ｉｄｓ＝１／２^*ベータ^*（Ｖｇｓ－Ｖｔｈ）²； ベータ＝ｕ^*Ｃｏｘ^*Ｗｔ／Ｌ
Ｗ α （Ｖｇｓ－Ｖｔｈ）²、すなわち重みＷは、（Ｖｇｓ－Ｖｔｈ）²に比例する。

ワード線、制御ゲート、又は消去ゲートは、飽和領域内で動作するメモリセルの入力として使用することができる。ビット線又はソース線は、出力ニューロンの出力として使用することができる。

代替的に、本明細書に記載されるＶＭＭアレイのメモリセルは、ニューラルネットワークのそれぞれの層又は多層に対して全ての領域又はそれらの組み合わせ（サブスレッショルド、線形、又は飽和）で使用され得る。

図１３は、図２に示されるメモリセル２１０に特に適したニューロンＶＭＭアレイ１３００を示し、入力層と次の層との間のシナプスとして利用される。ＶＭＭアレイ１３００は、不揮発性メモリセルのメモリアレイ１３０３と、第１の不揮発性基準メモリセルの基準アレイ１３０１と、第２の不揮発性基準メモリセルの基準アレイ１３０２と、を含む。アレイの列方向に配置された基準アレイ１３０１及び１３０２は、端子ＢＬＲ０、ＢＬＲ１、ＢＬＲ２、及びＢＬＲ３に流入する電流入力を電圧入力ＷＬ０、ＷＬ１、ＷＬ２、及びＷＬ３に変換するように機能する。実際には、第１及び第２の不揮発性基準メモリセルは、電流入力が流入する状態で、マルチプレクサ１３１４（一部のみ示す）を通してダイオード接続される。基準セルは、目標基準レベルにチューニング（例えば、プログラム）される。目標基準レベルは、基準ミニアレイ行列（図示せず）によって提供される。

メモリアレイ１３０３は、２つの目的を果たす。第１に、ＶＭＭアレイ１３００により使用される重みを、それぞれのメモリセルに記憶する。第２に、メモリアレイ１３０３は、メモリセルアレイ１３０３に記憶された重みによって、入力（すなわち、端子ＢＬＲ０、ＢＬＲ１、ＢＬＲ２、及びＢＬＲ３に提供された電流入力であり、これを基準アレイ１３０１及び１３０２が入力電圧に変換して、ワード線ＷＬ０、ＷＬ１、ＷＬ２、及びＷＬ３に供給する）を有効に乗算して、次いで、全ての結果（メモリセル電流）を加算して、それぞれのビット線（ＢＬ０～ＢＬＮ）の出力を生成し、この出力は次の層への入力又は最後の層への入力となる。メモリアレイ１３０３が乗算及び加算の関数を実行することで、別個の乗算及び加算の論理回路の必要性はなくなり、また、電力効率も良い。ここで、電圧入力はワード線ＷＬ０、ＷＬ１、ＷＬ２、及びＷＬ３に提供され、出力は、読み出し（推論）動作中にそれぞれのビット線ＢＬ０～ＢＬＮに現れる。各々のビット線ＢＬ０～ＢＬＮに配置された電流は、その特定のビット線に接続された全ての不揮発性メモリセルからの電流の合計関数を実行する。

表６は、ＶＭＭアレイ１３００の動作電圧を示す。表中の列は、選択セルのワード線、非選択セルのワード線、選択セルのビット線、非選択セルのビット線、選択セルのソース線、及び非選択セルのソース線に加えられる電圧を示し、ＦＬＴは、浮遊、すなわち電圧が印加されないことを示す。行は、読み出し、消去、及びプログラムの動作を示す。
表６：図１３のＶＭＭアレイ１３００の動作：

図１４は、図２に示されるメモリセル２１０に特に適しており、かつ入力層と次の層との間でシナプス及びニューロンの一部として利用される、ニューロンＶＭＭアレイ１４００を示す。ＶＭＭアレイ１４００は、不揮発性メモリセルのメモリアレイ１４０３と、第１の不揮発性基準メモリセルの基準アレイ１４０１と、第２の不揮発性基準メモリセルの基準アレイ１４０２と、を含む。基準アレイ１４０１及び１４０２は、ＶＭＭアレイ１４００の行方向に延びる。ＶＭＭアレイは、ＶＭＭアレイ１４００においてワード線が垂直方向に延びることを除いて、ＶＭＭ１３００と同様である。ここで、入力はワード線（ＷＬＡ０、ＷＬＢ０、ＷＬＡ１、ＷＬＢ２、ＷＬＡ２、ＷＬＢ２、ＷＬＡ３、ＷＬＢ３）に提供され、出力は、読み出し動作中にソース線（ＳＬ０、ＳＬ１）に現れる。各ソース線に加えられる電流は、その特定のソース線に接続されたメモリセルからの全ての電流の合計関数を実行する。

表７は、ＶＭＭアレイ１４００の動作電圧を示す。表中の列は、選択セルのワード線、非選択セルのワード線、選択セルのビット線、非選択セルのビット線、選択セルのソース線、及び非選択セルのソース線に加えられる電圧を示す。行は、読み出し、消去、及びプログラムの動作を示す。
表７：図１４のＶＭＭアレイ１４００の動作

図１５は、図３に示されるメモリセル３１０に特に適しており、かつ入力層と次の層との間でシナプス及びニューロンの一部として利用される、ニューロンＶＭＭアレイ１５００を示す。ＶＭＭアレイ１５００は、不揮発性メモリセルのメモリアレイ１５０３と、第１の不揮発性基準メモリセルの基準アレイ１５０１と、第２の不揮発性基準メモリセルの基準アレイ１５０２と、を含む。基準アレイ１５０１及び１５０２は、端子ＢＬＲ０、ＢＬＲ１、ＢＬＲ２、及びＢＬＲ３に流入する電流入力を電圧入力ＣＧ０、ＣＧ１、ＣＧ２、及びＣＧ３に変換するように機能する。実際には、第１及び第２の不揮発性基準メモリセルは、電流入力がＢＬＲ０、ＢＬＲ１、ＢＬＲ２、及びＢＬＲ３を通って流入する状態で、マルチプレクサ１５１２（一部のみ示す）を通してダイオード接続される。マルチプレクサ１５１２は、読み出し動作中に第１及び第２の不揮発性基準メモリセルのそれぞれのビット線（ＢＬＲ０など）の一定電圧を確実にするために、対応のマルチプレクサ１５０５及びカスコーディングトランジスタ１５０４をそれぞれ含む。基準セルは、目標基準レベルにチューニングされる。

メモリアレイ１５０３は、２つの目的を果たす。第１に、それはＶＭＭアレイ１５００によって使用される重みを記憶する。第２に、メモリアレイ１５０３は、入力（端子ＢＬＲ０、ＢＬＲ１、ＢＬＲ２、及びＢＬＲ３に提供された電流入力であり、基準アレイ１５０１及び１５０２がこれらの電流入力を入力電圧に変換して、制御ゲート（ＣＧ０、ＣＧ１、ＣＧ２、及びＣＧ３）に供給する）に、メモリセルアレイに記憶された重みを掛けて、次いで、全ての結果（セル電流）を加算して出力を生成し、この出力はＢＬ０～ＢＬＮに現れ、次の層への入力又は最後の層への入力となる。メモリアレイが乗算及び加算の関数を実行することで、別個の乗算及び加算の論理回路の必要性がなくなり、また、電力効率も良い。ここで、入力は制御ゲート線（ＣＧ０、ＣＧ１、ＣＧ２、及びＣＧ３）に提供され、出力は、読み出し動作中にビット線（ＢＬ０～ＢＬＮ）に現れる。各ビット線に加えられる電流は、その特定のビット線に接続されたメモリセルからの全ての電流の合計関数を実行する。

ＶＭＭアレイ１５００は、メモリアレイ１５０３内の不揮発性メモリセルの一方向チューニングを実装する。すなわち、各不揮発性メモリセルは消去され、次いで、浮遊ゲート上の所望の電荷に達するまで部分的にプログラムされる。これは、例えば、以下に記載される精密プログラミング技術を使用して実行することができる。過度に多くの電荷が浮遊ゲートに加えられる場合（その場合は誤った値がセルに記憶される）、セルは消去されなければならず、一連の部分的なプログラミング動作をやり直さなければならない。示されるように、同じ消去ゲート（ＥＧ０又はＥＧ１など）を共有する２つの行は、一緒に消去される必要があり（ページ消去として知られる）、その後、各セルは、浮遊ゲート上の所望の電荷に達するまで部分的にプログラムされる。

表８は、ＶＭＭアレイ１５００の動作電圧を示す。表中の列は、選択セルのワード線、非選択セルのワード線、選択セルのビット線、非選択セルのビット線、選択セルの制御ゲート、選択セルと同じセクタ内の非選択セルの制御ゲート、選択セルとは異なるセクタ内の非選択セルの制御ゲート、選択セルの消去ゲート、非選択セルの消去ゲート、選択セルのソース線、及び非選択セルのソース線に加えられる電圧を示す。行は、読み出し、消去、及びプログラムの動作を示す。

表８：図１５のＶＭＭアレイ１５００の動作

図１６は、図３に示されるメモリセル３１０に特に適しており、かつ入力層と次の層との間でシナプス及びニューロンの一部として利用される、ニューロンＶＭＭアレイ１６００を示す。ＶＭＭアレイ１６００は、不揮発性メモリセルのメモリアレイ１６０３と、基準アレイ１６０１又は第１の不揮発性基準メモリセルと、第２の不揮発性基準メモリセルの基準アレイ１６０２と、を備える。ＥＧ線ＥＧＲ０、ＥＧ０、ＥＧ１、及びＥＧＲ１は垂直に延び、ＣＧ線ＣＧ０、ＣＧ１、ＣＧ２、及びＣＧ３並びにＳＬ線ＷＬ０、ＷＬ１、ＷＬ２、及びＷＬ３は水平に延びる。ＶＭＭアレイ１６００は、ＶＭＭアレイ１６００が双方向チューニングを実装することを除いてＶＭＭアレイ１６００と同様であり、各個々のセルは、個別のＥＧ線の使用により、浮遊ゲートの所望の電荷量に達するために、完全に消去され、部分的にプログラムされ、必要に応じて部分的に消去することができる。示されるように、基準アレイ１６０１及び１６０２は、端子ＢＬＲ０、ＢＬＲ１、ＢＬＲ２及びＢＬＲ３内の入力電流を制御ゲート電圧ＣＧ０、ＣＧ１、ＣＧ２及びＣＧ３に変換し（マルチプレクサ１６１４を介したダイオード接続された基準セルの作用を通じて）、これらの電圧は行方向でメモリセルに印加される。電流出力（ニューロン）は、ビット線ＢＬ０～ＢＬＮ中にあり、各ビット線は、その特定のビット線に接続された不揮発性メモリセルからの全ての電流を合計する。

表９は、ＶＭＭアレイ１６００の動作電圧を示す。表中の列は、選択セルのワード線、非選択セルのワード線、選択セルのビット線、非選択セルのビット線、選択セルの制御ゲート、選択セルと同じセクタ内の非選択セルの制御ゲート、選択セルとは異なるセクタ内の非選択セルの制御ゲート、選択セルの消去ゲート、非選択セルの消去ゲート、選択セルのソース線、及び非選択セルのソース線に加えられる電圧を示す。行は、読み出し、消去、及びプログラムの動作を示す。

表９：図１６のＶＭＭアレイ１６００の動作

ＶＭＭアレイへの入力は、アナログレベル、バイナリレベル、タイミングパルス、又はデジタルビットであり得、出力は、アナログレベル、バイナリレベル、タイミングパルス、又はデジタルビット（この場合、出力アナログレベルの電流又は電圧をデジタルビットに変換するために出力ＡＤＣが必要とされる）であり得る。

ＶＭＭアレイ内の各メモリセルに関して、各重みｗは、単一のメモリセルによって、又は差分セルによって、又は２つのブレンドメモリセル（２つ以上のセルの平均）によって実装することができる。差分セルの場合では、重みｗを差分重み（ｗ＝ｗ＋－ｗ－）として実装するために、２つのメモリセルが必要とされる。２つのブレンドメモリセルの場合は、２つのセルの平均として重みｗを実装するために２つのメモリセルが必要とされる。

ＶＭＭアレイでの１つの課題は、プログラミングプロセス中に極めて高い精度を必要とすることである。例えば、ＶＭＭアレイ内のそれぞれのセルがＮ個の異なる値（例えば、Ｎ＝６４又は１２８）のうちの１つを記憶し得る場合、システムは、選択されたセルの浮遊ゲートに少しずつ追加電荷を堆積させて、所望のレベル変化を達成することができなければならない。一方、プログラミングが可能な限り速く、プログラミング精度とプログラミング速度との間に本来的なトレードオフがあることが依然として重要である。

必要とされるのは、精密なプログラミングを達成しつつ、依然として比較的速いペースでプログラミングを完了することができる、改善されたＶＭＭシステムである。

アナログニューラルメモリアレイの多数の実施形態が、開示されている。２つ以上のメモリセルが一緒にグループ化されて、Ｎ個の可能なレベルのうちの１つを記憶する論理セルを形成する。それぞれの論理セル内で、メモリセルは、異なる機構を使用してプログラムされ得る。例えば、論理セル内のメモリセルのうちの１つ以上は、粗プログラミング機構を使用してプログラムされ得、メモリセルのうちの１つ以上は、微細機構を使用してプログラムされ得る。これは、極めて高いプログラミング精度及びプログラミング速度を達成する。

先行技術の人工ニューラルネットワークを示す。 先行技術のスプリットゲートフラッシュメモリセルを示す。 別の先行技術のスプリットゲートフラッシュメモリセルを示す。 別の先行技術のスプリットゲートフラッシュメモリセルを示す。 別の先行技術のスプリットゲートフラッシュメモリセルを示す。 別の先行技術のスプリットゲートフラッシュメモリセルを示す。 先行技術の積層ゲートフラッシュメモリセルを示す。 ツインスプリットゲートメモリセルを示す。 １つ以上のＶＭＭアレイを利用する例示的な人工ニューラルネットワークの様々なレベルを示す。 ＶＭＭアレイ及び他の回路を備えるＶＭＭシステムを示す。 １つ以上のＶＭＭシステムを利用する例示的な人工ニューラルネットワークを示す。 ＶＭＭアレイの一実施形態を示す。 ＶＭＭアレイの別の実施形態を示す。 ＶＭＭアレイの別の実施形態を示す。 ＶＭＭアレイの別の実施形態を示す。 ＶＭＭアレイの別の実施形態を示す。 ＶＭＭシステムを示す。 先行技術のＶＭＭアレイを示す。 先行技術のＶＭＭアレイを示す。 先行技術のＶＭＭアレイを示す。 改善されたＶＭＭアレイを示す。 改善されたＶＭＭアレイを示す。 改善されたＶＭＭアレイを示す。 別の改善されたＶＭＭアレイを示す。 改善されたソース線プルダウン機構を有するＶＭＭシステムを示す。 改善されたソース線プルダウン機構を有する別のＶＭＭシステムを示す。 改善されたソース線プルダウン機構を有する別のＶＭＭシステムを示す。 改善されたソース線プルダウン機構を有する別のＶＭＭシステムを示す。 改善されたソース線プルダウン機構を有するＶＭＭシステムの例示的なレイアウト図を示す。 改善されたソース線プルダウン機構を有するＶＭＭシステムの別の例示的なレイアウト図を示す。 他の改善されたＶＭＭアレイを示す。 他の改善されたＶＭＭアレイを示す。 他の改善されたＶＭＭアレイを示す。 冗長アレイを備える別の改善されたＶＭＭアレイを示す。 ２つのＶＭＭアレイ及び共有ダミービット線スイッチング回路を備える別の改善されたＶＭＭシステムを示す。 別の改善されたＶＭＭシステムを示す。 合算器回路の一実施形態を示す。 合算器回路の別の実施形態を示す。 合算器回路の他の実施形態を示す。 合算器回路の他の実施形態を示す。 出力回路の実施形態を示す。 出力回路の実施形態を示す。 出力回路の実施形態を示す。 ニューロン出力回路を示す。 アナログ－デジタル変換器の一実施形態を示す。 アナログ－デジタル変換器の別の実施形態を示す。 アナログ－デジタル変換器の別の実施形態を示す。 アナログ－デジタル変換器の別の実施形態を示す。 ＶＭＭアレイ内の論理セルの一実施形態を示す。 図４０の論理セルに対するプログラム及び検証方法を示す。 ＶＭＭアレイ内の論理セルの別の実施形態を示す。 図４２の論理セルに対するプログラム及び検証方法を示す。 ＶＭＭアレイの一実施形態を示す。 ＶＭＭアレイの別の実施形態を示す。 ＶＭＭアレイの別の実施形態を示す。 ＶＭＭアレイの別の実施形態を示す。 ＶＭＭアレイの別の実施形態を示す。

本発明の人工ニューラルネットワークは、ＣＭＯＳ技術及び不揮発性メモリアレイの組み合わせを利用する。
＜＜改善されたＶＭＭシステムの実施形態＞＞

図１７は、ＶＭＭシステム１７００のブロック図を示す。ＶＭＭシステム１７００は、ＶＭＭアレイ１７０１、行デコーダ１７０２、高電圧デコーダ１７０３、列デコーダ１７０４、ビット線ドライバ１７０５、入力回路１７０６、出力回路１７０７、制御論理１７０８、及びバイアス生成器１７０９を備える。ＶＭＭシステム１７００は、チャージポンプ１７１１、チャージポンプ調節器１７１２、及び高電圧レベル生成器１７１３を含む、高電圧生成ブロック１７１０を更に備える。ＶＭＭシステム１７００は、アルゴリズムコントローラ１７１４、アナログ回路１７１５、制御論理１７１６、及び試験制御論理１７１７を更に備える。以下に記載されるシステム及び方法は、ＶＭＭシステム１７００に実装され得る。

入力回路１７０６は、ＤＡＣ（デジタル－アナログ変換器）、ＤＰＣ（デジタル－パルス変換器）、ＡＡＣ（電流－電圧変換器などのアナログ－アナログ変換器）、ＰＡＣ（パルス－アナログレベル変換器）、又は任意の他のタイプの変換器などの回路を含み得る。入力回路１７０６は、正規化関数、スケーリング関数、又は算術関数を実装し得る。入力回路１７０６は、入力のための温度補償関数を実装し得る。入力回路１７０６は、ＲｅＬＵ又はシグモイドなどの活性化関数を実装し得る。出力回路１７０７は、ＡＤＣ（ニューロンアナログ出力をデジタルビットに変換するための、アナログ－デジタル変換器）、ＡＡＣ（電流－電圧変換器などのアナログ変換器）、ＡＰＣ（アナログ－パルス変換器）、又は任意の他のタイプの変換器などの回路を含み得る。出力回路１７０７は、ＲｅＬＵ又はシグモイドなどの活性化関数を実装し得る。出力回路１７０７は、ニューロン出力の統計的正規化、正則化、アップ／ダウンスケーリング関数、統計的丸め、又は算術関数（例えば、加算、減算、除算、乗算、シフト、ログ）を実装し得る。出力回路１７０７は、アレイの電力消費をほぼ一定に保つために、又はＩＶの傾斜をほぼ同じに保つことになどによってアレイ（ニューロン）出力の精度を高めるために、ニューロン出力又はアレイ出力（ビット線出力など）のための温度補償関数を実装し得る。

図１８Ａは、先行技術のＶＭＭシステム１８００を示す。ＶＭＭシステム１８００は、例示的なセル１８０１及び１８０２、例示的なビット線スイッチ１８０３（ビット線を検知回路に接続する）、例示的なダミービット線スイッチ１８０４（読み出しにおいて接地レベルなどの低レベルに結合する）、例示的なダミーセル１８０５及び１８０６（ソース線プルダウンセル）を備える。ビット線スイッチ１８０３は、ＶＭＭシステム１８００にデータを記憶するために使用される、セル１８０１及び１８０２を含むセルの列に結合される。ダミービット線スイッチ１８０４は、ＶＭＭシステム１８００にデータを記憶するために使用されないダミーセルであるセルの列（ビット線）に結合される。このダミービット線（別名ソース線プルダウンビット線）は、読み出しにおいてソース線プルダウンとして使用され、これは、ソース線ＳＬを、ダミービット線内のメモリセルを通して接地レベルのような低いレベルにプルするために使用されることを意味する。

ＶＭＭシステム１８００の１つの欠点は、それぞれのセルの入力インピーダンスが、関連するビット線スイッチ、セル自体、及び関連するダミービット線スイッチを通る電気経路の長さに起因して変化することである。例えば、図１８Ｂは、ビット線スイッチ１８０３、セル１８０１、ダミーセル１８０５、及びダミービット線スイッチ１８０４を通る電気経路を示す。同様に、図１８Ｃは、ビット線スイッチ１８０３、垂直金属ビット線１８０７、セル１８０２、ダミーセル１８０８、垂直金属ビット線１８０８、及びダミービット線スイッチ１８０４を通る電気経路を示す。分かるように、セル１８０２を通る経路は、著しく大きい長さのビット線及びダミービット線を越え、これは、より高い静電容量及びより高い抵抗に関連付けられる。これは、セル１８０１よりもビット線又はソース線においてより大きな寄生インピーダンスを有するセル１８０２をもたらす。この変動性は、例えば、アレイ内のセルの位置に応じて、セルの読み出し又は検証（プログラム／消去チューニングサイクルのための）に適用されるセル出力の精度においてばらつきをもたらすため、欠点である。

図１９Ａは、ＶＭＭシステム１９００を示す。ＶＭＭシステム１９００は、例示的なセル１９０１及び１９０２、例示的なビット線スイッチ１９０３（ビット線を検知回路に接続する）、例示的なダミーセル１９０５及び１９０６（ソース線プルダウンセル）、及び例示的なダミービット線スイッチ１９０４（読み出しにおいて接地レベルなどの低いレベルに結合する。このスイッチは、ソース線プルダウンとして使用されるダミーセルに接続するダミービット線に接続する）を備える。見られるように、例示的なダミービット線スイッチ１９０４及び他のダミービット線スイッチは、ビット線スイッチ１９０３及び他のビット線スイッチからアレイの反対端に位置する。

この設計の利点は、図１９Ｂ及び１９Ｃに見ることができる。図１９Ｂは、ビット線スイッチ１９０３、セル１９０１、ダミーセル１９０５（ソース線プルダウンセル）、垂直金属ビット線１９０８、及びダミービット線スイッチ１９０４（読み出しにおいて接地レベルなどの低レベルに結合する）を通る電気経路を示す。図１９Ｃは、ビット線スイッチ１９０３、垂直金属線１９０７、セル１９０２、ダミーセル１９０６（ソース線プルダウンセル）、及びダミービット線スイッチ１９０４を通る電気経路を示す。経路は、実質的に同じ（セル、相互接続長）であり、これは、ＶＭＭシステム１９００の全てのセルに当てはまる。結果として、それぞれのセルのビット線インピーダンス＋ソース線インピーダンスのインピーダンスは実質的に同じであり、これは、アレイ内の様々なセルの動作を読み出す又は検証するために引き出される寄生電圧降下の量のばらつきが比較的同じであることを意味する。

図２０は、グローバルソース線プルダウンビット線を有するＶＭＭシステム２０００を示す。ＶＭＭシステム２０００は、ダミービット線２００５ａ～２００５ｎ又は２００７ａ～２００７ｎが一緒に接続される（読み出し又は検証中にメモリセルソース線を接地レベルにプルするためのグローバルソース線プルダウン線として作用するため）ことと、ダミービット線スイッチ２００１及び２００２などのダミービット線スイッチが共通の接地に接続又は結合されることと、ソース線が、ソース線を接地まで選択的にプルするソース線スイッチ２００３に一緒に結合されることと、を除き、ＶＭＭシステム１９００と同様である。これらの変化は、読み出し又は検証動作中のセル間の（アレイ）寄生インピーダンスのばらつきを更に減少させる。

図２１は、ＶＭＭシステム２１００を示す。ＶＭＭシステム２１００は、ビット線スイッチ２１０１、プルダウンビット線スイッチ２１０２、プルダウンビット線スイッチ２１０３、ビット線スイッチ２１０４、データセル２１０５（本明細書では、「データセル」は、ニューラルネットワークの重み値を記憶するために使用されるメモリセル）、プルダウンセル２１０６、プルダウンセル２１０７、及びデータセル２０１８を備える。プルダウンセル２１０６及び２１０７は、互いに隣接していることに留意されたい。これにより、２つのプルダウンセル２１０６及び２１０７の垂直金属線ＢＬｐｄｘが一緒に接続されて（線２１１１）、結果として生じるより広い金属線によって寄生抵抗を低減することが可能になる。データセル２１０５の読み出し又は検証（プログラム／消去チューニングサイクルに対する）動作中、電流は、ビット線スイッチ２１０１を通ってセル２１０５のビット線端子に入り、セル２０１５のソース線端子へ出て、次いで、ソース線２１１０に入り、そこで、プルダウンセル２１０６及び２１０７のソース線端子に入り、プルダウンビット線スイッチ２１０２及び２１０３を通る。セル２１０４の読み出し又は検証（プログラム／消去チューニングサイクルに対する）動作中、電流は、ビット線スイッチ２１０４を通ってデータセル２１０８のビット線端子に入り、セル２１０８のソース線端子へ出て、その後、ソース線２１１０に入り、そこでプルダウンセル２１０６及び２１０７のソース線端子に入り、プルダウンビット線スイッチ２１０２及び２１０３を通る。この列のパターンは、アレイ全体にわたって繰り返され、４つの列は全て、２列のデータセルと、プルダウン操作に使用される２つの隣接するアレイ列と、を含む。別の実施形態では、２つの隣接する列の２つのプルダウンセルの拡散は、プルダウンの能力を高めるために、１つのより大きい拡散に融合され得る。別の実施形態では、プルダウンセルの拡散は、プルダウン能力を高めるために、データセル拡散よりも大きくなり得る。別の実施形態では、それぞれのプルダウンセルは、選択されたデータセルのバイアス条件とは異なるバイアス条件を有する。

一実施形態では、プルダウンセルは、通常のデータメモリセルと同じ物理的構造を有する。別の実施形態では、プルダウンセルは、通常のデータメモリセルとは異なる物理的構造を有し、例えば、プルダウンセルは、電気パラメータ（層厚、インプラントなど）の１つ以上の物理的寸法（幅、長さなど）を修正することなどによる、通常のデータメモリセルの修正バージョンであり得る。別の実施形態では、プルダウンセルは、ＩＯ又は高電圧トランジスタなどの通常のトランジスタ（浮遊ゲートなし）である。

図２２は、ＶＭＭシステム２２００を示す。ＶＭＭシステム２２００は、ビット線２２０１、プルダウンビット線２２０２、データセル２２０３及び２２０６、プルダウンセル２２０４及び２２０５、並びにソース線２２１０を備える。セル２２０３の読み出し又は検証動作中、電流は、ビット線スイッチ２２０１を通ってセル２２０３のビット線端子に入り、セル２２０３のソース線端子へ出て、その後、ソース線２２１０及びプルダウンセル２２０４のソース線端子に入り、プルダウンビット線ＢＬｐｄ２２０２を通る。この設計は、全ての列に対して繰り返され、最終的に、プルダウンセル２２０４を含む行がプルダウンセルの行となる。

セル２２０６の読み出し又は検証（プログラム／消去チューニングサイクルに対する）動作中、電流は、ビット線スイッチ２２０１を通ってセル２２０６のビット線端子に入り、セル２２０６のソース線端子へ出て、その後、ソース線２２１１及びプルダウンセル２２０５のソース線端子に入り、プルダウンビット線２２０２を通る。この設計は、全ての列に対して繰り返され、最終的に、プルダウンセル２２０５を含む行がプルダウンセルの行となる。図２２に示すように、４つの行があり、２つの中央の隣接する行がプルダウンセルに使用され、一番上及び一番下の行はデータセルである。

表１０は、ＶＭＭシステム２２００の動作電圧を示す。表中の列は、選択されたセルのビット線、ビット線プルダウン、選択されたセルのワード線、選択されたセルの制御ゲート、選択されたプルダウンセルのワード線ＷＬＳ、選択されたプルダウンセルの制御ゲートＣＧＳ、全てのセルの消去ゲート、及び全てのセルのソース線にある電圧を示す。行は、読み出し、消去、及びプログラムの動作を示す。読み出しにおけるＣＧＳ及びＷＬＳの電圧バイアスは、プルダウンセルの駆動能力を高めるために、通常のＷＬ及びＣＧバイアスの電圧バイアスよりも高いことに留意されたい。ＷＬＳ及びＣＧＳのためにバイアスされた電圧は、妨害を低減するためにプログラミングにおいて負であり得る。
表１０：図２２のＶＭＭアレイ２２００の動作

図２３は、ＶＭＭシステム２３００を示す。ＶＭＭシステム２３００は、ビット線２３０１、ビット線２３０２、データセル２３０３及び２３０６、並びにプルダウンセル２３０４及び２３０５を備える。セル２３０３の読み出し又は検証（プログラム／消去チューニングサイクルに対する）動作中、電流は、ビット線２３０１を通ってセル２３０３のビット線端子に入り、セル２３０３のソース線端子へ出て、その後、プルダウンセル２３０４のソース線端子に入り、ビット線２３０２（この場合、プルダウンビット線として作用する）を通る。この設計は、全ての列に対して繰り返され、最終的に、第１のモードでプルダウンセル２３０４を含む行がプルダウンセルの行となる。データセル２３０６の読み出し又は検証（プログラム／消去チューニングサイクルに対する）動作中、電流は、ビット線２３０１を通ってセル２３０６のビット線端子に入り、セル２３０６のソース線端子へ出て、その後、プルダウンセル２３０５のソース線端子に入り、ビット線２３０２（この場合、プルダウンビット線として作用する）を通る。この設計は、全ての列に対して繰り返され、最終的に、第２のモードでプルダウンセル２３０５を含む行がプルダウンセルの行となる。図２３に示すように、４つの行があり、代替可能な奇数（又は偶数）行がプルダウンセルに使用され、代替可能な偶数（又は奇数）行はデータセルである。

特に、第２のモード中、セル２３０５及び２３０６は読み出し又は検証においてアクティブであり、セル２３０３及び２３０５はプルダウンプロセスに使用され、ビット線２３０１及び２３０２の役割が逆になる。

表１１は、ＶＭＭシステム２３００の動作電圧を示す。表中の列は、選択されたデータセルのビット線、選択されたプルダウンセルのビット線、選択されたセルのワード線、選択されたデータセルの制御ゲート、選択されたプルダウンセルのワード線ＷＬＳ、選択されたプルダウンセルの制御ゲートＣＧＳ、全てのセルの消去ゲート、及び全てのセルのソース線を示す。行は、読み出し、消去、及びプログラムの動作を示す。
表１１：図２３のＶＭＭシステム２３００の動作

図２４は、ＶＭＭシステム２４００を示す。ＶＭＭシステム２４００は、ビット線２４０１、プルダウンビット線２４０２、（データ）セル２４０３、ソース線２４１１、並びにプルダウンセル２４０４、２４０５、及び２４０６を備える。セル２４０３の読み出し又は検証動作中、電流は、ビット線２４０１を通ってセル２４０３のビット線端子に入り、セル２４０３のソース線端子へ出て、その後、ソース線２４１１に入り、その後、プルダウンセル２４０４、２４０５、及び２４０６のソース線端子に入り、そこからプルダウンビット線２４０２を通って流れる。この設計は、全ての列に対して繰り返され、最終的に、プルダウンセル２４０４、２４０５、及び２４０６を含む行がそれぞれプルダウンセルの行となる。これにより、電流が３つのセルを通してプルダウンビット線２４０２に引き込まれるときに、セル２４０３のソース線端子に印加されるプルダウンが最大化される。４行のソース線が一緒に接続されることに留意されたい。

表１２は、ＶＭＭシステム２４００の動作電圧を示す。表中の列は、選択されたセルのビット線、ビット線プルダウン、選択されたセルのワード線、選択されたセルの制御ゲート、選択されたセルの消去ゲート、選択されたプルダウンセルのワード線ＷＬＳ、選択されたプルダウンセルの制御ゲートＣＧＳ、選択されたプルダウンセルの消去ゲート、及び全てのセルのソース線を示す。行は、読み出し、消去、及びプログラムの動作を示す。
表１２：図２４のＶＭＭシステム２４００の動作

図２５は、図２２のＶＭＭシステム２２００の例示的なレイアウト２５００を示す。明るい正方形は、ビット線２２０１などのビット線とプルダウンビット線２２０２などのプルダウンビット線との金属接点を示す。

図２６は、図２２のＶＭＭシステム２２００と同様のＶＭＭシステムの代替的なレイアウト２６００を示すが、プルダウンビット線２６０２が非常に広く、２列のプルダウンセルを横断するという違いがある。すなわち、プルダウンビット線２６０２の拡散領域は、ビット線２６０１の拡散領域よりも広い。レイアウト２６００は、セル２６０３及び２６０４（プルダウンセル）、ソース線２６１０、及びビット線２６０１を更に示す。別の実施形態では、２つのプルダウンセル（左及び右）の拡散は、より大きい１つの拡散に融合され得る。

図２７Ａは、ＶＭＭシステム２７００を示す。ニューラルネットワークの負の重み及び正の重みを実装するために、ビット線の半分は、ｗ＋線（正の重みを実装するメモリセルに接続するビット線）として指定され、ビット線の他方の半分は、ｗ－線（負の重みを実装するメモリセルに接続するビット線）として指定され、ｗ＋線の間に交互に散在している。負の演算は、合算回路２７０１及び２７０２などの合算回路により、ｗ－ビット線の出力（ニューロン出力）で行われる。ｗ＋線の出力及びｗ－線の出力を一緒に組み合わせて、（ｗ＋、ｗ－）線の全ての対の（ｗ＋、ｗ－）セルのそれぞれの対に対して効果的にｗ＝ｗ＋－ｗ－を与える。読み出しにおけるソース線のＦＧ－ＦＧ結合を回避する、及び／又はＩＲ電圧降下を低減するために使用されるダミービット線又はソース線プルダウンビット線は、図に示されていない。システム２７００への入力（ＣＧ又はＷＬなど）は、正の値入力又は負の値入力を有し得る。入力が負の値を有する場合、アレイへの実際の入力は依然として正であるため（ＣＧ又はＷＬの電圧レベルなど）、アレイ出力（ビット線出力）は、負の値入力の等価関数を実現するために出力前に無効にされる。

あるいは、図２７Ｂを参照すると、正の重みは、第１のアレイ２７１１に実装され得、負の重みは、第１のアレイとは別個の第２のアレイ２７１２に実装され得、結果として生じる重みは、合算回路２７１３によって適切に組み合わされる。同様に、ダミービット線（図示せず）又はソース線プルダウンビット線（図示せず）は、読み出しにおけるソース線のＦＧ－ＦＧ結合を回避する、及び／又はＩＲ電圧降下を低減するために使用される。

あるいは、図２７Ｃは、正の入力又は負の入力を有するニューラルネットワークの負の重み及び正の重みを実装するためのＶＭＭシステム２７５０を示す。第１のアレイ２７５１は、負の重み及び正の重みを有する正の値入力を実装し、第２のアレイ２７５２は、負の重み及び正の重みを有する負の値入力を実装する。いずれのアレイへのいずれの入力も正の値（ＣＧ又はＷＬのアナログ電圧レベルなど）のみを有するため、第２のアレイの出力は、合算器２７５５によって第１のアレイの出力に追加する前に無効にされる。

表１０Ａは、ビット線ＢＬ０／１及びＢＬ２／３の（ｗ＋、ｗ－）対の物理的アレイ配置の例示的なレイアウトを示し、４つの行がソース線プルダウンビット線ＢＬＰＷＤＮに結合されている。（ＢＬ０、ＢＬ１）ビット線の対は、（ｗ＋、ｗ－）線を実装するために使用される。（ｗ＋、ｗ－）線の対の間に、ソース線プルダウンビット線（ＢＬＰＷＤＮ）がある。これは、隣接する（ｗ＋、ｗ－）線から電流（ｗ＋、ｗ－）線への結合（例えば、ＦＧーＦＧ結合）を防止するために使用される。基本的に、ソース線プルダウンビット線（ＢＬＰＷＤＮ）は、（ｗ＋、ｗ－）線の対の間の物理的障壁として機能する。

ＦＧ－ＦＧ結合現象と、その現象に対抗するための機構に関する追加の詳細は、参照により本明細書に組み込まれる、同じ譲受人によって２０２０年２月２６日に出願された「Ｕｌｔｒａ－Ｐｒｅｃｉｓｅ Ｔｕｎｉｎｇ ｏｆ Ａｎａｌｏｇ Ｎｅｕｒａｌ Ｍｅｍｏｒｙ Ｃｅｌｌｓ ｉｎ ａ Ｄｅｅｐ Ｌｅａｒｎｉｎｇ Ａｒｔｉｆｉｃｉａｌ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ」と題する、米国特許仮出願第６２／９８１，７５７号に見出される。

表１０Ｂは、異なる例示的な重みの組み合わせを示す。「１」は、セルが使用され、実際の出力値を有することを意味し、「０」は、セルが使用されておらず、値を有さないか又は大きい出力値を有さないことを意味する。

別の実施形態では、ソース線プルダウンビット線の代わりにダミービット線が使用され得る。

別の実施形態では、ダミー行はまた、行の間の結合を回避するために、物理的障壁として使用され得る。
表１０Ａ：例示的なレイアウト

表１０Ｂ：例示的な重みの組み合わせ

表１１Ａは、冗長線ＢＬ０１、ＢＬ２３及びソース線プルダウンビット線ＢＬＰＷＤＮを有する（ｗ＋、ｗ－）対線ＢＬ０／１及びＢＬ２／３の物理的配置の別のアレイの実施形態を示す。ＢＬ０１は、対ＢＬ０／１の再マッピングを重み付けするために使用され、ＢＬ２３は、対ＢＬ２／３の再マッピングを重み付けするために使用される。

表１１Ｂは、再マッピングを必要としない分散された重みの場合を示し、基本的に、ＢＬ１とＢＬ３との間に隣接する「１」は存在せず、隣接するビット線の結合を引き起こす。

一実施形態では、重みマッピングは、ほぼ一定のビット線電圧降下を維持するように、ビット線に沿った総電流がほぼ一定であるようなものである。別の実施形態では、重みマッピングは、ほぼ一定のソース線電圧降下を維持するように、ソース線に沿った総電流がほぼ一定であるようなものである。

表１１Ｃは、再マッピングを必要とする分散された重みの場合を示し、基本的に、ＢＬ１とＢＬ３との間に隣接する「１」は存在し、隣接するビット線の結合を引き起こす。この再マッピングは、表１１Ｄに示されており、結果として、隣接するビット線間に「１」値は存在しないことになる。更に、ビット線間の「１」実値の重みを再マッピングする、すなわち重みを再分散させることにより、この時点でビット線に沿った総電流は減少し、ビット線（出力ニューロン）内の値がより精密になる。この場合、追加の列（ビット線）が、冗長列として作用するために必要とされる（ＢＬ０１、ＢＬ２３）。
表１１Ｅ及び表１１Ｆは、表１０ＥのＢＬ０１、ＢＬ２３、又は表１１ＦのＢＬ０Ｂ及びＢＬ１Ｂなどの冗長（スペア）列にノイズの多いセル（又は欠陥のあるセル）を再マッピングする別の実施形態を示す。合算器は、適切にマッピングしたビット線出力を合算するために使用される。
表１１Ａ：例示的なレイアウト

表１１Ｂ：例示的な重みの組み合わせ

表１１Ｃ：例示的な重みの組み合わせ

表１１Ｄ：再マッピングされた重みの組み合わせ

表１１Ｅ：再マッピングされた重みの組み合わせ

表１１Ｆ：再マッピングされた重みの組み合わせ

表１１Ｇは、図２７Ｂに好適なアレイの物理的配置の実施形態を示す。それぞれのアレイは、正の重み又は負の重みのいずれかを有するため、ソース線プルダウンとして作用するダミービット線、及びＦＧ－ＦＧ結合を回避するための物理的障壁が、それぞれのビット線に必要である。
表１１Ｇ：例示的なレイアウト

別の実施形態は、ＦＧ－ＦＧ結合によって目標ビット線を最終目標にチューニングするために、目標ビット線に隣接するビット線としてチューニングビット線を有する。この場合、ソース線プルダウンビット線（ＢＬＰＷＤＮ）は、チューニングビット線に境界を付けない目標ビット線の一方の側に挿入される。

ノイズの多い又は欠陥のあるセルをマッピングするための代替の実施形態は、これらのセルを（検知回路によってそれらのセルがノイズの多い又は欠陥のあるものとして識別された後に）非使用のセルとして指定することであり、それらがニューロン出力にいかなる値も寄与しないように（深く）プログラムされることを意味する。

高速セルを処理するための実施形態は、最初にこれらのセルを識別し、次いで、これらのセルに、電圧増分パルスを小さくする、又は電圧増分パルスなしにする、又は浮遊ゲート結合アルゴリズムを使用するなど、より精密なアルゴリズムを適用する。

図２８は、これまでに考察されたＶＭＭアレイのうちのいずれにも含まれ得る任意選択の冗長アレイ２８０１を示す。冗長アレイ２８０１は、ビット線スイッチに取り付けられた列のいずれかが欠陥があると見なされる場合に、欠陥のある列を置き換えるための冗長性として使用され得る。冗長アレイは、その独自の冗長ニューロン出力（例えば、ビット線）、及び冗長性目的のためのＡＤＣ回路を有し得る。冗長性が必要な場合、冗長ＡＤＣの出力は、不良ビット線のＡＤＣの出力に置き換わる。冗長アレイ２８０１はまた、ビット線の間の電力分散のために、表１０ｘに記載されるような重みマッピングに使用され得る。

図２９は、アレイ２９０１、アレイ２９０２、列マルチプレクサ２９０３、ローカルビット線ＬＢＬ２９０５ａ～ｄ、グローバルビット線ＧＢＬ２９０８及び２９０９、並びにダミービット線スイッチ２９０５を備えるＶＭＭシステム２９００を示す。列マルチプレクサ２９０３は、アレイ２９０１の一番上のローカルビット線２９０５又はアレイ２９０２の一番下のローカルビット線２９０５をグローバルビット線２９０８に選択するために使用される。一実施形態では、（金属）グローバルビット線２９０８は、ローカルビット線の数と同じ数の線、例えば、８本又は１６本を有する。別の実施形態では、グローバルビット線２９０８は、８本又は１６本のローカルビット線当たり１本のグローバルビット線などの、Ｎ本のローカルビット線当たり１本の（金属）線のみを有する。列マルチプレクサ２９０３は、隣接するグローバルビット線（ＧＢＬ２９０９など）を現在のグローバルビット線（ＧＢＬ２９０８など）に多重化して、現在のグローバルビット線の幅を効果的に増加させることを更に含む。これは、グローバルビット線にわたる電圧降下を低減する。

図３０は、ＶＭＭシステム３０００を示す。ＶＭＭシステム３０００は、アレイ３０１０、（シフトレジスタ）ＳＲ３００１、デジタル－アナログ変換器３００２（それは、ＳＲ３００１からの入力を受信し、同等の（アナログ又は擬似アナログ）レベル又は情報を出力する）、合算器回路３００３、アナログ－デジタル変換器３００４、及びビット線スイッチ３００５を備える。ダミービット線及びダミービット線スイッチが存在するが、図示されていない。示されるように、ＡＤＣ回路を一緒に組み合わせて、より高い精度（すなわち、より多くの数のビット）を有する単一のＡＤＣを作成することができる。

合算器回路３００３は、図３１～図３３に示される回路を含み得る。これには、限定することなく、正規化、スケーリング、算術演算、活性化、統計的丸めなどのための回路が挙げられ得る。

図３１は、（ＶＭＭアレイのビット線（複数可）から受信した電流である）電流Ｉｎｅｕ（１）、．．．、Ｉｎｅｕ（ｎ）をそれぞれ引き込む電流源３１０１－１、．．．、３１０１－ｎ、演算増幅器３１０２、可変保持コンデンサ３１０４、及び可変抵抗器３１０３を含む、可変抵抗器によって調整可能な電流－電圧合算器回路３１００を示す。演算増幅器３１０２は、電圧Ｖｎｅｕｒｏ＝Ｒ３１０３^*（Ｉｎｅｕ１＋Ｉｎｅｕ０）を出力し、これは電流Ｉｎｅｕｘに比例する。保持コンデンサ３１０４は、スイッチ３１０６が開いているときに出力電圧を保持するために使用される。この保持出力電圧は、例えば、ＡＤＣ回路によってデジタルビットに変換するために使用される。

図３２は、（ＶＭＭアレイのビット線（複数可）から受信した電流である）電流Ｉｎｅｕ（１）、．．．、Ｉｎｅｕ（ｎ）をそれぞれ引き込む電流源３２０１－１、．．．、３２０１－ｎ、演算増幅器３２０２、可変コンデンサ３２０３、及びスイッチ３２０４を含む、可変コンデンサ（基本的に積分器）によって調整可能な電流－電圧合算器回路３２００を示す。演算増幅器３２０２は、電圧Ｖｎｅｕｏｕｔ＝Ｉｎｅｕ^*積分時間／Ｃ３２０３を出力し、これは電流Ｉｎｅｕ（複数可）に比例する。

図３３Ａは、可変コンデンサ（すなわち、スイッチキャップＳＣ回路）によって調整可能な電圧合算器３３００を示し、これは、スイッチ３３０１及び３３０２、可変コンデンサ３３０３及び３３０４、演算増幅器３３０５、可変コンデンサ３３０６、並びにスイッチ３３０６を含む。スイッチ３３０１が閉じられると、入力Ｖｉｎ０は、演算増幅器３３０５に提供される。スイッチ３３０２が閉じられると、入力Ｖｉｎ１は、演算増幅器３３０５に提供される。任意選択的に、スイッチ３３０１及び３３０２は同時に閉じられない。演算増幅器３３０５は、入力（スイッチ３３０１及び３３０２の中でどのスイッチが閉じられるかに応じて、Ｖｉｎ０及び／又はＶｉｎ１のいずれか）の増幅バージョンである出力Ｖｏｕｔを生成する。すなわち、Ｖｏｕｔ＝Ｃｉｎ／Ｃｏｕｔ^*（Ｖｉｎ）であり、ＣｉｎはＣ３３０３又はＣ３３０４であり、ＣｏｕｔはＣ３３０６である。例えば、Ｖｏｕｔ＝Ｃｉｎ／Ｃｏｕｔ^*Σ（Ｖｉｎｘ）、Ｃｉｎ＝Ｃ３３０３＝Ｃ３３０４である。一実施形態では、Ｖｉｎ０は、Ｗ＋電圧であり、Ｖｉｎ１は、Ｗ－電圧であり、電圧合算器３３００は、それらを合算して出力電圧Ｖｏｕｔを生成する。

図３３Ｂは、スイッチ３３５１、３３５２、３３５３、及び３３５４、可変入力コンデンサ３３５８、演算増幅器３３５５、可変フィードバックコンデンサ３３５６、並びにスイッチ３３５７を含む電圧合算器３３５０を示す。一実施形態では、Ｖｉｎ０は、Ｗ＋電圧であり、Ｖｉｎ１は、Ｗ－電圧であり、電圧合算器３３００は、それらを合算して出力電圧Ｖｏｕｔを生成する。

入力＝Ｖｉｎ０の場合：スイッチ３３５４及び３３５１が閉じられたとき、入力Ｖｉｎ０は、コンデンサ３３５８の上部端子に提供される。次いで、スイッチ３３５１が開かれ、スイッチ３３５３が閉じられて、コンデンサ３３５８からフィードバックコンデンサ３３５６に電荷を移す。基本的にその後、出力ＶＯＵＴ＝（Ｃ３３５８／Ｃ３３５６）^*Ｖｉｎ０（例えば、ＶＲＥＦ＝０の場合）となる。

入力＝Ｖｉｎ１の場合：スイッチ３３５３及び３３５４が閉じられたときに、コンデンサ３３５８の両方の端子がＶＲＥＦに放電される。次いで、スイッチ３３５４が開かれ、スイッチ３３５２が閉じられて、コンデンサ３３５８の底部端子をＶｉｎ１に充電し、次にフィードバックコンデンサ３３５６をＶＯＵＴ＝－（Ｃ３３５８／Ｃ３３５６）^*Ｖｉｎ１（ＶＲＥＦ＝０の場合）に充電する。

したがって、例えば、ＶＲＥＦ＝０の場合、Ｖｉｎ０入力が有効にされた後でＶｉｎ１入力が有効にされると、ＶＯＵＴ＝（Ｃ３３５８／Ｃ３３５６）^*（Ｖｉｎ０－Ｖｉｎ１）となる。これは、例えば、ｗ＝ｗ＋－ｗ－を実現するために使用される。

上述のＶＭＭアレイに適用される図２への入出力動作の方法は、デジタル形式でもアナログ形式でもよい。方法は、以下を含む：
・ＤＡＣへの順次入力ＩＮ［０：ｑ］：
・ＩＮ０、次いでＩＮ１、．．．、次いでＩＮｑを順次動作させる。全ての入力ビットは、同じＶＣＧｉｎを有する。全てのビット線（ニューロン）出力は、バイナリインデックス乗数を調整して合算される。これは、ＡＤＣ前又はＡＤＣ後のいずれかに行われる。
・ニューロン（ビット線）バイナリインデックス乗数法の調整：図２０に示すように、例示的な合算器は、２つのビット線ＢＬ０及びＢｌｎを有する。重みは、複数のビット線ＢＬ０からＢＬｎにわたって分散される。例えば、４つのビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３がある。ビット線ＢＬ０からの出力は、２＾０＝１で乗算される。ｎ番目のバイナリビット位置を表すビット線ＢＬｎからの出力は、２＾ｎで乗算され、例えば、ｎ＝３の場合、２＾３＝８である。次いで、バイナリビット位置２＾ｎで適切に乗算された後の全てのビット線からの出力が、一緒に合算される。次いで、これはＡＤＣによってデジタル化される。この方法は、全てのセルがバイナリ範囲のみを有することを意味し、マルチレベル範囲（ｎビット）は、周辺回路（合算器回路によってを意味する）によって達成される。したがって、全てのビット線の電圧降下は、メモリセルの最高バイアスレベルについてほぼ同じである。
・ＩＮ０、ＩＮ１、．．．、次いでＩＮｑを順次動作させる。それぞれの入力ビットは、対応するアナログ値ＶＣＧｉｎを有する。全てのニューロン出力は、全ての入力ビット評価のために合算される。これは、ＡＤＣ前又はＡＤＣ後のいずれかに行われる。
・ＤＡＣへの並列入力：
・それぞれの入力ＩＮ［０：ｑ］は、対応するアナログ値ＶＣＧｉｎを有する。全てのニューロン出力は、バイナリインデックス乗数法を調整して合算される。これは、ＡＤＣ前又はＡＤＣ後のいずれかに行われる。

アレイで順次動作させることにより、電力はより均等に分散される。ニューロン（ビット線）バイナリインデックス法はまた、ビット線内のそれぞれのセルがバイナリレベルのみを有するため、アレイ内の電力を削減し、２＾ｎレベルは、合算器回路２６０３によって達成される。

図３３に示されるそれぞれのＡＤＣは、ＡＤＣの適切な設計を用いて、より高いビット実装のために次のＡＤＣと組み合わせるように構成され得る。

図３４Ａ、図３４Ｂ、及び図３４Ｃは、図３０の合算器回路３００３及びアナログ－デジタル変換器３００４に使用され得る出力回路を示す。

図３４Ａは、ニューロン出力３４０１を受信し、出力デジタルビット３４０３を出力するアナログ－デジタル変換器３４０２を含む出力回路３４００を示す。

図３４Ｂは、ニューロン出力回路３４１１及びアナログ－デジタル変換器３４１２を含む出力回路３４１０を示し、これらは合わせてニューロン出力３４０１を受信し、出力３４１３を生成する。

図３４Ｃは、ニューロン出力回路３４２１及び変換器３４２２を含む出力回路３４２０を示し、これらは合わせてニューロン出力３４０１を受信し、出力３４２３を生成する。

ニューロン出力回路３４１１又は３４１１は、例えば、合算、スケーリング、正規化、算術演算などを実行し得る。変換器３４２２は、例えば、ＡＤＣ、ＰＤＣ、ＡＡＣ、ＡＰＣ演算などを実行し得る。

図３５は、調整可能な（スケーリング）電流源３５０１及び調整可能な（スケーリング）電流源３５０２を含み、これらが一緒になってニューロン出力である出力ｉ_OUTを生成する、ニューロン出力回路３５００を示す。この回路は、正の重み及び負の重みの合算、すなわちｗ＝ｗ＋－ｗ－を実行し得、かつ出力ニューロン電流のアップ又はダウンスケーリングを同時に実行し得る。

図３６は、構成可能なニューロンシリアルアナログ－デジタル変換器３６００を示す。変換器は、ニューロン出力電流を積分コンデンサ３６０２に積分する積分器３６７０を含む。一実施形態では、デジタル出力（カウント出力）３６２１は、コンパレータ３６０４が極性を切り替えるまでランピングＶＲＡＭＰ３６５０をクロックすることによって生成され、別の実施形態では、ＶＯＵＴ３６０３がＶＲＥＦ３６５０に到達し、その時点でＥＣ３６０５信号がカウンタ３６２０を無効にするまで、ランプ電流３６５１によってノードＶＣ３６１０をランプダウンすることによって生成される。（ｎビット）ＡＤＣは、目標用途に応じて、より低いビット数精度＜ｎビット、又はより高いビット数精度＞ｎビットを有するように構成可能である。構成可能性は、コンデンサ３６０２、電流３６５１、又はＶＲＡＭＰ３６５０のランピングレート、クロッキング３６４１などを構成することなどによって行われる。別の実施形態では、ＶＭＭアレイのＡＤＣ回路は、より低い精度＜ｎビットを有するように構成され、別のＶＭＭアレイのＡＤＣ回路は、高精度＞ｎビットを有するように構成される。更に、１つのニューロン回路のこのＡＤＣ回路は、次のニューロン回路の次のＡＤＣと組み合わせて、２つのＡＤＣ回路の積分コンデンサ３６０２を組み合わせることなどによって、より高いｎビットＡＤＣ精度を生成するように構成され得る。

図３７は、構成可能なニューロンＳＡＲ（逐次近似レジスタ）アナログ－デジタル変換器３７００を示す。この回路は、バイナリコンデンサを使用した電荷再分散に基づく、逐次近似変換器である。これには、バイナリＣＤＡＣ（コンデンサに基づくＤＡＣ）３７０１、演算増幅器／コンパレータ３７０２、及びＳＡＲ論理３７０３が含まれる。示されるように、ＧｎｄＶ３７０４は、低電圧基準レベル、例えば、接地レベルである。

図３８は、構成可能なニューロンのコンボＳＡＲアナログ－デジタル変換器３８００を示す。この回路は、２つのニューロン回路からの２つのＡＤＣを１つに組み合わせて、より高いｎビット精度を達成し、例えば、１つのニューロン回路の４ビットＡＤＣの場合、この回路は、２つの４ビットＡＤＣを組み合わせることにより、８ビットＡＤＣ精度などの４ビット超の精度を達成し得る。コンボ回路トポロジは、スプリットキャップ（ブリッジコンデンサ（キャップ）又はアテンションキャップ）ＳＡＲ ＡＤＣ回路と同等であり、例えば、８ビット４Ｃ－４Ｃ ＳＡＲ ＡＤＣは、２つの隣接する４ビット４Ｃ ＳＡＲ ＡＤＣ回路を組み合わせることによってもたらされる。これを成し遂げるためにブリッジ回路３８０４が必要であり、この回路の静電容量＝（ＣＤＡＣキャップユニットの総数／ＣＤＡＣキャップユニットの総数－１）である。

図３９は、次のＳＡＲ ＡＤＣと組み合わせてパイプライン方式でビット数を増加させるために使用され得る、構成可能なニューロンのパイプライン型ＳＡＲ ＣＤＡＣ ＡＤＣ回路３９００を示す。残留電圧３９０６は、パイプライン型ＡＤＣの次の段階への入力として提供するために（例えば、次のＳＡＲ ＣＤＡＣ ＡＤＣへの入力として利得２（ＤＡＣ ３９０１の全てのキャップのＣｆ対Ｃの比率）を提供するために）、コンデンサ３９３０Ｃｆによって生成される。

構成可能な出力ニューロン（構成可能なニューロンＡＤＣなど）の回路に関する追加の実装詳細は、同じ譲受人によって２０１９年６月２１日に出願され、「Ｃｏｎｆｉｇｕｒａｂｌｅ Ｉｎｐｕｔ Ｂｌｏｃｋｓ ａｎｄ Ｏｕｔｐｕｔ Ｂｌｏｃｋｓ ａｎｄ Ｐｈｙｓｉｃａｌ Ｌａｙｏｕｔ ｆｏｒ Ａｎａｌｏｇ Ｎｅｕｒａｌ Ｍｅｍｏｒｙ ｉｎ ａ Ｄｅｅｐ Ｌｅａｒｎｉｎｇ Ａｒｔｉｆｉｃｉａｌ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ」と題する、米国特許出願第１６／４４９，２０１号に見出すことができ、それは、参照により本明細書に組み込まれる。

出願人は、本明細書に参照により組み込まれる、２０２０年８月４日に出願された「Ｕｌｔｒａ－Ｐｒｅｃｉｓｅ Ｔｕｎｉｎｇ ｏｆ Ａｎａｌｏｇ Ｎｅｕｒａｌ Ｍｅｍｏｒｙ Ｃｅｌｌｓ ｉｎ ａ Ｄｅｅｐ Ｌｅａｒｎｉｎｇ Ａｒｔｉｆｉｃｉａｌ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ」と題する、米国特許出願第１６／９８５，１４７号に記載されている人工ニューラルネットワークにおけるアナログニューラルメモリ内の精密なデータチューニングを達成するための機構を以前に発明した。その先の出願は、ＶＭＭ内の選択されたセルの粗プログラミング、微細プログラミング、及び超微細プログラミングを実行するための実施形態を開示している。したがって、その出願は、選択されたそれぞれのセルに対して最大３つのタイプのプログラミングを実行することを企図している。このアプローチは非常に精密なプログラミングを達成し得るが、アレイ内の選択されたそれぞれのセルが３つの全タイプのプログラミングプロセスを経なければならないため、時間も相当かかる。

図４０～図４８は、先行技術及び先行出願のプログラミング機構を改善する実施形態を示す。

図４０は、論理セル４０００を示す。この例では、論理セルは、微細セル４００１－１、粗セル４００１－２、及び粗セル４００１－３と標示された３つのメモリセルを含む。微細セル４００１－１は微細ビット線４００２－１に結合され、粗セル４００１－２は粗ビット線４００２－２に結合され、粗セル４００１－３は粗ビット線４００２－３に結合される。論理セル４０００は、先行技術では（物理的）単一セルに記憶されているデータを含む。例えば、論理セル４０００は、Ｎ個の異なる値のうちの１つを保持し得、Ｎは、論理セル４０００に記憶され得る異なる値の総数である（例えば、Ｎ＝６４又は１２８）。先行技術とは異なり、それぞれの物理セルに対して複数のタイプのプログラミング（例えば、粗プログラミング及び微細プログラミング）を実行するのではなく、粗プログラミング方法は、粗ビット線４００２－３で粗セル４００１－３に対して実行され、粗プログラミング方法は、粗ビット線４００２－２で粗セル４００１－２に対して実行され、粗及び／又は微細プログラミング方法は、微細ビット線４００２－１で微細セル４００１－１に対して実行される。すなわち、微細プログラミング方法は、粗セル４００１－２及び４００１－３に対して実行されない。このアプローチを実装することにより、特に微細プログラミングは比較的大きい時間量を要するため、３つの全セルに対して粗プログラミング及び微細プログラミングを行うアプローチに比べて、プログラミング時間ははるかに短くなる。

図４１は、図４０の論理セル４０００に対して実行されるプログラム及び検証方法４１００を示す。

第１のステップは、微細セル４００１－１、粗セル４００１－２、及び粗セル４００１－３を消去することである（ステップ４１０１）。任意選択的に、第１のステップは、消去後、３つのセル全てに対して中間値への粗プログラミング方法を実行することを更に含む。

第２のステップは、粗プログラミング方法を使用して粗セル４００１－３をプログラムすること、及びその動作後に、粗セル４００１－３が、粗セル４００１－３に意図された粗値に正しくプログラムされていることを確認するために、論理セル４０００を検証することである（ステップ４１０２）。代替方法は、粗セル自体を検証することである。

第３のステップは、粗プログラミング方法を使用して粗セル４００１－２をプログラムすること、並びに、その動作後に、粗セル４００１－２及び粗セル４００１－３が一緒に、論理セル４０００の値として反映される粗セル４００１－２及び４００１－３に意図された粗値に正しくプログラムされていることを確認するために、論理セル４０００を検証することである（ステップ４１０３）。

第４のステップは、微細プログラミング方法を使用して微細セル４００１－１をプログラムすること、並びに、その動作後に、微細セル４００１－１、粗セル４００１－２、及び粗セル４００３が一緒に、論理セル４０００に意図された値に正しくプログラムされていることを確認するために、論理セル４０００を検証することである（ステップ４１０４）。

表１２Ａは、論理セル４０００、微細セル４００１－１、粗セル４００１－２、及び粗セル４００１－３の目標値の例を示す。
表１２Ａ：論理セル４０００の例示的な目標値

表１２Ａを参照して理解され得るように、微細セル４００１－１のみが、論理セル４０００の最終目標値の許容パーセンテージ（例えば、限定することなく、＋／－０．５％、＋／－０．２５％）内で精密かつ正確な値を有する必要がある。例えば、出願人は、粗セルが、例として粗セルの目標値＋／－２０％を有し得る（いずれの不正確さも微細セル４００１－１によって補正され得るため）のに対して、微細セルは、論理セルの目標値＋／－０．５％を有し得ると決定した。したがって、粗セルは、より粗い電圧ステップでプログラムされ得、それらの目標にはるかに速く到達することが可能になる。メモリセルのＮ個のレベルのそれぞれに電荷レベルを割り当てる１つの方法は、以下のとおりである。第１に、サブスレッショルド又はデータ特性評価からの任意の他の領域における最大電流Ｉｍａｘの電流範囲を決定し、典型的には、電流範囲Ｉｍａｘは、約Ｖｔｆｇ－０．２Ｖの浮遊電圧の範囲内である。第２に、セルがオフ状態にあるとき（例えば、ＷＬ＝０Ｖ、ＣＧ＝０Ｖ）、物理メモリセルからの漏れ電流Ｉｌｅａｋを決定する。Ｎ個のレベルのうちの最低レベルに対する最低電荷は、何らかの係数ａ^*Ｉｌｅａｋとなり、例えば、１２８行アレイの場合はａ＝１２８である。Ｎ個のレベルのうちの最高レベルに対する最高電荷は、電流範囲の最大電流Ｉｍａｘに関連付けられた電荷である。第３に、粗／微細又は粗／微細／超微細アルゴリズムを使用して、Ｉｍａｘにプログラムするときのプログラム分解能を決定する。典型的に、Ｉｍａｘ目標の標準偏差（シグマ）の変動は、粗／微細アルゴリズムについては単一電子プログラム分解能であり、粗／微細／超微細については副電子プログラム分解能である（ビット線チューニング又は浮遊ゲート－浮遊ゲート結合チューニング方法）。例えば、ニューラルネットワークの目標デルタレベルは、＝（ＩｄｅｌｔａＬ＝Ｉ（Ｌｎ）－Ｉ（Ｌｎ－１）＝ｂ^*１シグマ変動となり得、ｂは、典型的には、特定の用途に所望されるネットワーク精度に応じて１又は２又は３であり得る。例示的な実施形態では、レベルの数ＮＬは、＝（Ｉｍａｘ－ａ^*Ｉｌｅａｋ）／ＩｄｅｌｔａＬであり、ａは、データ特性評価に基づく所定の数である。

図４２は、論理セル４２００を示す。この例では、論理セル４２００は、チューニングセル４２０１－１、微細セル４２０１－２、粗セル４２０１－３、及び粗セル４２０１－４と標示された４つのメモリセルを含む。チューニングセル４２０１－１は、チューニングビット線４２０２－１に結合され、微細セル４２０１－２は、微細ビット線４２０２－２に結合され、粗セル４２０１－３は、粗ビット線４２０２－３に結合され、粗セル４２０１－４は、粗ビット線４２０２－４に結合される。論理セル４２００は、先行技術では単一の物理セルに記憶されているデータを含む。例えば、論理セル４２００は、Ｎ個の異なる値のうちの１つを保持し得、Ｎは、論理セルに記憶され得る異なる値の総数である（例えば、Ｎ＝６４又は１２８）。先行技術とは異なり、それぞれの物理セルに対して複数のタイプのプログラミング（例えば、粗プログラミング、微細プログラミング、超微細（ＦＧ－ＦＧチューニング）又はチューニングプログラミング）を実行するのではなく、粗プログラミングは、粗ビット線４２０２－４で粗セル４２０１－４に対して実行され、粗プログラミングは、粗ビット線４２０２－３で粗セル４２０１－３に対して実行され、粗及び／又は微細プログラミングは、微細ビット線４２０２－２で微細セル４２０１－２に対して実行され、ＦＧ－ＦＧチューニング（超微細）プログラミングは、チューニングビット線４２０２－１でチューニングセル４２０１－１に対して実行される。すなわち、超微細及び微細プログラミングは、粗セル４２０１－３及び４２０１－４に対して実行されず、超微細プログラミングは、微細セル４２０１－２に対して実行されない。

超微細プログラミングにより、論理セルは、最終目標値の目標％、例えば、限定することなく、＋／－０．５％又は＋／－０．２５％の目標％内に到達することが可能になる。超微細プログラミングは、チューニングセル４２０１－１をプログラミングすることによって実行される。チューニングセル４２０１－１は、ＦＧ－ＦＧ結合（チューニングセル４２０１－１のＦＧが、微細セル４２０１－２のＦＧに結合する）を介して微細セル４２０１－２をチューニングする。例えば、チューニングセルのＦＧ－ＦＧから微細セルへの結合のパーセンテージが約３％である場合、これは、チューニングセルのＦＧの４ｍＶの変化（１セル１０ｍＶのＣＧプログラム増分などから）が、微細セルのＦＧの０．１２ｍＶの変化（隣接する２つのセルのＦＧ－ＦＧ結合から）をもたらすことを意味する。粗セル４２０１－３及び４２０１－５のそれぞれの粗セル目標は、例えば、＋／－２０％以内であり得、微細セル目標は１５％以内であり得、チューニングセルのチューニング目標は＋／－０．２％であり得る。３つ（複数）の物理セルが１つの論理セルを実現するためには、１つのチューニングセルのみが必要であることに留意されたい。

図４３は、図４２の論理セル４２００に対して実行されるプログラム及び検証方法４３００を示す。

第１のステップは、チューニングセル４２０１－１、微細セル４２０１－２、粗セル４２０１－３、及び粗セル４２０１－４を消去することである（ステップ４３０１）。任意選択的に、第１のステップは、微細セル４２０１－２、粗セル４２０１－３、及び粗セル４２０１－４に対して中間値への粗プログラミング方法を実行することを更に含む。

第２のステップは、粗プログラミング方法を使用して粗セル４２０１－４をプログラムすること、及び、その動作後に、粗セル４２０１－４が、粗セル４００２－４に意図された粗値に正しくプログラムされていることを確認するために、論理セル４２００を検証することである（ステップ４３０２）。

第３のステップは、粗プログラミング方法を使用して粗セル４２０１－３をプログラムすること、並びに、その動作後に、粗セル４２０１－３及び粗セル４２０１－４が一緒に、粗セル４２０１－３及び４２０１－４に意図された粗値に正しくプログラムされていることを確認するために、論理セル４２００を検証することである（ステップ４３０３）。

第４のステップは、微細プログラミング方法を使用して微細セル４２０１－２をプログラムすること、並びにその動作後に、微細セル４２０１－２、粗セル４２０１－３、及び粗セル４２０１－４が一緒に、論理セル４２００に意図された値に正しくプログラムされていることを確認するために、論理セル４２００を検証することである（ステップ４３０４）。

第５のステップは、チューニング方法を使用してチューニングセル４２０１－１をプログラムすること、並びにその動作後に、チューニングセル４２０１－１、微細セル４２０１－２、粗セル４２０１－３、及び粗セル４２０１－４が一緒に、論理セル４２００に意図された値に正しくプログラムされていることを確認するために、論理セル４２００を検証することである（ステップ４３０５）。

表１３は、論理セル４２００、チューニングセル４２０１－１、微細セル４００１－２、粗セル４２０１－３、及び粗セル４２０１－４の目標値の例を示す。
表１３：論理セル４２００の例示的な目標値

論理セル４２００の値は２つの粗セル４２０１－３、４２０１－４及び微細セル４２０１－２の合計であるため、チューニングセル４２０１－１の絶対値は重要ではないことに留意されたい。チューニングセル４２０１－１の目的は、微細セル４２０１－２の値をチューニングすることである。

図４４は、アレイ４４００を示す。アレイ４４００は、例示的な論理セル４４５１などの複数の論理セルを含み、ここでは、論理セル４２００の構造に従う。したがって、論理セル４４５１は、チューニングビット線４４０１－１に結合されたチューニングセル４４１１－１と、微細ビット線４４０１－２に結合された微細セル４４１１－２と、粗ビット線４４０１０－３に結合された粗セル４４１１－３と、粗ビット線４４０１－４に結合された粗セル４４１１－４と、を含む。ここで、それぞれの行は、論理セル４２００と同じ構造の複数の論理セルを含み、アレイ４４００は、例示的な行４４１０及び４４２０などの複数の行を含む。同じ行において、次の論理セルは、前の論理セルの粗セルの隣にそのチューニングセルを有し、これは、例えば、微細セル４４１１－６と比べて粗セル４４１１－４では容量効果が比較的小さくなるため、２つの論理セル間のＦＧ－ＦＧ結合を最小化するために使用されることに留意されたい。

図４５は、アレイ４５００を示す。アレイ４５００は、アレイ４５００が分離ビット線に結合された分離セルの列も含むことを除いて、アレイ４４００と同様である。例えば、アレイ４５００は、チューニングビット線４５０１－２に結合されたチューニングセル４５１１－２と、微細ビット線４５０１－３に結合された微細セル４５１１－３と、粗ビット線４５０１－４に結合された粗セル４５１１－４と、粗ビット線４５０１－５に結合された粗セル４５１１－５と、を含む論理セル４５５１を含む。アレイ４５００は、分離ビット線４５０１－１に結合された分離セル４５１１－１と、分離ビット線４５０１－６に結合された分離セル４５１１－６と、を更に含み、分離セル４５１１－１及び４５１１－６は、その両側の論理セル４５５１に隣接している。分離セル４５１１－１及び４５１１－６は、データを記憶するためには使用されず、むしろ、論理セル間にバッファを提供して、論理セル間の望ましくない妨害効果を低減するために使用される。好ましくは、分離セルは、分離セルのＦＧ電圧が可能な限り低い値になるように深くプログラムされる。あるいは、分離セルは、部分消去されるか、完全消去されるか、又はネイティブ状態（消去又はプログラムなし）である。あるいは、分離セルは部分的にプログラムされる。あるいは、分離セルはダミーセルである。同じ行について、論理セル間の分離セルは、前の論理セルの１つの粗セルに隣接し、後の論理セルのチューニングセルに隣接することに留意されたい。

図４６は、アレイ４６００を示す。アレイ４６００は、アレイ４６００が任意のビット線に結合されたストラップセルの列も含むことを除いて、アレイ４４００と同様である。例えば、アレイ４６００は、チューニングビット線４６０１－２に結合されたチューニングセル４６１１－２と、微細ビット線４６０１－３に結合された微細セル４６１１－３と、粗ビット線４６０１－４に結合された粗セル４６１１－４と、粗ビット線４６０１－５に結合された粗セル４６１１－５と、を含む論理セル４６５１を含む。アレイ４６００は、その両側の論理セル４６５１に隣接して位置するストラップセル４６１１－１及び４６１１－６を更に含む。ストラップセル４６１１－１及び４６１１－６は、データを記憶するためには使用されず、むしろ、アレイ４６００内の様々な線（ポリライン）（ワード線のためのＷＬストラップ、消去ゲート線のためのＥＧストラップ、制御ゲート線のためのＣＧストラップ、ソース線のためのＳＬストラップ、又はＳＬＷＬストラップ、ＳＬＣＧストラップ、ＳＬＥＧストラップのようなストラップの組み合わせ；ストラップセルは、それらの構造にダミー浮遊ゲート構造を依然として有し得る）と、アレイ４６００の外側（ドライバ回路など）のデバイス及び接続部との間に導電性の接続（メタルインターコネクトのような）がなされ得る領域として使用される。あるいは、分離セルは、ストラップセルとチューニングセルとの間に配置される。あるいは、分離セルは、ストラップセルの隣に配置される。

図４７は、アレイ４７００を示す。アレイ４７００は、アレイ４７００がアレイのプルダウンソース線に結合されたプルダウンセルの列も含むことを除いて、アレイ４４００と同様である。例えば、アレイ４７００は、チューニングビット線４７０１－２に結合されたチューニングセル４７１１－２と、微細ビット線４７０１－３に結合された微細セル４７１１－３と、粗ビット線４７０１－４に結合された粗セル４７１１－４と、粗ビット線４７０１－５に結合された粗セル４７１１－５と、を含む論理セル４７５１を含む。アレイ４７００は、プルダウンビット線４７０１－１に結合されたプルダウンセル４７１１－１と、プルダウンビット線４７０１－６に結合されたプルダウンセル４７１１－６と、を更に含み、プルダウンセル４７１１－１及び４７１１－６は、その両側の論理セル４７５１に隣接している。プルダウンセル４７１１－１及び４７１１－６は、データを記憶するためには使用されず、むしろ、図２１～図２７を参照して上述したように、必要に応じてソース線端子を接地までプルダウンするために使用される。

図４８は、アレイ４８００を示す。アレイ４８００は、チューニングビット線４８０１－１に結合されたチューニングセル４８１１－１及びチューニングセル４８２１－１と、混合ビット線４８０１－２に結合された粗セル４８１１－２及び微細セル４８２１－２と、粗ビット線４８１０－３に結合された粗セル４８１１－３及び微細セル４８２１－３と、を含む論理セル４８５１を含む。したがって、アレイ４８００では、それぞれの論理セルは、１つの行（偶数行など）に３つのセル、及び隣接する行（奇数行など）に３つのセルを含む。セルのうちの３つは粗セルであり、１つのセルは微細セルであり、２つのセルはチューニングセルである。前述のプログラミング方法と一致して、論理セル４８５１がプログラムされるとき、セルがプログラムされる順序は、粗セル４８１１－３、粗セル４８２１－３、粗セル４８１１－２、微細セル４８２１－２、チューニングセル４８１１－１（粗セル４８１１－２に最小限の効果を有すると予想される）、及びチューニングセル４８２１－１の順である。読み出し又は検証動作中、６つのセル全てが１つの論理セルとして読み出される。このアプローチを通して、奇数行と偶数行との間の不一致は、Ｉ－Ｖ勾配の不一致を最小限に抑えるように一緒に平均化される。

本明細書で使用される場合、「の上方に（over）」及び「に（on）」という用語は両方とも、「の上に直接」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「の上に間接的に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「に取り付けられた」は、「に直接取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「に間接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「電気的に結合された」は、「に直接電気的に結合された」（要素を一緒に電気的に接続する中間材料又は要素がそれらの間にない）、及び「に間接的に電気的に結合された」（要素を一緒に電気的に接続する中間材料又は要素がそれらの間にある）を含む。例えば、要素を「基板の上方に」形成することは、その要素を基板に直接、中間材料／要素をそれらの間に伴わずに形成すること、及びその要素を基板の上に間接的に１つ以上の中間材料／要素をそれらの間に伴って形成することを含み得る。

Claims (49)

1. メモリシステムであって、
   行及び列に配置された不揮発性メモリセルのアレイと、
   前記アレイの同じ行内に位置する、粗セルとして構成された１つ以上の不揮発性メモリセルと、微細セルとして構成された１つ以上の不揮発性メモリセルと、を含む論理セルと、を備える、メモリシステム。
2. 前記システムは、粗プログラミング方法を使用して粗セルをプログラムし、微細プログラミング方法を使用して微細セルをプログラムするように構成されている、請求項１に記載のメモリシステム。
3. 粗セルとして構成された前記不揮発性メモリセルのそれぞれは、微細セルとして構成された前記不揮発性メモリセルのそれぞれの可能なプログラム電流値の範囲よりも大きい、可能なプログラム電流値の範囲を有する、請求項１に記載のメモリシステム。
4. チューニングセルを更に備える、請求項１に記載のメモリシステム。
5. 前記チューニングセルは、前記チューニングセルに隣接するセルをチューニングするために使用される、請求項４に記載のメモリシステム。
6. 前記チューニングセルは、前記チューニングセルの浮遊ゲートと前記隣接するセルの浮遊ゲートとの間の結合を通して前記隣接するセルをチューニングするために使用される、請求項５に記載のメモリシステム。
7. 前記論理セルは同じ行内に１つ以上のチューニングセルを更に含み、前記論理セルのプログラミング動作中に、前記１つ以上のチューニングセルがプログラムされる、請求項１に記載のメモリシステム。
8. 前記論理セル内の前記１つ以上のチューニングセルは、隣接する論理セル内の粗セルに隣接する、請求項７に記載のメモリシステム。
9. 前記不揮発性メモリセルはスプリットゲートフラッシュメモリセルである、請求項１に記載のメモリシステム。
10. 前記不揮発性メモリセルは積層ゲートフラッシュメモリセルである、請求項１に記載のメモリシステム。
11. 前記論理セルは２つ以上の分離セル間の行内に位置する、請求項１に記載のメモリシステム。
12. 前記論理セルは２つ以上のストラップセル間の行内に位置する、請求項１に記載のメモリシステム。
13. 前記論理セルは２つ以上のソース線プルダウンセル間の行内に位置する、請求項１に記載のメモリシステム。
14. それぞれの行は１つ以上の分離セルを含む、請求項１に記載のメモリシステム。
15. 前記分離セルは、プログラムされるか、部分的にプログラムされるか、消去されるか、部分的に消去されるか、又はネイティブ状態である、請求項１４に記載のメモリシステム。
16. 前記分離セルはダミーセルである、請求項１４に記載のメモリシステム。
17. それぞれの行は１つ以上のストラップセルを含む、請求項１に記載のメモリシステム。
18. 前記ストラップセルはダミーセルである、請求項１７に記載のメモリシステム。
19. 前記メモリシステムはニューラルネットワークの一部である、請求項１に記載のメモリシステム。
20. 前記ニューラルネットワークはアナログニューラルネットワークである、請求項１９に記載のメモリシステム。
21. 不揮発性メモリセルのアレイの行内に位置する、粗セルとして構成された１つ以上の不揮発性メモリセルと、微細セルとして構成された１つ以上の不揮発性メモリセルと、を含む論理セルをプログラミングする方法であって、前記方法は、
    粗プログラミング方法を使用して、粗セルとして構成された前記１つ以上の不揮発性メモリセルをプログラミングするステップと、
    微細プログラミング方法を使用して、微細セルとして構成された前記１つ以上の不揮発性メモリセルをプログラミングするステップと、を含む、方法。
22. 前記論理セルでプログラムされた値を検証するステップを更に含む、請求項２１に記載の方法。
23. 前記論理セルは、同じ行内のチューニングセルとして構成された１つ以上の不揮発性メモリセルを更に含み、前記方法は、
    チューニング方法を使用して、チューニングセルとして構成された前記１つ以上の不揮発性メモリセルをプログラミングするステップを更に含む、請求項２１に記載の方法。
24. 前記論理セルでプログラムされた値を検証するステップを更に含む、請求項２３に記載の方法。
25. 前記不揮発性メモリセルはスプリットゲートフラッシュメモリセルである、請求項２１に記載の方法。
26. 前記不揮発性メモリセルは積層ゲートフラッシュメモリセルである、請求項２１に記載の方法。
27. 前記論理セルは２つ以上の分離セル間の行内に位置する、請求項２１に記載の方法。
28. 前記論理セルは２つ以上のストラップセル間の行内に位置する、請求項２１に記載の方法。
29. 前記論理セルは２つ以上のソース線プルダウンセル間の行内に位置する、請求項２１に記載の方法。
30. 前記不揮発性メモリセルのアレイはニューラルネットワークの一部である、請求項２１に記載の方法。
31. 前記ニューラルネットワークはアナログニューラルネットワークである、請求項３０に記載の方法。
32. メモリシステムであって、
    行及び列に配置された不揮発性メモリセルのアレイと、
    前記アレイの第１の行内に第１の複数の不揮発性メモリセルと、前記第１の行に隣接する第２の行内に第２の複数の不揮発性メモリセルと、を含む論理セルと、を備え、
    前記第１の複数の不揮発性メモリセル及び前記第２の複数の不揮発性メモリセルは、１つ以上の粗セル及び１つ以上の微細セルとして構成されている、メモリシステム。
33. 前記論理セルのプログラミング動作中に、粗プログラミング方法は前記粗セルをプログラムするために使用され、微細プログラミング方法は前記微細セルをプログラムするために使用される、請求項３２に記載のメモリシステム。
34. チューニングセルを更に含む、請求項３２に記載のメモリシステム。
35. 前記チューニングセルは、隣接するセルをチューニングするために使用される、請求項３４に記載のメモリシステム。
36. 前記第１の複数の不揮発性メモリセル及び前記第２の複数の不揮発性メモリセルうちの１つ以上は１つ以上のチューニングセルを含み、前記論理セルのプログラミング動作中に、前記１つ以上のチューニングセルをプログラムするためにチューニング方法が使用される、請求項３２に記載のメモリシステム。
37. 前記不揮発性メモリセルはスプリットゲートフラッシュメモリセルである、請求項３２に記載のメモリシステム。
38. 前記不揮発性メモリセルは積層ゲートフラッシュメモリセルである、請求項３２に記載のメモリシステム。
39. 前記メモリシステムはニューラルネットワークの一部である、請求項３２に記載のメモリシステム。
40. 前記ニューラルネットワークはアナログニューラルネットワークである、請求項３９に記載のメモリシステム。
41. 不揮発性メモリセルのアレイの第１の行内に第１の複数の不揮発性メモリセルと、前記第１の行に隣接する第２の行内に第２の複数の不揮発性メモリセルと、を含む論理セルをプログラムする方法であって、前記第１の複数の不揮発性メモリセル及び前記第２の複数の不揮発性メモリセルは、１つ以上の粗セル及び１つ以上の微細セルとして構成されており、前記方法は、
    粗プログラミング方法を使用して、前記１つ以上の粗セルをグラミングするステップと、
    微細プログラミング方法を使用して、前記１つ以上の微細セルをグラミングするステップと、を含む、方法。
42. 前記論理セルでプログラムされた値を検証するステップを更に含む、請求項４１に記載の方法。
43. 前記論理セルは同じ行内に１つ以上のチューニングセルを更に含み、前記方法は、
    チューニング方法を使用して前記１つ以上のチューニングセルをグラミングするステップを更に含む、請求項４１に記載の方法。
44. 前記論理セルでプログラムされた値を検証するステップを更に含む、請求項４３に記載の方法。
45. 前記不揮発性メモリセルはスプリットゲートフラッシュメモリセルである、請求項４１に記載の方法。
46. 前記不揮発性メモリセルは積層ゲートフラッシュメモリセルである、請求項４１に記載の方法。
47. 前記不揮発性メモリセルのアレイはニューラルネットワークの一部である、請求項４１に記載の方法。
48. 前記ニューラルネットワークはアナログニューラルネットワークである、請求項４７に記載の方法。
49. メモリシステムであって、
    行及び列に配置されたメモリセルのアレイと、
    前記アレイの同じ行内に位置する、粗セルとして構成された１つ以上のメモリセルと、微細セルとして構成された１つ以上のメモリセルと、を含む論理セルと、を備える、メモリシステム。

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