JP7459694B2

JP7459694B2 - semiconductor equipment

Info

Publication number: JP7459694B2
Application number: JP2020117876A
Authority: JP
Inventors: 寛人杉浦; 正清住友; 茂樹高橋; 浩一村川; 雅由西畑; 達也内藤
Original assignee: Fuji Electric Co Ltd; Denso Corp
Current assignee: Fuji Electric Co Ltd; Denso Corp
Priority date: 2020-07-08
Filing date: 2020-07-08
Publication date: 2024-04-02
Anticipated expiration: 2040-07-08
Also published as: JP2022015194A

Description

本発明は、絶縁ゲート型電界効果トランジスタ（以下、ＩＧＢＴ（Insulated Gate Bipolar Transistorの略）という）素子が形成されたＩＧＢＴ領域と還流ダイオード（以下、ＦＷＤ（Free Wheeling Diodeの略）という）素子が形成されたＦＷＤ領域とを有する半導体装置に関する。 The present invention provides an IGBT region in which an insulated gate field effect transistor (hereinafter referred to as IGBT (abbreviation for Insulated Gate Bipolar Transistor)) element and a free wheeling diode (hereinafter referred to as FWD (abbreviation for Free Wheeling Diode)) element are formed. The present invention relates to a semiconductor device having a FWD region.

従来より、例えば、インバータ等のスイッチング素子として、ＩＧＢＴ素子と共にＦＷＤ素子を１チップに備えたＲＣ－ＩＧＢＴ（逆導通ＩＧＢＴ（Reverse-Conducting IGBTの略））構造を有する半導体装置が提案されている。 Conventionally, semiconductor devices having an RC-IGBT (abbreviation for Reverse-Conducting IGBT) structure in which a single chip includes an IGBT element and a FWD element have been proposed as switching elements such as inverters.

このようなＲＣ－ＩＧＢＴ構造を有する半導体装置では、リカバリ動作時において、過渡的に大きな逆方向電流が流れる。特に、ＩＧＢＴ領域とＦＷＤ領域との間の境界部においては、特許文献１に示されるように、ＩＧＢＴ領域の表面側に形成されたチャネル等の高濃度のＰ型領域からＦＷＤ領域の裏面側に形成されたＮ型のカソード層に向かってホールが注入される。そして、このホールの注入は、リカバリ時の最大逆方向電流の増加を招くため、抑制されることが望ましい。 In a semiconductor device having such an RC-IGBT structure, a large reverse current flows transiently during recovery operation. In particular, at the boundary between the IGBT region and the FWD region, as shown in Patent Document 1, holes are injected from a high-concentration P-type region, such as a channel formed on the front side of the IGBT region, toward the N-type cathode layer formed on the back side of the FWD region. This hole injection increases the maximum reverse current during recovery, so it is desirable to suppress it.

このため、特許文献１に記載の半導体装置では、ＦＷＤ領域における第１のアノード層内に、Ｐ型不純物濃度が一定値とされた第２のアノード層を備えるようにしている。なお、第２のアノード層は、Ｐ型不純物濃度をある程度高くすることでラッチアップを抑制しつつ、あまり高くし過ぎないようにすることでホールの注入量を抑制することにより、高速スイッチングを可能としてリカバリ損失が低減されるように構成されている。 For this reason, the semiconductor device described in Patent Document 1 is provided with a second anode layer in the first anode layer in the FWD region, in which the P-type impurity concentration is set to a constant value. The second anode layer is configured to suppress latch-up by increasing the P-type impurity concentration to a certain degree, while suppressing the amount of hole injection by not increasing the concentration too much, thereby enabling high-speed switching and reducing recovery loss.

特開２０１５－１０９３４１号公報JP 2015-109341 A

しかしながら、特許文献１の構成では、ＩＧＢＴ領域とＦＷＤ領域とが隣接した配置とされていることから、ＩＧＢＴ領域の表面側に形成されたチャネル等の高濃度のＰ型領域からのホールの注入を十分に抑制することができない可能性がある。つまり、スイッチング損失の低減を十分に行えない可能性がある。さらに、カソード層側のキャリア密度が高くなることはテール電流の増大につながり、リカバリ破壊を招く可能性もある。 However, in the configuration of Patent Document 1, the IGBT region and the FWD region are arranged adjacent to each other, so there is a possibility that the injection of holes from a high-concentration P-type region such as a channel formed on the surface side of the IGBT region cannot be sufficiently suppressed. In other words, there is a possibility that the switching loss cannot be sufficiently reduced. Furthermore, the high carrier density on the cathode layer side leads to an increase in the tail current, which may lead to recovery breakdown.

本発明は上記点に鑑み、リカバリ損失を十分に低減することができる半導体装置を提供することを目的とする。 In view of the above, the present invention aims to provide a semiconductor device that can sufficiently reduce recovery loss.

上記目的を達成するための請求項１では、ＩＧＢＴ素子を有するＩＧＢＴ領域（１ａ）と、ＦＷＤ素子を有するＦＷＤ領域（１ｂ）とが共通の半導体基板（１０）に形成されている半導体装置であって、ＩＧＢＴ領域と、ＦＷＤ領域と、ＩＧＢＴ領域とＦＷＤ領域との間に形成される境界領域（１ｃ）とを有し、第１導電型のドリフト層（１１）と、ドリフト層の表層部に形成された第２導電型のベース層（１２）と、ＩＧＢＴ領域において、ドリフト層のうちのベース層側と反対側に形成された第２導電型のコレクタ層（２２）と、ＦＷＤ領域において、ドリフト層のうちのベース層側と反対側に形成された第１導電型のカソード層（２３）と、を含み、ベース層側の表面を一面（１０ａ）とし、コレクタ層およびカソード層側の面を他面（１０ｂ）とする半導体基板と、ＩＧＢＴ領域、ＦＷＤ領域、および境界領域に形成され、一方向を長手方向とすると共にベース層よりも深く形成されてドリフト層に達する複数のトレンチ（１４）内に、ゲート絶縁膜（１７）およびゲート電極（１８）が配置されたトレンチゲート構造と、ＩＧＢＴ領域におけるベース層の表層部において、トレンチと接する状態で形成された第１導電型のエミッタ領域（１５）と、エミッタ領域およびベース層と電気的に接続される上部電極（２０）と、コレクタ層およびカソード層と電気的に接続される下部電極（２３）と、を備えている。そして、境界領域には、ベース層とドリフト層との間に位置する部分に、ドリフト層よりも不純物濃度が高くされた第１導電型のホールストッパ層（１３）が形成されており、ＦＷＤ領域には、ベース層とドリフト層との間に位置する部分にホールストッパ層が形成されており、ＦＷＤ領域に形成されたホールストッパ層は、境界領域に形成されたホールストッパ層よりも不純物濃度が低くされている。 Claim 1 for achieving the above object provides a semiconductor device in which an IGBT region (1a) having an IGBT element and a FWD region (1b) having an FWD element are formed on a common semiconductor substrate (10). It has an IGBT region, an FWD region, and a boundary region (1c) formed between the IGBT region and the FWD region, and has a first conductivity type drift layer (11) and a surface layer of the drift layer. The formed second conductivity type base layer (12), the second conductivity type collector layer (22) formed on the side of the drift layer opposite to the base layer side in the IGBT region, and the FWD region, A first conductivity type cathode layer (23) formed on the side of the drift layer opposite to the base layer side, with one surface (10a) on the base layer side and a surface on the collector layer and cathode layer side. A plurality of trenches (14) formed in the IGBT region, the FWD region, and the boundary region, with one direction as the longitudinal direction, and formed deeper than the base layer to reach the drift layer. ), a trench gate structure in which a gate insulating film (17) and a gate electrode (18) are disposed, and a first conductivity type emitter region formed in contact with the trench in the surface layer of the base layer in the IGBT region. (15), an upper electrode (20) electrically connected to the emitter region and the base layer, and a lower electrode (23) electrically connected to the collector layer and the cathode layer. In the boundary region, a first conductivity type hole stopper layer (13) having an impurity concentration higher than that of the drift layer is formed in a portion located between the base layer and the drift layer , and the FWD region A hole stopper layer is formed in a portion located between the base layer and the drift layer, and the hole stopper layer formed in the FWD region has a higher impurity concentration than the hole stopper layer formed in the boundary region. has been lowered .

これによれば、ＩＧＢＴ領域とＦＷＤ領域との間に境界領域を形成しているため、ＦＷＤ素子がオン状態である際、ＩＧＢＴ領域のベース層からＦＷＤ領域にキャリア（例えば、正孔）が流入することを抑制できる。また、境界領域１ｃでは、ドリフト層１１と第２ベース層１２ｂとの間にＨＳ層が形成されているため、ＦＷＤ素子がオン状態である際、ドリフト層へ正孔が供給されることを抑制できる。したがって、リカバリ損失の低減を図ることができる。 As a result, since a boundary region is formed between the IGBT region and the FWD region, when the FWD element is in the ON state, it is possible to suppress the inflow of carriers (e.g., holes) from the base layer of the IGBT region to the FWD region. Also, in the boundary region 1c, since an HS layer is formed between the drift layer 11 and the second base layer 12b, it is possible to suppress the supply of holes to the drift layer when the FWD element is in the ON state. Therefore, it is possible to reduce recovery loss.

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。 Note that the reference numerals in parentheses attached to each component etc. indicate an example of the correspondence between the component etc. and specific components etc. described in the embodiments to be described later.

第１実施形態における半導体装置の平面レイアウト図である。FIG. 2 is a plan layout diagram of the semiconductor device in the first embodiment. 図１中のII－II線に沿った半導体基板の断面における斜視断面図である。FIG. 2 is a perspective cross-sectional view of the semiconductor substrate taken along line II-II in FIG. 1; 図２中のIIIA－IIIA線に沿った断面図である。FIG. 3 is a cross-sectional view taken along line IIIA-IIIA in FIG. 2. 図２中のIIIB－IIIB線に沿った断面図である。3 is a sectional view taken along line IIIB-IIIB in FIG. 2. FIG. ホールストッパ層が形成されている半導体装置のエネルギーバンド図である。FIG. 2 is an energy band diagram of a semiconductor device in which a hole stopper layer is formed. ホールストッパ層が形成されていない半導体装置のエネルギーバンド図である。FIG. 11 is an energy band diagram of a semiconductor device in which a hole stopper layer is not formed. 第１実施形態における半導体装置と、ホールストッパ層が形成されていない半導体装置との逆方向電流の特性を示した図である。10 is a diagram showing reverse current characteristics of the semiconductor device according to the first embodiment and a semiconductor device in which a hole stopper layer is not formed. FIG. 第１実施形態の変形例における半導体装置を構成する半導体基板の斜視断面図である。FIG. 11 is a perspective cross-sectional view of a semiconductor substrate constituting a semiconductor device according to a modified example of the first embodiment. 第２実施形態における半導体装置を構成する半導体基板の斜視断面図である。FIG. 11 is a perspective cross-sectional view of a semiconductor substrate constituting a semiconductor device according to a second embodiment. 第３実施形態における半導体装置を構成する半導体基板の斜視断面図である。FIG. 7 is a perspective cross-sectional view of a semiconductor substrate constituting a semiconductor device in a third embodiment. 第４実施形態における半導体装置を構成する半導体基板の斜視断面図である。FIG. 7 is a perspective cross-sectional view of a semiconductor substrate constituting a semiconductor device in a fourth embodiment. 第４実施形態の変形例における半導体装置を構成する半導体基板の斜視断面図である。FIG. 7 is a perspective cross-sectional view of a semiconductor substrate that constitutes a semiconductor device in a modification of the fourth embodiment. 第５実施形態における半導体装置を構成する半導体基板の斜視断面図である。FIG. 13 is a perspective cross-sectional view of a semiconductor substrate constituting a semiconductor device according to a fifth embodiment. 第５実施形態の変形例における半導体装置を構成する半導体基板の斜視断面図である。FIG. 13 is a perspective cross-sectional view of a semiconductor substrate constituting a semiconductor device according to a modification of the fifth embodiment. 第６実施形態における半導体装置を構成する半導体基板の斜視断面図である。FIG. 13 is a perspective cross-sectional view of a semiconductor substrate constituting a semiconductor device according to a sixth embodiment. ＦＷＤ領域の他面側の平面図である。FIG. 3 is a plan view of the other side of the FWD region. 第６実施形態の変形例におけるＦＷＤ領域の他面側の平面図である。FIG. 7 is a plan view of the other side of the FWD region in a modification of the sixth embodiment. 第６実施形態の変形例におけるＦＷＤ領域の他面側の平面図である。FIG. 7 is a plan view of the other side of the FWD region in a modification of the sixth embodiment. 第７実施形態における半導体基板の他面側の平面図である。FIG. 7 is a plan view of the other side of the semiconductor substrate in the seventh embodiment.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。 The following describes embodiments of the present invention with reference to the drawings. In the following embodiments, parts that are the same or equivalent to each other are denoted by the same reference numerals.

（第１実施形態）
第１実施形態について、図面を参照しつつ説明する。本実施形態の半導体装置は、基板厚み方向に電流を流す縦型のＩＧＢＴ素子とＦＷＤ素子とが１つの基板に備えられたＲＣ－ＩＧＢＴ構造により構成されている。この半導体装置は、例えば、インバータ、ＤＣ／ＤＣコンバータ等の電源回路に使用されるパワースイッチング素子として利用されると好適である。以下、本実施形態の半導体装置の構成について、具体的に説明する。 First Embodiment
A first embodiment will be described with reference to the drawings. The semiconductor device of this embodiment has an RC-IGBT structure in which a vertical IGBT element that passes current in the thickness direction of the substrate and an FWD element are provided on one substrate. This semiconductor device is suitable for use as a power switching element used in power supply circuits such as inverters and DC/DC converters. The configuration of the semiconductor device of this embodiment will be specifically described below.

図１に示されるように、半導体装置は、セル領域１と、このセル領域１を囲む外周領域２とを備えている。 As shown in FIG. 1, the semiconductor device includes a cell region 1 and an outer peripheral region 2 surrounding the cell region 1. As shown in FIG.

セル領域１は、図１、図２、図３Ａおよび図３Ｂに示されるように、ＩＧＢＴ素子が形成されたＩＧＢＴ領域１ａおよびＦＷＤ素子が形成されたＦＷＤ領域１ｂが一方向に沿って交互に形成されている。また、ＩＧＢＴ領域１ａとＦＷＤ領域１ｂの間には、境界領域１ｃが形成されている。 As shown in FIGS. 1, 2, 3A, and 3B, the cell region 1 includes an IGBT region 1a in which an IGBT element is formed and an FWD region 1b in which an FWD element is formed alternately along one direction. has been done. Further, a boundary region 1c is formed between the IGBT region 1a and the FWD region 1b.

具体的には、これらＩＧＢＴ領域１ａ、ＦＷＤ領域１ｂ、および境界領域１ｃは、図２、図３Ａおよび図３Ｂに示されるように、ドリフト層１１として機能するＮ^－型の半導体基板１０に形成されることによって１チップで形成されている。本実施形態では、ＩＧＢＴ領域１ａ、ＦＷＤ領域１ｂ、および境界領域１ｃは、半導体基板１０の一面１０ａの一方向に沿って延設されている。そして、ＩＧＢＴ領域１ａとＦＷＤ領域１ｂとは、延設方向と直交する方向に交互に繰り返し形成されており、境界領域１ｃは、ＩＧＢＴ領域１ａとＦＷＤ領域１ｂとの間にそれぞれ形成されている。なお、図１中では、ＩＧＢＴ領域１ａ、ＦＷＤ領域１ｂ、および境界領域１ｃは、紙面上下方向に沿って延設され、紙面左右方向に配列されている。 Specifically, these IGBT region 1a, FWD region 1b, and boundary region 1c are formed in an N ⁻ type semiconductor substrate 10 that functions as a drift layer 11, as shown in FIGS. 2, 3A, and 3B. It is formed in one chip by doing this. In this embodiment, the IGBT region 1a, the FWD region 1b, and the boundary region 1c extend along one direction of the one surface 10a of the semiconductor substrate 10. The IGBT regions 1a and the FWD regions 1b are alternately and repeatedly formed in a direction perpendicular to the extending direction, and the boundary regions 1c are respectively formed between the IGBT regions 1a and the FWD regions 1b. In FIG. 1, the IGBT region 1a, the FWD region 1b, and the boundary region 1c extend along the vertical direction of the paper and are arranged in the left-right direction of the paper.

ドリフト層１１上には、Ｐ型のベース層１２が形成されている。つまり、半導体基板１０の一面１０ａ側には、ベース層１２が形成されている。そして、本実施形態では、ＩＧＢＴ領域１ａおよび境界領域１ｃでは、ベース層１２とドリフト層１１との間に、ドリフト層１１よりも不純物濃度が高くされたＮ型のホールストッパー層（以下では、単にＨＳ層ともいう）１３が形成されている。 A P-type base layer 12 is formed on the drift layer 11 . That is, the base layer 12 is formed on the one surface 10a side of the semiconductor substrate 10. In the present embodiment, in the IGBT region 1a and the boundary region 1c, an N-type hole stopper layer (hereinafter simply referred to as (also referred to as HS layer) 13 is formed.

また、半導体基板１０には、ＩＧＢＴ領域１ａおよび境界領域１ｃにおいて、ベース層１２およびＨＳ層１３を貫通してドリフト層１１に達するように複数個のトレンチ１４が形成され、このトレンチ１４によってベース層１２およびＨＳ層１３が複数個に分離されている。また、半導体基板１０には、ＦＷＤ領域１ｂにおいて、ベース層１２を貫通してドリフト層１１に達するように複数個のトレンチ１４が形成され、このトレンチ１４によってベース層１２が複数個に分離されている。 In addition, in the semiconductor substrate 10, a plurality of trenches 14 are formed in the IGBT region 1a and the boundary region 1c so as to penetrate the base layer 12 and the HS layer 13 and reach the drift layer 11, and the base layer 12 and the HS layer 13 are separated into a plurality of layers by the trenches 14. In addition, in the semiconductor substrate 10, a plurality of trenches 14 are formed in the FWD region 1b so as to penetrate the base layer 12 and reach the drift layer 11, and the base layer 12 is separated into a plurality of layers by the trenches 14.

なお、本実施形態では、複数のトレンチ１４は、半導体基板１０の一面１０ａの面方向のうちの一方向（すなわち、図２中の紙面奥行き方向）に沿って等間隔に形成されている。また、半導体基板１０の一面１０ａは、ベース層１２のうちのドリフト層１１と反対側の一面等によって構成されている。 In this embodiment, the trenches 14 are formed at equal intervals along one of the planar directions of the surface 10a of the semiconductor substrate 10 (i.e., the depth direction of the paper in FIG. 2). The surface 10a of the semiconductor substrate 10 is composed of the surface of the base layer 12 opposite the drift layer 11.

ここで、本実施形態のベース層１２は、ＩＧＢＴ領域１ａと、ＦＷＤ領域１ｂおよび境界領域１ｃとで不純物濃度が変えられている。具体的には、ＩＧＢＴ領域１ａのベース層１２は、ＦＷＤ領域１ｂおよび境界領域１ｃのベース層１２よりも不純物濃度が高くされている。以下、ＩＧＢＴ領域１ａに形成されたベース層１２を第１ベース層１２ａともいい、ＦＷＤ領域１ｂおよび境界領域１ｃに形成されたベース層１２を第２ベース層１２ｂともいう。つまり、第２ベース層１２ｂは、第１ベース層１２ａよりも不純物濃度が低くされている。そして、本実施形態のＨＳ層１３は、ドリフト層１１よりも不純物濃度が高くされていると共に、第２ベース層１２ｂよりも不純物濃度が高くされている。 Here, in the base layer 12 of this embodiment, the impurity concentration is changed between the IGBT region 1a, the FWD region 1b, and the boundary region 1c. Specifically, the base layer 12 of the IGBT region 1a has a higher impurity concentration than the base layer 12 of the FWD region 1b and the boundary region 1c. Hereinafter, the base layer 12 formed in the IGBT region 1a will also be referred to as a first base layer 12a, and the base layer 12 formed in the FWD region 1b and the boundary region 1c will also be referred to as a second base layer 12b. In other words, the second base layer 12b has a lower impurity concentration than the first base layer 12a. The HS layer 13 of this embodiment has a higher impurity concentration than the drift layer 11 and also has a higher impurity concentration than the second base layer 12b.

第１ベース層１２ａは、チャネル領域として機能しつつ、ボディ領域としても機能する部分である。そして、第１ベース層１２ａの表層部には、図２および図３Ｂに示されるように、部分的に、第１ベース層１２ａよりも深さが浅くされたＮ^＋型のエミッタ領域１５が形成されている。 The first base layer 12a functions as a channel region and also as a body region. An N ⁺ type emitter region 15 having a depth shallower than that of the first base layer 12a is partially formed in a surface layer portion of the first base layer 12a, as shown in Fig. 2 and Fig. 3B.

エミッタ領域１５は、ドリフト層１１よりも高不純物濃度で構成され、第１ベース層１２ａ内において終端し、かつ、トレンチ１４の側面に接するように形成されている。本実施形態の場合、エミッタ領域１５は、各トレンチ１４の間において、トレンチ１４の長手方向に沿って等間隔に複数個点在させられている。言い換えると、エミッタ領域１５は、半導体基板１０の一面１０ａに対する法線方向（以下では、単に法線方向ともいう）から視た際、複数のトレンチ１４の長手方向に対して交差するように延設されている。詳しくは、エミッタ領域１５は、複数のトレンチ１４の長手方向に対して直交するように延設されている。そして、隣合うトレンチ１４の間に位置する各エミッタ領域１５は、それぞれ隣合うトレンチ１４の両方の側面に接した状態となっている。 The emitter region 15 is formed with a higher impurity concentration than the drift layer 11, terminates in the first base layer 12a, and is formed so as to contact the side of the trench 14. In this embodiment, the emitter region 15 is scattered between each trench 14 at equal intervals along the longitudinal direction of the trench 14. In other words, the emitter region 15 extends so as to intersect with the longitudinal direction of the trenches 14 when viewed from the normal direction (hereinafter simply referred to as the normal direction) to one surface 10a of the semiconductor substrate 10. In detail, the emitter region 15 extends so as to be perpendicular to the longitudinal direction of the trenches 14. Each emitter region 15 located between adjacent trenches 14 is in contact with both side surfaces of the adjacent trenches 14.

なお、複数のトレンチ１４の長手方向に対する垂直方向において、隣合う各エミッタ領域１５を繋げると直線状となるが、各トレンチ１４によって分断されているため、各エミッタ領域１５は矩形状となっている。そして、各エミッタ領域１５は、トレンチ１４の長手方向両端よりも内側に配置された状態となっている。 Note that in a direction perpendicular to the longitudinal direction of the plurality of trenches 14, when adjacent emitter regions 15 are connected, they form a straight line, but because they are separated by each trench 14, each emitter region 15 has a rectangular shape. . Each emitter region 15 is arranged inside both ends of the trench 14 in the longitudinal direction.

また、第１ベース層１２ａは、エミッタ領域１５が形成されていない部分において半導体基板１０の一面１０ａ側まで形成されており、この部分が後述する上部電極２０とオーミック接触させられる第１コンタクト領域１６ａとされる。そして、トレンチ１４の長手方向に沿った方向の長さを幅とすると、本実施形態では、第１コンタクト領域１６ａの幅は、エミッタ領域１５の幅と等しくされている。つまり、本実施形態では、第１コンタクト領域１６ａとエミッタ領域１５とは、面積比が１：１とされている。なお、本実施形態の第１コンタクト領域１６ａは、第１ベース層１２ａの一部によって構成されているが、部分的に表面濃度が高くされた領域が形成されることで構成されていてもよい。 Further, the first base layer 12a is formed up to the one surface 10a side of the semiconductor substrate 10 in a portion where the emitter region 15 is not formed, and this portion is in a first contact region 16a that is brought into ohmic contact with an upper electrode 20, which will be described later. It is said that In this embodiment, the width of the first contact region 16a is made equal to the width of the emitter region 15, assuming that the length along the longitudinal direction of the trench 14 is the width. That is, in this embodiment, the area ratio of the first contact region 16a and the emitter region 15 is 1:1. Note that, although the first contact region 16a in this embodiment is formed by a part of the first base layer 12a, it may be formed by forming a region where the surface concentration is partially increased. .

そして、本実施形態では、第１コンタクト領域１６ａは、法線方向から視た際、エミッタ領域１５と同様の上面レイアウトとされており、第１ベース層１２ａのうちのエミッタ領域１５とされていない部分が第１コンタクト領域１６ａとされている。すなわち、第１コンタクト領域１６ａは、複数のトレンチ１４の長手方向に対して交差するように延設されている。詳しくは、第１コンタクト領域１６ａは、複数のトレンチ１４の長手方向に対して直交するように延設されている。そして、隣合うトレンチ１４の間に位置する各第１コンタクト領域１６ａは、隣合うトレンチ１４の両方の側面に接した状態となっている。 In this embodiment, the first contact region 16a has the same upper surface layout as the emitter region 15 when viewed from the normal direction, and is not used as the emitter region 15 of the first base layer 12a. This portion is used as the first contact region 16a. That is, the first contact region 16a extends so as to cross the longitudinal direction of the plurality of trenches 14. Specifically, the first contact region 16a extends perpendicularly to the longitudinal direction of the plurality of trenches 14. Each first contact region 16a located between adjacent trenches 14 is in contact with both side surfaces of adjacent trenches 14.

なお、複数のトレンチ１４の長手方向に対する垂直方向において、隣合う各第１コンタクト領域１６ａを繋げると直線状となるが、各第１コンタクト領域１６ａは、各トレンチ１４によって分断されているため、矩形状となっている。 Note that in the direction perpendicular to the longitudinal direction of the plurality of trenches 14, if adjacent first contact regions 16a are connected, they form a straight line, but since each first contact region 16a is divided by each trench 14, it is not rectangular. It has a shape.

ＦＷＤ領域１ｂでは、第２ベース層１２ｂは、アノードの一部として機能するアノード層を構成する。なお、ＦＷＤ領域１ｂにおける第２ベース層１２ｂには、ＩＧＢＴ領域１ａのようなエミッタ領域１５は形成されていないが、第２ベース層１２ｂよりも不純物濃度が高くされ、後述する上部電極２０とオーミック接触させられる第２コンタクト領域１６ｂが形成されている。 In the FWD region 1b, the second base layer 12b constitutes an anode layer that functions as a part of the anode. Note that although the second base layer 12b in the FWD region 1b is not formed with an emitter region 15 like the IGBT region 1a, it has a higher impurity concentration than the second base layer 12b, and has ohmic contact with the upper electrode 20 described later. A second contact region 16b to be brought into contact is formed.

本実施形態では、第２コンタクト領域１６ｂは、トレンチ１４の長手方向に沿って複数個点在させられている。言い換えると、第２コンタクト領域１６ｂは、法線方向から視た際、複数のトレンチ１４の長手方向に対して交差するように延設されている。詳しくは、第２コンタクト領域１６ｂは、複数のトレンチ１４の長手方向に対して直交するように延設されている。そして、隣合うトレンチ１４の間に位置する各第２コンタクト領域１６ｂは、隣合うトレンチ１４の両方の側面に接した状態となっている。 In this embodiment, a plurality of second contact regions 16b are scattered along the longitudinal direction of the trench 14. In other words, the second contact region 16b extends so as to intersect the longitudinal direction of the plurality of trenches 14 when viewed from the normal direction. Specifically, the second contact region 16b extends perpendicularly to the longitudinal direction of the plurality of trenches 14. Each second contact region 16b located between adjacent trenches 14 is in contact with both side surfaces of adjacent trenches 14.

また、各第２コンタクト領域１６ｂの深さは、第２ベース層１２ｂよりも浅くされている。そして、各第２コンタクト領域１６ｂの幅は、任意であるが、本実施形態では、第１コンタクト領域１６ａと等しくされている。つまり、本実施形態では、ＦＷＤ領域１ｂにおいて、第２コンタクト領域１６ｂと第２ベース層１２ｂのうち第２コンタクト領域１６ｂが形成されていない部分とは、面積比が１：１とされている。 Further, the depth of each second contact region 16b is made shallower than the second base layer 12b. The width of each second contact region 16b is arbitrary, but in this embodiment, it is made equal to the width of the first contact region 16a. That is, in the present embodiment, in the FWD region 1b, the area ratio between the second contact region 16b and the portion of the second base layer 12b where the second contact region 16b is not formed is 1:1.

同様に、境界領域１ｃでは、第２ベース層１２ｂは、第２ベース層１２ｂよりも不純物濃度が高くされ、後述する上部電極２０とオーミック接触させられる第３コンタクト領域１６ｃが形成されている。本実施形態では、第３コンタクト領域１６ｃは、トレンチ１４の長手方向に沿って複数個点在させられている。言い換えると、第３コンタクト領域１６ｃは、法線方向から視た際、複数のトレンチ１４の長手方向に対して交差するように延設されている。詳しくは、第３コンタクト領域１６ｃは、複数のトレンチ１４の長手方向に対して直交するように延設されている。そして、隣合うトレンチ１４の間に位置する各第３コンタクト領域１６ｃは、隣合うトレンチ１４の両方の側面に接した状態となっている。 Similarly, in the boundary region 1c, the second base layer 12b has a higher impurity concentration than the second base layer 12b, and a third contact region 16c is formed to be in ohmic contact with an upper electrode 20, which will be described later. In this embodiment, a plurality of third contact regions 16c are scattered along the longitudinal direction of the trench 14. In other words, the third contact region 16c extends so as to intersect the longitudinal direction of the plurality of trenches 14 when viewed from the normal direction. Specifically, the third contact region 16c extends perpendicularly to the longitudinal direction of the plurality of trenches 14. Each third contact region 16c located between adjacent trenches 14 is in contact with both side surfaces of adjacent trenches 14.

また、各第３コンタクト領域１６ｃの深さは、第２コンタクト領域１６ｂと同じ深さとされている。そして、各第３コンタクト領域１６ｃの幅は、任意であるが、第２コンタクト領域１６ｂと等しくされている。つまり、本実施形態では、境界領域１ｃにおいて、第３コンタクト領域１６ｃと第２ベース層１２ｂのうち第２コンタクト領域１６ｂが形成されていない部分とは、面積比が１：１とされている。 The depth of each third contact region 16c is the same as that of the second contact region 16b. The width of each third contact region 16c is arbitrary, but is set to be equal to that of the second contact region 16b. In other words, in the present embodiment, in the boundary region 1c, the area ratio between the third contact region 16c and the portion of the second base layer 12b where the second contact region 16b is not formed is 1:1.

各トレンチ１４内は、各トレンチ１４の内壁表面を覆うように形成されたゲート絶縁膜１７と、このゲート絶縁膜１７の上に形成されたポリシリコン等により構成されるゲート電極１８とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。 Each trench 14 is filled with a gate insulating film 17 formed to cover the inner wall surface of each trench 14, and a gate electrode 18 made of polysilicon or the like formed on the gate insulating film 17. This forms a trench gate structure.

本実施形態では、ＩＧＢＴ領域１ａに形成されたゲート電極１８は、図示しないゲート駆動回路と接続され、所望のゲート電圧が印加されるようになっている。一方、ＦＷＤ領域１ｂおよび境界領域１ｃに形成されたゲート電極１８は、後述する上部電極２０と接続される。つまり、ＦＷＤ領域１ｂおよび境界領域１ｃに形成されたゲート電極１８は、エミッタ接続されるようになっている。これにより、ＩＧＢＴ領域１ａでは、ＩＧＢＴ動作のためにゲート電圧としてハイレベル電圧が印加されると、トレンチ１４の側面においてチャネルが形成される。また、ＦＷＤ領域１ｂでは、ゲート電極１８がエミッタ電位とされることから、ＩＧＢＴ動作時にもチャネルは形成されず、所定のＦＷＤ動作を行う。 In this embodiment, the gate electrode 18 formed in the IGBT region 1a is connected to a gate drive circuit (not shown) so that a desired gate voltage is applied thereto. On the other hand, the gate electrode 18 formed in the FWD region 1b and the boundary region 1c is connected to an upper electrode 20, which will be described later. That is, the gate electrode 18 formed in the FWD region 1b and the boundary region 1c is emitter-connected. As a result, in the IGBT region 1a, when a high-level voltage is applied as a gate voltage for IGBT operation, a channel is formed on the side surface of the trench 14. Furthermore, in the FWD region 1b, since the gate electrode 18 is set at the emitter potential, a channel is not formed even during IGBT operation, and a predetermined FWD operation is performed.

半導体基板１０の一面１０ａ上には、図３Ａおよび図３Ｂに示されるように、ＢＰＳＧ（Borophosphosilicate Glassの略）等で構成される層間絶縁膜１９が形成されている。そして、層間絶縁膜１９には、ＩＧＢＴ領域１ａにおいて、エミッタ領域１５の一部および第１コンタクト領域１６ａを露出させるコンタクトホール１９ａが形成されている。また、層間絶縁膜１９には、ＦＷＤ領域１ｂおいて、第２ベース層１２ｂや第２コンタクト領域１６ｂを露出させるコンタクトホール１９ｂが形成されている。層間絶縁膜１９には、境界領域１ｃにおいて、エミッタ領域１５および第３コンタクト領域１６ｃを露出させるコンタクトホール１９ｃが形成されている。さらに、本実施形態では、層間絶縁膜１９には、ＦＷＤ領域１ｂおよび境界領域１ｃにおいて、ゲート電極１８を露出させるコンタクトホール１９ｄが形成されている。 As shown in FIGS. 3A and 3B, an interlayer insulating film 19 made of BPSG (abbreviation for Borophosphosilicate Glass) or the like is formed on one surface 10a of the semiconductor substrate 10. A contact hole 19a is formed in the interlayer insulating film 19 to expose a part of the emitter region 15 and the first contact region 16a in the IGBT region 1a. Further, a contact hole 19b is formed in the interlayer insulating film 19 in the FWD region 1b to expose the second base layer 12b and the second contact region 16b. A contact hole 19c is formed in the interlayer insulating film 19 in the boundary region 1c to expose the emitter region 15 and the third contact region 16c. Further, in this embodiment, contact holes 19d are formed in the interlayer insulating film 19 in the FWD region 1b and the boundary region 1c to expose the gate electrode 18.

層間絶縁膜１９上には上部電極２０が形成されている。この上部電極２０は、ＩＧＢＴ領域１ａにおいて、コンタクトホール１９ａを通じてエミッタ領域１５および第１コンタクト領域１６ａと電気的に接続されている。上部電極２０は、ＦＷＤ領域１ｂおよび境界領域１ｃにおいて、コンタクトホール１９ｂ、１９ｃを通じて第２ベース層１２ｂ、第２コンタクト領域１６ｂ、第３コンタクト領域１６ｃと電気的に接続されている。さらに、上部電極２０は、ＦＷＤ領域１ｂおよび境界領域１ｃにおいて、コンタクトホール１９ｄを通じてゲート電極１８と接続されている。つまり、上部電極２０は、ＩＧＢＴ領域１ａにおいてはエミッタ電極として機能し、ＦＷＤ領域１ｂにおいてはアノード電極として機能する。 An upper electrode 20 is formed on the interlayer insulating film 19. This upper electrode 20 is electrically connected to the emitter region 15 and the first contact region 16a through the contact hole 19a in the IGBT region 1a. Upper electrode 20 is electrically connected to second base layer 12b, second contact region 16b, and third contact region 16c through contact holes 19b and 19c in FWD region 1b and boundary region 1c. Further, the upper electrode 20 is connected to the gate electrode 18 through a contact hole 19d in the FWD region 1b and the boundary region 1c. That is, the upper electrode 20 functions as an emitter electrode in the IGBT region 1a, and functions as an anode electrode in the FWD region 1b.

なお、本実施形態の上部電極２０は、ＩＧＢＴ領域１ａでは、エミッタ領域１５および第１コンタクト領域１６ａとオーミック接触している。上部電極２０は、ＦＷＤ領域１ｂおよび境界領域１ｃでは、第２コンタクト領域１６ｂおよび第３コンタクト領域１６ｃとオーミック接触しており、第２ベース層１２ｂとショットキー接触している。 In this embodiment, the upper electrode 20 is in ohmic contact with the emitter region 15 and the first contact region 16a in the IGBT region 1a. In the FWD region 1b and the boundary region 1c, the upper electrode 20 is in ohmic contact with the second contact region 16b and the third contact region 16c, and is in Schottky contact with the second base layer 12b.

ドリフト層１１のうちのベース層１２側と反対側、つまり半導体基板１０の他面１０ｂ側には、不純物濃度がドリフト層１１よりも高くされたＮ型のフィールドストップ（以下、ＦＳという）層２１が形成されている。このＦＳ層２１は、必須のものではないが、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図ると共に、半導体基板１０の他面１０ｂ側から注入されるホールの注入量を制御するために備えてある。 On the side of the drift layer 11 opposite the base layer 12, that is, on the other surface 10b side of the semiconductor substrate 10, an N-type field stop (hereinafter referred to as FS) layer 21 with a higher impurity concentration than the drift layer 11 is formed. This FS layer 21 is not essential, but is provided to improve the breakdown voltage and steady loss performance by preventing the depletion layer from expanding, and to control the amount of holes injected from the other surface 10b side of the semiconductor substrate 10.

また、ＩＧＢＴ領域１ａおよび境界領域１ｃでは、ＦＳ層２１を挟んでドリフト層１１と反対側に、Ｐ型のコレクタ層２２が形成され、ＦＷＤ領域１ｂでは、ＦＳ層２１を挟んでドリフト層１１と反対側にＮ型のカソード層２３が形成されている。つまり、本実施形態では、ＩＧＢＴ領域１ａおよび境界領域１ｃと、ＦＷＤ領域１ｂとは、半導体基板１０の他面１０ｂ側に形成される層がコレクタ層２２であるかカソード層２３であるかによって区画されている。 Furthermore, in the IGBT region 1a and the boundary region 1c, a P-type collector layer 22 is formed on the side opposite to the drift layer 11 with the FS layer 21 in between, and in the FWD region 1b, the collector layer 22 is formed on the side opposite to the drift layer 11 with the FS layer 21 in between. An N-type cathode layer 23 is formed on the opposite side. That is, in the present embodiment, the IGBT region 1a, the boundary region 1c, and the FWD region 1b are divided depending on whether the layer formed on the other surface 10b side of the semiconductor substrate 10 is the collector layer 22 or the cathode layer 23. has been done.

さらに、半導体基板１０の他面１０ｂにおいて、コレクタ層２２やカソード層２３の表面には下部電極２４が形成されている。この下部電極２４は、ＩＧＢＴ領域１ａおよび境界領域１ｃにおいてはコレクタ電極として機能し、ＦＷＤ領域１ｂにおいてはカソード電極として機能するものである。 Further, on the other surface 10b of the semiconductor substrate 10, a lower electrode 24 is formed on the surfaces of the collector layer 22 and the cathode layer 23. This lower electrode 24 functions as a collector electrode in the IGBT region 1a and the boundary region 1c, and functions as a cathode electrode in the FWD region 1b.

このように構成されていることにより、ＩＧＢＴ領域１ａにおいては、第１ベース層１２ａをベース、エミッタ領域１５をエミッタ、コレクタ層２２をコレクタとするＩＧＢＴ素子が構成される。また、ＦＷＤ領域１ｂにおいては、第２ベース層１２ｂおよび第２コンタクト領域１６ｂをアノードとし、ドリフト層１１、カソード層２３をカソードとしてＰＮ接合されたＦＷＤ素子が構成される。 As a result of this configuration, an IGBT element is formed in the IGBT region 1a, with the first base layer 12a as the base, the emitter region 15 as the emitter, and the collector layer 22 as the collector. In the FWD region 1b, an FWD element is formed by PN junction, with the second base layer 12b and the second contact region 16b as the anode, and the drift layer 11 and the cathode layer 23 as the cathode.

以上が本実施形態の半導体装置の構成である。本実施形態では、このようにして共通の半導体基板１０にＩＧＢＴ領域１ａおよびＦＷＤ領域１ｂが形成されている。なお、本実施形態では、Ｎ型、Ｎ^＋型、Ｎ^－型が第１導電型に相当しており、Ｐ型、Ｐ^＋型、Ｐ^－型が第２導電型に相当している。また、上記のように構成されていることにより、半導体基板１０は、ドリフト層１１、ベース層１２、ＨＳ層１３、エミッタ領域１５、第１コンタクト領域１６ａ、第２コンタクト領域１６ｂ、第３コンタクト領域１６ｃ、ＦＳ層２１、コレクタ層２２、カソード層２３を有する構成とされている。 The above is the configuration of the semiconductor device of this embodiment. In this embodiment, the IGBT region 1a and the FWD region 1b are formed on the common semiconductor substrate 10 in this manner. In this embodiment, the N type, N ⁺ type, and N ^- type correspond to the first conductivity type, and the P type, P ⁺ type, and P ^- type correspond to the second conductivity type. Furthermore, with the above configuration, the semiconductor substrate 10 includes the drift layer 11, the base layer 12, the HS layer 13, the emitter region 15, the first contact region 16a, the second contact region 16b, and the third contact region. 16c, an FS layer 21, a collector layer 22, and a cathode layer 23.

次に、上記半導体装置の作動および効果について説明する。 Next, we will explain the operation and effects of the semiconductor device.

まず、半導体装置は、下部電極２４に上部電極２０より高い電圧が印加されると、ベース層１２とドリフト層１１との間に形成されるＰＮ接合が逆導通状態となって空乏層が形成される。そして、ゲート電極１８に、絶縁ゲート構造の閾値電圧Ｖｔｈ未満であるローレベル（例えば、０Ｖ）の電圧が印加されているときには、上部電極２０と下部電極２４との間に電流は流れない。 First, in the semiconductor device, when a voltage higher than that of the upper electrode 20 is applied to the lower electrode 24, the PN junction formed between the base layer 12 and the drift layer 11 becomes reverse conductive, forming a depletion layer. When a low-level voltage (e.g., 0 V) that is less than the threshold voltage Vth of the insulated gate structure is applied to the gate electrode 18, no current flows between the upper electrode 20 and the lower electrode 24.

ＩＧＢＴ素子をオン状態にするには、下部電極２４に上部電極２０より高い電圧が印加された状態で、ＩＧＢＴ領域１ａに形成されたゲート電極１８に、絶縁ゲート構造の閾値電圧Ｖｔｈ以上であるハイレベルの電圧が印加されるようにする。これにより、第１ベース層１２ａのうちのゲート電極１８が配置されるトレンチ１４と接している部分に反転層が形成される。そして、ＩＧＢＴ素子は、エミッタ領域１５から反転層を介して電子がドリフト層１１に供給されることによってコレクタ層２２から正孔がドリフト層１１に供給され、伝導度変調によりドリフト層１１の抵抗値が低下することでオン状態となる。 To turn on the IGBT element, a high-level voltage equal to or higher than the threshold voltage Vth of the insulated gate structure is applied to the gate electrode 18 formed in the IGBT region 1a while a voltage higher than that of the upper electrode 20 is applied to the lower electrode 24. This forms an inversion layer in the portion of the first base layer 12a that contacts the trench 14 in which the gate electrode 18 is disposed. Then, electrons are supplied from the emitter region 15 to the drift layer 11 through the inversion layer, and holes are supplied from the collector layer 22 to the drift layer 11. The resistance value of the drift layer 11 is reduced by conductivity modulation, and the IGBT element is turned on.

この際、本実施形態では、ＩＧＢＴ領域１ａおよび境界領域１ｃには、ドリフト層１１とベース層１２との間に、ＨＳ層１３が形成されている。このため、ドリフト層１１に供給された正孔がベース層１２側に抜け難くなり、オン電圧の低減を図ることができる。 At this time, in this embodiment, the HS layer 13 is formed between the drift layer 11 and the base layer 12 in the IGBT region 1a and the boundary region 1c. Therefore, the holes supplied to the drift layer 11 are difficult to escape to the base layer 12 side, and it is possible to reduce the on-state voltage.

また、ＩＧＢＴ素子をオフ状態にし、ＦＷＤ素子をオン状態にする（すなわち、ＦＷＤ素子をダイオード動作させる）際には、上部電極２０と下部電極２４に印加する電圧をスイッチングし、上部電極２０に下部電極２４より高い電圧を印加する順電圧印加を行う。これにより、上部電極２０からベース層１２を介してドリフト層１１へ正孔が供給されると共にカソード層２３からドリフト層１１へ電子が供給されることでＦＷＤ素子がダイオード動作をする。 Further, when turning the IGBT element off and turning the FWD element on (that is, causing the FWD element to operate as a diode), the voltage applied to the upper electrode 20 and the lower electrode 24 is switched, and the voltage applied to the upper electrode 20 and the lower electrode are turned on. Forward voltage application is performed in which a voltage higher than that of the electrode 24 is applied. Thereby, holes are supplied from the upper electrode 20 to the drift layer 11 via the base layer 12, and electrons are supplied from the cathode layer 23 to the drift layer 11, so that the FWD element operates as a diode.

この際、境界領域１ｃには、ドリフト層１１と第２ベース層１２ｂとの間に、ドリフト層１１よりも不純物濃度が高くされたＨＳ層１３が形成されている。このため、ＦＷＤ素子がオン状態である際、図４Ａおよび図４Ｂに示されるように、ＨＳ層１３と第２ベース層１２ｂとの間の障壁は、ドリフト層１１と第２ベース層１２ｂとの間の障壁よりも大きくなる。したがって、ＦＷＤ素子がオン状態である際、境界領域１ｃにＨＳ層１３が形成されている本実施形態の半導体装置では、ＨＳ層１３が形成されていない半導体装置と比較すると、第２ベース層１２ｂからドリフト層１１に供給される正孔を低減できる。 At this time, an HS layer 13 having a higher impurity concentration than the drift layer 11 is formed between the drift layer 11 and the second base layer 12b in the boundary region 1c. Therefore, when the FWD element is in the on state, as shown in Figures 4A and 4B, the barrier between the HS layer 13 and the second base layer 12b is larger than the barrier between the drift layer 11 and the second base layer 12b. Therefore, when the FWD element is in the on state, in the semiconductor device of this embodiment in which the HS layer 13 is formed in the boundary region 1c, the number of holes supplied from the second base layer 12b to the drift layer 11 can be reduced compared to a semiconductor device in which the HS layer 13 is not formed.

なお、図４Ａおよび図４Ｂにおいて、Ｅｃは、伝導帯のエネルギー準位の最小値、Ｅｖは、価電子帯のエネルギー準位の最小値、Ｅｆは、フェルミ準位を示している。また、図４Ａおよび図４Ｂでは、半導体基板１０の一面１０ａを深さの基準としている。 In FIG. 4A and FIG. 4B, Ec indicates the minimum value of the energy level of the conduction band, Ev indicates the minimum value of the energy level of the valence band, and Ef indicates the Fermi level. In FIG. 4A and FIG. 4B, the surface 10a of the semiconductor substrate 10 is used as the reference for depth.

さらに、本実施形態では、境界領域１ｃにおける第２ベース層１２ｂは、ＩＧＢＴ領域１ａにおける第１ベース層１２ａよりも不純物濃度が低くされ、上部電極２０とショットキー接触している。このため、境界領域１ｃでは、主に、上部電極２０から第３コンタクト領域１６ｃを介して第２ベース層１２ｂへ正孔が供給される。したがって、境界領域１ｃにおける第２ベース層１２ｂが第１ベース層１２ａと同じ不純物濃度とされて上部電極２０とオーミック接触している場合と比較すると、ＦＷＤ素子がオン状態である際に、上部電極２０から第２ベース層１２ｂに供給される正孔そのものを低減できる。 Furthermore, in this embodiment, the second base layer 12b in the boundary region 1c has a lower impurity concentration than the first base layer 12a in the IGBT region 1a, and is in Schottky contact with the upper electrode 20. Therefore, in the boundary region 1c, holes are mainly supplied from the upper electrode 20 to the second base layer 12b via the third contact region 16c. Therefore, compared to the case where the second base layer 12b in the boundary region 1c has the same impurity concentration as the first base layer 12a and is in ohmic contact with the upper electrode 20, when the FWD element is in the on state, the upper electrode The number of holes themselves supplied from 20 to the second base layer 12b can be reduced.

その後、ＦＷＤ素子をオン状態からオフ状態にする際には、下部電極２４に上部電極２０より高い電圧を印加する逆電圧印加を行う。つまり、ＦＷＤ素子に順方向電流が流れている状態から当該電流を遮断する際、下部電極２４に上部電極２０より高い電圧を印加する逆電圧印加を行う。これにより、ＦＷＤ素子がリカバリ状態となる。 Thereafter, when changing the FWD element from the on state to the off state, a reverse voltage is applied to the lower electrode 24 to apply a higher voltage than the upper electrode 20. That is, when cutting off a forward current flowing through the FWD element, a reverse voltage is applied to the lower electrode 24 to apply a higher voltage than the upper electrode 20. As a result, the FWD element enters the recovery state.

この際、本実施形態では、上記のように、ＦＷＤ素子がオン状態である際にドリフト層１１へ正孔が供給されることを抑制している。このため、リカバリ電流を低減でき、リカバリ損失Ｅｒｒの低減を図ることができる。 At this time, in this embodiment, as described above, holes are suppressed from being supplied to the drift layer 11 when the FWD element is in the on state. Therefore, the recovery current can be reduced, and the recovery loss Err can be reduced.

具体的には、本発明者らが検討したところ、図５に示されるように、ＨＳ層１３が形成されている本実施形態の半導体装置では、ＨＳ層１３が形成されていない半導体装置と比較して、最大逆方向電流Ｉｒｒおよびテール電流を低減できることが確認された。そして、この図中の逆方向電流Ｉｒの積分値、つまり電流値がマイナスとなる領域の面積がリカバリ損失Ｅｒｒに相当することから、最大逆方向電流Ｉｒｒを低下することにより、リカバリ損失Ｅｒｒを低減することが可能となることが確認される。 Specifically, the inventors investigated and found that, as shown in FIG. 5, in the semiconductor device of this embodiment in which the HS layer 13 is formed, compared with the semiconductor device in which the HS layer 13 is not formed. It was confirmed that the maximum reverse current Irr and the tail current can be reduced. Since the integral value of the reverse current Ir in this figure, that is, the area of the region where the current value is negative, corresponds to the recovery loss Err, the recovery loss Err can be reduced by lowering the maximum reverse current Irr. It is confirmed that it is possible to do so.

以上説明した本実施形態では、ＩＧＢＴ領域１ａとＦＷＤ領域１ｂとの間に境界領域１ｃを形成している。このため、ＦＷＤ素子がオン状態である際、ＩＧＢＴ領域１ａの第１ベース層１２ａからＦＷＤ領域１ｂに正孔が流入することを抑制できる。そして、境界領域１ｃでは、ドリフト層１１と第２ベース層１２ｂとの間に、ＨＳ層１３が形成されている。このため、ＦＷＤ素子がオン状態である際に、境界領域１ｃからドリフト層１１へ正孔が供給されることを抑制できる。したがって、リカバリ損失Ｅｒｒの低減を図ることができる。 In this embodiment described above, a boundary region 1c is formed between the IGBT region 1a and the FWD region 1b. Therefore, when the FWD element is in the on state, it is possible to suppress holes from flowing into the FWD region 1b from the first base layer 12a of the IGBT region 1a. In the boundary region 1c, the HS layer 13 is formed between the drift layer 11 and the second base layer 12b. Therefore, when the FWD element is in the on state, it is possible to suppress the supply of holes from the boundary region 1c to the drift layer 11. Therefore, recovery loss Err can be reduced.

また、本実施形態では、境界領域１ｃにおける第２ベース層１２ｂは、ＩＧＢＴ領域１ａにおける第１ベース層１２ａよりも不純物濃度が低くされ、上部電極２０とショットキー接触している。このため、境界領域１ｃにおける第２ベース層１２ｂが第１ベース層１２ａと同じ不純物濃度とされて上部電極２０とオーミック接触している場合と比較して、ＦＷＤ素子がオン状態である際に、境界領域１ｃでは、第２ベース層１２ｂに供給される正孔を低減できる。したがって、リカバリ損失Ｅｒｒの低減をさらに図ることができる。 Further, in this embodiment, the second base layer 12b in the boundary region 1c has a lower impurity concentration than the first base layer 12a in the IGBT region 1a, and is in Schottky contact with the upper electrode 20. Therefore, compared to the case where the second base layer 12b in the boundary region 1c has the same impurity concentration as the first base layer 12a and is in ohmic contact with the upper electrode 20, when the FWD element is in the on state, In the boundary region 1c, the number of holes supplied to the second base layer 12b can be reduced. Therefore, recovery loss Err can be further reduced.

また、本実施形態では、ＩＧＢＴ領域１ａにおいて、ドリフト層１１と第２ベース層１２ｂとの間にＨＳ層１３を形成している。このため、ＩＧＢＴ素子がオン状態である際、ドリフト層１１に供給された正孔がベース層１２側に抜け難くなり、オン電圧の低減を図ることができる。 Furthermore, in this embodiment, the HS layer 13 is formed between the drift layer 11 and the second base layer 12b in the IGBT region 1a. Therefore, when the IGBT element is in the on state, the holes supplied to the drift layer 11 are difficult to escape to the base layer 12 side, and it is possible to reduce the on-state voltage.

（第１実施形態の変形例）
上記第１実施形態の変形例について説明する。上記第１実施形態において、図６に示されるように、ＩＧＢＴ領域１ａには、ＨＳ層１３が形成されていなくてもよい。また、上記第１実施形態において、特に図示しないが、第２ベース層１２ｂは、第１ベース層１２ａと同じ不純物濃度とされていてもよい。さらに、上記第１実施形態において、境界領域１ｃは、半導体基板１０の他面１０ｂ側がカソード層２３とされていてもよい。これらのような半導体装置としても、少なくとも境界領域１ｃにＨＳ層１３が形成されていれば、ＦＷＤ素子がオン状態である際には、ドリフト層１１への正孔の供給が抑制されるため、リカバリ損失Ｅｒｒの低減を図ることができる。なお、後述する各実施形態においても、これらの構成は適宜適用可能である。 (Modified example of the first embodiment)
A modification of the first embodiment will be described. In the first embodiment, as shown in FIG. 6, the HS layer 13 may not be formed in the IGBT region 1a. Further, in the first embodiment, although not particularly illustrated, the second base layer 12b may have the same impurity concentration as the first base layer 12a. Furthermore, in the first embodiment, the boundary region 1c may have the cathode layer 23 on the other surface 10b side of the semiconductor substrate 10. In these semiconductor devices, if the HS layer 13 is formed at least in the boundary region 1c, the supply of holes to the drift layer 11 is suppressed when the FWD element is in the on state. Recovery loss Err can be reduced. Note that these configurations can be applied as appropriate to each embodiment described later.

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対し、境界領域１ｃにおけるゲート電極１８の接続形態を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。 (Second embodiment)
A second embodiment will be described. In this embodiment, the connection form of the gate electrode 18 in the boundary region 1c is changed from the first embodiment. Other aspects are the same as those in the first embodiment, so description thereof will be omitted here.

本実施形態では、図７に示されるように、境界領域１ｃのゲート電極１８は、ＩＧＢＴ領域１ａのゲート電極と同電位とされるようになっている。つまり、境界領域１ｃのゲート電極１８は、ＩＧＢＴ領域１ａのゲート電極１８と同様に、所望のゲート電圧が印加されるようになっている。 In this embodiment, as shown in FIG. 7, the gate electrode 18 in the boundary region 1c is set to have the same potential as the gate electrode in the IGBT region 1a. In other words, a desired gate voltage is applied to the gate electrode 18 in the boundary region 1c, similarly to the gate electrode 18 in the IGBT region 1a.

以上説明した本実施形態によれば、境界領域１ｃのゲート電極１８がＩＧＢＴ領域１ａのゲート電極１８と同電位とされるようになっている。このため、ゲート電極１８に所定電圧が印加されている場合には、図７に示されるように、第２ベース層１２ｂのうちのトレンチ１４の側面に接する部分にチャネルｃｈが形成される。なお、図７では、境界領域１ｃのチャネルｃｈのみを示しているが、実際には、ＩＧＢＴ領域１ａにもチャネルｃｈが形成されている。そして、この状態でＦＷＤ素子がオン状態となると、境界領域１ｃでは、チャネルｃｈによってベース層１２を正孔が通過できる領域が減少するため、ドリフト層１１に供給される正孔が少なくなる。したがって、本実施形態の半導体装置では、リカバリ損失Ｅｒｒの低減をさらに図ることができる。 According to the present embodiment described above, the gate electrode 18 in the boundary region 1c is set to the same potential as the gate electrode 18 in the IGBT region 1a. Therefore, when a predetermined voltage is applied to the gate electrode 18, as shown in FIG. 7, a channel ch is formed in the portion of the second base layer 12b that contacts the side of the trench 14. Note that FIG. 7 shows only the channel ch in the boundary region 1c, but in reality, a channel ch is also formed in the IGBT region 1a. Then, when the FWD element is turned on in this state, the region in the boundary region 1c through which holes can pass through the base layer 12 is reduced by the channel ch, so that fewer holes are supplied to the drift layer 11. Therefore, in the semiconductor device of this embodiment, the recovery loss Err can be further reduced.

（第３実施形態）
第３実施形態について説明する。本実施形態は、第１実施形態に対し、ＦＷＤ領域１ｂにもＨＳ層１３を形成したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。 Third Embodiment
A third embodiment will be described. In this embodiment, unlike the first embodiment, an HS layer 13 is also formed in the FWD region 1b. As the rest is similar to the first embodiment, a description thereof will be omitted here.

本実施形態では、図８に示されるように、ＦＷＤ領域１ｂにおいても、ドリフト層１１と第２ベース層１２ｂとの間にＨＳ層１３が形成されている。ここで、本実施形態では、ＨＳ層１３のうちのＩＧＢＴ領域１ａおよび境界領域１ｃに形成されている部分を第１ＨＳ層１３ａとし、ＦＷＤ領域１ｂに形成されている部分を第２ＨＳ層１３ｂとする。 In this embodiment, as shown in FIG. 8, an HS layer 13 is also formed in the FWD region 1b between the drift layer 11 and the second base layer 12b. Here, in this embodiment, the portion of the HS layer 13 formed in the IGBT region 1a and the boundary region 1c is referred to as the first HS layer 13a, and the portion formed in the FWD region 1b is referred to as the second HS layer 13b.

そして、本実施形態では、第２ＨＳ層１３ｂは、第１ＨＳ層１３ａよりも不純物濃度が低くされている。本実施形態では、第２ＨＳ層１３ｂは、第１ＨＳ層１３ａよりも不純物濃度のピーク濃度が低くされることにより、第１ＨＳ層１３ａよりも不純物濃度が低くされている。但し、第２ＨＳ層１３ｂにおいても、不純物濃度は、ドリフト層１１より高くされている。なお、本実施形態では、第２ＨＳ層１３ｂと第１ＨＳ層１３ａとは、半導体基板１０の厚さ方向に沿った厚さが等しくされている。 In this embodiment, the second HS layer 13b has a lower impurity concentration than the first HS layer 13a. In this embodiment, the second HS layer 13b has a lower impurity concentration than the first HS layer 13a by having a lower peak impurity concentration than the first HS layer 13a. However, the impurity concentration in the second HS layer 13b is also set higher than that in the drift layer 11. Note that in this embodiment, the second HS layer 13b and the first HS layer 13a have the same thickness along the thickness direction of the semiconductor substrate 10.

以上説明した本実施形態では、ＦＷＤ領域１ｂにもＨＳ層１３が形成されている。このため、ＦＷＤ素子がオン状態である際、ＦＷＤ領域１ｂおいても、第２ベース層１２ｂからドリフト層１１に正孔が供給されることを抑制できる。したがって、リカバリ損失Ｅｒｒをさらに低減することができる。但し、ＦＷＤ領域１ｂにＨＳ層１３を形成することにより、第２ベース層１２ｂからドリフト層１１に正孔が供給され難くなることで順方向電圧Ｖｆが増加することが懸念される。したがって、本実施形態では、さらに、第２ＨＳ層１３ｂは、第１ＨＳ層１３ａよりも不純物濃度が低くされている。これにより、本実施形態では、順方向電圧Ｖｆが増加することを抑制しつつ、リカバリ損失Ｅｒｒをさらに抑制できる。 In the embodiment described above, the HS layer 13 is also formed in the FWD region 1b. Therefore, when the FWD element is in the on state, it is possible to suppress the supply of holes from the second base layer 12b to the drift layer 11 even in the FWD region 1b. Therefore, recovery loss Err can be further reduced. However, there is a concern that by forming the HS layer 13 in the FWD region 1b, it becomes difficult for holes to be supplied from the second base layer 12b to the drift layer 11, resulting in an increase in the forward voltage Vf. Therefore, in this embodiment, the impurity concentration of the second HS layer 13b is further lowered than that of the first HS layer 13a. Thereby, in this embodiment, recovery loss Err can be further suppressed while suppressing an increase in forward voltage Vf.

（第３実施形態の変形例）
上記第３実施形態の変形例について説明する。上記第３実施形態において、第２ＨＳ層１３ｂは、不純物濃度が第１ＨＳ層１３ａ以上とされていてもよい。このような半導体装置としても、ＦＷＤ領域１ｂに第２ＨＳ層１３ｂが形成されていることにより、さらに、リカバリ損失Ｅｒｒの低減を図ることができる。 (Modified example of third embodiment)
A modification of the third embodiment will be described. In the third embodiment, the second HS layer 13b may have an impurity concentration higher than or equal to the first HS layer 13a. Even in such a semiconductor device, by forming the second HS layer 13b in the FWD region 1b, it is possible to further reduce the recovery loss Err.

（第４実施形態）
第４実施形態について説明する。本実施形態は、第３実施形態に対し、ＨＳ層１３の構成を変更したものである。その他に関しては、第３実施形態と同様であるため、ここでは説明を省略する。 Fourth Embodiment
A fourth embodiment will be described. In this embodiment, the configuration of the HS layer 13 is changed from that of the third embodiment. As the rest is the same as the third embodiment, the description will be omitted here.

本実施形態では、第１ＨＳ層１３ａおよび第２ＨＳ層１３ｂは、不純物濃度のピーク濃度が等しくされているが、図９に示されるように、第１ＨＳ層１３ａが第２ＨＳ層１３ｂよりも厚く形成されている。そして、本実施形態では、このように厚さが異なることにより、第２ＨＳ層１３ｂの不純物濃度が第１ＨＳ層１３ａの不純物濃度よりも低くされている。なお、本実施形態では、第２ＨＳ層１３ｂは、ベース層１２との境界が第１ＨＳ層１３ａとベース層１２との境界と等しくなる位置に形成されている。 In this embodiment, the first HS layer 13a and the second HS layer 13b have the same peak impurity concentration, but as shown in FIG. 9, the first HS layer 13a is formed thicker than the second HS layer 13b. ing. In this embodiment, the impurity concentration of the second HS layer 13b is lower than the impurity concentration of the first HS layer 13a due to the difference in thickness. In this embodiment, the second HS layer 13b is formed at a position where the boundary with the base layer 12 is equal to the boundary between the first HS layer 13a and the base layer 12.

このように、第１ＨＳ層１３ａを第２ＨＳ層１３ｂより厚くすることで第２ＨＳ層１３ｂの不純物濃度が第１ＨＳ層１３ａの不純物濃度より低くなるようにしても、上記第３実施形態と同様の効果を得ることができる。 In this way, even if the impurity concentration of the second HS layer 13b is made lower than the impurity concentration of the first HS layer 13a by making the first HS layer 13a thicker than the second HS layer 13b, the same effect as in the third embodiment can be obtained. can be obtained.

（第４実施形態の変形例）
上記第４実施形態の変形例について説明する。第４実施形態において、第２ＨＳ層１３ｂは、図１０に示されるように、ドリフト層１１との境界が第１ＨＳ層１３ａとドリフト層１１との境界と等しくなる位置に形成されていてもよい。 (Modified example of the fourth embodiment)
A modification of the fourth embodiment will be described. In the fourth embodiment, the second HS layer 13b may be formed at a position where the boundary with the drift layer 11 is equal to the boundary between the first HS layer 13a and the drift layer 11, as shown in FIG.

（第５実施形態）
第５実施形態について説明する。本実施形態は、第１実施形態に対し、半導体基板１０の一面１０ａにおける第３コンタクト領域１６ｃと第２ベース層１２ｂとの比率を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。 Fifth Embodiment
A fifth embodiment will be described. In this embodiment, the ratio of the third contact region 16c and the second base layer 12b on the surface 10a of the semiconductor substrate 10 is changed from that of the first embodiment. As the rest is similar to the first embodiment, the description will be omitted here.

本実施形態では、図１１に示されるように、各第３コンタクト領域１６ｃの幅は、第２コンタクト領域１６ｂの幅よりも狭くされている。そして、本実施形態では、第３コンタクト領域１６ｃと第２ベース層１２ｂのうち第３コンタクト領域１６ｃが形成されていない部分との面積比は、１：２となるように、第３コンタクト領域１６ｃの幅が調整されている。 In this embodiment, as shown in FIG. 11, the width of each third contact region 16c is narrower than the width of the second contact region 16b. In this embodiment, the width of the third contact region 16c is adjusted so that the area ratio between the third contact region 16c and the portion of the second base layer 12b where the third contact region 16c is not formed is 1:2.

以上説明した本実施形態では、第３コンタクト領域１６ｃの幅が第２コンタクト領域１６ｂの幅よりも狭くされている。このため、境界領域１ｃでは、ＦＷＤ領域１ｂよりも、単位面積当たりの高濃度Ｐ型層の形成面積やオーミック接触面積比が少なくなる。したがって、境界領域１ｃでは、さらに第２ベース層１２ｂに供給される正孔を低減でき、さらにリカバリ損失Ｅｒｒの低減を図ることができる。 In the embodiment described above, the width of the third contact region 16c is narrower than the width of the second contact region 16b. Therefore, in the boundary region 1c, the formation area of the high concentration P-type layer per unit area and the ohmic contact area ratio are smaller than in the FWD region 1b. Therefore, in the boundary region 1c, the number of holes supplied to the second base layer 12b can be further reduced, and the recovery loss Err can be further reduced.

（第５実施形態の変形例）
上記第５実施形態の変形例について説明する。上記第５実施形態において、図１２に示されるように、第３コンタクト領域１６ｃは形成されていなくてもよい。すなわち、境界領域１ｃでは、上部電極２０が第２ベース層１２ｂのみとショットキー接触されるようにしてもよい。 (Modification of the fifth embodiment)
A modification of the fifth embodiment will be described. In the fifth embodiment, the third contact region 16c may not be formed as shown in Fig. 12. That is, in the boundary region 1c, the upper electrode 20 may be in Schottky contact only with the second base layer 12b.

また、上記第５実施形態や第５実施形態の変形例のように、境界領域１ｃにおいて、ＦＷＤ領域１ｂよりも単位面積当たりの高濃度Ｐ型層の形成面積やオーミック接触面積比を少なくした場合には、この構成によっても境界領域１ｃで第２ベース層１２ｂに供給される正孔を低減できる。このため、境界領域１ｃには、ＨＳ層１３が形成されていなくてもよい。 In addition, as in the fifth embodiment and the modified example of the fifth embodiment, if the formation area of the high concentration P-type layer per unit area or the ohmic contact area ratio is made smaller in the boundary region 1c than in the FWD region 1b, this configuration can also reduce the number of holes supplied to the second base layer 12b in the boundary region 1c. Therefore, the HS layer 13 does not need to be formed in the boundary region 1c.

（第６実施形態）
第６実施形態について説明する。本実施形態は、第１実施形態に対し、ＦＷＤ領域１ｂにおける他面１０ｂ側の構成を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。 Sixth Embodiment
A sixth embodiment will be described. In this embodiment, the configuration of the other surface 10b side of the FWD region 1b is changed from that of the first embodiment. As the rest is the same as the first embodiment, the description will be omitted here.

本実施形態では、図１３および図１４に示されるように、ＦＷＤ領域１ｂでは、他面１０ｂ側において、カソード層２３内に部分的にＰ^＋型の不純物層にて構成される抑制層２５が形成されている。本実施形態では、抑制層２５は、トレンチ１４の長手方向に沿って複数本延設されていると共に、それぞれが等間隔に配置されている。なお、抑制層２５の不純物濃度については任意であるが、コレクタ層２２と同時に形成する場合、コレクタ層２２と同じ濃度となる。また、図１３中のＦＷＤ領域１ｂは、図１４中のXIII－XIII線に沿った断面にも相当している。 In this embodiment, as shown in Figures 13 and 14, in the FWD region 1b, on the other surface 10b side, suppression layers 25 made of P ⁺ type impurity layers are partially formed in the cathode layer 23. In this embodiment, a plurality of suppression layers 25 are provided extending along the longitudinal direction of the trench 14, and are arranged at equal intervals. The impurity concentration of the suppression layer 25 is arbitrary, but when the suppression layer 25 is formed simultaneously with the collector layer 22, the suppression layer 25 has the same concentration as the collector layer 22. The FWD region 1b in Figure 13 also corresponds to a cross section taken along the line XIII-XIII in Figure 14.

以上説明した本実施形態では、Ｎ型のカソード層２３内にＰ型の抑制層２５が形成されている。このため、ＦＷＤ素子がオン状態である際、上部電極２０から注入されたホールが抑制層２５に到達した場合には無効キャリアとすることができる。このため、さらにホールを低減することが可能になり、さらにリカバリ損失Ｅｒｒを低減することができる。 In the embodiment described above, a P-type suppression layer 25 is formed in an N-type cathode layer 23. Therefore, when the FWD element is in an on state, holes injected from the upper electrode 20 can be turned into ineffective carriers when they reach the suppression layer 25. This makes it possible to further reduce holes, and further reduce the recovery loss Err.

（第６実施形態の変形例）
上記第６実施形態の変形例について説明する。上記第６実施形態において、図１５Ａに示されるように、抑制層２５は、トレンチ１４の長手方向と交差する直交方向に延設されていてもよい。また、図１５Ｂに示されるように、抑制層２５は、カソード層２３内において点在するように形成されていてもよい。つまり、抑制層２５は、カソード層２３が格子状となるように形成されていてもよい。 (Modification of the sixth embodiment)
A modified example of the sixth embodiment will be described. In the sixth embodiment, as shown in Fig. 15A, the suppression layer 25 may be extended in a direction perpendicular to the longitudinal direction of the trench 14. Also, as shown in Fig. 15B, the suppression layer 25 may be formed so as to be scattered in the cathode layer 23. In other words, the suppression layer 25 may be formed so that the cathode layer 23 has a lattice shape.

さらに、上記第６実施形態において、境界領域１ｃは、半導体基板１０の他面１０ｂ側がカソード層２３とされ、当該カソード層２３内に抑制層２５が形成された構成とされていてもよい。 Furthermore, in the sixth embodiment, the boundary region 1c may be configured such that the other surface 10b side of the semiconductor substrate 10 is a cathode layer 23 and an inhibition layer 25 is formed within the cathode layer 23.

（第７実施形態）
第７実施形態について説明する。本実施形態は、第６実施形態に対し、抑制層２５の配置の仕方を変更したものである。その他に関しては、第６実施形態と同様であるため、ここでは説明を省略する。 (Seventh embodiment)
A seventh embodiment will be described. In this embodiment, the arrangement of the suppression layer 25 is changed from the sixth embodiment. Other aspects are the same as those in the sixth embodiment, so explanations will be omitted here.

本実施形態では、図１６に示されるように、ＦＷＤ領域１ｂでは、半導体基板１０の他面１０ｂにおいて、境界領域１ｃ側の外縁領域１ｄにおける単位面積当たりのカソード層２３の形成面積は、外縁領域１ｄの内縁側に位置する内縁領域１ｅにおける単位面積当たりのカソード層２３の形成面積より小さくされている。本実施形態では、外縁領域１ｄに抑制層２５が格子状に形成されることにより、外縁領域１ｄのカソード層２３の形成面積が内縁領域１ｅのカソード層２３の形成面積より小さくされている。さらに詳しくは、外縁領域１ｄのカソード層２３の形成面積は、内縁領域１ｅ側から境界領域１ｃ側に向かって徐々に小さくされている。 In this embodiment, as shown in FIG. 16, in the FWD region 1b, on the other surface 10b of the semiconductor substrate 10, the formation area per unit area of the cathode layer 23 in the outer edge region 1d on the boundary region 1c side is smaller than the formation area per unit area of the cathode layer 23 in the inner edge region 1e located on the inner edge side of the outer edge region 1d. In this embodiment, the suppression layer 25 is formed in a lattice shape in the outer edge region 1d, so that the formation area of the cathode layer 23 in the outer edge region 1d is smaller than the formation area of the cathode layer 23 in the inner edge region 1e. More specifically, the formation area of the cathode layer 23 in the outer edge region 1d is gradually reduced from the inner edge region 1e side toward the boundary region 1c side.

以上説明した本実施形態によれば、外縁領域１ｄにおける単位面積当たりのカソード層２３の形成面積は、内縁領域１ｅにおける単位面積当たりのカソード層２３の形成面積より小さくされている。このため、ＦＷＤ素子がオン状態である際、ＦＷＤ領域１ｂでは、外縁領域１ｄの方が内縁領域１ｅよりも電流密度が小さくなる。したがって、外縁領域１ｄにおける単位面積当たりのカソード層２３の形成面積が内縁領域１ｅにおける単位面積当たりのカソード層２３の形成面積以上とされている場合と比較して、ＦＷＤ素子がオン状態である際、境界領域１ｃおよびＩＧＢＴ領域１ａからＦＷＤ領域１ｂに正孔が流入することを抑制できる。したがって、さらにリカバリ損失Ｅｒｒを低減することができる。 According to the present embodiment described above, the formation area of the cathode layer 23 per unit area in the outer edge region 1d is smaller than the formation area of the cathode layer 23 per unit area in the inner edge region 1e. Therefore, when the FWD element is in the on state, the current density is smaller in the outer edge region 1d than in the inner edge region 1e in the FWD region 1b. Therefore, compared to the case where the formation area of the cathode layer 23 per unit area in the outer edge region 1d is equal to or larger than the formation area of the cathode layer 23 per unit area in the inner edge region 1e, when the FWD element is in the on state, it is possible to suppress the inflow of holes from the boundary region 1c and the IGBT region 1a into the FWD region 1b. Therefore, the recovery loss Err can be further reduced.

（第７実施形態の変形例）
上記第７実施形態の変形例について説明する。上記第７実施形態では、外縁領域１ｄに抑制層２５が格子状に形成されることにより、外縁領域１ｄのカソード層２３の形成面積が内縁領域１ｅのカソード層２３の形成面積より小さくされている例について説明した。しかしながら、上記第７実施形態では、外縁領域１ｄにおける単位面積当たりのカソード層２３の形成面積が、内縁領域１ｅにおける単位面積当たりのカソード層２３の形成面積より小さくなるのであれば、カソード層２３および抑制層２５の形状は適宜変更可能である。 (Modification of seventh embodiment)
A modification of the seventh embodiment will be described. In the seventh embodiment, the suppression layer 25 is formed in a lattice shape in the outer edge region 1d, so that the formation area of the cathode layer 23 in the outer edge region 1d is made smaller than the formation area of the cathode layer 23 in the inner edge region 1e. An example was explained. However, in the seventh embodiment, if the formation area of the cathode layer 23 per unit area in the outer edge region 1d is smaller than the formation area of the cathode layer 23 per unit area in the inner edge region 1e, the cathode layer 23 and The shape of the suppression layer 25 can be changed as appropriate.

（他の実施形態）
本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。 (Other embodiments)
Although the present disclosure has been described in accordance with embodiments, it is understood that the present disclosure is not limited to such embodiments or structures. The present disclosure also includes various modifications and equivalent modifications. In addition, various combinations and configurations, as well as other combinations and configurations that include only one, more, or fewer elements, are within the scope and scope of the present disclosure.

例えば、上記各実施形態において、第１導電型はＰ型とされ、第２導電型はＮ型とされていてもよい。 For example, in each of the above embodiments, the first conductivity type may be P-type and the second conductivity type may be N-type.

また、上記各実施形態において、ＦＷＤ領域１ｂと境界領域１ｃの第２ベース層１２ｂの不純物濃度は、異なった濃度とされていてもよい。 In addition, in each of the above embodiments, the impurity concentrations of the second base layer 12b in the FWD region 1b and the boundary region 1c may be different.

さらに、上記各実施形態において、ＩＧＢＴ領域１ａは、隣合うトレンチゲート構造の間の第１ベース層１２ａにエミッタ領域１５が形成されていない部分を備えるようにしてもよい。すなわち、ＩＧＢＴ領域１ａは、いわゆる間引き構造を備えるようにしてもよい。 Furthermore, in each of the embodiments described above, the IGBT region 1a may include a portion of the first base layer 12a between adjacent trench gate structures where the emitter region 15 is not formed. That is, the IGBT region 1a may have a so-called thinning structure.

また、上記各実施形態で示したＩＧＢＴ素子やＦＷＤ素子の素子構造は一例を示したに過ぎず、他の構造とすることもできる。例えば、上記各実施形態では、ＩＧＢＴ素子について、第１ベース層１２ａは、チャネル領域としてだけでなくボディ領域としても機能させるようにした例を説明したが、チャネル領域としてのみ機能する構成としてもよい。そして、第１ベース層１２ａの表層部に、第１ベース層１２ａよりも不純物濃度が高くされたボディ領域を形成するようにしてもよい。この場合、例えば、各トレンチゲート構造の間において、トレンチ１４に接するようにエミッタ領域１５を形成し、エミッタ領域１５を挟んでトレンチ１４と反対側、つまりトレンチ１４から離れた位置にＰ型のボディ領域を形成した構造としてもよい。そして、ボディ領域の表面が第１ベース層１２ａにおける第１コンタクト領域１６ａを構成するようにしてもよい。 Further, the element structures of the IGBT element and FWD element shown in each of the above embodiments are merely examples, and other structures may be used. For example, in each of the above embodiments, an example was explained in which the first base layer 12a functions not only as a channel region but also as a body region in the IGBT element, but it may be configured to function only as a channel region. . Then, a body region having a higher impurity concentration than the first base layer 12a may be formed in the surface layer portion of the first base layer 12a. In this case, for example, an emitter region 15 is formed between each trench gate structure so as to be in contact with the trench 14, and a P-type body is formed on the opposite side of the trench 14 with the emitter region 15 in between, that is, at a position away from the trench 14. It may also be a structure in which regions are formed. The surface of the body region may constitute the first contact region 16a in the first base layer 12a.

さらに、上記各実施形態を適宜組み合わせるようにしてもよい。例えば、上記第２実施形態を上記第３～第７実施形態に組み合わせ、境界領域１ｃのゲート電極１８は、ＩＧＢＴ領域１ａのゲート電極１８と同電位とされるようにしてもよい。また、上記第３、第４実施形態を上記第５～第７実施形態に組み合わせ、ＦＷＤ領域１ｂにもＨＳ層１３を形成するようにしてもよい。また、上記第５実施形態を上記第６、第７実施形態に組み合わせ、半導体基板１０の一面１０ａにおける第３コンタクト領域１６ｃと第２ベース層１２ｂとの面積比を変更するようにしてもよい。そして、上記各実施形態を組み合わせたもの同士をさらに組み合わせるようにしてもよい。 Furthermore, the above-mentioned embodiments may be appropriately combined. For example, the second embodiment may be combined with the third to seventh embodiments, and the gate electrode 18 in the boundary region 1c may be set to the same potential as the gate electrode 18 in the IGBT region 1a. The third and fourth embodiments may be combined with the fifth to seventh embodiments, and the HS layer 13 may also be formed in the FWD region 1b. The fifth embodiment may be combined with the sixth and seventh embodiments, and the area ratio between the third contact region 16c and the second base layer 12b on the surface 10a of the semiconductor substrate 10 may be changed. And, combinations of the above-mentioned embodiments may be further combined.

１ａＩＧＢＴ領域
１ｂＦＷＤ領域
１ｃ境界領域
１０半導体基板
１１ドリフト層
１２ベース層
１３ＨＳ層（ホールストッパ層）
２２コレクタ層
２３カソード層 1a IGBT region 1b FWD region 1c boundary region 10 semiconductor substrate 11 drift layer 12 base layer 13 HS layer (hole stopper layer)
22 Collector layer 23 Cathode layer

Claims

A semiconductor device in which an IGBT region (1a) having an IGBT element and an FWD region (1b) having an FWD element are formed on a common semiconductor substrate (10),
It has the IGBT region, the FWD region, and a boundary region (1c) formed between the IGBT region and the FWD region, and a drift layer (11) of the first conductivity type, and a boundary region (1c) formed between the IGBT region and the FWD region. a second conductivity type base layer (12) formed in the surface layer portion; and a second conductivity type collector layer (22) formed on the side of the drift layer opposite to the base layer side in the IGBT region. and a first conductivity type cathode layer (23) formed on the side of the drift layer opposite to the base layer side in the FWD region, and the surface on the base layer side is covered with one surface (10a). and the semiconductor substrate whose other surface (10b) is the surface on the side of the collector layer and the cathode layer;
A gate insulating film is formed in a plurality of trenches (14) formed in the IGBT region, the FWD region, and the boundary region, each having a longitudinal direction in one direction and being formed deeper than the base layer to reach the drift layer. (17) and a trench gate structure in which a gate electrode (18) is arranged;
a first conductivity type emitter region (15) formed in a surface layer portion of the base layer in the IGBT region in contact with the trench;
an upper electrode (20) electrically connected to the emitter region and the base layer;
a lower electrode (23) electrically connected to the collector layer and the cathode layer,
In the boundary region, a first conductivity type hole stopper layer (13) having an impurity concentration higher than that of the drift layer is formed in a portion located between the base layer and the drift layer ;
In the FWD region, the hole stopper layer is formed in a portion located between the base layer and the drift layer,
In the semiconductor device , the hole stopper layer formed in the FWD region has a lower impurity concentration than the hole stopper layer formed in the boundary region .

2. The semiconductor device according to claim 1 , wherein the hole stopper layer formed in the boundary region has an impurity concentration higher than that of a portion of the base layer formed in the FWD region.

The base layer has a portion formed in the IGBT region as a first base layer (12a), and a portion formed in the FWD region and the boundary region as a second base layer (12b). 3. The semiconductor device according to claim 1, wherein the impurity concentration of the layer is lower than the impurity concentration of the first base layer.

In the FWD region and the boundary region, contact regions (16b, 16c) of a second conductivity type, which have an impurity concentration higher than that of the second base layer, are partially formed in a surface layer portion of the second base layer. and
4. The semiconductor device according to claim 3 , wherein on one surface of the semiconductor substrate, a formation area of the contact region per unit area in the boundary region is smaller than a formation area of the contact region per unit area in the FWD region. .

5. The semiconductor device according to claim 1 , wherein in the FWD region, a second conductivity type suppression layer (25) is formed in the cathode layer.

6. The semiconductor device according to claim 5, wherein, in the FWD region, on the other surface of the semiconductor substrate, a formation area per unit area of the cathode layer in an outer edge region (1d) on the boundary region side is smaller than a formation area per unit area of the cathode layer in an inner edge region (1e) located on the inner edge side of the outer edge region.