JP7428392B2

JP7428392B2 - 演算回路、演算装置、方法、及びプログラム

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Publication number: JP7428392B2
Application number: JP2021113691A
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Inventors: 直樹樋渡
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Description

本開示は、演算回路、演算装置、方法、及びプログラムに関し、特に、第１演算処理の結果を第２演算処理で使用する場合に処理時間を短縮することが可能な演算回路、演算装置、方法、及びプログラムに関する。

演算処理を実行する回路としてＦＰＧＡ（Field Programmable Gate Array）が知られている。ＦＰＧＡには複数の演算回路が含まれ、複数の演算回路と単一の外部メモリとが接続されるものが有る。そして、複数の演算回路のうちの第１演算処理の結果を第２演算処理で使用し、第２演算処理の結果を第３演算処理で使用するというような演算処理の方法が知られている。すなわち、シリーズに逐次処理する演算処理の方法が知られている。

特許文献１の００２６段落には、「ＡＳＩＣは、外部デバイスとの接続のＩ／Ｆ（インターフェイス）を行うイーサネットＩ／ＦとＵＳＢＩ／Ｆ、イーサネットＩ／Ｆ用のリードＤＭＡＣ（Direct Memory Access Controller：ＤＭＡコントローラ）とライトＤＭＡＣ、ＵＳＢＩ／Ｆ用の２つのリードＤＭＡＣとライトＤＭＡＣ、アービタ及びＰＣＩｅインターフェイスであるＰＣＩｅエンドポイント等を備えており、外部デバイスとのインターフェイス処理を行う。」と記載されている。また、特許文献１の００２８段落には、「メインメモリ上に保存されている出力データをリードＤＭＡＣによって、ＰＣＩｅエンドポイントからアービタを経由してＵＳＢＩ／Ｆにデータ転送を行って、ＵＳＢＩ／ＦによりＵＳＢ上に出力し、ＵＳＢからのデータ受信においては、ＵＳＢＩ／Ｆにより受信したデータをライトＤＭＡＣによって、アービタを経由してメインメモリにライトする。」と記載されている。特許文献１には、シリーズに逐次処理する演算処理において処理時間を短縮することは記載されていない。

特開２０１０－２１１３４９号公報

上記のとおり、特許文献１には、シリーズに逐次処理する演算処理において処理時間を短縮することは記載されておらず、処理時間を短縮する回路等が所望されていた。

本開示の目的は、上述した課題を解決する演算回路、演算装置、方法、及びプログラムを提供することにある。

本開示に係る演算回路は、
別の演算回路が第１データを演算処理した結果得られた第２データであって外部メモリに保存された前記第２データを前記外部メモリから読出し、前記第２データを演算処理部に転送するＤＭＡ読出し制御部と、
前記第２データを演算処理して第３データを出力する前記演算処理部と、
前記第３データを前記外部メモリに書込むＤＭＡ書込み制御部と、
前記別の演算回路から前記第２データの書込みが完了した旨を示す書込完了通知を取得した後に、前記外部メモリから前記第２データを読出すように前記ＤＭＡ読出し制御部を制御するＤＭＡ転送制御部と、
を備える。

本開示に係る演算装置は、
第１データを演算処理し、演算処理した後の第２データを出力する第１演算回路と、
前記第２データを演算処理し、演算処理した後の第３データを出力する第２演算回路と、
を備え、
前記第１演算回路は、
外部メモリから前記第１データを読出し、前記第１データを第１演算処理部に転送する第１ＤＭＡ読出し制御部と、
前記第１データを演算処理して前記第２データを出力する前記第１演算処理部と、
前記第２データを前記外部メモリに書込む第１ＤＭＡ書込み制御部と、
前記第１データの読出しタイミングを制御する第１ＤＭＡ転送制御部と、を有し、
前記第２演算回路は、
前記外部メモリから前記第２データを読出し、前記第２データを第２演算処理部に転送する第２ＤＭＡ読出し制御部と、
前記第２データを演算処理して前記第３データを出力する前記第２演算処理部と、
前記第３データを前記外部メモリに書込む第２ＤＭＡ書込み制御部と、
前記第１ＤＭＡ書込み制御部から前記第２データの書込みが完了した旨を示す書込完了通知を取得した後に、前記外部メモリから前記第２データを読出すように前記第２ＤＭＡ読出し制御部を制御する第２ＤＭＡ転送制御部と、を有する。

本開示に係る方法は、
別の演算回路が第１データを演算処理した結果得られた第２データであって外部メモリに保存された前記第２データを前記外部メモリから読出し、前記第２データを演算処理部に転送することと、
前記第２データを演算処理して第３データを出力することと、
前記第３データを前記外部メモリに書込むことと、
前記別の演算回路から前記第２データの書込みが完了した旨を示す書込完了通知を取得した後に、前記外部メモリから前記第２データを読出すことと、
を備える。

本開示に係るプログラムは、
別の演算回路が第１データを演算処理した結果得られた第２データであって外部メモリに保存された前記第２データを前記外部メモリから読出し、前記第２データを演算処理部に転送することと、
前記第２データを演算処理して第３データを出力することと、
前記第３データを前記外部メモリに書込むことと、
前記別の演算回路から前記第２データの書込みが完了した旨を示す書込完了通知を取得した後に、前記外部メモリから前記第２データを読出すことと、
をコンピュータに実行させる。

本開示によれば、第１演算処理の結果を第２演算処理で使用する場合に処理時間を短縮することが可能な演算回路、演算装置、方法、及びプログラムを提供することができる。

実施の形態１に係る演算回路を例示するブロック図である。実施の形態１に係る演算装置を例示するブロック図である。実施の形態１に係る演算装置の動作を例示するフローチャートである。実施の形態２に係る演算装置を例示するブロック図である。実施の形態２の比較例に係る演算装置を例示するブロック図である。実施の形態２の比較例に係る演算装置の動作を例示するフローチャートである。

以下、図面を参照して本発明の実施の形態について説明する。各図面において、同一又は対応する要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明を省略する。

［実施の形態１］
＜構成＞
図１は、実施の形態１に係る演算回路を例示するブロック図である。
図１は、例えば、ＦＰＧＡ（Field Programmable Gate Array）内部に実装された演算回路を示す。

図１に示すように、実施の形態１に係る演算回路１２は、単一の外部メモリに接続されている。また、別の演算回路１１も、単一の外部メモリに接続されている。演算回路１２と別の演算回路１１は、例えば、ＦＰＧＡの中のそれぞれ１つの演算回路である。演算回路１２と別の演算回路１１は同様な構成であるので、ここでは、演算回路１２について説明し、別の演算回路１１の説明は省略する。

演算回路１２は、ＤＭＡ読出し制御部１２１と演算処理部と１２２とＤＭＡ書込み制御部１２３とＤＭＡ転送制御部１２４とを備える。ＤＭＡ（Direct Memory Access）は、ダイレクトメモリーアクセスの略である。なお、別の演算回路を第１演算回路と称し、演算回路を第２演算回路と称することもある。また、ＤＭＡ読出し制御部をダイレクトメモリリードコントローラと称し、ＤＭＡ書込み制御部をダイレクトメモリライトコントローラと称することもある。

ＤＭＡ読出し制御部１２１は、別の演算回路１１が第１データを演算処理した結果得られた第２データであって外部メモリに保存された該第２データを外部メモリから読出す。ＤＭＡ読出し制御部１２１は、読み出した第２データを演算処理部１２２に転送する。

演算処理部１２２は、外部メモリから読み出した第２データを演算処理して第３データを出力する。

ＤＭＡ書込み制御部１２３は、演算処理部１２２が出力した第３データを外部メモリに書込む。

ここで、実施の形態１では、別の演算回路１１の演算処理の結果を演算回路１２の演算処理で使用する。具体的には、演算回路１２の演算処理部１２２は、別の演算回路１１の演算処理部１１２が演算処理した結果であって単一の外部メモリに保存された（書込まれた）第２データを演算処理する。従って、ＤＭＡ読出し制御部１２１が第２データを読出す際に、該第２データが別の演算回路１１のＤＭＡ書込み制御部１１３によって既に外部メモリに保存されていなければならない。一般的に、演算回路１２のＤＭＡ読出し制御部１２１は、このような動作を行うため、別の演算回路１１のＤＭＡ書込み制御部１１３による外部メモリへの転送及び書込み処理を待ち合わせる必要がある。このため、実施の形態１とは異なる方法では、例えば、第２データの外部メモリへの転送処理及び書込み処理が完了するタイミングを見計らって、任意のウェイト（時間）を入れて第２データの読出し開始タイミングを調整する方法を採用している。しかしながら、このような方法では、第２データの書込み完了時刻と第２データの読出し開始時刻との間に待ち時間が存在することになり、処理時間が増加してしまう。

そこで、実施の形態１では、別の演算回路１１から、第２データの外部メモリへの書込みが完了した旨を示す書込完了通知を演算回路１２のＤＭＡ転送制御部１２４に出力するような構成とした。これにより、実施の形態１に係る演算回路１２のＤＭＡ転送制御部１２４は、別の演算回路１１から、第２データの外部メモリへの書込みが完了した旨を示す書込完了通知を取得した後に、即座に外部メモリから第２データを読出すようにＤＭＡ読出し制御部１２１を制御する。

すなわち、ＤＭＡ転送制御部１２４は、書込完了通知を取得した後、所定の期間内に外部メモリから第２データを読出すようにＤＭＡ読出し制御部１２１を制御する。

＜効果＞
実施の形態１に係る演算回路１２は、第２データの書込完了通知を取得した後、即座に外部メモリから第２データを読出すことができる。これにより、第２データの書き込み完了時刻と第２データの読出し開始時刻との間に余分な待ち時間が無くなる。

その結果、第１演算処理の結果を第２演算処理で使用する場合に処理時間を短縮することが可能な演算回路、演算装置、方法、及びプログラムを提供することができる。

＜詳細な構成＞
実施の形態１の詳細な構成について説明する。
この例では、第１演算回路１１と第２演算回路１２が単一の外部メモリと接続され、第１演算回路の演算結果を第２演算回路が使用する場合を例に挙げて説明する。

図２は、実施の形態１に係る演算装置を例示するブロック図である。
図２は、第１演算回路と第２演算回路とを有する演算装置の詳細な構成を示す。
第１演算回路と第２演算回路は、例えば、ＦＰＧＡを構成する回路である。すなわち、図２は、ＦＰＧＡ内部の演算回路のブロックである。

図２に示す「Arb」はアービタ（Arbiter）を示し、図２に示す「M」はマスタ(Master)を示し、図２に示す「S」はスレーブ（Slave）を示す。マスタにはリードマスタ（Read Master）とライトマスタ（Write Master）があり、スレーブにはリードスレーブ（Read Slave）とライトスレーブ（Write Slave）がある。

図２に示すように、実施の形態１に係る演算装置１０は、第１データを演算処理し演算処理した後の第２データを出力する第１演算回路１１と、第２データを演算処理し演算処理した後の第３データを出力する第２演算回路１２と、を備える。第１演算回路１１と第２演算回路１２は、同様な機能を有し、同様な動作をすることが可能である。

図２に示された第１演算回路は、図１に示された別の演算回路に相当し、図２に示された第２演算回路は、図１に示された演算回路に相当する。また、複数の演算回路によって、例えば、ＦＰＧＡが構成される。よって、演算装置１０は、例えば、複数の演算回路を有するＦＰＧＡを搭載した装置である。

第１演算回路１１は、第１ＤＭＡ読出し制御部１１１と第１演算処理部１１２と第１ＤＭＡ書込み制御部１１３と第１ＤＭＡ転送制御部１１４とを有する。

第１ＤＭＡ読出し制御部１１１は、外部メモリから第１データを読出し、第１データを第１演算処理部１１２に転送する。第１演算処理部１１２は、第１データを演算処理して第２データを出力する。第１ＤＭＡ書込み制御部１１３は、第２データを外部メモリに書込む。

第１ＤＭＡ転送制御部１１４は、第１ＤＭＡ読出し制御部１１１を制御して第１データの読出しタイミングを制御する。また、第１ＤＭＡ転送制御部１１４は、第１ＤＭＡ書込み制御部１１３を制御して第２データの書込みタイミングを制御する。

第２演算回路１２は、第２ＤＭＡ読出し制御部１２１と第２演算処理部１２２と第２ＤＭＡ書込み制御部１２３と第２ＤＭＡ転送制御部１２４とを有する。

第２ＤＭＡ読出し制御部１２１は、外部メモリから第２データを読出し、第２データを第２演算処理部１２２に転送する。第２演算処理部１２２は、第２データを演算処理して第３データを出力する。第２ＤＭＡ書込み制御部１２３は、第３データを外部メモリに書込む。

第２ＤＭＡ転送制御部１２４は、第２ＤＭＡ読出し制御部１２１が第２データを外部メモリから読出す際の処理時間が増加しないように、読出しタイミングを制御する。具体的には、第２ＤＭＡ転送制御部１２４は、第１演算回路１１の第１ＤＭＡ書込み制御部１１３から第２データの書込みが完了した旨を示す書込完了通知を取得した後に、外部メモリから第２データを読出すように第２ＤＭＡ読出し制御部１２１を制御する。また、第２ＤＭＡ転送制御部１２４は、第２ＤＭＡ書込み制御部１２３を制御して第３データの書込みタイミングを制御する。

第２ＤＭＡ転送制御部１２４は、第２データを外部メモリから読出す読出し処理を、一旦停止し、書込完了通知を取得した場合、読出し処理を再開するように第２ＤＭＡ読出し制御部１２１を制御してもよい。

また、第２ＤＭＡ転送制御部１２４は、読出し処理を停止するため、第２ＤＭＡ読出し制御部１２１へのアクセスに対してＡｃｋ又はＲｅａｄｙを返さないようにしてもよい。Ａｃｋ又はＲｅａｄｙを返さないことにより、読出し処理が停止する。第２ＤＭＡ転送制御部１２４は、その後、書込完了通知を取得した場合に読出し処理を再開するため、第２ＤＭＡ読出し制御部１２１へのアクセスに対してＡｃｋ又はＲｅａｄｙを返してもよい。

第２ＤＭＡ読出し制御部１２１は、読出し動作用ポインタ情報に従って、第２データの外部メモリからの読出し処理（転送処理）を制御してもよい。第２ＤＭＡ書込み制御部１２３は、書込み動作用ポインタ情報に従って、第３データの外部メモリへの書込み処理（転送処理）を制御してもよい。

第２演算回路１２は、ポインタ情報に従って動作するようにするため、読出し動作用ポインタ情報を記憶する第２読出しディスクリプタメモリ１２５と、書込み動作用ポインタ情報を記憶する第２書込みディスクリプタメモリ１２６と、をさらに備えてもよい。このとき、第２ＤＭＡ読出し制御部１２１は、読出し動作用ポインタ情報に基づいて動作し、第２ＤＭＡ書込み制御部１２３は、書込み動作用ポインタ情報に基づいて動作する。

第１演算回路１１は第２演算回路１２と同様な機能を有する。よって、第１演算回路１１は、読出し動作用ポインタ情報を記憶する第１読出しディスクリプタメモリ１１５と、書込み動作用ポインタ情報を記憶する第１書込みディスクリプタメモリ１１６と、をさらに備えてもよい。このとき、第１ＤＭＡ読出し制御部１１１は、読出し動作用ポインタ情報に基づいて動作し、第１ＤＭＡ書込み制御部１１３は、書込み動作用ポインタ情報に基づいて動作する。

読出し動作用ポインタ情報の第１読出しディスクリプタメモリ１１５及び第２読出しディスクリプタメモリ１２５への記憶（格納）は、ソフトウェア（Ｓ／Ｗ）によって実行されてもよい。また、書込み動作用ポインタ情報の第１書込みディスクリプタメモリ１１６及び第２書込みディスクリプタメモリ１２６への記憶（格納）は、ソフトウェア（Ｓ／Ｗ）によって実行されてもよい。

ソフトウェアは、第１演算回路１１の第１書込みディスクリプタメモリ１１６に、外部メモリへのポインタ情報を登録（保存、格納）し、その後、第１ＤＭＡ転送制御部１１４へのポインタ情報を登録し、第２演算回路１２の第２読出しディスクリプタメモリ１２５に、第２ＤＭＡ転送制御部１２４へのポインタ情報を登録し、その後、外部メモリへのポインタ情報を登録する。ソフトウェアの上記に示したような登録の手順を手順１と称することにする。

実施の形態１では、上記の手順１で各ディスクリプタメモリにポインタ情報を登録する。これにより、仮に第２演算回路１２の第２読出しディスクリプタメモリ１２５に、第１演算回路１１の第１書込みディスクリプタメモリ１１６よりも早くポインタ情報が格納されたとしても、第２演算回路１２の第２ＤＭＡ読出し制御部１２１は、第１演算回路１１の第１ＤＭＡ書込み制御部１１３の転送処理が終わるまで停止した状態となる。このため、第２演算回路１２の第２ＤＭＡ読出し制御部１２１は、転送処理完了後、即時に読出し処理を開始することができる。

なお、ソフトウェア（Ｓ／Ｗ）は、第１ＤＭＡ読出し制御部１１１の動作のためのポインタ情報を、予め第１読出しディスクリプタメモリ１１５に格納しておく。また、ソフトウェア（Ｓ／Ｗ）は、第１ＤＭＡ書込み制御部１１３の動作のためのポインタ情報を、予め第１書込みディスクリプタメモリ１１６に格納しておく。

また、外部メモリ、第１ＤＭＡ読出し制御部１１１、第１ＤＭＡ書込み制御部１１３、第１演算処理部１１２、及びソフトウェア（Ｓ／Ｗ）との間の各種接続は、ＡＸＩ４（Advanced eXtensible Interface 4）等のマスタースレーブ制御で動作するインターフェイス（Ｉ／Ｆ）を使用することが望ましい。

実施の形態１に係る演算装置１０は、第２データの書込完了通知を取得した後、即座に外部メモリから第２データを読出すことができる。これにより、第２データの書き込み完了時刻と第２データの読出し開始時刻との間に余分な待ち時間が無くなる。

＜動作＞
実施の形態１に係る演算装置の動作について、第１演算回路１１の演算結果（外部メモリに書込んだ結果）を、第２演算回路１２が使用する場合を例に挙げて説明する。
図３は、実施の形態１に係る演算装置の動作を例示するフローチャートである。
図３に示すステップＳ１０１からステップＳ１０５は、ソフトウェアの動作を示す。図３に示すステップＳ２０１からステップＳ２０８は、ハードウェアの動作を示す。

ソフトウェアの動作について説明する。
図３に示すように、先ず、第２演算回路１２の第２読出しディスクリプタメモリ１２５に、第１演算回路１１の第１ＤＭＡ転送制御部１１４へのポインタ情報を格納する（ステップＳ１０１）。

第１演算回路１１の第１読出しディスクリプタメモリ１１５に外部メモリへのポインタ情報を格納する（ステップＳ１０２）。

第１演算回路１１の第１書込みディスクリプタメモリ１１６に第２演算回路１２の第２ＤＭＡ転送制御部１２４へのポインタ情報を格納する（ステップＳ１０３）。

第２演算回路１２の第２読出しディスクリプタメモリ１２５に外部メモリへのポインタ情報を格納する（ステップＳ１０４）。

第２演算回路１２の第２書込みディスクリプタメモリ１２６に外部メモリへのポインタ情報を格納する（ステップＳ１０５）。

ハードウェアの動作について説明する。
図３に示すように、先ず、第２演算回路１２が読出し処理を停止する（ステップＳ２０１）。具体的には、第２演算回路１２の第２ＤＭＡ読出し制御部１２１のリードマスタＭが第２演算回路１２の第２ＤＭＡ転送制御部１２４の読出しスレーブＳにアクセスする。これにより、第２演算回路１２の読出し処理を停止させておく。

ステップＳ１０２に基づいて、第１演算回路１１が外部メモリに第１データの読出し処理を実行する（ステップＳ２０２）。

第１演算回路１１が第１データを使用した演算処理を実行する（ステップＳ２０３）。

第１演算回路１１が演算結果（第２データ）の外部メモリへの書込み処理を実行する（ステップＳ２０４）。

ステップＳ１０４に基づいて、第２演算回路１２がステップＳ２０１で停止していた読出し処理を再開する（ステップＳ２０５）。具体的には、第２演算回路１２の第２ＤＭＡ転送制御部１２４の書込み用のスレーブＳにアクセスすることにより、第２演算回路１２はステップＳ２０１で停止していた読出し処理を再開する。

第２演算回路１２が外部メモリに第２データの読出し処理を実行する（ステップＳ２０６）。

第２演算回路１２が第２データを使用した演算処理を実行する（ステップＳ２０７）。

第２演算回路１２が演算結果（第３データ）の外部メモリへの書込み処理を実行する（ステップＳ２０８）。

実施の形態１では、ステップＳ２０１において、第２演算回路１２の第２ＤＭＡ読出し制御部１２１のリードマスタＭが第２演算回路１２の第２ＤＭＡ転送制御部１２４の読出しスレーブＳにアクセスすることで読出し処理を停止させておく。その後、ステップＳ２０４において、第１演算回路１１の演算結果の外部メモリへの書き込み（Ｗｒｉｔｅ）が完了した直後に、ステップＳ２０５において第２演算回路１２の第２ＤＭＡ転送制御部１２４の書込み用のスレーブＳにアクセスすることにより、第２演算回路１２はステップＳ２０１で停止していた読出し処理を再開する。このような動作により、第１演算回路１１の処理から第２演算回路１２の処理を待たせることなく連続で処理することができる。

［実施の形態２］
図４は、実施の形態２に係る演算装置を例示するブロック図である。
図４に示すように、実施の形態２に係る演算装置２０は、実施の形態１に係る演算装置１０と比べて、演算回路を３つ以上有する点が異なる。すなわち、演算装置２０は、第１演算回路１１、第２演算回路１２、・・・、第Ｎ演算回路を有する。ただし、Ｎは３以上の整数である。

図４に示すように、第１ＤＭＡ転送制御部１１４は２つのスレーブＳを有し、１つ目のスレーブＳには第１演算回路１１内の第１ＤＭＡ読出し制御部のリードマスタＭが接続される。また、第１ＤＭＡ転送制御部１１４の２つ目のスレーブＳには第１演算回路１１の第１ＤＭＡ書込み制御部１１３のライトマスタＭ、第２演算回路１２の第２ＤＭＡ書込み制御部１２３のライトマスタＭ、及び、第Ｎ演算回路内のＤＭＡ書込み制御部のライトマスタＭが接続される。演算装置２０内の各ＤＭＡ転送制御部の１つ目のスレーブＳには同一の演算回路内のＤＭＡ読出し制御部のリードマスタＭが接続され、２つ目のスレーブＳには同一の演算回路内のＤＭＡ書込み制御部のライトマスタＭ、及び、その他の演算回路内のＤＭＡ書込み制御部のライトマスタＭが接続される。

通常のマスタとスレーブ動作は、マスタの指令に対してスレーブがＡｃｋやＲｅａｄｙを返すことで１つの動作（処理）が完了する。

実施の形態１及び実施の形態２では、ＤＭＡ転送制御部のＤＭＡ読出しスレーブＳにアクセスが有った場合、読出し処理の完了後にＡｃｋやＲｅａｄｙを返さず、ＤＭＡ書込みスレーブＳにアクセスが有った場合、ＡｃｋやＲｅａｄｙを返すようにする。

また、実施の形態１及び実施の形態２では、読出しディスクリプタメモリ及び書込みディスクリプタメモリに、外部メモリ宛のポインタ情報に加えてＤＭＡ転送制御部宛のポインタ情報を間に登録する。これにより、ソフトウェア（Ｓ／Ｗ）は処理タイミングを調整するためのウェイト処理を実行することなくポインタ情報を格納することができ、全体の処理時間を短縮することができる。

［比較例］
＜構成＞
図５は、実施の形態２の比較例に係る演算装置を例示するブロック図である。

図５に示すように、実施の形態２の比較例に係る演算装置５０は、各演算回路内にＤＭＡ転送制御部が実装されていない点が異なる。

演算装置５０の第１演算回路５１は、単一の外部メモリから読み出し用のＤＭＡコントローラである第１ＤＭＡ読出し制御部５１１を介して、第１演算処理部５１２に入力データを転送する。その後、第１演算回路５１の第１演算処理部５１２は、演算処理結果を書き込み用のＤＭＡコントローラである第１ＤＭＡ書込み制御部５１３を介して、再び外部メモリに転送する。

第１ＤＭＡ読出し制御部５１１は第１読出しディスクリプタメモリ５１５と接続され、第１読出しディスクリプタメモリ５１５に格納されたポインタ情報に従い動作する。同様に、第１ＤＭＡ書込み制御部５１３は第１書込みディスクリプタメモリ５１６と接続され、第１書込みディスクリプタメモリ５１６に格納されたポインタ情報に従い動作する。

演算装置５０は、ＤＭＡ転送制御部が実装されていない。このため、演算装置５０は、第１演算回路の演算結果の外部メモリへの書込み処理が完了するタイミングを見計らって、任意のウェイトを入れて読出し開始タイミングを調整する必要がある。よって、演算装置５０は、第１演算回路５１の演算結果の外部メモリへの書き込みが完了した直後に、第２演算回路５２が外部メモリから第１演算回路の演算結果を読出すことが難しい。

その結果、第１演算処理の結果を第２演算処理で使用する場合に処理時間を短縮することが可能な演算回路、演算装置、方法、及びプログラムを提供することは難しい。

＜動作＞
図６は、実施の形態２の比較例に係る演算装置の動作を例示するフローチャートである。

ソフトウェアの動作について説明する。
図６に示すように、先ず、第１演算回路５１の第１読出しディスクリプタメモリ５１５に外部メモリへのポインタ情報を格納する（ステップＳ３０１）。

第１演算回路５１の第１書込みディスクリプタメモリ５１６に外部メモリへのポインタ情報を格納する（ステップＳ３０２）。

ウェイト処理（Wait処理）を実行する（ステップＳ３０３）。

第２演算回路５２の第２読出しディスクリプタメモリ５２５に外部メモリへのポインタ情報を格納する（ステップＳ３０４）。

第２演算回路１２の第２書込みディスクリプタメモリ５２６に外部メモリへのポインタ情報を格納する（ステップＳ３０５）。

ハードウェアの動作について説明する。
図６に示すように、先ず、ステップＳ３０１に基づいて、第１演算回路５１の外部メモリへの読出し処理を実行する（ステップＳ４０１）。

第１演算回路５１の演算処理を実行する（ステップＳ４０２）。

ステップＳ３０２に基づいて、第１演算回路５１の外部メモリへの書込み処理を実行する（ステップＳ４０３）。

ステップＳ３０４に基づいて、第２演算回路５２の外部メモリへの読出し処理を実行する（ステップＳ４０４）。

第２演算回路５２の演算処理を実行する（ステップＳ４０５）。

ステップＳ３０５に基づいて、第２演算回路５２の外部メモリへの書込み処理を実行する（ステップＳ４０６）。

比較例に係る演算装置５０では、ステップＳ３０３のように、ウェイト処理（Wait処理）を実行する必要がある。これにより、演算装置５０は、第１演算回路５１の演算結果の外部メモリへの書き込みが完了した直後に、第２演算回路５２が外部メモリから第１演算回路５１の演算結果を読出すことが難しい。

尚、上記の実施の形態では、本発明をハードウェアの構成として説明したが、本発明はこれに限定されるものではない。本発明は、各構成要素の処理を、ＣＰＵ（Central Processing Unit）にコンピュータプログラムを実行させることにより実現することも可能である。

上記の実施の形態において、プログラムは、様々なタイプの非一時的なコンピュータ可読媒体（non-transitory computer readable medium）を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実態のある記録媒体(tangible storage medium)を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（具体的にはフレキシブルディスク、磁気テープ、ハードディスクドライブ）、光磁気記録媒体（具体的には光磁気ディスク）、ＣＤ－ＲＯＭ（Read Only Memory）、ＣＤ－Ｒ、ＣＤ－Ｒ／Ｗ、半導体メモリ（具体的には、マスクＲＯＭ、ＰＲＯＭ（Programmable ROM）、ＥＰＲＯＭ(Erasable PROM)）、フラッシュＲＯＭ、ＲＡＭ(Random Access Memory)を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体（transitory computer readable medium）によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。

さらに、動作は特定の順序で描かれているが、これは、望ましい結果を達成するために、そのような動作が示された特定の順序または連続した順序で実行されること、または示されたすべての動作が実行されることを要求するものとして理解されるべきではない。特定の状況では、マルチタスクと並列処理が有利な場合がある。同様に、いくつかの特定の実施の形態の詳細が上記の議論に含まれているが、これらは本開示の範囲に対する制限としてではなく、特定の実施の形態に特有の特徴の説明として解釈されるべきである。別個の実施の形態の文脈で説明される特定の特徴は、単一の実施の形態に組み合わせて実装されてもよい。逆に、単一の実施の形態の文脈で説明される様々な特徴は、複数の実施の形態で別々にまたは任意の適切な組み合わせで実装されてもよい。

以上、実施の形態を参照して本願発明を説明したが、本願発明は上記によって限定されるものではない。本願発明の構成や詳細には、発明のスコープ内で当業者が理解し得る様々な変更をすることができる。

尚、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。

１０、２０、５０…演算装置
１１、５１…第１演算回路、別の演算回路
１１１、５１１…第１ＤＭＡ読出し制御部
１１２、５１２…第１演算処理部
１１３、５１３…第１ＤＭＡ書込み制御部
１１４…第１ＤＭＡ転送制御部
１１５、５１５…第１読出しディスクリプタメモリ
１１６、５１６…第１書込みディスクリプタメモリ
１２、５２…第２演算回路、演算回路
１２１、５２１…第２ＤＭＡ読出し制御部
１２２、５２２…第２演算処理部
１２３、５２３…第２ＤＭＡ書込み制御部
１２４…第２ＤＭＡ転送制御部
１２５、５２５…第２読出しディスクリプタメモリ
１２６、５２６…第２書込みディスクリプタメモリ

Claims

別の演算回路が第１データを演算処理した結果得られた第２データであって外部メモリに保存された前記第２データを前記外部メモリから読出し、前記第２データを演算処理部に転送するＤＭＡ読出し制御部と、
前記第２データを演算処理して第３データを出力する前記演算処理部と、
前記第３データを前記外部メモリに書込むＤＭＡ書込み制御部と、
前記別の演算回路から前記第２データの書込みが完了した旨を示す書込完了通知を取得した後に、前記外部メモリから前記第２データを読出すように前記ＤＭＡ読出し制御部を制御するＤＭＡ転送制御部と、
を備え、
前記ＤＭＡ転送制御部は、
前記第２データを前記外部メモリから読出す読出し処理を停止し、
前記書込完了通知を取得した場合、前記読出し処理を再開するように前記ＤＭＡ読出し制御部を制御し、
前記ＤＭＡ転送制御部は、
前記読出し処理を停止するため、前記ＤＭＡ読出し制御部へのアクセスに対してＡｃｋ又はＲｅａｄｙを返さず、
前記書込完了通知を取得した場合に前記読出し処理を再開するため、前記ＤＭＡ読出し制御部へのアクセスに対して前記Ａｃｋ又は前記Ｒｅａｄｙを返す、
ように前記ＤＭＡ読出し制御部を制御する、
演算回路。
前記ＤＭＡ転送制御部は、前記書込完了通知を取得した後、所定の期間内に前記外部メモリから前記第２データを読出すように制御する、
請求項１に記載の演算回路。
読出し動作用ポインタ情報を記憶する読出しディスクリプタメモリと、
書込み動作用ポインタ情報を記憶する書込みディスクリプタメモリと、
をさらに備え、
前記ＤＭＡ読出し制御部は、前記読出し動作用ポインタ情報に基づいて動作し、
前記ＤＭＡ書込み制御部は、前記書込み動作用ポインタ情報に基づいて動作する、
請求項１又は２に記載の演算回路。
前記読出し動作用ポインタ情報の前記読出しディスクリプタメモリへの格納と、前記書込み動作用ポインタ情報の前記書込みディスクリプタメモリへの格納は、ソフトウェアによって実行される、
請求項３に記載の演算回路。
第１データを演算処理し、演算処理した後の第２データを出力する第１演算回路と、
前記第２データを演算処理し、演算処理した後の第３データを出力する第２演算回路と、
を備え、
前記第１演算回路は、
外部メモリから前記第１データを読出し、前記第１データを第１演算処理部に転送する第１ＤＭＡ読出し制御部と、
前記第１データを演算処理して前記第２データを出力する前記第１演算処理部と、
前記第２データを前記外部メモリに書込む第１ＤＭＡ書込み制御部と、
前記第１データの読出しタイミングを制御する第１ＤＭＡ転送制御部と、を有し、
前記第２演算回路は、
前記外部メモリから前記第２データを読出し、前記第２データを第２演算処理部に転送する第２ＤＭＡ読出し制御部と、
前記第２データを演算処理して前記第３データを出力する前記第２演算処理部と、
前記第３データを前記外部メモリに書込む第２ＤＭＡ書込み制御部と、
前記第１ＤＭＡ書込み制御部から前記第２データの書込みが完了した旨を示す書込完了通知を取得した後に、前記外部メモリから前記第２データを読出すように前記第２ＤＭＡ読出し制御部を制御する第２ＤＭＡ転送制御部と、を有し、
前記第２ＤＭＡ転送制御部は、
前記第２データを前記外部メモリから読出す読出し処理を停止し、
前記書込完了通知を取得した場合、前記読出し処理を再開するように前記第２ＤＭＡ読出し制御部を制御し、
前記第２ＤＭＡ転送制御部は、
前記読出し処理を停止するため、前記第２ＤＭＡ読出し制御部へのアクセスに対してＡｃｋ又はＲｅａｄｙを返さず、
前記書込完了通知を取得した場合に前記読出し処理を再開するため、前記第２ＤＭＡ読出し制御部へのアクセスに対して前記Ａｃｋ又は前記Ｒｅａｄｙを返す、
ように前記第２ＤＭＡ読出し制御部を制御する、
演算装置。
前記第２ＤＭＡ転送制御部は、前記書込完了通知を取得した後、所定の期間内に前記外部メモリから前記第２データを読出すように制御する、
請求項５に記載の演算装置。
別の演算回路が第１データを演算処理した結果得られた第２データであって外部メモリに保存された前記第２データを前記外部メモリから読出し、前記第２データを演算処理部に転送するようにＤＭＡ読出し制御部を制御することと、
前記第２データを演算処理して第３データを出力することと、
前記第３データを前記外部メモリに書込むことと、
前記別の演算回路から前記第２データの書込みが完了した旨を示す書込完了通知を取得した後に、前記外部メモリから前記第２データを読出すように前記ＤＭＡ読出し制御部を制御することと、
前記第２データを前記外部メモリから読出す読出し処理を停止することと、
前記書込完了通知を取得した場合、前記読出し処理を再開するように制御することと、
前記読出し処理を停止するため、前記ＤＭＡ読出し制御部へのアクセスに対してＡｃｋ又はＲｅａｄｙを返さないことと、
前記書込完了通知を取得した場合に前記読出し処理を再開するため、前記ＤＭＡ読出し制御部へのアクセスに対して前記Ａｃｋ又は前記Ｒｅａｄｙを返すように制御することと、
を備える方法。
別の演算回路が第１データを演算処理した結果得られた第２データであって外部メモリに保存された前記第２データを前記外部メモリから読出し、前記第２データを演算処理部に転送するようにＤＭＡ読出し制御部を制御することと、
前記第２データを演算処理して第３データを出力することと、
前記第３データを前記外部メモリに書込むことと、
前記別の演算回路から前記第２データの書込みが完了した旨を示す書込完了通知を取得した後に、前記外部メモリから前記第２データを読出すように前記ＤＭＡ読出し制御部を制御することと、
前記第２データを前記外部メモリから読出す読出し処理を停止することと、
前記書込完了通知を取得した場合、前記読出し処理を再開するように制御することと、
前記読出し処理を停止するため、前記ＤＭＡ読出し制御部へのアクセスに対してＡｃｋ又はＲｅａｄｙを返さないことと、
前記書込完了通知を取得した場合に前記読出し処理を再開するため、前記ＤＭＡ読出し制御部へのアクセスに対して前記Ａｃｋ又は前記Ｒｅａｄｙを返すように制御することと、
をコンピュータに実行させるプログラム。