JP7425533B2 - reactive power compensator - Google Patents

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Description

本発明の実施形態は、無効電力補償装置に関する。 Embodiments of the present invention relate to a reactive power compensator.

交流の電力系統に接続され、電力系統に無効電力を出力することにより、電力系統の電圧の変動を抑制する無効電力補償装置がある。こうした無効電力補償装置の１つとして、ＴＳＣ（Thyristor Switched Capacitor）の回路方式が知られている。 There is a reactive power compensator that is connected to an AC power system and outputs reactive power to the power system to suppress voltage fluctuations in the power system. As one of such reactive power compensators, a TSC (Thyristor Switched Capacitor) circuit system is known.

ＴＳＣの回路方式では、サイリスタスイッチのオフ時に、コンデンサの充電によって異なる相のサイリスタスイッチの端子間に大きさ電圧差が生じる。例えば、一般的なＴＳＣの結線構成では、異なる相のサイリスタスイッチの端子間に、電力系統の交流電圧（線間電圧）のピーク値の３倍の電圧が印加される。このため、相間の絶縁距離を確保する必要があり、装置の大型化の要因となってしまう。 In the TSC circuit system, when the thyristor switch is turned off, a magnitude voltage difference occurs between the terminals of the thyristor switches of different phases due to charging of the capacitor. For example, in a typical TSC wiring configuration, a voltage three times the peak value of the AC voltage (line voltage) of the power system is applied between the terminals of thyristor switches of different phases. Therefore, it is necessary to ensure an insulating distance between the phases, which becomes a factor in increasing the size of the device.

ＴＳＣの結線構成を工夫することにより、サイリスタスイッチのオフ時に、異なる相のサイリスタスイッチの端子間に生じる電圧差を電力系統の交流電圧のピーク値の２倍の電圧まで抑制することも提案されている。しかしながら、無効電力補償装置では、サイリスタスイッチのオフ時に、異なる相のサイリスタスイッチの端子間に生じる電圧差をより抑制できるようにすることが望まれる。 It has also been proposed that by devising the TSC wiring configuration, the voltage difference that occurs between the terminals of thyristor switches in different phases when the thyristor switches are turned off can be suppressed to twice the peak value of the AC voltage in the power system. There is. However, in a reactive power compensator, it is desirable to be able to further suppress the voltage difference that occurs between terminals of thyristor switches of different phases when the thyristor switches are turned off.

特開２０１４－１７９６３号公報Japanese Patent Application Publication No. 2014-17963

本発明の実施形態は、サイリスタスイッチのオフ時に、異なる相のサイリスタスイッチの端子間に生じる電圧差を抑制できる無効電力補償装置を提供する。 Embodiments of the present invention provide a reactive power compensator that can suppress voltage differences that occur between terminals of thyristor switches of different phases when the thyristor switches are turned off.

本発明の実施形態によれば、三相交流母線に接続され、前記三相交流母線への無効電力の出力を行う補償回路と、前記補償回路から前記三相交流母線への無効電力の出力を制御する制御部と、を備え、前記補償回路は、前記三相交流母線に対してデルタ接続された三相の補償部を有し、前記三相の補償部のそれぞれは、サイリスタスイッチと、前記サイリスタスイッチと直列に接続されたコンデンサと、を有し、前記サイリスタスイッチは、一対の端子と、前記一対の端子の間に逆並列に接続された一対のサイリスタ素子と、を有し、前記制御部は、前記三相の補償部のそれぞれの前記一対のサイリスタ素子と接続され、前記一対のサイリスタ素子のオンタイミングを制御することにより、前記三相の補償部の前記サイリスタスイッチをオン状態とオフ状態とに切り替え、前記三相の補償部の前記サイリスタスイッチを前記オン状態とすることにより、前記三相交流母線に進相の無効電力を出力するとともに、前記三相の補償部の前記サイリスタスイッチを前記オン状態から前記オフ状態に切り替える際に、切り替えのタイミングの後に電流が０になる１つの前記サイリスタスイッチを前記オン状態から前記オフ状態に切り替えた後、前記オフ状態に切り替えた１つの前記サイリスタスイッチと前記コンデンサに充電される電圧の極性が逆極性となる別の前記サイリスタスイッチの前記オン状態から前記オフ状態への切り替えを、別の前記サイリスタスイッチに流れる電流の周期に対して半周期遅らせることにより、前記コンデンサに充電される電圧の極性が、前記三相の補償部のそれぞれの前記コンデンサで同じ極性となる順序で、前記三相の補償部の前記サイリスタスイッチをオフ状態にする無効電力補償装置が提供される。
 According to an embodiment of the present invention, there is provided a compensation circuit that is connected to a three-phase AC bus and outputs reactive power to the three-phase AC bus; and a compensation circuit that outputs reactive power from the compensation circuit to the three-phase AC bus. and a control section for controlling, the compensation circuit having a three-phase compensation section connected in delta to the three-phase AC bus, each of the three-phase compensation section including a thyristor switch and the a thyristor switch and a capacitor connected in series, the thyristor switch having a pair of terminals and a pair of thyristor elements connected in antiparallel between the pair of terminals, and the control The unit is connected to the pair of thyristor elements of each of the three-phase compensation unit, and controls the on-timing of the pair of thyristor elements to turn on and off the thyristor switch of the three-phase compensation unit. By switching the thyristor switch of the three-phase compensation section to the on state, the thyristor switch of the three-phase compensation section is outputted to the three-phase AC bus, and the thyristor switch of the three-phase compensation section is switched to the ON state. When switching from the on state to the off state, one of the thyristor switches whose current becomes 0 after the switching timing is switched from the on state to the off state, and then the one of the thyristor switches switched to the off state Switching from the on state to the off state of another thyristor switch in which the polarities of the voltages charged in the thyristor switch and the capacitor are opposite to each other is performed in half a cycle with respect to the cycle of the current flowing through the other thyristor switch. disable turning off the thyristor switches of the three-phase compensator in such an order that , by delaying, the polarity of the voltage charged to the capacitor becomes the same polarity in each of the capacitors of the three-phase compensator; A power compensation device is provided.

サイリスタスイッチのオフ時に、異なる相のサイリスタスイッチの端子間に生じる電圧差を抑制できる無効電力補償装置が提供される。 A reactive power compensator is provided that can suppress the voltage difference that occurs between terminals of thyristor switches of different phases when the thyristor switches are turned off.

実施形態に係る無効電力補償装置を模式的に表す回路図である。FIG. 1 is a circuit diagram schematically representing a reactive power compensator according to an embodiment. 実施形態に係る無効電力補償装置を模式的に表す説明図である。FIG. 1 is an explanatory diagram schematically representing a reactive power compensator according to an embodiment. 図３（ａ）～図３（ｄ）は、実施形態に係る無効電力補償装置の動作の一例を模式的に表すグラフである。FIGS. 3(a) to 3(d) are graphs schematically representing an example of the operation of the reactive power compensator according to the embodiment. 図４（ａ）～図４（ｄ）は、無効電力補償装置の参考の動作の一例を模式的に表すグラフである。FIGS. 4(a) to 4(d) are graphs schematically representing an example of a reference operation of the reactive power compensator.

以下に、各実施の形態について図面を参照しつつ説明する。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。 Each embodiment will be described below with reference to the drawings.
In the present specification and each figure, the same elements as those described above with respect to the existing figures are denoted by the same reference numerals, and detailed explanations are omitted as appropriate.

図１は、実施形態に係る無効電力補償装置を模式的に表す回路図である。
図１に表したように、無効電力補償装置１０は、補償回路１２と、制御部１４と、を備える。補償回路１２は、三相交流電力の三相交流母線２に接続されている。三相交流母線２の電力は、より具体的には、対称三相交流電力である。三相交流母線２は、第１交流母線２ａと、第２交流母線２ｂと、第３交流母線２ｃと、を有する。補償回路１２は、第１交流母線２ａ、第２交流母線２ｂ、及び第３交流母線２ｃのそれぞれと接続される。補償回路１２は、三相交流母線２への無効電力の出力を行う。 FIG. 1 is a circuit diagram schematically representing a reactive power compensator according to an embodiment.
As shown in FIG. 1, the reactive power compensator 10 includes a compensation circuit 12 and a control section 14. The compensation circuit 12 is connected to a three-phase AC bus 2 for three-phase AC power. More specifically, the power of the three-phase AC bus 2 is symmetrical three-phase AC power. The three-phase AC bus 2 includes a first AC bus 2a, a second AC bus 2b, and a third AC bus 2c. The compensation circuit 12 is connected to each of the first AC bus 2a, the second AC bus 2b, and the third AC bus 2c. The compensation circuit 12 outputs reactive power to the three-phase AC bus 2 .

無効電力補償装置１０は、補償回路１２から三相交流母線２に無効電力を出力することにより、負荷の変動などにともなう三相交流母線２の電圧（実効値）の変動を抑制する。制御部１４は、補償回路１２の動作を制御する。換言すれば、制御部１４は、補償回路１２から三相交流母線２への無効電力の出力を制御する。 The reactive power compensator 10 outputs reactive power from the compensation circuit 12 to the three-phase AC bus 2, thereby suppressing fluctuations in the voltage (effective value) of the three-phase AC bus 2 due to changes in load or the like. The control unit 14 controls the operation of the compensation circuit 12. In other words, the control unit 14 controls the output of reactive power from the compensation circuit 12 to the three-phase AC bus 2.

補償回路１２は、デルタ接続された三相の補償部２０ａ、２０ｂ、２０ｃを有する。補償部２０ａ、２０ｂ、２０ｃは、例えば、ＴＳＣ（Thyristor Switched Capacitor）である。以下では、補償部２０ａ、２０ｂ、２０ｃをＴＳＣ２０ａ、２０ｂ、２０ｃとして説明を行う。ＴＳＣ２０ａは、三相交流母線２の第１交流母線２ａと第２交流母線２ｂとの間に設けられる。ＴＳＣ２０ｂは、三相交流母線２の第２交流母線２ｂと第３交流母線２ｃとの間に設けられる。ＴＳＣ２０ｃは、三相交流母線２の第３交流母線２ｃと第１交流母線２ａとの間に設けられる。 The compensation circuit 12 includes three-phase compensation sections 20a, 20b, and 20c connected in delta. The compensators 20a, 20b, and 20c are, for example, TSCs (Thyristor Switched Capacitors). In the following, the compensators 20a, 20b, and 20c will be described as TSCs 20a, 20b, and 20c. The TSC 20a is provided between the first AC bus 2a and the second AC bus 2b of the three-phase AC bus 2. The TSC 20b is provided between the second AC bus 2b and the third AC bus 2c of the three-phase AC bus 2. The TSC 20c is provided between the third AC bus 2c and the first AC bus 2a of the three-phase AC bus 2.

ＴＳＣ２０ａは、サイリスタスイッチ２１と、コンデンサ３１と、リアクトル４１と、を有する。サイリスタスイッチ２１、コンデンサ３１、及びリアクトル４１は、第１交流母線２ａと第２交流母線２ｂとの間に直列に接続されている。サイリスタスイッチ２１は、一対の端子Ｕ、Ｘを有する。コンデンサ３１は、サイリスタスイッチ２１の一方の端子Ｕと第１交流母線２ａとの間に設けられる。リアクトル４１は、サイリスタスイッチ２１の他方の端子Ｘと第２交流母線２ｂとの間に設けられる。 The TSC 20a includes a thyristor switch 21, a capacitor 31, and a reactor 41. The thyristor switch 21, the capacitor 31, and the reactor 41 are connected in series between the first AC bus 2a and the second AC bus 2b. Thyristor switch 21 has a pair of terminals U and X. The capacitor 31 is provided between one terminal U of the thyristor switch 21 and the first AC bus bar 2a. The reactor 41 is provided between the other terminal X of the thyristor switch 21 and the second AC bus bar 2b.

ＴＳＣ２０ｂは、サイリスタスイッチ２２と、コンデンサ３２と、リアクトル４２と、を有する。サイリスタスイッチ２２、コンデンサ３２、及びリアクトル４２は、第２交流母線２ｂと第３交流母線２ｃとの間に直列に接続されている。サイリスタスイッチ２２は、一対の端子Ｖ、Ｙを有する。コンデンサ３２は、サイリスタスイッチ２２の一方の端子Ｖと第２交流母線２ｂとの間に設けられる。リアクトル４２は、サイリスタスイッチ２２の他方の端子Ｙと第３交流母線２ｃとの間に設けられる。 TSC 20b includes a thyristor switch 22, a capacitor 32, and a reactor 42. The thyristor switch 22, the capacitor 32, and the reactor 42 are connected in series between the second AC bus 2b and the third AC bus 2c. Thyristor switch 22 has a pair of terminals V and Y. The capacitor 32 is provided between one terminal V of the thyristor switch 22 and the second AC bus bar 2b. The reactor 42 is provided between the other terminal Y of the thyristor switch 22 and the third AC bus bar 2c.

ＴＳＣ２０ｃは、サイリスタスイッチ２３と、コンデンサ３３と、リアクトル４３と、を有する。サイリスタスイッチ２３、コンデンサ３３、及びリアクトル４３は、第３交流母線２ｃと第１交流母線２ａとの間に直列に接続されている。サイリスタスイッチ２３は、一対の端子Ｗ、Ｚを有する。コンデンサ３３は、サイリスタスイッチ２３の一方の端子Ｗと第３交流母線２ｃとの間に設けられる。リアクトル４３は、サイリスタスイッチ２３の他方の端子Ｚと第１交流母線２ａとの間に設けられる。 The TSC 20c includes a thyristor switch 23, a capacitor 33, and a reactor 43. The thyristor switch 23, the capacitor 33, and the reactor 43 are connected in series between the third AC bus 2c and the first AC bus 2a. Thyristor switch 23 has a pair of terminals W and Z. The capacitor 33 is provided between one terminal W of the thyristor switch 23 and the third AC bus bar 2c. The reactor 43 is provided between the other terminal Z of the thyristor switch 23 and the first AC bus bar 2a.

このように、補償回路１２の三相のＴＳＣ２０ａ～２０ｃにおいて、デルタ接続に沿った一巡経路におけるサイリスタスイッチ、コンデンサ、及びリアクトルの接続順序は、三相のＴＳＣ２０ａ～２０ｃのそれぞれで同じである。但し、サイリスタスイッチ、コンデンサ、及びリアクトルの接続順序は、上記に限定されるものではない。例えば、各ＴＳＣ２０ａ～２０ｃのそれぞれにおいて、コンデンサ３１～３３とリアクトル４１～４３の位置は、入れ替えてもよい。また、各ＴＳＣ２０ａ～２０ｃにおいて、リアクトル４１～４３は、省略してもよい。三相のＴＳＣ２０ａ～２０ｃのそれぞれは、サイリスタスイッチと、サイリスタスイッチと直列に接続されたコンデンサと、を少なくとも有していればよい。 In this way, in the three-phase TSCs 20a to 20c of the compensation circuit 12, the connection order of the thyristor switch, capacitor, and reactor in the loop path along the delta connection is the same for each of the three-phase TSCs 20a to 20c. However, the connection order of the thyristor switch, capacitor, and reactor is not limited to the above. For example, in each of the TSCs 20a to 20c, the positions of the capacitors 31 to 33 and the reactors 41 to 43 may be exchanged. Further, in each TSC 20a to 20c, the reactors 41 to 43 may be omitted. Each of the three-phase TSCs 20a to 20c only needs to have at least a thyristor switch and a capacitor connected in series with the thyristor switch.

サイリスタスイッチ２１は、一対の端子Ｕ、Ｘの間に逆並列に接続された一対のサイリスタ素子２１ａ、２１ｂを有する。サイリスタ素子２１ａは、換言すれば、端子Ｕから端子Ｘの方向に電流を流すＵ相のサイリスタ素子である。サイリスタ素子２１ｂは、換言すれば、端子Ｘから端子Ｕの方向に電流を流すＸ相のサイリスタ素子である。 The thyristor switch 21 has a pair of thyristor elements 21a and 21b connected between a pair of terminals U and X in antiparallel. In other words, the thyristor element 21a is a U-phase thyristor element that allows current to flow in the direction from the terminal U to the terminal X. In other words, the thyristor element 21b is an X-phase thyristor element that allows current to flow in the direction from the terminal X to the terminal U.

サイリスタスイッチ２２は、一対の端子Ｖ、Ｙの間に逆並列に接続された一対のサイリスタ素子２２ａ、２２ｂを有する。サイリスタ素子２２ａは、換言すれば、端子Ｖから端子Ｙの方向に電流を流すＶ相のサイリスタ素子である。サイリスタ素子２２ｂは、換言すれば、端子Ｙから端子Ｖの方向に電流を流すＹ相のサイリスタ素子である。 The thyristor switch 22 has a pair of thyristor elements 22a and 22b connected in antiparallel between a pair of terminals V and Y. In other words, the thyristor element 22a is a V-phase thyristor element that allows current to flow in the direction from the terminal V to the terminal Y. In other words, the thyristor element 22b is a Y-phase thyristor element that allows current to flow in the direction from the terminal Y to the terminal V.

サイリスタスイッチ２３は、一対の端子Ｗ、Ｚの間に逆並列に接続された一対のサイリスタ素子２３ａ、２３ｂを有する。サイリスタ素子２３ａは、換言すれば、端子Ｗから端子Ｚの方向に電流を流すＷ相のサイリスタ素子である。サイリスタ素子２３ｂは、換言すれば、端子Ｚから端子Ｗの方向に電流を流すＺ相のサイリスタ素子である。 The thyristor switch 23 has a pair of thyristor elements 23a and 23b connected in antiparallel between a pair of terminals W and Z. In other words, the thyristor element 23a is a W-phase thyristor element that allows current to flow in the direction from the terminal W to the terminal Z. In other words, the thyristor element 23b is a Z-phase thyristor element that allows current to flow in the direction from the terminal Z to the terminal W.

サイリスタ素子２１ａ、２１ｂ、２２ａ、２２ｂ、２３ａ、２３ｂは、例えば、複数のサイリスタ素子を直列に接続したサイリスタバルブである。 The thyristor elements 21a, 21b, 22a, 22b, 23a, and 23b are, for example, thyristor valves in which a plurality of thyristor elements are connected in series.

図１では、図示を簡略化しているが、制御部１４は、三相のＴＳＣ２０ａ～２０ｃのそれぞれのサイリスタ素子２１ａ、２１ｂ、２２ａ、２２ｂ、２３ａ、２３ｂと接続される。制御部１４は、制御信号（ゲートパルス信号）を各サイリスタ素子２１ａ、２１ｂ、２２ａ、２２ｂ、２３ａ、２３ｂに入力することにより、各サイリスタ素子２１ａ、２１ｂ、２２ａ、２２ｂ、２３ａ、２３ｂのオンタイミングを制御する。 Although the illustration is simplified in FIG. 1, the control unit 14 is connected to each of the thyristor elements 21a, 21b, 22a, 22b, 23a, and 23b of the three-phase TSCs 20a to 20c. The control unit 14 controls the on timing of each thyristor element 21a, 21b, 22a, 22b, 23a, 23b by inputting a control signal (gate pulse signal) to each thyristor element 21a, 21b, 22a, 22b, 23a, 23b. control.

制御部１４は、例えば、サイリスタ素子２１ａ、２１ｂ、２２ａ、２２ｂ、２３ａ、２３ｂに電流が流れる直前の状態でパルス状の制御信号をサイリスタ素子２１ａ、２１ｂ、２２ａ、２２ｂ、２３ａ、２３ｂに入力する。これにより、サイリスタ素子２１ａ、２１ｂ、２２ａ、２２ｂ、２３ａ、２３ｂがオン状態になる。 For example, the control unit 14 inputs a pulse-like control signal to the thyristor elements 21a, 21b, 22a, 22b, 23a, 23b in a state immediately before the current flows through the thyristor elements 21a, 21b, 22a, 22b, 23a, 23b. . This turns on the thyristor elements 21a, 21b, 22a, 22b, 23a, and 23b.

各サイリスタ素子２１ａ、２１ｂ、２２ａ、２２ｂ、２３ａ、２３ｂは、制御部１４からの制御信号に応答してオン状態となった後、制御信号がオフになっている状態で流れる電流が０になることにより、オン状態からオフ状態に切り替わる。 After each thyristor element 21a, 21b, 22a, 22b, 23a, 23b is turned on in response to a control signal from the control unit 14, the current flowing therein becomes 0 when the control signal is turned off. This switches from the on state to the off state.

サイリスタ素子２１ａ、２１ｂのいずれか一方をオン状態とすることにより、サイリスタスイッチ２１がオン状態となる。サイリスタスイッチ２１のオン状態とは、換言すれば、サイリスタ素子２１ａ、２１ｂのいずれか一方に電流が流れている状態である。サイリスタスイッチ２１のオフ状態とは、換言すれば、サイリスタ素子２１ａ、２１ｂのいずれにも電流が流れていない状態である。サイリスタスイッチ２２、２３のオン状態及びオフ状態についても、サイリスタスイッチ２１と同様である。 By turning on one of the thyristor elements 21a and 21b, the thyristor switch 21 is turned on. In other words, the on-state of the thyristor switch 21 is a state in which current is flowing through either one of the thyristor elements 21a and 21b. In other words, the off-state of the thyristor switch 21 is a state in which no current flows through either of the thyristor elements 21a and 21b. The on and off states of the thyristor switches 22 and 23 are also similar to those of the thyristor switch 21.

サイリスタスイッチ２１がオン状態になると、コンデンサ３１が、第１交流母線２ａと第２交流母線２ｂとの間に接続される。サイリスタスイッチ２２がオン状態になると、コンデンサ３２が、第２交流母線２ｂと第３交流母線２ｃとの間に接続される。サイリスタスイッチ２３がオン状態になると、コンデンサ３３が、第３交流母線２ｃと第１交流母線２ａとの間に接続される。 When the thyristor switch 21 is turned on, the capacitor 31 is connected between the first AC bus 2a and the second AC bus 2b. When the thyristor switch 22 is turned on, the capacitor 32 is connected between the second AC bus 2b and the third AC bus 2c. When the thyristor switch 23 is turned on, the capacitor 33 is connected between the third AC bus 2c and the first AC bus 2a.

このように、制御部１４は、三相のＴＳＣ２０ａ～２０ｃのそれぞれのサイリスタ素子２１ａ、２１ｂ、２２ａ、２２ｂ、２３ａ、２３ｂと接続され、サイリスタ素子２１ａ、２１ｂ、２２ａ、２２ｂ、２３ａ、２３ｂのオンタイミングを制御することにより、三相のＴＳＣ２０ａ～２０ｃのサイリスタスイッチ２１～２３をオン状態とオフ状態とに切り替え、三相のＴＳＣ２０ａ～２０ｃのサイリスタスイッチ２１～２３をオン状態とすることにより、三相交流母線２に進相の無効電力を出力する。換言すれば、制御部１４は、無効電力補償装置１０は、コンデンサ３１～３３を三相交流母線２に接続した状態と、コンデンサ３１～３３の三相交流母線２への接続を解除した状態と、を切り替えることにより、三相交流母線２に進相の無効電力を出力する。リアクトル４１～４３は、コンデンサ３１～３３を三相交流母線２に接続した際に、瞬間的に大きな電流がＴＳＣ２０ａ～２０ｃに流れてしまうことを抑制する。 In this way, the control unit 14 is connected to each of the thyristor elements 21a, 21b, 22a, 22b, 23a, and 23b of the three-phase TSCs 20a to 20c, and turns on the thyristor elements 21a, 21b, 22a, 22b, 23a, and 23b. By controlling the timing, the thyristor switches 21 to 23 of the three-phase TSCs 20a to 20c are turned on and off, and the thyristor switches 21 to 23 of the three-phase TSCs 20a to 20c are turned on. Phase-advanced reactive power is output to the phase AC bus 2. In other words, the control unit 14 controls the reactive power compensator 10 in a state in which the capacitors 31 to 33 are connected to the three-phase AC bus 2 and in a state in which the capacitors 31 to 33 are disconnected from the three-phase AC bus 2. , outputs phase-advanced reactive power to the three-phase AC bus 2. The reactors 41 to 43 suppress momentary large currents from flowing into the TSCs 20a to 20c when the capacitors 31 to 33 are connected to the three-phase AC bus 2.

図２は、実施形態に係る無効電力補償装置を模式的に表す説明図である。
図２に表したように、補償回路１２は、一対の相間絶縁支持碍子５１、５２と、対地間絶縁支持碍子５３と、ベース部５４と、をさらに有する。 FIG. 2 is an explanatory diagram schematically representing the reactive power compensator according to the embodiment.
As shown in FIG. 2, the compensation circuit 12 further includes a pair of phase-to-phase insulation and support insulators 51 and 52, a ground-to-ground insulation and support insulator 53, and a base portion 54.

三相のＴＳＣ２０ａ～２０ｃのそれぞれのサイリスタスイッチ２１～２３は、ベース部５４の上に鉛直方向に積層して設けられる。一対の相間絶縁支持碍子５１、５２は、サイリスタスイッチ２１～２３のそれぞれの間に設けられる。 The thyristor switches 21 to 23 of the three-phase TSCs 20a to 20c are vertically stacked on the base portion 54. A pair of interphase insulating support insulators 51 and 52 are provided between each of the thyristor switches 21 to 23.

例えば、サイリスタスイッチ２３が、対地間絶縁支持碍子５３を介してベース部５４の上に設けられ、サイリスタスイッチ２２が、相間絶縁支持碍子５２を介してサイリスタスイッチ２３の上に設けられ、サイリスタスイッチ２１が、相間絶縁支持碍子５１を介してサイリスタスイッチ２２の上に設けられる。この例では、相間絶縁支持碍子５１が、サイリスタスイッチ２１とサイリスタスイッチ２２との間に設けられ、相間絶縁支持碍子５２が、サイリスタスイッチ２２とサイリスタスイッチ２３との間に設けられる。 For example, the thyristor switch 23 is provided on the base part 54 via the ground-to-ground insulation support insulator 53, the thyristor switch 22 is provided on the thyristor switch 23 via the inter-phase insulation support insulator 52, and the thyristor switch 21 is provided on the thyristor switch 22 via an interphase insulating support insulator 51. In this example, an interphase insulation support insulator 51 is provided between the thyristor switch 21 and the thyristor switch 22, and an interphase insulation support insulator 52 is provided between the thyristor switch 22 and the thyristor switch 23.

これにより、サイリスタスイッチ２１とサイリスタスイッチ２２との間は、相間絶縁支持碍子５１によって絶縁される。サイリスタスイッチ２２とサイリスタスイッチ２３との間は、相間絶縁支持碍子５２によって絶縁される。また、サイリスタスイッチ２３とベース部５４との間は、対地間絶縁支持碍子５３によって絶縁される。相間絶縁支持碍子５１、５２は、換言すれば、三相のＴＳＣ２０ａ～２０ｃのそれぞれのサイリスタスイッチ２１～２３の相間の絶縁を確保する。対地間絶縁支持碍子５３は、換言すれば、サイリスタスイッチ２３の対地間絶縁を確保する。 Thereby, the thyristor switch 21 and the thyristor switch 22 are insulated by the interphase insulating support insulator 51. Thyristor switch 22 and thyristor switch 23 are insulated by interphase insulating support insulator 52. Further, the thyristor switch 23 and the base portion 54 are insulated by a ground insulating support insulator 53. In other words, the interphase insulation support insulators 51 and 52 ensure insulation between the phases of the respective thyristor switches 21 to 23 of the three-phase TSCs 20a to 20c. In other words, the ground-to-ground insulation support insulator 53 ensures ground-to-ground insulation of the thyristor switch 23.

相間絶縁支持碍子５１は、例えば、サイリスタスイッチ２１、２２の四隅に設けられる４つの碍子を有する。このように、相間絶縁支持碍子５１は、複数の碍子で構成してもよい。相間絶縁支持碍子５１を構成する碍子の数は、４つに限ることなく、任意の数でよい。相間絶縁支持碍子５１は、１つの碍子で構成してもよい。相間絶縁支持碍子５２及び対地間絶縁支持碍子５３の構成についても、相間絶縁支持碍子５１と同様である。 The interphase insulation support insulator 51 includes, for example, four insulators provided at the four corners of the thyristor switches 21 and 22. In this way, the interphase insulation support insulator 51 may be composed of a plurality of insulators. The number of insulators constituting the interphase insulation support insulator 51 is not limited to four, and may be any number. The interphase insulation support insulator 51 may be composed of one insulator. The configurations of the interphase insulation support insulator 52 and the earth insulation support insulator 53 are also the same as those of the interphase insulation support insulator 51.

サイリスタスイッチ２１とサイリスタスイッチ２２との間において、端子Ｕと端子Ｖとの間の端子間電圧ＶＵＶは、相間絶縁支持碍子５１の両端に印加される。端子Ｘと端子Ｙとの間にも、同等の端子間電圧が印加される。以下では、端子Ｕと端子Ｖとの間の距離、及び端子Ｘと端子Ｙとの間の距離を、相間距離Ｄａｂと称す。 Between the thyristor switch 21 and the thyristor switch 22, the inter-terminal voltage VUV between the terminal U and the terminal V is applied to both ends of the interphase insulating support insulator 51. A similar inter-terminal voltage is also applied between the terminals X and Y. Hereinafter, the distance between the terminals U and V and the distance between the terminals X and Y will be referred to as phase-to-phase distance D ab .

サイリスタスイッチ２２とサイリスタスイッチ２３との間において、端子Ｖと端子Ｗとの間の端子間電圧ＶＶＷは、相間絶縁支持碍子５２の両端に印加される。端子Ｙと端子Ｚとの間にも、同等の端子間電圧が印加される。以下では、端子Ｖと端子Ｗとの間の距離、及び端子Ｙと端子Ｚとの間の距離を、相間距離Ｄｂｃと称す。 Between the thyristor switch 22 and the thyristor switch 23, the inter-terminal voltage VVW between the terminal V and the terminal W is applied to both ends of the interphase insulating support insulator 52. A similar inter-terminal voltage is also applied between the terminals Y and Z. Hereinafter, the distance between the terminals V and W and the distance between the terminals Y and Z will be referred to as phase-to-phase distance D bc .

サイリスタスイッチ２３とサイリスタスイッチ２１との間において、端子Ｗと端子Ｕとの間の端子間電圧ＶＷＵは、相間絶縁支持碍子５１及び相間絶縁支持碍子５２の両端に印加される。端子Ｚと端子Ｘとの間にも、同等の端子間電圧が印加される。以下では、端子Ｗと端子Ｕとの間の距離、及び端子Ｚと端子Ｘとの間の距離を、相間距離Ｄｃａと称す。 Between the thyristor switch 23 and the thyristor switch 21, the inter-terminal voltage VWU between the terminal W and the terminal U is applied to both ends of the interphase insulation support insulator 51 and the interphase insulation support insulator 52. A similar inter-terminal voltage is also applied between terminal Z and terminal X. Below, the distance between the terminal W and the terminal U and the distance between the terminal Z and the terminal X are referred to as interphase distance D ca.

図３（ａ）～図３（ｄ）は、実施形態に係る無効電力補償装置の動作の一例を模式的に表すグラフである。
図３（ａ）は、コンデンサ３１に流れる電流Ｉｃａ、コンデンサ３２に流れる電流Ｉｃｂ、及びコンデンサ３３に流れる電流Ｉｃｃの一例を模式的に表す。
図３（ｂ）は、サイリスタスイッチ２１の両端間の電圧ＶＵＸ、サイリスタスイッチ２２の両端間の電圧ＶＶＹ、及びサイリスタスイッチ２３の両端間の電圧ＶＷＺの一例を模式的に表す。
図３（ｃ）は、端子Ｕと端子Ｖとの間の端子間電圧ＶＵＶ、端子Ｖと端子Ｗとの間の端子間電圧ＶＶＷ、及び端子Ｗと端子Ｕとの間の端子間電圧ＶＷＵの一例を模式的に表す。
図３（ｄ）は、端子Ｘと端子Ｙとの間の端子間電圧ＶＸＹ、端子Ｙと端子Ｚとの間の端子間電圧ＶＹＺ、及び端子Ｚと端子Ｘとの間の端子間電圧ＶＺＸの一例を模式的に表す。
なお、図３（ａ）～図３（ｄ）では、サイリスタ素子２１ａ、２２ａ、２３ａ（Ｕ相、Ｖ相、Ｗ相）に流れる電流の方向を正の方向として図示している。 FIGS. 3(a) to 3(d) are graphs schematically representing an example of the operation of the reactive power compensator according to the embodiment.
FIG. 3A schematically represents an example of a current Ica flowing through the capacitor 31, a current Icb flowing through the capacitor 32, and a current Icc flowing through the capacitor 33.
FIG. 3B schematically represents an example of the voltage V UX across the thyristor switch 21, the voltage V VY across the thyristor switch 22, and the voltage V WZ across the thyristor switch 23.
FIG. 3(c) shows the inter-terminal voltage V UV between the terminals U and V, the inter-terminal voltage V VW between the terminals V and W, and the inter-terminal voltage between the terminals W and U. An example of VWU is schematically represented.
FIG. 3(d) shows the inter-terminal voltage V XY between the terminals X and Y, the inter-terminal voltage V YZ between the terminals Y and Z, and the inter-terminal voltage between the terminals Z and X. An example of VZX is schematically represented.
Note that in FIGS. 3A to 3D, the direction of the current flowing through the thyristor elements 21a, 22a, and 23a (U phase, V phase, and W phase) is shown as a positive direction.

図３（ａ）～図３（ｄ）は、時刻ｔ０～時刻ｔ１の間において、サイリスタスイッチ２１～２３をオン状態とし、時刻ｔ１においてサイリスタスイッチ２１～２３をオン状態からオフ状態に切り替える場合の、無効電力補償装置１０の動作の一例を模式的に表している。 3(a) to 3(d) show the case where the thyristor switches 21 to 23 are turned on between time t0 and time t1, and the thyristor switches 21 to 23 are switched from the on state to the off state at time t1. , schematically represents an example of the operation of the reactive power compensator 10.

制御部１４は、制御信号を各サイリスタ素子２１ａ、２１ｂ、２２ａ、２２ｂ、２３ａ、２３ｂに入力し、各サイリスタ素子２１ａ、２１ｂ、２２ａ、２２ｂ、２３ａ、２３ｂのオンタイミングを制御することにより、サイリスタスイッチ２１～２３に電流を流す（図３（ａ）～図３（ｄ）の時刻ｔ０～時刻ｔ１）。 The control unit 14 inputs a control signal to each thyristor element 21a, 21b, 22a, 22b, 23a, 23b and controls the on-timing of each thyristor element 21a, 21b, 22a, 22b, 23a, 23b. Current is passed through the switches 21 to 23 (time t0 to time t1 in FIGS. 3(a) to 3(d)).

時刻ｔ０～時刻ｔ１においては、コンデンサ３１～３３が、三相交流母線２に接続され、三相交流母線２の線間電圧に応じた電流Ｉｃａ、Ｉｃｂ、Ｉｃｃが、コンデンサ３１～３３に流れる。この際、コンデンサ３１～３３は、三相交流母線２の線間電圧のピーク値に応じた電圧に充電される。 From time t0 to time t1, capacitors 31 to 33 are connected to three-phase AC bus 2, and currents Ica, Icb, and Icc according to the line voltage of three-phase AC bus 2 flow through capacitors 31 to 33. At this time, the capacitors 31 to 33 are charged to a voltage corresponding to the peak value of the line voltage of the three-phase AC bus 2.

また、サイリスタスイッチ２１～２３がオン状態になっている場合には、サイリスタスイッチ２１～２３の両端間の電圧ＶＵＸ、電圧ＶＶＹ、電圧ＶＷＺが、実質的に０になる。さらに、サイリスタスイッチ２１～２３がオン状態になっている場合には、サイリスタスイッチ２１～２３の各端子間電圧ＶＵＶ、ＶＶＷ、ＶＷＵ、ＶＸＹ、ＶＹＺ、ＶＺＸのそれぞれが、三相交流母線２の線間電圧に応じた電圧となる。 Furthermore, when the thyristor switches 21 to 23 are in the on state, the voltage V UX , the voltage V VY , and the voltage V WZ across the thyristor switches 21 to 23 become substantially zero. Further, when the thyristor switches 21 to 23 are in the on state, the voltages between the respective terminals of the thyristor switches 21 to 23, V UV , V VW , V WU , V XY , V YZ , and V ZX , are The voltage corresponds to the line voltage of the phase AC bus 2.

制御部１４は、時刻ｔ１においてサイリスタスイッチ２１～２３をオン状態からオフ状態に切り替える。図３（ａ）～図３（ｄ）では、Ｕ相のサイリスタ素子２１ａに流れる電流が０になる直前において、サイリスタスイッチ２１～２３をオン状態からオフ状態に切り替える例を表している。 The control unit 14 switches the thyristor switches 21 to 23 from the on state to the off state at time t1. 3(a) to 3(d) show an example in which the thyristor switches 21 to 23 are switched from the on state to the off state immediately before the current flowing through the U-phase thyristor element 21a becomes zero.

サイリスタスイッチ２１～２３のオン状態からオフ状態への切り替えのタイミングは、制御部１４の内部の制御に基づくタイミングでもよいし、外部から入力される指令に基づくタイミングなどでもよい。換言すれば、制御部１４は、無効電力の出力の有無を自身で判断し、自身の判断に基づいてサイリスタスイッチ２１～２３のオン状態及びオフ状態を切り替えてもよいし、上位のコントローラなどから入力される指令に基づいて、サイリスタスイッチ２１～２３のオン状態及びオフ状態を切り替えてもよい。 The timing of switching the thyristor switches 21 to 23 from the on state to the off state may be based on internal control of the control unit 14, or may be based on a command input from the outside. In other words, the control unit 14 may decide on its own whether reactive power is output or not, and may switch the thyristor switches 21 to 23 between on and off states based on its own decision, or may be able to switch the thyristor switches 21 to 23 between on and off states based on its own decision. The thyristor switches 21 to 23 may be switched between an on state and an off state based on an input command.

時刻ｔ１においては、Ｕ相のサイリスタ素子２１ａに電流が流れているとともに、Ｖ相のサイリスタ素子２２ａ及びＺ相のサイリスタ素子２３ｂに電流が流れている。この際、制御部１４は、Ｕ相のサイリスタ素子２１ａ、及びＵ相のサイリスタ素子２１ａと同じ極性のＶ相のサイリスタ素子２２ａについては、時刻ｔ１において制御信号の入力を停止する。 At time t1, current is flowing through the U-phase thyristor element 21a, and current is flowing through the V-phase thyristor element 22a and the Z-phase thyristor element 23b. At this time, the control unit 14 stops inputting the control signal to the U-phase thyristor element 21a and the V-phase thyristor element 22a having the same polarity as the U-phase thyristor element 21a at time t1.

これにより、Ｕ相のサイリスタ素子２１ａに流れる電流が０になった時刻ｔ２においてサイリスタスイッチ２１がオフ状態となり、Ｖ相のサイリスタ素子２２ａに流れる電流が０になった時刻ｔ３においてサイリスタスイッチ２２がオフ状態となる。 As a result, the thyristor switch 21 is turned off at time t2 when the current flowing through the U-phase thyristor element 21a becomes 0, and the thyristor switch 22 is turned off at time t3 when the current flowing through the V-phase thyristor element 22a becomes 0. state.

一方、制御部１４は、Ｕ相のサイリスタ素子２１ａと逆極性のＺ相のサイリスタ素子２３ｂに電流が流れているサイリスタスイッチ２３については、オフ状態とするタイミングをサイリスタスイッチ２３に流れる電流の周期に対して半周期遅らせる。 On the other hand, for the thyristor switch 23 in which current flows through the Z-phase thyristor element 23b having the opposite polarity to the U-phase thyristor element 21a, the control unit 14 sets the timing for turning off the thyristor switch 23 to the period of the current flowing through the thyristor switch 23. delay by half a cycle.

制御部１４は、Ｚ相のサイリスタ素子２３ｂで制御信号の入力を停止することなく、Ｗ相のサイリスタ素子２３ａに電流が流れた後、サイリスタ素子２３ａ、２３ｂへの制御信号の入力を停止する。これにより、Ｗ相のサイリスタ素子２３ａに流れる電流が０になった時刻ｔ４においてサイリスタスイッチ２３がオフ状態となる。 The control unit 14 stops inputting the control signal to the thyristor elements 23a and 23b after the current flows to the W-phase thyristor element 23a without stopping the input of the control signal to the Z-phase thyristor element 23b. As a result, the thyristor switch 23 is turned off at time t4 when the current flowing through the W-phase thyristor element 23a becomes zero.

このように、制御部１４は、Ｕ相のサイリスタ素子２１ａに流れる電流が０になる直前において、サイリスタスイッチ２１～２３をオン状態からオフ状態に切り替える場合には、Ｕ相－Ｖ相－Ｗ相の順に、サイリスタスイッチ２１～２３をオフ状態にする。 In this way, when switching the thyristor switches 21 to 23 from the on state to the off state immediately before the current flowing through the U-phase thyristor element 21a becomes 0, the control unit 14 controls the U-phase, V-phase, and W-phase The thyristor switches 21 to 23 are turned off in this order.

すなわち、制御部１４は、サイリスタスイッチ２１～２３をオン状態からオフ状態に切り替える際に、コンデンサ３１～３３に充電される電圧の極性が、三相のＴＳＣ２０ａ～２０ｃのそれぞれのコンデンサ３１～３３で同じ極性となる順序で、サイリスタスイッチ２１～２３をオフ状態にする。 That is, when switching the thyristor switches 21 to 23 from the on state to the off state, the control unit 14 determines whether the polarity of the voltage charged in the capacitors 31 to 33 is different from that of each of the capacitors 31 to 33 of the three-phase TSCs 20a to 20c. The thyristor switches 21 to 23 are turned off in the order that they have the same polarity.

制御部１４は、Ｖ相のサイリスタ素子２２ａに流れる電流が０になる直前において、サイリスタスイッチ２１～２３をオン状態からオフ状態に切り替える場合には、例えば、Ｖ相－Ｗ相－Ｕ相の順に、サイリスタスイッチ２１～２３をオフ状態にする。 When switching the thyristor switches 21 to 23 from the on state to the off state immediately before the current flowing through the V-phase thyristor element 22a becomes 0, the control unit 14 switches the thyristor switches 21 to 23 in the order of V-phase, W-phase, and U-phase, for example. , turn off the thyristor switches 21 to 23.

制御部１４は、Ｗ相のサイリスタ素子２３ａに流れる電流が０になる直前において、サイリスタスイッチ２１～２３をオン状態からオフ状態に切り替える場合には、例えば、Ｗ相－Ｕ相－Ｖ相の順に、サイリスタスイッチ２１～２３をオフ状態にする。 When switching the thyristor switches 21 to 23 from the on state to the off state immediately before the current flowing through the W-phase thyristor element 23a becomes 0, the control unit 14 switches the thyristor switches 21 to 23 in the order of the W-phase, U-phase, and V-phase, for example. , turn off the thyristor switches 21 to 23.

制御部１４は、Ｘ相のサイリスタ素子２１ｂに流れる電流が０になる直前において、サイリスタスイッチ２１～２３をオン状態からオフ状態に切り替える場合には、例えば、Ｘ相－Ｙ相－Ｚ相の順に、サイリスタスイッチ２１～２３をオフ状態にする。 When switching the thyristor switches 21 to 23 from the on state to the off state immediately before the current flowing through the X-phase thyristor element 21b becomes 0, the control unit 14 switches the thyristor switches 21 to 23 in the order of the X phase, Y phase, and Z phase, for example. , turn off the thyristor switches 21 to 23.

制御部１４は、Ｙ相のサイリスタ素子２２ｂに流れる電流が０になる直前において、サイリスタスイッチ２１～２３をオン状態からオフ状態に切り替える場合には、例えば、Ｙ相－Ｚ相－Ｘ相の順に、サイリスタスイッチ２１～２３をオフ状態にする。 When switching the thyristor switches 21 to 23 from the on state to the off state immediately before the current flowing through the Y-phase thyristor element 22b becomes 0, the control unit 14 switches the thyristor switches 21 to 23 in the order of Y phase-Z phase-X phase, for example. , turn off the thyristor switches 21 to 23.

制御部１４は、Ｚ相のサイリスタ素子２３ｂに流れる電流が０になる直前において、サイリスタスイッチ２１～２３をオン状態からオフ状態に切り替える場合には、例えば、Ｚ相－Ｘ相－Ｙ相の順に、サイリスタスイッチ２１～２３をオフ状態にする。 When switching the thyristor switches 21 to 23 from the on state to the off state immediately before the current flowing through the Z-phase thyristor element 23b becomes 0, the control unit 14 switches the thyristor switches 21 to 23 in the order of Z phase, X phase, and Y phase, for example. , turn off the thyristor switches 21 to 23.

このように、制御部１４は、例えば、三相のＴＳＣ２０ａ～２０ｃのサイリスタスイッチ２１～２３をオン状態からオフ状態に切り替える際に、切り替えのタイミングの後に電流が０になる１つのサイリスタスイッチをオン状態からオフ状態に切り替えた後、オフ状態に切り替えた１つのサイリスタスイッチとコンデンサ３１～３３に充電される電圧の極性が逆極性となる別のサイリスタスイッチのオン状態からオフ状態への切り替えを、別のサイリスタスイッチに流れる電流の周期に対して半周期遅らせることにより、コンデンサ３１～３３に充電される電圧の極性が同じ極性となるようにする。 In this way, for example, when switching the thyristor switches 21 to 23 of the three-phase TSCs 20a to 20c from the on state to the off state, the control unit 14 turns on one thyristor switch whose current becomes 0 after the switching timing. After switching from the on state to the off state, one thyristor switch switched to the off state and another thyristor switch in which the polarity of the voltage charged in the capacitors 31 to 33 are reversed from the on state to the off state, By delaying the cycle of the current flowing through another thyristor switch by half a cycle, the polarities of the voltages charged in the capacitors 31 to 33 are made to have the same polarity.

三相交流母線２の線間電圧のピーク値をＶｐとする時、Ｕ相－Ｖ相－Ｗ相、Ｖ相－Ｗ相－Ｕ相、及びＷ相－Ｕ相－Ｖ相の順に、サイリスタスイッチ２１～２３をオフ状態にする場合には、コンデンサ３１～３３のそれぞれに正極性のピーク電圧（＋Ｖｐ）が充電される。一方、Ｘ相－Ｙ相－Ｚ相、Ｙ相－Ｚ相－Ｘ相、及びＺ相－Ｘ相－Ｙ相の順に、サイリスタスイッチ２１～２３をオフ状態にする場合には、コンデンサ３１～３３のそれぞれに負極性のピーク電圧（－Ｖｐ）が充電される。 When the peak value of the line voltage of the three-phase AC bus 2 is Vp, the thyristor switches are connected in the order of U phase-V phase-W phase, V phase-W phase-U phase, and W phase-U phase-V phase. When turning off the capacitors 31 to 23, each of the capacitors 31 to 33 is charged with a positive peak voltage (+Vp). On the other hand, when turning off the thyristor switches 21 to 23 in the order of X phase-Y phase-Z phase, Y phase-Z phase-X phase, and Z phase-X phase-Y phase, capacitors 31 to 33 A negative peak voltage (-Vp) is charged to each of them.

このように、サイリスタスイッチ２１～２３をオフ状態にする順序は、コンデンサ３１～３３のそれぞれに正極性のピーク電圧を充電する順序でもよいし、コンデンサ３１～３３のそれぞれに負極性のピーク電圧を充電する順序でもよい。 In this way, the order in which the thyristor switches 21 to 23 are turned off may be the order in which each of the capacitors 31 to 33 is charged with a positive polarity peak voltage, or the order in which each of the capacitors 31 to 33 is charged with a negative polarity peak voltage. It may be the order of charging.

また、サイリスタスイッチ２１～２３をオフ状態にする順序は、上記に限ることなく、コンデンサ３１～３３に充電される電圧の極性が、コンデンサ３１～３３のそれぞれで同じ極性となる任意の順序でよい。但し、上記の順序でサイリスタスイッチ２１～２３をオフ状態にすることにより、例えば、サイリスタスイッチ２１～２３がオン状態からオフ状態に切り替わるタイミングの遅れを抑制することができる。例えば、三相のうちの一つの相を半周期遅らせるだけで、コンデンサ３１～３３に充電される電圧を同じ極性にしつつ、サイリスタスイッチ２１～２３をオフ状態にすることができる。 Further, the order in which the thyristor switches 21 to 23 are turned off is not limited to the above, and may be any order in which the polarity of the voltage charged in the capacitors 31 to 33 is the same in each of the capacitors 31 to 33. . However, by turning off the thyristor switches 21 to 23 in the above order, it is possible to suppress, for example, a delay in the timing of switching the thyristor switches 21 to 23 from an on state to an off state. For example, by simply delaying one of the three phases by half a cycle, the thyristor switches 21 to 23 can be turned off while the voltages charged in the capacitors 31 to 33 have the same polarity.

図３（ａ）の時刻ｔ４以降に表したように、サイリスタスイッチ２１～２３をオフ状態にすると、コンデンサ３１～３３に流れる電流Ｉｃａ、Ｉｃｂ、Ｉｃｃが、実質的に０になる。 As shown after time t4 in FIG. 3A, when the thyristor switches 21 to 23 are turned off, the currents Ica, Icb, and Icc flowing through the capacitors 31 to 33 become substantially zero.

図３（ｂ）の時刻ｔ４以降に表したように、サイリスタスイッチ２１～２３をオフ状態にすると、サイリスタスイッチ２１～２３の両端間の電圧ＶＵＸ、電圧ＶＶＹ、電圧ＶＷＺは、三相交流母線２の線間電圧にコンデンサ３１～３３の充電電圧（Ｖｐ）を重畳した電圧となる。 As shown after time t4 in FIG. 3(b), when the thyristor switches 21 to 23 are turned off, the voltage V UX , voltage V VY , and voltage V WZ across the thyristor switches 21 to 23 are three-phase The voltage is obtained by superimposing the charging voltage (Vp) of the capacitors 31 to 33 on the line voltage of the AC bus 2.

図３（ｃ）の時刻ｔ４以降に表したように、サイリスタスイッチ２１～２３をオフ状態にすると、サイリスタスイッチ２１～２３の各端子間電圧ＶＵＶ、ＶＶＷ、ＶＷＵは、三相交流母線２の線間電圧に応じた電圧となる。三相交流母線２の線間電圧のピーク値を１ｐｕ（per unit）とする時、各端子間電圧ＶＵＶ、ＶＶＷ、ＶＷＵのピーク値は、１ｐｕである。 As shown after time t4 in FIG. 3(c), when the thyristor switches 21 to 23 are turned off, the voltages V UV , V VW , and V WU between the terminals of the thyristor switches 21 to 23 are the same as those of the three-phase AC bus. The voltage corresponds to the line voltage of 2. When the peak value of the line voltage of the three-phase AC bus 2 is 1 pu (per unit), the peak value of each terminal voltage V UV , V VW , V WU is 1 pu.

図３（ｄ）の時刻ｔ４以降に表したように、サイリスタスイッチ２１～２３をオフ状態にすると、サイリスタスイッチ２１～２３の各端子間電圧ＶＸＹ、ＶＹＺ、ＶＺＸも同様に、三相交流母線２の線間電圧に応じた電圧となる。各端子間電圧ＶＸＹ、ＶＹＺ、ＶＺＸのピーク値は、１ｐｕである。 As shown after time t4 in FIG. 3(d), when the thyristor switches 21 to 23 are turned off, the voltages between the terminals of the thyristor switches 21 to 23 V The voltage corresponds to the line voltage of the AC bus 2. The peak value of each inter-terminal voltage V XY , V YZ , and V ZX is 1 pu.

図４（ａ）～図４（ｄ）は、無効電力補償装置の参考の動作の一例を模式的に表すグラフである。
図４（ａ）～図４（ｄ）の表すものは、それぞれ図３（ａ）～図３（ｄ）表すものと同様である。 FIGS. 4(a) to 4(d) are graphs schematically representing an example of a reference operation of the reactive power compensator.
What is shown in FIGS. 4(a) to 4(d) is the same as what is shown in FIGS. 3(a) to 3(d), respectively.

図４（ａ）～図４（ｄ）では、時刻ｔ１０～時刻ｔ１１の間において、サイリスタスイッチ２１～２３をオン状態とし、時刻ｔ１１においてサイリスタスイッチ２１～２３の全ての制御信号の入力を停止した場合の動作の一例を模式的に表している。 In FIGS. 4(a) to 4(d), the thyristor switches 21 to 23 are turned on between time t10 and time t11, and the input of all control signals to the thyristor switches 21 to 23 is stopped at time t11. This diagram schematically represents an example of the operation in this case.

図４（ａ）～図４（ｄ）に表したように、時刻ｔ１１においてサイリスタスイッチ２１～２３の全ての制御信号の入力を停止した場合には、Ｕ相のサイリスタ素子２１ａに流れる電流が０になった時刻ｔ１２においてサイリスタスイッチ２１がオフ状態となり、Ｚ相のサイリスタ素子２３ｂに流れる電流が０になった時刻ｔ１３においてサイリスタスイッチ２３がオフ状態となり、Ｖ相のサイリスタ素子２２ａに流れる電流が０になった時刻ｔ１４においてサイリスタスイッチ２２がオフ状態となる。 As shown in FIGS. 4(a) to 4(d), when the input of all control signals to the thyristor switches 21 to 23 is stopped at time t11, the current flowing through the U-phase thyristor element 21a becomes zero. At time t12, the thyristor switch 21 becomes OFF, and at time t13, when the current flowing through the Z-phase thyristor element 23b becomes 0, the thyristor switch 23 becomes OFF, and the current flowing through the V-phase thyristor element 22a becomes 0. At time t14, the thyristor switch 22 is turned off.

このように、所定のタイミングでサイリスタスイッチ２１～２３の全ての制御信号の入力を停止した場合には、三相のうちの一つの相が、逆極性となる。より具体的には、Ｕ相のサイリスタ素子２１ａに流れる電流が０になる直前に全ての制御信号の入力を停止した場合には、Ｕ相－Ｚ相－Ｖ相の順でサイリスタスイッチ２１～２３がオフ状態となり、Ｖ相のサイリスタ素子２２ａに流れる電流が０になる直前に全ての制御信号の入力を停止した場合には、Ｖ相－Ｘ相－Ｗ相の順でサイリスタスイッチ２１～２３がオフ状態となり、Ｗ相のサイリスタ素子２３ａに流れる電流が０になる直前に全ての制御信号の入力を停止した場合には、Ｗ相－Ｙ相－Ｕ相の順でサイリスタスイッチ２１～２３がオフ状態となり、Ｘ相のサイリスタ素子２１ｂに流れる電流が０になる直前に全ての制御信号の入力を停止した場合には、Ｘ相－Ｗ相－Ｙ相の順でサイリスタスイッチ２１～２３がオフ状態となり、Ｙ相のサイリスタ素子２２ｂに流れる電流が０になる直前に全ての制御信号の入力を停止した場合には、Ｙ相－Ｕ相－Ｚ相の順でサイリスタスイッチ２１～２３がオフ状態となり、Ｚ相のサイリスタ素子２３ｂに流れる電流が０になる直前に全ての制御信号の入力を停止した場合には、Ｚ相－Ｖ相－Ｘ相の順でサイリスタスイッチ２１～２３がオフ状態となる。 In this way, when the input of all control signals to the thyristor switches 21 to 23 is stopped at a predetermined timing, one of the three phases has the opposite polarity. More specifically, if input of all control signals is stopped immediately before the current flowing through the U-phase thyristor element 21a becomes 0, the thyristor switches 21 to 23 are activated in the order of U-phase, Z-phase, and V-phase. When the input of all control signals is stopped immediately before the current flowing through the V-phase thyristor element 22a becomes OFF, the thyristor switches 21 to 23 turn off in the order of V-phase, X-phase, and W-phase. If the input of all control signals is stopped immediately before the current flowing through the W-phase thyristor element 23a becomes 0, the thyristor switches 21 to 23 are turned off in the order of W-phase, Y-phase, and U-phase. If the input of all control signals is stopped immediately before the current flowing through the X-phase thyristor element 21b becomes 0, the thyristor switches 21 to 23 are turned off in the order of the X-phase, W-phase, and Y-phase. Therefore, if the input of all control signals is stopped immediately before the current flowing through the Y-phase thyristor element 22b becomes 0, the thyristor switches 21 to 23 are turned off in the order of Y-phase, U-phase, and Z-phase. If input of all control signals is stopped immediately before the current flowing through the Z-phase thyristor element 23b becomes 0, the thyristor switches 21 to 23 are turned off in the order of Z-phase, V-phase, and X-phase. .

サイリスタスイッチ２１～２３のコンデンサ３１～３３と接続された側の各端子間電圧ＶＵＶ、ＶＶＷ、ＶＷＵは、下記の（１）～（３）式で表すことができる。
ＶＵＶ＝ＶＳａｂ＋Ｖｃａ－Ｖｃｂ … （１）
ＶＶＷ＝ＶＳｂｃ＋Ｖｃｂ－Ｖｃｃ … （２）
ＶＷＵ＝ＶＳｃａ＋Ｖｃｃ－Ｖｃａ … （３）
ここで、ＶＳａｂは、第１交流母線２ａと第２交流母線２ｂとの間の線間電圧である。ＶＳｂｃは、第２交流母線２ｂと第３交流母線２ｃとの間の線間電圧である。ＶＳｃａは、第３交流母線２ｃと第１交流母線２ａとの間の線間電圧である。Ｖｃａは、コンデンサ３１の電圧である。Ｖｃｂは、コンデンサ３２の電圧である。Ｖｃｃは、コンデンサ３３の電圧である。 The voltages V UV , V VW , and V WU between the terminals of the thyristor switches 21 to 23 connected to the capacitors 31 to 33 can be expressed by the following equations (1) to (3).
V UV =VSab+Vca-Vcb... (1)
V VW = VSbc + Vcb - Vcc... (2)
V WU = VSca + Vcc - Vca... (3)
Here, VSab is the line voltage between the first AC bus 2a and the second AC bus 2b. VSbc is the line voltage between the second AC bus 2b and the third AC bus 2c. VSca is the line voltage between the third AC bus 2c and the first AC bus 2a. Vca is the voltage of capacitor 31. Vcb is the voltage of capacitor 32. Vcc is the voltage of capacitor 33.

図４（ａ）～図４（ｄ）に表した例では、サイリスタスイッチ２１～２３をオフ状態とした際に、コンデンサ３１、３２に正極性のピーク電圧（＋Ｖｐ）が充電され、コンデンサ３３に負極性のピーク電圧（－Ｖｐ）が充電される。すなわち、Ｖｃａ＝＋Ｖｐ、Ｖｃｂ＝＋Ｖｐ、Ｖｃｃ＝－Ｖｐとすると、上記の（１）～（３）式から各端子間電圧ＶＵＶ、ＶＶＷ、ＶＷＵのピーク値は、下記の（４）～（６）式のようになる。
ＶＵＶ＝Ｖｐ … （４）
ＶＶＷ＝３・Ｖｐ … （５）
ＶＷＵ＝３・Ｖｐ … （６）
（４）～（６）式及び図４（ａ）～図４（ｄ）の時刻ｔ１４以降に表したように、所定のタイミングでサイリスタスイッチ２１～２３の全ての制御信号の入力を停止した場合には、各端子間電圧ＶＵＶ、ＶＶＷ、ＶＷＵのいずれかのピーク値が、三相交流母線２の線間電圧のピーク値Ｖｐの３倍（３ｐｕ）となってしまう。 In the example shown in FIGS. 4(a) to 4(d), when the thyristor switches 21 to 23 are turned off, the capacitors 31 and 32 are charged with a positive peak voltage (+Vp), and the capacitor 33 is charged with a positive peak voltage (+Vp). A negative peak voltage (-Vp) is charged. That is, assuming that Vca=+Vp, Vcb=+Vp, and Vcc=-Vp, the peak value of each terminal voltage V UV , V VW , and V WU is calculated by the following (4) from equations (1) to (3) above. ~ (6) becomes the formula.
V UV =Vp… (4)
V VW = 3・Vp… (5)
VWU =3・Vp… (6)
When the input of all control signals to the thyristor switches 21 to 23 is stopped at a predetermined timing, as shown in equations (4) to (6) and after time t14 in FIGS. 4(a) to 4(d). In this case, the peak value of any one of the inter-terminal voltages V UV , V VW , and V WU becomes three times (3 pu) the peak value Vp of the line voltage of the three-phase AC bus 2 .

これに対して、本実施形態に係る無効電力補償装置１０では、制御部１４が、サイリスタスイッチ２１～２３をオン状態からオフ状態に切り替える際に、コンデンサ３１～３３に充電される電圧の極性が、三相のＴＳＣ２０ａ～２０ｃのそれぞれのコンデンサ３１～３３で同じ極性となる順序で、サイリスタスイッチ２１～２３をオフ状態にする。 In contrast, in the reactive power compensator 10 according to the present embodiment, when the control unit 14 switches the thyristor switches 21 to 23 from the on state to the off state, the polarity of the voltage charged in the capacitors 31 to 33 is changed. , the thyristor switches 21 to 23 are turned off in the order that the capacitors 31 to 33 of the three-phase TSCs 20a to 20c have the same polarity.

例えば、図３（ａ）～図３（ｄ）に表した例では、Ｖｃａ＝＋Ｖｐ、Ｖｃｂ＝＋Ｖｐ、Ｖｃｃ＝＋Ｖｐとなる。この場合、上記の（１）～（３）式から各端子間電圧ＶＵＶ、ＶＶＷ、ＶＷＵのピーク値は、線間電圧ＶＳａｂ、ＶＳｂｃ、ＶＳｃａの分のみとなるから、下記の（７）～（９）式のようになる。
ＶＵＶ＝Ｖｐ … （７）
ＶＶＷ＝Ｖｐ … （８）
ＶＷＵ＝Ｖｐ … （９）
（７）～（９）式及び図３（ａ）～図３（ｄ）の時刻ｔ４以降に表したように、コンデンサ３１～３３に充電される電圧の極性が、コンデンサ３１～３３のそれぞれで同じ極性となる順序で、サイリスタスイッチ２１～２３をオフ状態とした場合には、各端子間電圧ＶＵＶ、ＶＶＷ、ＶＷＵのピーク値を、三相交流母線２の線間電圧のピーク値Ｖｐ（１ｐｕ）に抑えることができる。 For example, in the examples shown in FIGS. 3A to 3D, Vca=+Vp, Vcb=+Vp, and Vcc=+Vp. In this case, from equations (1) to (3) above, the peak value of each terminal voltage V UV , V VW , V WU is only the line voltage VSab, VSbc, VSca, so the following (7 ) to (9).
V UV =Vp… (7)
V VW = Vp… (8)
VWU =Vp… (9)
As shown in equations (7) to (9) and after time t4 in FIGS. 3(a) to 3(d), the polarity of the voltage charged to the capacitors 31 to 33 is different from each other. When the thyristor switches 21 to 23 are turned off in the order that they have the same polarity, the peak values of the voltages between each terminal V UV , V VW , and V WU are the peak value of the line voltage of the three-phase AC bus 2. It can be suppressed to Vp (1 pu).

また、サイリスタスイッチ２１～２３をオフ状態とした場合に、サイリスタスイッチ２１～２３のコンデンサ３１～３３と接続されていない側の各端子間電圧ＶＸＹ、ＶＹＺ、ＶＺＸのピーク値は、コンデンサ３１～３３の影響を受けないため、図３（ｄ）及び図４（ｄ）に表したように、三相交流母線２の線間電圧のピーク値Ｖｐ（１ｐｕ）となる。 Furthermore, when the thyristor switches 21 to 23 are turned off, the peak values of the voltages V 31 to 33, the line voltage of the three-phase AC bus 2 has a peak value Vp (1 pu) as shown in FIGS. 3(d) and 4(d).

このように、本実施形態に係る無効電力補償装置１０では、サイリスタスイッチ２１～２３のオフ時に、異なる相のサイリスタスイッチ２１～２３の端子間に生じる電圧差を抑制することができる。具体的には、各端子間電圧ＶＵＶ、ＶＶＷ、ＶＷＵのピーク値を、三相交流母線２の線間電圧のピーク値Ｖｐ（１ｐｕ）に抑えることができる。 In this manner, the reactive power compensator 10 according to the present embodiment can suppress the voltage difference that occurs between the terminals of the thyristor switches 21 to 23 of different phases when the thyristor switches 21 to 23 are turned off. Specifically, the peak values of the inter-terminal voltages V UV , V VW , and V WU can be suppressed to the peak value Vp (1 pu) of the line voltage of the three-phase AC bus 2 .

従って、図４（ａ）～図４（ｄ）に表したように、各端子間電圧ＶＵＶ、ＶＶＷ、ＶＷＵのピーク値が、三相交流母線２の線間電圧のピーク値Ｖｐの３倍（３ｐｕ）となる場合などと比べて、相間距離Ｄａｂ、相間距離Ｄｂｃ、相間距離Ｄｃａを短くすることができる。例えば、相間絶縁支持碍子５１、５２、及び対地間絶縁支持碍子５３の鉛直方向の長さ（高さ）を短くすることができる。これにより、無効電力補償装置１０の小型化を図ることができる。 Therefore, as shown in FIGS. 4(a) to 4(d), the peak values of the inter-terminal voltages V UV , V VW , and V WU are equal to the peak value Vp of the line voltage of the three-phase AC bus 2. Compared to the case where the distance is three times (3 pu), the inter-phase distance D ab , the inter-phase distance D bc , and the inter-phase distance D ca can be shortened. For example, the vertical lengths (heights) of the interphase insulation support insulators 51 and 52 and the earth insulation support insulator 53 can be shortened. Thereby, the size of the reactive power compensator 10 can be reduced.

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 Although several embodiments of the invention have been described, these embodiments are presented by way of example and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, substitutions, and changes can be made without departing from the gist of the invention. These embodiments and their modifications are included within the scope and gist of the invention, as well as within the scope of the invention described in the claims and its equivalents.

２ 三相交流母線、 ２ａ 第１交流母線、 ２ｂ 第２交流母線、 ２ｃ 第３交流母線、 １０ 無効電力補償装置、 １２ 補償回路、 １４ 制御部、 ２０ａ～２０ｃ ＴＳＣ（補償部）、 ２１ サイリスタスイッチ、 ２１ａ サイリスタ素子、 ２１ｂ サイリスタ素子、 ２２ サイリスタスイッチ、 ２２ａ サイリスタ素子、 ２２ｂ サイリスタ素子、 ２３ サイリスタスイッチ、 ２３ａ サイリスタ素子、 ２３ｂ サイリスタ素子、 ３１～３３ コンデンサ、 ４１～４３ リアクトル、 ５１、５２ 相間絶縁支持碍子、 ５３ 対地間絶縁支持碍子、 ５４ ベース部 2 three-phase AC bus, 2a first AC bus, 2b second AC bus, 2c third AC bus, 10 reactive power compensator, 12 compensation circuit, 14 control unit, 20a to 20c TSC (compensation unit), 21 thyristor switch , 21a thyristor element, 21b thyristor element, 22 thyristor switch, 22a thyristor element, 22b thyristor element, 23 thyristor switch, 23a thyristor element, 23b thyristor element, 31-33 capacitor, 41-43 reactor, 51, 52 interphase insulation support insulator , 53 Ground insulation support insulator, 54 Base part

Claims (4)

三相交流母線に接続され、前記三相交流母線への無効電力の出力を行う補償回路と、
前記補償回路から前記三相交流母線への無効電力の出力を制御する制御部と、
を備え、
前記補償回路は、前記三相交流母線に対してデルタ接続された三相の補償部を有し、
前記三相の補償部のそれぞれは、サイリスタスイッチと、前記サイリスタスイッチと直列に接続されたコンデンサと、を有し、
前記サイリスタスイッチは、一対の端子と、前記一対の端子の間に逆並列に接続された一対のサイリスタ素子と、を有し、
前記制御部は、前記三相の補償部のそれぞれの前記一対のサイリスタ素子と接続され、前記一対のサイリスタ素子のオンタイミングを制御することにより、前記三相の補償部の前記サイリスタスイッチをオン状態とオフ状態とに切り替え、前記三相の補償部の前記サイリスタスイッチを前記オン状態とすることにより、前記三相交流母線に進相の無効電力を出力するとともに、前記三相の補償部の前記サイリスタスイッチを前記オン状態から前記オフ状態に切り替える際に、切り替えのタイミングの後に電流が０になる１つの前記サイリスタスイッチを前記オン状態から前記オフ状態に切り替えた後、前記オフ状態に切り替えた１つの前記サイリスタスイッチと前記コンデンサに充電される電圧の極性が逆極性となる別の前記サイリスタスイッチの前記オン状態から前記オフ状態への切り替えを、別の前記サイリスタスイッチに流れる電流の周期に対して半周期遅らせることにより、前記コンデンサに充電される電圧の極性が、前記三相の補償部のそれぞれの前記コンデンサで同じ極性となる順序で、前記三相の補償部の前記サイリスタスイッチをオフ状態にする無効電力補償装置。 a compensation circuit that is connected to a three-phase AC bus and outputs reactive power to the three-phase AC bus;
a control unit that controls output of reactive power from the compensation circuit to the three-phase AC bus;
Equipped with
The compensation circuit has a three-phase compensation section connected in delta to the three-phase AC bus,
Each of the three-phase compensation units includes a thyristor switch and a capacitor connected in series with the thyristor switch,
The thyristor switch has a pair of terminals and a pair of thyristor elements connected in antiparallel between the pair of terminals,
The control unit is connected to the pair of thyristor elements of each of the three-phase compensation units, and controls the on-timing of the pair of thyristor elements to turn on the thyristor switch of the three-phase compensation unit. By switching the thyristor switch of the three-phase compensation unit to the on-state, outputting phase-advanced reactive power to the three-phase AC bus, and switching the thyristor switch of the three-phase compensation unit to the off state. When switching the thyristor switch from the on state to the off state, one of the thyristor switches whose current becomes 0 after the switching timing is switched from the on state to the off state and then switched to the off state. One of the thyristor switches and another thyristor switch in which the polarities of the voltages charged in the capacitor are opposite to each other are switched from the on state to the off state with respect to the period of the current flowing through the other thyristor switch. The thyristor switches of the three-phase compensator are turned off in an order in which, by delaying by half a period , the polarity of the voltage charged to the capacitor is the same in each of the capacitors of the three-phase compensator. reactive power compensator. 前記デルタ接続に沿った一巡経路における前記サイリスタスイッチ及び前記コンデンサの接続順序は、前記三相の補償部のそれぞれで同じである請求項１記載の無効電力補償装置。 2. The reactive power compensator according to claim 1, wherein the connection order of the thyristor switch and the capacitor in a loop path along the delta connection is the same in each of the three-phase compensators. 前記三相の補償部のそれぞれの前記サイリスタスイッチは、鉛直方向に積層して設けられ、
前記補償回路は、前記三相の補償部のそれぞれの前記サイリスタスイッチの間に設けられ、それぞれの前記サイリスタスイッチの相間の絶縁を確保する一対の相間絶縁支持碍子を、さらに有する請求項１又は２に記載の無効電力補償装置。 The thyristor switches of each of the three-phase compensation sections are stacked in a vertical direction,
3. The compensation circuit further includes a pair of phase-to-phase insulation support insulators provided between the thyristor switches of each of the three-phase compensation units to ensure insulation between the phases of each of the thyristor switches. The reactive power compensator described in . 前記三相の補償部のそれぞれは、前記サイリスタスイッチ及び前記コンデンサと直列に接続されたリアクトルを、さらに有する請求項１～３のいずれか１つに記載の無効電力補償装置。 4. The reactive power compensator according to claim 1, wherein each of the three-phase compensators further includes a reactor connected in series with the thyristor switch and the capacitor.
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