JP7407291B2 - 浮動小数点数の乗算計算方法及び機器、並びに算術論理演算装置 - Google Patents

浮動小数点数の乗算計算方法及び機器、並びに算術論理演算装置 Download PDF

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Description

本願は、２０１９年１２月３１日に出願した、“FLOATING-POINT NUMBER MULTIPLICATION COMPUTATION METHOD AND
APPARATUS, AND ARITHMETIC LOGIC UNIT”という表題の中国特許出願第２０１９１１４１４５３４．８号に対する優先権を主張するものであり、この文献はその全体が参照により本明細書に組み込まれる。
本願は、データ処理技術の分野に関連し、特に、浮動小数点数の乗算計算方法及び機器、並びに算術論理演算装置に関連する。
浮動小数点数は、コンピュータにおける重要なデジタルフォーマットである。コンピュータの浮動小数点数には、符号、指数、及び仮数の３つの部分が含まれる。データ精度に関する様々なサービスの様々な要件を満たすために、コンピュータのプロセッサは、通常、浮動小数点数に対して様々な精度で乗算演算を実行する機能を備えている必要がある。
現在、異なる精度の浮動小数点数の乗算要件を満たすために、複数の独立した乗算器が通常、精度要件に対応して設計されている。例えば、プロセッサが半精度乗算演算、単精度乗算演算、及び倍精度乗算演算を同時にサポートする必要がある場合に、３つの独立した乗算器がそれぞれ、半精度乗算、単精度乗算、及び倍精度乗算に適合するように、少なくとも３つの独立した乗算器をプロセッサに設計する必要がある。
本願を実施する過程において、従来技術には以下の欠点がある。
異なる精度を別々にサポートする複数の乗算器を、プロセッサ内で独立して設計している。システムが１種類の精度の乗算器のみを使用して計算を実行する場合に、残りの種類の精度の乗算器はアイドル状態になり、計算リソースを非常に浪費する。
関連技術における計算リソースの浪費の問題を解決するために、本願の実施形態は、浮動小数点数の乗算計算方法及び機器、並びに算術論理演算装置を提供する。技術的な解決策は次の通りである。
第１の態様によれば、浮動小数点数の乗算計算方法が提供され、この方法は、
計算すべき複数の第１精度浮動小数点数を取得するステップと、
計算すべき各第１精度浮動小数点数を分解して、少なくとも２つの第２精度浮動小数点数を取得するステップであって、第２精度浮動小数点数の精度は、第１精度浮動小数点数の精度よりも低い、ステップと、
異なる第１精度浮動小数点数を分解して得られる２つの第２精度浮動小数点数を含む様々な組合せを決定するステップと、
各組合せにおける第２精度浮動小数点数を第２精度乗算器に入力して、各組合せに対応する中間計算結果を取得するステップと、
各組合せに対応する中間計算結果に基づいて、計算すべき複数の第１精度浮動小数点数の計算結果を決定するステップと、を含む。
本願のこの実施形態に示される解決策では、浮動小数点数は、符号、指数、及び仮数の３つの部分を含む。整数は、１であり、浮動小数点数の表現から省略することができる。計算すべき（to-be-computed）第１精度浮動小数点数が最初に分解され得る。ここで、第１精度浮動小数点数を分解することは、第１精度浮動小数点数の整数及び仮数を、複数の第２精度浮動小数点数の合計で表すことである。ここで、第２精度浮動小数点数の精度は、第１精度の精度よりも低くする必要がある。例えば、第１精度浮動小数点数が単精度浮動小数点数である場合に、第２精度浮動小数点数は半精度浮動小数点数であり得る。別の例では、第１精度浮動小数点数が倍精度浮動小数点数である場合に、第２精度浮動小数点数は、単精度浮動小数点数又は半精度浮動小数点数であり得る。分解後に得られる第２精度浮動小数点数について、異なる第１精度浮動小数点数を分解して得られる２つの第２精度浮動小数点数を組み合わせ、次に取得した各組合せを、第２精度浮動小数点数に対する乗算を計算するように構成された第２精度乗算器に入力することができる。この場合に、第２精度乗算器は、第２精度浮動小数点数の各グループに対応する中間計算結果を出力することができる。最後に、複数の中間計算結果を処理して、計算すべき複数の第１精度浮動小数点数の計算結果を取得することができる。
本願のこの実施形態に示される解決策では、第１精度浮動小数点数に対する乗算を計算するプロセスにおいて、比較的精度の高い第１精度乗算器を使用する必要がなく、比較的精度の低い第２精度乗算器のみを使用する必要があることが分かり得る。換言すれば、通常、第２精度浮動小数点数に対する乗算を計算することに加えて、第２精度乗算器のみが配置される処理装置は、より高い精度で第１精度浮動小数点数に対する乗算をさらに計算することができる。このようにして、計算リソースを効果的に使用でき、第１精度乗算器を個別に配置するコストを節約することができる。
可能な実施態様では、計算すべき各第１精度浮動小数点数を分解して、少なくとも２つの第２精度浮動小数点数を取得するステップの後に、この方法は、各第２精度浮動小数点数に対応する指数バイアス値を決定するステップをさらに含む。
各組合せに対応する中間計算結果に基づいて、計算すべき複数の第１精度浮動小数点数の計算結果を決定するステップは、
各組合せにおける第２精度浮動小数点数に対応する指数バイアス値に基づいて、各組合せに対応する中間計算結果の指数を調整して、調整した中間計算結果を取得するステップと、
全ての組合せに対応する調整した中間計算結果に対して総和演算を実行し、複数の第１精度浮動小数点数の計算結果を取得するステップと、を含む。
本願のこの実施形態に示される解決策では、第１精度浮動小数点数が分解されるときに、第１精度浮動小数点数の異なるビットの仮数は、第２精度浮動小数点を使用して別々に表す必要がある。さらに、各第２精度浮動小数点数に対応する指数バイアス値がさらに取得され得る。指数バイアス値には、第１精度浮動小数点数の指数が含まれ得、さらに、第２精度浮動小数点数によって表される仮数のものであり且つ第１精度浮動小数点数にある固定指数バイアス値が含まれ得る。固定指数バイアス値について以下に説明する。
例えば、単精度浮動小数点数０ １０００００００ ００００００１０１０００００１００１１００１１の場合に、符号は「０」であり、指数は「１０００００００」であり、仮数は「００００００１０１０００００１００１１００１１」である。仮数の１１番目のビット～２１番目のビット「００００１００１１００」を表すために半精度浮動小数点数を使用する必要があり、実際に表す必要がある数値が「０．０００００００００００ ０００１００１１００」の場合に、固定指数バイアス値－１１が抽出され得る。
同様に、各組合せに対応する中間計算結果に対応する指数は、第２精度浮動小数点数に対応する指数バイアス値を使用して調整する必要がある。最後に、調整した中間計算結果をアキュムレータに入力して累積計算を行い、最終的な計算結果を取得することができる。
可能な実施態様では、各組合せにおける第２精度浮動小数点数に対応する指数バイアス値に基づいて、各組合せに対応する中間計算結果の指数を調整して、調整した中間計算結果を取得するステップは、
第２精度浮動小数点数の各組合せに対応する中間計算結果の指数と、各組合せにおける第２精度浮動小数点数に対応する指数バイアス値を加算して、調整した中間計算結果を取得するステップを含む。
本願のこの実施形態に示される解決策では、各第２精度浮動小数点数は、指数バイアス値に対応する。第２精度乗算器を使用して得られた中間結果を取得した後に、各組合せに対応する中間計算結果について、計算に関与しない各第２精度浮動小数点数の指数バイアス値と、中間計算結果の指数とを加算して、調整した中間計算結果を取得する必要がある。
可能な実施態様では、中間計算結果は、第１精度中間計算結果であり、計算結果は、第１精度計算結果である。
本願のこの実施形態に示される解決策では、第１精度浮動小数点数に対する乗算計算のために、第１精度計算結果が依然として取得され得、すなわち、精度が低下しない。
可能な実施態様では、第１精度浮動小数点数は単精度浮動小数点数であり、第２精度浮動小数点数は半精度浮動小数点数であり、第１精度中間計算結果は単精度中間計算結果であり、第１精度計算結果は単精度計算結果であり、第２精度乗算器は半精度乗算器である、又は
第１精度浮動小数点数は倍精度浮動小数点数であり、第２精度浮動小数点数は単精度浮動小数点数であり、第１精度中間計算結果は倍精度中間計算結果であり、第１精度計算結果は倍精度計算結果であり、第２精度乗算器は単精度乗算器である。
本願のこの実施形態に示される解決策では、半精度乗算器を使用して、計算すべき単精度浮動小数点数について単精度計算結果を最終的に得ることができ、単精度乗算計算は、単精度乗算器を使用せずに実行することができ、それにより計算リソースを節約できる。単精度乗算器を使用して、計算すべき倍精度浮動小数点数について倍精度計算結果を最終的に得ることもでき、倍精度乗算計算は、倍精度乗算器を使用せずに実行することができ、それにより計算リソースを節約できる。
可能な実施態様では、各組合せにおける第２精度浮動小数点数を第２精度乗算器に入力して、各組合せに対応する中間計算結果を取得するステップは、
各組合せにおける第２精度浮動小数点数を第２精度乗算器に入力して、各組合せに対応する第１精度中間計算結果を取得し、各第１精度中間計算結果に対してフォーマット変換を実行して、各組合せに対応する第３精度中間計算結果を取得するステップを含み、第３精度中間計算結果の精度は、第１精度中間計算結果の精度よりも高い。
各組合せにおける第２精度浮動小数点数に対応する指数バイアス値に基づいて、各組合せに対応する中間計算結果の指数を調整して、調整した中間計算結果を取得するステップは、
各組合せにおける第２精度浮動小数点数に対応する指数バイアス値に基づいて、各組合せに対応する第３精度中間計算結果の指数を調整して、調整した第３精度中間計算結果を取得するステップを含む。
全ての組合せに対応する調整した中間計算結果に対して総和演算を実行して、複数の第１精度浮動小数点数の計算結果を取得するステップは、
全ての組合せに対応する調整した第３精度中間計算結果に対して総和演算を実行して、複数の第１精度浮動小数点数の第３精度計算結果を取得するステップを含む。
本願のこの実施形態に示される解決策では、第１精度浮動小数点数に対する乗算計算のために、より高精度の第３精度計算結果を取得することができる。
可能な実施態様では、各第１精度中間結果に対してフォーマット変換を実行して、第２精度浮動小数点数の各組合せに対応する第３精度中間計算結果を取得するステップは、
各第１精度中間結果の指数及び仮数に対しゼロパディング処理を実行して、各組合せに対応する第３精度中間計算結果を取得するステップを含む。
本願のこの実施形態に示される解決策では、第２精度浮動小数点数が第２精度乗算器によって処理された後に、第１精度中間計算結果のみを得ることができる。従って、最終的により高い精度の第３精度計算結果を取得する必要がある場合に、第１精度中間計算結果のフォーマットを第３精度中間計算結果に拡張する必要がある。拡張方法は、指数及び仮数のそれぞれの最後のビットの後にゼロを埋め込むことである。
可能な実施態様では、第１精度浮動小数点数は単精度浮動小数点数であり、第２精度浮動小数点数は半精度浮動小数点数であり、第１精度中間計算結果は単精度中間計算結果であり、第３精度中間計算結果は倍精度中間計算結果であり、第３精度計算結果は倍精度計算結果であり、第２精度乗算器は半精度乗算器である。
本願のこの実施形態に示される解決策では、半精度乗算器を使用して、計算すべき単精度浮動小数点数について倍精度計算結果を最終的に得ることができ、単精度乗算計算は、単精度乗算器を使用せずに実行することができ、それにより計算リソースを節約できる。
可能な実施態様では、各組合せにおける第２精度浮動小数点数を第２精度乗算器に入力して、各組合せに対応する中間計算結果を取得するステップは、
各組合せにおける第２精度浮動小数点数を第２精度乗算器に入力して、各組合せに対応する第３精度中間計算結果を取得し、各第３精度中間計算結果に対してフォーマット変換を実行して、各組合せに対応する第１精度中間計算結果を取得するステップを含む。
各組合せにおける第２精度浮動小数点数に対応する指数バイアス値に基づいて、各組合せに対応する中間計算結果の指数を調整して、調整した中間計算結果を取得するステップは、
各組合せにおける第２精度浮動小数点数に対応する指数バイアス値に基づいて、各組合せに対応する第１精度中間計算結果の指数を調整して、調整した第１精度中間計算結果を取得するステップを含む。
第２精度浮動小数点数の全てのグループに対応する調整した中間計算結果に対して総和演算を実行して、複数の第１精度浮動小数点数の計算結果を取得するステップは、
第２精度浮動小数点数の全てのグループに対応する調整した第１精度中間計算結果に対して総和演算を実行して、複数の第１精度浮動小数点数の第１精度計算結果を取得するステップを含む。
本願のこの実施形態に示される解決策では、第２精度浮動小数点数乗算器を使用して第２精度浮動小数点数を処理した後に、第１精度中間計算結果を直接取得することができず、第３精度中間計算結果しか取得できない場合がある。この場合に、最終的な計算結果の精度が依然として第１精度であることを保証するために、第３精度中間計算結果のフォーマットを拡張して第１精度中間結果を取得することができ、それによって、最終的に第１精度計算結果が取得される。
可能な実施態様では、第１精度浮動小数点数は倍精度浮動小数点数であり、第２精度浮動小数点数は半精度浮動小数点数であり、第３精度中間計算結果は単精度中間計算結果であり、第１精度中間計算結果は倍精度中間計算結果であり、第１精度計算結果は倍精度計算結果であり、第２精度乗算器は半精度乗算器である。
本願のこの実施形態に示される解決策では、半精度乗算器を使用して、計算すべき倍精度浮動小数点数について単精度中間計算結果を取得することができる。単精度中間計算結果のフォーマットを調整した後に、最終的に倍精度計算結果が得られる。倍精度浮動小数点数に対する乗算計算は、倍精度乗算器を使用せずに実行することができ、それにより計算リソースを節約できる。
第２の態様によれば、浮動小数点数の乗算計算機器が提供され、この機器は、
計算すべき複数の第１精度浮動小数点数を取得するように構成された取得モジュールと、
計算すべき各第１精度浮動小数点数を分解して、少なくとも２つの第２精度浮動小数点数を取得するように構成された分解モジュールであって、第２精度浮動小数点数の精度は、第１精度浮動小数点数の精度よりも低い、分解モジュールと、
異なる第１精度浮動小数点数を分解して得られる２つの第２精度浮動小数点数を含む様々な組合せを決定するように構成された組合せモジュールと、
各組合せにおける第２精度浮動小数点数を第２精度乗算器に入力して、各組合せに対応する中間計算結果を取得するように構成された入力モジュールと、
各組合せに対応する中間計算結果に基づいて、計算すべき複数の第１精度浮動小数点数の計算結果を決定するように構成された決定モジュールと、を含む。
可能な実施態様では、分解モジュールは、各第２精度浮動小数点数に対応する指数バイアス値を決定するようにさらに構成される。
決定モジュールは、
各組合せにおける第２精度浮動小数点数に対応する指数バイアス値に基づいて、各組合せに対応する中間計算結果の指数を調整して、調整した中間計算結果を取得し、及び
全ての組合せに対応する調整した中間計算結果に対して総和演算を実行して、複数の第１精度浮動小数点数の計算結果を取得するように構成される。
可能な実施態様では、決定モジュールは、第２精度浮動小数点数の各組合せに対応する中間計算結果の指数と、各組合せにおける第２精度浮動小数点数に対応する指数バイアス値とを加算して、調整した中間計算結果を取得するように構成される。
可能な実施態様では、中間計算結果は、第１精度中間計算結果であり、計算結果は、第１精度計算結果である。
可能な実施態様では、第１精度浮動小数点数は単精度浮動小数点数であり、第２精度浮動小数点数は半精度浮動小数点数であり、第１精度中間計算結果は単精度中間計算結果であり、第１精度計算結果は単精度計算結果であり、第２精度乗算器は半精度乗算器である、又は
第１精度浮動小数点数は倍精度浮動小数点数であり、第２精度浮動小数点数は単精度浮動小数点数であり、第１精度中間計算結果は倍精度中間計算結果であり、第１精度計算結果は倍精度計算結果であり、第２精度乗算器は単精度乗算器である。
可能な実施態様では、入力モジュールは、各組合せにおける第２精度浮動小数点数を第２精度乗算器に入力して、各組合せに対応する第１精度中間計算結果を取得し、各第１精度中間計算結果に対してフォーマット変換を実行して、各組合せに対応する第３精度中間計算結果を取得するように構成され、第３精度中間計算結果の精度は、第１精度中間計算結果の精度よりも高い。
決定モジュールは、
各組合せにおける第２精度浮動小数点数に対応する指数バイアス値に基づいて、各組合せに対応する第３精度中間計算結果の指数を調整して、調整した第３精度中間計算結果を取得し、及び
全ての組合せに対応する調整した第３精度中間計算結果に対して総和演算を実行して、複数の第１精度浮動小数点数の第３精度計算結果を取得するように構成される。
可能な実施態様では、入力モジュールは、各第１精度中間結果の指数及び仮数に対しゼロパディング処理を実行し、各組合せに対応する第３精度中間計算結果を取得するように構成される。
可能な実施態様では、第１精度浮動小数点数は単精度浮動小数点数であり、第２精度浮動小数点数は半精度浮動小数点数であり、第１精度中間計算結果は単精度中間計算結果であり、第３精度中間計算結果は倍精度中間計算結果であり、第３精度計算結果は倍精度計算結果であり、第２精度乗算器は半精度乗算器である。
可能な実施態様では、入力モジュールは、各組合せにおける第２精度浮動小数点数を第２精度乗算器に入力して、各組合せに対応する第３精度中間計算結果を取得し、各第３精度中間計算結果に対してフォーマット変換を実行して、各組合せに対応する第１精度中間計算結果を取得するように構成される。
決定モジュールは、
各組合せにおける第２精度浮動小数点数に対応する指数バイアス値に基づいて、各組合せに対応する第１精度中間計算結果の指数を調整して、調整した第１精度中間計算結果を取得し、及び
第２精度浮動小数点数の全てのグループに対応する調整した第１精度中間計算結果に対して総和演算を実行して、複数の第１精度浮動小数点数の第１精度計算結果を取得するように構成される。
可能な実施態様では、第１精度浮動小数点数は倍精度浮動小数点数であり、第２精度浮動小数点数は半精度浮動小数点数であり、第３精度中間計算結果は単精度中間計算結果であり、第１精度中間計算結果は倍精度中間計算結果であり、第１精度計算結果は倍精度計算結果であり、第２精度乗算器は半精度乗算器である。
第３の態様によれば、算術論理演算装置が提供され、算術論理演算装置は、浮動小数点数の分解回路、第２精度乗算器、指数調整回路、及びアキュムレータを含む。
浮動小数点数の分解回路は、各入力の計算すべき第１精度浮動小数点数を少なくとも２つの第２精度浮動小数点数に分解して、各第２精度浮動小数点数に対応する指数バイアス値を指数調整回路に出力するように構成され、第２精度浮動小数点数の精度が、第１精度浮動小数点数の精度よりも低い。
第２精度乗算器は、異なる第１精度浮動小数点数を分解して得られる２つの第２精度浮動小数点数を含む組合せを受け取り、各組合せにおける第２精度浮動小数点数に対して乗算演算を実行し、及び各組合せに対応する中間計算結果を指数調整回路に出力するように構成される。
指数調整回路は、各入力組合せにおける第２精度浮動小数点数に対応する指数バイアス値に基づいて、各入力組合せに対応する中間計算結果の指数を調整し、調整した中間計算結果をアキュムレータに出力するように構成される。
アキュムレータは、全ての入力組合せに対応する調整した中間計算結果に対して総和演算を実行し、複数の第１精度浮動小数点数の計算結果を出力するように構成される。
可能な実施態様では、指数調整回路は、各入力組合せにおける第２精度浮動小数点数に対応する指数バイアス値と、各入力組合せに対応する中間計算結果の指数とを加算し、調整した中間計算結果をアキュムレータに出力するように構成される。
可能な実施態様では、中間計算結果は、第１精度中間計算結果であり、計算結果は、第１精度計算結果である。
可能な実施態様では、第１精度浮動小数点数は単精度浮動小数点数であり、第２精度浮動小数点数は半精度浮動小数点数であり、第１精度中間計算結果は単精度中間計算結果であり、第１精度計算結果は単精度計算結果であり、第２精度乗算器は半精度乗算器である、又は
第１精度浮動小数点数は倍精度浮動小数点数であり、第２精度浮動小数点数は単精度浮動小数点数であり、第１精度中間計算結果は倍精度中間計算結果であり、第１精度計算結果は倍精度計算結果であり、第２精度乗算器は単精度乗算器である。
可能な実施態様では、算術論理演算装置は、フォーマット変換回路をさらに含む。
第２精度乗算器は、具体的には、各組合せにおける第２精度浮動小数点数に対して乗算演算を実行し、各組合せに対応する第１精度中間計算結果をフォーマット変換回路に出力するように構成される。
フォーマット変換回路は、各入力の第１精度中間計算結果に対してフォーマット変換を実行し、各組合せに対応する第３精度中間計算結果を指数調整回路に出力するように構成され、第３精度中間計算結果の精度は、第１精度中間計算結果の精度よりも高い。
指数調整回路は、各入力組合せにおける第２精度浮動小数点数に対応する指数バイアス値に基づいて、各入力組合せに対応する第３精度中間計算結果の指数を調整し、調整した第３精度中間計算結果をアキュムレータに出力するように構成される。
アキュムレータは、全ての入力組合せに対応する調整した第３精度中間計算結果に対して総和演算を実行し、複数の第１精度浮動小数点数について第３精度計算結果を出力するように構成される。
可能な実施態様では、フォーマット変換回路は、各入力の第１精度中間計算結果の指数及び仮数に対してゼロパディング処理を実行し、各組合せに対応する第３精度中間計算結果を指数調整回路に出力するように構成される。
可能な実施態様では、第１精度浮動小数点数は単精度浮動小数点数であり、第２精度浮動小数点数は半精度浮動小数点数であり、第１精度中間計算結果は単精度中間計算結果であり、第３精度中間計算結果は倍精度中間計算結果であり、第３精度計算結果は倍精度計算結果であり、第２精度乗算器は半精度乗算器である。
可能な実施態様では、算術論理演算装置は、フォーマット変換回路をさらに含む。
第２精度乗算器は、各組合せにおける第２精度浮動小数点数に対して乗算演算を実行し、各組合せに対応する第３精度中間計算結果をフォーマット変換回路に出力するように構成される。
フォーマット変換回路は、各入力の第３精度中間計算結果に対してフォーマット変換を実行し、各組合せに対応する第１精度中間計算結果を指数調整回路に出力するように構成される。
指数調整回路は、各入力組合せにおける第２精度浮動小数点数に対応する指数バイアス値に基づいて、各入力組合せに対応する第１精度中間計算結果の指数を調整し、調整した第１精度中間計算結果をアキュムレータに出力するように構成される。
アキュムレータは、全ての入力組合せに対応する調整した第１精度中間計算結果に対して総和演算を実行し、複数の第１精度浮動小数点数に対して第１精度計算結果を出力するように構成される。
可能な実施態様では、第１精度浮動小数点数は倍精度浮動小数点数であり、第２精度浮動小数点数は半精度浮動小数点数であり、第３精度中間計算結果は単精度中間計算結果であり、第１精度中間計算結果は倍精度中間計算結果であり、第１精度計算結果は倍精度計算結果であり、第２精度乗算器は半精度乗算器である。
可能な実施態様では、算術論理演算装置は、計算モード切替え回路をさらに含む。
計算モード切替え回路は、計算モード切替え回路が第２精度浮動小数点数の計算モードに設定されている場合に、浮動小数点数の分解回路及び指数調整回路を無効に設定するように構成される。
第２精度乗算器は、算術論理演算装置の外部から入力される、計算すべき第２精度浮動小数点数の複数のグループを受け取り、第２精度浮動小数点数の各グループに対して乗算演算を実行し、及び計算すべき第２精度浮動小数点数の各グループに対応する中間計算結果を入力するように構成される。
アキュムレータは、計算すべき第２精度浮動小数点数の全ての入力グループに対応する中間計算結果に対して総和演算を実行し、計算すべき第２精度浮動小数点数の複数のグループの計算結果を出力するように構成される。
第４の態様によれば、電子装置が提供され、電子装置は、プロセッサ及びメモリを含む。メモリは少なくとも１つの命令を記憶し、その命令はプロセッサによってロード及び実行されて、第１の態様による浮動小数点数の乗算計算方法で実行される演算を実施する。
第５の態様によれば、プロセッサが提供され、プロセッサは、第３の態様による算術論理演算装置を含む。
第６の態様によれば、コンピュータ可読記憶媒体が提供される。コンピュータ可読記憶媒体は、少なくとも１つの命令を記憶し、その命令はプロセッサによってロード及び実行されて、第１の態様による浮動小数点数の乗算計算方法で実行される演算を実施する。
本願の実施形態で提供する技術的解決策の有利な効果は以下の通りである。
本願の実施形態では、計算すべき各第１精度浮動小数点数を分解して、比較的精度の低い複数の第２精度浮動小数点数を取得する。次に、異なる第１精度浮動小数点数を分解して得られる２つの第２精度浮動小数点数を含む様々な組合せを第２精度乗算器に入力して、各組合せに対応する中間計算結果を取得する。最後に、各組合せに対応する中間計算結果に基づいて、計算すべき第１精度浮動小数点数に対応する計算結果が決定される。本願の実施形態では、比較的精度の高い複数の第１精度浮動小数点数が、比較的精度の低い第２精度乗算器によって計算することができ、第１精度乗算器をもはや使用する必要がないことが分かり得る。従って、比較的精度の高い第１精度浮動小数点数は、比較的精度の低い第２精度乗算器のみを有する装置で計算することができ、第１精度乗算器を追加で設計する必要がなく、それにより計算リソースを効果的に節約する。
本願の一実施形態による浮動小数点数の乗算計算方法のフローチャートである。 本願の一実施形態による浮動小数点数の構成の概略図である。 本願の一実施形態による浮動小数点数の構成の概略図である。 本願の一実施形態による浮動小数点数の構成の概略図である。 本願の一実施形態による、第２精度浮動小数点数を第２精度乗算器に入力する概略図である。 本願の一実施形態による、第２精度浮動小数点数を第２精度乗算器に入力する概略図である。 本願の一実施形態による、浮動小数点数の乗算計算機器の構造の概略図である。 本願の一実施形態による電子装置の構造の概略図である。 本願の一実施形態による浮動小数点数の乗算計算方法のフローチャートである。 本願の一実施形態による浮動小数点数の乗算計算方法のフローチャートである。 本願の一実施形態による浮動小数点数の乗算計算方法のフローチャートである。 本願の一実施形態による算術論理演算装置の構造の概略図である。 本願の一実施形態による算術論理演算装置の構造の概略図である。 本願の一実施形態による算術論理演算装置の構造の概略図である。
本願の実施形態は、浮動小数点数の乗算計算方法を提供する。この方法は、電子装置によって実施することができ、電子装置は、浮動小数点数の計算を実行する必要がある任意の装置であり得る。例えば、電子装置は、携帯電話又はタブレットコンピュータ等のモバイル端末であり得るか、デスクトップコンピュータ又はノートブックコンピュータ等のコンピュータ装置であり得るか、又はサーバであり得る。もっとも、浮動小数点数の計算は、グラフィックス処理、天文学、医学等の多くの分野に関連している可能性がある。全ての分野において、前述したタイプの電子装置を使用して浮動小数点数の計算を実行する場合に、本願の実施形態で提供する方法を使用することができる。高精度の浮動小数点数を分解して低精度の浮動小数点数を取得し、次に低精度の乗算器を使用して、取得した低精度の浮動小数点数を計算し、最終的に高精度の計算結果を取得する。関連技術の高精度の乗算器でしか完了できない計算は、低精度の乗算器を使用して精度を損なうことなく完了することができる。
図１を参照すると、本願の一実施形態は、浮動小数点数の乗算計算方法を提供する。この方法の処理手順には、以下のステップが含まれ得る。
ステップ１０１：計算すべき複数の第１精度浮動小数点数を取得する。
計算すべき複数の第１精度浮動小数点数は、乗算演算を実行する必要がある第１精度浮動小数点数のグループであり得る。「複数」は２以上であり得る。本願のこの実施形態では、説明のために、「複数」が２つである場合を使用する。
実施態様において、コンピュータ装置内のプロセッサは、計算すべき複数の第１精度浮動小数点数を取得することができる。第１精度浮動小数点数は、単精度浮動小数点数、倍精度浮動小数点数等であり得る。
ステップ１０２：計算すべき各第１精度浮動小数点数を分解して、少なくとも２つの第２精度浮動小数点数を取得する。ここで、第２精度浮動小数点数の精度は、第１精度浮動小数点数の精度よりも低い。
実施態様において、計算すべき各第１精度浮動小数点数を分解して、複数の第２精度浮動小数点数を取得することができ、第２精度浮動小数点数の精度は、第１精度浮動小数点数の精度よりも低い。第１精度浮動小数点数及び第２精度浮動小数点数には複数のケースが考えられるが、以下にいくつかのケースを列挙する。第１精度浮動小数点数は、単精度浮動小数点数（single-precision floating-point format, FP32）であり得、第２精度浮動小数点数は、半精度浮動小数点数（half-precision floating-point format, FP16）であり得る。あるいはまた、第１精度浮動小数点数は、倍精度浮動小数点数（double-precision floating-point format, FP64）であり得、第２精度浮動小数点数は、ＦＰ３２であってもよく、又はＦＰ１６であってもよい。前述したいくつかのケースについて以下に個別に説明する。
ケース１：第１精度浮動小数点数がＦＰ３２であり、第２精度浮動小数点数がＦＰ１６である場合に、ＦＰ３２を分解して複数のＦＰ１６を取得することは、以下のケースを含み得る。
Ｉ． １つのＦＰ３２を分解して、３つのＦＰ１６を取得する。
現在、標準フォーマットのＦＰ３２の構成が図２に示されており、この構成には、１ビット（bit）の符号、８ビットの指数（べき指数とも呼ばれる）、及び２３のビットの仮数が含まれる。さらに、１ビットの整数が省略されており、省略した整数は１である。標準フォーマットのＦＰ３２の場合に、整数及び仮数を加算すると、合計２４ビットになる。標準フォーマットのＦＰ１６の構成が図３に示されており、この構成には、１ビットの符号、５ビットの指数、及び１０ビットの仮数が含まれる。また、１ビット整数が省略されており、省略した整数は１である。標準フォーマットのＦＰ１６である場合に、整数及び仮数を加算すると合計１１ビットになる。標準フォーマットのＦＰ３２を分解して標準フォーマットのＦＰ１６を取得する必要がある場合に、標準フォーマットのＦＰ１６が３つ必要である。
標準フォーマットのＦＰ３２の整数及び仮数は、３つの部分に分割することができる。第１の部分は整数と仮数の最初の１０ビットとを含み、第２の部分は仮数の１１番目のビット～２１番目のビットを含み、第３の部分は仮数の２２番目のビット及び２３番目のビットを含む。３つの部分はそれぞれ、標準フォーマットのＦＰ１６によって表される。ここで、第３の部分の仮数の２２番目のビット及び２３番目のビットが標準フォーマットのＦＰ１６によって表される場合に、仮数の２３番目のビットの後に９個のゼロを最初に埋め込まれ得、すなわち、仮数の２２番目のビット及び２３番目のビット及び埋め込まれたゼロは、標準フォーマットのＦＰ１６によって表されることに留意されたい。
さらに、ＦＰ１６の指数範囲は－１５～１５であり、これは、小数点が１５ビット左に移動でき、１５ビット右に移動できることを示し得る。標準フォーマットのＦＰ１６を使用してＦＰ３２の第１の部分を表す場合に、固定指数バイアス値は０である。標準フォーマットのＦＰ１６を使用してＦＰ３２の第２の部分を表す場合に、固定指数バイアス値は－１１である。また、標準フォーマットのＦＰ１６を使用してＦＰ３２の第３の部分を表す場合に、固定指数バイアス値は－２２である。第３の部分が表される場合に、対応する固定指数バイアス値のみがＦＰ１６の指数範囲を超えることが分かり得る。従って、対応する固定指数バイアス値は、標準フォーマットで各ＦＰ１６の指数に対して抽出され得る。
従って、標準フォーマットのＦＰ３２は、以下のように表され得る。
ここで、Ａ１は標準フォーマットのＦＰ３２であり、ＥＡ１はＡ１の指数であり、ａ０，ａ１，ａ２は、分解によって取得される標準フォーマットの３つのＦＰ１６であり、及びＳ１は最小の固定指数バイアス値である。標準フォーマットのＦＰ１６である場合に、Ｓ１＝１１である。
さらに、共通の指数バイアス値は、標準フォーマットで全てのＦＰ１６の指数に対して抽出され得る。従って、標準フォーマットのＦＰ３２は、代替的に、以下のように表され得る。
ここで、ａ０’，ａ１’，ａ２’は、分解によって取得される標準フォーマットの３つのＦＰ１６である。前述した２つの表現方法では、分解によって取得されるＦＰ１６には、以下の関係がある。
ＩＩ． １つのＦＰ３２を分解して、２つのＦＰ１６を取得する。
分解によって取得されるＦＰ１６の数量を減らすために、標準フォーマットの現在のＦＰ１６を調整することができる。ＦＰ１６の仮数は１３ビットに調整され、符号及び指数のビット数は変更されない。調整したＦＰ１６は、非標準フォーマットのＦＰ１６と呼ばれ得る。この場合に、非標準フォーマットのＦＰ１６の整数及び仮数を加算すると、合計１４ビットになる。従って、非標準フォーマットのＦＰ１６を使用して、標準フォーマットのＦＰ３２の仮数を表す必要がある場合に、非標準フォーマットのＦＰ１６が２つだけ必要である。
標準フォーマットのＦＰ３２の整数及び仮数は、２つの部分に分割される。第１の部分は整数と仮数の最初の１３ビットとを含み、第２の部分は１４番目のビット～２３番目のビットを含む。２つの部分はそれぞれ、非標準フォーマットのＦＰ１６によって表される。
ここでは、第２の部分が非標準のＦＰ１６によって表される場合に、仮数の２３番目のビットの後に４つのゼロが最初に埋め込まれ得、すなわち、仮数の１４番目のビット～２３番目のビット及び埋め込まれたゼロは、非標準フォーマットのＦＰ１６によって表されることにさらに留意されたい。本明細書のケース１と同様に、対応する固定指数バイアス値もまた、標準フォーマットで各ＦＰ１６に対して抽出され得る。
従って、標準フォーマットのＦＰ３２は、代替的に、以下のように表され得る。
ここで、Ａ２は標準フォーマットのＦＰ３２であり、ＥＡ２はＡ２の指数であり、ａ３，ａ４は、分解によって取得される非標準フォーマットの２つのＦＰ１６であり、及びＳ２は固定指数バイアス値である。非標準フォーマットのＦＰ１６である場合に、Ｓ２＝１４である。
さらに、共通の指数バイアス値は、標準フォーマットで全てのＦＰ１６の指数に対して抽出され得る。従って、標準フォーマットのＦＰ３２は、代替的に、以下のように表され得る。
ここで、ａ３’，ａ４’は、分解によって取得される非標準フォーマットの２つのＦＰ１６である。前述した２つの表現方法では、分解によって取得されるＦＰ１６には、以下の関係がある。
ケース２：第１精度浮動小数点数がＦＰ６４であり、第２精度浮動小数点数がＦＰ３２である場合に、ＦＰ６４を分解して複数のＦＰ３２を取得することは、以下のケースを含み得る。
Ｉ． １つのＦＰ６４を分解して、３つのＦＰ３２を取得する。
現在、標準フォーマットのＦＰ６４の構成が図４に示されおり、この構成には、１ビット（bit）の符号、１１ビットの指数（べき指数とも呼ばれる）、及び５２ビットの仮数が含まれる。さらに、１ビットの整数が省略されており、省略した整数は１である。標準フォーマットのＦＰ６４の場合に、整数及び仮数を加算すると、合計５３ビットになる。上記の標準フォーマットのＦＰ３２の場合に、整数及び仮数を加算すると、合計２４ビットになる。標準フォーマットのＦＰ６４を分解して標準フォーマットのＦＰ３２を取得する必要がある場合に、標準フォーマットのＦＰ３２が３つ必要である。
標準フォーマットのＦＰ６４の整数及び仮数は、３つの部分に分割することができる。第１の部分は整数と仮数の最初の２３のビットを含み、第２の部分は仮数の２４番目のビット～４７番目のビットを含み、第３の部分は仮数の４８番目のビット～５２番目のビットを含む。３つの部分はそれぞれ、標準フォーマットのＦＰ３２によって表される。
ここで、第３の部分の仮数の４８番目のビット～５２番目のビットが標準フォーマットのＦＰ３２によって表される場合に、１８個のゼロが、仮数の２３番目のビットの後に最初に埋め込まれ得、すなわち、仮数の４８番目のビット～５２番目のビット及び埋め込まれたゼロが、標準フォーマットのＦＰ３２によって表されることにさらに留意されたい。
従って、標準フォーマットのＦＰ６４は、以下のように表され得る。
ここで、Ａ３は標準フォーマットのＦＰ６４であり、ＥＡ３はＡ３の指数であり、及びａ５，ａ６，ａ７は、分解によって取得される標準フォーマットの３つのＦＰ３２である。
ＩＩ． １つのＦＰ６４を分解して、２つのＦＰ３２を取得する。
分解によって取得されるＦＰ３２の数量を減らすために、標準フォーマットの現在のＦＰ３２が調整され得る。ＦＰ３２の仮数は２６ビットに調整され、符号及び指数のビット数は変更されない。調整したＦＰ３２は、非標準フォーマットのＦＰ３２と呼ばれ得る。この場合に、非標準フォーマットのＦＰ３２の整数及び仮数を加算すると、合計２７ビットになる。従って、非標準フォーマットのＦＰ３２を使用して、標準フォーマットのＦＰ６４の仮数を表す必要がある場合に、非標準フォーマットのＦＰ３２が２つだけ必要である。
標準フォーマットのＦＰ６４の整数及び仮数は、２つの部分に分割される。第１の部分は整数と仮数の最初の２６ビットとを含み、第２の部分は２７番目のビット～５３番目のビットを含む。２つの部分はそれぞれ、非標準フォーマットのＦＰ３２によって表される。
従って、標準フォーマットのＦＰ６４は、代替的に、以下のように表され得る。
ここで、Ａ４は標準フォーマットのＦＰ６４であり、ＥＡ４はＡ４の指数であり、及びａ８，ａ９は、分解によって取得される非標準フォーマットの２つのＦＰ３２である。
ケース３：第１精度浮動小数点数がＦＰ６４であり、第２精度浮動小数点数がＦＰ１６である場合に、ＦＰ６４を分解して複数のＦＰ１６を取得することは、以下のケースを含み得る。
Ｉ． １つのＦＰ６４を分解して、５つのＦＰ１６を取得する。
標準フォーマットのＦＰ６４の場合に、整数及び仮数を加算すると、合計５３ビットになる。上記の標準フォーマットのＦＰ３２の場合に、整数及び仮数を加算すると、合計２４ビットになる。標準フォーマットのＦＰ６４を分解して標準フォーマットのＦＰ１６を取得する必要がある場合に、標準フォーマットのＦＰ１６が５つ必要である。
標準フォーマットのＦＰ６４の整数及び仮数は、５つの部分に分割することができる。第１の部分は整数と仮数の最初の１０ビットとを含み、第２の部分は仮数の１１番目のビット～２１番目のビットを含み、第３の部分は仮数の２２番目のビット～３２番目のビットを含み、第４の部分は仮数の３３番目のビット～４３番目のビットを含み、及び第５の部分は仮数の４４番目のビット～５２番目のビットを含む。５つの部分はそれぞれ、標準フォーマットのＦＰ６４によって表される。さらに、ここでは、第５の部分の仮数の４４番目のビット～５２番目のビットが標準フォーマットのＦＰ１６によって表される場合に、仮数の５２番目のビットの後に２つのゼロが最初に埋め込まれ得、すなわち、仮数の４４番目のビット～５２番目のビット及び埋め込まれたゼロは、標準フォーマットのＦＰ１６によって表されることに留意されたい。
さらに、ＦＰ１６の指数範囲は－１５～１５であり、これは、小数点が１５ビット左に移動でき、１５ビット右に移動できることを示し得る。標準フォーマットのＦＰ１６を使用してＦＰ６４の第１の部分を表す場合に、固定指数バイアス値は０である。標準フォーマットのＦＰ１６を使用してＦＰ６４の第２の部分を表す場合に、固定指数バイアス値は－１１である。標準フォーマットのＦＰ１６を使用してＦＰ６４の第３の部分を表す場合に、固定指数バイアス値は－２２である。標準フォーマットのＦＰ１６を使用してＦＰ６４の第４の部分を表す場合に、固定指数バイアス値は－３３である。また、標準フォーマットのＦＰ１６を使用してＦＰ６４の第５の部分を表す場合に、固定指数バイアス値は－４４である。第３の部分、第４の部分、及び第５の部分が表されるときに、対応する固定指数バイアス値のみが、ＦＰ１６の指数範囲を超えることが分かり得る。従って、対応する固定指数バイアス値は、標準フォーマットで各ＦＰ１６の指数に対して抽出され得る。
従って、標準フォーマットのＦＰ６４は、以下のように表され得る。
ここで、Ａ５は標準フォーマットのＦＰ６４であり、ＥＡ５はＡ５の指数であり、ａ１０，ａ１１，ａ１２，ａ１３，ａ１４は、分解によって取得される標準フォーマットの５つのＦＰ１６であり、及びＳ１は最小の固定指数バイアス値である。標準フォーマットのＦＰ１６である場合に、Ｓ１＝１１である。
ＩＩ． １つのＦＰ６４を分解して、４つのＦＰ１６を取得する。
同様に、ＦＰ６４を分解して、非標準フォーマットの前述したＦＰ１６を取得することができる。非標準フォーマットのＦＰ１６を使用して標準フォーマットのＦＰ６４の仮数が表される場合に、非標準フォーマットのＦＰ１６は４つだけ必要である。
標準フォーマットのＦＰ６４の整数及び仮数は、４つの部分に分割される。第１の部分は整数と仮数の最初の１３ビットを含み、第２の部分は１４番目のビット～２７番目のビットを含み、第３の部分は２８番目のビット～４１番目のビットを含み、第４の部分は４２番目のビット～５２番目のビットを含む。
ここで、第４の部分の仮数の４２番目のビット～５２番目のビットが非標準フォーマットのＦＰ１６によって表される場合に、仮数の５２番目のビットの後に３つのゼロが最初に埋め込まれ得、すなわち、仮数の４２番目のビット～５２番目のビット及び埋め込まれたゼロは、標準フォーマットのＦＰ１６によって表されることにさらに留意されたい。さらに、ＦＰ１６の指数範囲は－１５～１５であり、これは、小数点が１５ビット左に移動でき、１５ビット右に移動できることを示し得る。非標準フォーマットのＦＰ１６を使用してＦＰ６４の第１の部分を表す場合に、固定指数バイアス値は０である。非標準フォーマットのＦＰ１６を使用してＦＰ６４の第２の部分を表す場合に、固定指数バイアス値は－１４である。非標準フォーマットのＦＰ１６を使用してＦＰ６４の第３の部分を表す場合に、固定指数バイアス値は－２８である。また、非標準フォーマットのＦＰ１６を使用してＦＰ６４の第４の部分を表す場合に、固定指数バイアス値は－４２である。第３の部分及び第４の部分が表されるときに、対応する固定指数バイアス値のみが、ＦＰ１６の指数範囲を超えることが分かり得る。従って、対応する固定指数バイアス値は、非標準フォーマットで各ＦＰ１６の指数に対して抽出され得る。
従って、標準フォーマットのＦＰ６４は、代替的に、以下のように表され得る。
ここで、Ａ６は標準フォーマットのＦＰ６４であり、ＥＡ６はＡ６の指数であり、ａ１５，ａ１６，ａ１７，ａ１８は、分解によって取得される非標準フォーマットの４つのＦＰ１６であり、及びＳ２は最小の固定指数バイアス値である。標準フォーマットのＦＰ１６である場合に、Ｓ２＝－１４である。
ステップ１０３：異なる第１精度浮動小数点数を分解して得られる２つの第２精度浮動小数点数を含む様々な組合せを決定する。
実施態様において、異なる第１精度浮動小数点数を分解して得られる第２精度浮動小数点数が２つ毎に組み合わされる。２つのＦＰ３２をそれぞれ分解して複数のＦＰ１６を取得し、２つのＦＰ６４をそれぞれ分解して複数のＦＰ３２を取得し、２つのＦＰ６４をそれぞれ分解して複数のＦＰ１６を取得する例について以下に説明する。
ケース１：２つのＦＰ３２をそれぞれ分解して、複数のＦＰ１６を取得する。
Ｉ． 標準フォーマットの２つのＦＰ３２をそれぞれ分解して、標準フォーマットの３つのＦＰ１６を取得する。２つのＦＰ３２はそれぞれＡ１及びＢ１であり、ここで、Ａ１を分解してａ０，ａ１，ａ２を取得することができ、Ｂ１を分解してｂ０，ｂ１，ｂ２を取得することができる。従って、ａ０，ａ１，ａ２，ｂ０，ｂ１，ｂ２の組合せは、ａ０ｂ０，ａ０ｂ１，ａ１ｂ０，ａ０ｂ２，ａ１ｂ１，ａ２ｂ０，ａ１ｂ２，ａ２ｂ１，ａ２ｂ２のようになり得る。
ＩＩ． 標準フォーマットの２つのＦＰ３２をそれぞれ分解して、非標準フォーマットの２つのＦＰ１６を取得する。２つのＦＰ３２はそれぞれＡ２及びＢ２であり、ここで、Ａ２を分解してａ３，ａ４を取得することができ、Ｂ２を分解してｂ３，ｂ４を取得することができる。従って、従って、ａ３，ａ４，ｂ３，ｂ４の組合せは、ａ３ｂ３，ａ３ｂ４，ａ４ｂ３，ａ４ｂ４のようになり得る。
ケース２：２つのＦＰ６４をそれぞれ分解して、複数のＦＰ３２を取得する。
Ｉ． 標準フォーマットの２つのＦＰ６４をそれぞれ分解して、標準フォーマットの３つのＦＰ３２を取得する。２つのＦＰ６４はそれぞれＡ３及びＢ３であり、ここで、Ａ３を分解してａ５，ａ６，ａ７を取得することができ、Ｂ３を分解してｂ５，ｂ６，ｂ７を取得することができる。従って、ａ５，ａ６，ａ７，ｂ５，ｂ６，ｂ７の組合せは、ａ５ｂ５，ａ５ｂ６，ａ６ｂ５，ａ５ｂ７，ａ６ｂ６，ａ７ｂ５，ａ６ｂ７，ａ７ｂ６，ａ７ｂ７のようになり得る。
ＩＩ． 標準フォーマットの２つのＦＰ６４をそれぞれ分解して、非標準フォーマットの２つのＦＰ３２を取得する。２つのＦＰ６４はそれぞれＡ４及びＢ ４ であり、ここで、Ａ４を分解してａ８，ａ９を取得することができ、Ｂ４を分解してｂ８，ｂ９を取得することができる。従って、ａ８，ａ９，ｂ８，ｂ９の組合せは、ａ８ｂ８，ａ８ｂ９，ａ９ｂ８，ａ９ｂ９のようになり得る。
ケース３：２つのＦＰ６４をそれぞれ分解して、複数のＦＰ１６を取得する。
Ｉ． 標準フォーマットの２つのＦＰ６４をそれぞれ分解して、標準フォーマットの５つのＦＰ１６を取得する。２つのＦＰ６４はそれぞれＡ５及びＢ５であり、ここで、Ａ５を分解してａ１０，ａ１１，ａ１２，ａ１３，ａ１４を取得することができ、Ｂ５を分解してｂ１０，ｂ１１，ｂ１２，ｂ１３，ｂ１４を取得することができる。従って、ａ１０，ａ１１，ａ１２，ａ１３，ａ１４，ｂ１０，ｂ１１，ｂ１２，ｂ１３，ｂ１４の組合せは、２５個あり、ａ１０ｂ１０，ａ１０ｂ１１，ａ１１ｂ１０，ａ１０ｂ１２，ａ１１ｂ１１，ａ１２ｂ１０，．．．，ａ１４ｂ１４等のようになり得る。本明細書の組合せ方法は、前述したものと同じであり、ここでは１つずつ列挙していない。
ＩＩ． 標準フォーマットの２つのＦＰ６４をそれぞれ分解して、非標準フォーマットの４つのＦＰ１６を取得する。２つのＦＰ６４はそれぞれＡ６及びＢ６であり、ここで、Ａ６を分解してａ１５，ａ１６，ａ１７，ａ１８を取得することができ、Ｂ６を分解してｂ１５，ｂ１６，ｂ１７，ｂ１８を取得することができる。従って、ａ１５，ａ１６，ａ１７，ａ１８，ｂ１５，ｂ１６，ｂ１７，ｂ１８の組合せは、１６個あり、ａ１５ｂ１５，ａ１５ｂ１６，ａ１６ｂ１５，．．．，ａ１８ｂ１８等のようになり得る。本明細書の組合せ方法は、前述したものと同じであり、ここでは１つずつ列挙していない。
ステップ１０４：各組合せにおける第２精度浮動小数点数を第２精度乗算器に入力して、各組合せに対応する中間計算結果を取得する。
実施態様において、取得した各組合せを、計算のために第２精度乗算器に入力して、その組合せに対応する中間計算結果を取得する。第２精度浮動小数点数が異なる場合に、出力される中間計算結果の精度も異なる。例えば、第１精度浮動小数点数がＦＰ３２である場合に、中間計算結果はＦＰ６４である。或いは、第１精度浮動小数点数がＦＰ１６である場合に、中間計算結果はＦＰ３２である。第２精度乗算器の数量は、第２精度浮動小数点数の組合せの数量と同じであってもよく、又は異なっていてもよい。
図５に示されるように、第２精度乗算器の数量が第２精度浮動小数点数の組合せの数量と同じである場合に、２つの第１精度浮動小数点数Ａ及びＢをそれぞれ分解して、２つの第２精度浮動小数点数、Ａ１及びＡ０、並びにＢ１及びＢ０を取得する。Ａ１、Ａ０、Ｂ１、及びＢ０に対して４つの組合せを取得することができ、４つの第２精度乗算器がある。第２精度浮動小数点数の各組合せは、第２精度乗算器に入力される。つまり、各組合せは第２精度乗算器に対応する。
図６に示されるように、第２精度乗算器の数量が第２精度浮動小数点数の組合せの数量と異なる場合に、２つの第１精度浮動小数点数Ａ及びＢをそれぞれ分解して、２つの第２精度浮動小数点数、Ａ１及びＡ０、並びにＢ１及びＢ０を取得する。Ａ１、Ａ０、Ｂ１、及びＢ０に対して４つの組合せを取得することができ、第２精度乗算器は１つだけである。この場合に、第２精度浮動小数点数の４つの組合せが、第２精度乗算器に順次入力される。
ステップ１０５：各組合せに対応する中間計算結果に基づいて、計算すべき複数の第１精度浮動小数点数の計算結果を決定する。
実施態様において、第１精度浮動小数点数を分解して第２精度浮動小数点数を取得する場合に、各第２精度浮動小数点数に対応する指数バイアス値がさらに取得され得る。ステップ１０２において計算すべき第１精度浮動小数点数が分解されるいくつかのケースにおいて、第２精度浮動小数点数に対応する指数バイアス値について以下に個別に説明する。
ケース１：第１精度浮動小数点数はＦＰ３２であり、第２精度浮動小数点数はＦＰ１６である。
Ｉ． １つのＦＰ３２を分解して、３つのＦＰ１６を取得する。
この場合に、ＦＰ３２は、以下のように表され得る。
従って、ａ０に対応する指数バイアス値はＥＡ１であり、ａ１に対応する指数バイアス値はＥＡ１－Ｓ１であり、ａ２に対応する指数バイアス値はＥＡ１－２Ｓ１である。あるいはまた、ＦＰ３２は、以下のように表され得る。
従って、ａ０’，ａ１’，ａ２’にそれぞれ対応する指数バイアス値はＥＡ１－Ｓ１である。
ＩＩ． １つのＦＰ３２を分解して、２つのＦＰ１６を取得する。
この場合に、ＦＰ３２は、以下のように表され得る。
従って、ａ３に対応する指数バイアス値はＥＡ２であり、ａ４に対応する指数バイアス値はＥＡ２－Ｓ２である。あるいはまた、ＦＰ３２は、以下のように表され得る。
従って、ａ３’，ａ４’にそれぞれ対応する指数バイアス値はＥＡ２－Ｓ２である。
ケース２：第１精度浮動小数点数はＦＰ６４であり、第２精度浮動小数点数はＦＰ３２である。
Ｉ． １つのＦＰ６４を分解して、３つのＦＰ３２を取得する。
この場合に、ＦＰ６４は、以下のように表され得る。
従って、ａ５，ａ６，ａ７にそれぞれ対応する指数バイアス値はＥＡ３である。
ＩＩ． １つのＦＰ６４を分解して、２つのＦＰ３２を取得する。
この場合に、ＦＰ６４は、以下のように表され得る。
従って、ａ８，ａ９にそれぞれ対応する指数バイアス値はＥＡ４である。
ケース３：第１精度浮動小数点数がＦＰ６４であり、第２精度浮動小数点数がＦＰ１６である場合に、ＦＰ６４を分解して複数のＦＰ１６を取得することは、以下のケースを含み得る。
Ｉ． １つのＦＰ６４を分解して、５つのＦＰ１６を取得する。
この場合に、ＦＰ６４は、以下のように表され得る。
従って、ａ１０に対応する指数バイアス値はＥＡ５であり、ａ１１に対応する指数バイアス値はＥＡ５－Ｓ１であり、ａ１２に対応する指数バイアス値はＥＡ５－２Ｓ１であり、ａ１３に対応する指数バイアス値はＥＡ５－３Ｓ１であり、ａ１４に対応する指数バイアス値はＥＡ５－４Ｓ１である。
ＩＩ． １つのＦＰ６４を分解して、４つのＦＰ１６を取得する。
この場合に、ＦＰ６４は、以下のように表され得る。
従って、ａ１５に対応する指数バイアス値はＥＡ６であり、ａ１６に対応する指数バイアス値はＥＡ６－Ｓ２であり、ａ１７に対応する指数バイアス値はＥＡ６－２Ｓ２であり、ａ１８に対応する指数バイアス値はＥＡ６－３Ｓ２である。
同様に、各組合せに対応する中間計算結果について、各組合せに対応する中間計算結果の指数を、各組合せにおける第２精度浮動小数点数に対応する指数バイアス値に基づいて調整して、調整した中間計算結果を取得することができる。次に、調整した中間計算結果を累積して、計算結果を取得する。ここでの累積中に、調整した中間計算結果をアキュムレータに入力して、計算結果を取得することができる。
中間計算結果の指数を調整する場合に、第２精度浮動小数点数の各組合せに対応する中間計算結果の指数と、各組合せにおける第２精度浮動小数点数に対応する指数バイアス値とを加算して、調整した中間計算結果を取得することができる。
可能な実施態様では、第２精度乗算器によって出力される第２精度中間計算結果のフォーマットを調整して、最終的により高い精度の計算結果を取得することができる。対応する処理は次の通りである。各組合せにおける第２精度浮動小数点数を第２精度乗算器に入力して、第２精度浮動小数点数の各組合せに対応する第１精度中間計算結果を取得し、各第１精度中間計算結果に対してフォーマット変換を実行して、第２精度浮動小数点数の各組合せに対応する第３精度中間計算結果を取得する。ここで、第３精度中間計算結果の精度は、第１精度中間計算結果の精度よりも高い。第２精度浮動小数点数の各組合せに対応する第３精度中間計算結果の指数は、各組合せにおける第２精度浮動小数点数に対応する指数バイアス値に基づいて調整され、調整した第３精度浮動小数点数が取得される。第２精度浮動小数点数の全てのグループに対応する調整した第３精度中間計算結果に対して総和演算を実行して、複数の第１精度浮動小数点数の第３精度計算結果を取得する。
第１精度中間計算結果に対してフォーマット変換を行う場合に、各第１精度中間結果の指数及び仮数に対してゼロパディング処理を実行し、第２精度浮動小数点数の各組合せに対応する第３精度中間計算結果を取得することができる。
例えば、第１精度浮動小数点数がＦＰ３２であり、第２精度浮動小数点数がＦＰ１６である場合に、第２精度乗算器によって出力される第１精度中間計算結果もまた、ＦＰ３２である。第１精度中間計算結果のフォーマットは、第３精度中間計算結果に合わせて調整することができ、第３精度中間計算結果は、ＦＰ６４であり得る。具体的には、第１精度中間計算結果の指数のエンドビットの後に３つのゼロを埋め込んで、指数ビットの数を８ビットから１１ビットに拡張し、指数ビットの数は、ＦＰ６４の指数ビットの数と同じである。第１精度中間計算結果の仮数の場合に、エンドビットの後に２９個のゼロを埋め込んで、仮数ビットの数が２３ビットから５２ビットに拡張される。仮数ビットの数は、ＦＰ６４の仮数ビットの数と同じである。
次に、第３精度中間計算結果の指数を調整した後に、調整した中間計算結果を累積して、第３精度計算結果を取得する。同様に、ここでの累積中に、調整した中間計算結果をアキュムレータに入力して、計算結果を取得することができる。
ここでは、本願の実施形態における解決策の全体的な手順をよりよく反映するために、説明のための例として、第１精度浮動小数点数Ａ及びＢに対する乗算計算を使用する。図９は、本願の一実施形態による浮動小数点数の乗算計算方法の概略フローチャートである。
Ａ及びＢに対して第１精度浮動小数点数の分解ロジックを別々に入力し、Ａ及びＢに対して第１精度浮動小数点数の分解を別々に実行して、Ａに対応する第２精度浮動小数点数Ａ１及びＡ０と、Ａ１及びＡ０にそれぞれ対応する指数バイアス値とを取得し、Ｂに対応する第２精度浮動小数点数Ｂ１及びＢ０と、Ｂ１及びＢ０にそれぞれ対応する指数バイアス値とを取得する。分解ロジックは、ハードウェアの論理回路を使用して実施することができる。具体的な分解方法については、ステップ１０２を参照されたい。
次に、異なる第１精度浮動小数点数を分解して得られる第２精度浮動小数点数を組み合わせ、取得した各組合せを第２精度乗算器に入力して、その組合せに対応する中間計算結果を取得する。特定の組合せ方法については、ステップ１０３を参照されたい。中間計算結果を計算するための特定の方法については、ステップ１０４を参照されたい。
また、各組合せに対応する中間計算結果に対して指数調整ロジックを実行し、その組合せにおける第２精度浮動小数点数に対応する指数バイアス値を使用して、中間計算結果の指数を調整して、調整した中間計算結果を取得する。特定のステップについては、ステップ１０５の調整方法を参照されたい。前述した指数調整は、指数調整論理回路によって実行され得る。
最後に、全ての組合せに対応する調整した中間計算結果を累積のためにアキュムレータに入力して、最終的な計算結果を取得することができる。具体的なステップについては、ステップ１０５の方法の説明を参照されたい。アキュムレータはハードウェア・アキュムレータ回路である。
同様に、本願の実施形態における解決策の全体的な手順をよりよく反映するために、説明のための例として、第１精度浮動小数点数Ａ及びＢに対する乗算計算を使用する。図１０は、本願の一実施形態による別の浮動小数点数の乗算計算方法の概略フローチャートである。
Ａ及びＢに対して第１精度浮動小数点数の分解ロジックを別々に入力し、Ａ及びＢに対して第１精度浮動小数点数の分解を別々に実行して、Ａに対応する複数の第２精度浮動小数点数Ａ３、Ａ２、Ａ１、及びＡ０と、Ａ３、Ａ２、Ａ１、及びＡ０にそれぞれ対応する指数バイアス値とを取得し、Ｂに対応する複数の第２精度浮動小数点数Ｂ３、Ｂ２、Ｂ１、及びＢ０と、Ｂ３、Ｂ２、Ｂ１、及びＢ０にそれぞれ対応する指数バイアス値とを取得する。分解ロジックは、ハードウェアの論理回路を使用して実施することができる。具体的な分解方法については、ステップ１０２を参照されたい。
次に、異なる第１精度浮動小数点数を分解して得られる第２精度浮動小数点数を組み合わせ、取得した各組合せを第２精度乗算器に入力して、その組合せに対応する第３精度中間計算結果を取得する。特定の組合せ方法については、ステップ１０３を参照されたい。中間計算結果を計算するための特定の方法については、ステップ１０４を参照されたい。
また、各組合せに対応する第３精度中間計算結果に対してフォーマット変換ロジックを実行して、各組合せに対応する第３精度中間計算結果のフォーマットを第１精度中間計算結果に変換する。特定のステップについては、ステップ１０５のフォーマット変換方法を参照されたい。前述したフォーマット変換は、フォーマット変換論理回路によって実行され得る。
さらに、各組合せに対応する第１精度中間計算結果に対して指数調整ロジックを実行し、その組合せにおける第２精度浮動小数点に対応する指数バイアス値を使用して、第１精度中間計算結果の指数を調整して、調整した第１精度中間計算結果を取得する。特定のステップについては、ステップ１０５の調整方法を参照されたい。前述した指数調整は、指数調整論理回路によって実行され得る。
最後に、全ての組合せに対応する調整した第１精度中間計算結果を、累積のためにアキュムレータに入力して、最終的な第１精度計算結果を取得することができる。具体的なステップについては、ステップ１０５の方法の説明を参照されたい。アキュムレータはハードウェア・アキュムレータ回路である。
同様に、本願の実施形態における解決策の全体的な手順をよりよく反映するために、説明のための例として、第１精度浮動小数点数Ａ及びＢに対する乗算計算を使用する。図１１は、本願の一実施形態による別の浮動小数点数の乗算計算方法の概略フローチャートである。
Ａ及びＢに対して第１精度浮動小数点数の分解ロジックを別々に入力し、Ａ及びＢに対して第１精度浮動小数点数の分解を別々に実行して、Ａに対応する複数の第２精度浮動小数点数Ａ１及びＡ０と、Ａ１及びＡ０にそれぞれ対応する指数バイアス値とを取得し、Ｂに対応する複数の第２精度浮動小数点数Ｂ１及びＢ０と、Ｂ１及びＢ０にそれぞれ対応する指数バイアス値とを取得する。分解ロジックは、ハードウェアの論理回路を使用して実施することができる。具体的な分解方法については、ステップ１０２を参照されたい。
次に、異なる第１精度浮動小数点数を分解して得られる第２精度浮動小数点数を組み合わせ、取得した各組合せを第２精度乗算器に入力して、その組合せに対応する第１精度中間計算結果を取得する。特定の組合せ方法については、ステップ１０３を参照されたい。中間計算結果を計算するための特定の方法については、ステップ１０４を参照されたい。
また、各組合せに対応する第１精度中間計算結果に対してフォーマット変換ロジックを実行して、各組合せに対応する第１精度中間計算結果のフォーマットを第３精度中間計算結果に変換する。特定のステップについては、ステップ１０５のフォーマット変換方法を参照されたい。前述したフォーマット変換は、フォーマット変換論理回路によって実行され得る。
さらに、各組合せに対応する第３精度中間計算結果に対して指数調整ロジックを実行し、その組合せにおける第２精度浮動小数点に対応する指数バイアス値を使用して、第３精度中間計算結果の指数を調整して、調整した第３精度中間計算結果を取得する。特定のステップについては、ステップ１０５の調整方法を参照されたい。前述した指数調整は、指数調整論理回路によって実行され得る。
最後に、全ての組合せに対応する調整した第３精度中間計算結果を、累積のためにアキュムレータに入力して、最終的な第３精度計算結果を取得することができる。具体的なステップについては、ステップ１０５の方法の説明を参照されたい。アキュムレータはハードウェア・アキュムレータ回路である。
さらに、本願の実施形態で提供する浮動小数点数計算方法を使用して、その精度が第２精度以上である浮動小数点数を計算することができることにさらに留意されたい。ここで、第２精度とは、その計算が第２精度乗算器によってサポートされる浮動小数点数の精度を指す。
例えば、第２精度乗算器は半精度乗算器であり、すなわち、その計算がサポートされる浮動小数点数の精度は半分の精度である。従って、本願の実施形態では、半精度浮動小数点数、単精度浮動小数点数、倍精度浮動小数点数、及びより高精度の浮動小数点数の計算を実施することができる。半精度浮動小数点数の計算では、半精度浮動小数点数を分解する必要はなく、計算すべき半精度浮動小数点数を半精度乗算器に入力するだけでよいことが理解され得る。もっとも、単精度浮動小数点数及びより高精度の浮動小数点数の計算は、前述した浮動小数点数の乗算計算方法を使用して実施することができる。
本願の実施形態では、比較的精度の高い複数の第１精度浮動小数点数を、比較的精度の低い第２精度乗算器によって計算することができ、もはや第１精度乗算器を使用する必要はない。従って、比較的精度の高い第１精度浮動小数点数は、比較的精度の低い第２精度乗算器のみを有する装置で計算することができ、第１精度乗算器を追加で設計する必要がなく、それにより計算リソースを効果的に節約する。
同じ技術的概念に基づいて、本願の一実施形態は、浮動小数点数の乗算計算機器をさらに提供する。図７に示されるように、機器は、取得モジュール７１０、分解モジュール７２０、組合せモジュール７３０、入力モジュール７４０、及び決定モジュール７５０を含む。
取得モジュール７１０は、計算すべき複数の第１精度浮動小数点数を取得するように構成され、ステップ２０１及び別の暗黙的なステップで取得機能を具体的に実施することができる。
分解モジュール７２０は、計算すべき各第１精度浮動小数点数を分解して、少なくとも２つの第２精度浮動小数点数を取得するように構成され、ステップ２０２及び別の暗黙的なステップで分解機能を具体的に実施することができる。ここで、第２精度浮動小数点数の精度は、第１精度浮動小数点数の精度よりも低い。
組合せモジュール７３０は、異なる第１精度浮動小数点数を分解して得られる２つの第２精度浮動小数点数を含む様々な組合せを決定するように構成され、ステップ２０３及び別の暗黙的なステップで組合せ機能を具体的に実施することができる。
入力モジュール７４０は、各組合せにおける第２精度浮動小数点数を第２精度乗算器に入力して、各組合せに対応する中間計算結果を取得するように構成され、ステップ２０４及び別の暗黙的なステップで入力機能を具体的に実施することができる。
決定モジュール７５０は、各組合せに対応する中間計算結果に基づいて、計算すべき複数の第１精度浮動小数点数の計算結果を決定するように構成され、ステップ２０５及び別の暗黙的なステップで決定機能を具体的に実施することができる。
可能な実施態様では、分解モジュール７２０は、各第２精度浮動小数点数に対応する指数バイアス値を決定するようにさらに構成される。
決定モジュール７５０は、
各組合せにおける第２精度浮動小数点数に対応する指数バイアス値に基づいて、各組合せに対応する中間計算結果の指数を調整して、調整した中間計算結果を取得し、及び
全ての組合せに対応する調整した中間計算結果に対して総和演算を実行して、複数の第１精度浮動小数点数の計算結果を取得するように構成される。
可能な実施態様では、決定モジュール７５０は、第２精度浮動小数点数の各組合せに対応する中間計算結果の指数と、各組合せにおける第２精度浮動小数点数に対応する指数バイアス値とを加算して、調整した中間計算結果を取得するように構成される。
可能な実施態様では、中間計算結果は、第１精度中間計算結果であり、計算結果は、第１精度計算結果である。
可能な実施態様では、第１精度浮動小数点数は単精度浮動小数点数であり、第２精度浮動小数点数は半精度浮動小数点数であり、第１精度中間計算結果は単精度中間計算結果であり、第１精度計算結果は単精度計算結果であり、第２精度乗算器は半精度乗算器である、又は
第１精度浮動小数点数は倍精度浮動小数点数であり、第２精度浮動小数点数は単精度浮動小数点数であり、第１精度中間計算結果は倍精度中間計算結果であり、第１精度計算結果は倍精度計算結果であり、第２精度乗算器は単精度乗算器である。
可能な実施態様では、入力モジュール７４０は、各組合せにおける第２精度浮動小数点数を第２精度乗算器に入力して、各組合せに対応する第１精度中間計算結果を取得し、各第１精度中間計算結果に対してフォーマット変換を実行して、各組合せに対応する第３精度中間計算結果を取得するように構成される。ここで、第３精度中間計算結果の精度は、第１精度中間計算結果の精度よりも高い。
決定モジュール７５０は、
各組合せにおける第２精度浮動小数点数に対応する指数バイアス値に基づいて、各組合せに対応する第３精度中間計算結果の指数を調整して、調整した第３精度中間計算結果を取得し、及び
全ての組合せに対応する調整した第３精度中間計算結果に対して総和演算を実行して、複数の第１精度浮動小数点数の第３精度計算結果を取得するように構成される。
可能な実施態様では、入力モジュール７４０は、各第１精度中間結果の指数及び仮数に対しゼロパディング処理を実行して、第２精度浮動小数点数の各組合せに対応する第３精度中間計算結果を取得するように構成される。
可能な実施態様では、第１精度浮動小数点数は単精度浮動小数点数であり、第２精度浮動小数点数は半精度浮動小数点数であり、第１精度中間計算結果は単精度中間計算結果であり、第３精度中間計算結果は倍精度中間計算結果であり、第３精度計算結果は倍精度計算結果であり、第２精度乗算器は半精度乗算器である。
可能な実施態様では、入力モジュール７４０は、各組合せにおける第２精度浮動小数点数を第２精度乗算器に入力して、各組合せに対応する第３精度中間計算結果を取得し、各第３精度中間計算結果に対してフォーマット変換を実行して、各組合せに対応する第１精度中間計算結果を取得するように構成される。
決定モジュール７５０は、
各組合せにおける第２精度浮動小数点数に対応する指数バイアス値に基づいて、各組合せに対応する第１精度中間計算結果の指数を調整して、調整した第１精度中間計算結果を取得し、及び
第２精度浮動小数点数の全てのグループに対応する調整した第１精度中間計算結果に対して総和演算を実行して、複数の第１精度浮動小数点数の第１精度計算結果を取得するように構成される。
可能な実施態様では、第１精度浮動小数点数は倍精度浮動小数点数であり、第２精度浮動小数点数は半精度浮動小数点数であり、第３精度中間計算結果は単精度中間計算結果であり、第１精度中間計算結果は倍精度中間計算結果であり、第１精度計算結果は倍精度計算結果であり、第２精度乗算器は半精度乗算器である。
前述したモジュールは、プロセッサによって実現され得るか、又はメモリと一緒にプロセッサによって実現され得るか、又はプロセッサによってメモリ内のプログラム命令を実行することによって実現され得ることに留意されたい。
前述した機能モジュールの分割は、前述した実施形態で提供される浮動小数点数の乗算計算機器による浮動小数点数の計算中の例としてのみ説明されることに留意されたい。実際のアプリケーションでは、前述した機能は、要件に基づいて、異なる機能モジュールによって実現されるように割り当てられ、具体的には、電子装置の内部構造は、上で説明した機能の全て又は一部を実現するために異なる機能モジュールに分割され得る。また、前述した実施形態で提供される浮動小数点数の乗算計算機器と、浮動小数点数の乗算計算方法の実施形態は、同じ概念に属する。機器の特定の実施プロセスについては、方法の実施形態を参照されたい。詳細については、ここでは再び説明しない。
同じ技術的概念に基づいて、本願の一実施形態は、算術論理演算装置をさらに提供する。算術論理演算装置は、プロセッサ内のハードウェア計算装置である。図１２に示されるように、算術論理演算装置は、浮動小数点数の分解回路、第２精度乗算器、指数調整回路、及びアキュムレータを含む。
浮動小数点数の分解回路は、各入力の計算すべき第１精度浮動小数点数を少なくとも２つの第２精度浮動小数点数に分解し、各第２精度浮動小数点数に対応する指数バイアス値を指数調整回路に出力するように構成され、ここで、第２精度浮動小数点数の精度は、第１精度浮動小数点数の精度よりも低い。複数の第１精度浮動小数点数を続けて浮動小数点数の分解回路に入力して分解計算するか、又は複数の浮動小数点数の分解回路で１つの第１精度浮動小数点数の分解計算を個別に行うことができる。
第２精度乗算器は、異なる第１精度浮動小数点数を分解して得られる２つの第２精度浮動小数点数を含む組合せを受け取り、各組合せにおける第２精度浮動小数点数に対して乗算演算を実行し、各組合せに対応する中間計算結果を指数調整回路に出力するように構成される。
指数調整回路は、各入力組合せにおける第２精度浮動小数点数に対応する指数バイアス値に基づいて、各入力組合せに対応する中間計算結果の指数を調整し、調整した中間計算結果をアキュムレータに出力するように構成される。
アキュムレータは、全ての入力組合せに対応する調整した中間計算結果に対して総和演算を実行し、複数の第１精度浮動小数点数の計算結果を出力するように構成される。
可能な実施態様では、指数調整回路は、各入力組合せにおける第２精度浮動小数点数に対応する指数バイアス値と、各入力組合せに対応する中間計算結果の指数とを加算し、調整した中間計算結果をアキュムレータに出力するように構成される。
可能な実施態様では、中間計算結果は、第１精度中間計算結果であり、計算結果は、第１精度計算結果である。
可能な実施態様では、第１精度浮動小数点数は単精度浮動小数点数であり、第２精度浮動小数点数は半精度浮動小数点数であり、第１精度中間計算結果は単精度中間計算結果であり、第１精度計算結果は単精度計算結果であり、第２精度乗算器は半精度乗算器である、又は
第１精度浮動小数点数は倍精度浮動小数点数であり、第２精度浮動小数点数は単精度浮動小数点数であり、第１精度中間計算結果は倍精度中間計算結果であり、第１精度計算結果は倍精度計算結果であり、第２精度乗算器は単精度乗算器である。
可能な実施態様では、算術論理演算装置は、フォーマット変換回路をさらに含む。
第２精度乗算器は、具体的には、各組合せにおける第２精度浮動小数点数に対して乗算演算を実行し、各組合せに対応する第１精度中間計算結果をフォーマット変換回路に出力するように構成される。
フォーマット変換回路は、各入力の第１精度中間計算結果に対してフォーマット変換を実行し、各組合せに対応する第３精度中間計算結果を指数調整回路に出力するように構成され、ここで、第３精度中間計算結果の精度は、第１精度中間計算結果の精度よりも高い。
指数調整回路は、各入力組合せにおける第２精度浮動小数点数に対応する指数バイアス値に基づいて、各入力組合せに対応する第３精度中間計算結果の指数を調整し、調整した第３精度中間計算結果をアキュムレータに出力するように構成される。
アキュムレータは、全ての入力組合せに対応する調整した第３精度中間計算結果に対して総和演算を実行し、複数の第１精度浮動小数点数について第３精度計算結果を出力するように構成される。
可能な実施態様では、フォーマット変換回路は、各入力の第１精度中間計算結果の指数及び仮数に対してゼロパディング処理を実行し、各組合せに対応する第３精度中間計算結果を指数調整回路に出力するように構成される。
可能な実施態様では、第１精度浮動小数点数は単精度浮動小数点数であり、第２精度浮動小数点数は半精度浮動小数点数であり、第１精度中間計算結果は単精度中間計算結果であり、第３精度中間計算結果は倍精度中間計算結果であり、第３精度計算結果は倍精度計算結果であり、第２精度乗算器は半精度乗算器である。
可能な実施態様では、算術論理演算装置は、フォーマット変換回路をさらに含む。
第２精度乗算器は、各組合せにおける第２精度浮動小数点数に対して乗算演算を実行し、各組合せに対応する第３精度中間計算結果をフォーマット変換回路に出力するように構成される。
フォーマット変換回路は、各入力の第３精度中間計算結果に対してフォーマット変換を実行し、各組合せに対応する第１精度中間計算結果を指数調整回路に出力するように構成される。
指数調整回路は、各入力組合せにおける第２精度浮動小数点数に対応する指数バイアス値に基づいて、各入力組合せに対応する第１精度中間計算結果の指数を調整し、調整した第１精度中間計算結果をアキュムレータに出力するように構成される。
アキュムレータは、全ての入力組合せに対応する調整した第１精度中間計算結果に対して総和演算を実行し、複数の第１精度浮動小数点数に対して第１精度計算結果を出力するように構成される。
可能な実施態様では、第１精度浮動小数点数は倍精度浮動小数点数であり、第２精度浮動小数点数は半精度浮動小数点数であり、第３精度中間計算結果は単精度中間計算結果であり、第１精度中間計算結果は倍精度中間計算結果であり、第１精度計算結果は倍精度計算結果であり、第２精度乗算器は半精度乗算器である。
可能な実施態様では、算術論理演算装置は、計算モード切替え回路をさらに含む。
計算モード切替え回路は、計算モード切替え回路が第２精度浮動小数点数の計算モードに設定されている場合に、浮動小数点数の分解回路及び指数調整回路を無効に設定するように構成される。
第２精度乗算器は、算術論理演算装置の外部から入力される計算すべき第２精度浮動小数点数の複数のグループを受け取り、第２精度浮動小数点数の各グループに対して乗算演算を実行し、計算すべき第２精度浮動小数点数の各グループに対応する中間計算結果を入力するように構成される。
アキュムレータは、計算すべき第２精度浮動小数点数の全ての入力グループに対応する中間計算結果に対して総和演算を実行し、計算すべき第２精度浮動小数点数の複数のグループの計算結果を出力するように構成される。
図１４に示されるように、算術論理演算装置は、モード切り替え、すなわち、第１精度浮動小数点数の演算モードと第２精度浮動小数点数の演算モードとの間の切り替えをさらにサポートすることができる。第１精度浮動小数点数の演算モードでは、浮動小数点数の分解回路、第２精度乗算器、フォーマット変換回路、指数調整回路、及びアキュムレータを使用して、第１精度浮動小数点数に対して乗算演算を行うことができる。第２精度浮動小数点数の演算モードでは、浮動小数点数の分解回路、フォーマット変換回路、指数調整回路を無効にすることができ、第２精度乗算器及びアキュムレータのみを使用する。計算すべき第２精度浮動小数点数の複数のグループが第２精度乗算器に直接入力され、計算すべき第２精度浮動小数点数の複数のグループに対応する中間計算結果が出力され、次に、中間計算結果をアキュムレータに入力して累積演算を行い、計算すべき第２精度浮動小数点数の複数のグループに対応する計算結果を取得する。
ここでは、前述した実施形態で提供される論理演算装置と、浮動小数点数の乗算計算方法の実施形態とは、同じ概念に属することに留意されたい。論理演算装置の特定の実装プロセスについては、方法の実施形態を参照されたい。詳細については、ここでは再び説明しない。
図８を参照すると、本願の一実施形態は、電子装置を提供する。電子装置８００は、少なくとも１つのプロセッサ８０１、バスシステム８０２、及びメモリ８０３を含む。
プロセッサ８０１は、汎用中央処理装置（central processing unit, CPU）、ネットワークプロセッサ（network
processor, NP）、グラフィックス処理装置（graphics processing unit）、マイクロプロセッサ、特定用途向け集積回路（application-specific integrated circuit, ASIC）、又は本願の解決策のプログラム実行を制御するように構成された１つ又は複数の集積回路であり得る。
バスシステム８０２は、前述したコンポーネント同士の間で情報を送信するための経路を含み得る。
メモリ８０３は、読み取り専用メモリ（read-only memory, ROM）又は静的情報及び命令を記憶することができる別のタイプの静的記憶装置、又はランダムアクセスメモリ（random access memory, RAM）又は情報及び命令を記憶することができる別のタイプの動的記憶装置であり得、又は電気的に消去可能なプログラマブル読み取り専用メモリ（electrically erasable programmable read-only memory, EEPROM）、コンパクトディスク読み取り専用メモリ（compact disc read-only memory, CD-ROM）又は別のコンパクトディスクストレージ、光ディスクストレージ（圧縮光ディスク、レーザーディスク、光ディスク、デジタル多用途ディスク、Blu-rayディスク等を含む）、磁気ディスクストレージメディア又は別の磁気記憶装置、又は予想されるプログラムコードを命令又はデータ構造の形式で含めるか記憶することができ、コンピュータによってアクセスすることができる他のメディアであり得る。しかしながら、メモリ８０３はこれらに限定されない。メモリは独立して存在してもよく、バスを使用してプロセッサに接続される。あるいはまた、メモリをプロセッサと統合してもよい。
メモリ８０３は、本願の解決策を実行するためのアプリケーションプログラムコードを記憶するように構成され、実行は、プロセッサ８０１によって制御される。プロセッサ８０１は、メモリ８０３に記憶したアプリケーションプログラムコードを実行して、本願で提供される浮動小数点数の計算方法を実施するように構成される。
特定の実施中に、一実施形態では、プロセッサ８０１は、１つ又は複数のＣＰＵを含むことができる。
当業者は、実施形態のステップの全て又はいくつかが、ハードウェア又は関連するハードウェアに命令するプログラムによって実施され得ることを理解し得る。プログラムは、コンピュータで読み取り可能な記憶媒体に保存することができる。コンピュータ可読記憶媒体は、読み取り専用メモリ、磁気ディスク、光ディスク等を含み得る。
前述した説明は、本願の単なる実施形態であり、本願を限定することを意図するものではない。本願の精神及び原則から逸脱することなく行われた変更、同等の交換、又は改良は、本願の保護範囲に含まれるものとする。

Claims (28)

  1. プロセッサ内の算術論理演算装置であって、該算術論理演算装置は、浮動小数点数の分解回路、第２精度乗算器、及びアキュムレータを含み、
    前記浮動小数点数の分解回路は、各入力の計算すべき第１精度浮動小数点数を少なくとも２つの第２精度浮動小数点数に分解するように構成され、該第２精度浮動小数点数の精度は、前記第１精度浮動小数点数の精度よりもより低く、
    前記第２精度乗算器は、異なる第１精度浮動小数点数を分解して得られる２つの第２精度浮動小数点数を含む組合せを受け取り、各組合せにおける前記第２精度浮動小数点数に対して乗算演算を実行し、及び各組合せに対応する中間計算結果を出力するように構成され、
    前記アキュムレータは、各組合せに対応する前記中間計算結果に基づいて、前記計算すべき複数の第１精度浮動小数点数の計算結果を取得するために演算を実行するように構成される、
    算術論理演算装置。
  2. 前記演算は、総和演算である、請求項１に記載の算術論理演算装置。
  3. 当該算術論理演算装置は、指数調整回路をさらに含み、
    前記浮動小数点数の分解回路は、各第２精度浮動小数点数に対応する指数バイアス値を前記指数調整回路に出力するようにさらに構成され、
    前記第２精度乗算器は、各組合せに対応する前記中間計算結果を前記指数調整回路に出力するようにさらに構成され、
    前記指数調整回路は、各入力組合せにおける前記第２精度浮動小数点数に対応する前記指数バイアス値に基づいて、各入力組合せに対応する前記中間計算結果の指数を調整し、調整した中間計算結果を前記アキュムレータに出力するように構成される、請求項１に記載の算術論理演算装置。
  4. 指数調整回路は、各入力組合せにおける前記第２精度浮動小数点数に対応する前記指数バイアス値と、各入力組合せに対応する前記中間計算結果の前記指数とを加算し、前記調整した中間計算結果を前記アキュムレータに出力するように構成される、請求項３に記載の算術論理演算装置。
  5. 前記中間計算結果は、第１精度中間計算結果であり、前記計算結果は、第１精度計算結果である、請求項３に記載の算術論理演算装置。
  6. 前記第１精度浮動小数点数は単精度浮動小数点数であり、前記第２精度浮動小数点数は半精度浮動小数点数であり、前記第１精度中間計算結果は単精度中間計算結果であり、前記第１精度計算結果は単精度計算結果であり、前記第２精度乗算器は半精度乗算器である、又は
    前記第１精度浮動小数点数は倍精度浮動小数点数であり、前記第２精度浮動小数点数は単精度浮動小数点数であり、前記第１精度中間計算結果は倍精度中間計算結果であり、前記第１精度計算結果は倍精度計算結果であり、前記第２精度乗算器は単精度乗算器である、請求項５に記載の算術論理演算装置。
  7. 当該算術論理演算装置は、フォーマット変換回路をさらに含み、
    前記第２精度乗算器は、各組合せにおける前記第２精度浮動小数点数に対して乗算演算を実行し、各組合せに対応する第１精度中間計算結果を前記フォーマット変換回路に出力するように特に構成され、
    前記フォーマット変換回路は、各入力の第１精度中間計算結果に対してフォーマット変換を実行し、各組合せに対応する第３精度中間計算結果を前記指数調整回路に出力するように構成され、前記第３精度中間計算結果の精度は、前記第１精度中間計算結果の精度よりも高く、
    前記指数調整回路は、各入力組合せにおける前記第２精度浮動小数点数に対応する前記指数バイアス値に基づいて、各入力組合せに対応する前記第３精度中間計算結果の指数を調整し、調整した第３精度中間計算結果を前記アキュムレータに出力するように構成され、
    前記アキュムレータは、全ての前記入力組合せに対応する前記調整した第３精度中間計算結果に対して総和演算を実行し、前記複数の第１精度浮動小数点数に対して第３精度計算結果を出力するように構成される、請求項３に記載の算術論理演算装置。
  8. 前記フォーマット変換回路は、
    各入力の第１精度中間計算結果の指数及び仮数に対しゼロパディング処理を実行し、各組合せに対応する前記第３精度中間計算結果を前記指数調整回路に出力するように構成される、請求項７に記載の算術論理演算装置。
  9. 前記第１精度浮動小数点数は単精度浮動小数点数であり、前記第２精度浮動小数点数は半精度浮動小数点数であり、前記第１精度中間計算結果は単精度中間計算結果であり、前記第３精度中間計算結果は倍精度中間計算結果であり、前記第３精度計算結果は倍精度計算結果であり、前記第２精度乗算器は半精度乗算器である、請求項７に記載の算術論理演算装置。
  10. 当該算術論理演算装置は、フォーマット変換回路をさらに含み、
    前記第２精度乗算器は、各組合せにおける前記第２精度浮動小数点数に対して乗算演算を実行し、各組合せに対応する第３精度中間計算結果を前記フォーマット変換回路に出力するように構成され、
    前記フォーマット変換回路は、各入力の第３精度中間計算結果に対してフォーマット変換を実行し、各組合せに対応する第１精度中間計算結果を前記指数調整回路に出力するように構成され、
    前記指数調整回路は、各入力組合せにおける前記第２精度浮動小数点数に対応する前記指数バイアス値に基づいて、各入力組合せに対応する前記第１精度中間計算結果の指数を調整し、調整した第１精度中間計算結果を前記アキュムレータに出力するように構成され、
    前記アキュムレータは、全ての前記入力組合せに対応する前記調整した第１精度中間計算結果に対して総和演算を実行し、前記複数の第１精度浮動小数点数に対して第１精度計算結果を出力するように構成される、請求項３に記載の算術論理演算装置。
  11. 前記第１精度浮動小数点数は倍精度浮動小数点数であり、前記第２精度浮動小数点数は半精度浮動小数点数であり、前記第３精度中間計算結果は単精度中間計算結果であり、前記第１精度中間計算結果は倍精度中間計算結果であり、前記第１精度計算結果は倍精度計算結果であり、前記第２精度乗算器は半精度乗算器である、請求項１０に記載の算術論理演算装置。
  12. 当該算術論理演算装置は、計算モード切替え回路をさらに含み、
    該計算モード切替え回路は、前記計算モード切替え回路が第２精度浮動小数点数の計算モードに設定されている場合に、前記浮動小数点数の分解回路及び指数調整回路を無効に設定するように構成され、
    前記第２精度乗算器は、当該算術論理演算装置の外部から入力される、計算すべき第２精度浮動小数点数の複数のグループを受け取り、第２精度浮動小数点数の各グループに対して乗算演算を実行し、及び計算すべき第２精度浮動小数点数の各グループに対応する中間計算結果を入力するように構成され、
    前記アキュムレータは、計算すべき第２精度浮動小数点数の全ての入力された前記グループに対応する前記中間計算結果に対して総和演算を実行し、計算すべき第２精度浮動小数点数の前記複数のグループの計算結果を出力するように構成される、請求項１に記載の算術論理演算装置。
  13. 浮動小数点数の乗算計算方法であって、当該方法は、
    計算すべき複数の第１精度浮動小数点数を取得するステップと、
    計算すべき各第１精度浮動小数点数を分解して、少なくとも２つの第２精度浮動小数点数を取得するステップであって、前記第２精度浮動小数点数の精度は、前記第１精度浮動小数点数の精度よりも低い、ステップと、
    異なる第１精度浮動小数点数を分解して得られる２つの第２精度浮動小数点数を含む様々な組合せを決定するステップと、
    各組合せにおける前記第２精度浮動小数点数を第２精度乗算器に入力して、各組合せに対応する中間計算結果を取得するステップと、
    各組合せに対応する前記中間計算結果に基づいて、前記計算すべき複数の第１精度浮動小数点数の計算結果を決定するステップと、を含む、
    方法。
  14. 計算すべき各第１精度浮動小数点数を分解して、少なくとも２つの第２精度浮動小数点数を取得するステップの後に、
    各第２精度浮動小数点数に対応する指数バイアス値を決定するステップをさらに含み、
    各組合せに対応する前記中間計算結果に基づいて、前記計算すべき複数の第１精度浮動小数点数の計算結果を決定するステップは、
    各組合せにおける前記第２精度浮動小数点数に対応する前記指数バイアス値に基づいて、各組合せに対応する前記中間計算結果の指数を調整して、調整した中間計算結果を取得するステップと、
    全ての前記組合せに対応する前記調整した中間計算結果に対して総和演算を実行して、前記複数の第１精度浮動小数点数の前記計算結果を取得するステップと、を含む、請求項１３に記載の方法。
  15. 各組合せにおける前記第２精度浮動小数点数に対応する前記指数バイアス値に基づいて、各組合せに対応する前記中間計算結果の指数を調整して、調整した中間計算結果を取得するステップは、
    第２精度浮動小数点数の各組合せに対応する前記中間計算結果の指数と、各組合せにおける前記第２精度浮動小数点数に対応する前記指数バイアス値を加算して、前記調整した中間計算結果を取得するステップと、を含む、請求項１４に記載の方法。
  16. 前記中間計算結果は、第１精度中間計算結果であり、前記計算結果は、第１精度計算結果である、請求項１３に記載の方法。
  17. 各組合せにおける前記第２精度浮動小数点数を第２精度乗算器に入力して、各組合せに対応する中間計算結果を取得するステップは、
    各組合せにおける前記第２精度浮動小数点数を前記第２精度乗算器に入力して、各組合せに対応する第１精度中間計算結果を取得し、各第１精度中間計算結果に対してフォーマット変換を実行して、各組合せに対応する第３精度中間計算結果を取得するステップを含み、前記第３精度中間計算結果の精度は、前記第１精度中間計算結果の精度よりも高く、
    各組合せにおける前記第２精度浮動小数点数に対応する前記指数バイアス値に基づいて、各組合せに対応する前記中間計算結果の指数を調整して、調整した中間計算結果を取得するステップは、
    各組合せにおける前記第２精度浮動小数点数に対応する前記指数バイアス値に基づいて、各組合せに対応する前記第３精度中間計算結果の指数を調整して、調整した第３精度中間計算結果を取得するステップを含み、
    全ての前記組合せに対応する前記調整した中間計算結果に対して総和演算を実行して、前記複数の第１精度浮動小数点数の前記計算結果を取得するステップは、
    全ての前記組合せに対応する前記調整した第３精度中間計算結果に対して総和演算を実行して、前記複数の第１精度浮動小数点数の第３精度計算結果を取得するステップを含む、請求項１４に記載の方法。
  18. 各第１精度中間計算結果に対してフォーマット変換を実行して、各組合せに対応する第３精度中間計算結果を取得するステップは、
    各第１精度中間計算結果の指数及び仮数に対しゼロパディング処理を実行して、第２精度浮動小数点数の各組合せに対応する前記第３精度中間計算結果を取得するステップを含む、請求項１７に記載の方法。
  19. 各組合せにおける前記第２精度浮動小数点数を第２精度乗算器に入力して、各組合せに対応する中間計算結果を取得するステップは、
    各組合せにおける前記第２精度浮動小数点数を前記第２精度乗算器に入力して、各組合せに対応する第３精度中間計算結果を取得し、各第３精度中間計算結果に対してフォーマット変換を実行して、各組合せに対応する第１精度中間計算結果を取得するステップを含み、
    各組合せにおける前記第２精度浮動小数点数に対応する前記指数バイアス値に基づいて、各組合せに対応する前記中間計算結果の指数を調整して、調整した中間計算結果を取得するステップは、
    各組合せにおける前記第２精度浮動小数点数に対応する前記指数バイアス値に基づいて、各組合せに対応する前記第１精度中間計算結果の指数を調整して、調整した第１精度中間計算結果を取得するステップを含み、
    前記調整した中間計算結果に対して総和演算を実行して、前記複数の第１精度浮動小数点数の前記計算結果を取得するステップは、
    前記調整した第１精度中間計算結果に対して総和演算を実行して、前記複数の第１精度浮動小数点数の第１精度計算結果を取得するステップを含む、請求項１４に記載の方法。
  20. 浮動小数点数の乗算計算機器であって、当該機器は、
    計算すべき複数の第１精度浮動小数点数を取得するように構成された取得モジュールと、
    計算すべき各第１精度浮動小数点数を分解して、少なくとも２つの第２精度浮動小数点数を取得するように構成された分解モジュールであって、前記第２精度浮動小数点数の精度は前記第１精度浮動小数点数よりも低い、分解モジュールと、
    異なる第１精度浮動小数点数を分解して得られる２つの第２精度浮動小数点数を含む様々な組合せを決定するように構成された組合せモジュールと、
    各組合せにおける前記第２精度浮動小数点数を第２精度乗算器に入力して、各組合せに対応する中間計算結果を取得するように構成された入力モジュールと、
    各組合せに対応する前記中間計算結果に基づいて、前記計算すべき複数の第１精度浮動小数点数の計算結果を決定するように構成された決定モジュールと、を含む、
    機器。
  21. 前記分解モジュールは、各第２精度浮動小数点数に対応する指数バイアス値を決定するようにさらに構成され、
    前記決定モジュールは、
    各組合せにおける前記第２精度浮動小数点数に対応する前記指数バイアス値に基づいて、各組合せに対応する前記中間計算結果の指数を調整して、調整した中間計算結果を取得し、及び
    全ての前記組合せに対応する前記調整した中間計算結果に対して総和演算を実行して、前記複数の第１精度浮動小数点数の前記計算結果を取得するように構成される、請求項２０に記載の機器。
  22. 前記決定モジュールは、第２精度浮動小数点数の各組合せに対応する前記中間計算結果の前記指数と、各組合せにおける前記第２精度浮動小数点数に対応する前記指数バイアス値とを加算して、前記調整した中間計算結果を取得するように構成される、請求項２１に記載の機器。
  23. 前記中間計算結果は、第１精度中間計算結果であり、前記計算結果は、第１精度計算結果である、請求項２０に記載の機器。
  24. 前記入力モジュールは、各組合せにおける前記第２精度浮動小数点数を前記第２精度乗算器に入力して、各組合せに対応する第１精度中間計算結果を取得し、各第１精度中間計算結果に対してフォーマット変換を実行して、各組合せに対応する第３精度中間計算結果を取得するように構成され、前記第３精度中間計算結果の精度は、前記第１精度中間計算結果の精度よりも高く、
    前記決定モジュールは、
    各組合せにおける前記第２精度浮動小数点数に対応する前記指数バイアス値に基づいて、各組合せに対応する前記第３精度中間計算結果の指数を調整して、調整した第３精度中間計算結果を取得し、及び
    全ての前記組合せに対応する前記調整した第３精度中間計算結果に対して総和演算を実行して、前記複数の第１精度浮動小数点数の第３精度計算結果を取得するように構成される、請求項２１に記載の機器。
  25. 前記入力モジュールは、各第１精度中間計算結果の指数及び仮数に対しゼロパディング処理を実行して、各組合せに対応する前記第３精度中間計算結果を取得するように構成される、請求項２４に記載の機器。
  26. 前記入力モジュールは、各組合せにおける前記第２精度浮動小数点数を前記第２精度乗算器に入力して、各組合せに対応する第３精度中間計算結果を取得し、各第３精度中間計算結果に対してフォーマット変換を実行して、各組合せに対応する第１精度中間計算結果を取得するように構成され、
    前記決定モジュールは、
    各組合せにおける前記第２精度浮動小数点数に対応する前記指数バイアス値に基づいて、各組合せに対応する前記第１精度中間計算結果の指数を調整して、調整した第１精度中間計算結果を取得し、及び
    第２精度浮動小数点数の全てのグループに対応する前記調整した第１精度中間計算結果に対して総和演算を実行して、前記複数の第１精度浮動小数点数の第１精度計算結果を取得するように構成される、請求項２１に記載の機器。
  27. 電子装置であって、当該電子装置はプロセッサ及びメモリを含み、該メモリが少なくとも１つの命令を記憶し、該命令は前記プロセッサによってロード及び実行されて、請求項１３に記載の浮動小数点数の乗算計算方法で実行される演算を実施する、電子装置。
  28. プロセッサであって、当該プロセッサは、請求項１に記載の算術論理演算装置を含む、プロセッサ。
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