JP7405773B2 - マルチコア相互接続のレベル２キャッシュへのアクセスを検証する方法 - Google Patents

マルチコア相互接続のレベル２キャッシュへのアクセスを検証する方法 Download PDF

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Description

関連出願の相互参照
[1] 本開示は２０１８年６月１日出願の中国特許出願第２０１８１０５５８３６３．５号の優先権を主張するものであり、その全文を参照により本明細書に引用している。
背景
[2] 計算能力に対する要求が益々増大するのに伴い、高性能プロセッサ設計はマルチコアアーキテクチャに深く根ざしている。マルチコアプロセッサは、従来のマルチレベル高速キャッシュ構造に対する要求をより高めている。各シングルコアのキャッシュ間のデータ一貫性をどのように効率的且つ正確に維持するかの問題は困難な研究課題である。マルチコア相互接続アーキテクチャは、全てのコアがキャッシュ一貫性プロトコルに従い別のシングルコア又は次のキャッシュに送られる各種のメモリアクセス伝送を行うことができる。しかし実行結果の予測は、伝送種別と現在のアドレス属性との間の一貫性に依存する。伝送種別及びアドレス属性に固有の多様性は、マルチコア検証の分野に大きな課題をもたらす。
開示の概要
[3] 本開示は、マルチコア相互接続による、リアルタイム検査をサポートするレベル２（Ｌ２）キャッシュへのアクセスを検証する方法及びシステムを提供するものであり、アクセスはマルチコア一貫性プロトコルに準拠する。本方法は、シングルコアプロセッサによりマルチコア相互接続システムに送られた伝送を検知し、伝送又は伝送データに関する伝送情報を収集することと、収集された伝送に関する伝送情報を前処理し、Ｌ２キャッシュへのアクセスを必要とする伝送又は伝送データをソートし、伝送又は伝送データをキャッシュ予測キューに保存することと、マルチコア相互接続システムによりＬ２キャッシュに送られたアクセス要求を観察し、Ｌ２キャッシュへのアクセス要求に関するアクセス要求情報であって、要求識別番号を含むアクセス要求情報を収集することと、要求識別番号に従い、キャッシュ予測キュー内を検索してアクセス要求に対応する予測結果を見つけ、予測結果の発見事項に従いエラーを報告することと、Ｌ２キャッシュによりマルチコア相互接続システムに送られたフィードバック情報を観察及び収集することと、収集されたフィードバック情報に従い全てのシングルコアプロセッサ内のキャッシュラインの状態を取得し、Ｌ２キャッシュが再アクセスされる必要があるか否かを判定し、Ｌ２キャッシュが再アクセスされる必要があるとの判定に応答してキャッシュ予測キュー内の対応するエントリ情報を更新し、Ｌ２キャッシュが再アクセスされる必要がないとの判定に応答してキャッシュ予測キュー内の対応するエントリ情報を削除することと、一次メモリがアクセスされる必要があるか否かを判定し、一次メモリがアクセスされる必要があるとの判定に応答して一次メモリへのアクセスを一次メモリ予測キューに保存し、マルチコア相互接続システムにより開始された一次メモリへの一次メモリアクセス要求を観察し、一次メモリへのアクセス要求に関する一次メモリアクセス要求情報を収集することと、アクセス要求の有効な予測結果のために一次メモリ予測キュー内を検索し、有効な予測結果を見つけたことに従いエラーを報告することとを含む。
図面の簡単な説明
[4]本開示のいくつかの実施形態による、マルチコア相互接続からＬ２キャッシュへのアクセスを検証する例示的なシステムの模式図である。 [5]本開示のいくつかの実施形態による、遅延の無いＬ２キャッシュへのアクセスを検証する例示的な方法のフロー図である。 [6]本開示のいくつかの実施形態による、例示的な大域的精密制御回路のエントリ内容を示す模式図である。
詳細な説明
[7] 本開示の実施形態の目的、技術的解決策及び利点を明確にすべく、本開示の実施形態における技術的解決策について、本開示の実施形態の添付図面を参照しながら以下に述べる。明らかに、記述する複数の実施形態は、本開示の実施形態の全てではなく単に一部に過ぎない。本開示の複数の実施形態に基づいて、当業者が想到する他の全ての実施形態は本開示の権利保護範囲に含まれるものとする。
[8] マルチコア相互接続の設計者は一般に、マルチコア相互接続の性能を向上させるべくＬ２キャッシュをマルチコア相互接続アーキテクチャに追加する。シングルコア内のキャッシュが特定のアドレスでデータ損失に直面した場合、以前はオフチップ一次メモリに向けられていたデータの取得を、今後はＬ２キャッシュへのアクセスに変更することにより、メモリアクセス遅延が減る。その結果、Ｌ２キャッシュへのアクセスが必要であるか否か、及びＬ２キャッシュへのアクセスを通じて取得されたデータが正しいか否かを検証することが重要になる。従来の検証処理は、シングルコアアクセス方法に基づいて実行される。マルチコア相互接続アーキテクチャがＬ２キャッシュにアクセスした際に問題が生じた場合、問題の箇所を迅速且つ正確に特定するのは困難である。一方、シングルコアにより送られた伝送種別に固有の多様性、及び現在のキャッシュラインの異なる一貫性状態に起因して、Ｌ２キャッシュへのアクセスの結果を判定することは複雑である。従って、Ｌ２キャッシュとのマルチコア相互接続を検証する処理においてエラー箇所の特定に長い遅延が生じ、且つ検査予測結果の生成が困難になる。
[9] 本開示の複数の実施形態は、マルチコア相互接続からＬ２キャッシュへのアクセスを検証するシステム及び方法を提供することにより、上述の問題を克服する。図１は、本開示のいくつかの実施形態による、マルチコア相互接続からＬ２キャッシュへのアクセスを検証する例示的なシステムの模式図である。図１に示すシステムは、マルチコア相互接続システム１７１、一貫性伝送監視回路１１０、Ｌ２キャッシュ予測生成器１２０及びキャッシュ検査回路１３０を含む。
[10] 一貫性伝送監視回路１１０は、マルチコアシステム内のいずれかのシングルコアプロセッサが伝送データを送っているか否かを、リアルタイムで監視するように構成されている。伝送データが送られて検知された場合、一貫性伝送監視回路１１０は、伝送データに関する伝送情報を収集する。収集処理は、検証プラットフォームにより入力された試験刺激（test stimuli）から独立しており、一貫性伝送監視回路１１０自身により行われる。一貫性伝送監視回路１１０は更に、Ｌ２キャッシュ予測生成器に伝送情報を送るように構成されている。
[11] Ｌ２キャッシュ予測生成器１２０は、一貫性伝送監視回路１１０から伝送情報を受信し、伝送情報を用いて伝送データをソートし、伝送データがＬ２キャッシュにアクセスする必要があるか否かを判定するように構成されている。ソーティング処理は、マルチコア一貫性動作種別及び動作アドレス属性を解析することにより行われる。Ｌ２キャッシュ予測生成器１２０は更に、Ｌ２キャッシュにアクセスする必要がある伝送データをキャッシュ予測キューに保存するように構成されている。一貫性伝送監視回路１１０は更に、マルチコア相互接続システム１７１がＬ２キャッシュへのアクセス要求を開始するか否かを観察するように構成されている。アクセス要求が開始されて観察されたならば、アクセス要求に関連付けられたアクセス要求情報が収集され、キャッシュ検査回路１３０は検査を実行するよう通知される。
[12] 検査を実行するために、キャッシュ検査回路１３０は、キャッシュ予測キュー内を検索して要求の予測結果が存在するか否かを検査するように構成されている。有効な予測結果が予測キューに存在しない、又は有効な予測結果が予測キューに存在するものの予測結果が実際の結果と矛盾する場合、システム内でエラーが生じたと考えられる。いくつかの実施形態において、エラーが報告されてエラー情報が提供される。この時点で、要求に応じてＬ２キャッシュに対して開始された第１のアクセスの結果の精度比較を完了することができる。
[13] いくつかの実施形態において、図１に示すシステムは更に、マルチコア相互接続システム１７１とインタラクトするＣＰＵ（プロセッサ）コア１８０、ＣＰＵコア１８１、ＣＰＵコア１８２、ＣＰＵコア１８３、Ｌ２キャッシュ１７３、及び一次メモリ１７２を含む。一貫性伝送監視回路１１０は更に、ＣＰＵコア１８０～１８３、Ｌ２キャッシュ１７３、及び一次メモリ１７２がマルチコア相互接続システム１７１と通信するか否かを監視し、通信が行われた場合に通信情報を収集し、通信情報をＬ２キャッシュ予測生成器１２０に送るように構成されている。Ｌ２キャッシュ予測生成器１２０は更に、大域的メモリ精密制御回路１６０により、マルチコア相互接続システム１７１のＬ２キャッシュ１７３及び一次メモリ１７２へのアクセス予測を生成するように構成されている。キャッシュ検査回路１３０及び一次メモリ検査回路１４０は、予測された結果と実際の結果を比較して動作精度報告を生成する。
[14] 図２は、本開示のいくつかの実施形態による、遅延の無いＬ２キャッシュへのアクセスを検証する例示的な方法のフロー図である。図２の方法が図１に示すシステム上で実行できる点を理解されたい。図１を参照して図２に示すように、方法１０００は次のステップを含んでいる。
[15] ステップ１０１０において、一貫性伝送監視回路（例：図１の一貫性伝送監視回路１１０）は、シングルコアによりマルチコア相互接続システム（例：図１のマルチコア相互接続システム１７１）に送られた伝送データをリアルタイムで監視し、伝送データに関する伝送情報を収集し、収集された伝送情報をＬ２キャッシュ予測生成器（例：図１のＬ２キャッシュ予測生成器１２０）に送る。いくつかの実施形態において、伝送情報は、マルチコア一貫性動作種別、動作アドレス、動作アドレス間隔サイズ、動作データ、動作アドレス属性、及び動作識別番号を含む。
[16] ステップ１０２０において、Ｌ２キャッシュ予測生成器は、受信した伝送情報に対して前処理を行い、伝送データをソートして伝送データがＬ２キャッシュにアクセスする必要があるか否かを判定し、Ｌ２キャッシュにアクセスする必要がある伝送データの伝送情報をキャッシュ予測キューに保存する。いくつかの実施形態において、前処理は、動作アドレス属性に従ってスクリーニングすること、及び動作アドレス属性がキャッシュ属性であるとの判定に応じてＬ２キャッシュにアクセスすることを含む。いくつかの実施形態において、Ｌ２キャッシュにアクセスする必要がある伝送データの伝送情報は、動作識別番号を含んでいる。動作識別番号は、各々の伝送データを識別するために用いられる。
[17] ステップ１０３０において、一貫性伝送監視回路は、マルチコア相互接続システムによりＬ２キャッシュに送られたアクセス要求をリアルタイムで監視し、アクセス要求に関するアクセス要求情報を収集し、収集されたアクセス要求情報をキャッシュ検査回路（例：図１のキャッシュ検査回路１３０）に送る。いくつかの実施形態において、収集されたアクセス要求情報は、アクセス要求の要求識別番号を含む。要求識別番号は、各々のアクセス要求を識別するために用いられる。いくつかの実施形態において、収集されたアクセス要求情報は更に、Ｌ２キャッシュ動作種別、動作アドレス、動作データ、及び動作識別番号を含む。
[18] ステップ１０４０において、ステップ１０３０で受信及び収集されたアクセス要求情報に従い、キャッシュ検査回路は、キャッシュ予測キュー内を検索してアクセス要求に対応する伝送情報の予測結果が存在するか否かを検査する。いくつかの実施形態において、伝送情報の予測結果とアクセス要求との間の対応が確立するのは、キャッシュ検査回路がアクセス要求の要求識別番号とキャッシュ予測キューの動作識別番号とのマッチングに成功し、且つアクセス要求と動作識別番号により識別された伝送データとの間で他の伝送情報（例：動作種別、動作アドレス等）のマッチングに成功した場合である。いくつかの実施形態において、キャッシュ検査回路は、キャッシュ予測キュー内の動作識別番号とのマッチングにアクセス要求の要求識別番号を用いるのではなく、アクセス要求の動作識別番号を用いてもよい。
[19] 予測キュー内に有効な予測結果が存在しない場合、又は予測キュー内に有効な予測結果が存在するものの予測結果が実際の結果と矛盾する場合、システム内でエラーが生じたと考えられる。いくつかの実施形態において、キャッシュ検査回路はエラーを報告すると共にエラー情報を提供する。さもなければ、マルチコア相互接続システムは正常に動作していると判定してよく、ステップ１０５０が実行される。
[20] ステップ１０５０において、一貫性伝送監視回路は、Ｌ２キャッシュによりマルチコア相互接続システムに送られたフィードバック情報をリアルタイムで監視し、収集されたフィードバック情報をＬ２キャッシュ予測生成器に送る。いくつかの実施形態において、フィードバック情報は、キャッシュが欠落しているか否かを示すインジケーションを含む。
[21] ステップ１０６０において、ステップ１０５０で収集されたＬ２キャッシュフィードバック情報に従い、Ｌ２キャッシュ予測生成器は、大域的メモリ精密制御回路（例：図１の大域的メモリ精密制御回路１６０）から全てのコア内のキャッシュラインの状態を取得して、Ｌ２キャッシュが再アクセスされる必要があるか否かを判定する。Ｌ２キャッシュが再アクセスされる場合、Ｌ２キャッシュ予測生成器は、キャッシュ予測キュー内の対応するエントリ情報を更新する。Ｌ２キャッシュが再アクセスされる必要が無い場合、Ｌ２キャッシュ予測生成器は、キャッシュ予測キュー内の対応するエントリ情報を削除する。また、Ｌ２キャッシュ予測生成器は、一次メモリ（例：図１の一次メモリ１７２）がアクセスされる必要があるか否かも判定する。一次メモリがアクセスされる場合、Ｌ２キャッシュ予測生成器は、一次メモリにアクセスする必要がある伝送データの伝送情報を一次メモリ予測キューに保存する。いくつかの実施形態において、Ｌ２キャッシュ予測生成器は、キャッシュラインの状態に応じてバス伝送プロトコルに基づいてＬ２キャッシュへのアクセスを一次メモリへのアクセスに変換する。いくつかの実施形態において、一次メモリにアクセスする必要がある伝送データの伝送情報は、動作識別番号を含む。動作識別番号は、各々の伝送データを識別するために用いられる。
[22] ステップ１０７０において、一貫性伝送監視回路は、マルチコア相互接続システムにより開始された一次メモリへのアクセス要求をリアルタイムで監視及び観察し、一次メモリへのアクセス要求に関する一次メモリアクセス要求情報を収集し、収集された一次メモリアクセス要求情報を一次メモリ検査回路（例：図１の一次メモリ検査回路１４０）に送る。いくつかの実施形態において、収集された一次メモリアクセス要求情報は、アクセス要求の要求識別番号を含む。要求識別番号は、各々のアクセス要求を識別するために用いられる。いくつかの実施形態において、一次メモリアクセス要求情報は、一次メモリアクセス動作種別、動作アドレス、動作アドレス間隔サイズ、動作データ、動作アドレス属性、及び動作識別番号を含む。
[23] ステップ１０８０において、ステップ１０７０で受信した要求識別番号に従い、一次メモリ検査回路は、要求に対する有効な予測結果のために一次メモリ予測キュー内を検索する。いくつかの実施形態において、一次メモリ検査回路がアクセス要求の要求識別番号と一次メモリ予測キュー内の動作識別番号とのマッチングに成功し、且つアクセス要求と動作識別番号により識別された伝送データとの間で他の伝送情報（例：動作種別、動作アドレス等）のマッチングに成功した場合、要求に対する有効な予測結果が決定される。いくつかの実施形態において、一次メモリ検査回路は、一次メモリ予測キュー内の動作識別番号とのマッチングにアクセス要求の要求識別番号を用いるのではなく、アクセス要求の動作識別番号を用いてもよい。
[24] 予測キュー内に有効な予測結果が存在しない場合、又は予測キュー内に有効な予測結果が存在するものの予測結果が実際の結果と矛盾する場合、システム内でエラーが生じたと考えられる。いくつかの実施形態において、一次メモリ検査回路は、エラーを報告すると共にエラー情報を提供する。さもなければ、マルチコア相互接続システムは正常に動作していると判定してよく、ステップ１０９０が実行される。
[25] ステップ１０９０において、全ての伝送データの伝送が終了した場合、キャッシュ検査回路は、キャッシュ予測キュー内に１個以上のエントリが残っているか否かを検査する。一次メモリ検査回路もまた、一次メモリ予測キュー内に１個以上のエントリが残っているか否かを検査する。キャッシュ予測キュー又は一次メモリ予測キュー内に１個以上のエントリが残っている場合、システム内でエラーが生じたと考えられる。いくつかの実施形態において、キャッシュ検査回路又は一次メモリ検査回路は、エラーを報告すると共にエラー情報を提供する。さもなければ、マルチコア相互接続システムは正常に動作していると判定してよい。いくつかの実施形態において、キャッシュ検査回路又は一次メモリ検査回路は、マルチコア相互接続システム内で伝送損失のエラーを見つけたならば直ちにエラーを報告する。
[26] 図２のステップ１０５０に示すように、一貫性伝送監視回路は、Ｌ２キャッシュによりマルチコア相互接続システムに送られたフィードバック情報を監視する。いくつかの実施形態において、フィードバック情報は、キャッシュが欠落しているか否かのインジケーションを含む。Ｌ２キャッシュ予測生成器は、フィードバック情報に従い大域的メモリ精密制御回路から全てのコア内のキャッシュラインの状態を取得し、キャッシュ一貫性プロトコルに従いＬ２キャッシュに再アクセスする必要があるか否かを判定する。アクセスが必要な場合、キャッシュ予測キュー内の対応するエントリ情報が更新される。アクセスが必要でない場合、キャッシュ予測キュー内の対応するエントリ情報は削除される。同時に、一次メモリにアクセスする必要があるか否かを判定する。アクセスが必要ならば、エントリ情報を一次メモリ予測キューに保存する。次いで、一貫性伝送監視回路は、マルチコア相互接続システムが再びＬ２キャッシュへのアクセスを開始するか否かを観察し、アクセスが開始されたならばアクセス情報を収集し、キャッシュ検査回路は検査を実行するよう通知される。キャッシュ検査回路は、キャッシュ予測キュー内を検索して第２のアクセス要求に対する予測結果が存在するか否かを調べる。予測キュー内に有効な予測結果が存在しないか、又は予測キュー内に有効な予測結果が存在するものの予測結果が実際の結果と矛盾する場合、システム内でエラーが生じたと考えられる。いくつかの実施形態では次いで、エラーが報告されると共にエラー情報が提供される。同じ要求に対して開始されたＬ２キャッシュへの第２のアクセスの結果の精度比較を完了することができる。
[27] 図２のステップ１０７０に示すように、一貫性伝送監視回路は、一次メモリへの伝送データを含むアクセス伝送をマルチコア相互接続システムが開始したか否かをリアルタイムに観察する。伝送データが送られている場合、伝送情報を収集する。一次メモリ検査回路は、伝送情報識別番号に従い、要求に対する有効な予測結果のために一次メモリ予測キュー内を検索する。予測キュー内に有効な予測結果が存在しないか、又は予測キュー内に有効な予測結果が存在するものの予測結果が実際の結果と矛盾する場合、システム内でエラーが生じたと考えられる。いくつかの実施形態では次いで、一次メモリ検証モジュールは、エラーを報告すると共にエラー情報を提供する。同じ要求に対して開始された一次メモリへのアクセスの結果の精度比較を完了することができる。
[28] 図２のステップ１０９０に示すように、全ての伝送データの伝送が終了した場合、キャッシュ検査回路は、キャッシュ予測キュー内にエントリがまだ残っているか否かを検査し、一次メモリ検査回路は、一次メモリ予測キュー内にエントリがまだ残っているか否かを検査する。キャッシュ予測キュー又は一次メモリ予測キュー内にエントリがまだ残っている場合、システム内でエラーが生じたと考えられる。いくつかの実施形態において、キャッシュ検査回路又は一次メモリ検査回路は、エラーを報告すると共にエラー情報を提供する。さもなければ、マルチコア相互接続システムは正常に動作していると判定される。
[29] 図３は、本開示のいくつかの実施形態による、例示的な大域的精密制御回路のエントリ内容を示す模式図である。図３に示すように、大域的精密制御回路（例：図１の大域的精密制御回路１６０）は、複数のメモリアドレスに対応する全てのシングルコアからの書き込み動作のアドレス、いくつか又は全てのシングルコアからのデータ、及びシングルコア内のキャッシュラインの状態を記録する。同一アドレスの情報レコードは、大域的精密制御回路内に１個のエントリだけを有している。更に、複数のアドレスがキューに保存されるため、ストレージ空間の占有を減らす。
[30] 本開示による、マルチコア相互接続によるＬ２キャッシュへのアクセスを検証する方法において、マルチコア相互接続システムの動作中、試験刺激生成から独立してインタラクト情報を収集することができ、大域的メモリ精密制御回路は、キャッシュ一貫性原理に従い別個に維持される。次いでＬ２キャッシュアクセスの予測結果が遅延無しに提供され、複数のキャッシュアクセスの判定がサポートされる。最後に予測結果が実際の結果と比較されてエラー箇所の迅速な特定を支援する。
[31] 本開示のいくつかの具体的な実施形態について述べてきたが、本開示の保護範囲は上述の実施形態に限定されない。本開示が開示する技術範囲内で当業者が容易に想到可能ないかなる変型又は代替も本開示の保護範囲に含まれるものとする。従って、本開示の保護範囲は請求項の保護範囲に従うものとする。

Claims (30)

  1. マルチコア相互接続からレベル２（Ｌ２）キャッシュへのアクセスを検証する方法であって、
    シングルコアプロセッサによりマルチコア相互接続システムに送られた伝送データに関連付けられた伝送情報を収集することと、
    前記収集された伝送情報を用いて、前記伝送データがＬ２キャッシュへのアクセスを必要とするデータであるか否かを判定することと、
    前記Ｌ２キャッシュへのアクセスを必要としていると前記判定された伝送データをキャッシュ予測キューに保存することと、
    前記マルチコア相互接続システムにより前記Ｌ２キャッシュに送られたアクセス要求に関連付けられたアクセス要求情報を収集することと、
    前記収集されたアクセス要求情報に従い、前記アクセス要求に対応する有効な予測結果を発見すべく前記キャッシュ予測キュー内を検索し、検索結果に基づき前記Ｌ２キャッシュへのアクセスを検証するすることを含む方法。
  2. 前記収集された伝送情報が、マルチコア一貫性動作種別、動作アドレス、動作アドレス間隔サイズ、動作データ、動作アドレス属性、及び動作識別番号を含む、請求項１に記載の方法。
  3. 前記収集された伝送情報を用いて、前記伝送データがＬ２キャッシュへのアクセスを必要とするデータであるか否かを判定することが更に、
    前記動作アドレス属性がキャッシュ属性であるとの判定に応答して、前記動作アドレス属性に従い前記収集された伝送情報をスクリーニングして前記Ｌ２キャッシュにアクセスすることを含む、請求項２に記載の方法。
  4. 前記アクセス要求情報が要求識別番号を含む、請求項１～３のいずれか１項に記載の方法。
  5. 前記アクセス要求情報が更に、Ｌ２キャッシュ動作種別、動作アドレス、動作データ、及び動作識別番号を含む、請求項１～４のいずれか１項に記載の方法。
  6. 収集されたアクセス要求情報に従い、前記アクセス要求に対応する予測結果を発見すべく前記キャッシュ予測キュー内を検索することが更に、
    前記キャッシュ予測キューに前記有効な予測結果が存在しない、又は前記有効な予測結果が存在するものの前記有効な予測結果が実際の結果と矛盾するとの判定に応答して、エラーを認定すること、及び、
    前記エラーを報告することを含む、請求項１～５のいずれか１項に記載の方法。
  7. 前記Ｌ２キャッシュにより前記マルチコア相互接続システムに送られたフィードバック情報を収集することと、
    前記収集されたフィードバック情報に従い前記シングルコアプロセッサ内のキャッシュラインの状態を取得することと、
    前記Ｌ２キャッシュが再アクセスされるか否かを判定することと、
    前記Ｌ２キャッシュが再アクセスされるとの判定に応答して前記キャッシュ予測キュー内の対応するエントリ情報を更新することと、
    前記Ｌ２キャッシュが再アクセスされないとの判定に応答して前記キャッシュ予測キュー内の対応するエントリ情報を削除することを更に含む、請求項１～６のいずれか１項に記載の方法。
  8. 前記フィードバック情報が、前記Ｌ２キャッシュにおいてキャッシュミスが発生しているか否かを示すインジケーションを含む、請求項７に記載の方法。
  9. 前記収集されたフィードバック情報に従い前記シングルコアプロセッサ内のキャッシュラインの状態を取得することが更に、
    メモリアドレスに対応する前記シングルコアプロセッサの書き込み動作アドレスと、メモリアドレス用の前記シングルコアプロセッサのデータとを記録すること含む、請求項７又８に記載の方法。
  10. 一次メモリがアクセスされるか否かを判定することと、
    前記一次メモリがアクセスされるとの判定に応答して前記一次メモリへのアクセスを一次メモリ予測キューに保存することと、
    前記マルチコア相互接続システムにより前記一次メモリに送られた、観察された一次メモリアクセス要求に関連付けられた一次メモリアクセス要求情報を収集することと、
    前記収集された一次メモリアクセス要求情報に従い、前記一次メモリアクセス要求に対応する有効な予測結果を発見すべく前記一次メモリ予測キュー内を検索することを更に含む、請求項９に記載の方法。
  11. 前記一次メモリアクセス要求の有効な予測結果のために前記一次メモリ予測キュー内を検索することが更に、
    前記一次メモリ予測キュー内に有効な予測結果が存在しない、又は有効な予測結果が存在するものの前記予測結果が実際の結果と矛盾するとの判定に応答して、エラーを認定すること、及び
    前記エラーを報告することを含む、請求項１０に記載の方法。
  12. 前記一次メモリがアクセスされるか否かを判定して、前記一次メモリがアクセスされるとの判定に応答して前記一次メモリへのアクセスを前記一次メモリ予測キューに保存することが更に、
    前記Ｌ２キャッシュへのアクセスを、前記シングルコアプロセッサ内の前記メモリアドレスの前記キャッシュラインの状態に従いバス伝送プロトコルに基づいて前記一次メモリへのアクセスに変換することを含む、請求項１０に記載の方法。
  13. 前記一次メモリアクセス要求情報が、一次メモリアクセス動作種別、動作アドレス、動作アドレス間隔サイズ、動作データ、動作アドレス属性、及び動作識別番号を含む、請求項１０～１２のいずれか１項に記載の方法。
  14. 全ての伝送データの伝送が終了したことに応答して前記キャッシュ予測キュー内に残っているエントリを見つけること更に含む、請求項７～１３のいずれか１項に記載の方法。
  15. 全ての伝送データの伝送が終了したことに応答して前記キャッシュ予測キュー内に残っているエントリを見つけることが更に、
    前記マルチコア相互接続システム内の伝送損失に基づいてエラーを見つけること、及び前記エラーを報告することを含む、請求項１４に記載の方法。
  16. マルチコア相互接続からＬ２キャッシュへのアクセスを検証するシステムであって、
    シングルコアプロセッサによりマルチコア相互接続システムに送られた伝送データに関連付けられた伝送情報を収集するように構成された一貫性伝送監視回路と、
    前記収集された伝送情報を用いて、前記伝送データがＬ２キャッシュへのアクセスを必要とするデータであるか否かを判定し、
    前記Ｌ２キャッシュへのアクセスを必要としていると前記判定された伝送データをキャッシュ予測キューに保存し、
    前記マルチコア相互接続システムにより前記Ｌ２キャッシュに送られたアクセス要求に関連付けられたアクセス要求情報を収集するように構成されたＬ２キャッシュ予測生成器と、
    前記収集されたアクセス要求情報に従い、前記アクセス要求に対応する有効な予測結果を発見すべく前記キャッシュ予測キュー内を検索するように構成されたキャッシュ検査回路とを含むシステム。
  17. 前記収集された伝送情報が、マルチコア一貫性動作種別、動作アドレス、動作アドレス間隔サイズ、動作データ、動作アドレス属性、及び動作識別番号を含む、請求項１６に記載のシステム。
  18. 前記Ｌ２キャッシュ予測生成器が更に、
    前記動作アドレス属性がキャッシュ属性であるとの判定に応答して、前記動作アドレス属性に従い前記収集された伝送情報をスクリーニングして前記Ｌ２キャッシュにアクセスするように構成される、請求項１７に記載のシステム。
  19. 前記アクセス要求情報が要求識別番号を含む、請求項１６～１８のいずれか１項に記載のシステム。
  20. 前記アクセス要求情報が更に、Ｌ２キャッシュ動作種別、動作アドレス、動作データ、及び動作識別番号を含む、請求項１６～１９のいずれか１項に記載のシステム。
  21. 前記キャッシュ検査回路が更に、
    前記キャッシュ予測キューに前記有効な予測結果が存在しない、又は前記有効な予測結果が存在するものの前記有効な予測結果が実際の結果と矛盾するとの判定に応答して、エラーを認定するように、及び
    前記エラーを報告するように構成される、請求項１６～２０のいずれか１項に記載のシステム。
  22. 前記一貫性伝送監視回路が更に、
    前記Ｌ２キャッシュにより前記マルチコア相互接続システムに送られたフィードバック情報を収集するように構成され、
    前記Ｌ２キャッシュ予測生成器が更に、
    前記収集されたフィードバック情報に従い前記シングルコアプロセッサ内のキャッシュラインの状態を取得し、
    前記Ｌ２キャッシュが再アクセスされるか否かを判定し、
    前記Ｌ２キャッシュが再アクセスされるとの判定に応答して前記キャッシュ予測キュー内の対応するエントリ情報を更新し、
    前記Ｌ２キャッシュが再アクセスされないとの判定に応答して前記キャッシュ予測キュー内の対応するエントリ情報を削除するように構成される、請求項１６～２１に記載のいずれか１項に記載のシステム。
  23. 前記フィードバック情報が、前記Ｌ２キャッシュにおいてキャッシュミスが発生しているか否かを示すインジケーションを含む、請求項２２に記載のシステム。
  24. 前記Ｌ２キャッシュ予測生成器が更に、
    メモリアドレスに対応する前記シングルコアプロセッサの書き込み動作アドレスと、メモリアドレス用の前記シングルコアプロセッサのデータとを記録するように構成される、請求項２２又は２３に記載のシステム。
  25. Ｌ２キャッシュ予測生成器が更に、
    一次メモリがアクセスされるか否かを判定し、
    前記一次メモリがアクセスされるとの判定に応答して前記一次メモリへのアクセスを一次メモリ予測キューに保存するように構成され、
    前記一貫性伝送監視回路が更に、
    前記マルチコア相互接続システムにより前記一次メモリに送られた、観察された一次メモリアクセス要求に関連付けられた一次メモリアクセス要求情報を収集し、
    前記収集された一次メモリアクセス要求情報に従い、前記一次メモリアクセス要求に対応する有効な予測結果を発見すべく前記一次メモリ予測キュー内を検索するように構成される、請求項２４に記載のシステム。
  26. 前記一貫性伝送監視回路が更に、
    前記一次メモリ予測キュー内に有効な予測結果が存在しない、又は有効な予測結果が存在するものの前記予測結果が実際の結果と矛盾するとの判定に応答して、エラーを認定し、
    前記エラーを報告するように構成される、請求項２５に記載のシステム。
  27. 前記Ｌ２キャッシュ予測生成器が更に、
    前記Ｌ２キャッシュへのアクセスを、前記シングルコアプロセッサ内の前記メモリアドレスの前記キャッシュラインの状態に従いバス伝送プロトコルに基づいて前記一次メモリへのアクセスに変換するように構成される、請求項２５に記載のシステム。
  28. 前記一次メモリアクセス要求情報が、一次メモリアクセス動作種別、動作アドレス、動作アドレス間隔サイズ、動作データ、動作アドレス属性、及び動作識別番号を含む、請求項２５～２７のいずれか１項に記載のシステム。
  29. 前記キャッシュ検査回路が更に、
    全ての伝送データの伝送が終了したことに応答して前記キャッシュ予測キュー内に残っているエントリを見つけるように構成される、請求項２２～２８のいずれか１項に記載のシステム。
  30. 前記キャッシュ検査回路が更に、
    前記マルチコア相互接続システム内の伝送損失に基づいてエラーを見つけ、
    前記エラーを報告するように構成される、請求項２９に記載のシステム。
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