JP7387873B2 - ネットワーク化された入出力メモリ管理ユニット - Google Patents

Description

従来のグラフィックスプロセッシングシステムについてのプラットフォームは、中央処理装置（ＣＰＵ）、グラフィックスプロセッシングユニット（ＧＰＵ）、１つ以上のシステムメモリ（ダイナミックランダムアクセスメモリ、ＤＲＡＭ等）、及び、これらのエンティティ間の通信をサポートするバスを含む。場合によっては、プラットフォームは、システムオンチップ（ＳｏＣ）として実装される。ＣＰＵは、ＧＰＵにドローコールを発行することにより、グラフィックス処理を開始する。ドローコールを受信することに応じて、ＧＰＵは、プログラマブルシェーダ及び固定機能ハードウェアブロックのシーケンスから形成されるパイプラインを使用して、表示用の画像をレンダリングする。従来のグラフィックスプロセッシングシステムにおけるシステムメモリは、グラフィックスプロセッシングシステム上で実行するホストオペレーティングシステム（ＯＳ）に可視である第一部分と、ＧＰＵ専用である（例えば、フレームバッファを提供する）第二部分と、にパーティション化される。第二部分は、時としてカーブアウト（carveout）又はＧＰＵカーブアウトと呼ばれ、ホストＯＳに可視ではない。ＧＰＵ仮想マネージャ（ＶＭ）は、グラフィックスデバイスドライバによって管理されることで、メモリアクセス要求内の仮想アドレスを、システムメモリのＧＰＵカーブアウト領域内の物理アドレス等のような、システムメモリ内の物理アドレスに変換する。場合によっては、ＧＰＵ ＶＭは、ページテーブルから頻繁に要求されるアドレス変換をキャッシュする、対応するトランスレーションルックアサイドバッファ（ＴＬＢ）を使用してアドレス変換を実行する。

一態様によれば、装置は、複数の入出力メモリ管理ユニット（ＩＯＭＭＵ）を有するネットワーク化されたＩＯＭＭＵを含む。ネットワーク化されたＩＯＭＭＵは、第一アドレス変換層によって生成されるドメイン物理アドレスを含むメモリアクセス要求を受信し、メモリアクセス要求を生成したデバイスのタイプに基づいて選択される複数のＩＯＭＭＵのうち何れかを使用して、ドメイン物理アドレスをシステムメモリ内の物理アドレスに選択的に変換するように構成されている。

いくつかの実施形態では、デバイスは、グラフィックスプロセッシングユニット（ＧＰＵ）又は複数の周辺デバイスのうち何れかであり、複数のＩＯＭＭＵは、第一アドレス変換層からメモリアクセス要求を受信するように構成された一次ＩＯＭＭＵ（primary IOMMU）と、一次ＩＯＭＭＵに接続され、デバイスに関連する回路に近接して配置される二次ＩＯＭＭＵ（secondary IOMMU）と、を含む。いくつかの態様では、一次ＩＯＭＭＵは、メモリアクセス要求がＧＰＵから受信されていることに応じてドメイン物理アドレスのアドレス変換を実行し、二次ＩＯＭＭＵは、メモリアクセス要求が周辺デバイスから受信されていることに応じてアドレス変換を実行する。

さらに、一次ＩＯＭＭＵは、一次ＩＯＭＭＵに関連する第一トランスレーションルックアサイドバッファ（ＴＬＢ）及び第一ページテーブルセットを使用してページテーブルウォークを実行することによって、ＧＰＵから受信するドメイン物理アドレスのアドレス変換を実行することができる。いくつかの態様では、一次ＩＯＭＭＵは、メモリアクセス要求を、要求が周辺デバイスから受信されていることに応じて二次ＩＯＭＭＵに提供し、二次ＩＯＭＭＵは、二次ＩＯＭＭＵに関連する第二ＴＬＢ及び第二ページテーブルセットを使用してページテーブルウォークを実行することによって、一次ＩＯＭＭＵから受信するメモリアクセス要求内の仮想アドレスのアドレス変換を実行する。

いくつかの実施形態では、周辺デバイスに関連する回路に対する二次ＩＯＭＭＵの位置は、周辺デバイスのレイテンシ要件に基づいて決定される。このような実施形態では、装置は、一次ＩＯＭＭＵに接続される複数の二次ＩＯＭＭＵをさらに含むことができ、複数の二次ＩＯＭＭＵは、複数の周辺デバイスに関連する回路に近接して配置され、複数の二次ＩＯＭＭＵの各々は、複数の周辺デバイスのうち対応する周辺デバイスに関連する回路から受信するメモリアクセス要求内のドメイン物理アドレスのアドレス変換を実行するように構成されている。複数の二次ＩＯＭＭＵは、複数の周辺デバイスに関連する回路内に集積されてもよい。

装置は、メモリアクセス要求を第一アドレス変換層から受信し、メモリアクセス要求を生成したデバイスのタイプに基づいて、メモリアクセス要求を一次ＩＯＭＭＵ又は二次ＩＯＭＭＵに選択的に提供するように構成されたコマンドキューをさらに含むことができる。

他の態様によれば、方法は、複数の入出力メモリ管理ユニット（ＩＯＭＭＵ）を含むネットワーク化されたＩＯＭＭＵにおいて、第一アドレス変換層によって生成されるドメイン物理アドレスを含むメモリアクセス要求を受信することと、メモリアクセス要求を生成したデバイスのタイプに基づいて複数のＩＯＭＭＵのうち何れかを選択することと、複数のＩＯＭＭＵのうち選択されたＩＯＭＭＵを使用して、ドメイン物理アドレスをシステムメモリ内の物理アドレスに選択的に変換することと、を含む。いくつかの実施形態では、デバイスは、グラフィックスプロセッシングユニット（ＧＰＵ）又は複数の周辺デバイスのうち何れかであり、メモリアクセス要求を受信することは、複数のＩＯＭＭＵ内の一次ＩＯＭＭＵで第一アドレス変換層からメモリアクセス要求を受信することを含む。このような場合に、複数のＩＯＭＭＵのうち何れかを選択することは、デバイスがＧＰＵであることに応じて一次ＩＯＭＭＵを選択することと、デバイスが複数の周辺デバイスのうち何れかであることに応じて二次ＩＯＭＭＵを選択することであって、二次ＩＯＭＭＵは、一次ＩＯＭＭＵに接続されており、複数の周辺デバイスのうち何れかに関連する回路に近接して配置されている、ことと、を含むことができる。方法は、メモリアクセス要求がＧＰＵから受信されていることに応じて、一次ＩＯＭＭＵにおいてドメイン物理アドレスのアドレス変換を実行することをさらに含むことができ、一次ＩＯＭＭＵにおいてドメイン物理アドレスのアドレス変換を実行することは、一次ＩＯＭＭＵに関連する第一トランスレーションルックアサイドバッファ（ＴＬＢ）及び第一ページテーブルセットを使用してページテーブルウォークを実行することを含む。いくつかの実施形態では、方法は、メモリアクセス要求が周辺デバイスから受信されていることに応じて、二次ＩＯＭＭＵにおいてアドレス変換を実行することをさらに含む。方法は、メモリアクセス要求を、要求が周辺デバイスから受信されていることに応じて一次ＩＯＭＭＵから二次ＩＯＭＭＵに提供することをさらに含むことができ、二次ＩＯＭＭＵにおいて仮想アドレスのアドレス変換を実行することは、二次ＩＯＭＭＵに関連する第二ＴＬＢ及び第二ページテーブルセットを使用してページテーブルウォークを実行することを含む。

いくつかの実施形態では、方法は、第一アドレス変換層からのメモリアクセス要求をコマンドキューで受信することと、メモリアクセス要求を生成したデバイスのタイプに基づいて、メモリアクセス要求をコマンドキューから一次ＩＯＭＭＵ又は二次ＩＯＭＭＵに選択的に提供することと、を含む。

さらに別の態様によれば、グラフィックスプロセッシングユニット（ＧＰＵ）と、少なくとも１つの周辺デバイスと、メモリと、に接続されるように構成された、ネットワーク化された入出力メモリ管理ユニット（ＩＯＭＭＵ）は、メモリアクセス要求を第一アドレス変換層から受信するように構成されたコマンドキューであって、メモリアクセス要求は、第一アドレス変換層によって生成されるドメイン物理アドレスを含む、コマンドキューと、メモリアクセス要求がＧＰＵから受信されていることに応じて、ドメイン物理アドレスをメモリ内の物理アドレスに変換するように構成された一次ＩＯＭＭＵと、メモリアクセス要求が少なくとも１つの周辺デバイスから受信されていることに応じて、ドメイン物理アドレスをメモリ内の物理アドレスに変換するように構成された少なくとも１つの二次ＩＯＭＭＵと、を含む。いくつかの実施形態では、一次ＩＯＭＭＵは、一次ＩＯＭＭＵに関連する第一トランスレーションルックアサイドバッファ（ＴＬＢ）及び第一ページテーブルセットを使用してページテーブルウォークを実行することによって、ＧＰＵから受信するドメイン物理アドレスのアドレス変換を実行し、少なくとも１つの二次ＩＯＭＭＵは、二次ＩＯＭＭＵに関連する第二ＴＬＢ及び第二ページテーブルセットを使用してページテーブルウォークを実行することによって、メモリアクセス要求内の仮想アドレスのアドレス変換を実行する。少なくとも１つの周辺デバイスに対する少なくとも１つの二次ＩＯＭＭＵの少なくとも１つの位置は、少なくとも１つの周辺デバイスのレイテンシ要件に基づいて決定されてもよい。

添付の図面を参照することにより、本開示がより良く理解され、その多くの特徴及び利点が当業者に明らかとなる。異なる図面で同じ符号が使用されている場合には、類似又は同一のアイテムを示している。

いくつかの実施形態による、処理システムのブロック図である。 メモリ内に従来のＧＰＵカーブアウトを実装した処理システムの一部のブロック図である。 いくつかの実施形態による、ＧＰＵへのメモリの動的割り当てと組み合わせてＧＰＵカーブアウトを実装する処理システムの一部のブロック図である。 いくつかの実施形態による、メモリアクセス要求内のデバイス生成アドレスの変換を示すブロック図である。 いくつかの実施形態による、ネットワーク化されたＩＯＭＭＵを実装する処理システムの一部のブロック図である。 いくつかの実施形態による、システムオンチップ（ＳＯＣ）デバイス変換ブロックを実装する処理システムの使用モデルのブロック図である。 いくつかの実施形態による、アドレス変換及び一次ＩＯＭＭＵ又は二次ＩＯＭＭＵを選択的に実行する方法のフロー図である。

Ｍｉｃｒｏｓｏｆｔ Ｗｉｎｄｏｗｓ（登録商標）等のオペレーティングシステムのベンダによって推進されるセキュリティインフラストラクチャ及び要件における変更は、処理システムのメモリアクセスパフォーマンスに影響すると予想される。例えば、ＧＰＵカーブアウトのサイズが縮小する場合には、メモリのＯＳ制御部分からＧＰＵへの動的割り当てに利用可能なメモリ量が増加することができる。別の例の場合、仮想化ベースのセキュリティ（ＶＢＳ）は、デバイスドライバによって管理される第一アドレス変換層を使用して、例えば、ページテーブル及びページテーブルから頻繁に要求されるアドレス変換をキャッシュするトランスレーションルックアサイドバッファ（ＴＬＢ）を使用して、アクセスされるシステムメモリ内のセキュアパーティションを生成することによって、カーネルモデルマルウェアに対するメモリの保護を提供する。ページテーブル及びＴＬＢは、ＧＰＵ仮想マネージャ（ＶＭ）に関連付けられている。セキュア部分にアクセスするために使用される第二アドレス変換層は、ハイパーバイザ又はセキュアＯＳによって制御される。第一アドレス変換層は連続的であり、そのパフォーマンスは高い。第二アドレス変換層は、メモリフラグメンテーション及びアクセスセキュリティ等の物理メモリ管理の課題を処理する。その結果、第二アドレス変換層は、通常、全体的なアドレス変換パフォーマンスを決定する。第二アドレス変換層は、システム全体の入出力メモリ管理ユニット（ＩＯＭＭＵ）に実装される。このＩＯＭＭＵは、ＧＰＵ及び１つ以上の周辺デバイスを含むデバイスからのダイレクトメモリアクセス（ＤＭＡ）転送に関する、アドレス変換及びシステムメモリアクセスの保護をサポートする。

ＧＰＵからメモリアクセス要求を受信することに応じて、第一アドレス変換層は、メモリアクセス要求内のデバイス生成アドレスをドメイン物理アドレスに変換する。ＩＯＭＭＵ内に実装される第二アドレス変換層は、ドメイン物理アドレスをシステムメモリ内のシステム物理アドレスに変換する。例えば、ＩＯＭＭＵは、ドメインコンテキスト及び個別のページテーブルセットを処理システム内の各デバイスに割り当てる。デバイスがシステムメモリの読み出し又は書き込みを試みると、ＩＯＭＭＵは、このアクセスをインターセプトし、デバイスが割り当てられているドメインコンテキストを決定する。読み出し、書き込み、実行等のような追加のパーミッションをページテーブル及びＴＬＢ内のエントリに符号化し、これらのエントリを使用して第二層の変換を実行する。したがって、ＩＯＭＭＵは、ドメインに関連するＴＬＢエントリ又はデバイスに関連するページテーブルを使用して、アクセスが許可されるかどうかを決定し、アクセスされるシステムメモリ内の位置を決定する。例えば、デバイスからのメモリアクセス要求が許可されると決定したことに応じて、ＩＯＭＭＵは、第一アドレス変換層によって生成されるドメイン物理アドレスからシステムメモリ内の物理アドレスを生成する。

周辺デバイス及びＧＰＵからＩＯＭＭＵを介して全てのメモリアクセス要求を送ると、いくつかの問題が起こる。例えば、ＩＯＭＭＵは、厳しいレイテンシ要件を有する、ビデオデコーダ、ビデオエンコーダ及びディスプレイフレームバッファスキャンアウト回路等のリアルタイム依存デバイスクライアントブロックにサービスを提供する。単一のＩＯＭＭＵで複数のエンティティからメモリアクセス要求にページテーブルウォークを実行すると、処理遅延がもたらされ、レイテンシが増加する。さらに、単一のＩＯＭＭＵを、全ての周辺デバイス及びＧＰＵの近くに置くことができないため、エンティティのいくつかとＩＯＭＭＵとの間のラウンドトリップタイムは、ＩＯＭＭＵでの処理レイテンシをさらに増加させる。その結果、中央のＩＯＭＭＵは、単一のＩＯＭＭＵの近くでハードアクセスデッドライン内（例えば、レイテンシが低い）の全てのメモリ要求にサービスを提供することができない。別々及び異なるＩＯＭＭＵのシステムは、異なるデバイス又はＧＰＵに近接して配置され得る。ただし、特定デバイス向けＩＯＭＭＵにプログラミングサポートを提供するには、システムソフトウェア内に異なるプログラミングモデルが必要となるため、このＩＯＭＭＵをソフトウェア対象のシステムデバイスとして使用するホストＯＳ及び他のシステムソフトウェアのアーキテクチャが複雑になる。

図１～図７は、グラフィックスプロセッシングユニット（ＧＰＵ）及びネットワーク化された入出力メモリ管理ユニット（ＩＯＭＭＵ）を含む処理システムの実施形態を開示しており、この処理システムは、ネットワーク化されたＩＯＭＭＵ構造を単一のデバイスとして可視であるアーキテクチャ化されたプログラミングモデルを使用して周辺デバイスのメモリアクセスレイテンシ要件を満たす。ネットワーク化されたＩＯＭＭＵは、ドメイン物理アドレスを含むメモリアクセス要求を受信し、このドメイン物理アドレスは、デバイスドライバが管理する第一アドレス変換層（例えば、ＧＰＵ ＶＭ及び関連するＴＬＢ等）によってデバイス生成アドレスから生成される。ネットワーク化されたＩＯＭＭＵは、ネットワーク化されたＩＯＭＭＵを形成する複数のＩＯＭＭＵのうち何れかのＩＯＭＭＵを使用して、ドメイン物理アドレスをシステムメモリ内の物理アドレスに選択的に変換する。いくつかの実施形態では、ネットワーク化されたＩＯＭＭＵは、ディスプレイ回路又はカメラ回路等の処理システム内の回路を介して、ＧＰＵ及び周辺デバイスからメモリアクセス要求を受信する一次ＩＯＭＭＵを含む。また、ネットワーク化されたＩＯＭＭＵは、オペレーティングシステム（ＯＳ）又はハイパーバイザ（ＨＶ）ソフトウェアとインタフェースする、一次ＩＯＭＭＵに接続された１つ以上の二次ＩＯＭＭＵを含む。ネットワーク化されたＩＯＭＭＵは、マスタスレーブネットワーク、スターネットワーク又は他のタイプのネットワーク内に一次及び二次ＩＯＭＭＵを実装することで、一次ＩＯＭＭＵは、ネットワーク化されたＩＯＭＭＵについてのフロントエンドとして機能する。二次ＩＯＭＭＵの各々は、１つ以上の周辺デバイスに関連する、対応する回路に近接して配置される（又は、その対応する回路内に集積される）。例えば、ディスプレイ及びカメラ用の二次ＩＯＭＭＵは、ディスプレイ回路及びカメラ回路に近接して配置される。二次ＩＯＭＭＵの位置は、少なくとも部分的に、１つ以上の周辺デバイスのレイテンシ要件によって決定される。

第一変換層からドメイン物理アドレスを含むメモリアクセス要求を受信したことに応じて、一次ＩＯＭＭＵは、メモリアクセス要求を提供したデバイスのタイプに基づいて、ドメイン物理アドレスのアドレス変換を選択的に実行する又はアドレス変換をバイパスする。いくつかの実施形態では、一次ＩＯＭＭＵは、一次ＩＯＭＭＵに関連する第一ページテーブルセット及び第一トランスレーションルックアサイドバッファ（ＴＬＢ）を使用してページテーブルウォークを実行することによって、ＧＰＵからメモリアクセス要求に関連するドメイン物理アドレスのアドレス変換を実行する。一次ＩＯＭＭＵは、周辺デバイスから受信するメモリアクセス要求内のドメイン物理アドレスのアドレス変換をバイパスする。或いは、一次ＩＯＭＭＵは、メモリアクセス要求を提供した周辺デバイスに関連する二次ＩＯＭＭＵに対して、メモリアクセス要求を提供する。二次ＩＯＭＭＵは、二次ＩＯＭＭＵに関連する第二ページテーブルセット及び第二ＴＬＢを使用してページテーブルウォークを実行することによって、ドメイン物理アドレスのアドレス変換を実行する。一次ＩＯＭＭＵのいくつかの実施形態は、一次ＩＯＭＭＵ及び二次ＩＯＭＭＵに関連するコマンドを受信するコマンドキューを含む（又は、そのコマンドキューに関連付けられている）。コマンドキューは、上述したように、一次ＩＯＭＭＵで処理される又は何れかの二次ＩＯＭＭＵに選択的に転送されるページテーブルウォーク及びデバイス再スキャンをシステムソフトウェアが開始することを可能にする。また、コマンドキューは、システムソフトウェアの再スキャン、及び、システムソフトウェアと周辺デバイスとの同期をサポートし、ソフトウェアが現在移動中のテーブルデータを変更しないことを確実にする。

図１は、いくつかの実施形態による、処理システム１００のブロック図である。処理システム１００は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）等の非一時的なコンピュータ可読記憶媒体を使用して実装されるシステムメモリ１０５若しくは他のストレージコンポーネントを含み、又は、このシステムメモリ若しくは他のストレージコンポーネントへのアクセスを有する。ただし、メモリ１０５のいくつかの実施形態は、スタティックランダムアクセスメモリ（ＳＲＡＭ）、不揮発性ＲＡＭ等を含む他のタイプのメモリを使用して実装される。また、処理システム１００は、バス１１０を含み、これは、メモリ１０５等のように処理システム１００内に実装されるエンティティ間の通信をサポートする。処理システム１００のいくつかの実施形態は、分かり易くするために図１に示されていない他のバス、ブリッジ、スイッチ、ルータ等を含む。

処理システム１００は、ディスプレイ１２０での提示のために画像をレンダリングするグラフィックスプロセッシングユニット（ＧＰＵ）１１５を含む。例えば、ＧＰＵ１１５は、オブジェクトをレンダリングし、ディスプレイ１２０に提供される画素値を生成し、ディスプレイ１２０は、その画素値を使用して、レンダリングされたオブジェクトを表す画像を表示する。ＧＰＵ１０５のいくつかの実施形態は、同時に又は並列に命令を実行する複数の処理要素（明確にするために図１に示されていない）を含む。処理要素は、計算部、プロセッサコア又は他の用語を使用して呼ばれる。ＧＰＵ１１５のいくつかの実施形態は、汎用コンピューティングに使用される。図示した実施形態では、ＧＰＵ１１５は、バス１１０を介してメモリ１０５と通信する。しかし、ＧＰＵ１１５のいくつかの実施形態は、直接接続により、又は、他のバス、ブリッジ、スイッチ及びルータ等を介して、メモリ１０５と通信する。ＧＰＵ１１５は、メモリ１０５に格納される命令を実行し、ＧＰＵ１１５は、実行された命令の結果等の情報をメモリ１０５に格納する。例えば、メモリ１０５は、ＧＰＵ１１５によって実行されるプログラムコードを表す命令のコピー１２５を格納する。

ＧＰＵ１１５のいくつかの実施形態は、ＧＰＵ ＶＭ１１６及び１つ以上の対応するＴＬＢ（明確にするために、図１には１つのＴＬＢ１１７のみが示されている）を使用して、仮想アドレスから物理アドレスへの変換を実行する。例えば、場合によっては、ＧＰＵ ＶＭ１１６及びＴＬＢ１１７は、第一アドレス変換層の一部として実装され、この第一アドレス変換層は、ＧＰＵ１１５で受信する又はＧＰＵ１１５によって生成されるメモリアクセス要求内に含まれる仮想アドレスからドメイン物理アドレスを生成する。ＧＰＵ ＶＭ１１６及びＴＬＢ１１７は、図１ではＧＰＵ１１５の集積部分として示されているが、ＧＰＵ ＶＭ１１６又はＴＬＢ１１７のいくつかの実施形態は、ＧＰＵ１１５の外部に実装される。

また、処理システム１００は、本明細書ではまとめて「処理要素１３１～１３３」と呼ばれる複数の処理要素１３１，１３２，１３３を実装する中央処理装置（ＣＰＵ）１３０を含む。処理要素１３１～１３３は、同時に又は並列に命令を実行する。ＣＰＵ１３０は、バス１１０に接続されており、ＧＰＵ１１５及びメモリ１０５とバス１１０を介して通信する。ＣＰＵ１３０は、メモリ１０５に格納されたプログラムコード１３５等の命令を実行し、ＣＰＵ１３０は、実行された命令の結果等の情報をメモリ１０５に格納する。また、ＣＰＵ１３０は、ＧＰＵ１１５にドローコールを発行することにより、グラフィックス処理を開始することができる。

入力／出力（Ｉ／Ｏ）エンジン１４０は、ディスプレイ１２０、並びに、キーボード、マウス、プリンタ及び外部ディスク等の処理システム１００の他の要素に関連する入力動作又は出力動作に対処する。図示した実施形態では、Ｉ／Ｏエンジン１４０は、カメラ１４５に関連する入力及び出力の操作も処理する。Ｉ／Ｏエンジン１４０は、Ｉ／Ｏエンジン１４０がメモリ１０５、ＧＰＵ１１５又はＣＰＵ１３０と通信できるように、バス１１０に接続されている。図示した実施形態では、Ｉ／Ｏエンジン１４０は、コンパクトディスク（ＣＤ）及びデジタルビデオディスク（ＤＶＤ）等の非一時的なコンピュータ可読記憶媒体を使用して実装される外部ストレージコンポーネント１５０に記憶された情報を読み出す。また、Ｉ／Ｏエンジン１４０は、ＧＰＵ１１５又はＣＰＵ１３０による処理の結果等の情報を外部ストレージコンポーネント１５０に書き込む。

処理システム１００は、ネットワーク化されたＩ／Ｏメモリ管理ユニット（ＩＯＭＭＵ）１５５を含み、このネットワーク化されたＩＯＭＭＵは、例えばＧＰＵ１１５、並びに、ディスプレイ１２０、カメラ１４５及び外部ストレージコンポーネント１５０を含む周辺デバイス等のデバイスからのメモリアクセス要求を処理するＩＯＭＭＵセットを含む。メモリアクセス要求は、システムメモリ１０５内での位置を示すために使用される仮想アドレス等のデバイス生成アドレスを含む。ネットワーク化されたＩＯＭＭＵ１５５のいくつかの実施形態は、ＧＰＵ１１５によって実装されるグラフィックスドライバ等のドライバによって管理される第一アドレス変換層によって生成されるドメイン物理アドレスを含むメモリアクセス要求を受信する。例えば、第一アドレス変換層は、ＧＰＵ ＶＭ１１６及びＴＬＢ１１７を含むことができる。ネットワーク化されたＩＯＭＭＵ１５５は、メモリアクセス要求を生成したデバイスのタイプに基づいて選択されるＩＯＭＭＵセットのうち何れかのＩＯＭＭＵを使用して、ドメイン物理アドレスをシステムメモリ１０５内の物理アドレスに選択的に変換する。これらのタイプは、ＧＰＵ１１５についての第一タイプと、ディスプレイ１２０、カメラ１４５及び外部ストレージコンポーネント１５０等の周辺デバイスについての第二タイプと、を含む。

図示した実施形態では、ネットワーク化されたＩＯＭＭＵ１３５は、メモリアクセス要求を第一アドレス変換層から受信する一次ＩＯＭＭＵ１６０と、この一次ＩＯＭＭＵ１６０に接続され、ディスプレイ１２０、カメラ１４５及び外部ストレージコンポーネント１５０等の周辺デバイスに関連する回路（明確にするために、図１に示されていない）に近接して配置される二次ＩＯＭＭＵ１６５，１７０と、を含む。一次ＩＯＭＭＵ１６０及び二次ＩＯＭＭＵ１６５，１７０がマスタスレーブネットワーク、スターネットワーク又は他のタイプのネットワークとして配置されることで、メモリアクセス要求は、一次ＩＯＭＭＵ１６０によって最初に受信され、必要な場合には、二次ＩＯＭＭＵ１６５，１７０に選択的に分散されることを可能にする。一次ＩＯＭＭＵ１６０のいくつかの実施形態は、ＴＬＢシュートダウン又は他のソフトウェアコマンドを二次ＩＯＭＭＵ１６５，１７０に渡す機能を担う。

ネットワーク化されたＩＯＭＭＵ１３５は、ページテーブル１８０に格納されるアドレス変換を使用してアドレス変換を実行する。処理システム１００内のデバイス上で実行されている各プロセスは、対応するページテーブルを含む。プロセス用のページテーブル１８０は、このプロセスによって使用されているデバイス生成（例えば、仮想）アドレスを、システムメモリ１０５内の物理アドレスに変換する。一次ＩＯＭＭＵ１６０及び二次ＩＯＭＭＵ１６５，１７０は、ページテーブル１８０のテーブルウォークを独立して実行し、メモリアクセス要求内のアドレスの変換を決定する。ネットワーク化されたＩＯＭＭＵ１３５によって頻繁に使用される変換は、ＴＬＢ１８５に格納され、これらのＴＬＢは、頻繁に要求されたアドレス変換をキャッシュするために使用される。個別のＴＬＢ１８５は、一次ＩＯＭＭＵ１６０及び二次ＩＯＭＭＵ１６５，１７０に関連付けられている。頻繁に使用されたアドレス変換を含むエントリは、ページテーブル１８０から、一次ＩＯＭＭＵ１６０及び二次ＩＯＭＭＵ１６５，１７０についてのＴＬＢ１８５に書き込まれる。したがって、一次ＩＯＭＭＵ１６０及び二次ＩＯＭＭＵ１６５，１７０は、ページテーブル１８０内の変換を検索するオーバーヘッド無しに、ＴＬＢ１８５からアドレス変換に独立してアクセスすることができる。エントリは、ＴＬＢ置換ポリシーに従ってＴＬＢ１８５からエビクトされ、新しいエントリのためにスペースを空ける。ＴＬＢ１８５は、図１ではネットワーク化されたＩＯＭＭＵ１３５の集積部分として示されている。ただし、他の実施形態では、ＴＬＢ１８５は、ネットワーク化されたＩＯＭＭＵ１３５によってアクセス可能な別のエンティティ内に実装される。いくつかの実施形態では、ＴＬＢ１１７及びＴＬＢ１８５は、単一のアーキテクチャで実装されるが、これは、全ての実施形態において必要とされない。

図２は、メモリ内に従来のＧＰＵカーブアウトを実装する処理システムの一部分２００のブロック図である。この部分２００は、ＧＰＵ２０５及びシステムメモリ２１０を含む。図示した実施形態では、システムメモリ２１０は、ホストパーティション２１５と、ＧＰＵカーブアウトとも呼ばれるＧＰＵパーティション２２０と、にパーティション化されている。例えば、システムメモリ２１０が合計８ＧＢ以上を含む場合、ＧＰＵパーティション２２０は、最大２ＧＢの専用フレームバッファを含む。ＧＰＵパーティション２２０は、ＧＰＵ２２０による排他的なアクセスのために予約されている。ＧＰＵパーティション２２０は、処理システム上で実行されるＯＳに可視ではない。その結果、グラフィックス中心ではないアプリケーション、又は、他の方法でＧＰＵ２２０のリソースを著しく消費しないアプリケーションを処理システムが実行している場合に、ＧＰＵパーティション２２０は、十分に利用されていない可能性がある。本明細書で説明するように、ＧＰＵパーティション２２０がＯＳに可視ではないため、ＧＰＵパーティション２２０を、他のアプリケーションに割り当てることができない。

図３は、いくつかの実施形態による、ＧＰＵへのメモリの動的割り当てと組み合わせてＧＰＵカーブアウトを実装する処理システムの一部分３００のブロック図である。この部分３００は、ＧＰＵ３０５及びシステムメモリ３１０を含む。図示した実施形態では、システムメモリ３１０は、ホストパーティション３１５と、ＧＰＵパーティション３２０と、にパーティション化されている。ＧＰＵパーティション３２０のサイズは、所定の（比較的小さい）サイズに制限されている。いくつかの実施形態では、ＧＰＵパーティション３２０は、３％以下のシステムメモリ３１０（例えば、８ＧＢに対して２５６ＭＢのシステムメモリ３１０等）を含む。処理システムは、ホストパーティション３１５の部分３２１，３２２，３２３（本明細書では「部分３２１～３２３」と呼ばれる）を動的に割り当てることによって、小さいサイズのＧＰＵパーティション３２０を補償する。

処理システムの部分３００は、ネットワーク化されたＩＯＭＭＵ３２５を含み、このネットワーク化されたＩＯＭＭＵは、メモリアクセス要求内のデバイス生成アドレスをＧＰＵパーティション３２０又は部分３２１～３２３内の物理アドレスに変換する。例えば、ＧＰＵ ＶＭ及び関連するＴＬＢは、メモリアクセス要求内の仮想メモリアドレスをドメイン物理アドレスに変換し、このドメイン物理アドレスを含むメモリアクセス要求をネットワーク化されたＩＯＭＭＵ３２５に提供することができる。いくつかの実施形態では、ページテーブルは、ＧＰＵ３０５上で実行されるプロセスへの部分３２１～３２３の割り当てに応じて定義される。例えば、仮想アドレスは、ＧＰＵ３０５上で実行されるプロセスによって使用されると、このプロセスに割り当てられている部分３２１内の物理アドレスにマッピングされる。このマッピングは、プロセスに関連するページテーブルのエントリに格納される。ネットワーク化されたＩＯＭＭＵ３２５はＩＯＭＭＵセットを含み、このネットワーク化されたＩＯＭＭＵ３２５は、メモリアクセス要求を生成したデバイスのタイプに基づいて選択されるＩＯＭＭＵセットのうち何れかのＩＯＭＭＵを使用して、ドメイン物理アドレスをシステムメモリ３１０内の物理アドレスに選択的に変換する。例えば、ＩＯＭＭＵセット内の一次ＩＯＭＭＵは、ＧＰＵ３０５からメモリアクセス要求を受信することに応じて、ドメイン物理アドレスをシステムメモリ３１０内の物理アドレスに変換する。別の例では、一次ＩＯＭＭＵは、変換をバイパスし、ディスプレイ又はカメラ等の周辺デバイスからメモリアクセス要求を受信したことに応じて、メモリアクセス要求を、変換用の二次ＩＯＭＭＵに提供する。

図４は、いくつかの実施形態による、メモリアクセス要求内のデバイス生成アドレスの変換４００を示すブロック図である。変換４００は、図１に示す処理システム１００及び図３に示す処理システムの部分３００のいくつかの実施形態で実行される。図示した実施形態では、デバイス４０５は、情報をシステムメモリ４１０に書き込む要求、又は、情報をシステムメモリ４１０から読み出す要求等のメモリアクセス要求を発行する。デバイス４０５は、図１に示すＧＰＵ１１５、又は、図１に示すディスプレイ１２０、カメラ１４５若しくは外部ストレージ媒体１５０等の周辺デバイスのいくつかの実施形態を表す。

メモリアクセス要求は、デバイス４０５上で実行される又はそのデバイスに関連するアプリケーションによって使用される仮想アドレス等のデバイス生成アドレスを含む。図示した実施形態では、仮想化ベースのセキュリティ（ＶＢＳ）は、ＯＳ又はデバイスドライバ４２０によって管理される第一レベル変換４１５と、ハイパーバイザ４３０によって管理される第二レベル変換４２５と、を含む２つのレベルの変換プロセスを使用して、メモリ保護（例えば、カーネルモードマルウェアに対する）を提供する。第一レベル変換４１５は、メモリアクセス要求内の仮想アドレス等のデバイス生成アドレスをＧＰＵ物理アドレス等のドメイン物理アドレスに変換する。いくつかの実施形態では、第一レベル変換４１５は、本明細書で説明するように、ＧＰＵ ＶＭ及び関連するＴＬＢによって実行される。ドメイン物理アドレスは、第二レベル変換４２５に渡され、この第二レベル変換は、ドメイン物理アドレスを、システムメモリ４１０内の位置を示す物理アドレスに変換する。本明細書で説明するように、第二レベル変換４２５は、例えば、第二レベル変換４２５を実行するために使用される、関連するページテーブル及びトランスレーションルックアサイドバッファ（ＴＬＢ）内のエントリに符号化されるパーミッション情報を使用して、デバイス４０５が、物理アドレスによって示されるシステムメモリ４１０の領域にアクセスすることが承認されることも検証する。

図５は、いくつかの実施形態による、ネットワーク化されたＩＯＭＭＵ５０５を実装する処理システムの一部分５００のブロック図である。部分５００は、図１に示す処理システム１００のいくつかの実施形態の一部分を表し、ネットワーク化されたＩＯＭＭＵ５０５は、図１に示すネットワーク化されたＩＯＭＭＵ１３５、及び、図３に示すネットワーク化されたＩＯＭＭＵ３２５のいくつかの実施形態を表す。

ネットワーク化されたＩＯＭＭＵ５０５は、一次ＩＯＭＭＵ５１５に統合されたソフトウェアインタフェース５１０を介してメモリアクセス要求を受信する。図示した実施形態では、メモリアクセス要求は、処理システム内に実装されるＩＯＭＭＵドライバ５２０等のソフトウェアによって提供される。ＩＯＭＭＵドライバ５２０は、例えば、ＧＰＵ ＶＭ及び関連するＴＬＢを含むアドレス変換層等の第一アドレス変換層からメモリアクセス要求を受信する（明確にするために、図５に示されていない）。第一アドレス変換層は、仮想メモリアドレス等のデバイス生成アドレスをドメイン物理アドレスに変換し、ドメイン物理アドレスを含むメモリアクセス要求を、ネットワーク化されたＩＯＭＭＵ５０５に提供する。ソフトウェアは、デバイス生成アドレス（例えば、仮想アドレス）を使用して、システムメモリ５２５内の位置を示す。

一次ＩＯＭＭＵ５１５及び統合されたソフトウェアインタフェース５１０は、単一のデバイスとしてシステムソフトウェア（ＩＯＭＭＵドライバ５２０等）によって対象とされるアーキテクチャ化されたプログラミングモデルをサポートする。したがって、プログラミングモデルは、リアルタイムでの異なるＩＯＭＭＵハードウェアユニットの操作、並びに、従来のダイレクトメモリアクセス（ＤＭＡ）処理のための専用の制御メカニズム及びソフトウェアを必要としない。ただし、ＩＯＭＭＵを必要とする一部のデバイスクライアントブロックは、例えば、ビデオデコーダのインコード、ディスプレイフレームバッファのスキャンアウト等についてのワーストケースレイテンシ要件を満たすサービスを提供する。単一の一次ＩＯＭＭＵ５１５は、常にレイテンシ要件を満たすことができるとは限らない。

デバイスクライアントブロックのワーストケースレイテンシ要件に少なくとも部分的に対処するために、ネットワーク化されたＩＯＭＭＵ５０５は、周辺デバイスに対応するデバイスクライアントブロックに近接して配置される１つ以上の二次ＩＯＭＭＵ５３５，５３６を含む。図示した実施形態では、周辺デバイス回路は、図１に示すディスプレイ１２０等のディスプレイとの通信をサポートするディスプレイ回路５４０と、図１に示すカメラ１４５等のカメラとの通信をサポートするカメラ回路５４１と、を含む。二次ＩＯＭＭＵ５３５，５３６は、対応する回路５４０，５４１内に集積される。ただし、いくつかの実施形態では、二次ＩＯＭＭＵ５３５，５３６は、対応する回路５４０，５４１のレイテンシ要件に基づいて決定される距離（物理距離又は論理距離）で対応する回路５４０，５４１に近接して配置される。レイテンシが低い要件であるほど、二次ＩＯＭＭＵ５３５，５３６は、対応する回路５４０，５４１の近くに配置される（物理的に又は論理的に）ことが黙示される。一次ＩＯＭＭＵ５１５及び二次ＩＯＭＭＵ５３５，５３６は、一次ＩＯＭＭＵ５１５が、統合されたソフトウェアインタフェース５１０を介してメモリアクセス要求を受信する単一のデバイスとして機能することを可能にする、マスタスレーブ関係、スターネットワーク又は他のコンフィグレーションで実装される。

動作中に、一次ＩＯＭＭＵ５１５は、第一タイプのデバイスからのメモリアクセス要求（例えば、ＧＰＵからの要求）に対してアドレス変換を実行し、第二タイプのデバイスからのメモリアクセス要求（例えば、周辺デバイスからの要求）に対してアドレス変換を実行することをバイパスする。一次ＩＯＭＭＵ５１５は、メモリアクセス要求を、第二タイプのデバイスから対応する二次ＩＯＭＭＵ５３５，５３６に転送する。例えば、一次ＩＯＭＭＵ５１５は、ディスプレイに関連するメモリアクセス要求を二次ＩＯＭＭＵ５３５に転送し、カメラに関連するメモリアクセス要求を二次ＩＯＭＭＵ５３６に転送する。したがって、ＩＯＭＭＵドライバ５２０は、インタフェース５１０を介してシステムメモリ５２５にアクセスする単一のコマンド（例えば、単一のメモリアクセス要求）を発行する。次に、単一のコマンドは、一次ＩＯＭＭＵ５１５か専用の二次ＩＯＭＭＵ５３５，５３６のうち何れかによって選択的に処理される。したがって、ＩＯＭＭＵドライバ５２０は、専用のＩＯＭＭＵ５１５，５３５，５３６を別々に又は独立してアドレス指定する必要なく、アクセスポリシーを実装する。

適切なタイプのデバイスからメモリアクセス要求を受信したことに応じて、一次ＩＯＭＭＵ５１５又は二次ＩＯＭＭＵ５３５，５３６は、対応するＴＬＢ５４５，５４６，５４７（本明細書では「ＴＬＢ５４５～５４７」と呼ばれる）内のエントリにアクセスし、メモリアクセス要求に含まれるアドレスの変換を見つけようとする。ＴＬＢ５４５～５４７内のエントリは、要求するデバイスがシステムメモリ５２５にアクセスすることを許可されるかどうかを示す情報を符号化する。アドレスが対応するＴＬＢ５４５～５４７でヒットし、デバイスが適切なパーミッションを有する場合に、メモリアクセス要求は、システムメモリ５２５に転送される。アドレスが対応するＴＬＢ５４５～５４７でミスする場合に、メモリアクセス要求は、対応するページテーブル５５０，５５１，５５２に転送され、この対応するページテーブルは、アドレスの適切な変換を返す。ＴＬＢ５４５～５４７内のエントリは、ＴＬＢ５４５～５４７によって実装される置換ポリシーに基づいて更新される。デバイスが適切なパーミッションを有さない場合に、メモリアクセス要求は拒否される。

ネットワーク化されたＩＯＭＭＵ５０５のいくつかの実施形態は、メモリアクセス要求が一次ＩＯＭＭＵ５１５に発行される前に、メモリアクセス要求をＩＯＭＭＵドライバ５２０から受信し、これらのアクセス要求を格納するコマンドキュー５３０を含む。コマンドキュー５３０は、システムソフトウェアがページテーブル及びデバイスの再スキャンを開始することを可能にし、これらの再スキャンが一次ＩＯＭＭＵ５１５又は二次ＩＯＭＭＵ５３５，５３６に転送されることで、これらのＩＯＭＭＵは、対応するＴＬＢ５４５～５４７に関連データをキャッシュすることができる。また、コマンドキュー５３０のいくつかの実施形態は、システムソフトウェアの再スキャン、及び、システムソフトウェアとハードウェアユニットとの同期を可能にし、ソフトウェアが移動中のテーブルデータを変更しないことを確実にする。

図６は、いくつかの実施形態による、システムオンチップ（ＳＯＣ）デバイス変換ブロック６０５を実装する処理システムの使用モデル６００のブロック図である。使用モデル６００は、図１に示す処理システム１００、図３に示す処理システムの部分３００、及び、図５に示す処理システムの部分５００のいくつかの実施形態に実装される。

ＳＯＣデバイス変換ブロック６０５は、ＧＰＵ内のグラフィックスパイプライン（ＧＦＸ）６１５を含むデバイス、及び、ディスプレイ６２０、カメラ６２５等の周辺デバイスからメモリアクセス要求を受信する一次ＩＯＭＭＵ６１０を含む。いくつかの実施形態では、メモリアクセス要求は、第一アドレス変換層（例えば、ＧＰＵ ＶＭ及びＴＬＢを使用して実装されるアドレス変換層等）から受信され、メモリアクセス要求は、第一アドレス変換層によって生成されるドメイン物理アドレスを含む。メモリアクセス要求は、ＤＲＡＭ６３０等のシステムメモリにアクセスするために使用される。本明細書で説明するように、一次ＩＯＭＭＵ６１０は、メモリアクセス要求に含まれるアドレスのアドレス変換を、この要求を発行したデバイスのタイプに基づいて選択的に実行する。一次ＩＯＭＭＵ６１０によって変換されていないデバイスタイプからのメモリアクセス要求は、ディスプレイ６２０、カメラ６２５、及び、他の周辺デバイスに関連する１つ以上のＩＯＭＭＵを含む分散リモートＩＯＭＭＵネットワーク６３５に転送される。分散リモートＩＯＭＭＵネットワーク６３５のいくつかの実施形態は、図５に示す二次ＩＯＭＭＵ５３５，５３６を使用して実装される。また、ＳＯＣデバイス変換ブロック６０５は、ＧＦＸ６１５によって生成される要求に関連するアドレスを変換する変換キャッシュ６４０を含む。仮想から物理へのマネージャ６４５は、ディスプレイ６２０、カメラ６２５等の周辺デバイス、及び、任意の他の周辺デバイスをサポートするために使用される。

動作中に、カーネルモデルドライバ又はメモリマネージャ６５０は、シグナリング６５５を提供し、このシグナリングは、例えばＧＰＵ ＶＭ及び関連するＴＬＢによって実行されるアドレス変換の第一層を使用して、仮想アドレスをＧＰＵ物理アドレス（又は、ドメイン物理アドレス）に変換するために使用される、ページテーブル等のアドレス変換テーブルを設定する。また、メモリマネージャ６５０は、ＧＰＵ仮想アドレス等の仮想アドレス６５６を仮想から物理へのマネージャ６４５に提供する。ハイパーバイザ又はハイパーバイザ抽象化層（ＨＡＬ）６６０は、ＤＲＡＭ６３０に格納される、システムの物理ページテーブル及びアクセスパーミッションを管理する。また、ＨＡＬ６６０は、ＳＯＣデバイス変換層６０５内の一次ＩＯＭＭＵ６１０を構成する。ＧＦＸ６１５は、変換キャッシュ６４０を使用して仮想アドレスを変換することを試行する。この試行が変換キャッシュ６４０でヒットする場合に、返されたアドレス変換は、さらなる処理に使用される。この試行が変換キャッシュ６４０でミスする場合に、この要求は、一次ＩＯＭＭＵ６１０に転送され、この一次ＩＯＭＭＵは、本明細書で説明するように後続のアドレス変換を処理する。また、一次ＩＯＭＭＵ６１０及び分散リモートＩＯＭＭＵネットワーク６３５は、本明細書で説明するように、ＤＲＡＭ６３０にアクセスし、ページテーブルウォークを実行することができる。

図７は、いくつかの実施形態による、アドレス変換及び一次ＩＯＭＭＵ又は二次ＩＯＭＭＵを選択的に実行する方法７００のフロー図である。方法７００は、図１に示すネットワーク化されたＩＯＭＭＵ１３５、図３に示すネットワーク化されたＩＯＭＭＵ３２５、図４に示す第二レベル変換４２５、図５に示すネットワーク化されたＩＯＭＭＵ５０５、及び、図６に示すＳＯＣデバイス変換ブロック６０５のいくつかの実施形態等のネットワーク化されたＩＯＭＭＵで実施される。

ブロック７０５では、ネットワーク化されたＩＯＭＭＵは、特定のタイプのデバイスからメモリアクセス要求を受信する。デバイスタイプの例は、グラフィックスプロセッサタイプ、周辺デバイスタイプ等を含む。いくつかの実施形態では、メモリアクセス要求は、第一アドレス変換層（例えば、ＧＰＵ ＶＭ及びＴＬＢを使用して実装されるアドレス変換層等）から受信され、メモリアクセス要求は、第一アドレス変換層によって生成されるドメイン物理アドレスを含む。

決定ブロック７１０では、ネットワーク化されたＩＯＭＭＵは、メモリアクセス要求を発行したデバイスのタイプを、この要求に含まれる情報等に基づいて決定する。メモリアクセス要求を発行したデバイスのタイプが周辺デバイスである場合に、方法７００はブロック７１５に進む。メモリアクセス要求を発行したデバイスのタイプがＧＰＵデバイスである場合に、方法７００はブロック７２０に進む。

ブロック７１５では、ネットワーク化されたＩＯＭＭＵ内の一次ＩＯＭＭＵは、周辺デバイスタイプからのメモリアクセス要求についてのアドレス変換をバイパスする。次いで、方法７００はブロック７２５に進み、一次ＩＯＭＭＵは、メモリアクセス要求を、要求するデバイスに関連する二次ＩＯＭＭＵに転送する。例えば、一次ＩＯＭＭＵは、メモリアクセス要求がディスプレイからのものであることに応じて、ディスプレイ回路に集積される二次ＩＯＭＭＵにメモリアクセス要求を転送する。次に、ブロック７３０では、二次ＩＯＭＭＵは、アドレス変換を実行する。

ブロック７２０では、ネットワーク化されたＩＯＭＭＵ内の一次ＩＯＭＭＵは、ＧＰＵからのメモリアクセス要求について要求されたアドレス変換を実行する。

コンピュータ可読記憶媒体は、命令及び／又はデータをコンピュータシステムに提供するために、使用中にコンピュータシステムによってアクセス可能な任意の非一時的な記憶媒体又は非一時的な記憶媒体の組み合わせを含む。このような記憶媒体には、限定されないが、光学媒体（例えば、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）、ブルーレイ（登録商標）ディスク）、磁気媒体（例えば、フロッピー（登録商標）ディスク、磁気テープ、磁気ハードドライブ）、揮発性メモリ（例えば、ランダムアクセスメモリ（ＲＡＭ）若しくはキャッシュ）、不揮発性メモリ（例えば、読取専用メモリ（ＲＯＭ）若しくはフラッシュメモリ）、又は、微小電気機械システム（ＭＥＭＳ）ベースの記憶媒体が含まれ得る。コンピュータ可読記憶媒体（例えば、システムＲＡＭ又はＲＯＭ）はコンピューティングシステムに内蔵されてもよいし、コンピュータ可読記憶媒体（例えば、磁気ハードドライブ）はコンピューティングシステムに固定的に取り付けられてもよいし、コンピュータ可読記憶媒体（例えば、光学ディスク又はユニバーサルシリアルバス（ＵＳＢ）ベースのフラッシュメモリ）はコンピューティングシステムに着脱可能に取り付けられてもよいし、コンピュータ可読記憶媒体（例えば、ネットワークアクセス可能ストレージ（ＮＡＳ））は有線又は無線ネットワークを介してコンピュータシステムに結合されてもよい。

いくつかの実施形態では、上記の技術のいくつかの態様は、ソフトウェアを実行するプロセッシングシステムの１つ以上のプロセッサによって実装されてもよい。ソフトウェアは、非一時的なコンピュータ可読記憶媒体に記憶され、又は、非一時的なコンピュータ可読記憶媒体上で有形に具現化された実行可能命令の１つ以上のセットを含む。ソフトウェアは、１つ以上のプロセッサによって実行されると、上記の技術の１つ以上の態様を実行するように１つ以上のプロセッサを操作する命令及び特定のデータを含むことができる。非一時的なコンピュータ可読記憶媒体は、例えば、磁気若しくは光ディスク記憶デバイス、例えばフラッシュメモリ、キャッシュ、ランダムアクセスメモリ（ＲＡＭ）等のソリッドステート記憶デバイス、又は、他の１つ以上の不揮発性メモリデバイス等を含むことができる。非一時的なコンピュータ可読記憶媒体に記憶された実行可能命令は、ソースコード、アセンブリ言語コード、オブジェクトコード、又は、１つ以上のプロセッサによって解釈若しくは実行可能な他の命令フォーマットであってもよい。

上述したものに加えて、概要説明において説明した全てのアクティビティ又は要素が必要とされているわけではなく、特定のアクティビティ又はデバイスの一部が必要とされない場合があり、１つ以上のさらなるアクティビティが実行される場合があり、１つ以上のさらなる要素が含まれる場合があることに留意されたい。さらに、アクティビティが列挙された順序は、必ずしもそれらが実行される順序ではない。また、概念は、特定の実施形態を参照して説明された。しかしながら、当業者であれば、特許請求の範囲に記載されているような本発明の範囲から逸脱することなく、様々な変更及び変形を行うことができるのを理解するであろう。したがって、明細書及び図面は、限定的な意味ではなく例示的な意味で考慮されるべきであり、これらの変更形態の全ては、本発明の範囲内に含まれることが意図される。

利益、他の利点及び問題に対する解決手段を、特定の実施形態に関して上述した。しかし、利益、利点、問題に対する解決手段、及び、何かしらの利益、利点若しくは解決手段が発生又は顕在化する可能性のある特徴は、何れか若しくは全ての請求項に重要な、必須の、又は、不可欠な特徴と解釈されない。さらに、開示された発明は、本明細書の教示の利益を有する当業者には明らかな方法であって、異なっているが同様の方法で修正され実施され得ることから、上述した特定の実施形態は例示にすぎない。添付の特許請求の範囲に記載されている以外に本明細書に示されている構成又は設計の詳細については限定がない。したがって、上述した特定の実施形態は、変更又は修正されてもよく、かかる変更形態の全ては、開示された発明の範囲内にあると考えられることが明らかである。したがって、ここで要求される保護は、添付の特許請求の範囲に記載されている。

Claims (20)

1. ネットワーク化された入出力メモリ管理ユニット（ＩＯＭＭＵ）を含む装置であって、
   前記ネットワーク化されたＩＯＭＭＵは、複数のＩＯＭＭＵを含み、
   前記ネットワーク化されたＩＯＭＭＵは、
   第一アドレス変換層によって生成されたドメイン物理アドレスを含むメモリアクセス要求を受信することと、
   前記複数のＩＯＭＭＵのうち、前記メモリアクセス要求を生成したデバイスのタイプに基づいて選択された何れかのＩＯＭＭＵを使用して、前記ドメイン物理アドレスをシステムメモリ内の物理アドレスに選択的に変換することと、
   を行うように構成されている、
   装置。
2. 前記デバイスは、グラフィックスプロセッシングユニット（ＧＰＵ）、又は、複数の周辺デバイスのうち何れかの周辺デバイスであり、
   前記複数のＩＯＭＭＵは、
   前記メモリアクセス要求を前記第一アドレス変換層から受信するように構成された一次ＩＯＭＭＵと、
   前記一次ＩＯＭＭＵに接続され、前記デバイスに関連する回路に近接して配置された二次ＩＯＭＭＵと、を含む、
   請求項１の装置。
3. 前記一次ＩＯＭＭＵは、前記メモリアクセス要求が前記ＧＰＵから受信されたことに応じて、前記ドメイン物理アドレスのアドレス変換を実行し、
   前記二次ＩＯＭＭＵは、前記メモリアクセス要求が前記周辺デバイスから受信されたことに応じて、前記アドレス変換を実行する、
   請求項２の装置。
4. 前記一次ＩＯＭＭＵは、前記一次ＩＯＭＭＵに関連する第一トランスレーションルックアサイドバッファ（ＴＬＢ）及び第一ページテーブルセットを使用してページテーブルウォークを実行することによって、前記ＧＰＵから受信した前記ドメイン物理アドレスのアドレス変換を実行する、
   請求項３の装置。
5. 前記一次ＩＯＭＭＵは、前記メモリアクセス要求が前記周辺デバイスから受信されたことに応じて、前記メモリアクセス要求を前記二次ＩＯＭＭＵに提供し、
   前記二次ＩＯＭＭＵは、前記二次ＩＯＭＭＵに関連する第二ＴＬＢ及び第二ページテーブルセットを使用して前記ページテーブルウォークを実行することによって、前記一次ＩＯＭＭＵから受信した前記メモリアクセス要求内の前記ドメイン物理アドレスのアドレス変換を実行する、
   請求項４の装置。
6. 前記周辺デバイスに関連する回路に対する前記二次ＩＯＭＭＵの位置は、前記周辺デバイスのレイテンシ要件に基づいて決定される、
   請求項２の装置。
7. 前記一次ＩＯＭＭＵに接続された複数の二次ＩＯＭＭＵをさらに含み、
   前記複数の二次ＩＯＭＭＵは、複数の周辺デバイスに関連する回路に近接して配置されており、
   前記複数の二次ＩＯＭＭＵの各々は、前記複数の周辺デバイスのうち対応する周辺デバイスに関連する回路から受信したメモリアクセス要求内のドメイン物理アドレスのアドレス変換を実行するように構成されている、
   請求項６の装置。
8. 前記複数の二次ＩＯＭＭＵは、前記複数の周辺デバイスに関連する回路内に集積されている、
   請求項７の装置。
9. メモリアクセス要求を前記第一アドレス変換層から受信し、前記メモリアクセス要求を生成した前記デバイスのタイプに基づいて、前記メモリアクセス要求を前記一次ＩＯＭＭＵ又は前記二次ＩＯＭＭＵに選択的に提供するように構成されたコマンドキューをさらに含む、
   請求項２の装置。
10. 複数の入出力メモリ管理ユニット（ＩＯＭＭＵ）を含むネットワーク化されたＩＯＭＭＵにおいて、第一アドレス変換層によって生成されたドメイン物理アドレスを含むメモリアクセス要求を受信することと、
    前記メモリアクセス要求を生成したデバイスのタイプに基づいて、前記複数のＩＯＭＭＵのうち何れかのＩＯＭＭＵを選択することと、
    前記複数のＩＯＭＭＵのうち選択されたＩＯＭＭＵを用いて、前記ドメイン物理アドレスをシステムメモリ内の物理アドレスに選択的に変換することと、を含む、
    方法。
11. 前記デバイスは、グラフィックスプロセッシングユニット（ＧＰＵ）、又は、複数の周辺デバイスのうち何れかの周辺デバイスであり、
    前記メモリアクセス要求を受信することは、前記複数のＩＯＭＭＵ内の一次ＩＯＭＭＵにおいて、前記第一アドレス変換層から前記メモリアクセス要求を受信することを含む、
    請求項１０の方法。
12. 前記複数のＩＯＭＭＵのうち何れかのＩＯＭＭＵを選択することは、
    前記デバイスが前記ＧＰＵであることに応じて、前記一次ＩＯＭＭＵを選択することと、
    前記デバイスが前記複数の周辺デバイスのうち何れかの周辺デバイスであることに応じて二次ＩＯＭＭＵを選択することであって、前記二次ＩＯＭＭＵは、前記一次ＩＯＭＭＵに接続され、前記複数の周辺デバイスのうち何れかの周辺デバイスに関連する回路に近接して配置されている、ことと、を含む、
    請求項１１の方法。
13. 前記メモリアクセス要求が前記ＧＰＵから受信されたことに応じて、前記一次ＩＯＭＭＵにおいて、前記ドメイン物理アドレスのアドレス変換を実行することをさらに含む、
    請求項１２の方法。
14. 前記一次ＩＯＭＭＵにおいて、前記ドメイン物理アドレスのアドレス変換を実行することは、前記一次ＩＯＭＭＵに関連する第一トランスレーションルックアサイドバッファ（ＴＬＢ）及び第一ページテーブルセットを使用してページテーブルウォークを実行することを含む、
    請求項１３の方法。
15. 前記メモリアクセス要求が前記周辺デバイスから受信されたことに応じて、前記二次ＩＯＭＭＵにおいて前記アドレス変換を実行することをさらに含む、
    請求項１３の方法。
16. 前記メモリアクセス要求が前記周辺デバイスから受信されたことに応じて、前記メモリアクセス要求を前記一次ＩＯＭＭＵから前記二次ＩＯＭＭＵに提供することをさらに含み、
    前記二次ＩＯＭＭＵにおいて仮想アドレスのアドレス変換を実行することは、前記二次ＩＯＭＭＵに関連する第二ＴＬＢ及び第二ページテーブルセットを使用してページテーブルウォークを実行することを含む、
    請求項１５の方法。
17. コマンドキューにおいて、前記第一アドレス変換層からのメモリアクセス要求を受信することと、
    前記メモリアクセス要求を生成した前記デバイスのタイプに基づいて、前記メモリアクセス要求を前記コマンドキューから前記一次ＩＯＭＭＵ又は前記二次ＩＯＭＭＵに選択的に提供することと、をさらに含む、
    請求項１２の方法。
18. グラフィックスプロセッシングユニット（ＧＰＵ）と、少なくとも１つの周辺デバイスと、メモリと、に接続されるように構成されたネットワーク化された入出力メモリ管理ユニット（ＩＯＭＭＵ）であって、
    前記ネットワーク化されたＩＯＭＭＵは、
    メモリアクセス要求を第一アドレス変換層から受信するように構成されたコマンドキューであって、前記メモリアクセス要求は、前記第一アドレス変換層によって生成されたドメイン物理アドレスを含む、コマンドキューと、
    前記メモリアクセス要求が前記ＧＰＵから受信されたことに応じて、前記ドメイン物理アドレスを前記メモリ内の物理アドレスに変換するように構成された一次ＩＯＭＭＵと、
    前記メモリアクセス要求が前記少なくとも１つの周辺デバイスから受信されたことに応じて、前記ドメイン物理アドレスを前記メモリ内の物理アドレスに変換するように構成された少なくとも１つの二次ＩＯＭＭＵと、を含む、
    ネットワーク化されたＩＯＭＭＵ。
19. 前記一次ＩＯＭＭＵは、前記一次ＩＯＭＭＵに関連する第一トランスレーションルックアサイドバッファ（ＴＬＢ）及び第一ページテーブルセットを使用してページテーブルウォークを実行することによって、前記ＧＰＵから受信した前記ドメイン物理アドレスのアドレス変換を実行し、
    前記少なくとも１つの二次ＩＯＭＭＵは、前記二次ＩＯＭＭＵに関連する第二ＴＬＢ及び第二ページテーブルセットを使用して前記ページテーブルウォークを実行することによって、前記メモリアクセス要求内の前記ドメイン物理アドレスの変換を実行する、
    請求項１８のネットワーク化されたＩＯＭＭＵ。
20. 前記少なくとも１つの周辺デバイスに対する前記少なくとも１つの二次ＩＯＭＭＵの少なくとも１つの位置は、前記少なくとも１つの周辺デバイスのレイテンシ要件に基づいて決定される、
    請求項１８のネットワーク化されたＩＯＭＭＵ。

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