JP7382729B2 - 遊技機 - Google Patents

Description

本発明は、遊技動作に起因する抽選処理によって大当り状態を発生させる遊技機に関し、特に、多数の情報をシリアル回線で送受信して機器構成を簡素化した遊技機に関する。

パチンコ機などの弾球遊技機は、遊技盤に設けた図柄始動口と、複数の表示図柄による一連の図柄変動態様を表示する図柄表示部と、開閉板が開閉される大入賞口などを備えて構成されている。そして、図柄始動口に設けられた検出スイッチが遊技球の通過を検出すると入賞状態となり、遊技球が賞球として払出された後、図柄表示部では表示図柄が所定時間変動される。その後、７－７－７などの所定の態様で図柄が停止すると大当り状態となり、大入賞口が繰返し開放されて、遊技者に有利な遊技状態を発生させている。

このような遊技状態を発生させるか否かは、図柄始動口に遊技球が入賞したことを条件に実行される大当り抽選で決定されており、上記の図柄変動動作は、この抽選結果を踏まえたものとなっている。例えば、抽選結果が当選状態である場合には、リーチアクションなどと称される演出動作を２０秒前後実行し、その後、特別図柄を整列させている。一方、ハズレ状態の場合にも、同様のリーチアクションが実行されることがあり、この場合には、遊技者は、大当り状態になることを強く念じつつ演出動作の推移を注視することになる。

かかる遊技機は、一般に、遊技制御動作を中心統括的に制御する主制御基板と、主制御基板から受ける制御コマンドに基づいて個々的な制御動作を実行するサブ制御基板に区分されている。サブ制御基板としては、遊技球を賞球として払出す払出制御基板と、画像演出や音声演出などを担当する遊技制御基板が含まれる。

特開２０１６－０２２２６２号公報 特開２０１６－０２２０４５号公報 特開２０１４－１００４８２号公報 特開２０１２－２３９７７４号公報 特開２０１２－１４７８９８号公報 特開２０１２－０２４１９３号公報

上記の構成において、主制御基板と払出制御基板は、セキュリティ上の要請から、その基板に搭載可能なＣＰＵやワンチップマイコンの性能が法的に制限されている。特に、主制御基板については、ＲＯＭやＲＡＭの記憶容量も規定されており、このような制限のもとで、機器構成を複雑化することなく制御動作や演出動作の高度化や、セキュティティ対策の向上が望まれる。ここで、主制御基板に関連して、シリアル伝送路を設けることで機器構成の簡素化を図る提案もあるが（特許文献１～６）、完成値が高いとは言えない。

本発明は、上記の問題点に鑑みてなされたものであって、制御動作用やセキュティティ対策用の取得信号や、演出動作用の駆動信号が増えても機器構成が複雑化しない遊技機を提供することを目的とする。

上記の目的を達成するため、本発明は、伝送クロックに同期したシリアル送信動作とシリアル受信動作が可能で、シリアル送信データ線と、シリアル受信データ線と、伝送クロック線とを使用する複数ｎ個の内部回路（ＣＨ１～ＣＨｎ）を設けたポート回路を、ＣＰＵと共に内蔵するワンチップマイコンと、スイッチ信号やセンサ信号を含んだ外部信号をパラレル形式で受けて、これをシリアル信号として出力可能な一又は複数個のＰＳ変換回路と、前記内部回路の何れかの送信動作を開始させて、単位ビット長の整数倍の送信データを、伝送クロックに同期して前記ＰＳ変換回路に伝送して、前記シリアル受信データ線に前記シリアル信号を出力させる第１手段と、第１手段が出力させた前記シリアル信号を取得する一方、取得した取得データの全部又は一部を、その後の制御動作に活用する第２手段と、を有して構成され、前記シリアル送信動作又は前記シリアル受信動作を実行する場合、前記複数ｎ個の内部回路（ＣＨ１～ＣＨｎ）の何れか一の内部回路（ＣＨｉ）が、前記シリアル送信データ線、前記シリアル受信データ線、及び、前記伝送クロック線に接続されることでデータ通信が実行可能となる。

上記した本発明によれば、取得信号や駆動信号が増加しても機器構成が複雑化しない遊技機を実現することができる。

実施例に示すパチンコ機の斜視図である。 図１のパチンコ機の遊技盤を図示した正面図である。 図１のパチンコ機の全体構成を示すブロック図である。 主制御部におけるシリアルポートＳＰＩに関連する回路構成を説明する図面である。 シリアルポートＳＰＩのＣｈＡ１～ＣｈＡａｎ、ＣｈＢの内部構成を説明する回路図である。 シリアルポートＳＰＩのＣｈＡ１の内部構成を拡大して図示した図面である。 シリアルポートＳＰＩのＣｈＡｎの内部構成を拡大して図示し、内部回路の動作を説明する図面である。 シリアルポートＳＰＩのＣｈＢの内部構成を拡大して図示した図面である。 シリアルポートＳＰＩのＣｈＡ１による信号入力動作を説明する図面である。 ＳＰＩ＿ＣｈＡ２とＳＰ変換回路ＣＶ２の接続関係と、ＳＰ変換回路の内部構成を説明する図面である。 ＳＰＩ＿ＣｈＡ３とＳＰ変換回路ＣＶ３の接続関係を説明する図面である。 ＳＰ変換回路ＣＶ２とソースドライバＤＶとの接続関係を説明する図面である。 ７セグメントディスプレイとドットマトリクスＬＥＤの内部構成と、駆動制御回路との接続関係を説明する回路図である。 ＳＰ変換回路ＣＶＤによる表示回路のダイナミック点灯動作を説明する図面である。 ＳＰ変換回路ＣＶＤによる表示回路のスタティック点灯動作を説明する図面である。 ＳＰ変換回路ＣＶＤの内部構成と内部動作を説明する図面である。 情報端子基板に配置されたＳＰ変換回路ＣＶＤに関連する回路構成を説明する図面である。 主制御部の制御動作を説明するフローチャートである。 図１８の一部の処理を説明するフローチャートである。 別の実施例を説明する図面である。 ＳＰ変換回路を内蔵したドライバＤＶ’の回路例である。

以下、実施例に基づいて本発明を詳細に説明する。図１は、本実施例のパチンコ機ＧＭを示す斜視図である。このパチンコ機ＧＭは、島構造体に着脱可能に装着される矩形枠状の木製外枠１と、外枠１に固着されたヒンジ２を介して開閉可能に枢着される前枠３とで構成されている。この前枠３には、遊技盤５が、裏側からではなく、表側から着脱自在に装着され、その前側には、ガラス扉６と前面板７とが夫々開閉自在に枢着されている。

ガラス扉６の外周には、ＬＥＤランプなどによる電飾ランプが、略Ｃ字状に配置されている。一方、ガラス扉６の上部左右位置と下側には、全３個のスピーカが配置されている。上部に配置された２個のスピーカは、各々、左右チャンネルＲ，Ｌの音声を出力し、下側のスピーカは低音を出力するよう構成されている。

前面板７には、発射用の遊技球を貯留する上皿８が装着され、前枠３の下部には、上皿８から溢れ出し又は抜き取った遊技球を貯留する下皿９と、発射ハンドル１０とが設けられている。発射ハンドル１０は発射モータと連動しており、発射ハンドル１０の回動角度に応じて動作する打撃槌によって遊技球が発射される。

上皿８の外周面には、チャンスボタン１１が設けられている。このチャンスボタン１１は、遊技者の左手で操作できる位置に設けられており、遊技者は、発射ハンドル１０から右手を離すことなくチャンスボタン１１を操作できる。このチャンスボタン１１は、通常時には機能していないが、ゲーム状態がボタンチャンス状態となると内蔵ランプが点灯されて操作可能となる。なお、ボタンチャンス状態は、必要に応じて設けられるゲーム状態である。

また、チャンスボタン１１の下方には、ロータリースイッチ型の音量スイッチＶＬＳＷが配置されており、遊技者が音量スイッチＶＬＳＷを操作することで、無音レベル（＝０）から最高レベル（＝７）まで、スピーカ音量を８段階に調整できるようになっている。なお、スピーカの音量は、係員だけが操作可能な設定スイッチ（不図示）によって初期設定されており、遊技者が音量スイッチＶＬＳＷを操作しない限り、初期設定音量が維持される。また、異常事態が発生したことを報知する異常報知音は、係員による初期設定音量や、遊技者の設定音量に拘らず最高音量で放音される。

上皿８の右部には、カード式球貸し機に対する球貸し操作用の操作パネル１２が設けられ、カード残額を３桁の数字で表示する度数表示部と、所定金額分の遊技球の球貸しを指示する球貸しスイッチと、ゲーム終了時にカードの返却を指令する返却スイッチとが設けられている。

図２に示すように、遊技盤５の表面には、金属製の外レールと内レールとからなるガイドレール１３が環状に設けられ、その略中央には、中央開口ＨＯが設けられている。そして、中央開口ＨＯの下方には、不図示の可動演出体が隠蔽状態で収納されており、可動予告演出時には、その可動演出体が上昇して露出状態となることで、所定の信頼度の予告演出を実現している。ここで、予告演出とは、遊技者に有利な大当り状態が招来することを不確定に報知する演出であり、予告演出の信頼度とは、大当り状態が招来する確率を意味している。

一方、遊技盤５の最上部には、７セグメントＬＥＤを４個整列して構成された遊技実績表示部ＲＣＤが設けられている。遊技実績は、ガイドレール１３から遊技領域に打ち込まれた遊技球の投入個数Insertと、遊技者に払出された遊技球の賞球個数Paidとの賞球比率（Paid／Insert）を表している。

特に限定されないが、左側２個のセグメントＬＥＤは、例えば、過去６００００個の投入個数Insertに対する賞球比率を表示している。一方、右側２個のセグメントＬＥＤは、例えば、直近１０００個の投入個数Insertに対する賞球比率を表示している。なお、表示される賞球比率は、何れも、順次増加する投入個数Insertに対する移動平均値であり、遊技実績表示部ＲＣＤに、所定の記号や文字が表示されることで、直近又は過去の統計的な遊技実績が特定される。

図示の通り、中央開口ＨＯには、大型の液晶カラーディスプレイ（ＬＣＤ）で構成されたメイン表示装置ＤＳ１が配置され、メイン表示装置ＤＳ１の右側には、小型の液晶カラーディスプレイで構成された可動式のサブ表示装置ＤＳ２が配置されている。メイン表示装置ＤＳ１は、大当り状態に係わる特定図柄を変動表示すると共に背景画像や各種のキャラクタなどをアニメーション的に表示する装置である。この表示装置ＤＳ１は、中央部に演出図柄表示部Ｄａ～Ｄｃを有している。そして、演出図柄表示部Ｄａ～Ｄｃでは、大当り状態の招来を期待させるリーチ演出が実行されることがあり、演出図柄表示部Ｄａ～Ｄｃ及びその周りでは、適宜な予告演出などが実行される。

また、遊技球が落下移動する遊技領域には、第１図柄始動口１５ａ、第２図柄始動口１５ｂ、第１大入賞口１６ａ、第２大入賞口１６ｂ、普通入賞口１７、及び、ゲート１８が配設されている。これらの入賞口１５～１８は、それぞれ内部に検出スイッチを有しており、遊技球の通過や入賞を検出できるようになっている。ここで、第１図柄始動口１５ａや第２図柄始動口１５ｂに遊技球が入賞すると、大当り抽選用の乱数値が取得され、この乱数値に基づいて、大当り抽選処理が実行される。また、遊技球がゲート１８を通過すると、普通抽選用の乱数値が取得され、この乱数値に基づいて普通抽選処理が実行される。

第１図柄始動口１５ａや第２図柄始動口１５ｂの下方左右には、二つの特別図柄表示部Ｓａ＿ＤＰ，Ｓｂ＿ＤＰが設けられている。特別図柄表示部Ｓａ＿ＤＰ，Ｓｂ＿ＤＰは、各始動口１５ａ，１５ｂの入賞に対応して、演出図柄表示部Ｄａ～Ｄｃと共に変動動作を開始し、演出表示部Ｄａ～Ｄｃの変動停止時に、大当り抽選の抽選結果を同期的に報知して停止する。この特別図柄表示部Ｓａ＿ＤＰ，Ｓｂ＿ＤＰは、各々、ＬＥＤランプによるドットマトリクスで構成されており（以下、ＬＥＤドットマトリクスと称す）、各ＬＥＤランプは、ダイナミック（Dynamic ）点灯方式で駆動されている。

メイン表示装置ＤＳ１の斜め上方には、ダイナミック点灯方式で駆動されるＬＥＤドットマトリクスで構成された普通図柄表示部Ｈ＿ＤＰが設けられている。普通図柄表示部Ｈ＿ＤＰは、遊技球がゲート１８を通過すると変動動作を開始し、所定時間後に普通抽選処理の結果に基づいた停止図柄を表示して停止する。

第１図柄始動口１５ａの上部には、導入口ＩＮから進入した遊技球がシーソー状又はルーレット状に移動した後に、第１図柄始動口１５に入賞可能に構成された演出ステージ１４が配置されている。この演出ステージ１４の一部は、演出モータＭＴによって必要時に回転するよう構成されている。

第２図柄始動口１５ｂは、左右一対の開閉爪を備えた電動式チューリップで開閉されるように構成され、普通図柄表示部１９の変動後の停止図柄が当り図柄を表示した場合には、所定時間だけ、若しくは、所定個数の遊技球を検出するまで、開閉爪が開放されるようになっている。

第１大入賞口１６ａは、前後方向に進退するスライド盤を有して構成され、第２大入賞口１６ｂは、下端が軸支されて前方に開放する開閉板を有して構成されている。第１大入賞口１６ａや第２大入賞口１６ｂの動作は、特に限定されないが、この実施例では、第１大入賞口１６ａは、第１図柄始動口１５ａに対応し、第２大入賞口１６ｂは、第１図柄始動口１５ｂに対応するよう構成されている。

すなわち、第１図柄始動口１５ａに遊技球が入賞すると、演出図柄表示部Ｄａ～Ｄｃや特別図柄表示部Ｓａ＿ＤＰの変動動作が開始され、その後、所定の大当り図柄が演出図柄表示部Ｄａ～Ｄｃに整列すると、第１大当りたる特別遊技が開始され、第１大入賞口１６ａのスライド盤が、前方に開放されて遊技球の入賞が容易化される。

一方、第２図柄始動口１５ｂへの遊技球の入賞によって開始された変動動作の結果、所定の大当り図柄が演出図柄表示部Ｄａ～Ｄｃに整列すると、第２大当りたる特別遊技が開始され、第２大入賞口１６ｂの開閉板が開放されて遊技球の入賞が容易化される。特別遊技（大当り状態）の遊技価値は、整列する大当り図柄などに対応して種々相違するが、何れの遊技価値が付与されるかは、遊技球の入賞タイミングに応じた抽選結果に基づいて予め決定される。

典型的な大当り状態では、大入賞口１６の開閉板が開放された後、所定時間が経過し、又は所定数（例えば１０個）の遊技球が入賞すると開閉板が閉じる。このような動作は、最大で例えば１５回まで継続され、遊技者に有利な状態に制御される。なお、演出図柄表示部Ｄａ～Ｄｃの変動後の停止図柄が特別図柄のうちの特定図柄であった場合には、特別遊技の終了後のゲームが高確率状態（確変状態）となるという特典が付与される。

続いて、上記した各動作を実現するパチンコ機ＧＭの全体回路構成を説明する。図３に示す通り、このパチンコ機ＧＭは、ＡＣ２４Ｖを受けて各種の直流電圧や、電源異常信号ＡＢＮ１、ＡＢＮ２を出力する電源基板２０と、遊技制御動作を中心統括的に担う主制御基板２１と、音声演出用の回路素子ＳＮＤを搭載した演出インタフェイス基板２２と、主制御基板２１から受けた制御コマンドＣＭＤに基づいてランプ演出、モータ演出、音声演出、及び画像演出を統一的に実行する演出制御基板２３と、演出制御基板２３と表示装置ＤＳ１，ＤＳ２の間に位置する液晶インタフェイス基板２４と、主制御基板２１から受けた賞球コマンドＳＹＯに基づいて払出モータＭを制御して必要個数の遊技球を払い出す払出制御基板２５と、遊技者の操作に応答して遊技球を発射させる発射制御基板２６と、を中心に構成されている。

ここで、演出インタフェイス基板２２には、ランプ駆動基板３０やモータランプ駆動基板３１が接続されると共に、枠中継基板３５，３６を経由して、ランプ駆動基板３７にも接続されている。各駆動基板３０，３１，３７は、演出制御基板２３の複合チップ５０から受ける駆動データに基づいてランプ演出やモータ演出を実行している。本実施例の場合、演出インタフェイス基板２２と、演出制御基板２３と、液晶インタフェイス基板２４とは、配線ケーブルを経由することなく、雄型コネクタと雌型コネクタとを直結されている。そして、そのため、各電子回路の回路構成を複雑高度化しても基板全体の収納空間を最小化できると共に、接続ラインを最短化することで耐ノイズ性を高めることができる。

図示の通り、主制御基板２１が出力する賞球コマンドＳＹＯは、主基板中継基板３３を経由して、払出制御基板２５に伝送される。一方、主制御基板２１が出力する制御コマンドＣＭＤは、演出インタフェイス基板２２を経由して、ストローブ信号ＳＴＢと共に、演出制御基板２３に伝送される。制御コマンドＣＭＤは、その一単位が１６ｂｉｔ長であり、８ｂｉｔ長毎に２回に分けてパラレル送信される。一方、賞球コマンドＳＹＯは、非同期式のシリアル信号であり、スタートビットと、ストップビットとに囲まれた８ビット（全１０ビット）を一単位として、調歩同期式でシリアル伝送される。なお、ストップビットの前に、パリティビットを付加した全１１ビットを一単位として、シリアル伝送しても良い。

主制御基板２１と払出制御基板２５には、ワンチップマイコンＭＣを含むコンピュータ回路が搭載されている。また、演出制御基板２３には、ＶＤＰ回路（Video Display Processor ）５２や内蔵ＣＰＵ回路５１などのコンピュータ回路が内蔵された複合チップ５０が搭載されている。そこで、これらの制御基板２１、２５、２３と、演出インタフェイス基板２２や液晶インタフェイス基板２４に搭載された回路、及びその回路によって実現される動作を機能的に総称して、本明細書では、主制御部２１、演出制御部２３、及び払出制御部２５と言うことがある。なお、主制御部２１に対して、演出制御部２３と、払出制御部２５がサブ制御部となる。

ところで、このパチンコ機ＧＭは、図３の破線で囲む枠側部材ＧＭ１と、遊技盤５の背面に固定された盤側部材ＧＭ２とに大別されている。枠側部材ＧＭ１には、ガラス扉６や前面板７が枢着された前枠３と、その外側の木製外枠１とが含まれており、機種の変更に拘わらず、長期間にわたって遊技ホールに固定的に設置される。一方、盤側部材ＧＭ２は、機種変更に対応して交換され、新たな盤側部材ＧＭ２が、元の盤側部材の代わりに枠側部材ＧＭ１に取り付けられる。なお、枠側部材１を除く全てが、盤側部材ＧＭ２である。

図３の破線枠に示す通り、枠側部材ＧＭ１には、電源基板２０と、払出制御基板２５と、発射制御基板２６と、枠中継基板３６と、主制御基板２１から受けた所定の遊技情報をホールコンピュータＨＣに出力する情報端子基板３８とが含まれており、これらの回路基板が、前枠３の適所に各々固定されている。一方、遊技盤５の背面には、主制御基板２１、演出制御基板２３が、表示装置ＤＳ１，ＤＳ２やその他の回路基板と共に固定されている。そして、枠側部材ＧＭ１と盤側部材ＧＭ２とは、一箇所に集中配置された接続コネクタＣ１～Ｃ４によって電気的に接続されている。

電源基板２０は、接続コネクタＣ２を通して、主基板中継基板３３に接続され、接続コネクタＣ３を通して、電源中継基板３４に接続されている。そして、電源基板２０には、交流電源の投入と遮断とを監視する電源監視部ＭＮＴが設けられている。電源監視部ＭＮＴは、交流電源の遮断を検知すると、電源異常信号ＡＢＮ１，ＡＢＮ２を、直ちにＬレベルに遷移させる。なお、電源異常信号ＡＢＮ１，ＡＢＮ２は、電源投入後に速やかにＨレベルとなる。

主基板中継基板３３は、電源基板２０から出力される電源異常信号ＡＢＮ１、バックアップ電源ＢＡＫ、及びＤＣ５Ｖ，ＤＣ１２Ｖ，ＤＣ３２Ｖを、そのまま主制御部２１に出力している。また、電源中継基板３４は、電源基板２０から受けた交流及び直流の電源電圧を、そのまま演出インタフェイス基板２２に出力している。

図示の通り、演出インタフェイス基板２２には、音声プロセッサ２７や音声ＲＯＭ２８やデジタルアンプ２９を含んだ音声回路ＳＮＤが搭載され、演出制御基板２３には、ＶＤＰ回路５２やＣＰＵ回路５１などのコンピュータ回路が内蔵された複合チップ５０が搭載されている。複合チップ５０（ＶＤＰ回路５２＋ＣＰＵ回路５１）は、ＣＰＵ回路５１の制御プログラムなどを記憶するＰＲＯＭ５３や、作業領域として機能するＤＲＡＭ５４や、圧縮状態の画像データを記憶するＣＧＲＯＭ５５などと協働して、画像演出用の画像データを生成して表示装置ＤＳ１，ＤＳ２を駆動している。

また、演出インタフェイス基板２２には、電源投入時に、電源電圧の上昇を検知してリセット信号ＳＹＳ（ＣＰＵリセット信号）を生成するリセット回路ＲＳＴ３が搭載されている。このＣＰＵリセット信号ＳＹＳは、演出インタフェイス基板２２の音声回路ＳＮＤや、演出制御基板２３の複合チップ５０に伝送されることで、各電子素子を同期的に電源リセットしている。なお、ＣＰＵ回路５１のプログラム処理が無限ループ状態となると、ＣＰＵ回路５１に内蔵されたウォッチドッグタイマ５８が起動して、音声回路ＳＮＤと複合チップ５０が同期して異常リセットされる。

次に、枠側部材ＧＭ１たる払出制御基板２５は、中継基板を介することなく、電源基板２０に直結されて、主制御部２１が受けると同様の電源異常信号ＡＢＮ２や、バックアップ電源ＢＡＫを、その他の電源電圧と共に受けている。また、主制御部２１と払出制御部２５には、各々、リセット回路ＲＳＴ１，ＲＳＴ２が搭載されており、電源投入時に電源リセット信号が生成され、各コンピュータ回路が電源リセットされるよう構成されている。

このように、本実施例では、主制御部２１と、払出制御部２５と、演出インタフェイス基板２２に、各々、リセット回路ＲＳＴ１～ＲＳＴ３を配置しており、ＣＰＵリセット信号ＳＹＳが回路基板間で伝送されることがない。すなわち、ＣＰＵリセット信号ＳＹＳを伝送する配線ケーブルが存在しないので、配線ケーブルに重畳するノイズによって、コンピュータ回路が異常リセットされるおそれが解消される。

但し、主制御部２１や払出制御部２５に設けられたリセット回路ＲＳＴ１，ＲＳＴ２は、各々ウォッチドッグタイマを内蔵しており、各制御部２１，２５のＣＰＵから、定時的なクリアパルスを受けない場合には、各ＣＰＵは強制的にリセットされる。

主制御部２１及び払出制御部２５は、電源基板２０から電源異常信号ＡＢＮ１，ＡＢＮ２を受けることによって、停電や営業終了に先立って、必要な終了処理を開始するようになっている。バックアップ電源ＢＡＫは、営業終了や停電により交流電源２４Ｖが遮断された後も、主制御部２１と払出制御部２５のワンチップマイコンの内蔵ＲＡＭのデータを保持するＤＣ５Ｖの直流電源である。したがって、主制御部２１と払出制御部２５は、電源遮断前の遊技動作を電源投入後に再開できることになる（電源バックアップ機能）。このパチンコ機では少なくとも数日は、各ワンチップマイコンのＲＡＭの記憶内容が保持されるよう設計されている。

図示の通り、主制御部２１には、遊技実績表示部ＲＣＤが接続されており、ワンチップマイコンＭＣによって直接的に点灯駆動されている。また、主制御部２１には、電源バックアップ機能に基づいて保存されたＲＡＭの記憶内容を初期化する初期化スイッチＳＷと、大当り抽選などの当選確率を複数段階の何れかに設定する設定スイッチＳＥＴとが配置されており、何れも電源投入時に係員によって操作される。

初期化スイッチＳＷがＯＮ操作されると、そのことを示すＲＡＭクリア信号ＣＬＲが出力されることで、主制御部２１と払出制御部２５のワンチップマイコンの内蔵ＲＡＭの全領域が初期設定される。また、設定スイッチＳＥＴの操作回数などに基づいて、大当り抽選などの当選確率が決定される。

図３に示す通り、主制御部２１は、払出制御部２５から、遊技球の払出動作を示す賞球計数信号や、払出動作の異常に係わるステイタス信号ＣＯＮや、動作開始信号ＢＧＮを受信している。ステイタス信号ＣＯＮには、例えば、補給切れ信号、払出不足エラー信号、下皿満杯信号が含まれる。動作開始信号ＢＧＮは、電源投入後、払出制御部２５の初期動作が完了したことを主制御部２１に通知する信号である。

また、主制御部２１は、遊技盤中継基板３２を経由して、遊技盤５の各遊技部品や、特別図柄表示部Ｓａ＿ＤＰ，Ｓｂ＿ＤＰや、普通図柄表示部Ｈ＿ＤＰに接続されている。そして、遊技盤上の各入賞口１６～１８に内蔵された検出スイッチや、適所に配置された防犯センサや、投入個数Insertを算出するため、遊技球の通過を監視する監視スイッチなどのスイッチ信号を受けている。

また、主制御部２１は、特別図柄表示部Ｓ＿ＤＰや、普通図柄表示部Ｈ＿ＤＰを点灯駆動すると共に、必要時には、演出ステージ１４を回転駆動し、また、電動式チューリップなどのソレノイド類を駆動している。ソレノイド類は、主制御部２１から配電された電源電圧ＶＢ（１２Ｖ）で動作するよう構成されている。また、図柄始動口１５への入賞状態などを示す各スイッチ信号は、電源電圧ＶＢ（１２Ｖ）と電源電圧Ｖｃｃ（５Ｖ）とで動作するインタフェイスＩＣで、ＴＴＬレベル又はＣＭＯＳレベルのスイッチ信号に変換された上で、主制御部２１に伝送される。

ところで、主制御部２１や払出制御部２５に搭載されたワンチップマイコンＭＣは、処理単位が基本的に１バイト長であるＺ８０相当のＣＰＵと、調歩式のシリアル送受信動作を実行する第１シリアルポートＵＡＲＴ（Universal Asynchronous Receiver / Transmitter ）と、同期式のシリアル送受信動作を実現する第２シリアルポートＳＰＩ（Serial Peripheral Interface ）と、パラレルポートＰＯと、を内蔵して構成されている。そして、遊技球の払出個数を特定する賞球コマンドＳＹＯは、主制御部２１の第１シリアルポートＵＡＲＴ（出力ポート）から、払出制御部２５の第１シリアルポート（入力ポート）にシリアル伝送される。

図２（ｂ）は、賞球コマンドＳＹＯを主制御部２１から払出制御部２５に送信するシリアル送信経路を図示したものである。図示の通り、主制御部２１のシリアルポートＵＡＲＴの出力端子ＴＸは、フォトカプラＰＨ１のフォトダイオードＤ１と電流制限抵抗Ｒ２を経由して電源ラインＶｃｃに接続されている。

また、フォトカプラＰＨ１のフォトトランジスタＴＲ１は、フォトカプラＰＨ２のフォトダイオードＤ２を経由してグランドに接続される一方、電流制限抵抗Ｒ３を経由して伝送ラインＬＩＮＥに接続されている。また、フォトカプラＰＨ２のフォトトランジスタＴＲ２のコレクタ端子は、主制御部２１のシリアルポートＵＡＲＴの入力端子ＲＸに接続されている。

この構成に対応して、払出制御部２５のシリアルポートの入力端子ＲＸは、フォトカプラＰＨ３のフォトトランジスタＴＲ３を経由してグランドに接続される一方、電流制限抵抗Ｒ４を経由して電源ラインＶｃｃに接続されている。また、主制御部との伝送ラインＬＩＮＥは、フォトカプラＰＨ３のフォトダイオードＤ３を経由して電源ラインに接続されている。

賞球コマンドＳＹＯのシリアル送信経路は、上記の通りに構成されており、主制御部２１のワンチップマイコンＭＣのＣＰＵが、シリアルポートＵＡＲＴを制御して、伝送ラインＬＩＮＥにシリアル出力した賞球コマンドＳＹＯのＨ／Ｌレベルに基づき、例えば、賞球コマンドＳＹＯがＨレベルであれば、伝送ラインＬＩＮＥには、払出制御部２５の電源Ｖｃｃ→フォトカプラＰＨ３のダイオードＤ３→抵抗Ｒ３→フォトカプラＰＨ１のトランジスタＴＲ１→フォトカプラＰＨ２のダイオードＤ２の経路で、所定レベルの発光電流が流れることになる。

一方、賞球コマンドＳＹＯがＬレベルであれば、上記の電流経路に発光電流が流れない。上記の電流経路には、フォトカプラＰＨ２のダイオードＤ２が含まれているので、ダイオードＤ２の発光通電に対応して、トランジスタＴＲ２がＯＮ動作することになる。したがって、シリアルポートＵＡＲＴの入力端子ＲＸに供給されるシリアル受信データに基づいて、ＣＰＵは、シリアル送信データ（賞球コマンドＳＹＯの１ビット）との整合判定をすることができる。

そして、例えば、連続して整合判定に失敗する場合には、伝送ラインＬＩＮＥの断線などの異常と判定することができるので、適宜な異常報知動作を実行することになる。このように、この実施例の構成によれば、簡易な構成でありながら、伝送ラインＬＩＮＥの異常を自動的に検出することができる。

また、主制御部２１のシリアルポートＵＡＲＴのシリアル受信データに基づいて、ＣＰＵがパリティチェックをすることで、伝送ミスを検出することもできる。なお、主制御部２１のシリアルポートＵＡＲＴのシリアル受信データは、払出制御部２５のシリアルポートＵＡＲＴの入力端子ＲＸに供給されるシリアル受信データと同一論理レベルであり、払出制御部２６のＣＰＵは、パリティチェックに基づいて、伝送ミスを検出して、その賞球コマンドＳＹＯを廃棄することになる。

したがって、同じ賞球コマンドＳＹＯを再送信することも可能となる。但し、不正遊技の恐れがあるので、伝送ミスの頻度が高い場合には異常報知をするべきである。

以上、第１シリアルポートＵＡＲＴについて説明したので、続いて、第２シリアルポートＳＰＩについて説明する。第２シリアルポートＳＰＩは、先ず、そのシリアル入力処理として、
（１）払出制御基板２５から主制御基板２１にパラレル伝送されたパラレル信号について、その一部をＣＰＵにシリアル伝送すること、
（２）各種の防犯センサからのスイッチ信号をＣＰＵにシリアル伝送すること、
（３）遊技球の投入個数Insertをリアルタイムに算出するべく、遊技球の監視スイッチからのスイッチ信号をＣＰＵにシリアル伝送すること、
（４）普通入賞口１７やゲート１８からのスイッチ信号をＣＰＵにシリアル伝送すること、が含まれている。

ここで、ＣＰＵにシリアル伝送される払出制御基板２５からのパラレル信号には、動作開始信号ＢＧＮと、賞球計数信号と、ガラス扉６や外枠１に関する扉枠開放信号と、球詰り検出信号、補給切れ検出信号、計数エラー信号などのステイタス信号ＣＯＮと、が含まれており、ＣＰＵは、これらの情報をリアルタイムに取得して必要な対応処理を実行している。

ＣＰＵが実行する対応処理には、(a) 各種のエラー情報に基づいてエラー報知を開始すること、(b) 賞球計数信号に基づいて、必要時には、賞球比率を計算することが含まれている。

次に、第２シリアルポートＳＰＩが実行するシリアル出力処理には、
（１）ＬＥＤランプ駆動データを、遊技実績表示部ＲＣＤの駆動回路にシリアル送信すること、
（２）ＬＥＤランプ駆動データを、特別図柄表示部Ｓａ＿ＤＰ，Ｓｂ＿ＤＰの駆動回路にシリアル送信すること、
（３）ＬＥＤランプ駆動データを、普通図柄表示部Ｈ＿ＤＰの駆動回路にシリアル送信すること、
（４）演出ステージ１４の一部を回転させるべくモータ駆動データを、演出モータＭＴのドライバＩＣにシリアル送信すること、
（５）制御コマンドＣＭＤを演出制御部２３に対してパラレル出力するべく、ＳＰ（serial to parallel）変換回路ＣＶ３に、制御コマンドＣＭＤの１バイトデータをシリアル送信すること、
（６）ＳＰ変換回路ＣＶ３に、ソレノイド信号や、ストローブ信号ＳＴＢをシリアル送信すること、
（７）情報端子基板３８に、必要な遊技情報ＩＮＦをシリアル送信すること、が含まれている。

ここで、ストローブ信号ＳＴＢは、制御コマンドＣＭＤの１バイトデータを、複合チップ５０に取得させるための割込み信号である。また、遊技情報ＩＮＦには、（ａ）前回の賞球信号の送信後、賞球数が１０個に達したことを示す賞球信号、（ｂ）ガラス扉６などが開放されたことを示すドア開放信号ＤＯＲ、（ｃ）図柄始動口１５ａ，１５ｂへの入賞に伴う一連の変動動作の終了タイミングを示す終了信号、（ｄ）図柄始動口１５ａ，１５ｂへの入賞を示す入賞信号、（ｅ）大当り遊技中であることを示す大当り信号、（ｆ）不正遊技の可能性を示す異常信号、（ｇ）その他、遊技者の利益に関する利益信号、が含まれている。

（ａ）賞球信号、（ｃ）終了信号、及び（ｄ）入賞信号は、何れも時間幅１００ｍｓ程度に成形されて出力される。その他、何れの遊技情報ＩＮＦも、そのＯＮ継続時間が１００ｍＳを下回ることがないよう構成されており、ホールコンピュータＨＣに配置されたリレー回路ＲＬＹをＯＮ動作させるに十分な時間を有している。特に、（ｆ）異常信号については、防犯上の重要性に鑑み、ＯＮ継続時間が３０秒を下回らないよう構成されている。
＜シリアルポートＳＰＩのＡポートとＢポート＞

図４（ａ）は、主制御部２１のシリアルポートＳＰＩが実行するシリアル送受信動作に関し、これに関連する回路構成を図示したものである。図４（ｂ）～図４（ｆ）は、シリアルポートＳＰＩから出力される動作中信号ＥＮｉと、パラレルポートＰＯから出力されるラッチ信号ＬＴｊとの関係を示すタイムチャートである。また、図５は、シリアルポートＳＰＩの内部構成を示す回路図である。

図５に示す通り、シリアルポートＳＰＩは、送受信動作を実行するＮチャンネルのＡポートＣｈＡ１～ＣｈＡｎと、送信動作に特化された１チャンネルのＢポートＣｈＢとに区分されている。なお、図６～図８は、図５を縦方向に３分したものであり、ＡポートのＣｈＡ１（図６）と、ＡポートのＣｈＡｎ（図７）と、ＢポートのＣｈＢ（図８）とを拡大して示している。

本実施例において、ＢポートＣｈＢは、シリアル送信動作に特化されており、図４（ａ）に示すクロックラインＣＫｂに出力される伝送クロックＣＫＢに同期して、送信データＴＸＢを送信ラインＴＸｂに出力している（シリアル送信動作）。なお、シリアル送信動作中であることは、イネーブル信号ラインの動作中信号ＥＮがアクティブレベルであることで特定される。

図８と、図６を対比すると明らかなように、ＢポートＣｈＢには、受信バッファＲＶＢＵＦ１～ＲＶＢＵＦ１６や、各種の選択回路ＣＴＬｒ、ＣＴＬｔ、ＣＴＬｃが存在しないものの、その他の構成は、ＡポートのＣｈＡ１～ＣｈＡｎとほぼ同じである。したがって、以下に説明するＡポートの説明は、原則として、そのままＢポートにも妥当する。
＜ＡポートのＣｈＡ１～ＣｈＡｎについて＞

ＡポートのＣｈＡ１～ＣｈＡｎは、図４（ａ）に示すクロックラインＣＫａに出力される伝送クロックＣＫＡに同期して、送信ラインＴＸａに送信データＴＸＡを出力するシリアル送信動作を実行する。また、ＡポートのＣｈＡ１～ＣｈＡｎは、シリアルポートＳＰＩに接続された中継機器（図９上部の回路）が受信ラインＲＸａに向け出力する外部データを、伝送クロックＣＫＡに同期して受信データＲＸＡとして取得可能に構成されている。ここで、中継機器は、主制御基板２１に搭載される場合と、主制御基板２１以外に搭載される場合があるが、何れの場合も、シフトレジスタを内蔵して構成され、クロックラインＣＫａを経由して、シリアルポートＳＰＩから受ける伝送クロックＣＫＡに基づいて、受信ラインＲＸａに外部データをシリアル出力する。

本実施例の場合、Ａポートのシリアル受信動作は、有意データか、或いは、無意のダミーデータを出力するシリアル送信動作に並行して実行されるので、実際には、シリアル送受信動作となる。また、シリアル送信動作時には、受信ラインＲＸａのデータが、伝送クロックＣＫＡに同期して自動的に受信されるので、シリアル送信動作は、実際には、シリアル送受信動作となる。

この意味において、ＡポートのＣｈＡ１～ＣｈＡｎに送信専用動作や受信専用動作はないことになり、全て、シリアル送受信動作として実行される。なお、受信データを無視することが事実上の送信専用動作となり、ダミーデータをシリアル送信することが事実上の受信専用動作となる。

図４（ａ）に示す通り、ＮチャンネルのＡポートＣｈＡ１～ＣｈＡｎは、各一本のクロックラインＣＫａと、送信ラインＴＸａと、受信ラインＲＸａとを共用している一方、動作中信号ＥＮ１～ＥＮｎを出力するＮ本のイネーブル信号ラインＥＮ１～ＥＮｎが設けられている。

そして、ＮチャンネルのＡポートＣｈＡ１～ＣｈＡｎのうち、何れのＡポートＣｈＡｉが共用ラインを使用しているかは、その時にアクティブレベルである動作中信号ＥＮ１～ＥＮｎによって特定される。すなわち、動作中信号ＥＮ１～ＥＮｎは、図１９（ｂ）に示す連続送信時を除いて、原則として択一的にアクティブレベルになるよう内部制御され、シリアル送受信動作が終了すれば非アクティブレベルに戻る。

図５は、シリアルポートＳＰＩのＡポートＣｈＡ１～ＣｈＡｎと、シリアルポートＳＰＩのＢポートＣｈＢについて、その要部を概略的に図示してものである。図示の通り、ＳＰＩ＿Ａポートは、ＣｈＡ１～ＣｈＡｎの動作状態を示すステイタスレジスタＳＴＳ（ＳＴＳ１～ＳＴＳｎ）と、ＣｈＡ１～ＣｈＡｎの動作内容を指示する動作指示レジスタＥＮＢ（ＥＮＢ１～ＥＮＢｎ）と、受信データＲＸＡを、何れかのＣｈＡ１～ＣｈＡｎに伝送する受信データ選択回路ＣＴＬｒと、ＣｈＡ１～ＣｈＡｎ何れかからの送信データＴＸＡを、選択出力する送信データ選択回路ＣＴＬｔと、ＣｈＡ１～ＣｈＡｎ何れかからの伝送クロックＣＫＡを、選択出力するクロック選択回路ＣＴＬｃと、を各一個有して構成されている。
＜動作指示レジスタＥＮＢと、ステイタスレジスタＳＴＳ＞

動作指示レジスタＥＮＢとステイタスレジスタＳＴＳは、何れも、ＣＰＵから直接アクセス可能に構成されている。また、動作指示レジスタＥＮＢとステイタスレジスタＳＴＳは、ＣｈＡ１～ＣｈＡｎごとに区分されており（ＥＮＢ１～ＥＮＢｎ，ＳＴＳ１～ＳＴＳｎ）、ＣＰＵが、動作指示レジスタＥＮＢ１～ＥＮＢｎに適宜な設定値を書込むことで、各ＣｈＡ１～ＣｈＡｎについて、伝送クロックＣＫＡのボーレイトや、動作モードが任意に設定され、また、動作開始などを指示できるようになっている。

本実施例において、動作モードとは、（１）非動作状態の伝送クロックＣＫＡのレベル（Ｈか／Ｌか）と、（２）伝送クロックＣＫＡのどのエッジ（立上りか／立下りか）で取得したデータを、その次のエッジで送信するのかを規定するもので、合計２×２の４種類の動作モードが設けられている。

先に説明した通り、本実施例では、簡易性の観点から、シリアルポートＳＰＩを必ず送受信モードで動作させており、したがって、実施例のシリアルポートＳＰＩには、受信動作を伴わない送信専用の動作モードや、送信動作を伴わない受信専用の動作モードは存在せず、動作モードとしては、上記した４種類だけとなる。

次に、ステイタスレジスタＳＴＳ１～ＳＴＳｎには、ＡポートＣｈＡ１～ＣｈＡｎについて、受信データの有無（受信完了か否か）や、順次シリアル送信されるべき送信データの蓄積状態や、その後、シリアル送信を開始したことなどが特定される。具体的には、ＣＰＵによるバッファレジスタＢＦＡｉのＷｒｉｔｅアクセス毎に、ステイタスレジスタＳＴＳｉの蓄積情報が増加し、シリアル送信が開始されると蓄積情報がゼロとなる。したがって、ＣＰＵは、必要なステイタスレジスタＳＴＳ１～ＳＴＳｎをＲｅａｄアクセスすることで、ＡポートＣｈＡ１～ＣｈＡｎについて、送信処理が開始されたか否か、受信処理が完了したか否かなどの動作状態を把握することができる。
＜クロック選択回路ＣＴＬｃと、送信データ選択回路ＣＴＬｔと、受信データ選択回路ＣＴＬｒ＞

クロック選択回路ＣＴＬｃと、送信データ選択回路ＣＴＬｔと、受信データ選択回路ＣＴＬｒは、ＳＰＩ＿ＡポートＣｈＡ１～ＣｈＡｎにおいて、クロックラインＣＫａと、送信ラインＴＸａと、受信ラインＲＸａとを共用するための信号選択回路である。

図６に関し、具体的に確認すると、ＡポートのＣｈＡ１～ＣｈＡｎの何れが機能しているかに応じて、クロック選択回路ＣＴＬｃと送信データ選択回路ＣＴＬｔと、が選択動作を実行し、例えば、ＣｈＡｉが機能している場合には、ＣｈＡｉの伝送クロックＳＣＫｉがクロックラインＣＫａに出力され、ＣｈＡｉの送信データが送信ラインＴＸａに出力される。同様に、ＡポートＣｈＡ１～ＣｈＡｎの何れが機能しているかに応じて、受信データ選択回路ＣＴＬｒが選択動作を実行して、例えば、ＣｈＡｉが機能している場合には、受信ラインＲＸａの受信データがＡポートＣｈＡｉに伝送される。
＜バッファレジスタＢＦＡｉと、送信バッファＴＲＢＵＦｉと、受信バッファＲＶＢＵＦｉ＞

次に、ＡポートＣｈＡ１～ＣｈＡｎにおける、その他の回路構成について説明を続ける。図５や図６～図７に示す通り、ＳＰＩ＿Ａポートには、８ｂｉｔＣＰＵによるＲｅａｄ／Ｗｒｉｔｅアクセス可能なｎ個のバッファレジスタＢＦＡ１～ＢＦＡｎ（各１バイト長）と、ｎ組の送信バッファＴＲＢＵＦ１～ＴＲＢＵＦ１６（各１６バイト長）と、ｎ組の受信バッファＲＶＢＵＦ１～ＲＶＢＵＦ１６（各１６バイト長）と、８ビット長のシフトレジスタ１６個で構成されたｎ個の送受信回路ＣＩＲ１～ＣＩＲｎと、ｎ個の転記制御回路ＴＲＮ１～ＴＲＮｎと、ｎ個の動作制御回路ＡＣＴ１～ＡＣＴｎと、を有して構成されている。

このように、図５の実施例では、ｎ組の送信バッファＴＲＢＵＦ１～ＴＲＢＵＦ１６と、ｎ組の受信バッファＲＶＢＵＦ１～ＲＶＢＵＦ１６とを別々に設けたが、双方向バッファを使用すれば、ｎ組の送受信バッファを設けるだけで足り、この回路構成の方が好適である。但し、以下、説明の便宜上、双方向バッファ（送受信バッファ）を使用することなく、送信バッファＴＲＢＵＦｉと、受信バッファＲＶＢＵＦｉとを別々に設けて、回路制御の簡略化を図る構成について説明する。

また、図５の実施例では、ｎ組の送信バッファＴＲＢＵＦ１～ＴＲＢＵＦ１６と、ｎ組の受信バッファＲＶＢＵＦ１～ＲＶＢＵＦ１６とに対応して、送信バッファＴＲＢＵＦｉ及び受信バッファＲＶＢＵＦｉに接続されたｎ個の送受信回路ＣＩＲ１～ＣＩＲｎを、設けているが、何ら限定されない。すなわち、回路構成がやや煩雑化するが、一の送受信回路ＣＩＲを、ｎ組の送信バッファＴＲＢＵＦ１～ＴＲＢＵＦ１６と、ｎ組の受信バッファＲＶＢＵＦ１～ＲＶＢＵＦ１６とに接続する回路構成を採っても良い。

但し、以下の説明では、ＣｈＡ１～ＣｈＡｎ毎に、通信速度（ボーレイト）が設定可能であり、且つ、ビットシフトの順番としてＬＳＢファーストかＭＳＢファーストかをＣｈＡ１～ＣｈＡｎ毎に設定できる構成として、ｎ組の送信バッファＴＲＢＵＦ１～ＴＲＢＵＦ１６と、ｎ組の受信バッファＲＶＢＵＦ１～ＲＶＢＵＦ１６とに対応して、ｎ個の送受信回路ＣＩＲ１～ＣＩＲｎを設ける図５の構成について説明する。

先ず、ＡポートＣｈＡ１～ＣｈＡｎに各々設けられた各１バイト長のバッファレジスタＢＦＡ１～ＢＦＡｎは、各々、一意のレジスタアドレスを有して、８ｂｉｔＣＰＵから直接的にＲｅａｄ／Ｗｒｉｔｅアクセス可能に構成されている。

一方、ＡポートＣｈＡ１～ＣｈＡｎに各々設けられた送信バッファＴＲＢＵＦ１～ＴＲＢＵＦ１６と、受信バッファＲＶＢＵＦ１～ＲＶＢＵＦ１６は、各々、１６バイト長であり、転記制御回路ＴＲＮ１～ＴＲＮｎの機能に基づき、バッファレジスタＢＦＡ１～ＢＦＡｎとデータ授受可能に構成されている。

転記制御回路ＴＲＮｉ（ＴＲＮ１～ＴＲＮｎ）は、Ｗｒｉｔｅアクセス時に機能する第１回路ＴＲＮｉｗと、Ｒｅａｄアクセス時に機能する第２回路ＴＲＮｉｒに区分され、各々の詳細については後述するが、ＣＰＵが、ＡポートＣｈＡｉのバッファレジスタＢＦＡｉに、１バイトデータを書込むＷｒｉｔｅアクセス毎に、第１回路ＴＲＮｉｗが機能して、書き込まれた１バイトデータが自動的にＡポートＣｈＡ１の送信バッファＴＲＢＵＦ１～ＴＲＢＵＦ１６の何れかに転送されるようになっている。

また、ＣＰＵが、ＡポートＣｈＡｉのバッファレジスタＢＦＡｉを、Ｒｅａｄアクセスする毎に、第２回路ＴＲＮｉｒが機能して、ＡポートＣｈＡ１の受信バッファＲＶＢＵＦ１～ＲＶＢＵＦ１６の何れかの１バイトデータが、バッファレジスタＢＦＡｉを経由して、ＣＰＵに読み出されるようになっている。
＜送受信回路ＣＩＲ１～ＣＩＲｎ＞

次に、送受信回路ＣＩＲ１～ＣＩＲｎは、各々、１６個の８ビットシフトレジスタで構成され、１６バイト長のデータをシリアル送受信可能に構成されている。先ず、１６個のシフトレジスタのＱ端子（合計８×１６個）は、各々、受信バッファＲＶＢＵＦ１～ＲＶＢＵＦ１６（全体で１６バイト長）に接続されており、受信バッファＲＶＢＵＦｉが受ける読出し信号ＲＣＫの立下りエッジに同期して、シフトレジスタの１６バイト長が受信バッファＲＶＢＵＦｉに取得されるよう構成されている。

また、１６個のシフトレジスタのＰＤ端子（合計８×１６個）は、各々、送信バッファＴＲＢＵＦ１～ＴＲＢＵＦ１６（全体で１６バイト長）に接続されている。そして、各シフトレジスタのＳＥＴ端子（合計８×１６個）に受ける動作開始指示ＳＴＡＲＴが、アクティブレベルに変化したタイミングで、送信バッファＴＲＢＵＦ１～ＴＲＢＵＦ１６の全１６バイト長のデータが、各シフトレジスタに取得され、シフトレジスタのＱ端子に出力されるよう構成されている（Data Preload）。

１６個のシフトレジスタにPreload されたデータは、その後、シフトレジスタのＳＣＫ端子に、伝送クロックＳＣＫｉを受ける毎に、下流側のシフトレジスタにシフト移動され、最大で１６バイト長のシリアル送信動作が実現される。先に説明した通り、ＡポートＣｈＡ１～ＣｈＡｎは、各一本のクロックラインＣＫａと、送信ラインＴＸａと、受信ラインＲＸａとを共用しているので、クロックラインＣＫａに出力される伝送クロックＳＣＫｉに同期して、送信ラインＴＸａには、最下流のシフトレジスタのＱ端子のデータＴＸＡｉが順次出力されることになる。

ところで、本実施例のシリアルポートＳＰＩでは、上記したシリアル送信動作に関連して、最上流のシフトレジスタのＤ端子のデータが取得され、Ｑ端子に出力される。したがって、シフトレジスタを内蔵する中継機器と、シリアルポートＳＰＩとの間を、クロックラインＣＫａと受信ラインＲＸａで接続した場合には（図９参照）、伝送クロックＳＣＫｉに同期して、中継機器のシフトレジスタから出力された外部データＲＸＡｉが、シリアルポートＳＰＩのシフトレジスタに取得されることになる。

図５の構成から明らかなように、伝送クロックＳＣＫｉを１６×８個出力すると、送信ラインＴＸａに１６バイトの送信データＴＸＡｉが出力される一方、受信ラインＲＸａを経由して、シフトレジスタには、１６バイトの受信データＲＸＡｉが取得されることになる。なお、伝送クロックＳＣＫｉの個数は、バッファレジスタＢＦＡｉの処理単位である１バイト（＝８）の整数倍であれば任意であり、８×ａ個の伝送クロックＳＣＫｉに対応して、ａバイトの送信データＴＸＡｉがシリアル送信され、これに対応して、ａバイトの外部データＲＸＡｉがシリアル受信される。
＜動作制御回路ＡＣＴ１～ＡＣＴｎ＞

動作制御回路ＡＣＴ１～ＡＣＴｎは、システムクロックＯＳＣと、動作指示レジスタＥＮＢａ１～ＥＮＢａｎへの設定値とに基づいて機能して、所定のボーレイトの伝送クロックＳＣＫｉを出力する回路である。具体的には、動作指示レジスタＥＮＢａｉに動作開始の指示が書込まれると、動作開始指示ＳＴＡＲＴｉがアクティブレベルに変化し、伝送クロックＳＣＫｉの出力を開始する。

そして、バッファレジスタＢＦＡｉへのＷｒｉｔｅアクセス回数Ｎに対応して、８×Ｎ個の伝送クロックＳＣＫｉの出力を終えると、動作開始指示ＳＴＡＲＴｉが非アクティブレベルに戻り、伝送クロックＳＣＫｉのレベルが非動作状態のレベルに戻る。なお、非動作状態のレベルは、動作指示レジスタＥＮＢ１～ＥＮＢｎへの設定値に対応して、ＨレベルかＬレベルに予め決定されている。

また、動作開始指示ＳＴＡＲＴｉは、送受信回路ＣＩＲｉを構成する１６×８個のシフトレジスタのＳＥＴ端子にも供給されている。そのため、動作開始指示ＳＴＡＲＴｉがアクティブレベルに変化する前端エッジで、前記したData Preload動作が実行され、送信バッファＴＲＢＵＦ１～ＴＲＢＵＦ１６の１６バイトデータが、送受信回路ＣＩＲｉを構成する１６×８個のシフトレジスタに転送される。

先に説明した通り、動作開始指示ＳＴＡＲＴｉがアクティブレベルに変化すると、動作中信号ＥＮｉがアクティブレベル（Ｌ）に変化すると共に、所定のボーレイトの伝送クロックＳＣＫｉの出力が、やや遅れて開始されるので、送受信回路ＣＩＲｉに転送された１６バイト長の送信データは、最高では、１６×８個の伝送クロックＳＣＫｉに同期してシリアル送信されることになる。

なお、動作開始指示ＳＴＡＲＴｉがアクティブレベルを維持する期間、すなわち、伝送クロックＳＣＫｉの個数は、必ずしも、１６×８個に限定されず、ＣＰＵがバッファレジスタＢＦＡｉに書込んだ、１バイトデータ（送信データ）のＷｒｉｔｅアクセス回数Ｎに基づく。すなわち、Ｎ回の１バイトＷｒｉｔｅアクセスの後、ＣＰＵが動作指示レジスタに対して、動作開始の設定値を書込んだ場合には、Ｗｒｉｔｅアクセスの回数Ｎに対応して、Ｎ×８個の伝送クロックＳＣＫｉが出力されることで、Ｎバイトの送信データがシリアル送信されることになる。

以上の説明から確認される通り、本実施例のシリアルポートＳＰＩでは、８の倍数とならないビット長の送信データをシリアル送信したい場合には、ダミーデータを含んで必要最小バイト長の送信データを、バッファレジスタＢＦＡｉにＷｒｉｔｅアクセスする必要がある。そして、この書込み（Ｗｒｉｔｅアクセス）動作に対応して、シリアル送信されるデータビット長は、必ず、８の倍数であって、伝送クロックＳＣＫｉの個数もこれと同数となる。

一方、送信バッファＴＲＢＵＦ１～ＴＲＢＵＦ１６は、全体で１６バイト長であるので、ＣＰＵによるＷｒｉｔｅアクセスの最大回数は、上限１６回に制限される。そのため、ＳＰＩ＿ＡポートＣｈＡ１～ＣｈＡｎにおける一単位のシリアル送信動作は、最大、１６×８ビットに制限されることになり、これ以上の送信データをシリアル送信する場合には、次の一単位のシリアル送信動作に委ねることになる。
＜転記制御回路ＴＲＮ１～ＴＲＮｎの第１回路ＴＲＮｗ＞

ｎ個の転記制御回路ＴＲＮｉ（ＴＲＮ１～ＴＲＮｎ）は、ｎ個のバッファレジスタＢＦＡｉ（ＢＦＡ１～ＢＦＡｎ）に対応して設けられ、Ｗｒｉｔｅアクセス時に機能する第１回路ＴＲＮｉｗと、Ｒｅａｄアクセス時に機能する第２回路ＴＲＮｉｒに区分されている。

Ｗｒｉｔｅアクセス時に機能する第１回路ＴＲＮｉｗは、ポートＣｈＡｎに関し、図７（ｃ）に記載されている通り、ＮＯＲゲートＧ１と、ＵＰカウンタＣＮＴ１と、アドレスデコーダＤＥＣ１とを中心に構成されている。なお、ｎ個の第１回路ＴＲＮｉｗ（ｉ＝１～ｎ）は、基本的に、全て同一構成であるので、図７（ｃ）では、ＴＲＮｗと表記している。

図７（ｃ）に示す通り、第１回路ＴＲＮｗを構成するＮＯＲゲートＧ１は、バッファレジスタＢＦＡｉへのＷｒｉｔｅアクセス時にＬレベルになるＷＲバー信号及びＣＳバー信号と、書込み禁止状態ではＨレベルとなるＩＮＨバー信号と、を受けて動作し、書込み許可状態において、ＣＰＵがバッファレジスタＢＦＡｉをＷｒｉｔｅアクセスした場合に、Ｈレベルの書込み信号ＷＣＫを出力するよう構成されている。

ＵＰカウンタＣＮＴ１は、１７進のアップカウンタであり、ＣＬＲ信号に基づき最小値ゼロを出力する一方、その後の計数クロックたるＮＯＲゲートＧ１の出力に基づいて１～１６の範囲でカウンタ値がインクリメント循環するよう構成されている。また、アドレスデコーダＤＥＣ１は、ＵＰカウンタＣＮＴのカウンタ出力値に対応して、負論理のチップセレクト信号ＮＯ１～ＮＯ１６を出力するよう構成されている。ここで、チップセレクト信号ＮＯ１～ＮＯ１６は、１６個の送信バッファＴＲＢＵＦｉについて、その何れへのアクセスを許可するかの選択信号である。
＜転記制御回路ＴＲＮ１～ＴＲＮｎの第２回路ＴＲＮｒ＞

次に、Ｒｅａｄアクセス時に機能する第２回路ＴＲＮｉｒは、図７（ｃ）に記載されている通り、ＮＯＲゲートＧ２と、ＮＯＴゲートＧ３と、ＤＯＷＮカウンタＣＮＴ２と、アドレスデコーダＤＥＣ２とを中心に構成されている。なお、ｎ個の第２回路ＴＲＮｉｒ（ｉ＝１～ｎ）も、基本的に、全て同一構成であるので、図７（ｃ）では、ＴＲＮｒと表記している。

図７（ｃ）に示す通り、第２回路ＴＲＮｗを構成するＮＯＲゲートＧ２は、バッファレジスタＢＦＡｉへのＲｅａｄアクセス時にＬレベルになるＲＤバー信号及びＣＳバー信号と、読出し禁止状態ではＨレベルとなるＩＮＨバー信号と、を受けて動作し、読出し許可状態において、ＣＰＵがバッファレジスタＢＦＡｉをＲｅａｄアクセスした場合に、ＮＯＴゲートＧ３を経由して、Ｌレベルの読出し信号ＲＣＫバーを出力するよう構成されている。

また、ＯＲゲートＧが出力する読出し信号ＲＣＫは、計数クロックとして、ＤＯＷＮカウンタＣＮＴ２に供給されている。ＤＯＷＮカウンタＣＮＴ２は、１７進のダウンカウンタであり、ＣＬＲ信号に基づき最小値ゼロを出力する一方、その後の計数クロックたるＮＯＲゲートＧ２の出力に基づいて１６～１の範囲でカウンタ値がデクリメント循環するよう構成されている。

アドレスデコーダＤＥＣ２は、ＤＯＷＮカウンタＣＮＴ２のカウンタ出力値に対応して、負論理のチップセレクト信号ＮＯ１～ＮＯ１６を出力するよう構成されている。チップセレクト信号ＮＯ１～ＮＯ１６は、１６個存在する受信バッファＲＶＢＵＦｉについて、その何れへのアクセスを許可するかの選択信号である。
＜ＣＰＵのＷｒｉｔｅアクセス＞

図７（ａ）は、ＣＰＵのＷｒｉｔｅアクセス時の動作を説明するタイムチャートであり、システムクロックＣＬＫバーと、アドレスバスと、ＩＯＲＥＱバー信号と、ＣＳバー信号と、ＲＤバー信号と、ＷＲバー信号と、データバスと、書込み信号ＷＣＫとの関係を示している。なお、ＩＮＨバー信号がＬレベルであって、書込み禁止状態ではないタイミングでの書込み動作を示している。また、ＵＰカウンタＣＮＴ１は、カウンタ値ゼロのクリア状態で待機している。

このような状態で、ＣＰＵが所定のバッファレジスタＢＦＡｉをＷｒｉｔアクセスすると、ＷＲバー信号の立下りエッジに同期して、データバスのデータ（書込みデータ）が、バッファレジスタＢＦＡｉに書き込まれる。ここで、書込み信号ＷＣＫは、ＷＲバー信号の反転レベルとなるので、ＷＲバー信号の立下りエッジに対応して、書込み信号ＷＣＫが立上ることになる。

本実施例では、この書込み信号ＷＣＫは、全ての送信バッファＴＲＢＵＦ１～ＴＲＢＵＦ１６に共通的に供給されており、バッファレジスタＢＦＡｉが取得したデータは、書込み信号ＷＣＫの立下りエッジで、チップセレクト状態の所定の送信バッファＴＲＢＵＦｉに転記されることになる。

図７（ｃ）に示す通り、書込み信号ＷＣＫは、ＯＲゲートＧ１を経由して、ＵＰカウンタＣＮＴ１にも供給されているので、書込み信号ＷＣＫの立上りエッジのタイミングで、ＵＰカウンタＣＮＴ１がＵｐカウントされることになり、例えば、第１回目のＷｒｉｔアクセスであれば、Ｎｏ１のチップセレクト信号がアクティブレベルとなる。

そのため、書込み信号ＷＣＫの立上りエッジで生じるＮｏ１のチップセレクト信号で選択された送信バッファＴＲＢＵＦ１（先頭バッファ）に、バッファレジスタＢＦＡｉのデータが、書込み信号ＷＣＫの立下りエッジに同期して転記されることなる。

その後の動作も同じであり、第２回目のＷｒｉｔアクセス時の書込みデータが、バッファレジスタＢＦＡｉを経由して、送信バッファＴＲＢＵＦ２（二段目のバッファ）に転記され、以下同様の動作が続き、最後に、第Ｎ回目のＷｒｉｔアクセス時の書込みデータが、バッファレジスタＢＦＡｉを経由して、送信バッファＴＲＢＵＦｎ（Ｎ段目のバッファ）に転記されることになる。

このようにして転記されたＮバイトの書込みデータ（最大１６バイトの送信データ）は、送受信回路ＣＩＲｉを構成するシフトレジスタのＰＤ端子に供給されており、動作開始指示ＳＴＡＲＴｉがアクティブレベルに変化する前端エッジで、送受信回路ＣＩＲｉを構成する１６×８個のシフトレジスタに転送される（Data Preload動作）。そして、このData Preload動作に少し遅れて、Ｗｒｉｔアクセス回数Ｎに対応するＮバイトのシリアル送信動作が開始されることは前記した通りである。

なお、シリアル送信動作が開始されると、ＣＬＲ信号が供給されることで、ＵＰカウンタＣＮＴ１のカウンタ値はゼロに戻る。この点は、ＤＯＷＮカウンタＣＮＴ２についても同様であり、ＣＬＲ信号が供給されることで、ＤＯＷＮカウンタＣＮＴ２のカウンタ値もゼロに初期設定される。
＜ＣＰＵのＲｅａｄアクセス＞

上記したＮバイトのシリアル送信時には、自動的にシリアル受信動作も実行されており、送受信回路ＣＩＲｉを構成するシフトレジスタには、Ｎ×８ビットの受信データが取得されている。そして、この受信データは、受信バッファＲＶＢＵＦ１６（末尾バッファ）から、受信バッファＲＶＢＵＦ１７－Ｎ（末尾からＮ－１番目のバッファ）にも供給されている。

以上を踏まえて、Ｒｅａｄアクセス時の動作を説明する。図７（ｂ）は、ＣＰＵのＲｅａｄアクセス時の動作を説明するタイムチャートであり、システムクロックＣＬＫバーと、アドレスバスと、ＩＯＲＥＱバー信号と、ＣＳバー信号と、ＲＤバー信号と、ＷＲバー信号と、データバスと、読出し信号ＲＣＫと、読出し信号ＲＣＫバーとの関係を示している。なお、ＩＮＨバー信号がＬレベルであって、読出し禁止状態ではないタイミングでの読出し動作を示している。また、ＤＯＷＮカウンタＣＮＴは、カウンタ値ゼロのクリア状態で待機している。

このような状態で、ＣＰＵが所定のバッファレジスタＢＦＡｉをＲｅａｄアクセスすると、ＲＤバー信号の立下りエッジに同期して、ＮＯＴゲートＧ３を経由した読出し信号ＲＣＫバーが立下がる。この読出し信号ＲＣＫバーは、不図示の遅延回路を経由して、全ての受信バッファＲＶＢＵＦ１～ＲＶＢＵＦ１６に共通的に供給されており、チップセレクト状態の所定の受信バッファＲＶＢＵＦｉのデータは、遅延回路を経由した読出し信号ＲＣＫバーの立下りエッジに同期して、バッファレジスタＢＦＡｉに転記されることになる。

図７（ｃ）に示す通り、ＮＯＲゲートＧ２の出力である読出し信号ＲＣＫは、計数クロックとして、ＤＯＷＮカウンタＣＮＴに供給されている。そのため、読出し信号ＲＣＫの立上りエッジで、ＤＯＷＮＣＮＴがＤｏｗｎカウントされ、例えば、第１回目のＲｅａｄアクセスであれば、Ｎｏ１６のチップセレクト信号がアクティブレベルとなる。

そのため、第１回目のＲｅａｄアクセスでは、読出し信号ＲＣＫの立上りエッジで生じるＮｏ１６のチップセレクト信号で選択された受信バッファＲＶＢＵＦ１６の受信データ（最後に取得した１バイト）が、遅延回路を経由した読出し信号ＲＣＫバーの立下りエッジに同期して、バッファレジスタＢＦＡｉに転記されることなる。

そして、バッファレジスタＢＦＡｉに転記された受信データは、ＲＤバー信号の立上りエッジに先行して、データバスを経由して、ＣＰＵによって取得される（図７（ｂ））。その後の動作も同じであり、第２回目のＲｅａｄアクセス時には、Ｎｏ１５のチップセレクト信号で選択される受信バッファＲＶＢＵＦ１５の受信データが、遅延回路を経由した読出し信号ＲＣＫバーの立下りエッジに同期して、バッファレジスタＢＦＡｉに転記され、ＲＤバー信号の立上りエッジに先行して、データバスを経由してＣＰＵによって取得される（図７（ｂ）参照）。

以下、同様の動作が続き、最後に、第Ｎ回目のＲｅａｄアクセス時には、受信バッファＲＶＢＵＦ１７－Ｎの受信データ（最初に取得した１バイト）が、バッファレジスタＢＦＡｉを経由して、ＣＰＵに取得されることなる。以上、最後に受信したデータから最初に受信したデータに向けて、逆方向にＲｅａｄアクセスする構成を説明したが、何ら限定されず、最初に受信したデータから順方向にＲｅａｄアクセスする構成を採っても良い。

何れにしても、Ｎバイトのシリアル送信動作に続いて、ＣＰＵがバッファレジスタＢＦＡｉをＮ回Ｒｅａｄアクセスすると、受信データを取得することができる。なお、上記のようなシリアル送受信動作において、受信データが不要の場合（事実上のシリアル送信専用動作）には、バッファレジスタＢＦＡｉをＲｅａｄアクセスしないのは勿論である。

以上のシリアル送受信動作におけるＣＰＵの動作を確認すると以下の通りである。
＜シリアル送受信動作＞

（１）ＣＰＵは、必要回数（Ｎ≦１６）だけバッファレジスタＢＦＡｉをＷｒｉｔｅアクセスして、ＣｈＡｉの送信バッファＴＲＢＵＦ１～ＴＲＢＵＦｎに、Ｎバイトの送信データを設定する。（２）次に、動作指示レジスタＥＮＢａｉに、ＳＰＩ＿ＡポートＣｈＡｉのシリアル伝送の開始を指示する。

（３）すると、シリアル伝送が開始されるので、その後は、ステイタスレジスタＳＴＳａｉを参照して、シリアル送信の動作完了を待つ。（４）そして、シリアル送信の動作完了が確認されれば、バッファレジスタＢＦＡｉをＮ回Ｒｅａｄアクセスして受信データを取得することになる。
＜シリアル送信動作（事実上のシリアル送信専用動作）＞

シリアル受信動作が不要な場合には、上記した（４）の処理が不要となることは先に説明した通りである。
＜シリアル受信動作（事実上のシリアル受信専用動作）＞

シリアル送信動作が不要である事実上のシリアル受信専用動作の場合でも、本実施例では、上記した（１）の処理は必須である。したがって、取得すべき受信データのバイト長Ｎに対応して、バッファレジスタＢＦＡｉをＮ回Ｗｒｉｔｅアクセスして、ＣｈＡｉの送信バッファＴＲＢＵＦ１～ＴＲＢＵＦｎにＮバイトのダミーデータを設定することになる。そして、その後は、上記した（２）～（４）の処理を実行して、要するに、シリアル送受信動作を実行することなる。

以上の通り、本実施例の転記制御回路ＴＲＮ１～ＴＲＮｎは、上記した第１回路ＴＲＮｗと第２回路ＴＲＮｒに区分されているので、ＣＰＵのバッファレジスタＢＦＡｉへの自由なＲｅａｄ／Ｗｒｉｔｅアクセスに基づいて、必要バイト長の送信データを設定することができ、また、受信データを任意に取得することができる。

そのため、事実上のシリアル送信専用動作の場合には、ＳＰＩによるシリアル送信動作中に、次サイクルの送信データを、バッファレジスタＢＦＡｉを経由して送信バッファＴＲＢＵＦ１～ＴＲＢＵＦｎに設定することで、１６バイトを上限とする一単位のシリアル送信動作を、ほぼ間断なく連続的に繰り返すことができる。今サイクルと次サイクルの間に、次サイクルの送信データの設定を終えたＣＰＵは、今サイクルのシリアル送信完了の確認と、次サイクルの送信開始指示を実行するだけで良い。

一方、シリアル送受信動作の場合には、上記した通り、ＣＰＵによる送信データのバッファレジスタＢＦＡｉへの書込み → ＣＰＵによるシリアル送信の開始指示 → 送信完了後のＣＰＵによる受信データの取得 → ＣＰＵによる次サイクルの送信データのバッファレジスタＢＦＡｉへの書込み → ＣＰＵによるシリアル送信の開始指示 →・・・の手順を採ることになる。

ところで、実施例では、ＩＮＨバー信号を設けるので、必要に応じて、読出し禁止状態や書込み禁止状態を設定することができる。例えば、シリアル送信動作中は、第２回路ＴＲＮｒのＩＮＨバー信号をＨレベルに維持することで、シリアル送信動作中の（バッファレジスタＢＦＡｉへの）Ｒｅａｄアクセスを無視することができる。なお、シリアル送信動作中、バッファレジスタＢＦＡｉから無理やりＲｅａｄしたデータは、受信バッファＲＶＢＵＦｉの受信データではない。

また、本実施例では、送信バッファＴＲＢＵＦｉと受信バッファＲＶＢＵＦｉとを別々に設けているので、シリアル送信完了後のバッファレジスタＢＦＡｉへのＲｅａｄアクセス（受信データの取得）と、バッファレジスタＢＦＡｉへのＷｒｉｔｅアクセス（次サイクルの送信データの書込み）を混在させても特段の問題は生じないが、単一の送受バッファを使用する場合には、第１回路ＴＲＮｗや第２回路ＴＲＮｒのＩＮＨバー信号が有効に活用される。

もっとも、シリアル送信動作中のバッファレジスタＢＦＡｉへのＲｅａｄアクセスや、ＲｅａｄアクセスとＷｒｉｔｅアクセスの混在のような処理は、技術常識的には考えられないので、ＩＮＨバー信号を使用しない構成を採るのも好適である。すなわち、ＮＯＲゲートＧ１やＮＯＲゲートＧ２にＩＮＨバー信号を供給しない構成を採ることで、バッファレジスタＢＦＡｉを経由する受信バッファＲＶＢＵＦｉからの自由なＲｅａｄアクセスと、バッファレジスタＢＦＡｉを経由する送信バッファＴＲＢＵＦｉへの自由なＷｒｉｔｅアクセスを許可するのも好適である。
＜ＢポートのＣｈＢについて＞

以上、Ａポートについて説明したが、ＢポートＣｈＢにも、ポートＣｈＡ１～ＣｈＡｎと同様に、１バイト長のバッファレジスタＢＦＢと、１６バイト長の送信バッファＴＲＢＵＦ１～ＴＲＢＵＦ１６が設けられている（図８参照）。そして、バッファレジスタＢＦＢへのＷｒｉｔｅアクセスに基づいて、転記制御回路ＴＲＮＢが機能して、書込みデータが送信バッファＴＲＢＵＦ１～ＴＲＢＵＦ１６に転記される。

また、ＢポートＣｈＢにも、動作指示レジスタＥＮＢｂと、ステイタスレジスタＳＴＳｂが設けられている。そして、ＢポートＣｈＢのシリアル送信動作は、動作指示レジスタＥＮＢｂに、所定の設定処理が実行されたことに基づいて開始される。ステイタスレジスタＳＴＳｂには、ＢポートＣｈＢについて、順次シリアル送信されるべき送信データの蓄積状態や、その後、シリアル送信を開始したことなどが特定される。なお、Ｂポートは１チャンネルであり、その動作は、シリアル送信動作に特化されているので、Ａポートにおける受信バッファや、選択回路や、転記制御回路ＴＲＮＢの第２回路に対応する回路は存在しない。
＜ワンチップマイコンＭＣの制御対象となる回路＞

以上、図６～図８に基づいて、ＳＰＩについて説明したので、図４（ａ）に戻って、主制御部２１のワンチップマイコンＭＣの制御対象となる回路について説明する。先に説明した通り、ＡポートＣｈＡ１～ＣｈＡｎは、各一本のクロックラインＣＫａと、送信ラインＴＸａと、受信ラインＲＸａとを共用しているので、ＡポートＣｈＡ１～ＣｈＡ４に関し、クロックラインＣＫａと、送信ラインＴＸａと、受信ラインＲＸａとを通断可能に４個のバスバッファＢＦ１～ＢＦ４が配置されている。

各バスバッファＢＦ１～ＢＦ４は、３状態バッファであって、ＡポートＣｈＡ１～ＣｈＡ４から出力される動作中信号ＥＮ１～ＥＮ４に基づいて、信号伝送状態となるよう構成されている。なお、バスバッファＢＦ１～ＢＦ４は、必ずしも、必須ではなく、これを省略することができるが、不要な伝送クロックＣＫＡの巡回がノイズ源となることを回避するため、本実施例では、バスバッファＢＦ１～ＢＦ４を配置して、必要な経路に、必要なクロックラインＣＫａだけが伝送されるよう構成している。

以下、ＡポートＣｈＡ１～ＣｈＡｎに関連して説明すると、図４（ａ）に示す通り、ＳＰＩ＿ＡポートのＣｈＡ１は、防犯センサなどのデータを受けてシリアル信号を出力するＰＳ変換回路ＰＳ１・・・ＰＳ１に接続されている。そして、ＰＳ変換回路ＰＳ１・・・ＰＳ１のＬＯＡＤバー端子には、ワンチップマイコンＭＣのパラレルポートＰＯから、定期的に、取得信号ＬＯＡＤが供給されるよう構成されている。

次に、ＳＰＩ＿ＡポートのＣｈＡ２は、ダイナミック点灯されるＬＥＤランプのコモンデータ（Common Data ）をシリアル信号として受けて、これをパラレル変換するシリアル受信回路（ＳＰ変換回路ＣＶ２・・・ＣＶ２）に接続され、ＳＰＩ＿ＡポートのＣｈＡ３は、各種のシリアルデータを受けてパラレル変換するシリアル受信回路（ＳＰ変換回路ＣＶ３・・・ＣＶ３）に接続されている。

図示の通り、ＳＰ変換回路ＣＶ２・・・ＣＶ２の出力（コモンデータ）は、ＬＥＤランプに通電電流を供給するソースドライバＤＶ，ＤＶに供給されている。ソースドライバＤＶ，ＤＶのＣＬＫ端子には、ワンチップマイコンＭＣのパラレルポートＰＯからラッチ信号ＬＴ２が供給されるので（図４（ｃ）参照）、ソースドライバＤＶは、ラッチ信号ＬＴ２に同期して、ＳＰ変換回路ＣＶ２からコモンデータを受けて、ＬＥＤランプのダイナミック点灯を実現することになる。

図示例の場合、ＳＰ変換回路ＣＶ２とソースドライバＤＶが二組配置されているが、最上流位置に配置されたＳＰ変換回路ＣＶ２及びソースドライバＤＶは、普通図柄表示部Ｈ＿ＤＳと、遊技実績表示部ＲＣＤを構成するＬＥＤランプ群（２×４×８個）に、コモンデータ（COM0～COM7）を供給している（図１３（ａ）（ｂ）参照）。

一方、二段目に配置されたＳＰ変換回路ＣＶ２及びソースドライバＤＶは、特別図柄表示部Ｓ＿ＤＳを構成するＬＥＤランプ群（４×１６個）に、コモンデータ（COM0～COM7）を供給している（図１３（ｃ）参照）。

次に、ＳＰ変換回路ＣＶ３・・・ＣＶ３のＲＣＫ端子には、ワンチップマイコンＭＣのパラレルポートＰＯからラッチ信号ＬＴ３が供給されるよう構成されている（図４（ｄ）参照）。そして、ＳＰ変換回路ＣＶ３は、このラッチ信号ＬＴ３に基づいて、シリアル送信されたシリアルデータをパラレルデータとして出力する。なお、このパラレルデータには、モータ駆動データと、制御コマンドＣＭＤの１バイトデータと、ソレノイド信号と、ストローブ信号ＳＴＢとが含まれている。

一方、ＳＰＩ＿ＡポートのＣｈＡ４は、主制御部２１から情報端子基板３８へのシリアル伝送路を構成しており、情報端子基板３８に搭載されたシリアル受信回路（ドライバ付きＳＰ変換回路ＣＶＤ）に遊技情報ＩＮＦを伝送している（図１７参照）。なお、図１７に示す通り、ドライバ付きＳＰ変換回路ＣＶＤは、フォトカプラＰＨを経由して、ホールコンピュータＨＣのリレーＲＬＹを駆動している。

一方、ＳＰＩのＢポートは、ダイナミック点灯されるＬＥＤランプのセグメントデータ（Segment Data）をシリアル信号として受けてパラレル変換するドライバ付きＳＰ変換回路ＣＶＤ・・・ＣＶＤに接続されている。このセグメントデータは、ＳＰ変換回路ＣＶ２から出力されるコモンデータ（Common Data ）に対応するもので、ＳＰ変換回路ＣＶＤと、ＳＰ変換回路ＣＶ２及びソースドライバＤＶとが協働して、ＬＥＤランプのダイナミック点灯動作を実現している。

ここで、ダイナミック点灯されるＬＥＤランプには、特別図柄表示部（ドットマトリクス）Ｓａ＿ＤＰ，Ｓｂ＿ＤＰや、遊技実績表示部（７セグメントＬＥＤ）ＲＣＤや、普通図柄表示部Ｈ＿ＤＰ（ドットマトリクス）を構成するＬＥＤランプを含んでいる。図４に示す通り、最上流のＳＰ変換回路ＣＶＤは、遊技実績表示部ＲＣＤと、普通図柄表示部Ｈ＿ＤＰを構成するＬＥＤランプに２バイト長のセグメントデータ（SG0 ～SG15）を出力し（図１３（ａ）（ｂ）参照）、二段目のＳＰ変換回路ＣＶＤは、特別図柄表示部Ｓａ＿ＤＰ，Ｓｂ＿ＤＰを構成するＬＥＤランプに２バイト長のセグメントデータ（SG0 ～SG15）を出力している（図１３（ｃ）参照）。

なお、コモンデータ（Common Data ）は、ＬＥＤランプのチラツキを防止するため、例えば、４ｍＳ毎に更新されて出力されるのに対して、セグメントデータ（Segment Data）は、各表示部Ｓ＿ＤＰ，ＲＣＤ，Ｈ＿ＤＰの用途に応じて、十分に長い制御周期（例えば１２８ｍＳ）で更新される。但し、ノイズ重畳による誤表示を防止するため、セグメントデータについても、出力周期は４ｍＳであり、更新されていない同一データが繰り返し出力される。

以上の通り、主制御部には、ＳＰＩ＿Ａポートから伝送クロックＣＫＡ，ＣＫＢを受ける各種のＳＰ変換回路ＣＶ２，ＣＶ３、ＣＶＤが搭載されるが、全ての回路は、電源リセット回路が出力する電源リセット信号ＲＥＳＥＴによって電源リセットされる。この点は、情報端子基板３８に搭載されたＳＰ変換回路ＣＶＤについても同様である。
＜ＳＰＩ＿ＡポートのＣｈＡ１と中継機器ＰＳ１の接続関係＞

図９は、ＳＰＩのＣｈＡ１が、シフトレジスタを内蔵する中継機器からセンサ信号やスイッチ信号をシリアル受信する回路構成を図示したものである。ここで、中継機器は、主制御基板２１に搭載される場合と、主制御基板２１以外に搭載される場合があるが、以下に説明する実際例では、全ての中継機器は、主制御基板２１に搭載されており、中継機器は、具体的には、例えば４個のＰＳ変換回路ＰＳ１を意味する。

４個のＰＳ変換回路ＰＳ１は、例えば、（１）払出制御基板２５から主制御基板２１に伝送されたパラレル信号と、（２）各種の防犯センサのセンサ信号と、（３）遊技球の監視スイッチのスイッチ信号と、（４）普通入賞口１７やゲート１８からのスイッチ信号とを含んだ全２８ビットのパラレル信号を受けている。なお、最大４×８ビットのパラレル信号を取得可能であるが、２８ビットだけ活用している。

図９の上部に示す通り、各ＰＳ変換回路ＰＳ１は、８ビット長のシフトレジスタを構成する８個のＤ型フリップフロップで構成されている。Ｄ型フリップフロップには、スイッチ信号などを受けるＰＤ端子と、ワンチップマイコンＭＣのパラレルポートＰＯからＬＯＡＤパルスを受けるＬＤ端子と、ワンチップマイコンＭＣのＳＰＩ（ＣｈＡ１）から伝送クロックを受けるＣＫ端子とが設けられている。

ワンチップマイコンのＣＰＵの制御動作は、図４（ｂ）に示す通りであり、（動作ｂ１）ＣＰＵは、先ず、パラレルポートＰＯから、ＬＯＡＤパルスを出力する。このＬＯＡＤパルスは、全てのＤ型フリップフロップのＬＤ端子に供給されるので、ＰＤ端子に受けているスイッチ信号その他がＱ端子に出力される。

（動作ｂ２）次に、２８ビットを超える最小のバイト単位である４バイトのダミーデータを、バッファレジスタＢＦＡ１に書込む。先に説明した通り、ＣＰＵが４回のＷｒｉｔｅアクセスを実行すると、転記制御回路ＴＲＮ１ｗの動作に基づき、送信バッファＴＲＢＵＦ１～ＴＲＢＵＦ４に４バイト長のダミーデータが転記される。

（動作ｂ３）そこで、次に、ＣＰＵは、動作指示レジスタＥＮＢａ１に、動作開始指示を書込むことになる。なお、動作ｂ３の書込み処理に先行する動作ｂ１と動作ｂ２の処理は、その処理手順は、この逆でもよい。何れにしても、動作ｂ３の書込み動作に対応して、全ての選択回路ＣＴＬｒ、ＣＴＬｔ、ＣＴＬｃが機能して、受信データラインＲＸａと、送信データラインＴＸａと、クロックラインＣＫａが、ＳＰＩのＣｈＡ１に接続状態となる。

また、動作ｂ３の書込み動作に対応して、開始指令ＳＴＡＲＴ１が立上り、その立上りエッジに同期して、送信バッファＴＲＢＵＦ１～ＴＲＢＵＦ４の４バイト長のダミーデータが、送受信回路ＣＩＲ１のシフトレジスタ（先頭の３２ビット）に転送される。また、開始指令ＳＴＡＲＴ１の立上りエッジに同期して、動作中信号ＥＮ１がアクティブレベルに変化し、これより適宜に遅れて、動作制御回路ＡＣＴ１から伝送クロックＳＣＫ１の出力が開始される。

したがって、その後は、ＣＰＵによる４回のＷｒｉｔｅアクセスに対応して、４×８個の伝送クロックＳＣＫ１が出力され、４バイトのダミーデータＴＸＡがシリアル出力されることになる。但し、回路接続上、このダミーデータＴＸＡは、何処にも伝送されることはない。

そして、４×８個の伝送クロックに対応して、４個のＰＳ変換回路ＰＳ１～ＰＳ１からは、３２ビットのデータが受信データラインＲＸａに出力され、この３２ビットは、送受信回路ＣＩＲ１を構成する末尾側の３２ビットのシフトレジスタに伝送される。

（動作ｂ４）そこで、ＣＰＵは、ＣｈＡ１に関するステイタスレジスタＳＴＳａ１を繰り返し参照して、シリアル送信処理の完了を待つ。なお、シリアル送信処理の完了は、４個のＰＳ変換回路ＰＳ１から、送受信回路ＣＩＲ１のシフトレジスタへの３２ビット長のデータ転送に他ならない。なお、本実施例の場合、シフトレジスタが取得した３２ビットの受信データは、その後ＣＰＵが取得すべきセンサ信号などの２８ビットと、取得不要な４ビットとで構成されている。

（動作ｂ５）シリアル送信処理（シリアル受信処理）の完了を確認したＣＰＵは、バッファレジスタＢＦＡ１を４回Ｒｅａｄアクセスして、シフトレジスタが取得した３２ビットの受信データを適宜な作業領域に取得する。

（動作ｂ６）そして、必要な２８ビットデータに基づいて、適宜な処理を実行する。例えば、払出制御基板２５から受けたステイタス信号ＣＯＮや、各種の防犯センサのセンサ信号に基づいて、異常判定処理や異常報知処理を開始する。

また、主制御部に接続される監視スイッチのスイッチ信号に基づいて遊技球の投入個数（アウト個数Insert）を計数すると共に、各入賞口のスイッチ信号に基づいて遊技球の賞球個数（セーフ個数Paid）を計数し、所定タイミングで、通常遊技状態におけるベース値たる賞球比率（＝セーフ数Paid／アウト数Insert）を計算して遊技実績を更新する。

その他、普通入賞口１７に遊技球が通過したことを把握した場合には、払出制御基板２５に適宜な賞球コマンドＳＹＯをシリアル送信する。賞球コマンドＳＹＯのシリアル送信には、（１）第１シリアルポートＵＡＲＴが使用されること、（２）その伝送方式に特徴があることは、図２（ｂ）に関して説明した通りである。また、ゲート１８を遊技球が通過したことを把握した場合には、普通抽選用の乱数値を取得して普通抽選処理を実行する。
＜ＳＰＩ＿ＡポートのＣｈＡ２と中継機器ＣＶ２の接続関係＞

続いて、ＡポートのＣｈＡ２と、中継機器ＣＶ２との接続関係と、ＬＥＤランプのコモンデータ（Common Data ）の送信動作について説明する。図１０（ａ）は、図１０（ｂ）に示す内部構成を有する中継機器（カスケード接続された２個のＳＰ変換回路ＣＶ２）と、ＡポートのＣｈＡ２とが、バスバッファＢＦ２を介して接続されることを示している。

先に説明した通り、バスバッファＢＦ２は、ＡポートのＣｈＡ２からＬレベルの動作中信号ＥＮ２を受ける場合に限り、アクティブになるので、ＳＰ変換回路ＣＶ２は、ＣｈＡ２がシリアル送受信動作を実行している場合に限り、伝送クロックＣＫＡや送信データＴＸＡを受けることになる。

図１０（ｂ）に示す通り、ＳＰ変換回路ＣＶ２は、Ｒ端子を有する８個のＤ型フリップフロップで構成された第１ＦＦ回路を有しており、ＳＣＬＲバー信号がＬレベルになると、８個のＤ型フリップフロップのＱ端子（Ｑ出力）がクリア状態（Ｌレベル）となるよう構成されている。

また、８個のＤ型フリップフロップは、各々のＳＣＫ端子に受ける伝送クロックＣＫＡが変化すると、その立上りエッジで、Ｄ端子のデータを読込み、Ｑ端子に出力するよう構成されている。図示の通り、最上流のＤ型フリップフロップのＤ端子には、ＣｈＡ２が出力するシリアルデータＴＸＡが供給される。したがって、第１ＦＦ回路（８個のＤ型フリップフロップ）は、伝送クロックＣＫＡの立上りエッジでシフト動作を実行して、シリアルデータＴＸＡを読込むことになる。

また、ＳＰ変換回路ＣＶ２は、８個のＤ型フリップフロップで構成された第２ＦＦ回路を有して構成され、この第２ＦＦ回路は、ＲＣＫ信号（ラッチクロック）の立上りエッジで、第１ＦＦ回路の８ビット出力を取込むよう構成されている。第２ＦＦ回路が取得した８ビットデータは、論理反転状態でＤ型フリップフロップのＱバー端子に出力され、Ｇバー信号がＬレベルであることを条件に機能する反転ゲート回路を経由することで、ＳＰ変換回路ＣＶ２の８ビット出力（ＱＡ～ＱＨ）となる。

図１０（ａ）に示す通り、このＳＰ変換回路ＣＶ２では、Ｇバー信号がＬレベルに固定され、また、ＲＣＫ信号（ラッチクロック）は、シフトクロックＳＣＫの論理反転状態となるよう回路接続されている。また、最上流の第１Ｆ／Ｆ回路のＤ端子には、ＣｈＡ２のシリアル送信データＴＸＡが供給され、第１ＦＦ回路の全てのＳＣＫ端子には、ＣｈＡ２の伝送クロックＣＫＡが供給されるよう接続されている。

そのため、ＳＰＩ＿ＣｈＡ２のシリアル送受信動作に対応して、シリアル送信データＴＸＡが、伝送クロックＣＫＡの立上りエッジで第１ＦＦ回路に読込まれ、読込まれたデータが、伝送クロックＣＫＡの立下りエッジで、第２ＦＦ回路に取得されることになる。そして、Ｇバー信号が固定的にＬレベルであることから、第２ＦＦ回路に取得されたデータは、そのまま出力されることになる。

先に説明した通り、出力されるデータは、ＬＥＤランプのコモンデータであり、このコモンデータは、ラッチ付きのソースドライバＤＶに供給されている（図４（ａ）参照）。なお、特に限定されないが、この実施例では、コモンデータを１６ビット長としている。

図１２は、ＳＰ変換回路ＣＶ２と、ラッチ付きのソースドライバＤＶとの接続関係を示している。ソースドライバＤＶは、ＳＰ変換回路ＣＶ２の８ビット出力ＱＡ～ＱＨを、Ｄ端子に受ける８個のＤ型フリップフロップで構成された第３ＦＦ回路と、第３ＦＦ回路の８ビットＱ出力に基づいてＯＮ動作して、発光ダイオードに発光駆動電流を供給する８個のＬＥＤドライバとを有して構成されている。

第３ＦＦ回路を構成する８個のＤ型フリップフロップには、各々、Ｒ端子とＱ端子とが設けられており、Ｒ端子がＬレベルであると、Ｑ端子は、ＨｉＺ状態になるよう構成されている。一方、Ｒ端子がＨレベルであれば、ＣＫ端子に受けるラッチパルスＬＴ２の立上りエッジで、各Ｄ端子のデータが読込まれ、Ｑ端子に出力されるよう構成されている。

図示の通り、Ｒ端子には、電源リセット信号ＲＥＳＥＴが供給されている。そのため、第３ＦＦ回路を構成する８個のＤ型フリップフロップは、電源リセット信号ＲＥＳＥＴがＬレベルとなる電源投入時だけ非動作状態（Ｑ端子がＨｉＺ状態）となり、その後は、ラッチパルスＬＴ２に同期してＤ端子のデータを読込み、Ｑ端子に出力するＤ型フリップフロップとして機能する。

図示の通り、８個のＬＥＤドライバは、第３ＦＦ回路の８ビット出力を受けるＰ型のＭＯＳトランジスタで構成されている。各ＭＯＳトランジスタは、Ｐ型であるので、第３ＦＦ回路を構成するＤ型フリップフロップの出力がＬレベルである場合にＯＮ動作して、矢印で示す経路の発光駆動電流が流れることになる。

本実施例の場合、ＳＰ変換回路ＣＶ２から出力される８ビットデータ（ＱＡ～ＱＨ）は、普通図柄表示部Ｈ＿ＤＳと遊技実績表示部ＲＣＤを構成する８×８個のＬＥＤランプについて、ダイナミック点灯動作を実現するコモンデータ（COM0～COM7）であり、COM0～COM3の何れか一つ、また、COM4～COM7の何れか一つが択一的にＬレベルとなり、他は、Ｈレベルとなる。図示例では、Ｄ１入力（COM0）と、Ｄ５入力（COM4）がＬレベルであり、ソースドライバＤＶのＹ１端子とＹ５端子に接続されたＬＥＤランプが、発光可能な動作タイミングとなる。その後は、COM1とCOM5、COM2とCOM6、COM3とCOM7が順番に選択的にＬレベルに変化する。

なお、Ｄ型フリップフロップのＣＫ端子に受けるラッチパルスＬＴ２の立上りエッジで、Ｑ端子に読込まれたデータは、次の立上りエッジまで維持される。そのため、ＯＮ状態やＯＦＦ状態のＭＯＳトランジスタの動作状態は、ラッチパルスＬＴ２の次回の立上りエッジまで維持されることになり、この動作が、ラッチ付きのソースドライバＤＶにおけるラッチ機能を実現している。

この意味において、ラッチパルスＬＴ２の出力周期τは、コモンデータ（COM0～COM7）の切換え周期となり、出力周期τ毎にActiveラインが切換ることでダイナミック点灯される各ＬＥＤの点灯周期は、τ×８ということになる。後述するように、この実施例では、ラッチパルスＬＴ２の出力周期τを４ｍＳにしている。

図１２に示す通り、ラッチ付きソースドライバＤＶの出力端子Ｙ１～Ｙ４は、普通図柄表示部Ｈ＿ＤＳを構成する４×８個のＬＥＤランプのアノード端子に、電流制限抵抗を介して接続されている。また、ソースドライバＤＶの出力端子Ｙ５～Ｙ８は、遊技実績表示部ＲＣＤを構成する４×８個のＬＥＤランプのアノード端子に、電流制限抵抗を介して接続されている。

一方、普通図柄表示部Ｈ＿ＤＳと遊技実績表示部ＲＣＤを構成する８×８個のＬＥＤランプのカソード端子には、ドライバ付きＳＰ変換回路ＣＶＤが出力するセグメントデータ（SG0 ～SG15）が供給されている。したがって、例えば、コモンデータのうち、ソースドライバＤＶのＹ１端子から出力されるCOM0がＬレベルの動作タイミングでは、普通図柄表示部Ｈ＿ＤＳを構成する８個のＬＥＤランプが、ドライバ付きＳＰ変換回路ＣＶＤが出力するセグメントデータ（SG0 ～SG7 ）のＨ／Ｌレベルに基づいて、消灯状態又は点灯状態に駆動されることなる。

一方、例えば、コモンデータのうち、ソースドライバＤＶのＹ８端子から出力されるCOM7が、Ｌレベルの動作タイミングでは、遊技実績表示部ＲＣＤを構成する８個のＬＥＤランプが、ドライバ付きＳＰ変換回路ＣＶＤが出力するセグメントデータ（SG8 ～SG15）のＨ／Ｌレベルに基づいて、消灯状態又は点灯状態に駆動されることなる。

図１３（ａ）と図１３（ｂ）は、遊技実績表示部ＲＣＤと普通図柄表示部Ｈ＿ＤＳの内部構成を図示したものである。図１３（ａ）に示す遊技実績表示部ＲＣＤは、４桁の記号又は数値で、遊技実績を表示しており、７セグメントＬＥＤの各セグメントは、ソースドライバＤＶに供給されるコモンデータ（COM0～COM3）と、ドライバ付きＳＰ変換回路ＣＶＤが出力するセグメントデータ（SG8 ～SG15）に基づいて、点灯／消灯している。

また、図１３（ｂ）に示す普通図柄表示部Ｈ＿ＤＳを構成する各ＬＥＤランプは、ソースドライバＤＶに供給されるコモンデータ（COM4～COM7）と、ドライバ付きＳＰ変換回路ＣＶＤが出力するセグメントデータ（SG0 ～SG7 ）に基づいて、点灯／消灯している。

次に、図１３（ｃ）は、特別図柄表示部Ｓ＿ＤＳの内部構成を図示したものである。図４（ａ）に示す通り、ＡポートのＣｈＡ２には、２個のＳＰ変換回路ＣＶ２が接続され、パラレルポートＰＯは、２個のソースドライバＤＶにラッチパルスＬＴ２を供給しているところ、特別図柄表示部Ｓ＿ＤＳは、２個目のＳＰ変換回路ＣＶ２と、２個目のソースドライバを経由して、コモンデータ（COM0～COM15 ）を受けている。

一方、セグメントデータ（SEG0～SEG15 ）は、ＡポートのＣｈＡ４からドライバ付きＳＰ変換回路ＣＶＤにシリアル伝送されて、パラレル変換されて出力されているが、この詳細については、ＳＰＩのＢポートに関して後述する。

以上の回路構成を踏まえてＳＰＩのＣｈＡ２の説明を続けると、ワンチップマイコンのＣＰＵの制御動作は、図４（ｃ）に示す通りである。（動作ｃ１）先ず、ＣＰＵは、１６ビット長のコモンデータ（COM0～COM15 ）に関し、これを１バイト毎にバッファレジスタＢＦＡ２に書込む。すると転記制御回路ＴＲＮ２ｗの動作に基づき、ＣｈＡ２の送信バッファＴＲＢＵＦ１～ＴＲＢＵＦ２に２バイト長のコモンデータ（COM0～COM15 ）が転記される。なお、コモンデータのデータビット長が８の倍数でない場合には、ダミーデータを付加したコモンデータを、バッファレジスタＢＦＡ２に書込む必要がある。

（動作ｃ２）次に、ＣＰＵは、動作指示レジスタＥＮＢａ２に、動作開始指示を書込むことになる。すると、全ての選択回路ＣＴＬｒ、ＣＴＬｔ、ＣＴＬｃが機能して、受信データラインＲＸａと、送信データラインＴＸａと、クロックラインＣＫａが、ＳＰＩのＣｈＡ２に接続状態となる。

また、動作ｃ２の書込み動作に対応して、開始指令ＳＴＡＲＴ２が立上り、その立上りエッジに同期して、ＣｈＡ２の送信バッファＴＲＢＵＦ１～ＴＲＢＵＦ２の２バイト長のコモンデータ（COM0～COM15 ）が、ＣｈＡ２の送受信回路ＣＩＲ２のシフトレジスタ（先頭の１６ビット）に転送される。また、開始指令ＳＴＡＲＴ２の立上りエッジに同期して、動作中信号ＥＮ２がアクティブレベルに変化し、このタイミングから適宜に遅れて、動作制御回路ＡＣＴ２から伝送クロックＳＣＫ２の出力が開始される。

したがって、その後は、ＣＰＵによる２回のＷｒｉｔｅアクセスに対応して、２×８個の伝送クロックＳＣＫ２が出力され、２バイト長のコモンデータ（COM0～COM15 ）が送信データＴＸＡとしてシリアル出力されることになる。

（動作ｃ３）そこで、ＣＰＵは、ＣｈＡ２に関するステイタスレジスタＳＴＳａ２を繰り返し参照して、シリアル送信処理の完了を待つ。（動作ｃ４）次に、シリアル送信処理の完了を確認したＣＰＵは、パラレルポートＰＯからラッチパルスＬＴ２を出力する。

図４（ａ）や図１２に示す通り、ラッチパルスＬＴ２は、ソースドライバＤＶのＣＬＫ端子に供給されており、ＳＰ変換回路ＣＶ２の８ビット出力（ＱＡ～ＱＨのコモンデータCOM0～COM15 ）が、ソースドライバＤＶの第３ＦＦ回路に読込まれる。図４（ａ）に示す通り、ＳＰＩ＿ＣｈＡ２には、２個のＳＰ変換回路ＣＶ２，ＣＶ２が配置され、各ＳＰ変換回路ＣＶ２に対応して２個のソースドライバＤＶ，ＤＶが配置されている。

したがって、ＳＰＩ＿ＣｈＡ２からシリアル送信された１６ビット長のコモンデータ（COM0～COM15 ）は、ラッチパルスＬＴ２の立上りエッジで、第３ＦＦ回路に取得され、ＬＥＤドライバに供給されることになる。先に説明した通り、ラッチパルスＬＴ２の立上りエッジ後は、第３ＦＦ回路のＱ出力が維持されるので、次回のラッチパルスＬＴ２を受けるまで、ＬＥＤドライバは、ＯＮ動作又はＯＦＦ動作を継続することになる。
＜ＳＰＩ＿ＡポートのＣｈＡ３と中継機器ＣＶ３の接続関係＞

続いて、図１１（ａ）に基づいて、ＡポートのＣｈＡ３と、中継機器ＣＶ３との接続関係について説明する。本実施例の場合、中継機器ＣＶ３は、図１０（ｂ）に示す内部構成を有するＳＰ変換回路ＣＶ３であり、カスケード接続された複数のＳＰ変換回路ＣＶ３・・・が、バスバッファＢＦ３を介して、ＳＰＩ＿ＣｈＡ３に接続されている。

先に説明した通り、バスバッファＢＦ３は、ＡポートのＣｈＡ３からＬレベルの動作中信号ＥＮ３を受ける場合に限り、アクティブになるので、ＳＰ変換回路ＣＶ３は、ＣｈＡ３がシリアル送受信動作を実行している場合に限り、伝送クロックＣＫＡや送信データＴＸＡを受けることになる。

図１１（ａ）に示す通り、伝送クロックＣＫＡは、全てのＳＰ変換回路ＣＶ３のＳＣＫ端子に共通的に供給され、送信データＴＸＡは、最上流のＳＰ変換回路のＳＩ端子に供給されている。また、全てのＳＰ変換回路ＣＶ３のＲＣＫ端子には、適宜なタイミングで、パラレルポートＰＯが出力するラッチクロックＬＴ３が共通的に供給される。

なお、電源投入時、ＳＰ変換回路ＣＶ３のＳＣＬＲバー端子に、電源リセット信号ＲＥＳＥＴが供給されることで、ＳＰ変換回路ＣＶ３の第１ＦＦ回路のＱ出力はＬレベルとなる。

特に限定されないが、ＳＰＩ＿ＣｈＡ３から最上流のＳＰ変換回路ＣＶ３のＳＩ端子に送信される送信データＴＸＡには、（１）制御コマンドＣＭＤの１バイトデータ、（２）制御コマンドＣＭＤを取得させるためのストローブ信号ＳＴＢ、（３）ソレノイドを駆動させるためのソレノイド駆動データ、及び、（４）演出ステージ１４の一部を回転させるためのモータ駆動データ、が含まれている。

そして、この構成に関連して、ＳＰ変換回路ＣＶ３には、モータドライバやソレノイド駆動回路が接続されている。また、制御コマンドやストローブ信号は、適宜な中継回路を通して、演出制御基板２３の複合チップ５０に伝送される。

以上の回路構成を踏まえてＳＰＩのＣｈＡ３の説明を続ける。ワンチップマイコンのＣＰＵの制御動作は、図４（ｄ）に示す通りであり、制御動作内容は、ＳＰＩのＣｈＡ２の場合と実質的に同じである。

（動作ｄ１）先ず、ＣＰＵは、送信データＴＸＡにダミーデータを付加した複数ビット長について、これを１バイト毎にバッファレジスタＢＦＡ３に書込むことで、ＣｈＡ３の送信バッファＴＲＢＵＦ１～ＴＲＢＵＦｘに送信データＴＸＡを設定する。

（動作ｄ２）次に、ＣＰＵは、動作指示レジスタＥＮＢａ３に、動作開始指示を書込むことで、全ての選択回路ＣＴＬｒ、ＣＴＬｔ、ＣＴＬｃを機能させ、受信データラインＲＸａと、送信データラインＴＸａと、クロックラインＣＫａを、ＳＰＩのＣｈＡ３に接続させる。

また、動作ｄ３の書込み動作に対応して、開始指令ＳＴＡＲＴ３が立上り、その立上りエッジに同期して、ＣｈＡ３の送信バッファＴＲＢＵＦ１～ＴＲＢＵＦｘの送信データが、ＣｈＡ３の送受信回路ＣＩＲ３に転送され、また、動作中信号ＥＮ３がアクティブレベルに変化する。そして、このタイミングから適宜に遅れて、動作制御回路ＡＣＴ３から伝送クロックＳＣＫ３の出力が開始される。

したがって、その後は、ＣＰＵによるｘ回のＷｒｉｔｅアクセスに対応して、ｘ×８個の伝送クロックＳＣＫ３が出力され、ｘバイト長が送信データＴＸＡとしてシリアル出力されることになる。

（動作ｄ３）そこで、ＣＰＵは、ＣｈＡ３に関するステイタスレジスタＳＴＳａ３を繰り返し参照して、シリアル送信処理の完了を待つ。（動作ｄ４）次に、シリアル送信処理の完了を確認したＣＰＵは、パラレルポートＰＯからラッチパルスＬＴ３を出力する。

図１１に示す通り、ラッチパルスＬＴ３は、全てのＳＰ変換回路ＣＶ３のＲＣＫ端子に供給されており、ラッチパルスＬＴ３の立上りエッジに同期して、ＳＰ変換回路ＣＶ３の第１ＦＦ回路に読込み済みの送信データ（ｘバイト長が送信データ）が、ＳＰ変換回路ＣＶ３の第２ＦＦ回路に転送され、転送データが、そのまま出力されることになる。

先に説明した通り、ラッチパルスＬＴ３の立上りエッジの後、第２ＦＦ回路は、その出力を維持するので、次回のラッチパルスＬＴ３が立上るまで、ＳＰ変換回路ＣＶ３が出力する（１）制御コマンドＣＭＤ、（２）ストローブ信号ＳＴＢ、（３）ソレノイド駆動データ、及び、（４）モータ駆動データは、各８ビットの論理レベルを維持することになる。

後述するように、ラッチパルスＬＴ３の送信周期τは、４ｍＳであるが、制御コマンドＣＭＤとストローブ信号ＳＴＢについては、所定時間（例えば、ラッチパルスの送信回数１０回程度の期間）は、全ビットの論理レベルを変更することなく、繰り返し再送信することにしている。

このように、特に、（１）制御コマンドＣＭＤや（２）ストローブ信号ＳＴＢについては、所定時間、そのレベルを維持する必要がある。そこで、シリアル送信される送信データ毎に、更新周期を変えるのも好適である。図１１（ｂ）は、このような構成を例示したものであり、ＳＰ変換回路ＣＶ３・・・ＣＶ３毎に、データ更新周期を規定するべく、各々に固有のラッチパルスＣＳ１～ＣＳｎを供給している。

例えば、制御コマンドＣＭＤについて、新規の制御コマンドＣＭＤをシリアル伝送した場合に限り、ラッチパルスＣＳ１を供給する。図１１（ｂ）の構成によれば、一旦、ＳＰ変換回路ＣＶ３の第２ＦＦ回路に設定された制御コマンドＣＭＤは、別の次の制御コマンドＣＭＤがシリアル伝送されるまで、変化しないので好適である。なお、図１１（ｂ）には、ｎ個のラッチパルスＣＳ１～ＣＳｎが記載されているが、実際には、ＣＳ２～ＣＳｎの全部又は一部は、共通化される。
＜ＳＰＩ＿ＡポートのＣｈＡ４と中継機器ＣＶ４の接続関係＞

続いて、ＡポートのＣｈＡ４と、中継機器ＣＶＤとの接続関係について説明する。本実施例の場合、中継機器ＣＶＤは、情報端子基板３８に配置されたドライバ付きＳＰ変換回路ＣＶＤである。図１７は、情報端子基板３８の回路構成を図示したものであり、主制御部のＳＰＩ＿ＡポートのＣｈＡ４からＮ（＝１２）ビット長の遊技情報ＩＮＦを受けて、ホールコンピュータＨＣに転送している。

図１７に示す通り、ＳＰ変換回路ＣＶＤの出力端子は、Ｎ（＝１２）個のフォトカプラＰＨのフォトダイオードに接続されており、パラレル変換された遊技情報ＩＮＦのレベルに応じて、フォトダイオードが点灯駆動されるよう構成されている。

そして、フォトカプラＰＨを経由したＮビットの遊技情報ＩＮＦは、Ｎ個のリレー回路ＲＬＹを経由してホールコンピュータＨＣに伝送される。リレー回路ＲＬＹは、特に限定されないが、図１７に示す実施例では、ＯＮ動作に要する時間が３ｍＳ程度、ＯＦＦ復帰に要する時間が１ｍＳ程度になっている。したがって、高周波ノイズなど、３ｍＳより十分に短時間（例えば１ｍＳ以下）のＯＮ電流では、リレー回路ＲＬＹがＯＮ動作するおそれがない。

上記のリレー回路ＲＬＹを駆動する遊技情報ＩＮＦには、（ａ）前回の賞球信号の送信後、賞球数が１０個に達したことを示す賞球信号、（ｂ）ガラス扉６などが開放されたことを示すドア開放信号ＤＯＲ、（ｃ）図柄始動口１５ａ，１５ｂへの入賞に伴う一連の変動動作の終了タイミングを示す終了信号、（ｄ）図柄始動口１５ａ，１５ｂへの入賞を示す入賞信号、（ｅ）大当り遊技中であることを示す大当り信号、（ｆ）不正遊技の可能性を示す異常信号（セキュリティ情報）、（ｇ）その他、遊技者の利益に関する利益信号、が含まれている。

ここで、（ａ）賞球信号、（ｃ）終了信号、及び（ｄ）入賞信号は、何れも時間幅１００ｍｓ程度に成形されて出力される。その他、何れの遊技情報ＩＮＦも、そのＯＮ継続時間が１００ｍＳを下回ることがないよう構成されており、リレー回路ＲＬＹをＯＮ動作させるに十分な時間を有している。特に、（ｆ）異常信号については、防犯上の重要性に鑑み、ＯＮ継続時間が３０秒を下回らないよう構成されている。

以上の回路構成を踏まえてＳＰＩのＣｈＡ４の説明を続ける。ワンチップマイコンのＣＰＵの制御動作は、図４（ｅ）に示す通りである。

（動作ｅ１）先ず、ＣＰＵは、送信データＴＸＡにダミーデータを付加した複数ビット長について、これを１バイト毎にバッファレジスタＢＦＡ３に書込むことで、ＣｈＡ３の送信バッファＴＲＢＵＦ１～ＴＲＢＵＦｘに送信データＴＸＡを設定する。先に説明した通り、実施例の場合、遊技情報ＩＮＦは１２ビット長であるので、送信データＴＸＡは、ダミーデータ４ビットを加えた１６ビットである。

（動作ｅ２）次に、ＣＰＵは、動作指示レジスタＥＮＢａ４に、動作開始指示を書込むことで、全ての選択回路ＣＴＬｒ、ＣＴＬｔ、ＣＴＬｃを機能させ、受信データラインＲＸａと、送信データラインＴＸａと、クロックラインＣＫａを、ＳＰＩのＣｈＡ４に接続させる。

また、動作ｅ２の書込み動作に対応して、開始指令ＳＴＡＲＴ４が立上り、その立上りエッジに同期して、ＣｈＡ４の送信バッファＴＲＢＵＦ１～ＴＲＢＵＦ２の送信データが、ＣｈＡ４の送受信回路ＣＩＲ４に転送され、また、動作中信号ＥＮ４がアクティブレベル（Ｌ）に変化する。そして、このタイミングから適宜に遅れて、動作制御回路ＡＣＴ４から伝送クロックＳＣＫ３の出力が開始される。

したがって、その後は、ＣＰＵによる２回のＷｒｉｔｅアクセスに対応して、１６個の伝送クロックＳＣＫ４が出力され、２バイト長が送信データＴＸＡとしてシリアル出力されることになる。その後、１６ビット長のシリアル送信動作が終わると、動作中信号ＥＮ４が非アクティブレベル（Ｈ）に戻る。

後述するように、実施例のＳＰ変換回路ＣＶＤは、動作中信号ＥＮ４が、非アクティブレベル（Ｈ）に立上ることに対応して、シリアル伝送された送信データを取得するよう構成されている。したがって、ＣＰＵは、上記した動作ｅ２の後は、ラッチ信号の出力などの制御処理を実行する必要がない。なお、図４（ｅ）に記載の通り、ＳＰ変換回路ＣＶＤが取得した送信データは、その後も、その値が維持される。
＜ＳＰＩ＿Ｂポートと中継機器ＣＶＤの接続関係＞

次に、図４（ａ）に基づいて、ＳＰＩ＿Ｂポートと、中継機器たるドライバ付きＳＰ変換回路ＣＶＤとの接続関係を説明する。先に説明し、図５に記載の通り、ＳＰＩ＿Ｂポートには、１チャンネルのシリアル送信ポートに特化されている。したがって、動作中信号ＥＮを受けるバスバッファの配置は不要である。

図４（ａ）に示す通り、ＳＰＩ＿Ｂポートには、複数のＳＰ変換回路ＣＶＤ・・・ＣＶＤがカスケード接続されており、各ＳＰ変換回路ＣＶＤは、クロックラインＣＫｂと、送信データラインＴＸｂを介して、ＳＰＩ＿Ｂポートに接続されている。また、全てのＳＰ変換回路ＣＶＤは、ＳＰＩ＿Ｂポートが出力する動作中信号ＥＮを受けており、このレベルに基づいて適宜なデータ取得動作を実現している。

図示の通り、最上流のＳＰ変換回路ＣＶＤは、ダイナミック点灯される普通図柄表示部Ｈ＿ＤＳと遊技実績表示部ＲＣＤについて、セグメントデータをシリアル受信するよう構成されている。また、次段のＳＰ変換回路ＣＶＤは、ダイナミック点灯される特別図柄表示部Ｓ＿ＤＳについて、そのセグメントデータをシリアル受信するよう構成され、その他のＳＰ変換回路ＣＶＤは、スタティック（Static）点灯されるＬＥＤランプのランプ駆動データや、モータ駆動データなどをシリアル受信するよう構成されている。

ＣＰＵの制御動作は、ＡポートＣｈＡ４の場合と同じである。すなわち、（動作ｆ１）先ず、ＣＰＵは、必要時には、送信データＴＸＢにダミーデータを付加した複数バイト（＝ｘ）長について、これを１バイト毎にバッファレジスタＢＦＢに書込むことで、ポートＢの送信バッファＴＲＢＵＦ１～ＴＲＢＵＦｘに送信データＴＸＢを設定する。

（動作ｆ２）次に、ＣＰＵは、動作指示レジスタＥＮＢｂに、動作開始指示を書込む。すると、開始指令ＳＴＡＲＴが立上り、その立上りエッジに同期して、ポートＢの送信バッファＴＲＢＵＦ１～ＴＲＢＵＦｘの送信データが、ポートＢの送受信回路ＣＩＲに転送され、また、動作中信号ＥＮがアクティブレベル（Ｌ）に変化する。

そして、このタイミングから適宜に遅れて、動作制御回路ＡＣＴから伝送クロックＣＫＢの出力が開始され、ＣＰＵによるｘ回のＷｒｉｔｅアクセスに対応して、８×ｘ個の伝送クロックＣＫＢが出力され、ｘバイト長が送信データＴＸＢとしてシリアル出力される。そして、その後、８×ｘビット長のシリアル送信動作が終わると、動作中信号ＥＮが非アクティブレベル（Ｈ）に戻るタイミングで、複数のＳＰ変換回路ＣＶＤ・・・ＣＶＤが送信データを取得して、出力データを更新する。

更新されたデータは、その後も維持されること、及び、ＣＰＵは、上記した動作ｆ２の後は、ラッチ信号の出力などの制御処理を実行する必要がないことは、上記したＳＰＩ＿ＡポートのＣｈＡ４の場合と同じである。
＜ドライバ付きＳＰ変換回路ＣＶＤ＞

続いて、ＳＰＩ＿Ｂポートや、ＳＰＩ＿ＡポートのＣｈＡ４からシリアル送信データＴＸＢ，ＴＸＡを受けるドライバ付きＳＰ変換回路ＣＶＤについて説明する。図１４は、ＳＰ変換回路ＣＶＤが、ＳＰＩ＿Ｂポートから、シリアル送信データＴＸＢとして、ダイナミック点灯用のＬＥＤセグメントデータを受ける場合を図示したものである。

また、図１５は、ＳＰ変換回路ＣＶＤが、ＳＰＩ＿ＡポートのＣｈＡ４から、シリアル送信データＴＸＡとして、遊技情報ＩＮＦを受ける場合や、ＳＰＩ＿Ｂポートから、シリアル送信データＴＸＢとして、スタティック点灯用のＬＥＤ駆動データを受ける場合を図示したものである。なお、ドライバＤＲを構成するＮＣｈＭＯＳトランジスタのドレイン端子と、電源ラインＶＢとの間には、クランプダイオードＤＰが配置されており、モータなどを駆動する場合には、ＭＯＳトランジスタのＯＦＦ遷移時に発生する逆方向起電力を適宜にクランプしている（図１６（ａ）参照）。

図１４の上部に示す通り、ドライバ付きＳＰ変換回路ＣＶＤは、８個のＤ型フリップフロップＤＦＦで構成された上流側のシフトレジスタＡと、シフトレジスタＡの取得データを受ける上流側８個の選択取得回路Ａと、８個のＤ型フリップフロップＤＦＦで構成された下流側のシフトレジスタＢと、シフトレジスタＢの取得データを受ける下流側８個の選択取得回路Ｂと、選択取得回路Ａ及び選択取得回路Ｂから受けるデータに基づいてＯＮ／ＯＦＦ動作する１６個のドライバＤＲとを中心に構成されている。

ＳＰ変換回路ＣＶＤは、ＤＩＮ端子と、ＳＣＫ端子と、ＣＳバー端子とを有しており、各々、ＳＰＩ＿Ｂポートから、シリアル送信データＴＸＢと、伝送クロックＣＫＢと、動作中信号ＥＮと、を受けている。また、ＲＥＳＥＴバー端子には、電源リセット信号が供給される。

電源リセット信号と、シリアル送信データＴＸＢと、伝送クロックＣＫＢと、動作中信号ＥＮは、各々、過電圧（サージ電圧）を吸収し、ノイズを除去する入力回路Ｆｉを経由して、内部回路に伝送されている。

図示の通り、ＡＮＤゲートＧ１１は、電源リセット信号と、ＮＯＴゲートＧ１０が出力する動作中信号ＥＮの反転信号と、を受けてクリア信号ＣＬＲを出力している。また、クロック数検出回路ＤＥＴは、クリア信号ＣＬＲを受けてクリアされた後、伝送クロックＣＫＢの個数をカウントし、８個目又はその整数倍の伝送クロックＣＫＢを受けるとＨレベルに変化するゲート開閉信号ＧＴを出力している。なお、ゲート開閉信号ＧＴは、８の整数倍以外の伝送クロックＣＫＢを受けるとＬレベルに戻る。

上流側Ａと下流側Ｂのシフトレジスタを構成するＤ型フリップフロップＤＦＦは、各々、ＣＤ端子を有しており、このＣＤ端子にＬレベルのデータを受けると、Ｑ端子がクリアされるよう構成されている。一方、ＣＤ端子がＨレベルである場合には、ＳＫ端子に受ける伝送クロックＣＫＢの立上りエッジに同期して、Ｄ端子のデータを取得してＱ端子に出力する。

下流側Ｂのシフトレジスタに続いて、最下流位置に配置されたＤ型フリップフロップＯＵＴＦＦは、そのＳＫ端子に、ＮＯＴゲートＧ１２を経由した伝送クロックＣＫＢの反転信号を受けており、伝送クロックＣＫＢの立下りエッジに同期して、シリアル送信データＴＸＢを出力している。出力されたシリアル伝送データは、カスケード接続された下流側のＳＰ変換回路ＣＶＤのＤＩＮ端子に伝送される。

全ての選択取得回路Ａ／Ｂは、各々、選択回路ＳＥＬと、Ｄ型フリップフロップで構成された取得回路ＤＦＦとで構成されており、取得回路ＤＦＦのＱ端子は、選択回路ＳＥＬのＡ０端子に接続されている。また、選択回路ＳＥＬのＡ１端子は、シフトレジスタを構成する上段のＤ型フリップフロップＤＦＦのＱ端子の出力を受けている。一方、選択回路ＳＥＬのＳ端子は、ゲート開閉信号ＧＴを受けており、選択回路ＳＥＬのＺ端子の出力は、取得回路ＤＦＦのＤ端子に供給されている。

また、取得回路ＤＦＦのＳＫ端子は、動作中信号ＥＮを受けており、動作中信号ＥＮの立上りエッジで、Ｄ端子の信号を取得してＱ端子に出力するよう構成されている。そして、取得回路ＤＦＦのＱ端子の信号は、ドライバＤＲのゲート端子に供給されることで、ドライバのＯＮ／ＯＦＦ動作を制御している。先に説明した通り、動作中信号ＥＮは、一連のシリアル送信動作の開始時にＬレベル（アクティブレベル）となり、送信動作終了後にＨレベルに戻る。

したがって、取得回路ＤＦＦは、一連のシリアル送信動作の終了時に、その時のＤ端子のデータを、新規の更新データとして、Ｑ端子に出力してドライバＤＲに伝送することになる。言い換えると、取得回路ＤＦＦは、一連のシリアル送信動作中は、取得回路ＤＦＦのＤ端子への入力データに拘らず、Ｑ出力が変化しないラッチ機能を発揮する。

図１６（ａ）は、クロック数検出回路ＤＥＴと、選択回路ＳＥＬと、取得回路ＤＦＦとの関係を図示したものである。クロック数検出回路ＤＥＴは、伝送クロックＣＫＢの立上りエッジで更新される８進カウンタＣＴと、８進カウンタＣＴの３ビットの出力を受けるＮＯＲゲートＧ１３とで、構成されている。

そして、８進カウンタＣＴは、クリア信号ＣＬＲを受けてクリアされた後、伝送クロックＣＫＢの個数を１～７とカウントし、８個目の伝送クロックＣＫＢを受けるとゼロに戻る。８進カウンタＣＴの動作は、その後も同じであり、８×Ｎ番目の伝送クロックを受けるゼロに戻る。

ＮＯＲゲートＧ１３は、８進カウンタＣＴの３ビットの出力を受けて動作するので、クリア信号ＣＬＲを受けてＨレベルのゲート開閉信号Ｇを出力し、その後、１番目から７番目までの伝送クロックＣＫＢを受けるタイミングでは、ゲート開閉信号ＧをＬレベルに維持することになる（図１６（ｂ）参照）。

そして、８番目の伝送クロックＣＫＢを受けると、８進カウンタＣＴの３ビット出力が００００となるので、ＮＯＲゲートＧ１３は、Ｈレベルのゲート開閉信号Ｇを出力する。その後の動作も同じであり、その後、９番目から１５番目までの伝送クロックＣＫＢを受けるタイミングでは、ゲート開閉信号ＧをＬレベルに維持し、１６番目の伝送クロックＣＫＢを受けて、Ｈレベルのゲート開閉信号Ｇを出力することになる。

以上の通り、クロック数検出回路ＤＥＴは、伝送クロックＣＫＢの個数が８の倍数に一致するタイミングで、Ｈレベルのゲート開閉信号Ｇを出力し、それ以外は、Ｌレベルを維持することになる。このゲート開閉信号Ｇは、シリアル伝送される一連の更新データＴＸＢを、取得回路ＤＦＦに伝送するか否か、つまり、更新データを取得するか否かを規定する制御信号として機能する。すなわち、以下に説明するように、本実施例では、ゲート開閉信号ＧＴを使用することで、伝送クロックＣＫＢの個数が８の倍数に一致するタイミングの更新データだけを取得し、その他の更新データを無視している。

以上の動作を実現する選択回路ＳＥＬについて説明を続ける。図示の通り、選択回路ＳＥＬは、Ｓ端子にゲート開閉信号ＧＴを受けると共に、Ａ１端子に、シフトレジスタを構成するＤ型フリップフロップＤＦＦのＱ出力を受けている。また、Ａ０端子には、取得回路ＤＦＦのＱ出力を受けている。

そして、選択回路ＳＥＬは、ゲート開閉信号ＧＴがＬレベルの場合にＡ０端子の信号を通過させるＡＮＤゲートＧ１４と、ゲート開閉信号ＧＴがＨレベルの場合にＡ１端子の信号を通過させるＡＮＤゲートＧ１５と、ＡＮＤゲートＧ１４，Ｇ１５の出力を受けてＺ信号を出力するＯＲゲートＧ１６とを有して構成されている。

選択回路ＳＥＬは、上記の通りに構成されているので、ＯＲゲートＧ１６が出力するＺ信号は、ゲート開閉信号ＧＴ＝Ｌの場合にはＺ信号＝Ａ０となり、一方、ゲート開閉信号ＧＴ＝Ｈの場合にはＺ信号＝Ａ１となる選択動作を実現する。先に説明した通り、クロック数検出回路ＤＥＴの８進カウンタＣＴは、伝送クロックＣＫＢの立上りエッジで更新されるので、伝送クロックＣＫＢの１個目から７個目までの間はＺ信号＝Ａ０であり、８個目の伝送クロックＣＫＢの立上りエッジから９個目の伝送クロックＣＫＢの立上りエッジまでの間だけ、Ｚ信号＝Ａ１となる（図１６（ｂ）参照）。

ここで、Ａ０端子の信号は、前回のシリアル伝送によって取得した取得済データであり、Ｚ信号＝Ａ０を維持する伝送クロックＣＫＢの１個目から７個目までの間は、取得回路ＤＦＦのＤ端子には、取得済みのデータが再入力されることになる。

一方、８個目の伝送クロックＣＫＢを受けると、Ｚ信号＝Ａ１となる。Ａ１端子の信号は、シフトレジスタを構成する上段側のＤ型フリップフロップＤＦＦのＱ出力であって、要するに、今回のシリアル伝送における取得データ（更新データ）に他ならない。そのため、この８個目の伝送クロックＣＫＢを受けたタイミングでは、取得回路ＤＦＦのＤ端子には、更新データが入力されることになる。

例えば、図１６（ｃ）に示すように、ＳＰＩ＿Ｂポートからのシリアル伝送データＴＸＢのデータ長が１バイトの場合には、８個目の伝送クロックＣＫＢの後に、動作中信号ＥＮがＨレベルに立上る。そして、動作中信号ＥＮは、全ての取得回路ＤＦＦのＳＫ端子に供給されているので、動作中信号ＥＮの立上りタイミングで、取得回路ＤＦＦのＤ端子に供給されているデータが、取得回路ＤＦＦのＱ端子に取得されることになる。

先に説明した通り、８個目の伝送クロックＣＫＢの立上りエッジで、ゲート開閉信号ＧＴは、Ｈレベルに変化し、全ての選択回路ＳＥＬにおいて、Ｚ＝Ａ１の関係が成立する。ここで、Ａ１は、新規にシリアル伝送された更新データであり、Ｚ信号は、各取得回路ＤＦＦのＤ端子に供給されているので、各取得回路ＤＦＦは、動作中信号ＥＮの立上りタイミングに同期して更新データを取得することになる。

本実施例が上記の構成を採るのは、シリアル伝送ライン（具体的には、クロックラインＣＫｂ／ＣＫａ）に重畳する可能性のあるノイズを考慮したためである。例えば、８個の伝送クロックＣＫＢを伝送したにも拘らず、ノイズによる伝送クロックが途中で混在したために、ＳＰ変換回路ＣＶＤが９個の伝送クロックＣＫＢを受けた場合を想定する。

このような場合、動作中信号ＥＮは、ＳＰ変換回路ＣＶＤが９個目の伝送クロックＣＫＢを受けた後に立上ることになる。しかし、９個目の伝送クロックＣＫＢを受けたタイミングでは、ゲート開閉信号ＧＴはＬレベルであり（図１６（ｂ）参照）、Ｚ＝Ａ０の関係が成立するので、動作中信号ＥＮの立上りタイミングに同期して取得するデータは、既に取得済みの旧データであって、新規データに更新されることはない。

以上の関係は、例えば、８個の伝送クロックＣＫＢを伝送したにも拘らず、ノイズの影響で伝送クロックが消失して、ＳＰ変換回路ＣＶＤが７個の伝送クロックＣＫＢしか受けなかった場合にも成立する。すなわち、７個目の伝送クロックＣＫＢを受けたタイミングでは、ゲート開閉信号ＧＴはＬレベルであり（図１６（ｂ）参照）、Ｚ＝Ａ０の関係が成立するので、動作中信号ＥＮの立上りタイミングに同期して取得するデータは、既に取得済みの旧データであって、新規データに更新されることはない。

以上の通り、本実施例では、伝送クロックＣＫＢが８の倍数に達したタイミングで、シリアル送信データＴＸＢを取得するよう制限することで、耐ノイズ性を高めている。なお、実施例のＳＰ変換回路ＣＶＤは、このような構成を採るので、８の倍数とならない個数の送信データを送信することはできない。但し、ＳＰＩ＿ＡポートもＳＰＩ＿Ｂポートも、バイト単位のシリアル送信をするよう構成されているので、上記の点は、事実上、何の弊害にもならない。

以上、ＳＰ変換回路ＣＶＤの内部構成と、各部の動作を説明したが、図１４の回路動作について、図１６（ｂ）に基づいて念のため説明する。先ず、電源投入後、電源リセット期間を経過すると、電源リセット信号ＲＥＳＥＴはＨレベルを維持し、ＳＰＩ＿Ｂポートも非動作中は、動作中信号ＥＮがＨレベルを維持する。そのため、ＡＮＤゲートＧ１１が出力するクリア信号ＣＬＲが、Ｌレベルを維持することになり、シフトレジスタＡと、シフトレジスタＢの各８ビット出力（ＤＡ０～ＧＡ７と、ＤＢ０～ＧＢ７）は、全てＬレベルとなる。

そして、クリア信号ＣＬＲがＬレベルであることで、８進カウンタＣＴの出力は、ゼロとなり、ゲート開閉信号ＧＴは、Ｈレベルとなる。その後、ＳＰＩ＿Ｂポートがシリアル送信処理を開始すると、動作中信号ＥＮがＬレベルに変化し、伝送クロックＣＫＢの伝送が開始される。

特に限定されないが、本実施例では、伝送クロックＣＫＢの立上りエッジで、シリアル送信データＴＸＢが送出されると共に、８進カウンタＣＴが更新されるよう構成されている。そして、送出されたシリアル送信データＴＸＢは、伝送クロックＣＫＢの立下りエッジで、シフトレジスタＡとシフトレジスタＢに取得される。

取得された送信データＴＸＢは、シフトレジスタＡ及びシフトレジスタＢのＱ端子から、選択取得回路Ａ及び選択取得回路ＢのＡ１端子に供給されるが、１個目から７個目までの伝送クロックＣＫＢの伝送時は、ゲート開閉信号ＧＴがＬレベルであるので、選択回路ＳＥＬを通過することができず、選択取得回路Ａ及び選択取得回路Ｂの取得回路ＤＦＦ（Ｄ型フリップフロップ）に伝送されることはない。

そして、その後、８個目の伝送クロックＣＫＢの伝送に対応してゲート開閉信号ＧＴがＨレベルとなるので、１バイト伝送時であれば、その後、動作中信号ＥＮが立上るタイミングで、その時のシフトレジスタＡの取得値（１バイト）が、選択取得回路ＡのＤ型フリップフロップ（取得回路ＤＦＦ）に取得されることになる（図１６（ｃ）参照）。

一方、２バイト伝送時であれば、その後も、動作中信号ＥＮはＬレベルであり、ゲート開閉信号ＧＴも、９個目から１５個目までの伝送クロックＣＫＢの伝送時にＬレベルを維持する。

そして、その後、１６個目の伝送クロックＣＫＢの伝送に対応してゲート開閉信号ＧＴがＨレベルとなり、その後、動作中信号ＥＮが立上るので、その時のシフトレジスタＡ／Ｂの取得値（２バイト）が、選択取得回路Ａ／ＢのＤ型フリップフロップ（取得回路ＤＦＦ）に取得されることになる（図１６（ｂ）参照）。
＜主制御部２１の制御動作＞

以上、特に、第２シリアルポートＳＰＩについて詳細に説明したので、続いて、主制御部２１の制御動作について説明する。図１８は、主制御部２１の動作を説明するフローチャートであり、ＣＰＵリセット後に実行されるメインルーチン（図１８（ａ））と、所定時間τｍ（＝４ｍＳ）毎に起動されるタイマ割込みルーチン（図１８（ｂ））と、を示している。

電源リセット信号ＲＥＳＥＴ（図９）に基づき、ワンチップマイコンＭＣのＣＰＵがリセットされると、ＣＰＵが割込み禁止状態に設定された後（ＳＴ１）、ワンチップマイコンＭＣの内部レジスタが初期設定される（ＳＴ２）。

次に、初期化スイッチＳＷが操作されたことを示すＲＡＭクリア信号ＣＬＲを取得して一時記憶し、また、設定スイッチＳＥＴが操作された場合には、大当り抽選などの当選確率を決定する。次に、ワンチップマイコンＭＣに内蔵されたウォッチドッグタイマＷＤＴをクリアしつつ（ＳＴ４）、動作開始信号ＢＧＮがＨレベルになるのを待機する（ＳＴ５）。

動作開始信号ＢＧＮは、払出制御部２５において、払出動作の準備が完了したことを示す信号であり、主制御部２１と払出制御部２５の制御動作を整合させるための信号である。そして、初期化スイッチＳＷがＯＮ操作されたことで、ＲＡＭクリア信号ＣＬＲがＯＮレベルの場合（ＳＴ６）や、電源監視処理で記憶されたバックアップフラグＢＦＬが破壊されている場合（ＳＴ７）や、内蔵ＲＡＭのチェックサム値が電断前の値と一致しない場合（ＳＴ７～ＳＴ９）には、内蔵ＲＡＭの記憶内容が維持されていないと判定して、内蔵ＲＡＭをゼロクリアする（ＳＴ１０）。

また、内蔵ＲＡＭがゼロクリアされたことを示す制御コマンドであるＲＡＭクリアコマンドＣＭＤを演出制御部２３に送信する（ＳＴ１１）。一方、内蔵ＲＡＭの記憶内容が正しく維持されていると判定される場合には（ＳＴ９がＹ判定）、バックアップフラグＢＦＬをクリアし（ＳＴ１２）、ワンチップマイコンＭＣの内蔵ＣＴＣ回路を初期設定した上で、タイマ割込み動作を開始するべく、ＣＰＵを割込み許可状態に設定する（ＳＴ１３～ＳＴ１４）。

以上の処理によって、主制御部２１では遊技制御動作が開始可能となるのでして、遊技球の発射を許可するべくＯＮレベルの発射許可信号を出力して（ＳＴ１５）、無限ループ処理を開始する。

続いて、４ｍＳ毎に起動されるタイマ割込み処理について説明する。先ず、電源基板２０から伝送される電断信号ＡＢＮ１のレベルに基づいて（図３参照）、交流電源が遮断されていないかを判定し、交流電源が遮断されたと判定される場合には、必要なバックアップ処理を実行して、バックアップフラグＢＦＬを所定値にセットした上で、直流電源が遮断状態となることを待つ（ＳＴ２０）。なお、バックアップ処理には、チェックサム値を算出して記憶する処理が含まれている。

一方、電断異常が判定されない場合には、抽選処理用の乱数値を更新し（ＳＴ２１）、各種の遊技動作用のタイマ値を減算して更新する（ＳＴ２２）。また、入賞口１５～１８に内蔵された検出スイッチのスイッチ信号や、払出制御部２５から伝送される通信異常信号や、払出制御部２５から伝送される払出に関する異常信号を含む各種のスイッチ信号を取得する（ＳＴ２３）。この取得処理の全部又は一部では、図４や図５に示す第２シリアルポートＳＰＩのＡポートが機能する。

先に説明した通り、第２シリアルポートＳＰＩのＡポートが機能する動作には、（１）払出制御基板２５から主制御基板２１にパラレル伝送されたパラレル信号の一部をＣＰＵにシリアル伝送すること、（２）各種の防犯センサからのスイッチ信号をＣＰＵにシリアル伝送すること、（３）遊技球の投入個数Insertをリアルタイムに算出するべく、遊技球の監視スイッチからのスイッチ信号をＣＰＵにシリアル伝送すること、（４）普通入賞口１７やゲート１８からのスイッチ信号をＣＰＵにシリアル伝送すること、が含まれている。

ステップＳＴ２３の処理を、より具体的に確認すると、先ず、パラレルポートＰＯから取得パルスＬＯＡＤが出力される（図４（ｂ）の動作ｂ１参照）。次に、図６や図９に示すＳＰＩ＿ＡポートのＣｈＡ１が機能して、取得パルスＬＯＡＤによって主制御部２１に取得済みのパラレルデータが、シリアル受信データＲＸＡとして、ＳＰＩ＿ＡのＣｈＡ１の受信バッファＲＶＢＵＦ１～ＲＶＢＵＦ１６に取得され、ＣｈＡ１のバッファレジスタＢＦＡ１を経由してＣＰＵに取得される。

なお、ＣＰＵが取得するデータは、バッファレジスタＢＦＡ１に対するＲｅａｄアクセス回数Ｎ（＝４）に対応して、３２ビット長であるが（図４（ｂ）の動作ｂ５参照）、本実施例で実際に活用されるのは、フィルタ処理を経た２８ビットであることは先に説明した通りである。

また、本実施例のＳＰＩ＿Ａポートには、シリアル受信専用の動作が存在しないので、Ｎバイト長のシリアル受信のために、Ｎバイト長のダミーデータがシリアル送信されることも先に説明した通りである（図４（ｂ）の動作ｂ２参照）。

次に、ステップＳＴ２３の処理で取得したスイッチ信号に基づいて、遊技実績の更新処理や、異常判定処理を実行し、異常判定値には、異常報知用の異常フラグをセットすると共に、その他の必要な対応処理を実行する（ＳＴ２４）。

次に、遊技球の入賞時には、賞球数を特定した賞球コマンドＳＹＯｉが、コマンドバッファＢＵＦＦに作成される（ＳＴ２５）。そして、コマンドバッファＢＵＦＦから読み出された賞球コマンドＳＹＯｉは、第１シリアルポートＵＡＲＴを経由して、払出制御部２５に向けてシリアル伝送される（ＳＴ２６）。この伝送経路に特徴があり、伝送異常が判定可能であることは、図２（ｂ）に関して説明した通りである。

ステップＳＴ２６の処理が終われば、普通図柄表示部Ｈ＿ＤＰが変動する当り中か否かに応じて、適宜な普通図柄処理（ＳＴ２８）と普通電動役物処理（ＳＴ３０）を実行し、図柄始動口１５ａ，１５ｂに関する特別図柄処理を実行する（ＳＴ３１）。そして、大当り中であれば、大入賞口１６を開閉させ特別電動役物処理を実行する（ＳＴ３３）。そして、最後に、第２シリアルポートＳＰＩのＡポートやＢポートを使用して、必要なデータを各部にシリアル送信する（ＳＴ３４）。

なお、必要なデータをシリアル送信するべく、データの種別毎にバッファ領域が確保されており、各バッファ領域のデータが、上記の処理（ＳＴ２８、ＳＴ３０、ＳＴ３１、ＳＴ３３など）に基づき、適宜なタイミングで更新される。

ステップＳＴ３４において実行されるシリアル送信処理には、（１）ＬＥＤランプ駆動データを、遊技実績表示部ＲＣＤの駆動回路にシリアル送信すること、（２）ＬＥＤランプ駆動データを、特別図柄表示部Ｓａ＿ＤＰ，Ｓｂ＿ＤＰの駆動回路にシリアル送信すること、（３）ＬＥＤランプ駆動データを、普通図柄表示部Ｈ＿ＤＰの駆動回路にシリアル送信すること、（４）演出ステージ１４の一部を回転させるべくモータ駆動データを、演出モータＭＴのドライバＩＣにシリアル送信すること、（５）制御コマンドＣＭＤを演出制御部２３に対してパラレル出力するべく、ＳＰ（serial to parallel）変換回路ＣＶ３に、制御コマンドＣＭＤの１バイトデータをシリアル送信すること、（６）ＳＰ変換回路ＣＶ３に、ソレノイド信号や、ストローブ信号ＳＴＢをシリアル送信すること、（７）情報端子基板３８のＳＰ変換回路ＣＶＤに、必要な遊技情報ＩＮＦをシリアル送信すること、が含まれている。

ここで、ＬＥＤランプ駆動データには、ダイナミック点灯動作におけるコモンデータとセグメントデータが含まれている。そして、コモンデータは、モータ駆動データやストローブ信号ＳＴＢなどと同様に、ワンチップマイコンＭＣのＲＯＭに記憶されており、その読み出し位置が所定時間（例えば４ｍＳ）毎に更新されるようになっている。

一方、セグメントデータ、制御コマンドＣＭＤ、ソレノイド信号、及び、遊技情報ＩＮＦについては、各データを一時保存するバッファ領域が確保されており、必要なタイミングで各データが更新されるようになっている。そして、所定時間毎に、各バッファ領域のデータが読み出され、データ更新の有無に拘わらずシリアル送信される。

上記の処理を具体的に確認すると、図４（ｃ）に示す通り、先ず、ＳＰＩ＿ＡポートのＣｈＡ２が機能して、遊技実績表示部ＲＣＤ、普通図柄表示部Ｈ＿ＤＰ、及び、特別図柄表示部Ｓａ＿ＤＰ，Ｓｂ＿ＤＰを構成するＬＥＤランプ群に対して、ダイナミック点灯用のコモンデータを供給するべく、一連の送信データＴＸＡ（Common Data ）が、ＳＰ変換回路ＣＶ２，ＣＶ２にシリアル送信される。また、その後、パラレルポートＰＯからソースドライバＤＶ，ＤＶに、ラッチパルスＬＴ２が出力される（図４（ｃ）の動作ｃ４参照）。

また、図４（ｄ）に示す通り、ＳＰＩ＿ＡポートのＣｈＡ３が機能して、演出モータＭＴへのモータ駆動データや、制御コマンドＣＭＤや、ソレノイド信号や、ストローブ信号ＳＴＢがＳＰ変換回路ＣＶ２にシリアル伝送され、その後、パラレルポートＰＯからラッチパルスＬＴ３が出力される（図４（ｄ）の動作ｄ４参照）。なお、ラッチパルスＬＴ３は、必ずしも、４ｍＳ毎に送信される必要はないことは先に説明した通りである。

次に、図４（ｅ）に示す通り、ＳＰＩ＿ＡポートのＣｈＡ４が機能して、情報端子基板３８のＳＰ変換回路ＣＶＤに、必要な遊技情報ＩＮＦがシリアル送信される。なお、遊技情報ＩＮＦは、必ずしも、４ｍＳ毎に更新される訳ではないが、同一情報であっても、４ｍＳ毎に繰り返しシリアル送信するので、万一、誤情報の送信があっても、その弊害を解消している。

また、図４（ｆ）に示す通り、ＳＰＩ＿Ｂポートが機能して、遊技実績表示部ＲＣＤ、普通図柄表示部Ｈ＿ＤＰ、及び、特別図柄表示部Ｓａ＿ＤＰ，Ｓｂ＿ＤＰを構成するＬＥＤランプ群について、ダイナミック点灯用のセグメントデータを供給するべく、一連の送信データＴＸＢ（Segment Data）が、ＳＰ変換回路ＣＶＤにシリアル送信される。また、スタティック点灯されるＬＥＤランプ群や、モータについて、各々の駆動データがＳＰ変換回路ＣＶＤにシリアル送信される。

ここで、上記したステップＳＴ３４の各動作は、一気に実行されるが、その動作は図１９（ａ）に示す通りである。先ず、ＣＰＵは、ＣｈＡｉからシリアル送信すべき送信データを、ＣｈＡｉのバッファレジスタＢＦＡｉに１バイト毎に書き込む（ｉ＝２～４に対応してＳＴ４０～ＳＴ４２）。先に説明した通り、送信データはバイト単位でなくてはならないので、必要時には、ダミーデータを付加することになる。

何れにしても、ＣＰＵがバッファレジスタＢＦＡｉに書き込んだ送信データは、ＣｈＡｉの転記制御回路ＴＲＮｉｗが機能して、ＣｈＡｉの送信バッファＴＲＢＵＦ１～ＴＲＢＵＦｎに順番に転送される。なお、送信データの蓄積に対応して、ＳＰＩ＿ＡポートのステイタスレジスタＳＴＳａｉに設定されるデータ蓄積数がバイト単位で増加する。

上記の点は、ＳＰＩ＿Ｂポートについても同様であり、ＣＰＵは、ＣｈＢのバッファレジスタＢＦＢに１バイト単位で書き込む毎に、そのデータは、転記制御回路ＴＲＮｂの機能に基づき、ＣｈＢの送信バッファＴＲＢＵＦ１～ＴＲＢＵＦｎに順番に転送される（ＳＴ４３）。なお、ステイタスレジスタＳＴＳｂに設定されるデータ蓄積数がバイト単位で増加する。

そこで、次に、ＣＰＵは、ＳＰＩ＿Ａポートの動作指示レジスタＥＮＢａの動作指示レジスタＥＮＢａに動作開始指示を書き込むことで、ＣｈＡ２～ＣｈＡ４におけるシリアル送信動作を開始させる（ＳＴ４４）。すると、ＣｈＡ２～ＣｈＡ４の送信バッファＴＲＢＵＦ１～ＴＲＢＵＦｎの送信データが、ＳＰＩ＿Ａポートの送受信回路ＣＩＲ２～ＣＩＲ４に転送され、伝送クロックＣＫＡに同期したシリアル送信動作が開始される。そして、シリアル送信動作の開始に対応して、ＳＰＩ＿ＡポートのステイタスレジスタＳＴＳａｉに設定されたデータ蓄積数はゼロとなる。

ＳＰＩ＿Ｂポートについても同様であり、ＣＰＵは、ＳＰＩ＿Ｂポートの動作指示レジスタＥＮＢｂに動作開始指示を書き込むことで、ＳＰＩ＿Ｂポートにおけるシリアル送信動作を開始させる（ＳＴ４５）。

そして、その後は、ＣｈＡ２～ＣｈＡ３の送信動作終了まで、ステイタスレジスタＳＴＳａｉを確認しつつ待機し（ＳＴ４６～ＳＴ４７）、シリアル送信完了時に、パラレルポートＰＯを制御してラッチパルスＬＴ２，ＬＴ３を出力する（ＳＴ４８）。なお、ＳＰＩ＿ＣｈＡ４とＳＰＩ＿Ｂポートについては、ＳＰ変換回路ＣＶＤを配置しているので、ラッチパルスの出力は不要である。

ところで、先に説明した通り、本実施例のＳＰＩ＿Ａポート（ＣｈＡ１～ＣｈＡｎ）は、各一本のクロックラインＣＫａと、送信ラインＴＸａと、受信ラインＲＸａとを共用している。そこで、本実施例のように、複数チャンネル（ＣｈＡ２～ＣｈＡｎ）のシリアル送受信動作の開始が、事実上同時に指示された場合には、予め規定されたチャンネル番号の昇順にシリアル送信動作が連続されるよう構成されている。

具体的には、図１９（ｂ）に示す通りであり、先ず、ＣｈＡ２のシリアル送信動作が実行され、これが終わると、ＣｈＡ３のシリアル送信動作が実行され、これが終わると、ＣｈＡ４のシリアル送信動作が実行されることになる。

なお、本実施例において、ＡポートやＢポートにおける、送信バッファＴＲＢＵＦ１～ＴＲＢＵＦ１６の構成や、送受信回路ＣＩＲｉの構成から確認されるように、一回サイクルのシリアル伝送動作におけるデータビット長は、最高１６バイトに制限される。そこで、１６バイトを超えるバイト長のデータを送信したい場合には、次サイクルのシリアル送信のために、ＡポートやＢポートのバッファレジスタＢＦＡｉ／ＢＦＢへの書込み動作を適宜なタイミングで実行する必要がある。

１６バイトを超える送信データを送信したい場合の具体的な手順として、ＣＰＵは、先ず、初回サイクルの送信データをバッファレジスタＢＦＡｉに１バイト毎に設定する。次に、動作指示レジスタＥＮＢａｉへの書込み処理によって送信動作を開始させた後、例えば、ステイタスレジスタＳＴＳａｉを参照してデータ蓄積数がゼロになったことを確認した上で、次サイクル用の送信データをバッファレジスタＢＦＡｉに設定する。そして、ステイタスレジスタＳＴＳａｉを参照して、初回サイクルの送信動作の完了を確認すれば、動作指示レジスタＥＮＢａｉへの書込み処理によって次サイクルの送信動作を開始させることになる。

また、実施例のＳＰＩ＿Ａポートにおいて、シリアル送信動作は、シリアル送受信動作として実行されるので、ＳＰＩ＿Ａポート（ＣｈＡ２～ＣｈＡ４）を使用したシリアル送信時に、受信バッファＲＶＢＵＦ１～ＲＶＢＵＦ１６に外部データを取得することも可能となる。

例えば、クロックラインＣＫａと、受信ラインＲＸａとを、シフトレジスタを内蔵した外部機器に接続して、ＳＰＩ＿Ａポート（ＣｈＡ２～ＣｈＡ４）のシリアル送信時に並行して、シリアルデータＲＸＡを受信するのも好適である。例えば、図９に示すＣｈＡ１のシリアル受信動作を、ＣｈＡ２～ＣｈＡ４何れかのシリアル送信時に並行させることが考えられる。

図１９（ｂ）に示す送信データＴＸＡと受信データＲＸＡの関係から確認される通り、シリアル送信が終われば、ＣＰＵは、ステイタスレジスタＳＴＳａｉに基づいて、そのことを確認した後、シリアル受信データＲＸＡを、バッファレジスタＢＦＡｉを経由して１バイト毎に取得することができる。もっとも、シリアル送信される送信データのビット長と、シリアル受信すべき受信データのビット長は、一般に、一致しないので、ＣＰＵは取得した受信データについて適宜なフィルタ処理が必要となる。

以上、実施例について詳細に説明したが、具体的な記載内容は特に本発明を限定せず、適宜に変更可能であり、具体的な回路構成は、何ら本発明を限定するものではない。例えば、実施例では、パラレルポートＰＯから、ラッチパルスＬＴ２，ＬＴ３を出力したが、動作中信号ＥＮ２，ＥＮ３の立上りエッジに基づいて動作するワンショットマルチバイブレータを配置することで、パラレルポートＰＯの動作を解消することもできる。

また、実施例では、駆動電流を送出するソースドライバＤＶを使用したが、これに代えて、駆動電流を受け入れるシンクドライバを使用しても良い。また、主制御基板２１のＳＰＩポートを活用する実施例を説明したが、払出制御基板２５から主制御基板２１への情報伝達に、払出制御基板２５のワンチップマイコン（ＳＰＩポート）を活用するのも好適である。

また、実施例では、ＳＰＩ＿ＡポートＣｈＡ１を使用したシリアル受信動作に先行してパラレルポートＰＯが機能して、パルス状の取得信号ＬＯＡＤを、ＰＳ変換回路ＰＳ１に出力したが、何ら限定されない。

例えば、パルス状の取得信号ＬＯＡＤを、定時的に繰り返し出力する発振器を設けて、外部データを自動的に取得させれば、パラレルポートＰＯの制御処理が不要となる。また、ラッチ機能を持たないＰＳ変換回路ＰＳ１、例えば、入力される外部データを無条件に取得するバッファを内蔵するＰＳ変換回路ＰＳ１、を使用しても良く、この場合も、パラレルポートＰＯによる取得信号ＬＯＡＤの出力処理が不要となる。

なお、これらパラレルポートＰＯの制御処理を排除した場合には、ＰＳ変換回路ＰＳ１が外部データを取得するタイミングと、ＰＳ変換回路ＰＳ１がシリアル伝送処理を開始するタイミングと、が重複する可能性があり、取得途中の過渡的な外部データがシリアル伝送される可能性もある。

しかし、適宜に短い実行周期で（例えば４ｍＳ）、外部データを繰り返しシリアル受信し、複数回の受信データが同一レベルであることを条件に、その受信データを制御動作に使用するようにすれば、事実上、何の問題も生じない。

また、上記の説明では、主制御部２１と払出制御部２５のワンチップマイコンが同一構成であるように説明したが、何ら限定されず、主制御部２１と払出制御部２５の何れか一方、又は、双方に、実施例で説明したＳＰＩポートに類する構成が存在すれば足りる。

なお、図４に示す実施例では、ＳＰ変換回路ＣＶ２と、ドライバ付きＳＰ変換回路ＣＶＤと、ソースドライバＤＶを、各２個使用してダイナミック点灯動作を実行したが、簡素化の観点からは、特別図柄表示部Ｓ＿ＤＳの構成を簡略化するのも好適である。また、図４に示す実施例では、コモンデータとセグメントデータを異なるＳＰＩポートを経由してシリアル伝送したが、コモンデータとセグメントデータを、共通のＳＰＩポートから出力するのも好適である。

図２０と図２１は、上記の要請に応える実施例であり、特定のＳＰＩポート（例えば、ＳＰＩ＿ＡポートＣｈＡｉやＳＰＩ＿Ｂポート）に、ＳＰ変換回路を内蔵したドライバＤＶ’（図２１参照）と、ドライバ付きＳＰ変換回路ＣＶ２とを各１個、カスケード接続する回路例を示している。

この構成の場合、ドライバ付きＳＰ変換回路ＣＶ２は、動作中信号ＥＮｉの立上りエッジに同期して、普通図柄表示部Ｈ＿ＤＳと、特別図柄表示部Ｓ＿ＤＳと、遊技実績表示部ＲＣＤのセグメントデータを出力する。

また、ドライバＤＶ’は、１バイト構成のコモンポートとして機能して、動作中信号ＥＮｉの立上りエッジに同期して、普通図柄表示部Ｈ＿ＤＳと特別図柄表示部Ｓ＿ＤＳのコモン信号COM0～COM3と、遊技実績表示部ＲＣＤのコモン信号COM4～COM7を出力してダイナミック点灯動作を実現している。

なお、この構成の場合も、ＣＰＵは、一の割り込み周期（４ｍｓ）毎に、(1) コモンデータ０＋コモンデータ４、(2) コモンデータ１＋コモンデータ５、(3) コモンデータ２＋コモンデータ６、(4) コモンデータ３＋コモンデータ７を循環的にアクティブレベルに制御している。

また、図１８～図１９の実施例では、ステップＳＴ３４の処理において、ＳＰＩ＿ＡポートＣｈＡ２～ＳＰＩ＿ＡポートＣｈＡ４を連続的に動作させたが、何ら限定されない。

例えば、遊技実績表示部ＲＣＤの更新動作や点灯動作に関する制御プログラムを、メモリ容量が法的に規制されるＲＯＭ領域以外に配置する場合には、遊技実績表示部ＲＣＤのコモンデータやセグメントデータを、専用のＳＰＩポートからシリアル伝送し、遊技実績表示部ＲＣＤを、他の表示部とは別のタイミングで点灯制御することになる。

専用のＳＰＩポートは、例えば、ＳＰＩ＿Ｂポートであって、例えば、図２１に示すＳＰ変換回路を内蔵したドライバＤＶ’と、ドライバ付きＳＰ変換回路ＣＶ２とを各１個カスケード接続して、遊技実績表示部ＲＣＤだけをダイナミック点灯することになる。なお、遊技実績表示部ＲＣＤをスタティック点灯する場合には、ドライバ付きＳＰ変換回路ＣＶ２だけで足りる。

何れにしても、遊技実績表示部ＲＣＤに関する制御プログラムを、本来のＲＯＭ領域以外に配置することで、法的に規制されたＲＯＭ領域を有効に活用することができ、本来の遊技制御を豊富化することができる。

なお、実施例では、専ら、弾球遊技機について説明したが、本発明は、回胴遊技機に対しても同様に好適に適用可能である。

ＲＸＡ 伝送クロック
ＴＸａ 送信データ線
ＲＸａ シリアル受信データ線
ＣＫａ 伝送クロック線
ＣｈＡｉ 送受信ポート
ＰＳ１ ＰＳ変換回路
ＭＣ ワンチップマイコン

Claims (1)

1. 伝送クロックに同期したシリアル送信動作とシリアル受信動作が可能で、シリアル送信データ線と、シリアル受信データ線と、伝送クロック線とを使用する複数ｎ個の内部回路（ＣＨ１～ＣＨｎ）を設けたポート回路を、ＣＰＵと共に内蔵するワンチップマイコンと、
   スイッチ信号やセンサ信号を含んだ外部信号をパラレル形式で受けて、これをシリアル信号として出力可能な一又は複数個のＰＳ変換回路と、
   前記内部回路の何れかの送信動作を開始させて、単位ビット長の整数倍の送信データを、伝送クロックに同期して前記ＰＳ変換回路に伝送して、前記シリアル受信データ線に前記シリアル信号を出力させる第１手段と、
   第１手段が出力させた前記シリアル信号を取得する一方、取得した取得データの全部又は一部を、その後の制御動作に活用する第２手段と、を有して構成され、 前記シリアル送信動作又は前記シリアル受信動作を実行する場合、前記複数ｎ個の内部回路（ＣＨ１～ＣＨｎ）の何れか一の内部回路（ＣＨｉ）が、前記シリアル送信データ線、前記シリアル受信データ線、及び、前記伝送クロック線に接続されることでデータ通信が実行可能となることを特徴とする遊技機。

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