JP7359935B2 - 人工ニューラルネットワーク内のアナログニューラルメモリのための試験回路及び方法 - Google Patents

人工ニューラルネットワーク内のアナログニューラルメモリのための試験回路及び方法 Download PDF

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Description

（優先権の主張）
本出願は、２０１９年７月１９日に出願された「Ｔｅｓｔｉｎｇ Ｃｉｒｃｕｉｔｒｙ ａｎｄ Ｍｅｔｈｏｄｓ ｆｏｒ Ａｎａｌｏｇ Ｎｅｕｒａｌ Ｍｅｍｏｒｙ ｉｎ Ａｒｔｉｆｉｃｉａｌ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ」と題する米国特許仮出願第６２／８７６，５１５号、及び２０１９年９月１２日に出願された「Ｔｅｓｔｉｎｇ Ｃｉｒｃｕｉｔｒｙ ａｎｄ Ｍｅｔｈｏｄｓ ｆｏｒ Ａｎａｌｏｇ Ｎｅｕｒａｌ Ｍｅｍｏｒｙ ｉｎ Ａｒｔｉｆｉｃｉａｌ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ」と題する米国特許出願第１６／５６９，６４７号の優先権を主張する。
（発明の分野）
ディープラーニング人工ニューラルネットワーク内のアナログニューラルメモリと共に使用する試験回路及び方法が開示される。アナログニューラルメモリは、不揮発性フラッシュメモリセルの１つ以上のアレイを含む。
人工ニューラルネットワークは、生物学的ニューラルネットワーク（動物の中枢神経系、特に脳）を模倣し、多数の入力に依存し得、かつ、一般的に未知である関数を推定する又は近似するために使用される。人工ニューラルネットワークは、概して、メッセージを交換する相互接続した「ニューロン」の層を含む。
図１は人工ニューラルネットワークを示し、図中、円は、入力又はニューロンの層を表す。接続（シナプスと呼ばれる）は、矢印によって表され、経験に基づいて調整され得る数値の重みを有する。これにより、ニューラルネットワークは入力に適応し、学習可能になる。典型的には、ニューラルネットワークは、複数の入力の層を含む。典型的には、１つ以上のニューロンの中間層、及びニューラルネットワークの出力を提供するニューロンの出力層が存在する。それぞれのレベルでニューロンは、シナプスから受け取ったデータに基づいて個々に又は合わせて決定を行う。
高性能情報処理用の人工ニューラルネットワークの開発における主要な課題の１つは、適切なハードウェア技術の欠如である。実際には、実用ニューラルネットワークは、非常に多数のシナプスに依拠し、これによりニューロン間の高い接続性、すなわち、非常に高度な計算処理の並列化が可能となる。原理的には、このような複雑性は、デジタルスーパーコンピュータ又は専用ＧＰＵ（グラフィックプロセッシングユニット）クラスタによって実現が可能である。しかしながら、高コストに加え、これらのアプローチはまた、生物学的ネットワークが主として低精度のアナログ計算を実施するのではるかに少ないエネルギーしか消費しないのと比較して、エネルギー効率が劣っていることに悩まされている。人工ニューラルネットワークにはＣＭＯＳアナログ回路が使用されてきたが、ほとんどのＣＭＯＳ実装シナプスは、必要な多数のニューロン及びシナプスを前提とすると、嵩高過ぎていた。
出願人は以前に、参照により組み込まれる米国特許公開第２０１７／０３３７４６６号として公開された米国特許出願第１５／５９４，４３９号において、シナプスとして１つ以上の不揮発性メモリアレイを利用する人工（アナログ）ニューラルネットワークを開示した。不揮発性メモリアレイは、アナログニューラルメモリとして動作する。ニューラルネットワークデバイスは、第１の複数の入力を受け取り、それから第１の複数の出力を生成するように構成された第１の複数のシナプス、及び第１の複数の出力を受け取るように構成された第１の複数のニューロンを含む。第１の複数のシナプスは複数のメモリセルを含み、各メモリセルは、半導体基板内に形成された、間にチャネル領域が延在する離間したソース領域及びドレイン領域と、チャネル領域の第１の部分の上方に配設され、チャネル領域の第１の部分から絶縁された浮遊ゲートと、チャネル領域の第２の部分の上方に配設され、チャネル領域の第２の部分から絶縁された非浮遊ゲートと、を含む。複数のメモリセルのそれぞれは、浮遊ゲート上の多くの電子に対応する重み値を格納するように構成される。複数のメモリセルは、第１の複数の入力に、格納された重み値を乗算して第１の複数の出力を生成するように構成される。この様式で使用されるメモリセルのアレイは、ベクトル行列乗算（ＶＭＭ）アレイと称され得る。
アナログニューラルメモリシステムに使用されるそれぞれの不揮発性メモリセルは、消去・プログラムに対応して、浮遊ゲート内に電荷、すなわち電子の数、を非常に特異的かつ正確な量で保持しなければならない。例えば、各浮遊ゲートはＮ個の異なる値のうちの１つを保持しなければならず、ここで、Ｎは、各セルによって示され得る異なる重みの数である。Ｎの例としては、１６、３２、６４、１２８及び２５６が挙げられる。
各個々のメモリセルがＮ個の異なるレベルのうちの１つを格納することができるので（Ｎは２より大きくなり得、Ｎが常に２である従来のメモリセルとは対照的である）、精度及び正確度は、ＶＭＭアレイに関わる動作において非常に重要である。したがって、試験することが、極めて重要な動作になる。例えば、プログラミング動作の検証は、各個々のセル又はセルの列が所望の値に正確にプログラムされることを確実にするために必要である。別の例として、ＶＭＭアレイの動作中にデータを格納するために使用されるセルのセットから削除することができるように不良のセル又はセルのグループを識別することは重要である。
必要とされるのは、ＶＭＭアレイと共に使用する改善された試験回路及び方法である。
ディープラーニング人工ニューラルネットワーク内のアナログニューラルメモリと共に使用する試験回路及び方法が開示される。アナログニューラルメモリは、不揮発性フラッシュメモリセルの１つ以上のアレイを含む。試験回路及び方法は、選別試験、繰り返し試験、高温動作寿命（ＨＴＯＬ）試験、認定試験、及び他の試験中に、１つ以上のセルの特性及び操作性を検証するために利用され得る。
一実施形態は、アナログニューラル不揮発性メモリセルのアレイ内の複数の不揮発性メモリセルにプログラムされた値を検証する方法を含み、アレイは行及び列に配置され、各行はワード線に結合され、各列はビット線に結合され、各ワード線は行デコーダに選択的に結合され、各ビット線は列デコーダに選択的に結合され、この方法は、行デコーダによって、アレイ内の全てのワード線をアサートするステップと、列デコーダによって、アレイ内のビット線をアサートするステップと、検知増幅器によって、ビット線から受け取った電流を検知するステップと、ビット線に結合された不揮発性メモリセルが所望の値を含むかどうかを判定するために電流を基準電流と比較するステップと、を含む。
別の実施形態は、アナログニューラル不揮発性メモリセルのアレイ内の複数の不揮発性メモリセルによって引き出された電流を測定する方法を含み、アレイは行及び列に配置され、各行はワード線に結合され、各列はビット線に結合され、各ワード線は行デコーダに選択的に結合され、各ビット線は列デコーダに選択的に結合され、この方法は、行デコーダによって、アレイ内の全てのワード線をアサートするステップと、列デコーダによって、アレイ内のビット線をアサートするステップと、ビット線から受け取った電流を測定するステップと、を含む。
別の方法は、不揮発性メモリセルのアレイ内の複数のアナログニューラル不揮発性メモリセルを試験する方法を含み、アレイは行及び列に配置され、各行はワード線に結合され、各列はビット線に結合され、各ワード線は行デコーダに選択的に結合され、各ビット線は列デコーダに選択的に結合され、この方法は、行デコーダによって、アレイ内の全てのワード線をアサートするステップと、列デコーダによって、アレイ内の全てのビット線をアサートするステップと、アレイ内の全ての不揮発性メモリセルに対してディーププログラミング動作を実行するステップと、ビット線から受け取った全電流を測定するステップと、を含む。
別の実施形態は、アナログニューラル不揮発性メモリセルのアレイを試験する方法を含み、アレイは行及び列に配置され、各行はワード線に結合され、各列はビット線に結合され、この方法は、ビット線に結合された複数のセルをプログラミングするステップと、複数のセルによって引き出された電流をＫ個の異なる時間に測定し、Ｋ個の異なる時間のそれぞれに測定された値を格納するステップであって、Ｋは整数である、ステップと、Ｋ個の測定された値に基づいて平均値を計算するステップと、Ｋ個の測定された値のうちのいずれかが、平均値より第１のスレッショルドを超えて小さい場合、又は平均値より第２のスレッショルドを超えて大きい場合、ビット線を不良ビット線として識別するステップと、を含む。
別の実施形態は、アナログニューラル不揮発性メモリセルのアレイを試験する方法を含み、アレイは行及び列に配置され、各行はワード線に結合され、各列はビット線に結合され、この方法は、ビット線に結合された複数のセルをプログラミングするステップと、複数のセルの制御ゲート端子に結合された制御ゲート線における電圧をＫ個の異なる時間に測定し、Ｋ個の異なる時間のそれぞれに測定された値を格納するステップであって、Ｋは整数である、ステップと、Ｋ個の測定された値に基づいて平均値を計算するステップと、Ｋ個の測定された値のうちのいずれかが、平均値より第１のスレッショルドを超えて小さい場合、又は平均値より第２のスレッショルドを超えて大きい場合、ビット線を不良ビット線として識別するステップと、を含む。
別の実施形態は、Ｎ個の異なる値を格納するためのアナログニューラル不揮発性メモリセルを試験する方法を含み、Ｎは整数であり、この方法は、Ｎ個の値のうちの１つを表す標的値にセルをプログラミングするステップと、セルに格納された値が、標的値を中心にした許容可能な値のウィンドウ内にあることを検証するステップと、Ｎ個の値のそれぞれに対してプログラミング及び読み出しステップを繰り返すステップと、検証ステップのいずれかが、標的値を中心にした許容可能な値のウィンドウの外側にあるセルに格納された値を示す場合、セルを不良として識別するステップと、を含む。
別の実施形態は、アナログニューラル不揮発性メモリセルのアレイにおける漏れを補償する方法を含み、アレイは行及び列に配置され、各行はワード線に結合され、各列はビット線に結合され、この方法は、ビット線に結合された不揮発性メモリセルの列に対して漏れを測定するステップと、測定された漏れ値を格納するステップと、漏れを補償するために不揮発性メモリセルの列の読み出し動作中に測定された漏れ値を適用するステップと、を含む。
別の実施形態は、アナログニューラル不揮発性メモリセルのアレイ内の選択された不揮発性メモリセルを試験する方法を含み、この方法は、選択された不揮発性メモリセルがサブスレッショルド領域で動作する間に、選択された不揮発性メモリセルに対して対数傾斜係数を決定するステップと、対数傾斜係数を格納するステップと、選択された不揮発性メモリセルが線形領域で動作する間に、選択された不揮発性メモリセルに対して線形傾斜係数を決定するステップと、線形傾斜係数を格納するステップと、選択されたセルを標的電流にプログラミングするときに、対数傾斜係数及び線形傾斜係数のうちの１つ以上を利用するステップと、を含む。
別の実施形態は、アナログニューラル不揮発性メモリセルのアレイ内の不揮発性メモリセルの列によって引き出された電流を測定する方法を含み、アレイは行及び列に配置され、各行はワード線に結合され、各列はビット線に結合され、各ワード線は行デコーダに選択的に結合され、各ビット線は列デコーダに選択的に結合され、この方法は、行デコーダによって、アレイ内の全てのワード線をアサートするステップと、列デコーダによって、アレイ内のビット線をアサートして、不揮発性メモリセルの列を選択するステップと、ビット線から受け取った電流を測定するステップと、を含む。
別の実施形態は、アナログニューラル不揮発性メモリセルのアレイを試験する方法を含み、この方法は、アレイ内の不揮発性メモリセルのそれぞれの端子に一連の電圧を印加することによってアレイ内の不揮発性メモリセルを消去するステップであって、一連の電圧内の電圧は、固定されたステップサイズで経時的に増加する、ステップと、消去ステップの有効性を判定するために全ての不揮発性メモリセルを読み出すステップと、を含む。
別の実施形態は、アナログニューラル不揮発性メモリセルのアレイを試験する方法を含み、この方法は、アレイ内の不揮発性メモリセルのそれぞれの端子に一連の電圧を印加することによってアレイ内の不揮発性メモリセルをプログラミングするステップであって、一連の電圧内の電圧は、固定されたステップサイズで経時的に増加する、ステップと、プログラミングステップの有効性を判定するために全ての不揮発性メモリセルを読み出すステップと、を含む。
別の実施形態は、不揮発性メモリセルのアレイ内の複数のアナログニューラル不揮発性メモリセルを試験する方法を含み、アレイは行及び列に配置され、各行はワード線に結合され、各列はビット線に結合され、各ワード線は行デコーダに選択的に結合され、各ビット線は列デコーダに選択的に結合され、この方法は、Ｎ個の異なる値のうちの１つを格納するために複数の不揮発性メモリセルをプログラミングするステップであって、Ｎは、不揮発性メモリセルのいずれかに格納され得る異なるレベルの数である、ステップと、複数の不揮発性メモリセルによって引き出された電流を測定するステップと、測定された電流を標的値と比較するステップと、測定された値と標的値との差がスレッショルドを超える場合、複数の不揮発性メモリセルを不良として識別するステップと、を含む。
別の実施形態は、不揮発性メモリセルのアレイ内の複数のアナログニューラル不揮発性メモリセルを試験する方法を含み、メモリアレイは行及び列に配置され、各行はワード線に結合され、各列はビット線に結合され、各ワード線は行デコーダに選択的に結合され、各ビット線は列デコーダに選択的に結合され、この方法は、Ｎ個のレベルの中で最も小さいセル電流に対応するレベルを用いて複数の不揮発性メモリセルの中の第１の選択のセルをプログラミングするステップと、Ｎ個のレベルの中で最も大きいセル電流に対応するレベルを用いて複数の不揮発性メモリセルの中の第２の選択のセルをプログラミングするステップであって、第２の選択のセル内のセルのそれぞれが、第１の選択のセル内のセルのうちの１つ以上に隣接する、ステップと、複数の不揮発性メモリセルによって引き出された電流を測定するステップと、測定された電流を標的値と比較するステップと、測定された値と標的値との差がスレッショルドを超える場合、複数の不揮発性メモリセルを不良として識別するステップと、を含む。
先行技術の人工ニューラルネットワークを示す図である。 先行技術のスプリットゲートフラッシュメモリセルを示す。 別の先行技術のスプリットゲートフラッシュメモリセルを示す。 別の先行技術のスプリットゲートフラッシュメモリセルを示す。 別の先行技術のスプリットゲートフラッシュメモリセルを示す。 別の先行技術のスプリットゲートフラッシュメモリセルを示す。 先行技術の積層ゲートフラッシュメモリセルを示す。 １つ以上の不揮発性メモリアレイを利用する例示的な人工ニューラルネットワークの様々なレベルを示す図である。 ベクトル行列乗算システムを示すブロック図である。 １つ以上のベクトル行列乗算システムを利用する例示的な人工ニューラルネットワークを示すブロック図である。 ベクトル行列乗算システムの別の実施形態を示す。 ベクトル行列乗算システムの別の実施形態を示す。 ベクトル行列乗算システムの別の実施形態を示す。 ベクトル行列乗算システムの別の実施形態を示す。 ベクトル行列乗算システムの別の実施形態を示す。 ベクトル行列乗算システムの別の実施形態を示す。 ベクトル行列乗算システムの別の実施形態を示す。 ベクトル行列乗算システムの別の実施形態を示す。 ベクトル行列乗算システムの別の実施形態を示す。 ベクトル行列乗算システムの別の実施形態を示す。 ベクトル行列乗算システムの別の実施形態を示す。 ベクトル行列乗算システムの別の実施形態を示す。 ベクトル行列乗算システムの別の実施形態を示す。 ベクトル行列乗算システムの別の実施形態を示す。 試験制御論理を含むベクトル行列乗算システムの一実施形態を示す。 基準電流源を示す。 図２６の基準電流源で使用する基準分岐回路を示す。 検知増幅器を示す。 検証アナログ－デジタル変換器を示す。 検証アナログ－デジタル変換器を示す。 高電圧生成回路を示す。 ベクトル行列乗算システム内の試験制御論理によって実装された例示的な試験アルゴリズムを示す。 ビット線ニューラル読み出し試験の一実施形態を示す ビット線ニューラル測定試験の一実施形態を示す。 ＬＳＢスクリーン試験の一実施形態を示す。 ビット線サンプリングスクリーン試験の一実施形態を示す。 ビット線サンプリングスクリーン試験の別の実施形態を示す。 読み出しウィンドウチェック試験の一実施形態を示す。 読み出し較正試験の一実施形態を示す。 読み出し傾斜試験の一実施形態を示す。 読み出しニューロン認定試験の一実施形態を示す。 ソフト消去試験の一実施形態を示す。 ソフトプログラム試験の一実施形態を示す。 検証試験の一実施形態を示す。 チェッカーボード検証試験の一実施形態を示す。
本発明の人工ニューラルネットワークは、ＣＭＯＳ技術及び不揮発性メモリアレイの組み合わせを利用する。
不揮発性メモリセル
デジタル不揮発性メモリは、周知である。例えば、参照により本明細書に組み込まれる、米国特許第５，０２９，１３０号（「’１３０号特許」）は、フラッシュメモリセルの一種である、スプリットゲート不揮発性メモリセルのアレイを開示する。このようなメモリセル２１０を図２に示す。各メモリセル２１０は、半導体基板１２内に形成されたソース領域１４とドレイン領域１６と、を含み、ソース領域１４とドレイン領域１６の間にはチャネル領域１８がある。浮遊ゲート２０は、チャネル領域１８の第１の部分の上方に形成され、チャネル領域１８の第１の部分から絶縁され（並びに、チャネル領域１８の第１の部分の導電性を制御して）、ソース領域１４の一部分の上方にかけて形成される。ワード線端子２２（典型的には、ワード線に結合される）は、チャネル領域１８の第２の部分の上方に配設され、チャネル領域１８の第２の部分から絶縁された、（並びに、チャネル領域１８の第２の部分の導電性を制御する）第１の部分と、上に向かって浮遊ゲート２０の上方にかけて延在する第２の部分と、を有する。浮遊ゲート２０及びワード線端子２２は、ゲート酸化物によって基板１２から絶縁される。ビット線端子２４はドレイン領域１６に結合される。
ワード線端子２２に高圧正電圧を印加することによって、メモリセル２１０に対して消去が行われ（電子が浮遊ゲートから除去される）、これによって、浮遊ゲート２０の電子は、浮遊ゲート２０からワード線端子２２までそれらの間にある絶縁体の中をファウラーノルドハイム（Fowler-Nordheim）トンネリングを介して通過する。
メモリセル２１０は、ワード線端子２２に正電圧、及びソース領域１４に正電圧を印加することによってプログラムされる（電子が浮遊ゲートに印加される）。電子流は、ソース領域１４（ソース線端子）からドレイン領域１６に向かって流れる。電子は加速し、ワード線端子２２と浮遊ゲート２０との間の間隙に達すると、発熱する。熱せられた電子の一部が、浮遊ゲート２０からの静電引力に起因して、浮遊ゲート２０にゲート酸化物を介して注入される。
メモリセル２１０は、ドレイン領域１６及びワード線端子２２に正の読み出し電圧を印加する（ワード線端子の下方のチャネル領域１８の部分をオンにする）ことによって、読み出される。浮遊ゲート２０が正に帯電する（すなわち、電子を消去する）と、浮遊ゲート２０の下方のチャネル領域１８の部分も同様にオンになり、電流はチャネル領域１８を流れ、これは、消去された状態つまり「１」の状態として検知される。浮遊ゲート２０が負に帯電する（すなわち、電子でプログラムされる）と、浮遊ゲート２０の下方のチャネル領域の部分はほとんど又は完全にオフになり、電流はチャネル領域１８を流れず（又はほとんど流れず）、これは、プログラムされた状態つまり「０」の状態として検出される。
表１は、読み出し、消去、及びプログラム動作を実行するためのメモリセル１１０の端子に印加され得る典型的な電圧範囲を示す。
表１：図２のフラッシュメモリセル２１０の動作
Figure 0007359935000001
 「読み出し１」は、セル電流がビット線に出力される読み出しモードである。「読み出し２」は、セル電流がソース線端子に出力される読み出しモードである。
図３は、制御ゲート（control gate、ＣＧ）端子２８を追加した、図２のメモリセル２１０と同様のメモリセル３１０を示す。制御ゲート端子２８は、プログラミング中に高電圧（例えば、１０Ｖ）、消去中に低又は負電圧（例えば、０ｖ／－８Ｖ）、読み出し中に低又は中程度電圧（例えば、０ｖ／２．５Ｖ）でバイアスされる。他の端子は、図２の端子と同様にバイアスされる。
図４は、ソース領域１４と、ドレイン領域１６と、チャネル領域１８の第１の部分の上方にある浮遊ゲート２０と、チャネル領域１８の第２の部分の上方にある選択ゲート２２（典型的には、ワード線、ＷＬ、に結合される）と、浮遊ゲート２０の上方にある制御ゲート２８と、ソース領域１４の上方にある消去ゲート３０と、を含む４ゲートメモリセル４１０を示す。この構成は、あらゆる目的のため参照により本明細書に組み込まれる、米国特許第６，７４７，３１０号に記載されている。ここで、全てのゲートは、浮遊ゲート２０を除いて、非浮遊ゲートであり、つまり、それらは電圧源に電気的に接続される又は接続可能である。プログラミングは、熱せられた電子がチャネル領域１８から浮遊ゲート２０にその電子自体を注入することによって実行される。消去は、電子が浮遊ゲート２０から消去ゲート３０へトンネリングすることによって実行される。
表２は、読み出し、消去、及びプログラム動作を実行するためのメモリセル４１０の端子に印加され得る典型的な電圧範囲を示す。
表２：図４のフラッシュメモリセル４１０の動作
Figure 0007359935000002
 「読み出し１」は、セル電流がビット線に出力される読み出しモードである。「読み出し２」は、セル電流がソース線端子に出力される読み出しモードである。
図５は、メモリセル５１０が消去ゲート（erase gate、ＥＧ）端子を含まないことを除いて、図４のメモリセル４１０と同様のメモリセル５１０を示す。消去は、基板１８を高電圧にバイアスし、制御ゲートＣＧ端子２８を低電圧又は負電圧にバイアスすることによって行われる。あるいは、ワード線端子２２を正電圧にバイアスし、制御ゲート端子２８を負電圧にバイアスすることによって、消去が行われる。プログラミング及び読み出しは、図４のものと同様である。
図６は、別の種類のフラッシュメモリセルである、３ゲートメモリセル６１０を示す。メモリセル６１０は、メモリセル６１０が別個の制御ゲート端子を有しないことを除いて、図４のメモリセル４１０と同一である。（消去ゲート端子の使用を通じて消去が起こる）消去動作及び読み出し動作は、制御ゲートバイアスが印加されないことを除いて、図４のものと同様である。プログラミング動作もまた、制御ゲートバイアスなしで行われるため、結果として、プログラム動作中は、制御ゲートバイアスの不足を補償するため、より高い電圧がソース線端子に印加されなければならない。
表３は、読み出し、消去、及びプログラム動作を実行するためのメモリセル６１０の端子に印加され得る典型的な電圧範囲を示す。
表３：図６のフラッシュメモリセル６１０の動作
Figure 0007359935000003
 「読み出し１」は、セル電流がビット線に出力される読み出しモードである。「読み出し２」は、セル電流がソース線端子に出力される読み出しモードである。
図７は、別の種類のフラッシュメモリセルである、積層ゲートメモリセル７１０を示す。メモリセル７１０は、浮遊ゲート２０がチャネル領域１８全体の上方にわたって延在し、制御ゲート端子２２（ワード線に結合される）が絶縁層（図示せず）によって分離されて浮遊ゲート２０の上方に延在することを除いて、図２のメモリセル２１０と同様である。消去、プログラミング、及び読み出し動作は、メモリセル２１０について前述したものと同様の方法で動作する。
表４は、読み出し、消去、及びプログラム動作を実行するためのメモリセル７１０及び基板１２の端子に印加され得る典型的な電圧範囲を示す。
表４：図７のフラッシュメモリセル７１０の動作
Figure 0007359935000004
「読み出し１」は、セル電流がビット線に出力される読み出しモードである。「読み出し２」は、セル電流がソース線端子に出力される読み出しモードである。任意選択的に、メモリセル２１０、３１０、４１０、５１０、６１０、又は７１０の行及び列を含むアレイでは、ソース線は、メモリセルの１行又はメモリセルの隣接する２行に結合され得る。すなわち、ソース線端子は、メモリセルの隣接する行によって共有され得る。
上記の人工ニューラルネットワークにおける不揮発性メモリセルの種類のうちの１つを含むメモリアレイを利用するために、２つの修正が行われる。第１に、以下に更に説明されるように、アレイ内の他のメモリセルのメモリ状態に悪影響を与えずに各メモリセルを個々にプログラム、消去、及び読み出しできるように線を構成する。第２に、メモリセルの連続（アナログ）プログラミングを提供する。
具体的には、アレイ内の各メモリセルのメモリ状態（すなわち、浮遊ゲート上の電荷）を、完全に消去された状態から完全にプログラムされた状態へ、独立して、かつ他のメモリセルの異常が最小で、連続的に変えることができる。別の実施形態では、アレイ内の各メモリセルのメモリ状態（すなわち、浮遊ゲートの電荷）を、完全にプログラムされた状態から完全に消去された状態へ、及び逆もまた同様に、独立して、かつ他のメモリセルの異常が最小で、連続的に変えることができる。これはつまり、セル格納がアナログであるか、又は多数の不連続値（１６又は６４の異なる値など）のうちの１つを最低限格納できることを意味し、これにより、メモリアレイ内の全てのセルが非常に正確に、かつ個別に調整可能となり、またメモリアレイは格納に対して理想的になり、ニューラルネットワークのシナプシスの重みに微調整が可能となる。
本明細書に記載される方法及び手段は、限定することなく、ＳＯＮＯＳ（ケイ素－酸化物－窒化物－酸化物－ケイ素、窒化物中の電荷トラップ）、ＭＯＮＯＳ（金属－酸化物－窒化物－酸化物－ケイ素、窒化物中の金属電荷トラップ）、ＲｅＲＡＭ（抵抗変化型ＲＡＭ）、ＰＣＭ（相変化メモリ）、ＭＲＡＭ（磁気抵抗ＲＡＭ）、ＦｅＲＡＭ（強誘電体ＲＡＭ）、ＯＴＰ（バイレベル又はマルチレベルの１回のみのプログラムが可能）及びＣｅＲＡＭ（強相関電子ＲＡＭ）などの他の不揮発性メモリ技術に適用することができる。本明細書に記載される方法及び手段は、限定することなく、ＳＲＡＭ、ＤＲＡＭ、及び揮発性シナプスセルなどのニューラルネットワークに使用される揮発性メモリ技術に適用することができる。
不揮発性メモリセルアレイを使用するニューラルネットワーク
図８は、本実施形態の不揮発性メモリアレイを利用するニューラルネットワークの非限定例を概念的に示す。この例は、顔認識アプリケーション用に不揮発性メモリアレイニューラルネットワークを使用するが、不揮発性メモリアレイベースのニューラルネットワークを使用して他の適切なアプリケーションを実施することも可能である。
Ｓ０は入力層であり、この例では、５ビット精度の３２×３２ピクセルＲＧＢ画像である（すなわち、各色Ｒ、Ｇ、及びＢにつき１つずつで３つの３２×３２ピクセルアレイであり、各ピクセルは５ビット精度である）。入力層Ｓ０から層Ｃ１に行くシナプスＣＢ１は、一部のインスタンスには異なる重みのセットを適用し、他のインスタンスには共有の重みを適用し、入力画像を３×３ピクセルの重なり合うフィルタでスキャンし（カーネル）、１ピクセル（又はモデルによっては２ピクセル以上）ずつフィルタをシフトする。具体的には、画像の３×３部分における９ピクセルの値（すなわち、フィルタ又はカーネルと呼ばれる）はシナプスＣＢ１に提供され、そこでこれらの９個の入力値に適切な重みを乗算し、その乗算の出力を合計後、単一の出力値が決定され、特徴マップＣ１の層の１つのピクセルを生成するためにＣＢ１の第１のシナプスによって与えられる。３×３フィルタは次に、入力層Ｓ０内で右側に１ピクセルだけシフトされ（すなわち、３ピクセルの列を右側に追加し、左側で３ピクセルの列をドロップする）、これにより、この新しく位置づけられたフィルタの９ピクセル値はシナプスＣＢ１に提供され、そこでそれらに上記と同じ重みを乗算し、関連するシナプスによって第２の単一の出力値を決定する。このプロセスを、３×３フィルタが入力層Ｓ０の３２×３２ピクセル画像全体にわたって３色全て及び全てのビット（精度値）についてスキャンするまで続ける。プロセスは次に、層Ｃ１の特徴マップ全てが計算されるまで、異なる重みのセットを使用して繰り返されて、Ｃ１の異なる特徴マップを生成する。
本例では、層Ｃ１において、それぞれ３０×３０ピクセルを有する１６個の特徴マップが存在する。各ピクセルは、入力とカーネルとの乗算から抽出された新しい特徴ピクセルであり、したがって、各特徴マップは、２次元アレイであり、したがってこの例では、層Ｃ１は、２次元アレイの１６層を構成する（本明細書で言及される層及びアレイは、必ずしも物理的関係ではなく論理的な関係であり、すなわち、アレイは必ずしも物理的な２次元アレイに配向されないことに留意されたい）。層Ｃ１内の１６個の特徴マップの各々は、フィルタスキャンに適用される異なるシナプス重みのセット１６個のうちの１つによって生成される。Ｃ１特徴マップは全て、境界同定など、同じ画像特徴の異なる態様を対象とすることができる。例えば、第１のマップ（この第１のマップを生成するのに使用される全てのスキャンに共有される第１の重みセットを使用して生成される）は、円形エッジを識別することができ、第２のマップ（第１の重みセットと異なる第２の重みセットを使用して生成される）は、方形エッジ又は特定の特徴のアスペクト比などを識別することができる。
層Ｃ１から層Ｓ１へ行く前には、各特徴マップ内の重なり合わずに連続する２×２領域からの値をプールする活性化関数Ｐ１（プーリング）が適用される。プーリング関数の目的は、近隣の位置を平均すること（又はｍａｘ関数を使用することも可能である）、例えばエッジ位置の依存を低減すること、及び次の段階に行く前にデータサイズを低減することである。層Ｓ１において、１６個の１５×１５特徴マップ（すなわち、それぞれ１５×１５ピクセルの異なるアレイ１６個）が存在する。層Ｓ１から層Ｃ２に行くシナプスＣＢ２は、Ｓ１内のマップを４×４フィルタにより１ピクセルのフィルタシフトでスキャンする。層Ｃ２において、２２個の１２×１２特徴マップが存在する。層Ｃ２から層Ｓ２へ行く前には、各特徴マップ内の重なり合わずに連続する２×２領域からの値をプールする活性化関数Ｐ２（プーリング）が適用される。層Ｓ２において、２２個の６×６特徴マップが存在する。層Ｓ２から層Ｃ３へ行くシナプスＣＢ３では活性化関数（プーリング）が適用され、ここで層Ｃ３内の全てのニューロンは、ＣＢ３のそれぞれのシナプスを介して層Ｓ２内の全てのマップに接続する。層Ｃ３において、６４個のニューロンが存在する。層Ｃ３から出力層Ｓ３へと行くシナプスＣＢ４は、Ｃ３をＳ３に完全に接続する、すなわち、層Ｃ３内の全てのニューロンは、層Ｓ３内の全てのニューロンに接続される。Ｓ３における出力は、１０個のニューロンを含み、ここで出力が最も高いニューロンが、クラスを決定する。この出力は、例えば、元の画像の内容の同定又は分類を示すことができる。
シナプスの各層は、不揮発性メモリセルのアレイ又はアレイの一部を使用して実行される。
図９は、その目的のために使用可能なシステムのブロック図である。ベクトル行列乗算（ＶＭＭ）システム３２は、不揮発性メモリセルを含み、ある層と次の層との間のシナプス（図６のＣＢ１、ＣＢ２、ＣＢ３、及びＣＢ４など）として利用される。具体的には、ＶＭＭシステム３２は、行及び列に配置された不揮発性メモリセルを含むＶＭＭアレイ３３、消去ゲート及びワード線ゲートデコーダ３４、制御ゲートデコーダ３５、ビット線デコーダ３６、並びにソース線デコーダ３７を含み、それらのデコーダは不揮発性メモリセルアレイ３３に対するそれぞれの入力をデコードする。ＶＭＭアレイ３３への入力は、消去ゲート及びワード線ゲートデコーダ３４から、又は制御ゲートデコーダ３５から行うことができる。この例におけるソース線デコーダ３７はまた、ＶＭＭアレイ３３の出力をデコードする。代替的に、ビット線デコーダ３６が、ＶＭＭアレイ３３の出力をデコードすることができる。
ＶＭＭアレイ３３は、２つの目的を果たす。第１に、ＶＭＭシステム３２によって使用される重みを格納する。第２に、ＶＭＭアレイ３３は、効果的に、入力に、ＶＭＭアレイ３３に格納された重みを乗算し、それらを出力線（ソース線又はビット線）ごとに合計して出力を生成し、これは、次の層への入力又は最後の層への入力になる。乗算及び加算の関数を実行することによって、ＶＭＭアレイ３３は、別個の乗算及び加算の論理回路の必要性をなくし、また、その場でのメモリ計算により電力効率も良い。
ＶＭＭアレイ３３の出力は、ＶＭＭアレイ３３の出力を合計してその畳み込み用の単一の値を作成する、差動加算器（加算オペアンプ又は加算カレントミラーなど）３８に供給される。差動加算器３８は、正の重み入力及び負の重み入力両方の総和を実行して単一の値を出力するように配置される。
差動加算器３８の合計された出力値は、次に出力を整流する活性化関数回路３９に供給される。活性化関数回路３９は、シグモイド関数、ｔａｎｈ関数、ＲｅＬＵ関数、又は任意の他の非線形関数を提供し得る。活性化関数回路３９の整流された出力値は、次の層（例えば図８のＣ１）の特徴マップの要素になり、次いで、次のシナプスに適用されて次の特徴マップ層又は最後の層を生成する。したがって、この例では、ＶＭＭアレイ３３は、複数のシナプスを構成し（ニューロンの前の層から、又は画像データベースなどの入力層から、入力を受け取る）、加算器３８及び活性化関数回路３９は、複数のニューロンを構成する。
図９のＶＭＭシステム３２への入力（ＷＬｘ、ＥＧｘ、ＣＧｘ、及び任意選択的にＢＬｘ及びＳＬｘ）は、アナログレベル、バイナリレベル、デジタルパルス（この場合、パルス－アナログ変換器ＰＡＣは、パルスを適切な入力アナログレベルに変換するのに必要とされ得る）又はデジタルビット（この場合、ＤＡＣは、デジタルビットを適切な入力アナログレベルに変換するのに提供される）であり得、出力は、アナログレベル、バイナリレベル、デジタルパルス、又はデジタルビットであり得る（この場合、出力ＡＤＣは出力アナログレベルをデジタルビットに変換するのに提供される）。
図１０は、図中でＶＭＭシステム３２ａ、３２ｂ、３２ｃ、３２ｄ及び３２ｅとして標示されたＶＭＭシステム３２の多数の層の使用を示すブロック図である。図１０に示されるように、入力（Ｉｎｐｕｔｘで示される）は、デジタル－アナログ変換器３１によってデジタルからアナログに変換され、入力ＶＭＭシステム３２ａに提供される。変換されたアナログ入力は、電圧又は電流であり得る。第１の層の入力Ｄ／Ａ変換は、入力ＶＭＭシステム３２ａの行列乗算器の適切なアナログレベルに入力Ｉｎｐｕｔｘをマッピングする関数又はＬＵＴ（ルックアップテーブル）を使用することによって行うことができる。入力変換はまた、外部アナログ入力を入力ＶＭＭシステム３２ａへのマッピングされたアナログ入力に変換するために、アナログ－アナログ（Ａ／Ａ）変換器によって行うこともできる。入力変換はまた、外部デジタル入力を入力ＶＭＭシステム３２ａへのマッピングされたデジタルパルス（単数又は複数）に変換するために、デジタル－デジタルパルス（Ｄ／Ｐ）変換器によって行うこともできる。
入力ＶＭＭシステム３２ａによって生成された出力は、次に、次のＶＭＭシステム（隠しレベル１）３２ｂへの入力として提供され、次に入力ＶＭＭシステム（隠しレベル２）３２ｃへの入力として提供される出力を生成する、などとなる。ＶＭＭシステム３２の様々な層は、畳み込みニューラルネットワーク（convolutional neural network、ＣＮＮ）のシナプス及びニューロンの各層として機能する。ＶＭＭシステム３２ａ、３２ｂ、３２ｃ、３２ｄ及び３２ｅはそれぞれ、対応の不揮発性メモリアレイを含むスタンドアローンの物理的システムとすることができ、又は複数のＶＭＭシステムは、同じ物理的不揮発性メモリアレイの異なる部分を利用することができ、又は複数のＶＭＭシステムは、同じ物理的不揮発性メモリアレイの重なり合う部分を利用することができる。それぞれのＶＭＭシステム３２ａ、３２ｂ、３２ｃ、３２ｄ、及び３２ｅはまた、そのアレイ又はニューロンの様々な部分に対して時間多重化され得る。図１０に示される例は、５つの層（３２ａ、３２ｂ、３２ｃ、３２ｄ、３２ｅ）、すなわち、１つの入力層（３２ａ）、２つの隠れ層（３２ｂ、３２ｃ）、及び２つの完全に接続された層（３２ｄ、３２ｅ）を含む。当業者であれば、これは単なる例示であり、代わりにシステムが２つを超える隠れ層及び２つを超える完全に接続された層を含み得ることを理解するであろう。
ＶＭＭアレイ
図１１は、図３に示されるメモリセル３１０に特に適し、入力層と次の層との間でシナプス及びニューロンの一部として利用されるニューロンＶＭＭアレイ１１００を示す。ＶＭＭアレイ１１００は、不揮発性メモリセルのメモリアレイ１１０１と、不揮発性基準メモリセルの基準アレイ１１０２（アレイの頂部に位置する）と、を含む。あるいは、別の基準アレイが底部に位置することができる。
ＶＭＭアレイ１１００では、制御ゲート線１１０３などの制御ゲート線が垂直方向に延び（したがって、行方向の基準アレイ１１０２が、制御ゲート線１１０３に直交する）、消去ゲート線１１０４などの消去ゲート線が水平方向に延びる。ここで、ＶＭＭアレイ１１００への入力は、制御ゲート線（ＣＧ０、ＣＧ１、ＣＧ２、ＣＧ３）に提供され、ＶＭＭアレイ１１００の出力はソース線（ＳＬ０、ＳＬ１）に現れる。一実施形態では、偶数行のみが使用され、別の実施形態では、奇数行のみが使用される。各ソース線（それぞれＳＬ０、ＳＬ１）に加えられる電流は、その特定のソース線に接続されたメモリセルからの全ての電流の合計関数を実行する。
ニューラルネットワークについて本明細書に記載されているように、ＶＭＭアレイ１１００の不揮発性メモリセル、すなわちＶＭＭアレイ１１００のフラッシュメモリは、サブスレッショルド領域で動作するように構成されることが好ましい。
本明細書に記載される不揮発性基準メモリセル及び不揮発性メモリセルは、以下のように弱い反転でバイアスされる：
Ｉｄｓ＝Ｉｏ*ｅ(Vg-Vth)/nVt＝ｗ*Ｉｏ*ｅ(Vg)/nVt
式中、ｗ＝ｅ(-Vth)/nVtであり、
式中、Ｉｄｓはドレイン－ソース間電流であり、Ｖｇは、メモリセルのゲート電圧であり、Ｖｔｈは、メモリセルのスレッショルド電圧であり、Ｖｔは、熱電圧＝ｋ*Ｔ／ｑであり、ｋはボルツマン定数、Ｔはケルビン温度、ｑは電子電荷とし、ｎは、傾斜係数＝１＋（Ｃｄｅｐ／Ｃｏｘ）であり、Ｃｄｅｐ＝空乏層の容量、及びＣｏｘはゲート酸化物層の容量とし、Ｉｏは、スレッショルド電圧に等しいゲート電圧におけるメモリセル電流であり、Ｉｏは、（Ｗｔ／Ｌ）*ｕ*Ｃｏｘ*（ｎ－１）*Ｖｔ2に比例し、式中、ｕはキャリア移動度であり、Ｗｔ及びＬは、メモリセルの幅及び長さである。
メモリセル（基準メモリセル又は周辺メモリセルなど）又はトランジスタを使用して入力電流Ｉｄｓを入力電圧Ｖｇに変換するＩ－Ｖログ変換器を使用した場合：
Ｖｇ＝ｎ*Ｖｔ*ｌｏｇ［Ｉｄｓ／ｗｐ*Ｉｏ］
式中、ｗｐは、基準又は周辺メモリセルのｗである。
メモリセル（基準メモリセル又は周辺メモリセルなど）又はトランジスタを使用して入力電流Ｉｄｓを入力電圧Ｖｇに変換するＩ－Ｖログ変換器を使用した場合：
Ｖｇ＝ｎ*Ｖｔ*ｌｏｇ［Ｉｄｓ／ｗｐ*Ｉｏ］
式中、ｗｐは、基準又は周辺メモリセルのｗである。
ベクトル行列乗算器ＶＭＭアレイとして使用されるメモリアレイについて、出力電流は以下である：
Ｉｏｕｔ＝ｗａ*Ｉｏ*ｅ(Vg)/nVt、すなわち
Ｉｏｕｔ＝（ｗａ／ｗｐ）*Ｉｉｎ＝Ｗ*Ｉｉｎ
Ｗ＝ｅ(Vthp-Vtha)/nVt
Ｉｉｎ＝ｗｐ*Ｉｏ*ｅ(Vg)/nVt
式中、メモリアレイの各メモリセルのｗａ＝ｗである。
ワード線又は制御ゲートは、入力電圧のためのメモリセルの入力として使用することができる。
あるいは、本明細書に記載されたＶＭＭアレイの不揮発性メモリセルは、線形領域で動作するように構成することができる。
Ｉｄｓ＝β*（Ｖｇｓ－Ｖｔｈ）*Ｖｄｓ；β＝ｕ*Ｃｏｘ*Ｗｔ／Ｌ
Ｗα（Ｖｇｓ－Ｖｔｈ）
すなわち、線形領域における重みＷは、（Ｖｇｓ－Ｖｔｈ）に比例する
ワード線又は制御ゲート又はビット線又はソース線は、線形領域内で動作するメモリセルの入力として使用することができる。ビット線又はソース線は、メモリセルの出力として使用することができる。
Ｉ－Ｖ線形変換器用に、線形領域で動作するメモリセル（基準メモリセル又は周辺メモリセルなど）若しくはトランジスタ、又は抵抗器を使用して、入出力電流を入出力電圧に線形変換することができる。
あるいは、本明細書に記載されたＶＭＭアレイのメモリセルは、飽和領域で動作するように構成することができる。
Ｉｄｓ＝１／２*β*（Ｖｇｓ－Ｖｔｈ）2；β＝ｕ*Ｃｏｘ*Ｗｔ／Ｌ
Ｗα（Ｖｇｓ－Ｖｔｈ）2、すなわち重みＷは、（Ｖｇｓ－Ｖｔｈ）2に比例する
ワード線、制御ゲート、又は消去ゲートは、飽和領域内で動作するメモリセルの入力として使用することができる。ビット線又はソース線は、出力ニューロンの出力として使用することができる。
あるいは、本明細書に記載されるＶＭＭアレイのメモリセルは、全ての領域又はそれらの組み合わせ（サブスレッショルド、線形、又は飽和）で使用することができる。
図９のＶＭＭアレイ３３のための他の実施形態は、参照により本明細書に組み込まれる米国特許出願第１５／８２６，３４５号に記載されている。上記出願に記載されているように、ソース線又はビット線は、ニューロン出力（電流和出力）として使用することができる。
図１２は、図２に示されるメモリセル２１０に特に適したニューロンＶＭＭアレイ１２００を示し、入力層と次の層との間のシナプスとして利用される。ＶＭＭアレイ１２００は、不揮発性メモリセルのメモリアレイ１２０３と、第１の不揮発性基準メモリセルの基準アレイ１２０１と、第２の不揮発性基準メモリセルの基準アレイ１２０２と、を含む。アレイの列方向に配置された基準アレイ１２０１及び１２０２は、端子ＢＬＲ０、ＢＬＲ１、ＢＬＲ２、及びＢＬＲ３に流入する電流入力を電圧入力ＷＬ０、ＷＬ１、ＷＬ２、及びＷＬ３に変換するように機能する。実際には、第１及び第２の不揮発性基準メモリセルは、電流入力が流入する状態で、マルチプレクサ１２１４（一部のみ示す）を通してダイオード接続される。基準セルは、標的基準レベルに調整（例えば、プログラム）される。標的基準レベルは、基準ミニアレイマトリックス（図示せず）によって提供される。
メモリアレイ１２０３は、２つの目的を果たす。第１に、ＶＭＭアレイ１２００により使用される重みを、それぞれのメモリセルに格納する。第２に、メモリアレイ１２０３は、メモリセルアレイ１２０３に格納された重みによって、入力（すなわち、端子ＢＬＲ０、ＢＬＲ１、ＢＬＲ２、及びＢＬＲ３に提供された電流入力であり、これを基準アレイ１２０１及び１２０２が入力電圧に変換して、ワード線ＷＬ０、ＷＬ１、ＷＬ２、及びＷＬ３に供給する）を有効に乗算して、次いで、全ての結果（メモリセル電流）を加算して、それぞれのビット線（ＢＬ０～ＢＬＮ）の出力を生成し、この出力は次の層への入力又は最後の層への入力となる。メモリアレイ１２０３が乗算及び加算の関数を実行することで、別個の乗算及び加算の論理回路の必要性はなくなり、また、電力効率も良い。ここで、電圧入力はワード線ＷＬ０、ＷＬ１、ＷＬ２、及びＷＬ３に提供され、出力は、読み出し（推論）動作中にビット線ＢＬ０～ＢＬＮそれぞれに現れる。各々のビット線ＢＬ０～ＢＬＮに配置された電流は、その特定のビット線に接続された全ての不揮発性メモリセルからの電流の合計関数を実行する。
表５は、ＶＭＭアレイ１２００の動作電圧を示す。表中の列は、選択セルのワード線、非選択セルのワード線、選択セルのビット線、非選択セルのビット線、選択セルのソース線、及び非選択セルのソース線に加えられる電圧を示し、ＦＬＴは、浮遊、すなわち電圧が印可されないことを示す。行は、読み出し、消去、及びプログラムの各動作を示す。
表５：図１２のＶＭＭアレイ１２００の動作
Figure 0007359935000005
図１３は、図２に示されるメモリセル２１０に特に適し、入力層と次の層との間でシナプス及びニューロンの一部として利用されるニューロンＶＭＭアレイ１３００を示す。ＶＭＭアレイ１３００は、不揮発性メモリセルのメモリアレイ１３０３と、第１の不揮発性基準メモリセルの基準アレイ１３０１と、第２の不揮発性基準メモリセルの基準アレイ１３０２と、を含む。基準アレイ１３０１及び１３０２は、ＶＭＭアレイ１３００の行方向に延びる。ＶＭＭアレイは、ＶＭＭアレイ１３００においてワード線が垂直方向に延びることを除いて、ＶＭＭ１０００と同様である。ここで、入力はワード線（ＷＬＡ０、ＷＬＢ０、ＷＬＡ１、ＷＬＢ２、ＷＬＡ２、ＷＬＢ２、ＷＬＡ３、ＷＬＢ３）に提供され、出力は、読み出し動作中にソース線（ＳＬ０、ＳＬ１）に現れる。各ソース線に加えられる電流は、その特定のソース線に接続されたメモリセルからの全ての電流の合計関数を実行する。
表６は、ＶＭＭアレイ１３００の動作電圧を示す。表中の列は、選択セルのワード線、非選択セルのワード線、選択セルのビット線、非選択セルのビット線、選択セルのソース線、及び非選択セルのソース線に加えられる電圧を示す。行は、読み出し、消去、及びプログラムの各動作を示す。
表６：図１３のＶＭＭアレイ１３００の動作
Figure 0007359935000006
図１４は、図３に示されるメモリセル３１０に特に適し、入力層と次の層との間でシナプス及びニューロンの一部として利用されるニューロンＶＭＭアレイ１４００を示す。ＶＭＭアレイ１４００は、不揮発性メモリセルのメモリアレイ１４０３と、第１の不揮発性基準メモリセルの基準アレイ１４０１と、第２の不揮発性基準メモリセルの基準アレイ１４０２と、を含む。基準アレイ１４０１及び１４０２は、端子ＢＬＲ０、ＢＬＲ１、ＢＬＲ２、及びＢＬＲ３に流入する電流入力を電圧入力ＣＧ０、ＣＧ１、ＣＧ２、及びＣＧ３に変換するように機能する。実際には、第１及び第２の不揮発性基準メモリセルは、電流入力がＢＬＲ０、ＢＬＲ１、ＢＬＲ２、及びＢＬＲ３を通って流入する状態で、マルチプレクサ１４１２（一部のみ示す）を通してダイオード接続される。マルチプレクサ１４１２は、読み出し動作中に第１及び第２の不揮発性基準メモリセルの各々のビット線（ＢＬＲ０など）の一定電圧を確実にするために、それぞれのマルチプレクサ１４０５及びカスコーディングトランジスタ１４０４を各々含む。基準セルは、標的基準レベルに調整される。
メモリアレイ１４０３は、２つの目的を果たす。第１に、ＶＭＭアレイ１４００によって使用される重みを格納する。第２に、メモリアレイ１４０３は、メモリセルアレイに格納された重みによって、入力（端子ＢＬＲ０、ＢＬＲ１、ＢＬＲ２、及びＢＬＲ３に提供された電流入力であり、基準アレイ１４０１及び１４０２がこれらの電流入力を入力電圧に変換して、制御ゲート（ＣＧ０、ＣＧ１、ＣＧ２、及びＣＧ３に供給する）を有効に乗算して、次いで、全ての結果（セル電流）を加算して出力を生成し、この出力はＢＬ０～ＢＬＮに出現し、次の層への入力又は最後の層への入力となる。メモリアレイが乗算及び加算の関数を実行することで、別個の乗算及び加算の論理回路の必要性がなくなり、また、電力効率も良い。ここで、入力は制御ゲート線（ＣＧ０、ＣＧ１、ＣＧ２、及びＣＧ３）に提供され、出力は、読み出し動作中にビット線（ＢＬ０～ＢＬＮ）に現れる。各ビット線に加えられる電流は、その特定のビット線に接続されたメモリセルからの全ての電流の合計関数を実行する。
ＶＭＭアレイ１４００は、メモリアレイ１４０３内の不揮発性メモリセルの一方向調整を実施する。すなわち、各不揮発性メモリセルは消去され、次いで、浮遊ゲート上の所望の電荷に達するまで部分的にプログラムされる。これは、例えば、以下に記載される精密プログラミング技術を使用して実行することができる。過度に多くの電荷が浮遊ゲートに加えられる場合（誤った値がセルに格納されるなど）、セルは消去されなければならず、一連の部分的なプログラミング動作をやり直さなければならない。示されるように、同じ消去ゲート（ＥＧ０又はＥＧ１など）を共有する２つの行は、一緒に消去される必要があり（ページ消去として知られる）、その後、各セルは、浮遊ゲート上の所望の電荷に達するまで部分的にプログラムされる。
表７は、ＶＭＭアレイ１４００の動作電圧を示す。表中の列は、選択セルのワード線、非選択セルのワード線、選択セルのビット線、非選択セルのビット線、選択セルの制御ゲート、選択セルと同じセクタ内の非選択セルの制御ゲート、選択セルとは異なるセクタ内の非選択セルの制御ゲート、選択セルの消去ゲート、非選択セルの消去ゲート、選択セルのソース線、及び非選択セルのソース線に加えられる電圧を示す。行は、読み出し、消去、及びプログラムの各動作を示す。
表７：図１４のＶＭＭアレイ１４００の動作
Figure 0007359935000007
図１５は、図３に示されるメモリセル３１０に特に適し、入力層と次の層との間でシナプス及びニューロンの一部として利用されるニューロンＶＭＭアレイ１５００を示す。ＶＭＭアレイ１５００は、不揮発性メモリセルのメモリアレイ１５０３と、基準アレイ１５０１又は第１の不揮発性基準メモリセルと、第２の不揮発性基準メモリセルの基準アレイ１５０２とを含む。ＥＧ線ＥＧＲ０、ＥＧ０、ＥＧ１、及びＥＧＲ１は垂直に延び、ＣＧ線ＣＧ０、ＣＧ１、ＣＧ２、及びＣＧ３並びにＳＬ線ＷＬ０、ＷＬ１、ＷＬ２、及びＷＬ３は水平に延びる。ＶＭＭアレイ１５００は、ＶＭＭアレイ１５００が双方向調整を実装することを除いてＶＭＭアレイ１４００と同様であり、個々のセルはそれぞれ、個別のＥＧ線の使用により、浮遊ゲートの所望の電荷量に達するために、完全に消去され、部分的にプログラムされ、必要に応じて部分的に消去することができる。示されるように、基準アレイ１５０１及び１５０２は、端子ＢＬＲ０、ＢＬＲ１、ＢＬＲ２及びＢＬＲ３内の入力電流を制御ゲート電圧ＣＧ０、ＣＧ１、ＣＧ２及びＣＧ３に変換し（マルチプレクサ１５１４を介したダイオード接続された基準セルの作用を通じて）、これらの電圧は行方向でメモリセルに印加される。電流出力（ニューロン）は、ビット線ＢＬ０～ＢＬＮ中にあり、各ビット線は、その特定のビット線に接続された不揮発性メモリセルからの全ての電流を合計する。
表８は、ＶＭＭアレイ１５００の動作電圧を示す。表中の列は、選択セルのワード線、非選択セルのワード線、選択セルのビット線、非選択セルのビット線、選択セルの制御ゲート、選択セルと同じセクタ内の非選択セルの制御ゲート、選択セルとは異なるセクタ内の非選択セルの制御ゲート、選択セルの消去ゲート、非選択セルの消去ゲート、選択セルのソース線、及び非選択セルのソース線に加えられる電圧を示す。行は、読み出し、消去、及びプログラムの各動作を示す。
表８：図１５のＶＭＭアレイ１５００の動作
Figure 0007359935000008
図１６は、図２に示されるメモリセル２１０に特に適し、入力層と次の層との間でシナプス及びニューロンの一部として利用されるニューロンＶＭＭアレイ１６００を示す。ＶＭＭアレイ１６００では、入力ＩＮＰＵＴ0、．．．、ＩＮＰＵＴNは、ビット線ＢＬ0、．．．、ＢＬＮでそれぞれ受け取り、出力ＯＵＴＰＵＴ1、ＯＵＴＰＵＴ2、ＯＵＴＰＵＴ3、及びＯＵＴＰＵＴ4は、ソース線ＳＬ0、ＳＬ1、ＳＬ2、及びＳＬ3でそれぞれ生成される。
図１７は、図２に示されるメモリセル２１０に特に適し、入力層と次の層との間でシナプス及びニューロンの一部として利用されるニューロンＶＭＭアレイ１７００を示す。この例では、入力ＩＮＰＵＴ0、ＩＮＰＵＴ1、ＩＮＰＵＴ2、及びＩＮＰＵＴ3は、ソース線ＳＬ0、ＳＬ1、ＳＬ2、及びＳＬ3でそれぞれ受け取り、出力ＯＵＴＰＵＴ0、．．．、ＯＵＴＰＵＴNは、ビット線ＢＬ0、．．．、ＢＬNで生成される。
図１８は、図２に示されるメモリセル２１０に特に適し、入力層と次の層との間でシナプス及びニューロンの一部として利用されるニューロンＶＭＭアレイ１８００を示す。この例では、入力ＩＮＰＵＴ0、．．．、ＩＮＰＵＴMは、ワード線ＷＬ0、．．．、ＷＬMにそれぞれ受け取り、出力ＯＵＴＰＵＴ0、．．．、ＯＵＴＰＵＴNは、ビット線ＢＬ0、．．．、ＢＬNに生成される。
図１９は、図３に示されるメモリセル３１０に特に適し、入力層と次の層との間でシナプス及びニューロンの一部として利用されるニューロンＶＭＭアレイ１９００を示す。この例では、入力ＩＮＰＵＴ0、．．．、ＩＮＰＵＴMは、ワード線ＷＬ0、．．．、ＷＬMにそれぞれ受け取り、出力ＯＵＴＰＵＴ0、．．．、ＯＵＴＰＵＴNは、ビット線ＢＬ0、．．．、ＢＬNに生成される。
図２０は、図４に示されるメモリセル４１０に特に適し、入力層と次の層との間でシナプス及びニューロンの一部として利用されるニューロンＶＭＭアレイ２０００を示す。この例では、入力ＩＮＰＵＴ0、．．．、ＩＮＰＵＴnがそれぞれ垂直制御ゲート線ＣＧ0、．．．、ＣＧNに受け取り、出力ＯＵＴＰＵＴ1及びＯＵＴＰＵＴ2がソース線ＳＬ0及びＳＬ1に生成される。
図２１は、図４に示されるメモリセル４１０に特に適し、入力層と次の層との間でシナプス及びニューロンの一部として利用されるニューロンＶＭＭアレイ２１００を示す。この例では、入力ＩＮＰＵＴ0、．．．、ＩＮＰＵＴNは、ビット線ＢＬ0、．．．、ＢＬNにそれぞれ結合されるビット線制御ゲート２９０１－１、２９０１－２、．．．、２９０１－（Ｎ－１）及び２９０１－Ｎのゲートにそれぞれ受け取る。例示的な出力ＯＵＴＰＵＴ1及びＯＵＴＰＵＴ2が、ソース線ＳＬ0及びＳＬ1に生成される。
図２２は、図３に示されるメモリセル３１０、図５に示されるメモリセル５１０、及び図７に示されるメモリセル７１０に特に適し、入力層と次の層との間でシナプス及びニューロンの一部として利用されるニューロンＶＭＭアレイ２２００を示す。この例では、入力ＩＮＰＵＴ0、．．．、ＩＮＰＵＴMは、ワード線ＷＬ0、．．．、ＷＬMに受け取り、出力ＯＵＴＰＵＴ0、．．．、ＯＵＴＰＵＴNは、ビット線ＢＬ0、．．．、ＢＬNにそれぞれ生成される。
図２３は、図３に示されるメモリセル３１０、図５に示されるメモリセル５１０、及び図７に示されるメモリセル７１０に特に適し、入力層と次の層との間でシナプス及びニューロンの一部として利用されるニューロンＶＭＭアレイ２３００を示す。この例では、入力ＩＮＰＵＴ0、．．．、ＩＮＰＵＴMは、制御ゲート線ＣＧ0、．．．、ＣＧMに受け取る。出力ＯＵＴＰＵＴ0、．．．、ＯＵＴＰＵＴNは、垂直ソース線ＳＬ0、．．．、ＳＬNにそれぞれ生成され、各ソース線ＳＬiは、列ｉ内の全てのメモリセルのソース線に結合される。
図２４は、図３に示されるメモリセル３１０、図５に示されるメモリセル５１０、及び図７に示されるメモリセル７１０に特に適し、入力層と次の層との間でシナプス及びニューロンの一部として利用されるニューロンＶＭＭアレイ２４００を示す。この例では、入力ＩＮＰＵＴ0、．．．、ＩＮＰＵＴMは、制御ゲート線ＣＧ0、．．．、ＣＧMに受け取る。出力ＯＵＴＰＵＴ0、．．．、ＯＵＴＰＵＴNは、垂直ビット線ＢＬ0、．．．、ＢＬNにそれぞれ生成され、各ビット線ＢＬiは、列ｉ内の全てのメモリセルのビット線に結合される。
試験回路及び方法
図２５は、ＶＭＭシステム２５００を示す。ＶＭＭシステム２５００は、ＶＭＭアレイ２５０１（ＶＭＭアレイ１１００、１２００、１３００、１４００、１５００、１６００、１７００、１８００、１９００、２０００、２１００、２２００、２３００、及び２４００又は他のＶＭＭアレイ設計など、前述のＶＭＭアレイ設計のいずれかに基づき得る）と、低電圧行デコーダ２５０２と、高電圧行デコーダ２５０３と、列デコーダ２５０４と、列ドライバ２５０５と、制御論理２５０６と、バイアス回路２５０７と、出力回路ブロック２５０８と、入力ＶＭＭ回路ブロック２５０９と、アルゴリズムコントローラ２５１０と、高電圧発生器ブロック２５１１と、アナログ回路ブロック２５１５と、制御論理２５１６と、試験制御論理２５１７と、を含む。
入力回路ブロック２５０９は、外部入力からメモリアレイ２５０１の入力端子へのインターフェースとして機能する。入力回路ブロック２５０９は、限定することなく、ＤＡＣ（デジタル－アナログ変換器）、ＤＰＣ（デジタル－パルス変換器）、ＡＰＣ（アナログ－パルス変換器）、ＩＶＣ（電流－電圧変換器）、ＡＡＣ（電圧対電圧スケーラなどのアナログ－アナログ変換器）、又はＦＡＣ（周波数－アナログ変換器）を含むことができる。出力回路ブロック２５０８は、メモリアレイ出力から外部インターフェース（図示せず）へのインターフェースとして機能する。出力回路ブロック２５０８は、限定することなく、ＡＤＣ（アナログ－デジタル変換器）、ＡＰＣ（アナログ－パルス変換器）、ＤＰＣ（デジタル－パルス変換器）、ＩＶＣ（電流－電圧変換器）、又はＩＦＣ（電流－周波数変換器）を含み得る。出力回路ブロック２５０８は、限定することなく、アクティブ化機能、正規化回路、及び／又は再スケーリング回路を含み得る。
低電圧行デコーダ２５０２は、読み出し動作及びプログラム動作のためのバイアス電圧を提供し、高電圧行デコーダ２５０３にデコード信号を提供する。高電圧行デコーダ２５０３は、プログラム動作及び消去動作のための高電圧バイアス信号を提供する。
アルゴリズムコントローラ２５１０は、プログラム動作、検証動作、及び消去動作中のビット線の制御機能を提供する。
高電圧発生器ブロック２５１１は、様々なプログラム動作、消去動作、プログラム検証動作、及び読み出し動作に必要とされる複数の電圧を提供するチャージポンプ２５１２、チャージポンプ調整器２５１３、及び高電圧生成回路２５１４を備える。
試験制御論理２５１７は、図２６～図３１を参照して以下に記載される試験を実行するための様々な試験制御回路を含む。
図２６は、１つ以上の不揮発性メモリセルのプログラム動作後の検証動作中に使用するか、又は他の種類の試験中に使用する基準電流源２６００を示す。例えば、基準電流源２６００は、単一の不揮発性メモリセルの検証動作のために、又は不揮発性メモリセルの列（例えば、特定のビット線に接続された全てのセル）若しくは不揮発性メモリセルの何らかの他のグループ化に対する検証動作のために使用され得る。
基準電流源２６００は、バッファミラー２６０１（出力ＩREF２６０７を有するバッファ演算増幅器２６０２及びＰＭＯＳトランジスタ２６０３を含む）、調整可能なバイアス源２６０４、並びにデバイス２６０６のｉ行及びｊ列のアレイを含む２次元アレイ２６０５を含み、特定のデバイス２６０６は、ラベル２６０６－（行）（列）によって表記される。ここで、バッファミラー２６０１によって出力される基準電流ＩREF２６０７の量を調整することができるように、デバイス２６０６の様々な組み合わせを作動させることができる。示されるように、アレイ２６０５に１６個のデバイス２６０６が存在し、それらの各々は、カレントミラーによって実装され得る。基準電流源２６００は、基本的に、４つのデジタル入力を、Ｉｂｉａｓｕｎｉｔの１～１６倍の値を有する基準電流バイアスに変換し、Ｉｂｉａｓｕｎｉｔは、バイアス源２６０４から提供される。基準電流源２６００は、基本的に、温度計コード化デジタル－電流変換器であり、そのバッファされた出力ＩREF２６０７は、前述のＶＭＭアレイのいずれかにおいてメモリセルによって格納され得る１６レベルのうちの１つ（４つのデジタル入力に応答する特定のレベル）に対応する値である。
例えば、バイアス源２６０４は、デバイス２６０６にミラーリングされる、１ｎＡの電流Ｉｂｉａｓｕｎｉｔを提供することができる。ここで、第１の行は、デバイス２６０６－１１～２６０６－１ｊからなり、左から右に、一度に１つのデバイス２６０６が順次有効化される。次いで、次の行は、左から右に順次に有効化されて、第１の列に付け加えることができ、これは、５個、次いで６個、次いで７個、次いで８個のデバイス２６０６が有効化されることを意味する。デバイス２６０６を連続的に有効化することによって、従来のバイナリデコーディングに関連するトランジスタ不整合問題を回避することができる。次いで、有効化されたデバイス２６０６の合計は、バッファミラー２６０１によってミラーリングされ、電流ＩREF２６０７として出力される。バイアス源２６０４は、５０ｐＡ／１００ｐＡ／２００ｐＡ／．．．／１００ｎＡなどのトリミング可能な範囲の電流Ｉｂｉａｓｕｎｉｔを提供することができる。ここでは、アレイ２６０５を４×４のアレイとして示すが、アレイ２６０５は、３２×３２又は８×３２などの他の寸法を有し得ることを理解されたい。
図２７は、図２６のデバイス２６０６のいずれかに使用することができる、基準分岐回路２７００を示す。基準分岐回路２７００は、図示されるように構成された、ＮＭＯＳトランジスタ２７０１及び２７０２を含む。トランジスタ２７０２は、そのゲートに電流Ｉｂｉａｓｕｎｉｔ（図２６を参照して上述した）を受け取るカレントミラーバイアストランジスタであり、トランジスタ２７０１は、有効化トランジスタである（カレントミラーバイアストランジスタ２７０２が出力ノードＯＵＴＰＵＴに接続されることを可能にする）。電流Ｉｂｉａｓｕｎｉｔは、ダイオード接続されたＮＭＯＳトランジスタ（トランジスタ２７０２と同様）などから提供される（図示せず）。
図２８は、不揮発性メモリセル、不揮発性メモリセルの列、若しくは不揮発性メモリセルの何らかの他のグループ化のプログラミング動作後の検証動作中、又は別の種類の試験中に基準電流源２６００と共に使用される検知増幅器２８００を示す。検知増幅器２８００は、図２６を参照して上述した電流ＩREF２６０７を受け取る。ＩREF２６０７は、ＶＩREF２８１４によって制御されたゲートを有するＰＭＯＳトランジスタ２８１３としてモデル化することができる。検知増幅器２８００は、インバータ２８０１、インバータ２８０１における電流を制限するために使用される電流源２８０２、スイッチ２８０３及び２８０６、コンデンサ２８０４、並びにカスコーディングＮＭＯＳトランジスタ２８０５（メモリビット線に固定電圧を課す）を更に含む。検知増幅器２８００は、基準電流源２６００から電流ＩREF２６０７を受け取り、これは、例えば、ＶＭＭアレイの不揮発性メモリセルに格納される１６個の可能なレベルのうちの１つであり得る。検知増幅器２８００はセル２８０８に結合され、このセルは、その内容が検証されるべき不揮発性メモリセルである。セル２８０８は、ＮＭＯＳトランジスタ２８０５がオンにされると、電流ＩCELLを引き出す。あるいは、セル２８０８は、列２８０９で置き換えることができる（図面の便宜上、依然としてＩCELLと称される電流を引き出し、これは、列２８０９によって引き出されるニューロン電流である）。
一実施形態では、ＩREF２６０７は、可能な最低値（例えば、セル２８０８に又は列２８０９に格納され得る１６の可能なレベルのうちの最低値）から始まり、次いで、検証動作のための各後続レベルに順次増加する。スイッチ２８０６は、コンデンサ２８０４の初期状態を作成するために閉じられ得る（オフセットキャンセルを提供する接地又はプリチャージ電圧など）。スイッチ２８０３は、インバータ２８０１の入力及び出力を等しくするために閉じられ得、これは、検証動作における比較のためのインバータ２８０１からのオフセットを除去する。検証動作中、スイッチ２８０６及び２８０３は開いている。ＩCELL＞＝ＩREF２６０７の場合、ノード２８１０の電圧は減少し、これは、次に、コンデンサ２８０４を介して容量結合し、ノード２８１１の電圧を減少させ、その結果、インバータ出力が「１」に切り替わる、すなわち、インバータ２８０１の入力は「０」の値になり、インバータ２８０１の出力は「１」の値になる。ＩCELL＜ＩREF２６０７の場合、ノード２８１０の電圧は上昇し、これは、次に、コンデンサ２８０４を介して容量結合し、ノード２８１１の電圧を上昇させ、その結果、インバータ出力が「０」に切り替わる、すなわち、インバータ２８０１の入力は「１」の値に切り替わり、インバータ２８０１の出力は「０」の値に切り替わる。それが起こるＩREF２８０７の値は、セル２８０８に格納される値に対応する。
図２９Ａは、メモリセルが重み調整プロセス中に標的電流に到達するかどうかを検証するなど、又は別の種類の試験中に、セル電流要件を満たすことができないテール化されたメモリビット（例えば、異常ビット）を検証するなど、プログラムパルス動作後の不揮発性メモリセル２９３０又は列２９３１の検証動作中に基準電流源２６００と共に使用される検証傾斜型アナログ－デジタル変換器（ＡＤＣ）２９００を示す。ＩCELL２９０６は、セル２９３０又は列２９３１からの出力電流である。検証ＡＤＣ２９００は、ＩCELL２９０６を、出力２９４０として出力される一連のデジタル出力ビットに変換し、出力２９４０は、セル２９３０又は列２９３１に格納された値を示す。
検証ＡＤＣ２９００は、オペアンプ２９０１、調整可能なコンデンサ２９０２、オペアンプ２９０４、カウンタ２９２０、並びにスイッチ２９０８、２９０９、及び２９１０を含む。調整可能なコンデンサ２９０２は、調整可能な電流源２８０７によって提供された電流ＩREFに対してＩCELL２９０６を積分する。初期化フェーズの間、スイッチ２９０８は閉じられる。次に、オペアンプ２９０１のＶｏｕｔ ２９０３及び演算増幅器２９０１の反転入力への入力は、オペアンプ２９０１の非反転入力に印加された基準電圧ＶＲＥＦの値に等しくなる。その後、スイッチ２９０８が開かれ、固定された期間ｔｒｅｆの間、スイッチ２９１０が閉じられ、ニューロン電流ＩCELL２９０６が上方に積分される。固定された期間ｔｒｅｆの間、Ｖｏｕｔ ２９０３は上昇し、その傾斜はＩCELL２９０６の値を反映する。その後、期間ｔｍｅａｓの間、調整可能な電流源２８０７によって提供される一定基準電流ＩREFは下方に積分され、この期間の間、スイッチ２９１０を開き、スイッチ２９０９を閉じることによって、Ｖｏｕｔは降下し、ｔｍｅａｓは、ＶｏｕｔをＶＲＥＦまで下方に積分するために必要とされる時間である。
オペアンプ２９０４の出力ＥＣ２９０５は、ＶＯＵＴ２９０３＞ＶＲＥＦのときに高くなり、そうでなければ低くなる。したがって、ＥＣ２９０５は、幅が期間ｔｍｅａｓを反映するパルスを生成し、ｔｍｅａｓは次に、電流ＩCELL２９０６に比例する。
任意選択的に、出力ＥＣ２９０５はカウンタ２９２０に入力され、このカウンタは、出力ＥＣ２９０５が高い間に受け取ったクロックパルス２９２１の数をカウントして、出力２９４０を生成し、この出力は、ＥＣ２９０５が高い間に発生したクロックパルス２９２１の数のデジタルカウントを表すデジタルビットのセットであり、このクロックパルスの数はＩCELL２９０６に正比例し、この数は、セル２９３０又は列２９３１に格納された値に対応する。
図２９Ｂは、検証ランプ型アナログ－デジタル変換器２９５０を示し、この変換器は、電流源２９５３（受け取られたニューロン電流Ｉｎｅｕ又は単一のメモリセル電流を表す）と、スイッチ２９５４と、可変コンデンサ２９５２と、比較器２９５１とを含んでおり、比較器は、Ｖｎｅｕと印された、可変コンデンサ２９５２の両端に生じた電圧をその非反転入力において、また構成可能基準電圧Ｖｒｅｆｒａｍｐをその反転入力において受け取り、出力Ｃｏｕｔを生成する。可変コンデンサ２９５２の両端の電圧を除去するための回路は図示されていない。Ｖｒｅｆｒａｍｐは、比較クロックサイクルごとに離散的なレベルでランプアップ（段階的に増加）される。比較器２９５１は、ＶｎｅｕをＶｒｅｆｒａｍｐと比較し、結果として、出力ＣｏｕｔはＶｎｅｕ＞Ｖｒｅｆｒａｍｐのときに「１」となり、そうでなければ「０」となる。このように、出力Ｃｏｕｔは、Ｉｎｅｕの値に応答して幅が変化するパルスとなる。Ｉｎｅｕが大きいほど、Ｃｏｕｔが「１」となる期間は長くなり、すなわち、出力Ｃｏｕｔのパルス幅は広くなる。デジタルカウンタ２９６０は、出力Ｃｏｕｔをデジタル出力ビットＤＯ［ｎ：０］２９７０に変換し、このビットは、Ｃｏｕｔが「１」の値であったクロックサイクル２９６１の数を反映する。あるいは、ランプ電圧Ｖｒｅｆｒａｍｐは、連続ランプ電圧である。粗－微細ランプ変換アルゴリズムを利用することによって変換時間を短縮するために、複数ランプの実施形態が行われ得る。第１の粗基準ランプ基準電圧を、それぞれのＩｎｅｕの部分範囲を求めるために高速でランプさせる。次に、部分範囲ごとの微細基準ランプ基準電圧をそれぞれ使用して、対応の部分範囲内のＩｎｅｕ電流を変換する。２つ以上の粗／微細ステップ又は２つの部分範囲が可能である。
限定することなく、フラッシュＡＤＣ、ＳＡＲ（逐次近似レジスタ）ＡＤＣ、アルゴリズムＡＤＣ、パイプライン型ＡＤＣ、シグマデルタＡＤＣなど、他のＡＤＣアーキテクチャが、検証ＡＤＣとして使用され得る。
図３０は、図２５を参照して前述した高電圧生成回路２５１１の実施形態を示す。高電圧生成回路２５１１は、前述のＶＭＭアレイのいずれかと共に使用することができる。高電圧生成回路２５１１は、チャージポンプ２５１２及び高電圧生成回路２５１４を含む。チャージポンプ２５１２は、入力３００４を受け取り、高電圧３００５を生成し、この高電圧は、次に、高電圧発生器３００２及び３００３に提供される。高電圧（ＨＶ）発生器（ＨＶＤＡＣ＿ＥＧ）３００２は、スプリットゲートフラッシュメモリセルの消去ゲート端子への印加に適した、増分電圧などの、ＶEG３００８で示される電圧を、デジタルビット３００６及び受け取った高電圧３００５に応答して提供するＨＶデジタル－アナログ変換器である。高電圧発生器（ＨＶＤＡＣ ＣＧＳＬ）３００３は、スプリットゲートフラッシュメモリセルの制御ゲート端子及びソース線端子への印加に適した、増分電圧などの、ＶCG３００９及びＶSL３０１０でそれぞれ示される電圧を、デジタルビット３００７及び受け取った高電圧３００５に応答して提供するＨＶデジタル－アナログ変換器である。
図３１は、図２５を参照して前述したＶＭＭシステム２５００を示すものであるが、ここでは試験構成で示されている。試験制御論理２５１７は、１つ以上の試験アルゴリズム３１００を実施するために、ＶＭＭアレイ２５０１、行デコーダ２５０２、列デコーダ２５０４、入力ブロック２５０９、高電圧デコーダ２５０３、列ドライバ２５０５、高電圧生成ブロック２５１１、アナログブロック２５１５、アルゴリズムコントローラ２５１０、及び出力回路ブロック２５０８など、ＶＭＭシステム２５００の他の構成要素（図２５に示されているが、図３１には示されていない）に制御信号を提供する。ＶＭＭアレイ２５０１は、行デコーダ２５０２から制御信号を受け取り、それによって、１つ以上の行がＶＭＭアレイ２５０１内でアサートされる。ＶＭＭアレイ２５０１は、１つ以上のビット線からの信号を列デコーダ２５０４に提供し、次いで、この列デコーダは、１つ以上のビット線からの出力を出力回路ブロック２５０８に提供する。出力回路ブロック２５０８は、ＶＭＭアレイ２５０１から出力回路ブロック２５０８が受け取ったアナログ電流を表すデジタル出力を提供するアナログ－デジタル変換器ブロック（図２９Ａを参照して前述した検証ＡＤＣ２９００又は図２９Ｂを参照して前述した検証ランプ型ＡＤＣ２９５０など）を含み得る。
表９は、個々のメモリセルに対して実行されるプログラム、消去、読み出し、及び検証動作、メモリセルの列に結合された選択されたビット線に対して実行されるニューロン検証及びニューロン読み出し動作、並びに、各ビット線がメモリセルの列に結合される、全てのビット線が読み出されるアレイ読み出し動作中に、ＶＭＭアレイ２５０１内のワード線、制御ゲート線、消去ゲート線、ソースゲート線、及びビット線に印加される例示的な値を含む。
表９：ＶＭＭアレイ２５０１内の動作に対する例示的な値
Figure 0007359935000009
次に、図３１に示され、図３２～図４４で更に詳細に説明される試験アルゴリズム３１００を参照して実行され得る試験の種類に関して更なる詳細を提供する。これらは、試験制御論理２５１７及びＶＭＭシステム２５００の他の構成要素によって実装される。
図３２を参照すると、ビット線ニューラル読み出し試験３１０１は、ビット線に同時に結合された全てのメモリセルの値を測定する。すなわち、ビット線ニューラル読み出し試験３１０１は、ＶＭＭアレイ内のニューロンを読み出す。第１に、行デコーダ２５０２は、アレイ内の全てのワード線をアサートする（ステップ３２０１）。第２に、列デコーダ２５０４によってビット線が選択（アサート）される（ステップ３２０２）。第３に、ビット線から受け取った電流を検知する検知増幅器２８００などによって、そのビット線に対して読み出しが実行される（ステップ３２０３）。第４に、選択されたビット線の値は、基準電流源２６００によって生成された基準電流と比較して、選択されたビット線に結合された不揮発性メモリセル、すなわちニューロンが所望の値を含むかどうかを判定することにより、決定することができる（ステップ３２０４）。
図３３を参照すると、ビット線ニューラル測定試験３１０２は、ビット線ニューラル読み出し試験３１０１と同様である。行デコーダ２５０２は、全てのワード線をアサートする（ステップ３３０１）。列デコーダ２５０４によってビット線が選択される（ステップ３３０２）。そのビット線によって読み出し動作中に引き出された電流が測定される（ステップ３３０３）。ここで、ビット線ニューラル読み出し試験３１０１とは異なり、選択されたビット線からの電流は、基準電流と比較することなく測定される。
図３４を参照すると、ＬＳＢスクリーン試験３１０３の間、行デコーダ２５０２は全てのワード線をアサートし（ステップ３４０１）、列デコーダ２５０４は全てのビット線をアサートする（ステップ３４０２）。ディーププログラミングが、ＶＭＭアレイ２５０１内の全てのメモリセルに対して実行される（ステップ３４０３）。ディーププログラミングは、推論読み出しに使用される通常のプログラム状態を超えて全てのメモリセルをプログラムする。これは、動作において通常使用されるものより長いプログラムタイミング又はより高いプログラム電圧で行われる。次いで、全てのビット線から受け取った全電流が測定される（ステップ３４０４）。期待されるのは、ディーププログラムされたアレイの全電流がＬＳＢ値よりはるかに小さくなることである。加えて、個々のセルからの電流が、５０～１００ｐＡなど、ＬＳＢ値より低いことも確認するために、各個々のセルがチェックされる。この種の試験は、製造プロセス中に試験して、不良のダイを迅速に識別するのに適している。
図３５を参照すると、ビット線サンプリングスクリーン試験３１０４の間、メモリセル又はメモリセルのセットが特定のレベル、例えば、Ｌｘにプログラムされ、ｘは１～Ｎの範囲であり、Ｎは、セルに格納され得るレベルの総数（例えば、Ｎ＝１６）である（ステップ３５０１）。次いで、ビット線電流（選択されたビット線内のセル又はセルのセットによって引き出された電流を意味し、ＩBLと称される）がＫ回測定される（ステップ３５０２）。例えば、Ｋ＝８である場合、ビット線電流は８回測定される。次いで、平均値（ＩAVG）が、ステップ３５０２のＫ個の測定された値（すなわち、ＩBL1...ＩBLK）に基づいて計算される（ステップ３５０３）。
次に、Ｋ個の電流測定値ＩBL1．．．ＩBLKのそれぞれが、ＩAVGに対してチェックされる（ステップ３５０４）。ＩBLi（ｉはｉ～Ｋの範囲）＞（ＩAVG＋スレッショルド３５０５）又はＩBLi＜（ＩAVG－ －スレッショルド３５０６）である場合、ビット線は不良であると見なされる。次いで、不良のビット線にある各セルがチェックされ、不良のセルは、冗長セル（冗長行又は冗長列からのセルなど）で置き換えられる。
ビット線サンプリングスクリーン試験３１０４の別の実施形態を図３６に示す。Ｋ個の異なる時間に電流Ｉｒｅｆをビット線に強制することにより、電圧ＶCGが測定される（ステップ３６０１）。例えば、電圧ＶCGは、ビット線電流が固定Ｉｒｅｆと一致するまで掃引され得、その特定のＶCGが測定され、格納され得る。固定Ｉｒｅｆは、基準電流源２６００によって提供され得、ビット線電流が固定Ｉｒｅｆに一致するかどうかを検証する動作は、検知増幅器２８００によって実行され得る。次いで、平均値ＶAVGが、Ｋ個の異なるＶCG値から計算される。次に、Ｋ個の測定されたＶCG電圧のそれぞれが、ＶAVGに対してチェックされる（ステップ３６０３）。ＶCGi（ｉはｉ～Ｋの範囲）＞（ＶAVG＋スレッショルド３６０４）又はＶCGi＜（ＶAVG－スレッショルド３６０５）である場合、ビット線は不良であると見なされる。次いで、不良のビット線にある各セルがチェックされ、不良のセルは、冗長セル（冗長行又は冗長列）で置き換えられる。
読み出しトリポイント試験（read tripoint test）３１０５の間、読み出し動作において異なるレベルのＩｒｅｆを使用して、粗及び微細の読み出し基準電流トリミングが実行される。読み出しトリップポイント試験３１０５の目的は、選択されたメモリセルが、消去されたセルでは完全に消去されたセルの～４０％、又はプログラムされたセルでは完全にプログラムされたセルの～５％など、所定の電流パーセンテージ目標を超えることができるかどうかを解明することである。これは、例えば、テール化されたメモリセル又はテール化されたビットは、動作寿命にわたって潜在的な信頼性の問題を引き起こす可能性があるので、メモリセルが、主分布内にあり、テール化されたメモリセル又はテール化されたビット（すなわち、統計的外れ値）ではないことを確実にすることである。
図３７を参照すると、読み出しウィンドウチェック試験３１０７の間、セルは、Ｎ個の可能なレベルのそれぞれを格納することができることを確実にするために試験される。第１に、セルは、Ｎ個の値のうちの１つを表す標的値にプログラムされる（ステップ３７０１）。次に、セルに格納された値が、標的値を中心にした許容可能な値のウィンドウ３７１０内にあるかどうかを判定するために、検証動作が実行される（ステップ３７０２）。ステップ３７０１及び３７０２は、Ｎ個の値のそれぞれに対して繰り返される（ステップ３７０３）。許容可能なウィンドウ３７１０は、Ｎ個の各値に対して異なり得る。実行されるステップ３７０２のインスタンスのいずれかで、セルに格納された値が、標的値を中心にした許容可能な値のウィンドウの外側にあることを示す場合、そのセルは不良であると識別される。読み出しウィンドウチェック試験３１０７は、検知増幅器２８００、ＡＤＣ２９００、ＡＤＣ２９５０、又は別の構成要素によって実行され得る。これは、メモリセルの重み調整を実行するのに有用であり得る。上記は、公称値を中心とするＮ個の値のそれぞれに固定ウィンドウが使用される実施形態で説明されてきたが、別の実施形態では、上側スレッショルド及び下側スレッショルドがＮ個の値のそれぞれに対して利用され、これらのスレッショルドは、その範囲を超えない限り、全てのＮ個の値の間で同一である必要はないことは理解される。
図３８を参照すると、読み出し較正試験３１０８の間、セル、又はビット線に結合されたセルなどのセルのグループに対して漏れが測定され（ステップ３８０１）、測定された漏れ（ＩLEAKAGE）は格納され（ステップ３８０２）、測定された漏れ値は、後に、読み出し動作中に使用されて、プロセス／電圧／温度（ＰＶＴ）の様々な組み合わせにわたって漏れを補償する（ステップ３８０３）。一実施形態では、複数のセルがそれぞれ既知の値でプログラムされる。ワード線及び制御ゲート線は接地に設定され、ビット線は読み出しバイアス電圧に設定される。一連の異なる基準電流がアレイに注入され、結果として生じるデータリードアウトは、ＡＤＣ回路２９００若しくは２９５０又は検知増幅器２８００などの検知増幅器によって読み出される。（セルにプログラムされた既知の値と比較して）最良の結果をもたらす注入電流は、ＩLEAKAGEとして格納される。その後、ＩLEAKAGEは、選択されたセル内で生じる漏れを補償するために、読み出し動作中に、格納された漏れレベルを変換データから差し引くことなどによって、同じセルの読み出し動作中に印加される。
図３９を参照すると、読み出し傾斜試験３１０９の間、２つの基準電流に対する制御ゲート電圧、すなわち、電流ＩＲ１におけるＣＧ１及び電流ＩＲ２におけるＣＧ２に対してＩ－Ｖ傾斜係数が決定される。第１のステップは、選択された不揮発性メモリセルがサブスレッショルド領域で動作する間に、選択された不揮発性メモリセルに対して対数傾斜係数を決定することである（ステップ３９０１）。第２のステップは、対数傾斜係数を格納することである（ステップ３９０２）。第３のステップは、選択された不揮発性メモリセルが線形領域で動作する間に、選択された不揮発性メモリセルに対して線形傾斜係数を決定することである（ステップ３９０３）。第４のステップは、線形傾斜係数を格納することである（ステップ３９０４）。第５のステップは、選択されたセルを標的電流にプログラミングするときに、対数傾斜係数及び線形傾斜係数のうちの１つ以上を利用することである（ステップ３９０５）。
図４０を参照すると、読み出しニューロン認定試験３１１０の間に、ニューロン（ビット線）が、所望の値に対して値をチェックすることなく読み出される。第１のステップは、ビット線において電流を測定し、測定された値を格納することである（ステップ４００１）。第２のステップは、認定プロセス中のバーンイン時間など、所定の時間量に対して、以下に記載されるように、ダミーニューロン読み出し試験４０１０を実行することである。第３のステップは、ビット線から電流を測定することである（ステップ４００３）。第４のステップは、測定された電流をステップ４００１の格納した測定された電流と比較することである（ステップ４００４）。差が特定の量より大きいか、又は小さい場合、ビット線は、不良のビット線であると見なされる。
ダミーニューロン読み出し試験４０１０は、一連のステップを含む。第１のステップは、行デコーダによって、アレイ内の全てのワード線をアサートすることである（ステップ４０１１）。第２のステップは、列デコーダによって、アレイ内の全てのビット線をアサートして、不揮発性メモリセルの全ての列を選択することである（ステップ４０１２）。第３のステップは、読み出し出力をチェックすることなく、アレイに対して読み出し動作（読み出し条件）を実行することである（ステップ４０１３）。ダミーニューロン読み出し試験４０１０は、バーンイン目的のためにアレイに対して読み出しストレスとして使用される。
図４１を参照すると、ソフト消去試験３１１１の間、アレイ全体又はセクタが、メモリアレイの消去性能をチェックするために試験される。第１のステップは、アレイ内の不揮発性メモリセルのそれぞれの端子に一連の電圧を印加することによってアレイ内の不揮発性メモリセルを消去することであり、一連の電圧内の電圧は、固定されたステップサイズで経時的に増加する（ステップ４１０１）。これは、例えば、０．５又は１ボルトのステップで５～１２．５ボルトの段階的な方法で消去ゲートにおける電圧を増加させることによって、セルを増分様式で消去する。このようにして消去すると、メモリセルへのストレスが低減される。第２のステップは、全ての不揮発性メモリセルを読み出して、例えば、ステップ４１０１の消去後のセル電流が、公称値を中心にした許容可能なウィンドウ内にあると判定することにより、消去ステップの有効性を決定することである（ステップ４１０２）。任意選択的に、プログラム／消去サイクルが何回まで持続できるか決定するために耐久試験が実行され得、又はアレイを消去された状態に遷移させるためにバックグラウンド試験が実行され得る。
図４２を参照すると、ソフトプログラム試験３１１２の間、アレイ全体又は行又はセルが試験される。第１のステップは、アレイ内の各不揮発性メモリセルの端子に一連の電圧を印加することによってアレイ内の不揮発性メモリセルをプログラミングすることであり、一連の電圧内の電圧は、固定されたステップサイズで経時的に増加する（ステップ４２０１）。セルは、メモリアレイのプログラム性能をチェックするために、例えば、１０ｍＶ又は０．３Ｖ又は１Ｖステップの３～１０ボルトの増分様式でプログラムされる。このようにしてプログラミングすると、メモリセルへのストレスが低減される。第２のステップは、全ての不揮発性メモリセルを読み出して、例えば、ステップ４２０１のプログラミング後のセル電流が、公称値を中心にした許容可能なウィンドウ内にあると判定することにより、プログラミングステップの有効性を決定することである（ステップ４２０２））。任意選択的に、耐久試験又はバックグラウンド試験が利用され得る。
図４３を参照すると、読み出し検証試験３１０６が実行され得る。第１のステップは、Ｎ個の異なる値のうちの１つを格納するために複数の不揮発性メモリセルをプログラミングすることであり、Ｎは、不揮発性メモリセルのいずれかに格納され得る異なるレベルの数である（ステップ４３０１）。第２のステップは、複数の不揮発性メモリセルによって引き出された電流を測定することである（ステップ４３０２）。第３のステップは、測定された電流を標的値と比較することである（ステップ４３０３）。第４のステップは、測定された値と標的値との差がスレッショルド係数を超える場合、複数の不揮発性メモリセルを不良として識別することを格納することである（ステップ４３０４）。
図４４を参照すると、チェッカーボード検証試験３１１３が実行され得、それにより、試験パターンは、チェッカーボード又は擬似チェッカーボードパターンを使用して実装され、全ての可能なレベルではなく、サンプリングされたレベル（例えば、Ｎ個全てのレベルの代わりに４つのレベル、すなわち、Ｌ０、Ｌｎ、Ｌｎ／４、Ｌｎ*３／４）が測定される。例えば、メモリアレイ内の最悪ケースの電界ストレス（１つのセルが高い電界レベルにあり、隣接するセルが低い電界レベルにあることを意味する）をチェックするためにパターンが使用され得る。
一実施形態では、第１のステップは、Ｎ個のレベルの中で最も小さいセル電流に対応するレベルを用いて複数の不揮発性メモリセルの中の第１のセルグループをプログラミングすることである（ステップ４４０１）。第２のステップは、Ｎ個のレベルの中で最も大きいセル電流に対応するレベルを用いて複数の不揮発性メモリセルの中の第２のセルグループをプログラミングすることであり（ステップ４４０２）、第２のセルグループ内のセルのそれぞれは、第１のセルグループ内のセルのうちの１つ以上に隣接する。第３のステップは、複数の不揮発性メモリセルによって引き出された電流を測定することである（ステップ４４０３）。第４のステップは、測定された電流を標的値と比較することである（ステップ４４０４）。第５のステップは、測定された値と標的値との差がスレッショルドを超える場合、複数の不揮発性メモリセルを不良として識別することである（ステップ４４０５）。
表１０は、チェッカーボード検証試験３１１３中に使用され得る物理的アレイマップの他の例示的な試験パターンを含む。
表１０：例示的な試験パターン
Figure 0007359935000010
選別試験３１１４、最終試験３１１５、認定試験３１１６、及びデータ保持試験３１１７は、本明細書に開示されるＶＭＭシステムを含むウェハ、ダイ、又はパッケージ化されたデバイスの製造及び認定プロセス中に実行され得る試験スイートである。
選別試験３１１４は、製造プロセス中にウェハに対して実行され得る。一実施形態では、選別試験３１１４は、以下の試験スイートを含む。第１に、ソフト消去試験３１１１、ソフトプログラム試験３１１２、及び様々なストレスモード試験など、不良のウェハ又はダイを迅速に識別する比較的速い試験が実行される（消去ゲート酸化物ｇｏｘ、結合ゲート酸化物ｃｏｘ、ソース線酸化物ｓｏｌ、リバースディスターブトンネリングｒｔｓｔｓ（浮遊ゲートからワード線へのトンネリング、非選択行に対するディスターブ）、マスパンチスルーｍｐｔ（非選択行のソースからドレインへのディスターブ）、リードディスターブｒｄｉｓｔ（読み出し状態からのディスターブ）など）。第２に、頂部セクタ及び底部セクタに対するＬＳＢスクリーン試験３１０３及びビット線サンプリングスクリーン３１０４などのニューラル試験モードが実行される。ニューラル試験モードは、第１のステップ中に実行される試験よりはるかに時間がかかるが、スクリーニングされる不良のウェハ又はダイが第１のより時間のかからない試験セット中に識別されることにより、ある程度の時間が節約される。
最終試験３１１５は、パッケージ化されたデバイスに対して実行され得る。一実施形態では、最終試験３１１５は、ソフト消去試験３１１１及びソフトプログラム試験３１１２の実行を含む。任意選択的に、試験時間を短縮するために、Ｍ個のセクタのＮ個のレベルのＫを試験すること、又は特定のセクタ（頂部及び底部セクタなど）に対してＮ個全てのレベルを試験することなどの包括的な試験ではなく、ニューラル用途のための試験パターンが利用され得る。
認定試験３１１６の間、ダミービット線読み出し繰り返し（これは、読み出しデータの内容を実際に決定することのない読み出しアクションの実行である）が実行され、耐久試験が、ソフト消去試験３１１１及びソフトプログラム試験３１１２を適用することによって行われる。ニューラルメモリ適用中に個々のメモリ読み出しの代わりにビット線読み出しが使用されるので、個々のメモリセル試験の代わりに、ビット線試験が実行される。
データ保持試験３１１７は、例えば、２５０℃などの高温で２４～７２時間、プログラムされたウェハを焼成することを含み得る。一実施形態では、デジタルメモリ試験のための包括的な試験ではなく、チェッカーボード又は擬似チェッカーボード試験パターンが課される。データ保持は、読み出しビット線電流モードを用いて、ニューラルモードのビット線電流に対して（デジタルメモリの場合に行われるような各メモリセルの代わりに）チェックされる。例えば、１つの問い合わせは、デルタＩＢＬ＜＋／－ｐ％であるかどうかをチェックすることであり、デルタＩＢＬは、予想されるビット線電流からの測定されたビット線電流の差として定義される。（ＷｈｏｌｅＢＬｍｅａｓモード、ニューラルネットワーク用の標的正確度のためのソフトウェアニューラルネットモデリングからの許容されるパーセンテージ誤差ｐ％）。デルタＩＢＬは、ビット線出力電流が標的を超えるか、又はそれを下回るかを識別するためにニューラルモードに対して試験され、本明細書では標的の所定のパーセンテージ「ｐ」として定義される。あるいは、各セルは、標的の＋／－デルタでチェック／試験され得る。
本明細書に記載のハードウェア及びアルゴリズムを使用して、他の試験を実行することができる。
本明細書で使用される場合、「の上方に（over）」及び「に（on）」という用語は両方とも、「に直接」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「に間接的に」（中間材料、要素、又は間隙がそれらの間に配設される）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設される）を含み、「に取り付けられた」は、「に直接取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「に間接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設される）を含み、「電気的に結合された」は、「に直接電気的に結合された」（要素を一緒に電気的に接続する中間材料又は要素がそれらの間にない）、及び「に間接的に電気的に結合された」（要素を一緒に電気的に接続する中間材料又は要素がそれらの間にある）を含む。例えば、要素を「基板の上方に」形成することは、その要素を基板に直接、中間材料／要素をそれらの間に伴わずに形成すること、及びその要素を基板に間接的に１つ以上の中間材料／要素をそれらの間に伴って形成することを含み得る。

Claims (8)

  1. アナログニューラル不揮発性メモリセルのアレイを試験する方法であって、前記アレイは行及び列に配置され、各行はワード線に結合され、各列はビット線に結合され、前記方法は、
    ビット線に結合された複数のセルをプログラミングするステップと、
    前記複数のセルによって引き出された電流をＫ個の異なる時間に測定し、前記Ｋ個の異なる時間のそれぞれに測定された値を格納するステップであって、Ｋは整数である、ステップと、
    前記Ｋ個の測定された値に基づいて平均値を計算するステップと、
    前記Ｋ個の測定された値のうちのいずれかが、前記平均値より第１のスレッショルドを超えて小さい場合、又は前記平均値より第２のスレッショルドを超えて大きい場合、前記ビット線を不良ビット線として識別するステップと、を含む、方法。
  2. 前記アナログニューラル不揮発性メモリセルのそれぞれは、積層ゲートフラッシュメモリセルである、請求項１に記載の方法。
  3. 前記アナログニューラル不揮発性メモリセルのそれぞれは、スプリットゲートフラッシュメモリセルである、請求項１に記載の方法。
  4. 前記アレイは、ニューラルネットワークの一部である、請求項１に記載の方法。
  5. アナログニューラル不揮発性メモリセルのアレイを試験する方法であって、前記アレイは行及び列に配置され、各行はワード線に結合され、各列はビット線に結合され、前記方法は、
    ビット線に結合された複数のセルをプログラミングするステップと、
    複数のセルの制御ゲート端子に結合された制御ゲート線における電圧をＫ個の異なる時間に測定し、前記Ｋ個の異なる時間のそれぞれに測定された値を格納するステップであって、Ｋは整数である、ステップと、
    前記Ｋ個の測定された値に基づいて平均値を計算するステップと、
    前記Ｋ個の測定された値のうちのいずれかが、前記平均値より第１のスレッショルドを超えて小さい場合、又は前記平均値より第２のスレッショルドを超えて大きい場合、前記ビット線を不良ビット線として識別するステップと、を含む、方法。
  6. 前記アナログニューラル不揮発性メモリセルのそれぞれは、積層ゲートフラッシュメモリセルである、請求項５に記載の方法。
  7. 前記アナログニューラル不揮発性メモリセルのそれぞれは、スプリットゲートフラッシュメモリセルである、請求項５に記載の方法。
  8. 前記アレイは、ニューラルネットワークの一部である、請求項５に記載の方法。
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