JP7357079B2 - 相変化メモリの閉ループ・プログラミング - Google Patents
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- コンピュータ実施方法であって、
人工ニューラル・ネットワークを実施するクロスバー・アレイ内の複数のアナログ・シナプスに関連付けられた初期重み値を、前記複数のアナログ・シナプスにパルス・シーケンスを送信することによって更新することであって、前記アナログ・シナプスのそれぞれがコンダクタンス・ユニットを含み、前記アナログ・シナプスの更新された重み値が、前記コンダクタンス・ユニットのコンダクタンス値に基づき、前記パルス・シーケンスが、前記コンダクタンス・ユニットの前記コンダクタンス値を変更する、前記更新することと、
前記複数のアナログ・シナプスの前記更新された重み値を前記アナログ・シナプスに関連付けられた目標重み値と比較することと、
前記比較に基づいて前記クロスバー・アレイからアナログ・シナプスのセットを選択することであって、前記選択が、前記アナログ・シナプスに関連付けられた選択フラグを用いて示される、前記選択することと、
選択される前記アナログ・シナプスのセットからの前記アナログ・シナプスのそれぞれの前記重み値を、変動期間の電気パルスのセットを前記アナログ・シナプスのセットに送信することによって更新することであって、前記電気パルスのセットが、前記アナログ・シナプスのセットに対応する前記コンダクタンス・ユニットの前記コンダクタンス値を変更する、前記更新することと、
を含む、方法。 - 前記複数のアナログ・シナプスに送信される前記パルス・シーケンスが、所定の期間のものであり、均一重みパルス・シーケンスが、振幅が減少する複数の電流パルスを含む、請求項1に記載の方法。
- 前記コンダクタンス・ユニットが、複数の不揮発性メモリ・デバイスを含む、請求項1に記載の方法。
- 前記アナログ・シナプスに関連付けられた重み値が、前記複数の不揮発性メモリ・デバイスのそれぞれのコンダクタンス値に基づいて計算される、請求項3に記載の方法。
- 前記不揮発性メモリ・デバイスが、相変化メモリ・デバイスである、請求項4に記載の方法。
- 前記不揮発性メモリ・デバイスが、抵抗変化型メモリ・デバイスである、請求項4に記載の方法。
- 前記複数の不揮発性メモリ・デバイスが、上位ペア(MSP)および下位ペア(LSP)を形成するように構成される、4つの不揮発性メモリ・デバイスを含む、請求項4に記載の方法。
- 前記アナログ・シナプスの重み値が、W=Fx(G+-G-)+g+-g-として計算され、Fが、スケール係数であり、G+およびG-が、前記MSPのコンダクタンス値であり、g+およびg-が、前記LSPのコンダクタンス値である、請求項7に記載の方法。
- コンダクタンス・ユニットの前記コンダクタンス値を変更することが、前記コンダクタンス値を更新するための所定の順序に従って、前記コンダクタンス・ユニットからの前記不揮発性メモリ・デバイスのそれぞれのコンダクタンス値を変更することを含む、請求項7に記載の方法。
- 前記所定の順序に従って、前記MSPのうちの前記不揮発性メモリ・デバイスの前記コンダクタンス値が、最初に更新される、請求項9に記載の方法。
- 前記所定の順序にさらに従って、前記MSPのうちの前記不揮発性メモリ・デバイスの前記コンダクタンス値が、前記不揮発性メモリ・デバイスに関連付けられた符号フラグに従って更新される、請求項10に記載の方法。
- 前記アナログ・シナプスのセットを選択することが、重み値と目標値との間の差が所定の閾値よりも大きい、前記アナログ・シナプスのセットを選択することを含む、請求項1に記載の方法。
- 前記アナログ・シナプスのセットから第1のアナログ・シナプスを除去することをさらに含み、前記第1のアナログ・シナプスについての前記重み値と前記目標重み値との差が、所定の閾値範囲内である、請求項1に記載の方法。
- 前記第1のアナログ・シナプスが、前記第1のアナログ・シナプスの前記重み値が前記変動期間の電気パルスのセットによって更新されることに応答して、前記アナログ・シナプスのセットから除去される、請求項13に記載の方法。
- 前記変動期間の電気パルスのセットが、第1のアナログ・シナプスのための第1の電気パルスを含み、前記第1の電気パルスが、前記第1のアナログ・シナプスの前記重み値と前記目標重み値との間の第1の差に基づく、請求項1に記載の方法。
- システムであって、
プロセッサと、
1つまたは複数のクロスバー・アレイを含むコプロセッサと、を備え、
前記プロセッサが、クロスバー・アレイを有する人工ニューラル・ネットワークの層をマッピングすることによって前記コプロセッサを用いて前記人工ニューラル・ネットワークを実施するように構成され、前記人工ニューラル・ネットワークを実施することが、
人工ニューラル・ネットワークを実施するクロスバー・アレイ内の複数のアナログ・シナプスに関連付けられた初期重み値を、前記複数のアナログ・シナプスにパルス・シーケンスを送信することによって更新することであって、前記アナログ・シナプスのそれぞれがコンダクタンス・ユニットを含み、前記アナログ・シナプスの更新された重み値が、前記コンダクタンス・ユニットのコンダクタンス値に基づき、前記パルス・シーケンスが、前記コンダクタンス・ユニットの前記コンダクタンス値を変更する、前記更新することと、
前記複数のアナログ・シナプスの前記更新された重み値を前記アナログ・シナプスに関連付けられた目標重み値と比較することと、
前記比較に基づいて前記クロスバー・アレイからアナログ・シナプスのセットを選択することであって、前記選択が、前記アナログ・シナプスに関連付けられた選択フラグを用いて示される、前記選択することと、
選択される前記アナログ・シナプスのセットからの前記アナログ・シナプスのそれぞれの前記重み値を、変動期間の電気パルスのセットを前記アナログ・シナプスのセットに送信することによって更新することであって、前記電気パルスのセットが、前記アナログ・シナプスのセットに対応する前記コンダクタンス・ユニットの前記コンダクタンス値を変更する、前記更新することと、
を含む方法を含む、システム。 - 前記コンダクタンス・ユニットが、複数の不揮発性メモリ・デバイスを含む、請求項16に記載のシステム。
- 前記アナログ・シナプスに関連付けられた重み値が、前記複数の不揮発性メモリ・デバイスのそれぞれのコンダクタンス値に基づいて計算される、請求項17に記載のシステム。
- 前記複数の不揮発性メモリ・デバイスが、上位ペア(MSP)および下位ペア(LSP)を形成するように構成される、4つの不揮発性メモリ・デバイスを含み、前記アナログ・シナプスの重み値が、W=Fx(G+-G-)+g+-g-として計算され、Fが、スケール係数であり、G+およびG-が、前記MSPのコンダクタンス値であり、g+およびg-が、前記LSPのコンダクタンス値である、請求項18に記載のシステム。
- 具現化されるプログラム命令を有するコンピュータ可読記憶媒体を含むコンピュータ・プログラム製品であって、前記プログラム命令が、クロスバー・アレイを有する人工ニューラル・ネットワークの層をマッピングすることによって前記人工ニューラル・ネットワークを実施する方法を実行するように、処理回路によって実行可能であり、前記人工ニューラル・ネットワークを実施することが、
前記クロスバー・アレイ内の複数のアナログ・シナプスに関連付けられた重み値を、前記クロスバー・アレイ内の前記複数のアナログ・シナプスにパルス・シーケンスを送信することによって更新することであって、各アナログ・シナプスがコンダクタンス・ユニットを含み、前記アナログ・シナプスの重み値が、前記コンダクタンス・ユニットのコンダクタンス値に基づき、前記パルス・シーケンスが、前記コンダクタンス・ユニットの前記コンダクタンス値を変更する、前記更新することと、
前記複数のアナログ・シナプスの前記重み値を前記アナログ・シナプスに関連付けられた目標重み値と比較することと、
前記比較に基づいて前記クロスバー・アレイからアナログ・シナプスのセットを選択することであって、前記選択が、前記アナログ・シナプスに関連付けられた選択フラグを用いて示される、前記選択することと、
選択される前記アナログ・シナプスのセットからの前記各アナログ・シナプスの前記重み値を、変動期間の電気パルスのセットを前記アナログ・シナプスのセットに送信することによって更新することであって、前記電気パルスのセットが、前記アナログ・シナプスのセットに対応する前記コンダクタンス・ユニットの前記コンダクタンス値を変更する、前記更新することと、
を含む、コンピュータ・プログラム製品。 - 前記コンダクタンス・ユニットが、複数の不揮発性メモリ・デバイスを含む、請求項20に記載のコンピュータ・プログラム製品。
- 前記アナログ・シナプスに関連付けられた重み値が、前記複数の不揮発性メモリ・デバイスのそれぞれのコンダクタンス値に基づいて計算される、請求項21に記載のコンピュータ・プログラム製品。
- 前記複数の不揮発性メモリ・デバイスが、上位ペア(MSP)および下位ペア(LSP)を形成するように構成される、4つの不揮発性メモリ・デバイスを含み、前記アナログ・シナプスの重み値が、W=Fx(G+-G-)+g+-g-として計算され、Fが、スケール係数であり、G+およびG-が、前記MSPのコンダクタンス値であり、g+およびg-が、前記LSPのコンダクタンス値である、請求項22に記載のコンピュータ・プログラム製品。
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Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102533908B1 (ko) * | 2020-12-14 | 2023-05-18 | 광운대학교 산학협력단 | 시냅스 소자로 구성된 딥러닝 기반 뉴로모픽 신경망을 위한 온칩 학습 시스템 |
CN112464156B (zh) * | 2020-12-17 | 2022-08-23 | 长江先进存储产业创新中心有限责任公司 | 矩阵与向量的乘法运算方法及装置 |
US11514981B1 (en) | 2021-06-04 | 2022-11-29 | International Business Machines Corporation | Programming devices and weights in hardware |
US11789857B2 (en) | 2021-08-11 | 2023-10-17 | International Business Machines Corporation | Data transfer with continuous weighted PPM duration signal |
CN113867639B (zh) * | 2021-09-28 | 2024-03-19 | 北京大学 | 一种基于相变存储器的资格迹计算器 |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004234707A (ja) | 2002-12-04 | 2004-08-19 | Sharp Corp | 半導体記憶装置及びメモリセルの書き込み並びに消去方法 |
JP2005251383A (ja) | 2004-03-05 | 2005-09-15 | Samsung Electronics Co Ltd | 相変化メモリアレイのセットプログラミング方法及び書き込みドライバ回路 |
US20080056023A1 (en) | 2006-09-04 | 2008-03-06 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and related methods of operation |
JP2013114737A (ja) | 2011-11-28 | 2013-06-10 | Internatl Business Mach Corp <Ibm> | 相変化メモリ・セルをプログラミングするための方法、コンピュータ・プログラム、および装置、ならびに相変化メモリ・デバイス(相変化メモリ・セルのプログラミング) |
JP2013524394A (ja) | 2010-03-30 | 2013-06-17 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 少なくとも1つのマルチレベル相変化メモリ(pcm)セルをプログラミングするための方法、コンピュータ・プログラム、および装置 |
WO2017163139A1 (en) | 2016-03-21 | 2017-09-28 | International Business Machines Corporation | Artificial neuron apparatus |
WO2018087617A1 (en) | 2016-11-09 | 2018-05-17 | International Business Machines Corporation | Memory cell structure |
WO2019049842A1 (ja) | 2017-09-07 | 2019-03-14 | パナソニック株式会社 | 不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5056037A (en) * | 1989-12-28 | 1991-10-08 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Analog hardware for learning neural networks |
US5343555A (en) * | 1992-07-06 | 1994-08-30 | The Regents Of The University Of California | Artificial neuron with switched-capacitor synapses using analog storage of synaptic weights |
US7872916B2 (en) | 2008-12-09 | 2011-01-18 | Spansion Llc | Deterministic-based programming in memory |
KR101929940B1 (ko) * | 2012-05-09 | 2018-12-17 | 삼성전자 주식회사 | 하이브리드형 저항성 메모리 소자, 그 작동 방법 및 그 제조 방법 |
FR2996029B1 (fr) * | 2012-09-26 | 2018-02-16 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Systeme neuromorphique exploitant les caracteristiques intrinseque de cellules de memoire |
US9990580B2 (en) | 2015-03-13 | 2018-06-05 | International Business Machines Corporation | Neuromorphic synapses |
FR3040227B1 (fr) | 2015-08-18 | 2017-09-01 | Commissariat Energie Atomique | Procede de programmation d'un reseau de neurones artificiels |
US9842647B1 (en) | 2016-09-15 | 2017-12-12 | Hewlett Packard Enterprise Development Lp | Programming of resistive random access memory for analog computation |
US20180174030A1 (en) | 2016-12-15 | 2018-06-21 | Fu-Chang Hsu | Self-learning for neural network arrays |
KR101997868B1 (ko) * | 2017-02-14 | 2019-07-09 | 서울대학교 산학협력단 | 뉴로모픽 시스템, 및 기억 장치 |
TWI625681B (zh) | 2017-05-11 | 2018-06-01 | 國立交通大學 | 神經網路處理系統 |
US11055610B2 (en) | 2017-06-30 | 2021-07-06 | International Business Machines Corporation | Circuit for CMOS based resistive processing unit |
US20190042915A1 (en) | 2018-03-30 | 2019-02-07 | Intel Corporation | Procedural neural network synaptic connection modes |
US11698930B2 (en) | 2018-06-21 | 2023-07-11 | Intel Corporation | Techniques for determining artificial neural network topologies |
-
2019
- 2019-05-22 US US16/419,036 patent/US11347999B2/en active Active
-
2020
- 2020-04-07 DE DE112020000929.7T patent/DE112020000929T5/de active Pending
- 2020-04-07 JP JP2021568981A patent/JP7357079B2/ja active Active
- 2020-04-07 GB GB2115312.7A patent/GB2597000B/en active Active
- 2020-04-07 WO PCT/IB2020/053316 patent/WO2020234658A1/en active Application Filing
- 2020-04-07 CN CN202080034960.3A patent/CN113874882A/zh active Pending
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004234707A (ja) | 2002-12-04 | 2004-08-19 | Sharp Corp | 半導体記憶装置及びメモリセルの書き込み並びに消去方法 |
JP2005251383A (ja) | 2004-03-05 | 2005-09-15 | Samsung Electronics Co Ltd | 相変化メモリアレイのセットプログラミング方法及び書き込みドライバ回路 |
US20080056023A1 (en) | 2006-09-04 | 2008-03-06 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and related methods of operation |
JP2013524394A (ja) | 2010-03-30 | 2013-06-17 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 少なくとも1つのマルチレベル相変化メモリ(pcm)セルをプログラミングするための方法、コンピュータ・プログラム、および装置 |
JP2013114737A (ja) | 2011-11-28 | 2013-06-10 | Internatl Business Mach Corp <Ibm> | 相変化メモリ・セルをプログラミングするための方法、コンピュータ・プログラム、および装置、ならびに相変化メモリ・デバイス(相変化メモリ・セルのプログラミング) |
WO2017163139A1 (en) | 2016-03-21 | 2017-09-28 | International Business Machines Corporation | Artificial neuron apparatus |
WO2018087617A1 (en) | 2016-11-09 | 2018-05-17 | International Business Machines Corporation | Memory cell structure |
WO2019049842A1 (ja) | 2017-09-07 | 2019-03-14 | パナソニック株式会社 | 不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路 |
Also Published As
Publication number | Publication date |
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