JP7341841B2 - AD converter - Google Patents

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Description

本発明は、ＡＤコンバータに関する。 The present invention relates to an AD converter.

従来、アナログ信号をデジタル信号に変換するＡＤＣ（ＡＤコンバータ）は、様々なシステムに適用されている。ＡＤＣの一種として、逐次比較型ＡＤＣが存在する。このようなＡＤＣが正しく動作しているかを検出する回路として、例えば特許文献１に、次のようなＡＤＣセルフテスト回路が開示されている。 Conventionally, ADCs (AD converters) that convert analog signals into digital signals have been applied to various systems. A successive approximation type ADC exists as a type of ADC. As a circuit for detecting whether such an ADC is operating correctly, for example, Patent Document 1 discloses the following ADC self-test circuit.

特許文献１のＡＤＣセルフテスト回路は、ＡＤＣのダイナミックレンジを超えるテスト信号と上記ダイナミックレンジ範囲内の基準信号をコンパレータに入力してハイレベルが出力されることを確認するとともに、上記ダイナミックレンジ未満のテスト信号と上記ダイナミックレンジ範囲内の基準信号をコンパレータに入力してローレベルが出力されることを確認する。これにより、基準信号を出力するローカルＤＡＣ（ＤＡコンバータ）の全ての出力レベルについて異常が生じていないことを確認する。 The ADC self-test circuit of Patent Document 1 inputs a test signal exceeding the dynamic range of the ADC and a reference signal within the above dynamic range to a comparator to confirm that a high level is output, and also confirms that a high level is output. Input the test signal and the reference signal within the above dynamic range to the comparator and confirm that a low level is output. This confirms that no abnormality has occurred in any of the output levels of the local DAC (DA converter) that outputs the reference signal.

特開２０１６－２２０１７２号公報Japanese Patent Application Publication No. 2016-220172

しかしながら、上記特許文献１では、コンパレータの異常を検出することはできるが、コンパレータの出力をデジタル出力に変換する制御回路の異常を検出してはいないので、ＡＤ変換動作の異常を検出する機能として十分であるとは言えなかった。 However, in Patent Document 1, although it is possible to detect an abnormality in the comparator, it does not detect an abnormality in the control circuit that converts the output of the comparator into a digital output. It wasn't enough.

上記状況に鑑み、本発明は、ＡＤ変換動作の異常を検出する機能を向上させたＡＤコンバータを提供することを目的とする。 In view of the above situation, an object of the present invention is to provide an AD converter with an improved function of detecting abnormality in AD conversion operation.

上記目的を達成するために本発明の一態様に係るＡＤコンバータは、
コンパレータと、
デジタルデータである第１ＤＡＣデータを生成する第１ＤＡＣデータ生成部と、
ＤＡＣ（ＤＡコンバータ）と、
を有して、
前記コンパレータは、アナログ信号である入力信号をサンプリングし、サンプリングされた前記入力信号と、前記ＤＡＣにより前記第１ＤＡＣデータから変換されたアナログデータとを比較し、
前記第１ＤＡＣデータ生成部は、前記コンパレータによる比較結果に応じて前記第１ＤＡＣデータを更新し、
前記コンパレータによる比較結果に応じて出力信号のビットデータを確定する、
ＡＤ変換部を備えたＡＤコンバータであって、
所定のデジタルデータである第２ＤＡＣデータを生成する第２ＤＡＣデータ生成部と、
前記第２ＤＡＣデータと前記出力信号とを比較し、比較結果としての第１検出信号を出力するデータ比較部と、
を有する第１異常検出部と、
前記第１ＤＡＣデータと前記第２ＤＡＣデータとのうちいずれかを選択するセレクタと、をさらに備え、
テスト動作時において、前記コンパレータは、前記セレクタにより選択された前記第２ＤＡＣデータを前記ＤＡＣにより変換したアナログデータをサンプリングし、サンプリングされた前記アナログデータと、前記セレクタにより選択された前記第１ＤＡＣデータと、を比較する構成としている（第１の構成）。 In order to achieve the above object, an AD converter according to one aspect of the present invention includes:
A comparator and
a first DAC data generation unit that generates first DAC data that is digital data;
DAC (DA converter) and
having
The comparator samples an input signal that is an analog signal, and compares the sampled input signal with analog data converted from the first DAC data by the DAC,
The first DAC data generation unit updates the first DAC data according to a comparison result by the comparator,
determining bit data of the output signal according to the comparison result by the comparator;
An AD converter including an AD conversion section,
a second DAC data generation unit that generates second DAC data that is predetermined digital data;
a data comparison unit that compares the second DAC data and the output signal and outputs a first detection signal as a comparison result;
a first abnormality detection section having;
further comprising a selector for selecting either the first DAC data or the second DAC data,
During the test operation, the comparator samples analog data obtained by converting the second DAC data selected by the selector by the DAC, and combines the sampled analog data with the first DAC data selected by the selector. , (first configuration).

また、上記第１の構成において、前記所定のデジタルデータは、前記出力信号のビット数のデータであって、ＭＳＢ（最上位ビット）からＬＳＢ（最下位ビット）まで順に０と１が交互に並ぶデータであることとしてもよい（第２の構成）。 In the first configuration, the predetermined digital data is data of the number of bits of the output signal, and 0s and 1s are arranged alternately from MSB (most significant bit) to LSB (least significant bit). It may also be data (second configuration).

また、上記第２の構成において、前記ビット数は、１２ビットであり、前記所定のデジタルデータは、ＡＡＡｈまたは５５５ｈであることとしてもよい（第３の構成）。 Furthermore, in the second configuration, the number of bits may be 12 bits, and the predetermined digital data may be AAAh or 555h (third configuration).

また、上記第２または第３の構成において、前記所定のデジタルデータは、前記出力信号のビット数のデータであって、１であるＭＳＢからＬＳＢまで順に０と１が交互に並ぶデータと、前記出力信号のビット数のデータであって、０であるＭＳＢからＬＳＢまで順に０と１が交互に並ぶデータと、の両方を設定可能であることとしてもよい（第４の構成）。 Further, in the second or third configuration, the predetermined digital data is data of the number of bits of the output signal, and includes data in which 0s and 1s are arranged alternately in order from MSB (1) to LSB; It may also be possible to set both the data of the number of bits of the output signal, which is data in which 0s and 1s are arranged alternately in order from the MSB (0) to the LSB (fourth configuration).

また、上記第１から第４のいずれかの構成において、前記データ比較部における比較判定には、許容誤差が設けられることとしてもよい（第５の構成）。 Furthermore, in any one of the first to fourth configurations described above, an allowable error may be provided in the comparison determination in the data comparison section (fifth configuration).

また、上記第５の構成において、前記データ比較部は、比較判定を複数回行い、前記許容誤差を超える回数が１以上の所定回数以下である場合、正常を示す前記第１検出信号を出力することとしてもよい（第６の構成）。 Further, in the fifth configuration, the data comparison unit performs the comparison determination multiple times, and outputs the first detection signal indicating normality if the number of times the tolerance is exceeded is less than or equal to a predetermined number of times greater than or equal to 1. This may also be done (sixth configuration).

また、上記第５または第６の構成において、前記許容誤差は、外部信号により可変に設定されることとしてもよい（第７の構成）。 Furthermore, in the fifth or sixth configuration, the tolerance may be variably set by an external signal (seventh configuration).

また、上記第１から第７のいずれかの構成において、前記所定のデジタルデータは、前記ＡＤ変換部による１回の変換動作ごとに変更されることで、前記出力信号のビット数でのダイナミックレンジにおける全てのデジタル値に設定されることとしてもよい（第８の構成）。 Further, in any one of the first to seventh configurations, the predetermined digital data is changed for each conversion operation by the AD converter, thereby increasing the dynamic range in terms of the number of bits of the output signal. (eighth configuration).

また、上記第１から第８のいずれかの構成において、第２検出信号を出力する第２異常検出部をさらに備え、
前記ＡＤ変換部は、変換完了信号を生成する変換完了信号生成部をさらに有し、
前記第２異常検出部は、
前記ＡＤ変換部による変換動作が開始されるときにカウントを開始するカウンタと、
前記カウンタが所定期間をカウントするまで、前記変換完了信号が未完了を示すことを確認した場合、または前記カウンタが前記所定期間をカウントした場合に、前記変換完了信号が完了を示すことを確認した場合、正常を示す前記第２検出信号を出力し、それ以外の場合は、異常を示す前記第２検出信号を出力する監視部と、
を有することとしてもよい（第９の構成）。 Further, in any one of the first to eighth configurations, further comprising a second abnormality detection section that outputs a second detection signal,
The AD conversion unit further includes a conversion completion signal generation unit that generates a conversion completion signal,
The second abnormality detection section includes:
a counter that starts counting when the AD conversion unit starts a conversion operation;
If it is confirmed that the conversion completion signal indicates incomplete until the counter counts the predetermined period, or if the counter counts the predetermined period, it is confirmed that the conversion completion signal indicates completion. a monitoring unit that outputs the second detection signal indicating normality if the case is normal, and outputs the second detection signal indicating abnormality in other cases;
(9th configuration).

また、本発明の一態様に係るＡＤコンバータシステムは、請求項１から請求項９のいずれか１項に記載のＡＤコンバータと、
第３異常検出部と、
第４異常検出部と、
を備え、
前記第３異常検出部は、前記入力信号を第２出力信号にＡＤ変換する第２ＡＤコンバータと、前記出力信号と前記第２出力信号を比較して比較結果としての第３検出信号を出力する第１比較回路と、を有し、
前記第４異常検出部は、前記出力信号と前記第２出力信号を比較して比較出力信号を出力する第２比較回路と、前記第３検出信号と前記比較出力信号との排他的論理和をとることで第４検出信号を出力するＥＸ－ＯＲ回路と、を有する構成としている（第１０の構成）。 Further, an AD converter system according to one aspect of the present invention includes an AD converter according to any one of claims 1 to 9;
a third abnormality detection section;
a fourth abnormality detection section;
Equipped with
The third abnormality detection section includes a second AD converter that AD converts the input signal into a second output signal, and a second AD converter that compares the output signal and the second output signal and outputs a third detection signal as a comparison result. 1 comparison circuit;
The fourth abnormality detection section includes a second comparison circuit that compares the output signal and the second output signal and outputs a comparison output signal, and an exclusive OR of the third detection signal and the comparison output signal. This configuration includes an EX-OR circuit that outputs a fourth detection signal (tenth configuration).

また、本発明の一態様に係るＡＤコンバータシステムは、
前記コンパレータは、サンプリングに用いるコンデンサと、前記コンデンサの前段側に配置されるスイッチと、を有する請求項１から請求項９のいずれか１項に記載のＡＤコンバータと、
第５異常検出部と、
を備え、
前記第５異常検出部は、
前記入力信号とＤＣ参照電圧とのいずれかを選択して前記スイッチの前段側に印加させる選択部と、
前記出力信号を前記ＤＣ参照電圧に対応する期待値と比較して比較結果としての第５検出信号を出力する期待値比較部と、を有する構成としている（第１１の構成）。 Further, an AD converter system according to one aspect of the present invention,
The AD converter according to any one of claims 1 to 9, wherein the comparator includes a capacitor used for sampling and a switch disposed before the capacitor.
a fifth abnormality detection section;
Equipped with
The fifth abnormality detection section includes:
a selection unit that selects either the input signal or the DC reference voltage and applies it to the front stage side of the switch;
An expected value comparison unit that compares the output signal with an expected value corresponding to the DC reference voltage and outputs a fifth detection signal as a comparison result (eleventh configuration).

また、本発明の一態様に係る電源監視ＩＣは、
電源電圧が印加される外部端子と、
前記入力信号として前記外部端子の電圧が入力される請求項１から請求項９のいずれか１項に記載のＡＤコンバータ、または、請求項１０または請求項１１に記載のＡＤコンバータシステムと、を備える構成としている（第１２の構成）。 Further, a power supply monitoring IC according to one aspect of the present invention includes:
an external terminal to which power supply voltage is applied;
The AD converter according to any one of claims 1 to 9, or the AD converter system according to claim 10 or 11, wherein the voltage of the external terminal is input as the input signal. (12th configuration).

また、本発明の一態様に係る車載システムは、
上記電源監視ＩＣと、
バッテリから供給されるＤＣ電圧を前記電源電圧に変換するＤＣ／ＤＣコンバータと、
前記電源監視ＩＣと通信を行うマイコンと、を備える構成としている（第１３の構成）。 Furthermore, the in-vehicle system according to one aspect of the present invention includes:
The above power supply monitoring IC,
a DC/DC converter that converts a DC voltage supplied from a battery into the power supply voltage;
A configuration includes a microcomputer that communicates with the power supply monitoring IC (a thirteenth configuration).

本発明のＡＤコンバータによれば、ＡＤ変換動作の異常を検出する機能を向上させることができる。 According to the AD converter of the present invention, it is possible to improve the function of detecting abnormality in AD conversion operation.

本発明の第１実施形態に係るＡＤコンバータの構成を示す図である。FIG. 1 is a diagram showing the configuration of an AD converter according to a first embodiment of the present invention. 本発明の第１実施形態に係るＡＤコンバータにおける通常動作時のサンプリング動作状態を示す図である。FIG. 3 is a diagram showing a sampling operation state during normal operation in the AD converter according to the first embodiment of the present invention. 本発明の第１実施形態に係るＡＤコンバータにおける通常動作時の比較動作状態を示す図である。FIG. 3 is a diagram showing a comparison operation state during normal operation in the AD converter according to the first embodiment of the present invention. 本発明の第１実施形態に係るＡＤコンバータにおけるテスト動作時のサンプリング動作状態を示す図である。FIG. 3 is a diagram showing a sampling operation state during a test operation in the AD converter according to the first embodiment of the present invention. 本発明の第１実施形態に係るＡＤコンバータにおけるテスト動作時の比較動作状態を示す図である。FIG. 3 is a diagram showing a comparison operation state during a test operation in the AD converter according to the first embodiment of the present invention. テスト動作時のサンプリング対象のデジタルデータ（ＡＡＡｈ、５５５ｈ）の設定について説明するための図である。FIG. 6 is a diagram for explaining the setting of digital data (AAAh, 555h) to be sampled during a test operation. テスト動作時のサンプリング対象のデジタルデータ（ＡＡＡｈ）に対する許容誤差について説明するための図である。FIG. 6 is a diagram for explaining the permissible error for digital data (AAAh) to be sampled during a test operation. 本発明の第３実施形態に係るＡＤコンバータの構成を示す図である。It is a figure showing the composition of the AD converter concerning a 3rd embodiment of the present invention. 本発明の第４実施形態に係るＡＤコンバータシステムの構成を示す図である。It is a figure showing the composition of the AD converter system concerning a 4th embodiment of the present invention. 本発明の第５実施形態に係るＡＤコンバータシステムの構成を示す図である。It is a figure showing the composition of the AD converter system concerning a 5th embodiment of the present invention. 車載システムの一例を示す図である。FIG. 1 is a diagram showing an example of an in-vehicle system. 本発明の別実施形態に係るＡＤコンバータの構成を示す図である。FIG. 3 is a diagram showing the configuration of an AD converter according to another embodiment of the present invention. 本発明の別実施形態に係るＡＤコンバータにおけるコンパレータのサンプリング状態を示す図である。FIG. 7 is a diagram showing a sampling state of a comparator in an AD converter according to another embodiment of the present invention. 本発明の別実施形態に係るＡＤコンバータにおけるコンパレータの比較動作の初期状態を示す図である。FIG. 7 is a diagram showing an initial state of a comparison operation of a comparator in an AD converter according to another embodiment of the present invention. 本発明の別実施形態に係るＡＤコンバータにおけるコンパレータの比較動作の途中状態の一例を示す図である。FIG. 7 is a diagram showing an example of a state in the middle of a comparison operation of a comparator in an AD converter according to another embodiment of the present invention. 本発明の別実施形態に係るＡＤコンバータにおけるコンパレータの比較動作の最終状態の一例を示す図である。FIG. 7 is a diagram showing an example of a final state of a comparison operation of a comparator in an AD converter according to another embodiment of the present invention.

以下に本発明の例示的な実施形態について図面を参照して説明する。 Exemplary embodiments of the present invention will be described below with reference to the drawings.

＜１．第１実施形態＞
＜＜ＡＤＣの構成＞＞
図１は、本発明の第１実施形態に係るＡＤＣ１０の構成を示すブロック図である。ＡＤＣ１０は、ＡＤ変換部１と、異常検出部２と、を備えている。ＡＤＣ１０は、ロジックのみで構成できる異常検出部２を設けることで実現されるので、回路面積の増大を抑制できる。 <1. First embodiment>
<<ADC configuration>>
FIG. 1 is a block diagram showing the configuration of an ADC 10 according to a first embodiment of the present invention. The ADC 10 includes an AD converter 1 and an abnormality detector 2. Since the ADC 10 is realized by providing the abnormality detection section 2 that can be configured only with logic, an increase in circuit area can be suppressed.

ＡＤ変換部１は、アナログ信号である入力信号ＩＮをデジタル信号である出力信号ＯＵＴに変換してＡＤＣ１０外部へ出力する。ＡＤ変換部１は、いわゆる逐次比較型のＡＤ変換を行う。なお、以下では、出力信号ＯＵＴは一例として１２ビットのデジタル信号であるとするが、出力信号ＯＵＴのビット数はこれに限らない。 The AD converter 1 converts an input signal IN, which is an analog signal, into an output signal OUT, which is a digital signal, and outputs the signal to the outside of the ADC 10. The AD converter 1 performs so-called successive approximation type AD conversion. Note that, in the following, it is assumed that the output signal OUT is a 12-bit digital signal as an example, but the number of bits of the output signal OUT is not limited to this.

ＡＤ変換部１は、コンパレータ１１と、比較ラッチ部１２と、データラッチ部１３と、ＤＡＣデータ生成部１４と、セレクタ１５と、変換完了信号生成部１６と、変換開始信号取込み部１７と、タイミング制御部１８と、ＤＡＣ（ＤＡコンバータ）１９を有する。 The AD conversion unit 1 includes a comparator 11, a comparison latch unit 12, a data latch unit 13, a DAC data generation unit 14, a selector 15, a conversion completion signal generation unit 16, a conversion start signal acquisition unit 17, and a timing It has a control section 18 and a DAC (DA converter) 19.

コンパレータ１１は、入力信号ＩＮと、ＤＡＣ１９から出力されるアナログデータＡＤＡＴと、を比較し、比較結果としての比較信号ＣＭＰを出力する。より具体的には、コンパレータ１１は、入力信号ＩＮのサンプリング動作と、入力信号ＩＮとアナログデータＡＤＡＴとを比較する比較動作を行う。 The comparator 11 compares the input signal IN and the analog data ADAT output from the DAC 19, and outputs a comparison signal CMP as a comparison result. More specifically, the comparator 11 performs a sampling operation of the input signal IN and a comparison operation of comparing the input signal IN and the analog data ADAT.

比較ラッチ部１２は、コンパレータ１１から出力される比較信号ＣＭＰを保持する。すなわち、比較ラッチ部１２は、ＨｉｇｈまたはＬｏｗの１ビット信号を保持する。 The comparison latch section 12 holds the comparison signal CMP output from the comparator 11. That is, the comparison latch section 12 holds a 1-bit signal of High or Low.

データラッチ部１３は、比較ラッチ部１２の保持データに応じてビットごとにＨｉｇｈまたはＬｏｗのデータを保持し、１２ビットのデータを保持する。データラッチ部１３に保持された１２ビットのデータは、出力信号ＯＵＴとして出力される。 The data latch unit 13 holds high or low data for each bit according to the data held by the comparison latch unit 12, and holds 12 bits of data. The 12-bit data held in the data latch section 13 is output as an output signal OUT.

ＤＡＣデータ生成部１４は、比較ラッチ部１２の保持データに応じて、デジタルデータである第１ＤＡＣデータＤＡＣＤＴ１を生成する。入力信号ＩＮが出力信号ＯＵＴに変換される通常動作時には、セレクタ１５によって第１ＤＡＣデータＤＡＣＤＴ１と後述する第２ＤＡＣデータＤＡＣＤＴ２のうち第１ＤＡＣデータＤＡＣＤＴ１が選択されて、ＤＡＣ１９へ入力される。第１ＤＡＣデータＤＡＣＤＴ１は、ＤＡＣ１９によってアナログデータＡＤＡＴに変換され、コンパレータ１１へ入力される。 The DAC data generation section 14 generates first DAC data DACDT1, which is digital data, according to the data held by the comparison latch section 12. During normal operation in which the input signal IN is converted to the output signal OUT, the selector 15 selects the first DAC data DACDT1 from the first DAC data DACDT1 and second DAC data DACDT2, which will be described later, and inputs it to the DAC 19. The first DAC data DACDT1 is converted into analog data ADAT by the DAC 19 and input to the comparator 11.

変換完了信号生成部１６は、出力信号ＯＵＴへの変換が完了したことを示す変換完了信号ＦＬＧを生成してＡＤＣ１０外部へ出力する。 The conversion completion signal generation unit 16 generates a conversion completion signal FLG indicating that the conversion to the output signal OUT is completed, and outputs it to the outside of the ADC 10.

変換開始信号取込み部１７は、ＡＤＣ１０外部から入力される変換開始信号ＳＴＡＲＴを取り込み、タイミング制御部１８および後述するタイミング制御部２２へＡＤ変換の開始を指令する。 The conversion start signal acquisition section 17 acquires a conversion start signal START input from outside the ADC 10, and instructs the timing control section 18 and a timing control section 22, which will be described later, to start AD conversion.

タイミング制御部１８は、コンパレータ１１、ＤＡＣデータ生成部１４、データラッチ部１３、および変換完了信号生成部１６のタイミング制御を行う。 The timing control section 18 performs timing control of the comparator 11 , the DAC data generation section 14 , the data latch section 13 , and the conversion completion signal generation section 16 .

異常検出部２は、ＡＤ変換部１が正常に動作するかを確認するために設けられ、ＤＡＣデータ生成部２１と、タイミング制御部２２と、データ比較部２３と、を有する。 The abnormality detection section 2 is provided to check whether the AD conversion section 1 operates normally, and includes a DAC data generation section 21, a timing control section 22, and a data comparison section 23.

ＤＡＣデータ生成部２１は、ＡＤ変換部１が正常に動作するかを確認するテスト動作時に、所定のデジタルデータである第２ＤＡＣデータＤＡＣＤＴ２を生成する。テスト動作時には、セレクタ１５によって第１ＤＡＣデータＤＡＣＤＴ１と第２ＤＡＣデータＤＡＣＤＴ２のうち第２ＤＡＣＤＴ２が選択され、ＤＡＣ１９へ入力される。第２ＤＡＣデータＤＡＣＤＴ１は、ＤＡＣ１９によってアナログデータＡＤＡＴに変換され、コンパレータ１１へ入力される。入力されたアナログデータＡＤＡＴは、コンパレータ１１により入力信号ＩＮの代わりにサンプリングされる。 The DAC data generation section 21 generates second DAC data DACDT2, which is predetermined digital data, during a test operation to check whether the AD conversion section 1 operates normally. During the test operation, the selector 15 selects the second DAC data DACDT2 from the first DAC data DACDT1 and the second DAC data DACDT2, and inputs the selected data to the DAC 19. The second DAC data DACDT1 is converted into analog data ADAT by the DAC 19 and input to the comparator 11. The input analog data ADAT is sampled by the comparator 11 instead of the input signal IN.

タイミング制御部２２は、セレクタ１５、ＤＡＣデータ生成部２１、およびデータ比較部２３のタイミング制御を行う。 The timing control section 22 controls the timing of the selector 15, the DAC data generation section 21, and the data comparison section 23.

データ比較部２３は、ＤＡＣデータ生成部２１から出力される第２ＤＡＣデータＤＡＣＤＴ２と、出力信号ＯＵＴとの比較を行い、比較結果としての検出信号ＦＬＯＵＴをＡＤＣ１０外部へ出力する。検出信号ＦＬＯＵＴは、ＡＤ変換部１が正常に動作しているか否かを示す異常検出信号となる。 The data comparison section 23 compares the second DAC data DACDT2 output from the DAC data generation section 21 and the output signal OUT, and outputs the detection signal FLOUT as a comparison result to the outside of the ADC 10. The detection signal FLOUT becomes an abnormality detection signal indicating whether or not the AD converter 1 is operating normally.

＜＜逐次比較型のＡＤ変換＞＞
ＡＤＣ１０において入力信号ＩＮを出力信号ＯＵＴへ変換する逐次比較型のＡＤ変換動作について説明する。逐次比較型のＡＤ変換動作は、サンプリング動作と比較動作からなる。なお、入力信号ＩＮを出力信号ＯＵＴへ変換する動作は、通常動作である。 <<Successive approximation type AD conversion>>
A successive approximation type AD conversion operation for converting an input signal IN into an output signal OUT in the ADC 10 will be described. The successive approximation type AD conversion operation consists of a sampling operation and a comparison operation. Note that the operation of converting the input signal IN to the output signal OUT is a normal operation.

まず、サンプリング動作において、コンパレータ１１は、アナログ信号である入力信号ＩＮをサンプリングする。 First, in a sampling operation, the comparator 11 samples the input signal IN, which is an analog signal.

ここで、図２は、ＡＤＣ１０の通常動作時におけるサンプリング動作状態を示す。図２には、コンパレータ１１の具体的な構成例が示される。コンパレータ１１は、スイッチ１１１Ａ、スイッチ１１１Ｂ、コンデンサ１１２、インバータ１１３、およびスイッチ１１４を有している。 Here, FIG. 2 shows the sampling operation state of the ADC 10 during normal operation. FIG. 2 shows a specific example of the configuration of the comparator 11. Comparator 11 includes switch 111A, switch 111B, capacitor 112, inverter 113, and switch 114.

スイッチ１１１Ａは、入力信号ＩＮの印加端とコンデンサ１１２の第１端との間の導通・遮断を切替える。コンデンサ１１２の第２端は、インバータ１１３の入力端に接続される。インバータ１１３の出力端は、比較ラッチ部１２に接続される。スイッチ１１４は、インバータ１１３の入力端と出力端との間の導通・遮断を切替える。スイッチ１１１Ｂは、ＤＡＣ１９の出力端とコンデンサ１１２の第１端との間の導通・遮断を切替える。 The switch 111A switches conduction/cutoff between the application end of the input signal IN and the first end of the capacitor 112. A second end of capacitor 112 is connected to an input end of inverter 113. The output end of the inverter 113 is connected to the comparison latch section 12. The switch 114 switches between conduction and disconnection between the input end and the output end of the inverter 113. The switch 111B switches conduction/cutoff between the output end of the DAC 19 and the first end of the capacitor 112.

また、図２には、ＤＡＣデータ生成部１４の具体的な構成例が示される。ＤＡＣデータ生成部１４は、ＳＡＲ（逐次比較レジスタ：Successive Approximation Register）１４１を有している。 Further, FIG. 2 shows a specific configuration example of the DAC data generation section 14. The DAC data generation unit 14 includes a SAR (Successive Approximation Register) 141.

スイッチ１１１Ａ，１１１Ｂは、テスト信号ｔｓｔ１と切替信号ｉｎｓ１によりオンオフ状態を制御される。切替信号ｉｎｓ１は、サンプリング動作と比較動作とを切替える信号である。テスト信号ｔｓｔ１および切替信号ｉｎｓ１は、タイミング制御部１８（図１）から出力される。 The on/off states of the switches 111A and 111B are controlled by a test signal tst1 and a switching signal ins1. The switching signal ins1 is a signal for switching between sampling operation and comparison operation. The test signal tst1 and the switching signal ins1 are output from the timing control section 18 (FIG. 1).

通常動作時におけるサンプリング動作では、テスト信号ｔｓ１＝Ｌｏｗ、切替信号ｉｎｓ１＝Ｈｉｇｈとされる。テスト信号ｔｓｔ１＝Ｌｏｗの場合は、スイッチ１１１Ａ，１１１Ｂは、切替信号ｉｎｓ１に応じて状態を切替えられる。上記のように切替信号ｉｎｓ１＝Ｈｉｇｈであると、図２に示すようにスイッチ１１１Ａはオン、スイッチ１１１Ｂはオフとされる。 In the sampling operation during normal operation, the test signal ts1=Low and the switching signal ins1=High. When the test signal tst1=Low, the states of the switches 111A and 111B are switched according to the switching signal ins1. When the switching signal ins1=High as described above, the switch 111A is turned on and the switch 111B is turned off, as shown in FIG.

また、スイッチ１１４は、切替信号ｉｎｓ１によりオンオフ状態を切替えられる。上記のように切替信号ｉｎｓ１＝Ｈｉｇｈであると、図２に示すようにスイッチ１１４はオンとされる。 Further, the switch 114 can be switched between on and off states by a switching signal ins1. When the switching signal ins1=High as described above, the switch 114 is turned on as shown in FIG.

スイッチ１１４のオンにより、インバータ１１３の入出力端が短絡されると、コンデンサ１１２の第２端とインバータ１１３の入力端とが接続されるノードＮ２における電圧は、インバータ１１３の閾値電圧Ｖｔｈとなる。一方、スイッチ１１１Ａのオンにより、スイッチ１１１Ａ，１１１Ｂとコンデンサ１１２の第１端とが接続されるノードＮ１における電圧は、入力信号ＩＮとなる。従って、コンデンサ１１２には、ノードＮ１，Ｎ２間の電圧、すなわちＩＮ－Ｖｔｈに応じた電荷が充電される。これにより、入力信号ＩＮのサンプリングが行われる。 When the input and output ends of the inverter 113 are short-circuited by turning on the switch 114, the voltage at the node N2 where the second end of the capacitor 112 and the input end of the inverter 113 are connected becomes the threshold voltage Vth of the inverter 113. On the other hand, by turning on the switch 111A, the voltage at the node N1 where the switches 111A, 111B and the first end of the capacitor 112 are connected becomes the input signal IN. Therefore, capacitor 112 is charged with a charge corresponding to the voltage between nodes N1 and N2, that is, IN-Vth. As a result, the input signal IN is sampled.

なお、図２に示すように、ＡＤ変換部１はＡＮＤ回路Ａ１を有しており、ＡＮＤ回路Ａ１には、テスト信号ｔｓｔ２と切替信号ｉｎｓ２が入力される。テスト信号ｔｓｔ２および切替信号ｉｎｓ２は、タイミング制御部２２（図１）から出力される。なお、切替信号ｉｎｓ２は、ｉｎｓ１と同じ挙動となるので、切替信号ｉｎｓ２をｉｎｓ１としてもよい。通常動作時はテスト信号ｔｓｔ２はＬｏｗとされるので、ＡＮＤ回路Ａ１の出力ＡＮＤはＬｏｗとなる。セレクタ１５は、出力ＡＮＤに応じてＤＡＣデータ生成部１４の出力とＤＡＣデータ生成部２１の出力とのいずれかを選択して出力する。上記のように出力ＡＮＤがＬｏｗの場合、セレクタ１５は、図２に示すようにＳＡＲ１４１（ＤＡＣデータ生成部１４）の出力を選択する。 Note that, as shown in FIG. 2, the AD converter 1 includes an AND circuit A1, and a test signal tst2 and a switching signal ins2 are input to the AND circuit A1. The test signal tst2 and the switching signal ins2 are output from the timing control section 22 (FIG. 1). Note that since the switching signal ins2 has the same behavior as ins1, the switching signal ins2 may be set as ins1. During normal operation, the test signal tst2 is set to Low, so the output AND of the AND circuit A1 is set to Low. The selector 15 selects and outputs either the output of the DAC data generation section 14 or the output of the DAC data generation section 21 according to the output AND. When the output AND is Low as described above, the selector 15 selects the output of the SAR 141 (DAC data generation unit 14) as shown in FIG.

このような通常動作時におけるサンプリング動作の後、通常動作時における比較動作に移行する。図３は、ＡＤＣ１０の通常動作時における比較動作状態を示す。 After such a sampling operation during normal operation, a transition is made to a comparison operation during normal operation. FIG. 3 shows a comparative operation state of the ADC 10 during normal operation.

通常動作時における比較動作では、テスト信号ｔｓｔ１＝Ｌｏｗ、切替信号ｉｎｓ１＝Ｌｏｗとされるので、図３に示すように、スイッチ１１１Ａはオフ、スイッチ１１１Ｂはオン、スイッチ１１４はオフとされる。 In the comparison operation during normal operation, the test signal tst1=Low and the switching signal ins1=Low, so as shown in FIG. 3, the switch 111A is turned off, the switch 111B is turned on, and the switch 114 is turned off.

比較動作では、初期値としてＳＡＲ１４１における１２ビットのデジタル値のＭＳＢ（最上位ビット）に“１”がセットされ、それ以外のビットが“０”にセットされる。すなわち、１２ビットのダイナミックレンジ（０～４０９５）の半値（２０４８）にセットされる。このようにセットされたＳＡＲ１４１のデジタル値が第１ＤＡＣデータＤＡＣＤＴ１として出力される。ここで、出力ＡＮＤによりセレクタ１５は第１ＤＡＣデータＤＡＣＤＴ１を選択してＤＡＣ１９へ出力する。スイッチ１１１Ｂがオンであるので、ＤＡＣ１９により第１ＤＡＣデータＤＡＣＤＴ１から変換されたアナログデータＡＤＡＴの電圧は、スイッチ１１１Ｂを介してノードＮ１（コンデンサ１１２の第１端）に印加される。 In the comparison operation, the MSB (most significant bit) of the 12-bit digital value in the SAR 141 is set to "1" as an initial value, and the other bits are set to "0". That is, it is set to half the value (2048) of the 12-bit dynamic range (0 to 4095). The digital value of the SAR 141 set in this way is output as the first DAC data DACDT1. Here, the selector 15 selects the first DAC data DACDT1 by the output AND and outputs it to the DAC 19. Since the switch 111B is on, the voltage of the analog data ADAT converted from the first DAC data DACDT1 by the DAC 19 is applied to the node N1 (the first end of the capacitor 112) via the switch 111B.

ここで、ノードＮ２の電圧をＶ２とすれば、ＡＤＡＴ－（ＩＮ－Ｖｔｈ）＝Ｖ２が成り立つので、ＡＤＡＴ－ＩＮ＝Ｖ２－Ｖｔｈとなる。従って、ＡＤＡＴ＞ＩＮの場合、Ｖ２＞Ｖｔｈとなり、インバータ１１３の出力である比較信号ＣＭＰはＬｏｗとなり、ＡＤＡＴ＜ＩＮの場合、Ｖ２＜Ｖｔｈとなり、インバータ１１３の出力である比較信号ＣＭＰはＨｉｇｈとなる。このように、コンパレータ１１により入力信号ＩＮとアナログデータＡＤＡＴとの比較が行える。 Here, if the voltage of node N2 is V2, ADAT-(IN-Vth)=V2 holds, so ADAT-IN=V2-Vth. Therefore, when ADAT>IN, V2>Vth, and the comparison signal CMP that is the output of the inverter 113 becomes Low; when ADAT<IN, V2<Vth, and the comparison signal CMP that is the output of the inverter 113 becomes High. . In this way, the comparator 11 can compare the input signal IN and the analog data ADAT.

比較ラッチ部１２に保持された比較信号ＣＭＰのレベルがＨｉｇｈである場合（ＩＮ＞ＡＤＡＴの場合）、データラッチ部１３における１２ビットのデジタル値のうちＭＳＢ＝“１”と確定される。また、この場合、ＳＡＲ１４１における１２ビットのデジタル値のＭＳＢに“１”、ＭＳＢの次のビットに“１”、それ以外のビットに“０”がセットされる。すなわち、１２ビットのダイナミックレンジの上半分の半値（３０７２）にセットされる。そして、ＤＡＣ１９により第１ＤＡＣデータＤＡＣＤＴ１（ＳＡＲ１４１にセットされたデジタル値）は、アナログデータＡＤＡＴに変換されてノードＮ１に印加される。 When the level of the comparison signal CMP held in the comparison latch unit 12 is High (IN>ADAT), the MSB of the 12-bit digital value in the data latch unit 13 is determined to be “1”. Further, in this case, the MSB of the 12-bit digital value in the SAR 141 is set to "1", the bit next to the MSB is set to "1", and the other bits are set to "0". That is, it is set to the upper half value (3072) of the 12-bit dynamic range. Then, the first DAC data DACDT1 (digital value set in the SAR 141) is converted into analog data ADAT by the DAC 19 and applied to the node N1.

一方、比較ラッチ部１２に保持された比較信号ＣＭＰのレベルがＬｏｗである場合（ＩＮ＜ＤＡＤＡＴの場合）、データラッチ部１３における１２ビットのデジタル値のうちＭＳＢ＝“０”と確定される。また、この場合、ＳＡＲ１４１における１２ビットのデジタル値のＭＳＢに“０”、ＭＳＢの次のビットに“１”、それ以外のビットに“０”がセットされる。すなわち、１２ビットのダイナミックレンジの下半分の半値（１０２４）にセットされる。そして、ＤＡＣ１９により第１ＤＡＣデータＤＡＣＤＴ１（ＳＡＲ１４１にセットされたデジタル値）は、アナログデータＡＣＤＡＴに変換されてノードＮ１に印加される。 On the other hand, when the level of the comparison signal CMP held in the comparison latch unit 12 is Low (IN<DADAT), the MSB of the 12-bit digital value in the data latch unit 13 is determined to be “0”. Further, in this case, the MSB of the 12-bit digital value in the SAR 141 is set to "0", the bit next to the MSB is set to "1", and the other bits are set to "0". That is, it is set to the lower half value (1024) of the 12-bit dynamic range. Then, the first DAC data DACDT1 (digital value set in the SAR 141) is converted into analog data ACDAT by the DAC 19 and applied to the node N1.

以降、同様にコンパレータ１１による比較結果に応じてデータラッチ部１３におけるデジタル値のビットが順次確定されつつ、ＳＡＲ１４１にセットされるデジタル値（第１ＤＡＣデータＤＡＣＤＴ１）が更新される。そして、データラッチ部１３におけるデジタル値のＬＳＢ（最下位ビット）までビットが確定すると、変換動作が完了され、データラッチ部１３におけるデジタル値は出力信号ＯＵＴとして出力される。 Thereafter, similarly, the bits of the digital value in the data latch unit 13 are sequentially determined according to the comparison result by the comparator 11, and the digital value (first DAC data DACDT1) set in the SAR 141 is updated. When the bits up to the LSB (least significant bit) of the digital value in the data latch section 13 are determined, the conversion operation is completed and the digital value in the data latch section 13 is outputted as an output signal OUT.

＜＜テスト動作＞＞
次に、ＡＤＣ１０におけるテスト動作について説明する。テスト動作は、先述した通常動作と同じくサンプリング動作と比較動作からなる。 <<Test operation>>
Next, a test operation in the ADC 10 will be explained. The test operation consists of a sampling operation and a comparison operation, similar to the normal operation described above.

図４は、ＡＤＣ１０のテスト動作におけるサンプリング動作状態を示す。なお、図４に示すように、異常検出部２（図１）に含まれるＤＡＣデータ生成部２１は、レジスタ２１１を有している。 FIG. 4 shows a sampling operation state in a test operation of the ADC 10. Note that, as shown in FIG. 4, the DAC data generation section 21 included in the abnormality detection section 2 (FIG. 1) has a register 211.

テスト動作におけるサンプリング動作では、テスト信号ｔｓｔ１＝Ｈｉｇｈ、切替信号ｉｎｓ１＝Ｈｉｇｈとされる。テスト信号ｔｓｔ１＝Ｈｉｇｈの場合、切替信号ｉｎｓ１のレベルに依らず、スイッチ１１１Ａはオフ、スイッチ１１１Ｂはオンとされる。また、切替信号ｉｎｓ１＝Ｈｉｇｈであるので、スイッチ１１４はオンとされる。 In the sampling operation in the test operation, the test signal tst1=High and the switching signal ins1=High. When the test signal tst1=High, the switch 111A is turned off and the switch 111B is turned on, regardless of the level of the switching signal ins1. Further, since the switching signal ins1=High, the switch 114 is turned on.

このとき、テスト信号ｔｓｔ２＝Ｈｉｇｈ、切替信号ｉｎｓ２＝Ｈｉｇｈとされるので、出力ＡＮＤ＝Ｈｉｇｈとなり、セレクタ１５はＤＡＣデータ生成部２１の出力を選択する。 At this time, since the test signal tst2=High and the switching signal ins2=High, the output AND=High, and the selector 15 selects the output of the DAC data generation section 21.

レジスタ２１１における１２ビットのデジタル値は所定の第２ＤＡＣデータＤＡＣＤＴ２にセットされる。所定の第２ＤＡＣデータＤＡＣＤＴ２は、後述するように、少なくとも５５５ｈおよびＡＡＡｈの両方にセットされることが望ましい（ｈは１６進数表記であることを示す）。 The 12-bit digital value in the register 211 is set to predetermined second DAC data DACDT2. As will be described later, the predetermined second DAC data DACDT2 is preferably set to at least both 555h and AAAh (h indicates hexadecimal notation).

第２ＤＡＣデータＤＡＣＤＴ２は、図４に示すように、セレクタ１５により選択されてＤＡＣ１９へ出力され、ＤＡＣ１９によりアナログデータＡＤＡＴに変換される。アナログデータＡＤＡＴの電圧は、オンであるスイッチ１１１Ｂを介してノードＮ１に印加される。これにより、先述した通常動作時のサンプリングと同様にコンデンサ１１２に電荷が充電され、第２ＤＡＣデータＤＡＣＤＴ２がサンプリングされる。 As shown in FIG. 4, the second DAC data DACDT2 is selected by the selector 15, outputted to the DAC 19, and converted into analog data ADAT by the DAC 19. The voltage of analog data ADAT is applied to node N1 via switch 111B, which is on. As a result, the capacitor 112 is charged, and the second DAC data DACDT2 is sampled, similar to the sampling during the normal operation described above.

すなわち、テスト動作時のサンプリング動作では、入力信号ＩＮの代わりに、第２ＤＡＣデータＤＡＣＤＴ２がサンプリングされる。 That is, in the sampling operation during the test operation, the second DAC data DACDT2 is sampled instead of the input signal IN.

このようなテスト動作時におけるサンプリング動作の後、テスト動作時における比較動作に移行する。図５は、ＡＤＣ１０のテスト動作時における比較動作状態を示す。 After such a sampling operation during the test operation, a transition is made to a comparison operation during the test operation. FIG. 5 shows a comparison operation state during a test operation of the ADC 10.

テスト動作時における比較動作では、テスト信号ｔｓｔ１＝Ｈｉｇｈ、切替信号ｉｎｓ１＝Ｌｏｗとされるので、図５に示すように、スイッチ１１１Ａはオフ、スイッチ１１１Ｂはオン、スイッチ１１４はオフとされる。 In the comparison operation during the test operation, the test signal tst1=High and the switching signal ins1=Low, so as shown in FIG. 5, the switch 111A is turned off, the switch 111B is turned on, and the switch 114 is turned off.

また、このとき、テスト信号ｔｓｔ２＝Ｈｉｇｈ、切替信号ｉｎｓ２＝Ｌｏｗとなり、出力ＡＮＤ＝Ｌｏｗとなるので、セレクタ１５はＤＡＣデータ生成部１４の出力を選択する。 Further, at this time, the test signal tst2=High, the switching signal ins2=Low, and the output AND=Low, so the selector 15 selects the output of the DAC data generation section 14.

すなわち、図５の状態は、先述した通常動作時の比較動作状態を示す図３と同様となる。これにより、サンプリングされた第２ＤＡＣデータＤＡＣＤＴ２と、ＤＡＣデータ生成部１４の出力である第１ＤＡＣデータＤＡＣＤＴ１とがコンパレータ１１により比較され、比較結果に応じてデータラッチ部１３における１２ビットのデジタル値のビットがＭＳＢより順次確定されつつ、ＳＡＲ１４１にセットされるデジタル値が順次更新される。そして、データラッチ部１３におけるデジタル値のＬＳＢまでビットが確定すると、変換動作が完了され、データラッチ部１３におけるデジタル値は出力信号ＯＵＴとして出力される。 That is, the state in FIG. 5 is similar to that in FIG. 3, which shows the comparison operation state during the normal operation described above. As a result, the sampled second DAC data DACDT2 and the first DAC data DACDT1, which is the output of the DAC data generation section 14, are compared by the comparator 11, and depending on the comparison result, the bits of the 12-bit digital value in the data latch section 13 are are determined sequentially from the MSB, and the digital values set in the SAR 141 are sequentially updated. When the bits up to the LSB of the digital value in the data latch section 13 are determined, the conversion operation is completed, and the digital value in the data latch section 13 is output as an output signal OUT.

このように第２ＤＡＣデータＤＡＣＤＴ２に基づくアナログデータＡＤＡＴがＡＤ変換された出力信号ＯＵＴと、ＤＡＣデータ生成部２１から出力される第２ＤＡＣデータＤＡＣＤＴ２は、データ比較部２３（図１）によって比較される。出力信号ＯＵＴと第２ＤＡＣデータＤＡＣＤＴ２とが一致した場合、データ比較部２３は、Ｌｏｗの検出信号ＦＬＯＵＴを出力し、一致しない場合、Ｈｉｇｈの検出信号ＦＬＯＵＴを出力する。但し、出力信号ＯＵＴとデジタルデータＤＧＤＡＴとの一致は、完全一致としてもよいが、それに限らず、後述するように所定の誤差のずれを許容した一致としてもよい。 The output signal OUT obtained by AD-converting the analog data ADAT based on the second DAC data DACDT2 in this manner and the second DAC data DACDT2 output from the DAC data generation section 21 are compared by the data comparison section 23 (FIG. 1). When the output signal OUT and the second DAC data DACDT2 match, the data comparison section 23 outputs a low detection signal FLOUT, and when they do not match, outputs a high detection signal FLOUT. However, the match between the output signal OUT and the digital data DGDAT may be a complete match, but is not limited to this, and may be a match that allows a predetermined error deviation, as will be described later.

すなわち、ＡＤ変換部１が正常に動作している場合、検出信号ＦＬＯＵＴはＬｏｗとなり、ＡＤ変換部１の動作が異常である場合、検出信号ＦＬＯＵＴはＨｉｇｈとなる。このように、ＡＤＣ１０は、テスト動作を行うことにより、ＡＤ変換部１が正常に動作しているかを確認できる。 That is, when the AD converter 1 is operating normally, the detection signal FLOUT is Low, and when the AD converter 1 is operating abnormally, the detection signal FLOUT is High. In this way, the ADC 10 can check whether the AD converter 1 is operating normally by performing the test operation.

＜＜テスト動作用のデジタルデータ設定について＞＞
先述したようにテスト動作時にＤＡ変換されてサンプリングされる所定の第２ＤＡＣデータＤＡＣＤＴ２は、少なくともＡＡＡｈおよび５５５ｈの両方を設定可能であることが望ましい。以下、この理由について述べる。 <<About digital data settings for test operation>>
As mentioned above, it is desirable that the predetermined second DAC data DACDT2, which is DA-converted and sampled during the test operation, can be set to at least both AAAh and 555h. The reason for this will be explained below.

図６には、ＡＡＡｈまたは５５５ｈとした所定の第２ＤＡＣデータＤＡＣＤＴ２（破線）と、ＡＡＡｈまたは５５５ｈと比較されるＳＡＲ１４１にセットされるデジタル値（実線）と、を示す。 FIG. 6 shows the predetermined second DAC data DACDT2 (broken line) set to AAAh or 555h, and the digital value set in the SAR 141 (solid line) to be compared with AAAh or 555h.

例えばＡＡＡｈがＤＡ変換されてサンプリングされる場合、ＳＡＲ１４１にセットされるデジタル値は、図６に示すように、８００ｈ→Ｃ００ｈ→Ａ００ｈ→Ｂ００ｈ→・・と順次更新される。このとき、データラッチ部１３におけるデジタル値は、ＭＳＢから順次１→０→１→・・とＬＳＢまで１と０が交互に確定される。 For example, when AAAh is DA-converted and sampled, the digital value set in the SAR 141 is sequentially updated as 800h→C00h→A00h→B00h→... as shown in FIG. At this time, the digital value in the data latch section 13 is determined to be 1 and 0 alternately from the MSB to the LSB in the order of 1→0→1→....

また、５５５ｈがＤＡ変換されてサンプリングされる場合、ＳＡＲ１４１にセットされるデジタル値は、図６に示すように、８００ｈ→４００ｈ→６００ｈ→５００ｈ→・・と順次更新される。このとき、データラッチ部１３におけるデジタル値は、ＭＳＢから順次０→１→０→・・とＬＳＢまで０と１が交互に確定される。 Further, when 555h is DA-converted and sampled, the digital value set in the SAR 141 is sequentially updated in the order of 800h → 400h → 600h → 500h → . . . as shown in FIG. At this time, the digital value in the data latch section 13 is determined to be 0 and 1 alternately from the MSB to the LSB in order from 0 to 1 to 0 to LSB.

このように所定の第２ＤＡＣデータＤＡＣＤＴ２としてＡＡＡｈおよび５５５ｈの両方を設定可能とすれば、ＡＡＡｈの場合と５５５ｈの場合とでデジタル値の同じビットで０と１のいずれか一方と他方となる（例えば、ＭＳＢは、ＡＡＡｈの場合に１であり、５５５ｈの場合に０であり、ＭＳＢの次のビット（１１ビット目）は、ＡＡＡｈの場合に０であり、５５５ｈの場合に１である等）。これにより、デジタル値の各ビットでＨｉｇｈ（１）かＬｏｗ（０）に固定されるスタック故障を検出可能となる。 If it is possible to set both AAAh and 555h as the predetermined second DAC data DACDT2 in this way, the same bit of the digital value will be either 0 or 1 and the other in the case of AAAh and in the case of 555h (for example, , the MSB is 1 for AAAh, 0 for 555h, the next bit (11th bit) of the MSB is 0 for AAAh, 1 for 555h, etc.). This makes it possible to detect a stuck fault in which each bit of the digital value is fixed to High (1) or Low (0).

また、図６に示すように、ＡＡＡｈおよび５５５ｈのいずれの場合でも、ＳＡＲ１４１に更新設定されるデジタル値（図６の実線）は、ＡＡＡｈまたは５５５ｈからバランス良く離れて位置するので、上記デジタル値をＤＡ変換した第１ＤＡＣデータＤＡＣＤＴ１の電圧にノイズやオフセット誤差が生じた場合でも、データラッチ部１３におけるデジタル値の上位ビットで誤ったデータが確定されることを抑制できる。また、後述するように、ＳＡＲ１４１に更新設定されるデジタル値がＡＡＡｈまたは５５５ｈと一致して比較判定が困難となるのは、データラッチ部１３におけるデジタル値の下位ビット位置であるので、データラッチ部１３において確定されるデジタル値の誤差を小さくすることができる。 In addition, as shown in FIG. 6, in both cases of AAAh and 555h, the digital value (solid line in FIG. 6) that is updated and set in SAR141 is located well-balanced away from AAAh or 555h, so the digital value is Even if noise or offset error occurs in the voltage of the DA-converted first DAC data DACDT1, it is possible to prevent incorrect data from being determined in the upper bits of the digital value in the data latch section 13. Furthermore, as will be described later, it is the lower bit position of the digital value in the data latch section 13 that makes it difficult to compare and judge when the digital value updated and set in the SAR 141 matches AAAh or 555h. The error in the digital value determined in step 13 can be reduced.

また、ＳＡＲ１４１に更新設定されるデジタル値をＤＡＣ１９によりＤＡ変換した電圧は、図６に例示的に一点鎖線で示すように、上記デジタル値に対してなまった波形となる。これにより、例えば図６の例であれば、ＡＡＡｈに対してＢ００ｈをＤＡ変換した電圧値がなまることで、当該電圧値がＡＡＡｈを下回ってしまい、データラッチ部１３におけるデジタル値の９ビット目（図６の[８]）が本来は“０”に確定されるべきところを誤って“１”に確定されてしまう。ＡＡＡｈまたは５５５ｈに対して上記デジタル値は上下するので、ＤＡＣ１９のセトリング特性を厳しめの条件で確認することができる。また、コンパレータ１１のセトリング特性も確認できる。 Further, the voltage obtained by converting the digital value updated and set in the SAR 141 from DA to digital by the DAC 19 has a waveform that is distorted with respect to the digital value, as exemplarily shown by the dashed line in FIG. As a result, in the example of FIG. 6, for example, the voltage value obtained by DA-converting B00h with respect to AAAh becomes dull, and the voltage value falls below AAAh, and the 9th bit of the digital value in the data latch section 13 ([8] in FIG. 6) should be determined to be "0", but it is mistakenly determined to be "1". Since the digital value increases or decreases with respect to AAAh or 555h, the settling characteristics of the DAC 19 can be confirmed under strict conditions. Furthermore, the settling characteristics of the comparator 11 can also be confirmed.

なお、テスト動作時に設定される第２ＤＡＣデータＤＡＣＤＴ２には、外部入力データを設定可能としてもよい。 Note that external input data may be set to the second DAC data DACDT2 set during the test operation.

＜＜許容誤差の設定＞＞
ここで、図７に示すように、ＳＡＲ１４１に更新設定されるデジタル値が例えばＡＡＡｈと一致して比較判定が困難となるのは、データラッチ部１３におけるデジタル値の下位ビット位置である２ビット目（図７の[１]）である。２ビット目で正しく“１”が確定されると、ＳＡＲ１４１におけるデジタル値は、ＡＡＢｈに更新設定されるので、ＬＳＢ（図７の[０]）は正しく“０”に確定される。この場合、出力信号ＯＵＴは正しくＡＡＡｈとなる。 <<Tolerance settings>>
Here, as shown in FIG. 7, the digital value that is updated and set in the SAR 141 matches, for example, AAAh, making it difficult to compare and judge the second bit, which is the lower bit position of the digital value in the data latch unit 13. ([1] in FIG. 7). When "1" is correctly determined in the second bit, the digital value in the SAR 141 is updated and set to AABh, so that the LSB ([0] in FIG. 7) is correctly determined to be "0". In this case, the output signal OUT is correctly AAAh.

しかしながら、２ビット目で誤って“０”が確定された場合、ＳＡＲ１４１におけるデジタル値は、ＡＡ９ｈに更新設定されるので、ＬＳＢは “１”に確定される。この場合、出力信号ＯＵＴは、ＡＡ９ｈとなり、ＡＡＡｈとは－１ＬＳＢの誤差が生じる。 However, if the second bit is erroneously determined to be "0", the digital value in the SAR 141 is updated to AA9h, and the LSB is determined to be "1". In this case, the output signal OUT becomes AA9h, which has an error of -1LSB from AAAh.

また、ＳＡＲ１４１に更新設定されるデジタル値をＤＡ変換した電圧値にノイズやオフセット誤差が生じた場合は、出力信号ＯＵＴにＡＡＡｈから数ＬＳＢのずれが発生する可能性がある。 Further, if noise or offset error occurs in the voltage value obtained by DA converting the digital value updated in the SAR 141, the output signal OUT may deviate from AAAh by several LSBs.

しかしながら、このように出力信号ＯＵＴにＡＡＡｈから数ＬＳＢのずれが発生しても、スペック未達の場合はあるが、ハザード状態とはならない。そこで、出力信号ＯＵＴのＡＡＡｈに対する許容誤差を設けることが望ましい。例えばＡＡＡｈに対して±２ＬＳＢの許容誤差を設けた場合、ＡＡ８ｈ～ＡＡＣｈの出力信号ＯＵＴは許容することになる。すなわち、テスト動作時のデータ比較部２３（図１）における比較判定に許容誤差を設けることとなる。 However, even if a deviation of several LSBs from AAAh occurs in the output signal OUT in this manner, it does not result in a hazard state, although the specification may not be achieved. Therefore, it is desirable to provide a tolerance for AAAh of the output signal OUT. For example, if a tolerance of ±2LSB is provided for AAAh, the output signals OUT of AA8h to AACh are allowed. In other words, a permissible error is provided in the comparison judgment in the data comparison section 23 (FIG. 1) during the test operation.

なお、突発的なノイズにより出力信号ＯＵＴが許容誤差を超える可能性を考慮し、例えばＡＡＡｈに対する出力信号ＯＵＴの生成を数回行い、データ比較部２３において出力信号ＯＵＴのＡＡＡｈに対する比較判定を数回行い、許容誤差を超える回数が１回以下である場合、正常を示す検出信号ＦＬＯＵＴを出力してもよい。その他にも、１回の出力信号ＯＵＴの生成ごとに検出信号ＦＬＯＵＴを出力し、例えば外部のマイコンにより検出信号ＦＬＯＵＴが異常を示す回数をカウントしてもよい。この場合、上記突発的なノイズが生じたときに検出信号ＦＬＯＵＴは異常を示す状態として出力される。 Note that in consideration of the possibility that the output signal OUT may exceed the allowable error due to sudden noise, for example, the output signal OUT for AAAh is generated several times, and the data comparison unit 23 compares and determines the output signal OUT with respect to AAAh several times. If the number of times the tolerance is exceeded is one or less, a detection signal FLOUT indicating normality may be output. Alternatively, the detection signal FLOUT may be output every time the output signal OUT is generated, and the number of times the detection signal FLOUT indicates an abnormality may be counted by, for example, an external microcomputer. In this case, when the sudden noise occurs, the detection signal FLOUT is output as a state indicating an abnormality.

なお、データ比較部２３において許容誤差を外部信号により可変に設定してもよい。例えば、外部信号により許容誤差を±２ＬＳＢ、±４ＬＳＢ、±８ＬＳＢ、±１６ＬＳＢに可変に設定してもよい。この場合、例えば次のような実施例を実施することができる。外部のマイコンにより初期は許容誤差を小さく設定しておき、出力信号ＯＵＴが許容誤差を超えた場合、マイコンが異常を示す検出信号ＦＬＯＵＴを受けて警告を行う。そして、マイコンは、現在の許容誤差より大きい許容誤差をデータ比較部２３に設定する。その後、出力信号ＯＵＴが許容誤差を超えた場合、マイコンが異常を示す検出信号ＦＬＯＵＴを受けて先の警告よりも重い警告を行う。 Note that the allowable error in the data comparison section 23 may be variably set by an external signal. For example, the allowable error may be variably set to ±2LSB, ±4LSB, ±8LSB, or ±16LSB using an external signal. In this case, for example, the following example can be implemented. Initially, the allowable error is set small by an external microcomputer, and when the output signal OUT exceeds the allowable error, the microcomputer issues a warning upon receiving a detection signal FLOUT indicating an abnormality. Then, the microcomputer sets a tolerance larger than the current tolerance in the data comparison section 23. Thereafter, when the output signal OUT exceeds the allowable error, the microcomputer receives the detection signal FLOUT indicating an abnormality and issues a more serious warning than the previous warning.

＜２．第２実施形態＞
次に、本発明の第２実施形態について説明する。本実施形態は、先述した第１実施形態の一変形例であり、第１実施形態との相違点は、テスト動作時においてコンパレータ１１にサンプリングさせるデータである。 <2. Second embodiment>
Next, a second embodiment of the present invention will be described. This embodiment is a modified example of the first embodiment described above, and the difference from the first embodiment is the data sampled by the comparator 11 during the test operation.

より具体的には、先述した図４のサンプリング動作状態において、レジスタ２１１に設定されるデジタル値（第２ＤＡＣデータＤＡＣＤＴ２）を０００ｈ（１２ビットの最小値）からＦＦＦｈ（１２ビットの最大値）まで出力信号ＯＵＴの生成ごと（１変換ごと）にインクリメント（１ずつ増加）させ、出力信号ＯＵＴの生成ごとにデータ比較部２３において比較判定を行う。当該比較判定において完全一致を判定条件とした場合は、全ての生成された出力信号ＯＵＴについて一致が確認されると、ミッシングコードが発生していないことが確認される（単調性の確認）。 More specifically, in the sampling operation state of FIG. 4 mentioned earlier, the digital value (second DAC data DACDT2) set in the register 211 is output from 000h (minimum value of 12 bits) to FFFh (maximum value of 12 bits). It is incremented (increased by 1) each time the signal OUT is generated (for each conversion), and a comparison judgment is performed in the data comparison section 23 each time the output signal OUT is generated. When a complete match is set as a judgment condition in the comparison and judgment, if the match is confirmed for all the generated output signals OUT, it is confirmed that no missing code has occurred (monotony confirmation).

但し、上記比較判定においても先述した第１実施形態のように許容誤差を設けることが可能であるが、この場合、許容誤差分だけミッシングコードの判定はできないことになる。 However, although it is possible to provide a tolerance in the comparison and determination described above as in the first embodiment described above, in this case, the missing code cannot be determined by the tolerance.

＜３．第３実施形態＞
次に、本発明の第３実施形態について説明する。なお、以降の第３～第５実施形態は、単独で実施してもよいし、先述した第１、第２実施形態と組み合わせて実施してもよい。 <3. Third embodiment>
Next, a third embodiment of the present invention will be described. Note that the following third to fifth embodiments may be implemented alone or in combination with the first and second embodiments described above.

第３実施形態に係るＡＤＣ１０１の構成を図８に示す。図８に示すように、ＡＤＣ１０１は、ＡＤ変換部１と、異常検出部３と、を備えている。ＡＤ変換部１は、先述した第１実施形態の構成（図１）とほぼ同様であり、セレクタ１５は有していない。 FIG. 8 shows the configuration of the ADC 101 according to the third embodiment. As shown in FIG. 8, the ADC 101 includes an AD converter 1 and an abnormality detector 3. The AD conversion unit 1 has almost the same configuration as the first embodiment described above (FIG. 1), and does not include the selector 15.

異常検出部３は、カウンタ３１と、監視部３２と、を有している。カウンタ３１は、変換開始信号取込み部１７が変換開始信号ＳＴＡＲＴを取り込んだ際に、変換開始信号取込み部１７からの指令により、カウントを開始する。なお、このとき、ＡＤ変換部１による変換動作が開始される。監視部３２は、カウンタ３１がカウントを開始すると、変換完了信号生成部１６により生成される変換完了信号ＦＬＧの監視を開始する。 The abnormality detection section 3 includes a counter 31 and a monitoring section 32. The counter 31 starts counting in response to a command from the conversion start signal acquisition section 17 when the conversion start signal acquisition section 17 acquires the conversion start signal START. Note that at this time, the conversion operation by the AD conversion section 1 is started. When the counter 31 starts counting, the monitoring unit 32 starts monitoring the conversion completion signal FLG generated by the conversion completion signal generation unit 16.

監視部３２は、カウンタ３１が所定期間をカウントするまで、変換完了信号ＦＬＧが未完了を示すＬｏｗであることを確認すると、検出信号ＦＬＯＵＴ２を正常を示すＬｏｗとする。そして、監視部３２は、カウンタ３１が所定期間をカウントした場合に、変換完了信号ＦＬＧが完了を示すＨｉｇｈであることを確認すると、検出信号ＦＬＯＵＴ２を正常を示すＬｏｗとする。それ以外の場合は、監視部３２は、検出信号ＦＬＯＵＴ２を異常を示すＨｉｇｈとする。 When the monitoring unit 32 confirms that the conversion completion signal FLG is Low indicating incomplete until the counter 31 counts a predetermined period, it sets the detection signal FLOUT2 to Low indicating normality. Then, when the counter 31 counts a predetermined period and confirms that the conversion completion signal FLG is High indicating completion, the monitoring unit 32 sets the detection signal FLOUT2 to Low indicating normality. In other cases, the monitoring unit 32 sets the detection signal FLOUT2 to High indicating an abnormality.

このように、本実施形態によれば、ＡＤ変換完了信号ＦＬＧが正常に挙動しているかを確認できる。特に、本実施形態では、ＡＤ変換部１による通常動作を行いつつ、バックグラウンドで異常検出部３による検出動作を行うことができる。 In this manner, according to the present embodiment, it can be confirmed whether the AD conversion completion signal FLG is behaving normally. In particular, in this embodiment, while the AD conversion section 1 performs normal operations, the abnormality detection section 3 can perform detection operations in the background.

＜４．第４実施形態＞
次に、本発明の第４実施形態について説明する。図９は、本発明の第４実施形態に係るＡＤＣシステム２０１の構成を示す。 <4. Fourth embodiment>
Next, a fourth embodiment of the present invention will be described. FIG. 9 shows the configuration of an ADC system 201 according to a fourth embodiment of the present invention.

ＡＤＣシステム２０１は、ＡＤＣ４と、異常検出部５と、異常検出部６と、を備えている。ＡＤＣ４は、入力信号ＩＮを出力信号ＯＵＴ１にＡＤ変換して出力する。なお、ＡＤＣ４は、逐次比較型に限ることはない。 The ADC system 201 includes an ADC 4 , an abnormality detection section 5 , and an abnormality detection section 6 . The ADC 4 AD converts the input signal IN into an output signal OUT1 and outputs the result. Note that the ADC 4 is not limited to the successive approximation type.

異常検出部５は、ＡＤＣ４が正常に動作しているかを確認するために設けられ、ＡＤＣ５１と、比較回路５２と、を有している。すなわち、ＡＤＣシステム２０１においては、ＡＤＣを２重化している。 The abnormality detection section 5 is provided to check whether the ADC 4 is operating normally, and includes an ADC 51 and a comparison circuit 52. That is, in the ADC system 201, the ADC is duplicated.

ＡＤＣ５１は、入力信号ＩＮを出力信号ＯＵＴ２にＡＤ変換して出力する。比較回路５２は、出力信号ＯＵＴ１とＯＵＴ２とを比較し、比較結果としての検出信号ＦＬＯＵＴ１１を出力する。より具体的には、比較回路５２は、出力信号ＯＵＴ１とＯＵＴ２が一致する場合、検出信号ＦＬＯＵＴ１１を正常を示すＬｏｗとし、出力信号ＯＵＴ１とＯＵＴ２が一致しない場合、検出信号ＦＬＯＵＴ１１を異常を示すＨｉｇｈとする。検出信号ＦＬＯＵＴ１１がＨｉｇｈとなることにより、ＡＤＣ４の異常状態を検出できる。なお、比較回路５２による比較判定では、許容誤差を設けてもよい。 The ADC 51 AD converts the input signal IN into an output signal OUT2 and outputs the result. The comparison circuit 52 compares the output signals OUT1 and OUT2 and outputs a detection signal FLOUT11 as a comparison result. More specifically, when the output signals OUT1 and OUT2 match, the comparison circuit 52 sets the detection signal FLOUT11 to Low indicating normality, and when the output signals OUT1 and OUT2 do not match, sets the detection signal FLOUT11 to High indicating abnormality. do. When the detection signal FLOUT11 becomes High, an abnormal state of the ADC 4 can be detected. Note that a tolerance may be provided in the comparison and determination by the comparison circuit 52.

また、異常検出部６は、比較回路５２の異常状態を検出するために設けられ、比較回路６１と、ＥＸ－ＯＲ回路６２と、を有している。すなわち、ＡＤＣシステム２０１では、比較回路を２重化している。 Further, the abnormality detection section 6 is provided to detect an abnormal state of the comparison circuit 52, and includes a comparison circuit 61 and an EX-OR circuit 62. That is, in the ADC system 201, the comparison circuit is duplicated.

比較回路６１は、出力信号ＯＵＴ１とＯＵＴ２とを比較し、比較結果としての比較出力信号ＣＰＯＵＴを出力する。より具体的には、比較回路６１は、比較回路５２と同じく、出力信号ＯＵＴ１とＯＵＴ２が一致する場合、比較出力信号ＣＰＯＵＴを正常を示すＬｏｗとし、出力信号ＯＵＴ１とＯＵＴ２が一致しない場合、比較出力信号ＣＰＯＵＴを異常を示すＨｉｇｈとする。なお、比較回路６１による比較判定では、許容誤差を設けてもよい。 The comparison circuit 61 compares the output signals OUT1 and OUT2 and outputs a comparison output signal CPOUT as a comparison result. More specifically, like the comparison circuit 52, the comparison circuit 61 sets the comparison output signal CPOUT to Low indicating normality when the output signals OUT1 and OUT2 match, and sets the comparison output signal CPOUT to Low indicating normality when the output signals OUT1 and OUT2 do not match. The signal CPOUT is set to High indicating an abnormality. Note that an allowable error may be provided in the comparison and determination by the comparison circuit 61.

ＥＸ－ＯＲ回路６２は、検出信号ＦＬＯＵＴ１１と比較出力信号ＣＰＯＵＴの排他的論理和をとり、検出信号ＦＬＯＵＴ１２を出力する。これにより、検出信号ＦＬＯＵＴ１１と比較出力信号ＣＰＯＵＴとが一致する場合、検出信号ＦＬＯＵＴ１２はＬｏｗになり、検出信号ＦＬＯＵＴ１１と比較出力信号ＣＰＯＵＴとが一致しない場合、検出信号ＦＬＯＵＴ１２はＨｉｇｈとなる。 The EX-OR circuit 62 takes the exclusive OR of the detection signal FLOUT11 and the comparison output signal CPOUT, and outputs the detection signal FLOUT12. As a result, when the detection signal FLOUT11 and the comparison output signal CPOUT match, the detection signal FLOUT12 becomes Low, and when the detection signal FLOUT11 and the comparison output signal CPOUT do not match, the detection signal FLOUT12 becomes High.

これにより、比較回路５２が正常の場合、検出信号ＦＬＯＵＴ１１と比較出力信号ＣＰＯＵＴとは一致するので、検出信号ＦＬＯＵＴ１２は正常を示すＬｏｗとなり、比較回路５２が異常の場合、検出信号ＦＬＯＵＴ１１と比較出力信号ＣＰＯＵＴとは一致しないので、検出信号ＦＬＯＵＴ１２は異常を示すＨｉｇｈとなる。 As a result, when the comparison circuit 52 is normal, the detection signal FLOUT11 and the comparison output signal CPOUT match, so the detection signal FLOUT12 becomes Low indicating normality, and when the comparison circuit 52 is abnormal, the detection signal FLOUT11 and the comparison output signal Since it does not match CPOUT, the detection signal FLOUT12 becomes High indicating an abnormality.

例えば、ＡＤＣ４が故障して出力信号ＯＵＴ１が異常となった場合、比較回路５２が故障していると、検出信号ＦＬＯＵＴ１１は本来はＨｉｇｈであるところがＬｏｗとなって正常を示すことになるが、一方、比較出力信号ＣＰＯＵＴはＨｉｇｈとなる。これにより、検出信号ＦＬＯＵＴ１２は、Ｈｉｇｈとなる。これにより、検出信号ＦＬＯＵＴ１１の信頼性が損なわれていることを確認できる。 For example, if the ADC 4 fails and the output signal OUT1 becomes abnormal, and the comparator circuit 52 fails, the detection signal FLOUT11, which should be High, becomes Low, indicating normality. , the comparison output signal CPOUT becomes High. As a result, the detection signal FLOUT12 becomes High. Thereby, it can be confirmed that the reliability of the detection signal FLOUT11 is impaired.

また、本実施形態によれば、ＡＤＣ４による通常動作を行いつつ、バックグラウンドで異常検出部５，６による検出動作を行うことができる。 Further, according to the present embodiment, while the ADC 4 performs the normal operation, the abnormality detection units 5 and 6 can perform the detection operation in the background.

＜５．第５実施形態＞
次に、本発明の第５実施形態について説明する。図１０は、本発明の第５実施形態に係るＡＤＣシステム２０２の構成を示す。図１０に示すように、ＡＤＣシステム２０２は、ＡＤＣ４０と、異常検出部７と、を有している。 <5. Fifth embodiment>
Next, a fifth embodiment of the present invention will be described. FIG. 10 shows the configuration of an ADC system 202 according to a fifth embodiment of the present invention. As shown in FIG. 10, the ADC system 202 includes an ADC 40 and an abnormality detection section 7.

ＡＤＣ４０は、逐次比較型である。異常検出部７は、ＭＵＸ（マルチプレクサ）７１と、期待値比較部７２と、を有している。ＭＵＸ７１は、入力される入力信号ＩＮとＤＣ参照電圧ＶＲＥＦのうちいずれかを選択して、選択出力信号ＳＥＬＯＵＴとして出力する。ＤＣ参照電圧ＶＲＥＦは、精度が保証されたＤＣ電圧であり、例えばバンドギャップ電圧としてもよいし、ＤＡＣの出力電圧としてもよい。 The ADC 40 is a successive approximation type. The abnormality detection section 7 includes a MUX (multiplexer) 71 and an expected value comparison section 72. The MUX 71 selects one of the input signal IN and the DC reference voltage VREF and outputs it as a selection output signal SELOUT. The DC reference voltage VREF is a DC voltage whose accuracy is guaranteed, and may be, for example, a bandgap voltage or an output voltage of a DAC.

選択出力信号ＳＥＬＯＵＴは、ＡＤＣ４０に入力される。より具体的には、逐次比較型であるＡＤＣ４０は、先述した図２に示すようなコンパレータ１１におけるスイッチ１１１Ａを有しており、選択出力信号ＳＥＬＯＵＴはスイッチ１１１Ａの前段側に印加される。そして、ＡＤＣ４０は、入力された選択出力信号ＳＥＬＯＵＴを出力信号ＯＵＴにＡＤ変換して出力する。 The selection output signal SELOUT is input to the ADC 40. More specifically, the successive approximation type ADC 40 has a switch 111A in the comparator 11 as shown in FIG. 2 described above, and the selection output signal SELOUT is applied to the previous stage side of the switch 111A. The ADC 40 then AD converts the input selection output signal SELOUT into an output signal OUT and outputs the resultant signal.

通常動作時は、ＭＵＸ７１により入力信号ＩＮが選択されて選択出力信号ＳＥＬＯＵＴとしてＡＤＣ４０に入力され、出力信号ＯＵＴに変換される。 During normal operation, the input signal IN is selected by the MUX 71, inputted to the ADC 40 as the selected output signal SELOUT, and converted into the output signal OUT.

また、テスト動作時には、ＭＵＸ７１によりＤＣ参照電圧ＶＲＥＦが選択されて選択出力信号ＳＥＬＯＵＴとしてＡＤＣ４０に入力され、出力信号ＯＵＴに変換される。このとき、期待値比較部７２は、出力信号ＯＵＴを、ＤＣ参照電圧ＶＲＥＦに対応した期待値（想定値）と比較する。期待値比較部７２は、出力信号ＯＵＴが期待値と一致した場合、検出信号ＦＬＯＵＴ２１を正常を示すＬｏｗとして出力し、出力信号ＯＵＴが期待値と一致しない場合、検出信号ＦＬＯＵＴ２１を異常を示すＨｉｇｈとして出力する。なお、期待値比較部７２における比較判定には、許容誤差を設けてもよい。 Further, during the test operation, the DC reference voltage VREF is selected by the MUX 71, inputted to the ADC 40 as the selection output signal SELOUT, and converted into the output signal OUT. At this time, the expected value comparison section 72 compares the output signal OUT with an expected value (estimated value) corresponding to the DC reference voltage VREF. When the output signal OUT matches the expected value, the expected value comparison unit 72 outputs the detection signal FLOUT21 as Low indicating normality, and when the output signal OUT does not match the expected value, outputs the detection signal FLOUT21 as High indicating abnormality. Output. Note that an allowable error may be provided for the comparison and determination in the expected value comparison section 72.

このような実施形態により、ＡＤＣ４０における上記スイッチの故障による異常を検出することが可能となる。 Such an embodiment makes it possible to detect an abnormality due to a failure of the switch in the ADC 40.

＜６．電源監視ＩＣへの適用＞
次に、以上説明した各種実施形態に係るＡＤＣ（またはＡＤＣシステム）を適用するシステムの一例として、車載システムについて説明する。近年、自動運転技術の開発、ＡＤＡＳ（高度運転支援システム）の採用の加速により、車載分野では機能安全の要求が高まっており、車載システムにおいて電源電圧を監視する電源監視ＩＣを設ける必要性が生じている。 <6. Application to power supply monitoring IC>
Next, an in-vehicle system will be described as an example of a system to which the ADC (or ADC system) according to the various embodiments described above is applied. In recent years, with the development of autonomous driving technology and the accelerated adoption of ADAS (Advanced Driving Assistance Systems), demands for functional safety have increased in the automotive field, creating the need to install power supply monitoring ICs to monitor power supply voltage in in-vehicle systems. ing.

図１１は、一実施例としての車載システム５００の構成を示すブロック図である。図１１に示す車載システム５００は、ＤＣ／ＤＣコンバータ５０と、センサ６０と、ＣＡＮ（Controller Area Network）７０と、電源監視ＩＣ８０と、ＭＣＵ（マイコン）９０と、を備えている。 FIG. 11 is a block diagram showing the configuration of an in-vehicle system 500 as an example. The in-vehicle system 500 shown in FIG. 11 includes a DC/DC converter 50, a sensor 60, a CAN (Controller Area Network) 70, a power supply monitoring IC 80, and an MCU (microcomputer) 90.

ＤＣ／ＤＣコンバータ５０は、バッテリにより供給される電源電圧（ＤＣ電圧）ＶＣＣを電源電圧Ｖ１～Ｖ５のそれぞれに変換する。電源電圧Ｖ１は、ＭＣＵ９０に供給される。電源電圧Ｖ２～Ｖ４のそれぞれは、センサ６０に供給される。電源電圧Ｖ５は、ＣＡＮ７０に供給される。 The DC/DC converter 50 converts a power supply voltage (DC voltage) VCC supplied by a battery into power supply voltages V1 to V5, respectively. Power supply voltage V1 is supplied to MCU90. Each of the power supply voltages V2 to V4 is supplied to the sensor 60. Power supply voltage V5 is supplied to CAN70.

電源監視ＩＣ８０は、外部端子として端子Ｔ１～Ｔ６を有している。端子Ｔ６には、電源電圧ＶＣＣが印加される。また、電源監視ＩＣ８０は、端子Ｔ１～Ｔ５に印加されるＤＣ／ＤＣコンバータ５０の各出力電圧を監視する。より具体的には、端子Ｔ１～端子Ｔ５のそれぞれには電源電圧Ｖ１～Ｖ５が印加される。電源監視ＩＣ８０は、端子Ｔ１～Ｔ５に印加される電源電圧Ｖ１～Ｖ５に異常が生じたことを検出すると、ＭＣＵ９０にＳＰＩ（Serial Peripheral Interface）通信により異常を通知する。 The power supply monitoring IC 80 has terminals T1 to T6 as external terminals. Power supply voltage VCC is applied to terminal T6. Further, the power supply monitoring IC 80 monitors each output voltage of the DC/DC converter 50 applied to the terminals T1 to T5. More specifically, power supply voltages V1 to V5 are applied to terminals T1 to T5, respectively. When the power supply monitoring IC 80 detects that an abnormality has occurred in the power supply voltages V1 to V5 applied to the terminals T1 to T5, it notifies the MCU 90 of the abnormality through SPI (Serial Peripheral Interface) communication.

ここで、端子Ｔ１～Ｔ５に印加される電圧（アナログ信号）を入力信号として入力されて電源監視ＩＣ８０に備えられるＡＤＣ（またはＡＤＣシステム）として、先述した各種実施形態を利用することができる。これにより、端子Ｔ１～Ｔ５に印加される電圧をＡＤ変換するＡＤＣが正常に動作しているかを電源監視ＩＣ８０において検出することが可能となる。 Here, the various embodiments described above can be used as the ADC (or ADC system) provided in the power supply monitoring IC 80 to which the voltages (analog signals) applied to the terminals T1 to T5 are input as input signals. This allows the power supply monitoring IC 80 to detect whether the ADC that performs AD conversion of the voltages applied to the terminals T1 to T5 is operating normally.

＜７．その他＞
以上、本発明の実施形態について説明したが、本発明の趣旨の範囲内であれば、実施形態は種々の変形が可能である。 <7. Others＞
Although the embodiments of the present invention have been described above, the embodiments can be modified in various ways within the scope of the spirit of the present invention.

ここでは、本発明の趣旨の範囲内である容量型ＤＡＣを有するコンパレータを用いたＡＤＣについて説明する。図１２は、本発明の一実施形態に係るＡＤＣ１０５の構成を示す図である。図１２に示すＡＤＣ１０５は、ＡＤ変換部１０６と、異常検出部１０７と、を備えている。ＡＤ変換部１０６は、アナログ信号である入力信号ＩＮをデジタル信号である出力信号ＯＵＴに変換する。以下、一例として、出力信号ＯＵＴは、１２ビットデータであるとする。 Here, an ADC using a comparator having a capacitive DAC, which is within the scope of the present invention, will be described. FIG. 12 is a diagram showing the configuration of the ADC 105 according to an embodiment of the present invention. The ADC 105 shown in FIG. 12 includes an AD conversion section 106 and an abnormality detection section 107. The AD converter 106 converts the input signal IN, which is an analog signal, into the output signal OUT, which is a digital signal. Hereinafter, as an example, it is assumed that the output signal OUT is 12-bit data.

ＡＤ変換部１０６は、コンパレータ１０６５を有する。コンパレータ１０６５は、容量型ＤＡＣ１０６０と、インバータ１０６Ａと、スイッチ１０６Ｂと、を有する。 The AD converter 106 includes a comparator 1065. Comparator 1065 includes a capacitive DAC 1060, an inverter 106A, and a switch 106B.

容量型ＤＡＣ１０６０は、コンデンサＣ０～Ｃ１１と、スイッチＳＷ０～ＳＷ１１と、を有する。コンデンサＣ０～Ｃ１１の各々の第１端同士は、インバータ１０６Ａの入力端に共通接続される。スイッチＳＷ０～ＳＷ１１は、それぞれ、入力信号ＩＮの印加端と、Ｈｉｇｈ電圧ＶＨの印加端と、Ｌｏｗ電圧ＶＬの印加端と、のいずれかとコンデンサＣ０～Ｃ１１の各々の第２端との接続を選択的に切り替える。 The capacitive DAC 1060 includes capacitors C0 to C11 and switches SW0 to SW11. The first ends of each of the capacitors C0 to C11 are commonly connected to the input end of the inverter 106A. The switches SW0 to SW11 each select connection between the application end of the input signal IN, the application end of the High voltage VH, or the application end of the Low voltage VL, and the second end of each of the capacitors C0 to C11. Switch to target.

スイッチ１０６Ｂは、インバータ１０６Ａの入出力端間の導通／遮断を切り替える。 The switch 106B switches conduction/cutoff between the input and output terminals of the inverter 106A.

ＡＤ変換部１０６は、コンパレータ１０６５以外にも、比較ラッチ部１０６Ｃと、データラッチ部１０６Ｄと、第１ＤＡＣデータ生成部１０６Ｅと、セレクタ１０６Ｆと、スイッチ制御部１０６Ｇと、を有している。 In addition to the comparator 1065, the AD conversion section 106 includes a comparison latch section 106C, a data latch section 106D, a first DAC data generation section 106E, a selector 106F, and a switch control section 106G.

比較ラッチ部１０６Ｃは、コンパレータ１０６５（インバータ１０６Ａ）から出力される比較信号ＣＭＰを保持する。すなわち、比較ラッチ部１０６Ｃは、ＨｉｇｈまたはＬｏｗの１ビット信号を保持する。 Comparison latch section 106C holds comparison signal CMP output from comparator 1065 (inverter 106A). That is, the comparison latch unit 106C holds a 1-bit signal of High or Low.

データラッチ部１０６Ｄは、比較ラッチ部１０６Ｃの保持データに応じてビットごとにＨｉｇｈまたはＬｏｗのデータを保持し、１２ビットのデータを保持する。データラッチ部１３に保持された１２ビットのデータは、出力信号ＯＵＴとして出力される。 The data latch unit 106D holds high or low data for each bit according to the data held by the comparison latch unit 106C, and holds 12 bits of data. The 12-bit data held in the data latch section 13 is output as an output signal OUT.

第１ＤＡＣデータ生成部１０６Ｅは、ＳＡＲ（逐次比較レジスタ）を有し、比較ラッチ部１０６Ｃの保持データに応じてデジタルデータである第１ＤＡＣデータＤＴ１を生成する。 The first DAC data generation section 106E has a SAR (successive approximation register), and generates first DAC data DT1, which is digital data, according to the data held in the comparison latch section 106C.

セレクタ１０６Ｆは、通常動作時には、第１ＤＡＣデータＤＴ１と、後述の第２ＤＡＣデータ生成部１０７Ａにより生成される第２ＤＡＣデータＤＴ２とのうち、第１ＤＡＣデータＤＴ１を選択してスイッチ制御部１０６Ｇに出力する。スイッチ制御部１０６Ｇは、スイッチＳＷ０～ＳＷ１１およびスイッチ１０６Ｂを制御する。 During normal operation, the selector 106F selects the first DAC data DT1 from among the first DAC data DT1 and second DAC data DT2 generated by a second DAC data generation unit 107A, which will be described later, and outputs the selected data to the switch control unit 106G. Switch control unit 106G controls switches SW0 to SW11 and switch 106B.

ここで、ＡＤ変換部１０６による通常動作について説明する。まず、図１３に示すように、スイッチ制御部１０６ＧによりスイッチＳＷ０～ＳＷ１１はすべて入力信号ＩＮの印加端を選択し、スイッチ１０６Ｂはオンとされる。これにより、コンデンサＣ０～Ｃ１１のそれぞれの第２端には入力信号ＩＮが印加され、インバータ１０６Ａの入出力端間が短絡されてインバータ１０６Ａの入力電圧Ｖｉｎｖは、インバータ１０６Ａの閾値電圧Ｖｔｈとなる。従って、コンデンサＣ０～Ｃ１１の第２端に印加される入力信号ＩＮと第１端に印加されるＶｉｎｖ＝Ｖｔｈとの電圧差によって、コンデンサＣ０～Ｃ１１に充電される総電荷量Ｑ１は、
Ｑ１＝（Ｃ０＋Ｃ１＋・・・＋Ｃ１１）・（Ｖｔｈ－ＩＮ）となる。 Here, the normal operation by the AD converter 106 will be explained. First, as shown in FIG. 13, the switch control unit 106G selects the application terminal of the input signal IN for all the switches SW0 to SW11, and turns on the switch 106B. As a result, the input signal IN is applied to the second terminals of each of the capacitors C0 to C11, the input and output terminals of the inverter 106A are short-circuited, and the input voltage Vinv of the inverter 106A becomes the threshold voltage Vth of the inverter 106A. Therefore, the total charge Q1 charged in the capacitors C0 to C11 due to the voltage difference between the input signal IN applied to the second terminal of the capacitor C0 to C11 and Vinv=Vth applied to the first terminal is:
Q1=(C0+C1+...+C11)·(Vth-IN).

このようにして、コンパレータ１０６５により、入力信号ＩＮのサンプリングが行われる。次に、比較動作が行われる。比較動作では、スイッチ制御部１０６Ｇは、セレクタ１０６Ｆから出力される第１ＤＡＣデータＤＴ１に応じてスイッチＳＷ０～ＳＷ１１を制御するとともに、スイッチ１０６Ｂはオフとする。 In this way, the comparator 1065 samples the input signal IN. Next, a comparison operation is performed. In the comparison operation, the switch control unit 106G controls the switches SW0 to SW11 according to the first DAC data DT1 output from the selector 106F, and turns off the switch 106B.

具体的には、１２ビットデータである第１ＤＡＣデータＤＴ１のＭＳＢからＬＳＢまでの各ビットがスイッチＳＷ１１～ＳＷ０の各々に対応しており、ビットが１である場合、スイッチはＨｉｇｈ電圧ＶＨを選択し、ビットが０である場合、スイッチはＬｏｗ電圧ＶＬ（＝０Ｖ）を選択する。 Specifically, each bit from MSB to LSB of the first DAC data DT1, which is 12-bit data, corresponds to each of the switches SW11 to SW0, and when the bit is 1, the switch selects the High voltage VH. , if the bit is 0, the switch selects the Low voltage VL (=0V).

これにより、第１ＤＡＣデータＤＴ１の各ビットをｂ０～ｂ１１（ｂ１１がＭＳＢ）とすると、比較動作においてコンデンサＣ０～Ｃ１１に充電される総電荷量Ｑ２は、
Ｑ２＝Ｃ０（Ｖｉｎｖ－ＶＨ・ｂ０）＋Ｃ１（Ｖｉｎｖ－ＶＨ・ｂ１）＋・・・＋Ｃ１１（Ｖｉｎｖ－ＶＨ・ｂ１１）となる。 As a result, if each bit of the first DAC data DT1 is b0 to b11 (b11 is MSB), the total amount of charge Q2 charged to the capacitors C0 to C11 in the comparison operation is:
Q2=C0(Vinv-VH·b0)+C1(Vinv-VH·b1)+...+C11(Vinv-VH·b11).

ここで、総電荷量は維持されるので、Ｑ１＝Ｑ２となり、式を整理すると、
Ｖｉｎｖ＝（Ｃ０・ＶＨ・ｂ０＋Ｃ１・ＶＨ・ｂ１＋・・・＋Ｃ１１・ＶＨ・ｂ１１）／（Ｃ０＋Ｃ１＋・・・＋Ｃ１１）＋Ｖｔｈ－ＩＮ Here, since the total charge is maintained, Q1=Q2, and rearranging the equation,
Vinv=(C0・VH・b0+C1・VH・b1+...+C11・VH・b11)/(C0+C1+...+C11)+Vth-IN

従って、（Ｃ０・ＶＨ・ｂ０＋Ｃ１・ＶＨ・ｂ１＋・・・＋Ｃ１１・ＶＨ・ｂ１１）／（Ｃ０＋Ｃ１＋・・・＋Ｃ１１）と入力信号ＩＮとの大小関係が、ＶｉｎｖとＶｔｈとの大小関係となるので、第１ＤＡＣデータＤＴ１を容量型ＤＡＣ１０６０により変換したアナログデータと入力信号ＩＮとの比較結果がインバータ１０６Ａの出力である比較信号ＣＭＰとして出力される。 Therefore, the magnitude relationship between (C0・VH・b0+C1・VH・b1+...+C11・VH・b11)/(C0+C1+...+C11) and the input signal IN is the same as the magnitude relationship between Vinv and Vth. A comparison result between the analog data obtained by converting the first DAC data DT1 by the capacitive DAC 1060 and the input signal IN is output as a comparison signal CMP which is the output of the inverter 106A.

サンプリング動作の後、最初の比較動作として、第１ＤＡＣデータ生成部１０６Ｅにより第１ＤＡＣデータＤＴ１は、ＭＳＢを１とし、残りのビットを０としたデータとされる。これにより、スイッチ制御部１０６Ｇは、図１４に示すように、スイッチＳＷ１１のみＨｉｇｈ電圧ＶＨを選択させ、残りのスイッチＳＷ０～ＳＷ１０にはＬｏｗ電圧ＶＬを選択させる。その結果、比較信号ＣＭＰが０の場合、第１ＤＡＣデータ生成部１０６Ｅは、ＭＳＢ（ｂ１１）を０とし、ＭＳＢの次の上位ビットである１１ビット目（ｂ１０）を１として、それ以外のビット（ｂ９～ｂ０）は０とした第１ＤＡＣデータＤＴ１を生成する。一方、比較信号ＣＭＰが１の場合、第１ＤＡＣデータ生成部１０６Ｅは、ＭＳＢ（ｂ１１）を１とし、ＭＳＢの次の上位ビットである１１ビット目（ｂ１０）を１として、それ以外のビット（ｂ９～ｂ０）は０とした第１ＤＡＣデータＤＴ１を生成する。 After the sampling operation, as a first comparison operation, the first DAC data generation unit 106E sets the first DAC data DT1 to data with the MSB set to 1 and the remaining bits set to 0. As a result, as shown in FIG. 14, the switch control unit 106G causes only the switch SW11 to select the High voltage VH, and causes the remaining switches SW0 to SW10 to select the Low voltage VL. As a result, when the comparison signal CMP is 0, the first DAC data generation unit 106E sets the MSB (b11) to 0, sets the 11th bit (b10) which is the next most significant bit after the MSB to 1, and sets the other bits ( b9 to b0) are set to 0 to generate the first DAC data DT1. On the other hand, when the comparison signal CMP is 1, the first DAC data generation unit 106E sets the MSB (b11) to 1, sets the 11th bit (b10) which is the next most significant bit after the MSB to 1, and sets the other bits (b9 ~b0) generates the first DAC data DT1 which is set to 0.

また、このとき、データラッチ部１０６Ｄ（図１２）は、比較信号ＣＭＰが０の場合、ＭＳＢのビットデータを０、比較信号ＣＭＰが１の場合、ＭＳＢのビットデータを１として保持する。 Further, at this time, the data latch unit 106D (FIG. 12) holds the MSB bit data as 0 when the comparison signal CMP is 0, and holds the MSB bit data as 1 when the comparison signal CMP is 1.

すなわち、本実施形態における第１ＤＡＣデータＤＴ１の更新方法およびデータラッチ部１０６Ｄにおけるビットデータの確定方法は、上述した第１実施形態と同様である。 That is, the method of updating the first DAC data DT1 and the method of determining bit data in the data latch section 106D in this embodiment are the same as in the first embodiment described above.

そして、次の比較動作に移行し、スイッチ制御部１Ｇは、第１ＤＡＣデータＤＴ１に応じてスイッチＳＷ０～ＳＷ１１を制御する。図１５は、上述で先の比較動作時に比較信号ＣＭＰが０であった場合のスイッチ状態を示す。１１ビット目（ｂ１０）に対応するスイッチＳＷ１０のみがＨｉｇｈ電圧ＶＨを選択し、それ以外のスイッチＳＷ１１、ＳＷ０～ＳＷ９はＬｏｗ電圧ＶＬを選択している。 Then, moving to the next comparison operation, the switch control unit 1G controls the switches SW0 to SW11 according to the first DAC data DT1. FIG. 15 shows the switch state when the comparison signal CMP was 0 during the previous comparison operation described above. Only the switch SW10 corresponding to the 11th bit (b10) selects the High voltage VH, and the other switches SW11 and SW0 to SW9 select the Low voltage VL.

以降、同様に比較信号ＣＭＰに応じて第１ＤＡＣデータＤＴ１を更新しつつ、データラッチ部１０２Ｄにおける保持データのビットを確定して比較動作を繰り返し、データラッチ部１０６Ｄにおける保持データのすべてのビットが確定されると、確定された１２ビットデータが出力信号ＯＵＴとして出力される。 Thereafter, while updating the first DAC data DT1 in the same manner according to the comparison signal CMP, the bits of the data held in the data latch section 102D are determined and the comparison operation is repeated, and all the bits of the data held in the data latch section 106D are determined. Then, the determined 12-bit data is output as the output signal OUT.

例えば、Ｃ０＝１Ｃ、Ｃ１＝２Ｃ、・・・・、Ｃ１０＝１０２８Ｃ、Ｃ１１＝２０４８Ｃ、ＶＨ＝１Ｖ、Ｖｔｈ＝０．５Ｖとした場合、上述した
（Ｃ０・ＶＨ・ｂ０＋Ｃ１・ＶＨ・ｂ１＋・・・＋Ｃ１１・ＶＨ・ｂ１１）／（Ｃ０＋Ｃ１＋・・・＋Ｃ１１）＝（ｂ０＋２・ｂ１＋８・ｂ３＋１６・ｂ４＋３２・ｂ５＋６４・ｂ６＋１２８・ｂ７＋２５６・ｂ８＋５１２・ｂ９＋１０２４・ｂ１０＋２０４８・ｂ１１）／４０９５となる。 For example, when C0=1C, C1=2C,..., C10=1028C, C11=2048C, VH=1V, Vth=0.5V, the above (C0・VH・b0+C1・VH・b1+・・・+C11・VH・b11)/(C0+C1+...+C11)=(b0+2・b1+8・b3+16・b4+32・b5+64・b6+128・b7+256・b8+512・b9+1024・b10+2048・b11)/4095.

この場合、例えば入力信号ＩＮ＝０．１Ｖとすると、上述のサンプリングおよび比較動作によって出力信号ＯＵＴ＝０００１_１００１_１００１となり、１０進数では４０９に相当する。図１６は、この場合の最終的なスイッチ状態を示す。 In this case, for example, if the input signal IN=0.1V, the output signal OUT=0001_1001_1001 by the above-mentioned sampling and comparison operation, which corresponds to 409 in decimal notation. FIG. 16 shows the final switch state in this case.

図１２に説明を戻し、異常検出部１０７は、第２ＤＡＣデータ生成部１０７Ａと、データ比較部１０７Ｂと、を有している。 Returning to FIG. 12, the abnormality detection section 107 includes a second DAC data generation section 107A and a data comparison section 107B.

テスト動作時に、レジスタを有する第２ＤＡＣデータ生成部１０７Ａは、所定の１２ビットデータである第２ＤＡＣデータＤＴ２を生成してセレクタ１０６Ｆに出力する。セレクタ１０６Ｆは、第２ＤＡＣデータＤＴ２を選択してスイッチ制御部１０６Ｇに出力する。 During the test operation, the second DAC data generation unit 107A having a register generates second DAC data DT2, which is predetermined 12-bit data, and outputs it to the selector 106F. The selector 106F selects the second DAC data DT2 and outputs it to the switch control unit 106G.

すると、スイッチ制御部１０６Ｇは、第２ＤＡＣデータＤＴ２に応じてスイッチＳＷ０～ＳＷ１１を制御する。この場合の制御は、上述した第１ＤＡＣデータＤＴ１に応じた制御と同様である。また、スイッチ制御部１０６Ｇは、スイッチ１０６Ｂをオンとする。これにより、コンデンサＣ０～Ｃ１１には、各々に印加される電圧差に応じた電荷が充電される。 Then, the switch control unit 106G controls the switches SW0 to SW11 according to the second DAC data DT2. Control in this case is similar to the control according to the first DAC data DT1 described above. Further, the switch control unit 106G turns on the switch 106B. As a result, the capacitors C0 to C11 are charged with charges corresponding to the voltage difference applied to each capacitor.

このようにして、コンパレータ１０６５は、セレクタ１０６Ｆにより選択された第２ＤＡＣデータＤＴ２を容量型ＤＡＣ１０６０により変換したアナログデータをサンプリングする。 In this way, the comparator 1065 samples the analog data obtained by converting the second DAC data DT2 selected by the selector 106F by the capacitive DAC 1060.

その後、通常動作時と同様に、セレクタ１０６Ｆにより選択された第１ＤＡＣデータＤＴ１に応じたスイッチＳＷ０～ＳＷ１１の制御を行い、スイッチ１０６Ｂはオフとして、比較信号ＣＭＰを出力する比較動作を行う。すなわち、コンパレータ１０６５は、サンプリングされた上記アナログデータと、セレクタ１０６Ｆにより選択された第１ＤＡＣデータＤＴ１と、を比較する。 Thereafter, similarly to the normal operation, the switches SW0 to SW11 are controlled according to the first DAC data DT1 selected by the selector 106F, the switch 106B is turned off, and a comparison operation is performed to output the comparison signal CMP. That is, the comparator 1065 compares the sampled analog data with the first DAC data DT1 selected by the selector 106F.

比較信号ＣＭＰに応じて第１ＤＡＣデータＤＴ１を更新しつつ、データラッチ部１０２Ｄにおける保持データのビットを確定して比較動作を繰り返し、データラッチ部１０６Ｄにおける保持データのすべてのビットが確定されると、確定された１２ビットデータが出力信号ＯＵＴとして出力される。 While updating the first DAC data DT1 according to the comparison signal CMP, the bits of the data held in the data latch section 102D are determined and the comparison operation is repeated, and when all the bits of the data held in the data latch section 106D are determined, The determined 12-bit data is output as the output signal OUT.

そして、データ比較部１０７Ｂは、第２ＤＡＣデータ生成部１０７Ａから出力される第２ＤＡＣデータＤＴ２と、出力信号ＯＵＴとの比較を行い、比較結果としての検出信号ＦＬＯＵＴをＡＤＣ１０５外部へ出力する。 The data comparison unit 107B then compares the second DAC data DT2 output from the second DAC data generation unit 107A with the output signal OUT, and outputs the detection signal FLOUT as the comparison result to the outside of the ADC 105.

本発明は、例えば、車載システムなどに利用することができる。 INDUSTRIAL APPLICATION This invention can be utilized for an in-vehicle system etc., for example.

１０、１０１ ＡＤＣ（ＡＤコンバータ）
１ ＡＤ変換部
１１ コンパレータ
１１１Ａ、１１１Ｂ スイッチ
１１２ コンデンサ
１１３ インバータ
１１４ スイッチ
１２ 比較ラッチ部
１３ データラッチ部
１４ ＤＡＣデータ生成部
１４１ ＳＡＲ（逐次比較レジスタ）
１５ セレクタ
１６ 変換完了信号生成部
１７ 変換開始信号取込み部
１８ タイミング制御部
１９ ＤＡＣ（ＤＡコンバータ）
２ 異常検出部
２１ ＤＡＣデータ生成部
２１１ レジスタ
２２ タイミング制御部
２３ データ比較部
３ 異常検出部
３１ カウンタ
３２ 監視部
２０１、２０２ ＡＤＣシステム
４、４０ ＡＤＣ
５ 異常検出部
５１ ＡＤＣ
５２ 比較回路
６ 異常検出部
６１ 比較回路
６２ ＥＸ－ＯＲ回路
７ 異常検出部
７１ ＭＵＸ（マルチプレクサ）
７２ 期待値比較部
Ａ１ ＡＮＤ回路
５０ ＤＣ／ＤＣコンバータ
６０ センサ
７０ ＣＡＮ
８０ 電源監視ＩＣ
９０ ＭＣＵ（マイコン）
５００ 車載システム
１０５ ＡＤＣ
１０６ ＡＤ変換部
１０６０ 容量型ＤＡＣ
１０６５ コンパレータ
１０６Ａ インバータ
１０６Ｂ スイッチ
１０６Ｃ 比較ラッチ部
１０６Ｄ データラッチ部
１０６Ｅ 第１ＤＡＣデータ生成部
１０６Ｆ セレクタ
１０６Ｇ スイッチ制御部
１０７ 異常検出部
１０７Ａ 第２ＤＡＣデータ生成部
１０７Ｂ データ比較部
Ｃ０～Ｃ１１ コンデンサ
ＳＷ０～ＳＷ１１ スイッチ 10, 101 ADC (AD converter)
1 AD conversion section 11 Comparator 111A, 111B Switch 112 Capacitor 113 Inverter 114 Switch 12 Comparison latch section 13 Data latch section 14 DAC data generation section 141 SAR (successive approximation register)
15 Selector 16 Conversion completion signal generation section 17 Conversion start signal acquisition section 18 Timing control section 19 DAC (DA converter)
2 Abnormality detection section 21 DAC data generation section 211 Register 22 Timing control section 23 Data comparison section 3 Abnormality detection section 31 Counter 32 Monitoring section 201, 202 ADC system 4, 40 ADC
5 Abnormality detection section 51 ADC
52 Comparison circuit 6 Abnormality detection section 61 Comparison circuit 62 EX-OR circuit 7 Abnormality detection section 71 MUX (multiplexer)
72 Expected value comparison section A1 AND circuit 50 DC/DC converter 60 Sensor 70 CAN
80 Power supply monitoring IC
90 MCU (microcomputer)
500 In-vehicle system 105 ADC
106 AD conversion section 1060 Capacitive DAC
1065 Comparator 106A Inverter 106B Switch 106C Comparison latch section 106D Data latch section 106E First DAC data generation section 106F Selector 106G Switch control section 107 Abnormality detection section 107A Second DAC data generation section 107B Data comparison section C0 to C11 Capacitor SW0 to SW11 Switch

Claims (11)

コンパレータと、
デジタルデータである第１ＤＡＣデータを生成する第１ＤＡＣデータ生成部と、
ＤＡＣ（ＤＡコンバータ）と、
を有して、
前記コンパレータは、アナログ信号である入力信号をサンプリングし、サンプリングされた前記入力信号と、前記ＤＡＣにより前記第１ＤＡＣデータから変換されたアナログデータとを比較し、
前記第１ＤＡＣデータ生成部は、前記コンパレータによる比較結果に応じて前記第１ＤＡＣデータを更新し、
前記コンパレータによる比較結果に応じて出力信号のビットデータを確定する、ＡＤ変換部を備えたＡＤコンバータであって、
所定のデジタルデータである第２ＤＡＣデータを生成する第２ＤＡＣデータ生成部と、
前記第２ＤＡＣデータと前記出力信号とを比較し、比較結果としての第１検出信号を出力するデータ比較部と、
を有する第１異常検出部と、
前記第１ＤＡＣデータと前記第２ＤＡＣデータとのうちいずれかを選択するセレクタと、をさらに備え、
テスト動作時において、前記コンパレータは、前記セレクタにより選択された前記第２ＤＡＣデータを前記ＤＡＣにより変換したアナログデータをサンプリングし、サンプリングされた前記アナログデータと、前記セレクタにより選択された前記第１ＤＡＣデータと、を比較し、
３ビット以上の前記所定のデジタルデータは、
前記出力信号のビット数のデータであって、１であるＭＳＢ（最上位ビット）からＬＳＢ（最下位ビット）まで順に０と１が交互に並ぶデータと、
前記出力信号のビット数のデータであって、０であるＭＳＢからＬＳＢまで順に０と１が交互に並ぶデータと、
を連続して設定可能である、ＡＤコンバータ。 A comparator and
a first DAC data generation unit that generates first DAC data that is digital data;
DAC (DA converter) and
having
The comparator samples an input signal that is an analog signal, and compares the sampled input signal with analog data converted from the first DAC data by the DAC,
The first DAC data generation unit updates the first DAC data according to a comparison result by the comparator,
An AD converter comprising an AD conversion unit that determines bit data of an output signal according to a comparison result by the comparator,
a second DAC data generation unit that generates second DAC data that is predetermined digital data;
a data comparison unit that compares the second DAC data and the output signal and outputs a first detection signal as a comparison result;
a first abnormality detection section having;
further comprising a selector for selecting either the first DAC data or the second DAC data,
During the test operation, the comparator samples analog data obtained by converting the second DAC data selected by the selector by the DAC, and combines the sampled analog data with the first DAC data selected by the selector. , compare
The predetermined digital data of 3 bits or more is
data of the number of bits of the output signal, data in which 0 and 1 are arranged alternately in order from MSB (most significant bit) which is 1 to LSB (least significant bit);
data of the number of bits of the output signal, data in which 0s and 1s are arranged alternately in order from MSB which is 0 to LSB;
AD converter that can be set continuously . 前記ビット数は、１２ビットであり、前記所定のデジタルデータは、ＡＡＡｈまたは５５５ｈである、請求項１に記載のＡＤコンバータ。 The AD converter according to claim 1 , wherein the number of bits is 12 bits, and the predetermined digital data is AAAh or 555h. 前記データ比較部における比較判定には、許容誤差が設けられる、請求項１または請求項２に記載のＡＤコンバータ。 3. The AD converter according to claim 1, wherein a permissible error is provided for the comparison determination in the data comparison section. 前記データ比較部は、比較判定を複数回行い、前記許容誤差を超える回数が１以上の所定回数以下である場合、正常を示す前記第１検出信号を出力する、請求項３に記載のＡＤコンバータ。 The AD converter according to claim 3 , wherein the data comparison unit performs the comparison determination multiple times, and outputs the first detection signal indicating normality when the number of times exceeding the tolerance is equal to or less than a predetermined number of times of 1 or more. . 前記許容誤差は、外部信号により可変に設定される、請求項３または請求項４に記載のＡＤコンバータ。 5. The AD converter according to claim 3 , wherein the tolerance is variably set by an external signal. 前記所定のデジタルデータは、前記ＡＤ変換部による１回の変換動作ごとに変更されることで、前記出力信号のビット数でのダイナミックレンジにおける全てのデジタル値に設定される、請求項１から請求項５のいずれか１項に記載のＡＤコンバータ。 The predetermined digital data is set to all digital values in a dynamic range of the number of bits of the output signal by being changed for each conversion operation by the AD converter. The AD converter according to any one of Item 5 . 第２検出信号を出力する第２異常検出部をさらに備え、
前記ＡＤ変換部は、変換完了信号を生成する変換完了信号生成部をさらに有し、
前記第２異常検出部は、
前記ＡＤ変換部による変換動作が開始されるときにカウントを開始するカウンタと、
前記カウンタが所定期間をカウントするまで、前記変換完了信号が未完了を示すことを確認した場合、または前記カウンタが前記所定期間をカウントした場合に、前記変換完了信号が完了を示すことを確認した場合、正常を示す前記第２検出信号を出力し、それ以外の場合は、異常を示す前記第２検出信号を出力する監視部と、
を有する、請求項１から請求項６のいずれか１項に記載のＡＤコンバータ。 further comprising a second abnormality detection section that outputs a second detection signal,
The AD conversion unit further includes a conversion completion signal generation unit that generates a conversion completion signal,
The second abnormality detection section includes:
a counter that starts counting when the AD conversion unit starts a conversion operation;
If it is confirmed that the conversion completion signal indicates incomplete until the counter counts the predetermined period, or if the counter counts the predetermined period, it is confirmed that the conversion completion signal indicates completion. a monitoring unit that outputs the second detection signal indicating normality if the case is normal, and outputs the second detection signal indicating abnormality in other cases;
The AD converter according to any one of claims 1 to 6 , comprising: 請求項１から請求項７のいずれか１項に記載のＡＤコンバータと、
第３異常検出部と、
第４異常検出部と、
を備え、
前記第３異常検出部は、前記入力信号を第２出力信号にＡＤ変換する第２ＡＤコンバータと、前記出力信号と前記第２出力信号を比較して比較結果としての第３検出信号を出力する第１比較回路と、を有し、
前記第４異常検出部は、前記出力信号と前記第２出力信号を比較して比較出力信号を出力する第２比較回路と、前記第３検出信号と前記比較出力信号との排他的論理和をとることで第４検出信号を出力するＥＸ－ＯＲ回路と、を有する、ＡＤコンバータシステム。 The AD converter according to any one of claims 1 to 7 ,
a third abnormality detection section;
a fourth abnormality detection section;
Equipped with
The third abnormality detection section includes a second AD converter that AD converts the input signal into a second output signal, and a second AD converter that compares the output signal and the second output signal and outputs a third detection signal as a comparison result. 1 comparison circuit;
The fourth abnormality detection section includes a second comparison circuit that compares the output signal and the second output signal and outputs a comparison output signal, and an exclusive OR of the third detection signal and the comparison output signal. An AD converter system comprising: an EX-OR circuit that outputs a fourth detection signal by taking the signal. 前記コンパレータは、サンプリングに用いるコンデンサと、前記コンデンサの前段側に配置されるスイッチと、を有する請求項１から請求項８のいずれか１項に記載のＡＤコンバータと、
第５異常検出部と、
を備え、
前記第５異常検出部は、
前記入力信号とＤＣ参照電圧とのいずれかを選択して前記スイッチの前段側に印加させる選択部と、
前記出力信号を前記ＤＣ参照電圧に対応する期待値と比較して比較結果としての第５検出信号を出力する期待値比較部と、
を有する、ＡＤコンバータシステム。 The AD converter according to any one of claims 1 to 8 , wherein the comparator includes a capacitor used for sampling and a switch disposed before the capacitor.
a fifth abnormality detection section;
Equipped with
The fifth abnormality detection section includes:
a selection unit that selects either the input signal or the DC reference voltage and applies it to the front stage side of the switch;
an expected value comparison unit that compares the output signal with an expected value corresponding to the DC reference voltage and outputs a fifth detection signal as a comparison result;
An AD converter system with 電源電圧が印加される外部端子と、
前記入力信号として前記外部端子の電圧が入力される請求項１から請求項７のいずれか１項に記載のＡＤコンバータ、または、請求項８または請求項９に記載のＡＤコンバータシステムと、
を備える、電源監視ＩＣ。 an external terminal to which power supply voltage is applied;
The AD converter according to any one of claims 1 to 7 , or the AD converter system according to claim 8 or 9 , wherein the voltage of the external terminal is input as the input signal,
A power supply monitoring IC equipped with 請求項１０に記載の電源監視ＩＣと、
バッテリから供給されるＤＣ電圧を前記電源電圧に変換するＤＣ／ＤＣコンバータと、
前記電源監視ＩＣと通信を行うマイコンと、
を備える、車載システム。 A power supply monitoring IC according to claim 10 ;
a DC/DC converter that converts a DC voltage supplied from a battery into the power supply voltage;
a microcomputer that communicates with the power supply monitoring IC;
An in-vehicle system equipped with
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