JP7334519B2 - シリアル通信装置、通信制御方法、及びプログラム - Google Patents
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Description
<シリアル通信装置の構成例>
図1は、一実施形態に係るシリアル通信装置の構成例を示す図である。シリアル通信装置100は、複数のシリアル通信路を用いて、送信デバイス110から受信デバイス120に対して、複数のデータを高速シリアル転送する装置である。図1の例では、一例として、2つのシリアル通信路101、102を用いて、2つのデータを転送する場合の例を示しているが、シリアル通信路、及びデータの数は、3つ以上の他の数であっても良い。
図2は、一実施形態に係るコンピュータのハードウェア構成の例を示す図である。この図は、シリアル通信装置100が備えるコンピュータ200のハードウェア構成の一例を示している。
続いて、シリアル通信装置100の受信処理部123について、複数の実施形態を例示して詳しく説明する。なお、図1に示したシリアル通信装置100のうち、通信部103については、例えば、特許文献1に示されるような従来の技術を適用できるので、ここでは、詳細な説明を省略する。
<機能構成>
図3は、第1の実施形態に係る受信処理部の機能構成の例を示す図である。受信処理部123は、例えば、図2のCPU201で所定のプログラムを実行することにより、検出部310、バッファ制御部320、及び出力制御部330等を実現している。なお、上記の各機能構成の一部、又は全部は、例えば、ロジック回路、ASIC(Application Specific Integrated Circuit)、FPGA(Field Programmable Gate Array)、DSP等によって実現されるものであっても良い。
図5は、第1の実施形態に係る受信処理部の処理の例を示すフローチャートである。この処理は、シリアル通信装置100の受信処理部123が実行する通信制御方法の処理の一例を示している。
第2の実施形態では、複数の受信データに対応する複数のバッファの各々が、2つのバッファを含み、2つのバッファを交互に利用する場合の例について説明する。
図8は、第2の実施形態に係る受信処理部の機能構成の例を示す図である。図8に示すように、第2の実施形態に係るバッファ322-1は、バッファ322-1Aとバッファ322-1Bとを含み、バッファ322-2は、バッファ322-2Aとバッファ322-2Bとを含む。
続いて、第2の実施形態に係る通信制御方法の処理の流れについて説明する。
第3の実施形態では、バッファ制御部320におけるバッファの省電力制御の一例について説明する。
第4の実施形態では、受信処理部123の設定値を、外部メモリを介して設定可能にする場合の例について説明する。
101、102 シリアル通信路
103 通信部
124 設定制御部
401 開始コード(開始情報)
402 終了コード(終了情報)
310 検出部
321 格納部
322-1、322-2 バッファ
322-1A、322-1B、322-2A、322-2B バッファ
323 出力部
330 出力制御部
331 カウンタ
1401 使用バッファセレクタ(省電力制御部)
1501 外部メモリ
Claims (8)
- 有効なデータの送信開始を示す開始情報と送信終了を示す終了情報とが付加されたデータを、複数のシリアル通信路を用いて転送する通信部と、
前記複数のシリアル通信路の各々から受信した複数の受信データに含まれる前記開始情報と前記終了情報とを検出する検出部と、
前記検出部による検出結果に基づいて、前記複数の受信データに含まれる有効なデータを、前記複数の受信データの各々に対応する複数のバッファに格納する格納部と、
前記複数のバッファの書込位置と読出位置とを管理し、前記書込位置と前記読出位置とに基づいて、データの有効、無効を示す制御信号とともに、前記複数のバッファに格納されたデータを同期して出力する出力部と、
前記出力部から出力されるデータの数をカウントし、前記データの数が予め設定された設定値に達したときに、前記制御信号を無効に制御するとともに、前記書込位置と前記読出位置とを初期化する出力制御部と、
を有し、
前記複数のバッファの各々は、第1のバッファと、第2のバッファとを含み、
前記格納部は、前記出力部が前記第1のバッファに格納されたデータを出力しているときに前記開始情報が検出された場合、前記受信データに含まれる有効なデータを、前記第2のバッファに格納し、
前記第1のバッファに格納されたデータを出力するデータ数の規定値と、前記第2のバッファに格納されたデータを出力するデータ数の規定値とを異なる値に設定可能である、
シリアル通信装置。 - 前記出力部は、前記書込位置と前記読出位置との差が規定値に達したときに、前記制御信号と前記複数のバッファに格納されたデータとを出力する、請求項1に記載のシリアル通信装置。
- 前記出力部は、前記複数の受信データの各々から前記終了情報が検出されたときに、前記制御信号と前記複数のバッファに格納されたデータとを出力する、請求項1又は2に記載のシリアル通信装置。
- 前記格納部は、
前記受信データから前記開始情報が検出された場合、前記受信データに対応するバッファに前記受信データの書き込みを開始し、
前記受信データから前記終了情報が検出された場合、前記受信データに対応するバッファへの前記受信データの書き込みを停止する、
請求項1乃至3のいずれか一項に記載のシリアル通信装置。 - 前記複数のバッファの各々を複数の領域に分けて管理し、前記複数の領域の一部を省電力状態に設定する省電力制御部を有する、請求項1乃至4のいずれか一項に記載のシリアル通信装置。
- 前記シリアル通信装置の外部に設けられた外部メモリに記憶された1つ以上の設定値を、前記出力部又は前記出力制御部に設定する設定制御部を有する、請求項1乃至5のいずれか一項に記載のシリアル通信装置。
- 有効なデータの送信開始を示す開始情報と送信終了を示す終了情報とが付加されたデータを、複数のシリアル通信路を用いて転送するシリアル通信装置が、
前記複数のシリアル通信路の各々から受信した複数の受信データに含まれる前記開始情報と前記終了情報とを検出する処理と、
検出された前記開始情報と前記終了情報とに基づいて、前記複数の受信データに含まれる有効なデータを、前記複数の受信データの各々に対応する複数のバッファに格納する格納処理と、
前記複数のバッファの書込位置と読出位置とを管理し、前記書込位置と前記読出位置とに基づいて、データの有効、無効を示す制御信号とともに、前記複数のバッファに格納されたデータを同期して出力する出力処理と、
出力されたデータの数をカウントし、前記データの数が予め設定された設定値に達したとき、前記制御信号を無効に制御するとともに、前記書込位置と前記読出位置とを初期化する処理と、
を実行し、
前記複数のバッファの各々は、第1のバッファと、第2のバッファとを含み、
前記格納処理は、前記出力処理で前記第1のバッファに格納されたデータを出力しているときに前記開始情報が検出された場合、前記受信データに含まれる有効なデータを、前記第2のバッファに格納し、
前記第1のバッファに格納されたデータを出力するデータ数の規定値と、前記第2のバッファに格納されたデータを出力するデータ数の規定値とを異なる値に設定可能である、
通信制御方法。 - 有効なデータの送信開始を示す開始情報と送信終了を示す終了情報とが付加されたデータを、複数のシリアル通信路を用いて転送するシリアル通信装置に、
前記複数のシリアル通信路の各々から受信した複数の受信データに含まれる前記開始情報と前記終了情報とを検出する処理と、
検出された前記開始情報と前記終了情報とに基づいて、前記複数の受信データに含まれる有効なデータを、前記複数の受信データの各々に対応する複数のバッファに格納する格納処理と、
前記複数のバッファの書込位置と読出位置とを管理し、前記書込位置と前記読出位置とに基づいて、データの有効、無効を示す制御信号とともに、前記複数のバッファに格納されたデータを同期して出力する出力処理と、
出力されたデータの数をカウントし、前記データの数が予め設定された設定値に達したとき、前記制御信号を無効に制御するとともに、前記書込位置と前記読出位置とを初期化する処理と、
を実行させ、
前記複数のバッファの各々は、第1のバッファと、第2のバッファとを含み、
前記格納処理は、前記出力処理で前記第1のバッファに格納されたデータを出力しているときに前記開始情報が検出された場合、前記受信データに含まれる有効なデータを、前記第2のバッファに格納し、
前記第1のバッファに格納されたデータを出力するデータ数の規定値と、前記第2のバッファに格納されたデータを出力するデータ数の規定値とを異なる値に設定可能である、
プログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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