JP7326235B2 - 情報処理システム - Google Patents
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Description
図1は、第1実施形態に係る情報処理システム10の機能構成を示す図である。
つぎに、第2実施形態に係る情報処理システム10について説明する。第2実施形態に係る情報処理システム10は、第1実施形態とほぼ同一の構成である。従って、第2実施形態に係る情報処理システム10の説明において、第1実施形態とほぼ同一の構成要素については、同一の符号を付けて、詳細な説明を省略する。
つぎに、第3実施形態に係る情報処理システム10について説明する。第3実施形態に係る情報処理システム10は、第2実施形態とほぼ同一の構成である。従って、第3実施形態に係る情報処理システム10の説明において、第2実施形態とほぼ同一の構成要素については、同一の符号を付けて、詳細な説明を省略する。
つぎに、第4実施形態に係る情報処理システム10について説明する。第4実施形態に係る情報処理システム10の構成は、図13に示した第3実施形態に係る情報処理システム10の構成と同一である。また、第4実施形態に係る情報処理システム10の処理は、第3実施形態に係る情報処理システム10と比較して、タイマ割り込みが発生した場合の処理が異なり、他の処理は同一である。従って、第4実施形態に係る情報処理システム10の説明において、第3実施形態とほぼ同一の構成要素については、同一の符号を付けて、詳細な説明を省略する。
つぎに、第1変形例について説明する。第1変形例は、第2実施形態から第4実施形態の全てに対して適用可能である。
つぎに、第2変形例について説明する。第2変形例は、第1実施形態から第4実施形態の全てに対して適用可能である。
つぎに、第3変形例について説明する。第3変形例は、第1実施形態から第4実施形態の全てに対して適用可能である。
つぎに、第4変形例について説明する。第4変形例は、第1実施形態から第4実施形態の全てに対して適用可能である。
12 イジングマシン
14 ホスト部
32 FPGA
34 CPU
36 主記憶装置
38 回路情報記憶装置
40 入力装置
42 表示装置
44 バス
51 第1フラグ記憶回路
52 第2フラグ記憶回路
Claims (13)
- 組合せ最適化問題を解く情報処理システムであって、
前記組合せ最適化問題を表すイジングモデルの基底状態を探索する探索処理を実行するハードウェアであるイジングマシンと、
前記イジングマシンとインタフェースを介して接続され、前記イジングマシンを制御するハードウェアであるホスト部と、
を備え、
前記探索処理において、前記イジングマシンは、
前記イジングモデルに含まれる複数のイジングスピンのそれぞれに対応する主変数および補助変数を対応付けて記憶し、
前記複数のイジングスピンのそれぞれについて、前記主変数によって前記補助変数を更新する補助変数更新処理および前記補助変数によって前記主変数を更新する主変数更新処理を、交互に複数回繰り返して実行し、
前記主変数更新処理および前記補助変数更新処理を複数回交互実行した後における前記複数のイジングスピンのそれぞれに対応する前記主変数に基づく値を、探索結果として出力し、
前記探索処理に先だって、前記ホスト部は、前記複数のイジングスピンのそれぞれに対応する前記補助変数の初期値を、前記イジングマシンに送信し、
前記探索処理の後に、前記ホスト部は、前記探索結果を前記イジングマシンから受信し、受信した前記探索結果に基づき前記組合せ最適化問題の解を出力する
情報処理システム。 - 前記探索処理に先だって、前記イジングマシンは、前記複数のイジングスピンのそれぞれに対応する前記主変数の初期値を、予め定められた値に設定する
請求項1に記載の情報処理システム。 - 前記探索処理に先だって、前記ホスト部は、前記複数のイジングスピンのそれぞれに対応する前記主変数の初期値を、前記イジングマシンに送信する
請求項1に記載の情報処理システム。 - 前記探索処理に先だって、前記ホスト部は、
前記イジングモデルを定義するための定義情報、および、前記探索処理を制御するための制御パラメータを、前記イジングマシンに送信する
請求項1から3の何れか1項に記載の情報処理システム。 - 前記探索処理が終了したか否かを示す第1フラグを記憶する第1フラグ記憶回路をさらに備え、
前記第1フラグ記憶回路は、前記イジングマシンからの前記探索処理が終了した場合に送信される通知に応じて前記第1フラグの値を更新し、
前記ホスト部は、前記第1フラグの値に応じて、前記探索結果を前記イジングマシンから受信する
請求項1から4の何れか1項に記載の情報処理システム。 - 第1イジングモデルの基底状態を探索する第1探索処理を実行した後に、第2イジングモデルの基底状態を探索する第2探索処理を実行する場合、
前記ホスト部は、前記第1探索処理の実行に用いる情報を生成する第1メイン処理を実行し、
前記イジングマシンは、前記ホスト部により前記第1メイン処理が実行された後に、前記第1探索処理を実行し、
前記ホスト部は、前記イジングマシンが前記第1探索処理を実行している期間において、前記第2探索処理の実行に用いる情報を生成する第2メイン処理を実行し、
前記イジングマシンは、前記ホスト部により前記第2メイン処理が実行された後に、前記第2探索処理を実行する
請求項1から5の何れか1項に記載の情報処理システム。 - 前記ホスト部は、前記第2メイン処理の実行中において、前記第1探索処理が終了した場合、前記補助変数の新たな初期値を送信し、前記補助変数の新たな初期値により前記イジングマシンに前記第1探索処理を再度実行させ、
前記ホスト部は、前記第2メイン処理の実行中において、前記補助変数の初期値が異なる前記第1探索処理の前記探索結果を複数個受信した場合、受信した複数個の前記探索結果に基づき、前記第1探索処理の前記探索結果を生成する
請求項6に記載の情報処理システム。 - 前記イジングマシンは、再構成可能な半導体装置であり、
それぞれが前記半導体装置に前記探索処理を実現させる回路を表す複数の回路情報を記憶する回路情報記憶装置をさらに備え、
前記探索処理に先だって、前記ホスト部は、前記複数の回路情報のうち、前記イジングモデルの基底状態を探索可能な回路を表す1つの回路情報を選択し、選択した前記回路情報により前記イジングマシンを再構成させる
請求項1から7の何れか1項に記載の情報処理システム。 - 前記半導体装置に、第1イジングモデルの基底状態を探索可能な第1回路が構成されている状態において、前記第1回路により探索可能な第2イジングモデルの基底状態を探索する前記探索処理を実行する場合、前記ホスト部は、
前記第1回路により実行される前記探索処理の予想実行時間を表す第1時間と、前記半導体装置を第2回路に再構成する再構成時間および前記第2回路により実行される前記探索処理の予想実行時間とを含む第2時間と、を比較し、
前記第2時間が前記第1時間より短い場合、前記半導体装置を前記第2回路に再構成させて、前記イジングマシンに前記探索処理を実行させ、
前記第2回路は、前記第2イジングモデルの基底状態を探索可能であり、探索時間が前記第1回路より少ない回路である
請求項8に記載の情報処理システム。 - 前記ホスト部は、
前記イジングモデルを定義する複数の結合係数を含む係数情報を取得し、
前記係数情報に含まれる前記複数の結合係数の数に基づき、前記複数の回路情報のうち、前記イジングモデルの基底状態を探索可能な回路を表す1つの回路情報を選択する
請求項8に記載の情報処理システム。 - 前記ホスト部は、
前記イジングモデルを定義する結合係数を含む係数情報を取得し、
前記係数情報に含まれる前記結合係数の精度に基づき、前記複数の回路情報のうち、前記イジングモデルの基底状態を探索可能な回路を表す1つの回路情報を選択する
請求項8に記載の情報処理システム。 - 前記イジングモデルの基底状態を探索する指示を受けた場合、前記ホスト部は、
前記複数の回路情報から、前記主変数更新処理および前記補助変数更新処理において前記主変数および前記補助変数を算出するアルゴリズムが異なる2以上の回路情報を選択し、
前記2以上の回路情報のそれぞれ毎に順次に、前記半導体装置を再構成させ、前記探索処理を実行させ、前記探索結果を受信し、
前記2以上の回路情報から受信した前記探索結果を出力する
請求項8に記載の情報処理システム。 - 前記イジングマシンは、前記主変数更新処理を実行する毎に、前記主変数更新処理の繰り返し回数に対応付けて前記複数のイジングスピンのそれぞれに対応する前記主変数の値を記憶し、
前記探索処理の後に、前記ホスト部は、前記主変数更新処理の前記繰り返し回数に対応付けられた前記複数のイジングスピンのそれぞれに対応する前記主変数の値を受信する
請求項1から12の何れか1項に記載の情報処理システム。
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