JP2023139287A - 情報処理装置、情報処理方法およびプログラム - Google Patents

Abstract

【課題】組合せ最適化問題の解を高速に算出する。【解決手段】実施形態に係る情報処理システムは、組合せ最適化問題を解く。情報処理システムは、イジングマシンと、ホスト部とを備える。イジングマシンは、組合せ最適化問題を表すイジングモデルの基底状態を探索する探索処理を実行するハードウェアである。ホスト部は、イジングマシンとインタフェースを介して接続され、イジングマシンを制御するハードウェアである。探索処理において、イジングマシンは、複数のイジングスピンのそれぞれについて、主変数によって補助変数を更新する補助変数更新処理および補助変数によって主変数を更新する主変数更新処理を、交互に複数回繰り返して実行する。探索処理に先だって、ホスト部は、複数のイジングスピンのそれぞれに対応する補助変数の初期値を、イジングマシンに送信する。【選択図】図６

Description

本発明の実施形態は、情報処理装置、情報処理方法およびプログラムに関する。

金融、物流、制御、化学などの様々な応用分野における複雑な系の最適化は、多くの場合、数学的な組合せ最適化問題に帰着される。組合せ最適化問題は、コスト関数と呼ばれる離散変数の関数を最小化する離散値の組合せを見つける問題である。

近年、イジングマシンと呼ばれる、イジングモデルの基底状態の探索処理を行う特定目的装置が注目されている。イジングモデルの基底状態を探索する問題を、イジング問題と呼ぶ。イジング問題は、２値を表す変数（イジングスピン）の２次関数で与えられたコスト関数を最小化する組合せ最適化問題である。コスト関数は、イジングエネルギーと呼ばれる。多くの実用的な組合せ最適化問題は、イジング問題に変換することが可能である。従って、組合せ最適化問題を解くシステムは、イジングマシンを用いることにより、目的の組合せ最適化問題を解くことができる。

組合せ最適化問題を解くシステムは、イジングモデルの基底状態の探索処理を行うイジングマシンと、探索処理以外の処理を行うホスト部とを含む。また、イジング問題は、結合係数群（Ｊ行列）と、外部磁場係数群（ｈベクトル）とにより定義される。

このような組合せ最適化問題を解くシステムにおいて、ホスト部は、Ｊ行列およびｈベクトルをイジングマシンに送信し、イジングマシンから最適化された複数のイジングスピンのそれぞれの値を受信する。また、イジングマシンは、ホスト部からＪ行列およびｈベクトルを受け取り、イジングエネルギーを最小にするように最適化された複数のイジングスピンのそれぞれの値を返信する。このような組合せ最適化問題を解くシステムは、ホスト部とイジングマシンとの間で効率良く情報を送受信して、組合せ最適化問題の計算処理を開始してから解を出力するまでの時間を短くすることが要求される。

特許第６２０７５８４号公報 特開２０１９－１４５０１０号公報 特開２０１９－１５９５６６号公報 特開２０２０－０４６７１５号公報 特開２０２０－０４６７６６号公報 特開２０２０－０４６７８４号公報 特開２０２０－０４６８８７号公報

Hayato Goto, Kosuke Tatsumura, Alexander R. Dixon, "Combinatorial optimization by simulating adiabatic bifurcations in nonlinear Hamiltonian systems",Science Advances, Vol. 5, no. 4, eaav2372, 19 Apr. 2019

本発明が解決しようとする課題は、組合せ最適化問題の解を高速に算出することにある。

実施形態に係る情報処理装置は、ホスト部を有する。前記ホスト部は、イジングマシンとインタフェースを介して接続され、前記イジングマシンを制御する。前記イジングマシンは、再構成可能な半導体装置であり、組合せ最適化問題を表すイジングモデルの基底状態を探索する探索処理を実行する。前記探索処理に先だって、前記ホスト部は、前記半導体装置に前記探索処理を実現させる回路を表す複数の回路情報のうち、前記イジングモデルの基底状態を探索可能な回路を表す１つの回路情報を選択し、選択した前記回路情報により前記イジングマシンを再構成させる。

第１実施形態に係る情報処理システムの機能構成を示す図。 イジングモデルを表すグラフを示す図。 イジングマシンに記憶される変数を示す図。 イジングマシンによる探索処理の流れを示すフローチャート。 情報処理システムのハードウェア構成を示す図。 情報処理システムの処理の流れを示すシーケンス図。 第２実施形態に係る情報処理システムのハードウェア構成を示す図。 第２実施形態の第１例のフローチャート。 第２実施形態の第１例のタイミングチャート。 第２実施形態の第２例のフローチャート。 前処理の流れを示すフローチャート。 第２実施形態の第２例のタイミングチャート。 第３実施形態に係る情報処理システムの機能構成を示す図。 第３実施形態のフローチャート。 第３実施形態のタイマ割り込みのフローチャート。 第３実施形態のタイミングチャート。 第４実施形態のタイマ割り込みのフローチャート。 第４実施形態のタイミングチャート。 再構成しない場合および再構成した場合の処理時間を示す図。 結合係数を含む結合情報を表す図。

（第１実施形態）
図１は、第１実施形態に係る情報処理システム１０の機能構成を示す図である。

情報処理システム１０は、組合せ最適化問題を解く装置である。第１実施形態に係る情報処理システム１０は、イジングマシン１２と、ホスト部１４とを備える。

イジングマシン１２は、組合せ最適化問題を表すイジングモデルの基底状態を探索する探索処理を実行するハードウェアである。イジングマシン１２は、例えば、ＦＰＧＡ（Field Programmable Gate Array）等の再構成可能な半導体装置である。なお、第１実施形態においては、イジングマシン１２は、再構成可能な半導体装置でなくてもよい。第１実施形態においては、イジングマシン１２は、例えば、再構成できない半導体装置であっても、プログラムに従って情報処理を実行するプロセッシング回路であってもよい。

ホスト部１４は、イジングマシン１２と物理的なインタフェースを介して接続され、イジングマシン１２を制御するハードウェアである。ホスト部１４は、プログラムに従って情報処理を実行するプロセッシング回路である。ホスト部１４は、組合せ最適化問題を解くための一連の処理のうち、イジングマシン１２により実行される探索処理以外の処理を実行する。

解くべき組合せ最適化問題を表すイジングモデルの基底状態を探索する場合、ホスト部１４は、イジングモデルを定義する定義情報であるＪ行列およびｈベクトルと、イジングマシン１２で実行される探索処理を制御するための制御パラメータと、複数の補助変数（ｐ_１，ｐ_２，ｐ_３，…）（詳細後述）のそれぞれの初期値とをインタフェースを介してイジングマシン１２に送信する。なお、ホスト部１４は、さらに、複数の主変数（ｘ_１，ｘ_２，ｘ_３，…）（詳細後述）の初期値をインタフェースを介してイジングマシン１２に送信してもよい。

イジングマシン１２は、Ｊ行列およびｈベクトルで定義されたイジングモデルの基底状態を探索する探索処理を実行する。探索処理の開始時に、イジングマシン１２は、複数の補助変数（ｐ_１，ｐ_２，ｐ_３，…）のそれぞれに、ホスト部１４から受信した初期値を代入する。さらに、探索処理の開始時に、イジングマシン１２は、複数の主変数（ｘ_１，ｘ_２，ｘ_３，…）のそれぞれに、０等の予め定められた値を、初期値として代入する。イジングマシン１２は、複数の主変数（ｘ_１，ｘ_２，ｘ_３，…）のそれぞれに、乱数等に基づき値を生成し、生成した値を初期値として代入してもよい。なお、イジングマシン１２は、複数の主変数（ｘ_１，ｘ_２，ｘ_３，…）のそれぞれの初期値をホスト部１４から受信した場合には、複数の主変数（ｘ_１，ｘ_２，ｘ_３，…）のそれぞれに受信した値を代入する。そして、イジングマシン１２は、複数の主変数（ｘ_１，ｘ_２，ｘ_３，…）のそれぞれおよび複数の補助変数（ｐ_１，ｐ_２，ｐ_３，…）のそれぞれに初期値を代入してから、探索を開始する。

イジングマシン１２は、探索処理を実行することにより、イジングモデルにおけるイジングエネルギーを最小にするような複数の主変数（ｘ_１，ｘ_２，ｘ_３，…）の値を算出することができる。そして、イジングマシン１２は、探索処理後の複数の主変数（ｘ_１，ｘ_２，ｘ_３，…）の値のそれぞれを２値化したＮ個のイジングスピン（ｓ_１，ｓ_２，ｓ_３，…）の値を、探索結果としてインタフェースを介してホスト部１４に送信する。イジングマシン１２は、探索処理後の複数の主変数（ｘ_１，ｘ_２，ｘ_３，…）の値を、探索結果としてホスト部１４に送信してもよい。そして、ホスト部１４は、複数のイジングスピン（ｓ_１，ｓ_２，ｓ_３，…）の値を、組合せ最適化問題の解として出力する。

図２は、イジングモデルを表すグラフを示す図である。Ｎ個のイジングスピンを含むイジングモデルのエネルギー（Ｅ（ｓ））は、下記の（１）式により表される。

Ｎは、イジングモデルに含まれるイジングスピンの数であり、３以上の整数である。ｉおよびｊは、イジングスピンのインデックスを表し、１以上、Ｎ以下の整数である。ｓ_ｉは、ｉ番目のイジングスピンを表す。ｓ_ｊは、ｊ番目のイジングスピンを表す。ｓ_ｉおよびｓ_ｊは、－１または＋１の何れかを表す。なお、Ｎ個のイジングスピンをまとめて、ｓベクトル（ｓ_１，ｓ_２，…，ｓ_Ｎ）と呼ぶ場合もある。ｓベクトルは、Ｎ個のイジングスピンにおける－１または＋１の配置を表す。

Ｊ_ｉｊは、Ｊ行列におけるｉ行、ｊ列の要素である。Ｊ行列は、対称成分の要素が同一である（Ｊ_ｉｊ＝Ｊ_ｊｉ）、Ｎ行、Ｎ列の正方行列である。イジングモデルは、Ｎ個のイジングスピンに含まれる全ての２つのイジングスピンの組毎に、結合係数が定義される。Ｊ_ｉｊは、ｉ番目のイジングスピンとｊ番目のイジングスピンとの間の相互作用を表す結合係数を表す。

ｈ_ｉは、ｈベクトルにおけるｉ番目の要素である。イジングモデルは、Ｎ個のイジングスピンのそれぞれに対して、個別に影響を与える外部磁場を表す外部磁場係数が定義される。ｈ_ｉは、ｉ番目のイジングスピンに影響を与える外部磁場係数を表す。

Ｎサイズのイジング問題とは、Ｎ個のイジングスピンを含むイジングモデルに対して、イジングエネルギーが最小となるスピン配置を算出する問題をいう。エネルギー最小となるスピン配置（Ｓベクトル）は、基底状態と呼ばれる。

図２には、Ｎ＝６の場合のイジングモデルを表すグラフを示している。グラフ頂点は、イジングスピンに対応する。グラフエッジは、イジングスピンとイジングスピンとの間の結合係数Ｊ_ｉｊに相当する。外部磁場係数ｈ_ｉは、グラフ頂点に割り当てられている。

一般の組合せ最適化問題は、Ｊ行列およびｈベクトルにより定義されるイジング問題として表される。イジングマシン１２は、解くべき問題としてＪ行列およびｈベクトルを受け取り、内部でイジングエネルギーがより低いスピン配置を探索し、解としてその最適化したスピン配置を出力する。

イジングエネルギーが最小のスピン配置は、厳密解に相当する。イジングエネルギーが最小に近いスピン配置は、近似解に相当する。一般に、イジングマシン１２の性能は、解を出力するまでの時間と、解の精度（より小さいエネルギーの方が解の精度が高い）とにより表される。イジングマシン１２は、解として、厳密解のみならず、近似解を出力してもよい。また、イジングマシン１２による基底状態を探索する探索処理は、厳密解を探索する処理のみならず、近似解を探索する処理も含む。

また、Ｎサイズのイジング問題を解くことができるイジングマシン１２は、Ｎサイズより小さいイジング問題も解くことができる。例えば、イジングマシン１２は、Ｊ行列およびｈ行列におけるイジングスピンが存在しない要素の結合係数および外部磁場係数を０とすることにより、Ｎサイズより小さいイジング問題を、Ｎサイズのイジング問題として探索することができる。

イジング問題の解法として、従来、シミュレーテッドアニーリング（ＳＡ）法が知られている。ＳＡ法に従いイジングモデルの基底状態の探索処理を行う装置は、ＳＡベースイジングマシンと呼ばれる。

また、イジング問題を解く解法として、シミュレーテッド分岐（ＳＢ）法が知られている。イジングマシン１２は、また、シミュレーテッド分岐法により、イジングモデルの基底状態の探索処理を行う。例えば、シミュレーテッド分岐法は、非特許文献１および特許文献２～７等により提案されている。シミュレーテッド分岐法は、古典力学における断熱変化に基づく最適化アルゴリズムにおける運動方程式を、高速シミュレーションに適した形に改変したアルゴリズムである。イジングマシン１２は、このようなシミュレーテッド分岐法を用いて、イジングモデルの基底状態の探索処理を実行する。

シミュレーテッド分岐法では、それぞれがＮ個の仮想的な粒子に対応する２つの主変数（ｘ_ｉ）および補助変数（ｐ_ｉ）を用いる。Ｎ個の粒子は、Ｎ個のイジングスピンに対応する。シミュレーテッド分岐法において、主変数（ｘ_ｉ）は、Ｎ個の粒子のうちのｉ番目の粒子の位置を表す（ｉ＝１、２、・・・、Ｎ）。シミュレーテッド分岐法において、補助変数（ｐ_ｉ）は、ｉ番目の粒子の運動量を表す。Ｎ個の主変数（ｘ_ｉ）のそれぞれおよびＮ個の補助変数（ｐ_ｉ）のそれぞれは、実数で表される連続変数である。

そして、シミュレーテッド分岐法では、Ｎ個の仮想的な粒子のそれぞれについて、例えば下記の式（２）および式（３）の連立常微分方程式を数値的に解く。

ここで、Ｈは、下記の式（４）のハミルトニアンである。

ｃは、予め定められた係数である。Ｄは、予め定められた係数であり、離調（detuning）に相当する。Ｋは、正のカー係数（Kerr coefficient）に相当する係数である。ｔは、時刻を表す変数である。ｐ（ｔ）は、ポンピング振幅（pumping amplitude）に相当し、シミュレーテッド分岐法の計算時に更新回数に応じて値が単調増加する関数である。ｐ（ｔ）の初期値は、０に設定されていてもよい。α（ｔ）は、ｐ（ｔ）とともに単調増加する関数である。

ここで、シンプレクティック・オイラー法を使うと、式（２）および（３）によって与えられる微分方程式を解くことができる。下記の式（５）よび式（６）に示されているように、シンプレクティック・オイラー法を使う場合、微分方程式が離散的な漸化式に書き換えられる。

Δｔは、時間ステップ（単位時間、時間刻み幅）である。

そこで、イジングマシン１２は、ｔをΔｔずつ増加させながら、ｔが予め定められた終了時刻（Ｔ）に達するまで、式（５）および式（６）の演算を交互に実行する。そして、イジングマシン１２は、最終的に得られたＮ個の主変数（ｘ_ｉ）のそれぞれを２値化したＮ個のイジングスピン（ｓ_ｉ）の値、または、Ｎ個の主変数（ｘ_ｉ）の値を、探索結果として出力する。

なお、イジングマシン１２は、シミュレーテッド分岐法を用いたアルゴリズムであれば、式（３）および式（４）以外を演算するアルゴリズムを実行してもよい。例えば、イジングマシン１２は、式（３）および式（４）を変形した式を演算するアルゴリズムを実行してもよい。また、例えば、イジングマシン１２は、式（３）および式（４）の演算または式（３）および式（４）を変形した式の演算に加えて所定の制御処理をするアルゴリズムを実行してもよい。

イジングマシン１２は、実行するアルゴリズムを変更することにより、収束速度および到達解精度といった性能指標が変化する場合がある。従って、イジングマシン１２に適用されるアルゴリズムは、解くべきイジング問題および目的（収束速度重視および精度重視等）によって異なってもよい。イジングマシン１２は、予め設定された複数のアルゴリズムのうち、ユーザにより選択されたアルゴリズムにより探索処理を実行してもよい。例えば、イジングマシン１２が再構成可能な半導体デバイスである場合、ホスト部１４は、ユーザにより選択されたアルゴリズムを実行する回路を表す回路情報に基づいて、半導体デバイスを再構成する。これにより、イジングマシン１２は、解くべきイジング問題および目的に応じて、適切な回路によりイジングモデルの基底状態の探索処理を実行することができる。

図３は、イジングマシン１２に記憶される変数を示す図である。イジングマシン１２は、シミュレーテッド分岐法を用いたアルゴリズムをハードウェア回路によって実行する。Ｎ個のイジングスピンを含むイジングモデルの基底状態の探索処理をする場合、イジングマシン１２は、内部のメモリまたはレジスタにＮ個の主変数（ｘ_ｉ）およびＮ個の補助変数（ｐ_ｉ）を記憶する。

このように、イジングマシン１２は、内部に２×Ｎ個の変数を記憶する。従って、イジングマシン１２は、Ｎ個の変数を記憶するＳＡベースイジングマシンとは構成が異なる。なお、主変数（ｘ_ｉ）は、２値化処理により、イジングスピン（ｓ_ｉ）に変換される。これに対して、補助変数（ｐ_ｉ）は、イジングスピン（ｓ_ｉ）への変換には用いられない。

また、Ｎ個の主変数（ｘ_ｉ）のそれぞれおよびＮ個の補助変数（ｐ_ｉ）のそれぞれは、探索処理の開始時において、初期化がされる。イジングマシン１２は、Ｊ行列およびｈベクトルが同一である問題であっても、補助変数（ｐ_ｉ）の初期値が異なる場合、異なる解（近似）を出力する場合がある。このため、イジングマシン１２は、補助変数（ｐ_ｉ）の初期値を変更して、Ｊ行列およびｈベクトルが同一である問題の探索処理を実行することにより、より精度の高い解を得ることが可能となる。

図４は、イジングマシン１２による探索処理の流れを示すフローチャートである。イジングマシン１２は、図４に示す流れで探索処理を実行する。

まず、Ｓ１１１において、イジングマシン１２は、設定処理をする。具体的には、イジングマシン１２は、例えばＫおよびＤの係数、および、ｐ（ｔ）およびα（ｔ）等の関数、および、繰り返し回数等を設定する。さらに、イジングマシン１２は、Ｊ行列およびｈベクトルを、ホスト部１４から受け取った定義情報に基づき設定する。

続いて、Ｓ１１２において、イジングマシン１２は、Ｎ個の主変数（ｘ_１～ｘ_Ｎ）のそれぞれの値およびＮ個の補助変数（ｐ_１～ｐ_Ｎ）のそれぞれの値を初期化する。例えば、イジングマシン１２は、Ｎ個の主変数（ｘ_１～ｘ_Ｎ）のそれぞれの値を、０、予め定められた値、または、所定の範囲内において乱数により定まる値に設定する。また、イジングマシン１２は、Ｎ個の主変数（ｘ_１～ｘ_Ｎ）のそれぞれの初期値をホスト部１４から受信した場合には、Ｎ個の主変数（ｘ_１～ｘ_Ｎ）のそれぞれの値をホスト部１４から受信した初期値に設定する。さらに、イジングマシン１２は、Ｎ個の補助変数（ｐ_１～ｐ_Ｎ）のそれぞれの値を、ホスト部１４から受信した初期値に設定する。

続いて、イジングマシン１２は、Ｓ１１３からＳ１２０までのループ処理を、設定された回数繰り返す。

ループ内におけるＳ１１４～Ｓ１１６において、イジングマシン１２は、ｉ＝１からｉ＝Ｎまでｉを１ずつインクリメントしながら、補助変数更新処理を実行する（Ｓ１１４、Ｓ１１５、Ｓ１１６）。ｉ番目の補助変数を更新するための補助変数更新処理（Ｓ１１５）において、イジングマシン１２は、Ｎ個の主変数（ｘ_１～ｘ_Ｎ）、ｉ番目の主変数（ｘ_ｉ）と他の（Ｎ－１）個の主変数（ｘ_{１～ｉ－１，}ｘ_{ｉ＋１～Ｎ}）との間の相互作用を表すＮ個の結合係数（Ｊ_ｉ，ｊ）、および、ｉ番目の外部磁場係数（ｈ_ｊ）とによって、ｉ番目の補助変数（ｐ_ｉ）を更新する。

具体的には、イジングマシン１２は、上述した式（６）を演算することにより、ｉ番目の補助変数（ｐ_ｉ）を算出する。

なお、イジングマシン１２は、Ｓ１１５の処理を並列に実行してもよい。これにより、イジングマシン１２は、Ｎ個の補助変数（ｐ_１～ｐ_Ｎ）を高速に算出することができる。

続いてＳ１１７～Ｓ１１９において、イジングマシン１２は、ｉ＝１からｉ＝Ｎまでｉを１ずつインクリメントしながら、主変数更新処理を実行する（Ｓ１１７、Ｓ１１８、Ｓ１１９）。ｉ番目の主変数を更新するための主変数更新処理（Ｓ１１８）において、イジングマシン１２は、ｉ番目の補助変数（ｐ_ｉ）によって、ｉ番目の主変数（ｘ_ｉ）を更新する。

具体的には、イジングマシン１２は、上述した式（５）を演算することにより、ｉ番目の主変数（ｘ_ｉ）を算出する。

なお、イジングマシン１２は、Ｓ１１８の処理を並列に実行してもよい。これにより、イジングマシン１２は、Ｎ個の主変数（ｘ_１～ｘ_Ｎ）を高速に算出することができる。

そして、イジングマシン１２は、Ｓ１１３とＳ１２０との間のループ処理を設定された回数実行した場合、処理をＳ１２１に進める。なお、イジングマシン１２は、Ｓ１１３からＳ１２０までのループ処理内において、Ｓ１１７～Ｓ１１９の処理を先に実行し、Ｓ１１４～Ｓ１１６の処理を後に実行してもよい。

Ｓ１２１において、イジングマシン１２は、探索結果をホスト部１４へと出力する。例えば、イジングマシン１２は、Ｎ個の主変数（ｘ_１～ｘ_Ｎ）のそれぞれを２値化したＮ個のイジングスピン（ｓ_１～ｓ_Ｎ）、または、Ｎ個の主変数（ｘ_１～ｘ_Ｎ）をホスト部１４へと出力する。そして、イジングマシン１２は、Ｓ１２１の処理を終えると、探索処理を終了する。

以上のように、イジングマシン１２は、Ｎ個のイジングスピン（ｓ_１～ｓ_Ｎ）のそれぞれについて、主変数によって補助変数を更新する補助変数更新処理（Ｓ１１５）および補助変数によって主変数を更新する主変数更新処理（Ｓ１１８）を、交互に複数回繰り返して実行する。さらに、イジングマシン１２は、補助変数更新処理（Ｓ１１５）および主変数更新処理（Ｓ１１８）を複数回交互実行した後における主変数に基づく値を、探索結果として出力する。これにより、イジングマシン１２は、シミュレーテッド分岐法を用いたアルゴリズムを実行して、イジングモデルの基底状態の探索処理を実行することができる。

図５は、情報処理システム１０のハードウェア構成の一例を示す図である。例えば、情報処理システム１０は、ＦＰＧＡ３２と、ＣＰＵ（Central Processing Unit）３４と、主記憶装置３６と、回路情報記憶装置３８と、入力装置４０と、表示装置４２と、バス４４とを備える。

ＦＰＧＡ３２は、ＣＰＵ３４からバス４４を介して回路情報を受け取り、受け取った回路情報に従って予め定められた回路として構成される。これにより、ＦＰＧＡ３２は、イジングマシン１２として機能する。

ＦＰＧＡ３２は、ＣＰＵ３４からバス４４を介して定義情報および制御パラメータを受け取り、受け取った定義情報および制御パラメータに従って探索処理を実行する。定義情報は、イジングモデルを定義する情報である。具体的には、Ｊ行列およびｈベクトルである。制御パラメータは、探索処理を制御するための情報である。例えば、制御パラメータは、係数（ｃ、Ｄ、Ｋ）、関数（α（ｔ）、ｐ（ｔ））、単位時間（Δｔ）、および、ループ処理の繰り返し回数等である。

また、ＦＰＧＡ３２は、探索処理に先だって、イジングモデルに含まれる複数のイジングスピンに対応するＮ個の補助変数（ｐ_ｉ）のそれぞれの、主記憶装置３６に記憶されている初期値を、ＣＰＵ３４からバス４４を介して受け取る。さらに、ＦＰＧＡ３２は、探索処理に先だって、複数のイジングスピンに対応するＮ個の主変数（ｘ_ｉ）のそれぞれの、主記憶装置３６に記憶されている初期値を、ＣＰＵ３４からバス４４を介して受け取ってもよい。

そして、ＦＰＧＡ３２は、探索処理が終了した後、探索結果をホスト部１４へとバス４４を介して出力する。具体的には、ＦＰＧＡ３２は、探索結果として、複数のイジングスピンのそれぞれに対応する主変数（ｘ_ｉ）のそれぞれを２値化したイジングスピン（ｓ_ｉ）の値、または、複数の主変数（ｘ_ｉ）のそれぞれの値を、ホスト部１４へと出力する。

ＣＰＵ３４は、主記憶装置３６に記憶されたプログラムに従って動作する。これにより、ＣＰＵ３４および主記憶装置３６は、ホスト部１４として機能する。

ＣＰＵ３４は、前処理、パラメータ送信処理、結果受信処理およびメイン処理を実行する。ＣＰＵ３４は、前処理において、定義情報および制御パラメータを生成する。また、ＣＰＵ３４は、前処理において、複数の補助変数（ｐ_ｉ）のそれぞれの初期値を生成する。ＣＰＵ３４は、前処理において、複数の主変数（ｘ_ｉ）のそれぞれの初期値をさらに生成してもよい。

ＣＰＵ３４は、パラメータ送信処理において、定義情報、制御パラメータおよび複数の補助変数（ｐ_ｉ）のそれぞれの初期値をＦＰＧＡ３２へバス４４を介して送信する。ＣＰＵ３４は、パラメータ送信処理において、さらに、複数の主変数（ｘ_ｉ）のそれぞれの初期値をＦＰＧＡ３２へバス４４を介して送信してもよい。

ＣＰＵ３４は、結果受信処理において、探索結果をＦＰＧＡ３２からバス４４を介して受信し、受信した探索結果に基づき組合せ最適化問題の解を出力する。また、ＣＰＵ３４は、前処理、パラメータ送信処理および結果受信処理以外の処理をメイン処理として実行する。

主記憶装置３６は、ＲＡＭ（Random access memory）である。主記憶装置３６は、ＣＰＵ３４のデータ処理のための作業領域として用いられる。

回路情報記憶装置３８は、不揮発性の記憶装置である。回路情報記憶装置３８は、ＦＰＧＡ３２をイジングモデルの基底状態を探索するための回路として構成させるための回路情報を記憶する。

回路情報記憶装置３８は、複数の回路情報を記憶していてもよい。複数の回路情報のそれぞれは、例えば、解くことが可能なイジングモデルの最大サイズが互いに異なる回路を表す情報であってもよい。また、複数の回路情報のそれぞれは、例えば、アルゴリズムが互いに異なる探索処理を実行する回路を表す情報であってもよい。ＣＰＵ３４は、複数の回路情報の中から、ユーザにより指定された回路情報を選択し、選択した回路情報によりＦＰＧＡ３２を再構成させる。

入力装置４０は、ユーザからの指示等を入力するための装置である。入力装置４０は、例えば、マウスおよびキーボード等である。入力装置４０は、ユーザから処理の開始指示を受け付ける。ＣＰＵ３４は、入力装置４０がユーザによる開始指示を受け付けた場合、組合せ最適化問題の解の算出処理を開始する。

表示装置４２は、ユーザに情報を表示するための装置である。表示装置４２は、組合せ最適化問題の解を表示する。

バス４４は、ＦＰＧＡ３２、ＣＰＵ３４、主記憶装置３６、回路情報記憶装置３８、入力装置４０および表示装置４２を接続して、データの送受信をさせる。バス４４は、イジングマシン１２とホスト部１４との間を接続するインタフェースとして機能する。

図６は、情報処理システム１０の処理の流れを示すシーケンス図である。情報処理システム１０は、ＦＰＧＡ３２がＮ個のイジングスピンを含むイジングモデルの解を算出する場合、図６に示す流れで処理を実行する。

まず、Ｓ１１において、ＣＰＵ３４は、メイン処理を実行する。続いて、Ｓ１２において、ＣＰＵ３４は、前処理を実行する。具体的には、ＣＰＵ３４は、前処理よりにおいて、ＦＰＧＡ３２に構成されたイジングマシン１２に対応させて、定義情報（Ｊ、ｈ）、制御パラメータ、および、Ｎ個の補助変数（ｐ_１～ｐ_Ｎ）のそれぞれの初期値を生成する。さらに、ＣＰＵ３４は、Ｎ個の主変数（ｘ_１～ｘ_Ｎ）のそれぞれの初期値を生成してもよい。

続いて、Ｓ１３において、ＣＰＵ３４は、バス４４を介して、定義情報（Ｊ、ｈ）、制御パラメータ、および、Ｎ個の補助変数（ｐ_１～ｐ_Ｎ）のそれぞれの初期値を、バス４４を介してＦＰＧＡ３２に送信する。さらに、ＣＰＵ３４は、Ｎ個の主変数（ｘ_１～ｘ_Ｎ）のそれぞれの初期値を、バス４４を介してＦＰＧＡ３２に送信してもよい。

続いて、Ｓ１４において、ＦＰＧＡ３２は、探索処理を実行する。具体的には、ＦＰＧＡ３２は、Ｎ個のイジングスピンのそれぞれについて、主変数（ｘ_ｉ）によって補助変数（ｐ_ｉ）を更新する補助変数更新処理、および、補助変数（ｐ_ｉ）によって主変数（ｘ_ｉ）を更新する主変数更新処理を、交互に複数回繰り返して実行する。具体的には、ＦＰＧＡ３２は、図４に示した処理を実行する。

なお、探索処理の開始時に、ＦＰＧＡ３２は、Ｎ個の補助変数（ｐ_ｉ）のそれぞれに、ＣＰＵ３４から受信した初期値を設定する。さらに、探索処理の開始時において、ＦＰＧＡ３２は、Ｎ個の主変数（ｘ_ｉ）のそれぞれに、初期値として、例えば、０等の予め定められた値を設定する。また、ＦＰＧＡ３２は、Ｎ個の主変数（ｘ_ｉ）のそれぞれに、初期値として、内部において乱数等に応じた値を生成して、生成した値を設定してもよい。なお、ＦＰＧＡ３２は、ＣＰＵ３４からＮ個の主変数（ｘ_ｉ）のそれぞれの初期値を受信した場合には、Ｎ個の主変数（ｘ_ｉ）のそれぞれに、ＣＰＵ３４から受信した初期値を設定する。

続いて、Ｓ１４において、ＦＰＧＡ３２は、探索結果をＣＰＵ３４へと送信する。具体的には、ＦＰＧＡ３２は、Ｎ個の主変数（ｘ_１～ｘ_Ｎ）のそれぞれを２値化したＮ個のイジングスピン（ｓ_１～ｓ_Ｎ）、または、Ｎ個の主変数（ｘ_１～ｘ_Ｎ）をＣＰＵ３４へとバス４４を介して送信する。続いて、Ｓ１５において、ＣＰＵ３４は、探索結果をＦＰＧＡ３２からバス４４を介して受信する。

以上のように、本実施形態に係る情報処理システム１０は、ホスト部１４（ＣＰＵ３４および主記憶装置３６）からインタフェース（バス４４）を介してイジングマシン１２（ＦＰＧＡ３２）へと、イジングモデルを定義する定義情報（Ｊ、ｈ）および制御パラメータに加えて、複数の補助変数（ｐ_ｉ）のそれぞれの初期値を送信する。イジングマシン１２（ＦＰＧＡ３２）は、主変数（ｘ_ｉ）の値が固定値であっても、補助変数（ｐ_ｉ）の初期値が異なる場合、異なる近似解を出力することができる。つまり、ホスト部１４（ＣＰＵ３４）は、イジングマシン１２（ＦＰＧＡ３２）へと主変数（ｘ_ｉ）の初期値を送信しなくても、補助変数（ｐ_ｉ）の初期値を変更すれば、イジングマシン１２（ＦＰＧＡ３２）に適切な探索処理を実行させることができる。従って、本実施形態に係る情報処理システム１０は、主変数（ｘ_ｉ）の生成および送信処理をしなくてもよく、処理時間および通信時間を短縮することができる。このように、本実施形態に係る情報処理システム１０によれば、組合せ最適化問題の解を高速に算出することができる。

（第２実施形態）
つぎに、第２実施形態に係る情報処理システム１０について説明する。第２実施形態に係る情報処理システム１０は、第１実施形態とほぼ同一の構成である。従って、第２実施形態に係る情報処理システム１０の説明において、第１実施形態とほぼ同一の構成要素については、同一の符号を付けて、詳細な説明を省略する。

第２実施形態に係る情報処理システム１０は、複数の組合せ最適化問題を１つずつ順次に解く。

図７は、第２実施形態に係る情報処理システム１０のハードウェア構成を示す図である。第２実施形態に係るＣＰＵ３４は、第１フラグ記憶回路５１を含む。第１フラグ記憶回路５１は、ＦＰＧＡ３２による探索処理が終了したか否かを示す第１フラグを記憶する。第１フラグ記憶回路５１は、例えばＣＰＵ３４内に設けられたフラグレジスタである。第１フラグ記憶回路５１は、ＣＰＵ３４の外部（例えば、主記憶装置３６）に設けられていてもよい。

第１フラグ記憶回路５１は、ＣＰＵ３４により第１フラグを書き込みおよび読み出し可能である。これとともに、第１フラグ記憶回路５１には、ＦＰＧＡ３２の動作状況に応じて第１フラグがセットされる。例えば、第１フラグは、０である場合、ＦＰＧＡ３２による探索処理が終了していないことを示し、１である場合、ＦＰＧＡ３２による探索処理が終了したことを示す。

また、第２実施形態においては、ＣＰＵ３４は、ＦＰＧＡ３２に代わって、探索処理を実行することも可能である。この場合、ＣＰＵ３４は、予め定められた探索プログラムを実行することにより、探索処理を実行する。

図８は、第２実施形態の第１例に係るＣＰＵ３４の処理の流れを示すフローチャートである。第１例においては、情報処理システム１０は、ＣＰＵ３４が、ＦＰＧＡ３２に代わって探索処理を実行する。第１例において、ＣＰＵ３４は、図８に示す流れで処理を実行する。

第１例において、ＣＰＵ３４は、Ｓ２１とＳ２４との間のループ処理をＬ回実行する。Ｌは、解くべき組合せ最適化問題の数を表し、予め定められた２以上の整数である。ＣＰＵ３４は、各ループ処理において、メイン処理（Ｓ２２）および探索処理（Ｓ２３）を実行する。なお、メイン処理（Ｓ２２）は、図６に示したＳ１１の処理と同一である。また、探索処理（Ｓ２３）は、図６に示したＳ１４の処理と同一である。そして、ＣＰＵ３４は、ループ処理をＬ回実行した場合、本フローを終了する（Ｓ２４）。

図９は、第２実施形態の第１例に係る情報処理システム１０により実行される処理のタイミングチャートである。ｍは、解くべき組合せ最適化問題のインデックスを表し、１からＬまでの整数である。情報処理システム１０は、ｍを１ずつインクリメントさせながら、ｍ＝１の組合せ最適化問題から、ｍ＝Ｌの組合せ最適化問題までを順次に解く。

図９に示すように、第１例において、ＣＰＵ３４は、メイン処理と探索処理とを交互に繰り返して実行する。これにより、第２実施形態の第１例に係る情報処理システム１０は、複数の組合せ最適化問題を順次に解くことができる。

図１０は、第２実施形態の第２例に係るＣＰＵ３４の処理の流れを示すフローチャートである。第２例において、情報処理システム１０は、ＦＰＧＡ３２が探索処理を実行し、ＣＰＵ３４が探索処理以外の処理を実行する。第２例において、ＣＰＵ３４は、図１０に示す流れで処理を実行する。

第２例において、ＣＰＵ３４は、Ｓ３１とＳ４１との間のループ処理をＬ回実行する。ＣＰＵ３４は、各ループ処理において、Ｓ３２からＳ４０までの処理を実行する。

Ｓ３２において、ＣＰＵ３４は、メイン処理を実行する。メイン処理（Ｓ３２）は、図６に示したＳ１１の処理と同一である。続いて、Ｓ３３において、ＣＰＵ３４は、前処理を実行する。Ｓ３３の前処理については、図１１を参照して後述する。

続いて、Ｓ３４において、ＣＰＵ３４は、ＦＰＧＡ３２の再構成を実施するか否かを判断する。例えば、ＣＰＵ３４は、現在、ＦＰＧＡ３２に構成されている回路が、これから解くべき組合せ最適化問題を表すイジングモデルに対応しているか否かを判断する。そして、ＣＰＵ３４は、対応している場合には、再構成を実施せず、対応していない場合には再構成を実施する、と判断する。再構成を実施しない場合（Ｓ３４のＮｏ）、ＣＰＵ３４は、処理をＳ３６に進める。再構成を実施する場合（Ｓ３４のＹｅｓ）、ＣＰＵ３４は、処理をＳ３５に進める。Ｓ３５において、ＣＰＵ３４は、これから解くべき組合せ最適化問題を表すイジングモデルに対応する回路情報をＦＰＧＡ３２に与えて、ＦＰＧＡ３２を再構成させる。

続いて、Ｓ３６において、ＣＰＵ３４は、前処理（Ｓ３３）において生成したパラメータをＦＰＧＡ３２に送信する。具体的には、ＣＰＵ３４は、定義情報（Ｊ、ｈ）、制御パラメータ、および、Ｎ個の補助変数（ｐ_１～ｐ_Ｎ）のそれぞれの初期値をバス４４を介してＦＰＧＡ３２に送信する。さらに、ＣＰＵ３４は、Ｎ個の主変数（ｘ_１～ｘ_Ｎ）それぞれの初期値をバス４４を介してＦＰＧＡ３２に送信してもよい。

続いて、Ｓ３７において、ＣＰＵ３４は、ＦＰＧＡ３２に対して、探索処理の開始を指示する。なお、ＦＰＧＡ３２は、探索処理を開始に先立って、第１フラグ（ｂｓ＿ｆｌａｇ）を、探索処理が終了していないことを示す値である０とする。また、ＦＰＧＡ３２は、探索処理が終了した場合、第１フラグ（ｂｓ＿ｆｌａｇ）を、探索処理が終了したことを示す値である１とする。

続いて、Ｓ３８において、ＣＰＵ３４は、ＦＰＧＡ３２による探索処理が終了したか否かを確認する。具体的には、ＣＰＵ３４は、第１フラグ（ｂｓ＿ｆｌａｇ）を取得する。

続いて、Ｓ３９において、ＣＰＵ３４は、探索処理が終了したか否かを判断する。探索処理が終了した場合、すなわち、ｂｓ＿ｆｌａｇ＝＝１である場合（Ｓ３９のＹｅｓ）、処理をＳ４０に進める。探索処理が終了していない場合、すなわち、ｂｓ＿ｆｌａｇ＝＝１でない場合（Ｓ３９のＮｏ）、処理をＳ３８に戻して、Ｓ３８およびＳ３９の処理を繰り返す。すなわち、ＣＰＵ３４は、探索処理の開始を指示してから、探索処理が終了するまで、探索処理が終了したことを確認するために、第１フラグ（ｂｓ＿ｆｌａｇ）を繰り返し確認する処理であるポーリングをする。

Ｓ４０において、ＣＰＵ３４は、探索結果をＦＰＧＡ３２から受信する。そして、ＣＰＵ３４は、ループ処理をＬ回実行した場合、本フローを終了する（Ｓ４１）。

図１１は、前処理（Ｓ３３）の流れを示すフローチャートである。ＣＰＵ３４は、前処理（Ｓ３２）において、Ｓ５１からＳ５４までの処理を実行する。

Ｓ５１において、ＣＰＵ３４は、Ｎ個の補助変数（ｐ_１～ｐ_Ｎ）のそれぞれの初期値を生成する。なお、ＣＰＵ３４は、Ｎ個の主変数（ｘ_ｉ）のそれぞれの初期値をさらに生成してもよい。

続いて、Ｓ５２において、ＣＰＵ３４は、Ｊ行列を生成する。続いて、Ｓ５３において、ＣＰＵ３４は、ｈベクトルを生成する。続いて、Ｓ５４において、ＣＰＵ３４は、係数（ｃ、Ｄ、Ｋ）、関数（α（ｔ）、ｐ（ｔ））、単位時間（Δｔ）、および、繰り返し回数等を含む制御パラメータを生成する。ＣＰＵ３４は、Ｓ５４の処理を終えると、処理を図１０のフローに戻す。

図１２は、第２実施形態の第２例に係る情報処理システム１０により実行される処理のタイミングチャートである。図１２に示すように、第２実施形態の第２例においては、ＣＰＵ３４が、メイン処理、前処理およびパラメータ送信処理を行った後、ＦＰＧＡ３２は、探索処理を行う。ＣＰＵ３４は、ＦＰＧＡ３２が探索処理を行っている最中において、探索処理が終了したか否かをポーリングにより確認し、探索処理が終了した後、結果受信処理をする。そして、ＣＰＵ３４は、結果受信処理の後に、次の問題のメイン処理を開始する。このように、第２実施形態の第２例に係る情報処理システム１０は、ＣＰＵ３４と、ＦＰＧＡ３２とが排他的なタイミングで処理を実行する。これにより、第２実施形態の第２例に係る情報処理システム１０は、複数の組合せ最適化問題を順次に解くことができる。

ここで、ＦＰＧＡ３２は、Ｎ個の主変数（ｘ_１～ｘ_Ｎ）およびＮ個の補助変数（ｐ_１～ｐ_Ｎ）を並列に演算する回路を構成することができる。従って、ＦＰＧＡ３２は、大規模な並列演算を実施することができる。これに対して、一般に、ＣＰＵ３４は、コアの数およびスレッドの数に制限があるので、大規模な並列演算処理を実施することができない。従って、第２例に係る情報処理システム１０は、第１例に係る情報処理システム１０と比較して、前処理、パラメータ送信処理および結果受信処理が追加されてはいるが、探索処理を大幅に短くすることができる。従って、第２例に係る情報処理システム１０は、全体としてスループットを大きくすることができる。

（第３実施形態）
つぎに、第３実施形態に係る情報処理システム１０について説明する。第３実施形態に係る情報処理システム１０は、第２実施形態とほぼ同一の構成である。従って、第３実施形態に係る情報処理システム１０の説明において、第２実施形態とほぼ同一の構成要素については、同一の符号を付けて、詳細な説明を省略する。

第３実施形態に係る情報処理システム１０は、複数の組合せ最適化問題を１つずつ順次に解くとともに、ＣＰＵ３４によるメイン処理とＦＰＧＡ３２による探索処理とを並行して実行する。

図１３は、第３実施形態に係る情報処理システム１０の機能構成を示す図である。第３実施形態に係るＣＰＵ３４は、図７に示す第２実施形態の構成と比較して、第２フラグ記憶回路５２を、さらに含む。第２フラグ記憶回路５２は、ＣＰＵ３４が探索結果をＦＰＧＡ３２から受信したか否かを示す第２フラグを記憶する。第２フラグ記憶回路５２は、例えばＣＰＵ３４内に設けられたフラグレジスタである。第２フラグ記憶回路５２は、ＣＰＵ３４の外部（例えば、主記憶装置３６）に設けられていてもよい。

第２フラグ記憶回路５２は、ＣＰＵ３４が書き込みおよび読み出し可能である。例えば、第２フラグは、０である場合、ＣＰＵ３４が探索結果を受信していないことを示し、１である場合、ＣＰＵ３４が探索結果を受信したことを示す。

図１４は、第３実施形態に係るＣＰＵ３４の処理の流れを示すフローチャートである。第３実施形態に係るＣＰＵ３４は、図１４に示す流れで処理を実行する。

まず、Ｓ６１において、ＣＰＵ３４は、第１フラグ（ｂｓ＿ｆｌａｇ）を、探索処理が終了していないことを示す値である０に設定する。さらに、ＣＰＵ３４は、第２フラグ（ｒｃｖ＿ｆｌａｇ）を、探索結果を受信したことを示す値である１に設定する。

続いて、ＣＰＵ３４は、Ｓ６２とＳ７５との間のループ処理をＬ回実行する。ＣＰＵ３４は、各ループ処理において、Ｓ６３からＳ７４までの処理を実行する。

Ｓ６３において、ＣＰＵ３４は、タイマの割り込みを許可する。タイマは、所定時間毎にタイマフラグを発生する。タイマの割り込みを許可した場合、ＣＰＵ３４は、タイマフラグが発生する毎に、後述の図１５に示す処理を実行する。

続いて、Ｓ６４において、ＣＰＵ３４は、メイン処理を実行する。メイン処理（Ｓ６４）は、図１０に示したＳ３２の処理と同一である。

続いて、Ｓ６５において、ＣＰＵ３４は、前処理を実行する。前処理（Ｓ６５）は、図１０に示したＳ３３の処理と同一である。

続いて、Ｓ６６において、ＣＰＵ３４は、Ｓ６３において許可したタイマの割り込みを禁止する。以降、次にタイマの割り込みが許可されるまで、タイマフラグが発生しても、ＣＰＵ３４は、図１５に示す処理を実行しない。

続いて、Ｓ６７において、ＣＰＵ３４は、第２フラグ（ｒｃｖ＿ｆｌａｇ）が探索結果を受信していないことを示しているか否かを判断する。第２フラグ（ｒｃｖ＿ｆｌａｇ）が探索結果を受信したことを示している場合、すなわち、ｒｃｖ＿ｆｌａｇ＝＝０ではない場合（Ｓ６７のＮｏ）、ＣＰＵ３４は、処理をＳ７１に進める。第２フラグ（ｒｃｖ＿ｆｌａｇ）が探索結果を受信していないことを示している場合、すなわち、ｒｃｖ＿ｆｌａｇ＝＝０である場合（Ｓ６７のＹｅｓ）、ＣＰＵ３４は、処理をＳ６８に進める。

続いて、Ｓ６８において、ＣＰＵ３４は、ＦＰＧＡ３２による探索処理を終了したか否かを確認する。具体的には、ＣＰＵ３４は、第１フラグ（ｂｓ＿ｆｌａｇ）を取得する。

続いて、Ｓ６９において、ＣＰＵ３４は、探索処理が終了したか否かを判断する。探索処理が終了した場合、すなわち、ｂｓ＿ｆｌａｇ＝＝１である場合（Ｓ６９のＹｅｓ）、処理をＳ７０に進める。探索処理が終了していない場合、すなわち、ｂｓ＿ｆｌａｇ＝＝１ではない場合（Ｓ６９のＮｏ）、処理をＳ６８に戻して、Ｓ６８およびＳ６９の処理を繰り返す。すなわち、ＣＰＵ３４は、探索処理の開始を指示してから、探索処理が終了するまで、探索処理が終了したことを確認するためのポーリングをする。

Ｓ７０において、ＣＰＵ３４は、探索結果をＦＰＧＡ３２から受信する。さらに、ＣＰＵ３４は、探索結果の受信が完了した場合、第２フラグ（ｒｃｖ＿ｆｌａｇ）を探索結果を受信したことを示す値である１に設定する。

続いて、Ｓ７１において、ＣＰＵ３４は、ＦＰＧＡ３２の再構成を実施するか否かを判断する。再構成を実施しない場合（Ｓ７１のＮｏ）、ＣＰＵ３４は、処理をＳ７３に進める。再構成を実施する場合（Ｓ７１のＹｅｓ）、ＣＰＵ３４は、処理をＳ７２に進める。Ｓ７２において、ＣＰＵ３４は、これから解くべき組合せ最適化問題を表すイジングモデルに対応する回路情報をＦＰＧＡ３２に与えて、ＦＰＧＡ３２を再構成させる。

続いて、Ｓ７３において、ＣＰＵ３４は、前処理（Ｓ６５）において生成したパラメータをＦＰＧＡ３２に送信する。パラメータ送信処理（Ｓ７３）は、図１０に示したＳ３６の処理と同一である。

続いて、Ｓ７４において、ＣＰＵ３４は、ＦＰＧＡ３２に対して探索処理の開始を指示する。さらに、ＣＰＵ３４は、第２フラグ（ｒｃｖ＿ｆｌａｇ）を、探索結果を受信していないことを示す値である０に設定する。そして、ＣＰＵ３４は、ループ処理をＬ回実行した場合、本フローを終了する（Ｓ７５）。

図１５は、第３実施形態に係るＣＰＵ３４において、タイマ割り込みが発生した場合の処理の流れを示すフローチャートである。第３実施形態に係るＣＰＵ３４は、タイマ割り込みを許可している状態において、タイマ割り込みが発生した場合、図１５に示す流れで処理を実行する。

まず、Ｓ８１において、ＣＰＵ３４は、第２フラグ（ｒｃｖ＿ｆｌａｇ）が探索結果を受信していないことを示しているか、否かを判断する。第２フラグ（ｒｃｖ＿ｆｌａｇ）が探索結果を受信したことを示している場合、すなわち、ｒｃｖ＿ｆｌａｇ＝＝０ではない場合（Ｓ８１のＮｏ）、ＣＰＵ３４は、タイマ割り込みのフローを終了する。第２フラグ（ｒｃｖ＿ｆｌａｇ）が探索結果を受信していないことを示している場合、すなわち、ｒｃｖ＿ｆｌａｇ＝＝０である場合（Ｓ８１のＹｅｓ）、ＣＰＵ３４は、処理をＳ８２に進める。

Ｓ８２において、ＣＰＵ３４は、ＦＰＧＡ３２による探索処理を終了したか否かを確認する。具体的には、ＣＰＵ３４は、第１フラグ（ｂｓ＿ｆｌａｇ）を取得する。

続いて、Ｓ８３において、ＣＰＵ３４は、探索処理が終了したか否かを判断する。探索処理が終了した場合、すなわち、ｂｓ＿ｆｌａｇ＝＝１である場合（Ｓ８３のＹｅｓ）、処理をＳ８４に進める。探索処理が終了していない場合、すなわち、ｂｓ＿ｆｌａｇ＝＝１ではない場合（Ｓ８３のＮｏ）、ＣＰＵ３４は、タイマ割り込みのフローを終了する。

Ｓ８４において、ＣＰＵ３４は、探索結果をＦＰＧＡ３２から受信する。さらに、ＣＰＵ３４は、探索結果の受信が完了した場合、第２フラグ（ｒｃｖ＿ｆｌａｇ）を、探索結果を受信したことを示す値である１に設定する。そして、ＣＰＵ３４は、Ｓ８４の処理が終了すると、タイマ割り込みのフローを終了する。

図１６は、第３実施形態に係る情報処理システム１０により実行される処理のタイミングチャートである。第３実施形態に係る情報処理システム１０は、ＦＰＧＡ３２による探索処理中において、ＣＰＵ３４が、次に解くべき組合せ最適化問題におけるメイン処理を実行する。例えば、情報処理システム１０は、第１イジングモデルの基底状態を探索する第１探索処理（ｍ＝１）を実行した後に、第２イジングモデルの基底状態を探索する第２探索処理（ｍ＝２）を実行する場合、ＣＰＵ３４およびＦＰＧＡ３２は、次のように処理を行う。

まず、ＣＰＵ３４は、第１探索処理（ｍ＝１）の実行に用いる情報を生成する第１メイン処理を実行し、続いて、第１探索処理（ｍ＝１）のための前処理およびパラメータ送信処理を実行する。続いて、ＦＰＧＡ３２は、ＣＰＵ３４により第１メイン処理が実行された後に、第１探索処理（ｍ＝１）を実行する。

続いて、ＣＰＵ３４は、ＦＰＧＡ３２が第１探索処理（ｍ＝１）を実行している期間において、第２探索処理（ｍ＝２）の実行に用いる情報を生成する第２メイン処理を実行する。ＣＰＵ３４は、第２メイン処理を実行中に、ＦＰＧＡ３２による第１探索処理（ｍ＝１）が終了した場合、第２メイン処理を一時的に中断して、第１探索処理（ｍ＝１）の探索結果を受信する結果受信処理を実行する。そして、ＦＰＧＡ３２は、ＣＰＵ３４により第２メイン処理が実行された後に、第２探索処理（ｍ＝２）を実行する。

このように、第３実施形態に係る情報処理システム１０は、ＣＰＵ３４と、ＦＰＧＡ３２とを並行に動作させる。これにより、第３実施形態に係る情報処理システム１０は、全体の処理時間を短縮して、全体としてスループットを大きくすることができる。

（第４実施形態）
つぎに、第４実施形態に係る情報処理システム１０について説明する。第４実施形態に係る情報処理システム１０の構成は、図１３に示した第３実施形態に係る情報処理システム１０の構成と同一である。また、第４実施形態に係る情報処理システム１０の処理は、第３実施形態に係る情報処理システム１０と比較して、タイマ割り込みが発生した場合の処理が異なり、他の処理は同一である。従って、第４実施形態に係る情報処理システム１０の説明において、第３実施形態とほぼ同一の構成要素については、同一の符号を付けて、詳細な説明を省略する。

第４実施形態に係る情報処理システム１０は、複数の組合せ最適化問題を１つずつ順次に解くとともに、ＣＰＵ３４によるメイン処理とＦＰＧＡ３２による探索処理とを並行して実行する。さらに、第４実施形態に係る情報処理システム１０は、ＣＰＵ３４のメイン処理中において、可能であれば探索処理を複数回実行する。

図１７は、第４実施形態に係るＣＰＵ３４において、タイマ割り込みが発生した場合の処理の流れを示すフローチャートである。第４実施形態に係るＣＰＵ３４は、タイマ割り込みを許可している状態において、タイマ割り込みが発生した場合、図１７に示す流れで処理を実行する。

まず、Ｓ９１において、ＣＰＵ３４は、第２フラグ（ｒｃｖ＿ｆｌａｇ）が探索結果を受信していないことを示しているか、否かを判断する。第２フラグ（ｒｃｖ＿ｆｌａｇ）が探索結果を受信したことを示している場合、すなわち、ｒｃｖ＿ｆｌａｇ＝＝０ではない場合（Ｓ９１のＮｏ）、ＣＰＵ３４は、タイマ割り込みのフローを終了する。第２フラグ（ｒｃｖ＿ｆｌａｇ）が探索結果を受信していないことを示している場合、すなわち、ｒｃｖ＿ｆｌａｇ＝＝０である場合（Ｓ９１のＹｅｓ）、ＣＰＵ３４は、処理をＳ９２に進める。

Ｓ９２において、ＣＰＵ３４は、ＦＰＧＡ３２による探索処理を終了したか否かを確認する。具体的には、ＣＰＵ３４は、第１フラグ（ｂｓ＿ｆｌａｇ）を取得する。

続いて、Ｓ９３において、ＣＰＵ３４は、探索処理が終了したか否かを判断する。探索処理が終了した場合、すなわち、ｂｓ＿ｆｌａｇ＝＝１である場合（Ｓ９３のＹｅｓ）、処理をＳ９４に進める。探索処理が終了していない場合、すなわち、ｂｓ＿ｆｌａｇ＝＝１ではない場合（Ｓ９３のＮｏ）、ＣＰＵ３４は、タイマ割り込みのフローを終了する。

Ｓ９４において、ＣＰＵ３４は、探索結果をＦＰＧＡ３２から受信する。さらに、ＣＰＵ３４は、探索結果の受信が完了した場合、第２フラグ（ｒｃｖ＿ｆｌａｇ）を、探索結果を受信したことを示す値である１に設定する。

続いて、Ｓ９５において、ＣＰＵ３４は、Ｎ個の補助変数（ｐ_１～ｐ_Ｎ）のそれぞれの初期値を生成する。なお、ＣＰＵ３４は、Ｎ個の主変数（ｘ_１～ｘ_Ｎ）のそれぞれの初期値をさらに生成してもよい。

ここで、本実施形態において、ＦＰＧＡ３２は、ＣＰＵ３４による１回のメイン処理中において、複数回の探索処理を実行可能である。Ｓ９５において、ＣＰＵ３４は、１回のメイン処理中に実行される複数回の探索処理のうちの２回目以降（ｉｎｉ＝２以降）の探索処理を実行するための初期値を生成する。Ｓ９５において、ＣＰＵ３４は、メイン処理中に実行される複数回の探索処理のそれぞれ毎に、異なる値の組み合わせとなるように、Ｎ個の補助変数（ｐ_１～ｐ_Ｎ）のそれぞれの初期値、および、Ｎ個の主変数（ｘ_１～ｘ_Ｎ）のそれぞれの初期値を生成する。

続いて、Ｓ９６において、ＣＰＵ３４は、生成したＮ個の補助変数（ｐ_１～ｐ_Ｎ）のそれぞれの初期値をＦＰＧＡ３２に送信する。さらに、ＣＰＵ３４は、主変数（ｘ_１～ｘ_Ｎ）の初期値を生成した場合、生成したＮ個の主変数（ｘ_１～ｘ_Ｎ）のそれぞれの初期値をＦＰＧＡ３２に送信する。

続いて、Ｓ９７において、ＣＰＵ３４は、ＦＰＧＡ３２に対して探索処理の開始を指示する。さらに、ＣＰＵ３４は、第２フラグ（ｒｃｖ＿ｆｌａｇ）を、探索結果を受信していないことを示す値である０に設定する。

ＦＰＧＡ３２は、ＣＰＵ３４から探索処理の開始の指示を受けた場合、定義情報（Ｊ、ｈ）および制御パラメータを変更せずに、Ｎ個の補助変数（ｐ_１～ｐ_Ｎ）のそれぞれの初期値およびＮ個の主変数（ｘ_１～ｘ_Ｎ）のそれぞれの初期値のみを変更して、探索処理を開始する。そして、ＣＰＵ３４は、Ｓ９７の処理を終えると、タイマ割り込みのフローを終了する。

図１８は、第４実施形態に係る情報処理システム１０により実行される処理のタイミングチャートである。

第４実施形態に係る情報処理システム１０は、ＦＰＧＡ３２による探索処理中において、ＣＰＵ３４が、次に解くべき組合せ最適化問題におけるメイン処理を実行する。さらに、ＦＰＧＡ３２は、ＣＰＵ３４がメイン処理を終了するまで、Ｎ個の補助変数（ｐ_１～ｐ_Ｎ）のそれぞれの初期値を変更しながら探索処理を複数回実行する。

例えば、情報処理システム１０は、第１イジングモデルの基底状態を探索する第１探索処理（ｍ＝１）を実行した後に、第２イジングモデルの基底状態を探索する第２探索処理（ｍ＝２）を実行する場合、ＣＰＵ３４およびＦＰＧＡ３２は、次のように処理を行う。

まず、ＣＰＵ３４は、第１メイン処理を実行し、続いて、第１探索処理（ｍ＝１）のための前処理およびパラメータ送信処理を実行する。続いて、ＦＰＧＡ３２は、第１探索処理（ｍ＝１）を実行する。続いて、ＣＰＵ３４は、ＦＰＧＡ３２が第１探索処理（ｍ＝１）を実行している期間において、第２メイン処理を実行する。

ここで、ＣＰＵ３４は、第２メイン処理を実行中に、ＦＰＧＡ３２による第１探索処理（ｍ＝１）が終了した場合、第２メイン処理を一時的に中断して、第１探索処理（ｍ＝１）の探索結果を受信する結果受信処理を実行する。さらに、ＣＰＵ３４は、Ｎ個の補助変数（ｐ_１～ｐ_Ｎ）のそれぞれの新たな初期値を送信し、新たな初期値によりＦＰＧＡ３２に第１探索処理を再度実行させる。そして、ＣＰＵ３４は、第２メイン処理の実行が終了するまで、ＦＰＧＡ３２に第１探索処理を繰り返させる。

そして、ＣＰＵ３４は、第２メイン処理の実行中において、補助変数の初期値が異なる第１探索処理の探索結果を複数個受信した場合、受信した複数個の探索結果に基づき、第１探索処理の探索結果を生成する。

このように、第４実施形態に係る情報処理システム１０は、ＣＰＵ３４と、ＦＰＧＡ３２とを並行に動作させることにより、全体の処理時間を短縮して、全体としてスループットを大きくすることができる。さらに、第４実施形態に係る情報処理システム１０は、１つの組合せ最適化問題に対して複数の探索結果を取得し、複数の探索結果に基づき解を出力することができる。これにより、第４実施形態に係る情報処理システム１０は、より精度の良い解を出力することができる。

（第１変形例）
つぎに、第１変形例について説明する。第１変形例は、第２実施形態から第４実施形態の全てに対して適用可能である。

第１変形例に係る情報処理システム１０は、複数の組合せ最適化問題を１つずつ順次に解く。情報処理システム１０は、それぞれの組合せ最適化問題を解く前に、現在ＦＰＧＡ３２に構成されている回路が適切であるか否かを判断し、適切でない場合には、ＦＰＧＡ３２を再構成し、適切である場合、ＦＰＧＡ３２を再構成せずに処理を進める。

例えば、ＣＰＵ３４は、複数の回路情報の中から、解く対象となる組合せ最適化問題または目的（収束速度重視および精度重視等）に応じて適切なアルゴリズムを実行する回路を表す回路情報を選択し、選択した回路情報によりＦＰＧＡ３２を再構成させる。また、例えば、ＣＰＵ３４は、再構成時間を含めた全体の処理時間が短くなるように、再構成をするか否かを判断する。

図１９は、ＦＰＧＡ３２を再構成しない場合の処理時間とＦＰＧＡ３２を再構成した場合の処理時間とを示す図である。例えば、情報処理システム１０が、Ｊ行列のサイズが動的に変化する組合せ最適化問題を解くアプリケーションを実行する場合について考える。

アプリケーションは、１回目の処理（ｍ＝１）で大規模問題（Ｎ＝Ｎ_{ｌａｒｇｅ}）を解き、続いて、２回目の処理（ｍ＝２）で小規模問題（Ｎ＝Ｎ_{ｓｍａｌｌ}）を解くとする。なお、Ｎ_{ｌａｒｇｅ}＞Ｎ_{ｓｍａｌｌ}である。２回目の処理（ｍ＝２）で、再構成を実行しない場合、ＦＰＧＡ３２は、Ｎ＝Ｎ_{ｌａｒｇｅ}を解くための回路により基底状態の探索処理を実施する。従って、２回目の処理（ｍ＝２）で、再構成を実行しない場合、処理時間は、Ｎ_{ｌａｒｇｅ}個の主変数およびＮ_{ｌａｒｇｅ}個の補助変数を更新するための変数更新時間と、更新処理の繰り返し回数によって決定される。

２回目の処理（ｍ＝２）は、Ｎ＝Ｎ_{ｓｍａｌｌ}を解くための回路により規定状態の探索処理を実行可能である。Ｎ＝Ｎ_{ｓｍａｌｌ}を解くための回路による変数更新時間は、Ｎ＝Ｎ_{ｌａｒｇｅ}を解くための回路による変数更新時間より短い。ただし、ＦＰＧＡ３２は、２回目の処理（ｍ＝２）においてＮ＝Ｎ_{ｓｍａｌｌ}を解くための回路を実装する場合、再構成処理を実行しなければならない。つまり、再構成した後の回路での処理時間と再構成時間との合計時間が、直前の回路を再構成せずに実行した場合の処理時間より短い場合、ＦＰＧＡ３２は、２回目の処理（ｍ＝２）の全体の処理時間を短くすることができる。

そこで、ＦＰＧＡ３２に、第１イジングモデルの基底状態を探索可能な第１回路が構成されている状態において、第１回路により探索可能な第２イジングモデルの基底状態を探索する探索処理を実行する場合、ＣＰＵ３４は、次のような処理を実行する。

まず、第１回路により実行される探索処理の予想実行時間を表す第１時間と、ＦＰＧＡ３２を第２回路に再構成する再構成時間および第２回路により実行される探索処理の予想実行時間とを含む第２時間と、を比較する。ここで、第２回路は、第２イジングモデルの基底状態を探索可能であり、探索時間が第１回路より少ない回路である。

そして、第２時間が第１時間以上である場合、ＣＰＵ３４は、第１回路が構成されているＦＰＧＡ３２を再構成せずに、ＦＰＧＡ３２に、第２イジングモデルの基底状態を探索する探索処理を実行させる。第２時間が第１時間より短い場合、ＣＰＵ３４は、ＦＰＧＡ３２を第２回路に再構成させて、ＦＰＧＡ３２に、第２イジングモデルの基底状態を探索する探索処理を実行させる。このような処理を実行することにより、情報処理システム１０は、全体の処理時間を短くすることができる。

なお、情報処理システム１０は、第２イジングモデルの基底状態を探索した後に、さらに、第２回路により基底状態を探索可能な１または複数のイジングモデルの基底状態を連続して探索する場合がある。このような場合、ＣＰＵ３４は、第２イジングモデルに続く１または複数のイジングモデルのそれぞれの基底状態を第１回路により探索した場合の予測実行時間を、第１時間に加える。さらに、ＣＰＵ３４は、第２イジングモデルに続く１または複数のイジングモデルのそれぞれの基底状態を第２回路により探索した場合の予測実行時間を、第２時間に加える。これにより、情報処理システム１０は、第２回路により複数のイジングモデルの基底状態を連続して探索する場合にも、全体の処理時間を短くすることができる。

（第２変形例）
つぎに、第２変形例について説明する。第２変形例は、第１実施形態から第４実施形態の全てに対して適用可能である。

図２０は、結合係数を含む結合情報を表す図である。第２変形例において、情報処理システム１０は、解く対象となる組合せ最適化問題を表すイジングモデルを定義する定義情報をユーザ等から取得する。定義情報は、イジングモデルを定義する複数の結合係数が記述された結合情報を含む。例えば、情報処理システム１０は、予め定められたフォーマットで記述されたファイル化された結合情報を取得する。

結合情報に含まれる複数の結合係数のそれぞれは、ｉ番目を指定するためのインデックスと、ｊ番目を指定するためのインデックスとが対応付けられている。また、例えば、結合情報は、ｉ、ｊのインデックスのラスタスキャン順に、複数の結合係数が並べて記述されている。従って、ＣＰＵ３４は、最終位置の結合係数のインデックス（ｉ、ｊ）から、Ｊ行列のサイズを検出することができる。例えば、図２０の例であれば、ＣＰＵ３４は、Ｎ≧ｍａｘ（ｉ，ｊ）を検出することにより、Ｎ＝４をイジングモデルのサイズとして検出する。なお、ｍａｘ（）は、結合情報に含まれる複数の結合係数のうちの、ｉおよびｊの最大値を検出する関数である。

ＣＰＵ３４は、組合せ最適化問題の探索処理に先だって、回路情報記憶装置３８に記憶された複数の回路情報の中から適切な回路情報を選択して、選択した回路情報をＦＰＧＡ３２に与えて、ＦＰＧＡ３２に回路を構成させる。この場合、ＣＰＵ３４は、係数情報から検出したイジングモデルのサイズに基づき、回路情報を選択する。例えば、ＣＰＵ３４は、係数情報から検出したサイズ以上であって且つ最もサイズが小さいイジングモデルを探索する回路を表す回路情報を選択する。

また、ＣＰＵ３４は、結合情報に基づき選択した回路情報により表される回路を、第１変形例における第２回路として選択してもよい。

また、回路情報記憶装置３８は、結合係数の精度が異なる回路を表す複数の回路情報を含む場合、結合情報に記述された結合係数の精度に基づき、イジングモデルの基底状態を探索可能な回路を表す１つの回路情報を選択する回路情報を選択してもよい。

例えば、ＣＰＵ３４は、結合情報に記述された複数の結合係数の全てが、整数で表され、且つ、－３２７６８～３２７６７の範囲であれば、整数型１６ビットの精度で演算する回路を表す回路情報を選択する。また、ＣＰＵ３４は、結合情報に記述された複数の結合係数の何れか１つに小数を表す結合係数を含む場合、浮動小数点型または固定小数点型の精度で演算する回路を表す回路情報を選択する。

また、ＣＰＵ３４は、選択した回路情報、検出したイジングモデルのサイズおよび結合係数の精度を表示装置４２に表示させてもよい。これにより、ＣＰＵ３４は、これらの情報をユーザに通知することができる。

このように第２変形例に係る情報処理システム１０は、結合係数を記述した結合情報からイジングモデルのサイズおよびＪ行列に含まれる結合係数の精度を検出し、検出したサイズおよび精度に基づき、複数の回路情報の中から適切な回路情報を選択してＦＰＧＡ３２に構成させる。これにより、第２変形例に係る情報処理システム１０は、ユーザが回路情報を指定する手間を省略し、間違った情報を指定するリスクも排除することができる。なお、ファイル化した結合情報のフォーマット、サイズの検出方法、および、結合係数の精度の検出方法は、上述の方法に限らず、どのような方法であってもよい。

（第３変形例）
つぎに、第３変形例について説明する。第３変形例は、第１実施形態から第４実施形態の全てに対して適用可能である。

第３変形例において、回路情報記憶装置３８は、互いに異なるアルゴリズムにより探索処理を実行する回路を実現するための複数の回路情報を記憶する。第３変形例において、ユーザは、アルゴリズムを指定するための情報を除く、他の情報を入力する。例えば、ユーザは、定義情報（Ｊ行列、ｈベクトル）および制御パラメータを入力する。

第３例において、ＣＰＵ３４は、複数の回路情報から、主変数更新処理および補助変数更新処理において主変数（ｘ_ｉ）および補助変数（ｐ_ｉ）を算出するアルゴリズムが異なる２以上の回路情報を選択する。そして、ＣＰＵ３４は、選択した２以上の回路情報のそれぞれ毎に順次に、ＦＰＧＡ３２を再構成させ、探索処理を実行させ、探索結果を受信する。この場合において、ＦＰＧＡ３２は、２以上の回路情報のそれぞれについて、同一の定義情報、同一の制御パラメータ、同一の主変数（ｘ_ｉ）の初期値および同一の複数の補助変数（ｐ_ｉ）の初期値により、探索結果を取得する。そして、ＣＰＵ３４は、２以上の回路情報のそれぞれについて、アルゴリズムを識別する情報と探索結果との組を、表示装置４２に表示することによりユーザに探索結果を出力する。

イジングマシン１２は、アルゴリズムを変更することにより、収束速度および到達解精度といった性能指標が変化する場合がある。第３変形例に係る情報処理システム１０は、複数のアルゴリズムにより探索処理を実行して、複数のアルゴリズムのそれぞれについて探索結果を出力することにより、ユーザに適切な探索結果が得られやすいアルゴリズムを通知することができる。

（第４変形例）
つぎに、第４変形例について説明する。第４変形例は、第１実施形態から第４実施形態の全てに対して適用可能である。

ＦＰＧＡ３２（イジングマシン１２）は、図４に示したように、補助変数（ｙ_ｉ）を更新する補助変数更新処理（Ｓ１１５）および主変数（ｘ_ｉ）を更新する主変数更新処理（Ｓ１１８）を交互に所定回繰り返す。第４変形例において、情報処理システム１０は、図４における繰り返し処理毎のＮ個の主変数（ｘ_ｉ）の更新履歴およびＮ個の補助変数（ｙ_ｉ）の更新履歴を記憶する更新履歴記憶装置をさらに備える。例えば、ＦＰＧＡ３２（イジングマシン１２）は、更新処理中に、繰り返し回数と、Ｎ個の主変数（ｘ_ｉ）の値およびＮ個の補助変数（ｙ_ｉ）の値とを対応付けてメモリに記憶し、探索処理の完了後に更新履歴記憶装置に出力する。ＣＰＵ３４（ホスト部１４）は、ユーザからの指示を受けた場合、更新履歴記憶装置に記憶された、Ｎ個の主変数（ｘ_ｉ）の値の更新履歴およびＮ個の補助変数（ｙ_ｉ）の値の更新履歴を受信し、受信した更新履歴を例えばグラフ等にして表示装置４２に表示させる。

これにより、第４変形例に係る情報処理システム１０は、Ｎ個の主変数（ｘ_ｉ）の値の更新履歴およびＮ個の補助変数（ｙ_ｉ）の値の更新履歴を、組合せ最適化問題の研究等をするためにユーザに参照させることができる。

以上、本発明の実施形態を説明したが、上述の実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら新規な実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０ 情報処理システム
１２ イジングマシン
１４ ホスト部
３２ ＦＰＧＡ
３４ ＣＰＵ
３６ 主記憶装置
３８ 回路情報記憶装置
４０ 入力装置
４２ 表示装置
４４ バス
５１ 第１フラグ記憶回路
５２ 第２フラグ記憶回路

Claims (20)

1. 情報処理装置であって、
   イジングマシンとインタフェースを介して接続され、前記イジングマシンを制御するホスト部
   を有し、
   前記イジングマシンは、再構成可能な半導体装置であり、組合せ最適化問題を表すイジングモデルの基底状態を探索する探索処理を実行し、
   前記探索処理に先だって、前記ホスト部は、前記半導体装置に前記探索処理を実現させる回路を表す複数の回路情報のうち、前記イジングモデルの基底状態を探索可能な回路を表す１つの回路情報を選択し、選択した前記回路情報により前記イジングマシンを再構成させる
   情報処理装置。
2. 前記半導体装置に第１イジングモデルの基底状態を探索可能な第１回路が構成されている状態において、第２イジングモデルの基底状態を探索する前記探索処理を実行する場合、前記ホスト部は、前記第１回路により前記第２イジングモデルの基底状態を探索することが可能か否かを判断し、可能な場合、前記イジングマシンを再構成させずに前記探索処理を実行させ、可能ではない場合、前記イジングマシンを再構成させて前記探索処理を実行させる
   請求項１に記載の情報処理装置。
3. 前記イジングマシンは、Ｎ個の主変数およびＮ個の補助変数を記憶し（Ｎは、２以上の整数）、前記Ｎ個の主変数のうちのｉ番目の主変数（ｉは、１以上、Ｎ以下の整数）は、前記イジングモデルに含まれるＮ個のイジングスピンのうちのｉ番目のイジングスピンに対応し、前記Ｎ個の補助変数のうちのｉ番目の補助変数は、前記ｉ番目のイジングスピンに対応し、
   前記探索処理において、前記イジングマシンは、
   前記ｉ番目のイジングスピンについて、前記ｉ番目の主変数によって前記ｉ番目の補助変数を更新する補助変数更新処理および前記ｉ番目の補助変数によって前記ｉ番目の主変数を更新する主変数更新処理を、交互に複数回繰り返して実行し、
   前記主変数更新処理および前記補助変数更新処理を複数回交互実行した後における前記Ｎ個の主変数に基づく値を、探索結果として出力し、
   前記探索処理に先だって、前記ホスト部は、前記Ｎ個の補助変数の初期値を、前記イジングマシンに送信し、
   前記探索処理の後に、前記ホスト部は、前記探索結果を前記イジングマシンから受信し、受信した前記探索結果に基づき前記組合せ最適化問題の解を出力する
   請求項１または２に記載の情報処理装置。
4. 前記探索処理に先だって、前記イジングマシンは、前記Ｎ個の主変数の初期値を、予め定められた値に設定する
   請求項３に記載の情報処理装置。
5. 前記探索処理に先だって、前記ホスト部は、前記Ｎ個の主変数の初期値を、前記イジングマシンに送信する
   請求項３に記載の情報処理装置。
6. 前記イジングマシンは、Ｎ個の主変数およびＮ個の補助変数を記憶し（Ｎは、２以上の整数）、前記Ｎ個の主変数のうちのｉ番目の主変数（ｉは、１以上、Ｎ以下の整数）は、前記イジングモデルに含まれるＮ個のイジングスピンのうちのｉ番目のイジングスピンに対応し、前記Ｎ個の補助変数のうちのｉ番目の補助変数は、前記ｉ番目のイジングスピンに対応し、
   前記探索処理において、前記イジングマシンは、
   前記ｉ番目のイジングスピンについて、前記ｉ番目の主変数によって前記ｉ番目の補助変数を更新する補助変数更新処理および前記ｉ番目の補助変数によって前記ｉ番目の主変数を更新する主変数更新処理を、交互に複数回繰り返して実行し、
   前記主変数更新処理および前記補助変数更新処理を複数回交互実行した後における前記Ｎ個の主変数に基づく値を、探索結果として出力し、
   前記探索処理に先だって、前記ホスト部は、前記Ｎ個の主変数の初期値を、前記イジングマシンに送信し、
   前記探索処理の後に、前記ホスト部は、前記探索結果を前記イジングマシンから受信し、受信した前記探索結果に基づき前記組合せ最適化問題の解を出力する
   請求項１または２に記載の情報処理装置。
7. 前記探索処理に先だって、前記イジングマシンは、前記Ｎ個の補助変数の初期値を、予め定められた値に設定する
   請求項６に記載の情報処理装置。
8. 前記探索処理に先だって、前記ホスト部は、前記Ｎ個の補助変数の初期値を、前記イジングマシンに送信する
   請求項６に記載の情報処理装置。
9. 前記探索処理に先だって、前記ホスト部は、
   前記イジングモデルを定義するための定義情報、および、前記探索処理を制御するための制御パラメータを、前記イジングマシンに送信する
   請求項３から８の何れか１項に記載の情報処理装置。
10. 前記探索処理が終了したか否かを示す第１フラグを記憶する第１フラグ記憶回路をさらに備え、
    前記第１フラグ記憶回路は、前記イジングマシンからの前記探索処理が終了した場合に送信される通知に応じて前記第１フラグの値を更新し、
    前記ホスト部は、前記第１フラグの値に応じて、前記探索結果を前記イジングマシンから受信する
    請求項３から９の何れか１項に記載の情報処理装置。
11. 第１イジングモデルの基底状態を探索する第１探索処理を実行した後に、第２イジングモデルの基底状態を探索する第２探索処理を実行する場合、
    前記ホスト部は、前記第１探索処理の実行に用いる情報を生成する第１メイン処理を実行し、
    前記イジングマシンは、前記ホスト部により前記第１メイン処理が実行された後に、前記第１探索処理を実行し、
    前記ホスト部は、前記イジングマシンが前記第１探索処理を実行している期間において、前記第２探索処理の実行に用いる情報を生成する第２メイン処理を実行し、
    前記イジングマシンは、前記ホスト部により前記第２メイン処理が実行された後に、前記第２探索処理を実行する
    請求項３から１０の何れか１項に記載の情報処理装置。
12. 前記ホスト部は、前記第２メイン処理の実行中において、前記第１探索処理が終了した場合、前記Ｎ個の補助変数の新たな初期値を送信し、前記Ｎ個の補助変数の新たな初期値により前記イジングマシンに前記第１探索処理を再度実行させ、
    前記ホスト部は、前記第２メイン処理の実行中において、前記Ｎ個の補助変数の初期値が異なる前記第１探索処理の前記探索結果を複数個受信した場合、受信した複数個の前記探索結果に基づき、前記第１探索処理の前記探索結果を生成する
    請求項１１に記載の情報処理装置。
13. 前記複数の回路情報を記憶する回路情報記憶装置をさらに備える
    請求項３から１２の何れか１項に記載の情報処理装置。
14. 前記半導体装置に、第１イジングモデルの基底状態を探索可能な第１回路が構成されている状態において、前記第１回路により探索可能な第２イジングモデルの基底状態を探索する前記探索処理を実行する場合、前記ホスト部は、
    前記第１回路により実行される前記探索処理の予想実行時間を表す第１時間と、前記半導体装置を第２回路に再構成する再構成時間および前記第２回路により実行される前記探索処理の予想実行時間とを含む第２時間と、を比較し、
    前記第２時間が前記第１時間より短い場合、前記半導体装置を前記第２回路に再構成させて、前記イジングマシンに前記探索処理を実行させ、
    前記第２回路は、前記第２イジングモデルの基底状態を探索可能であり、探索時間が前記第１回路より少ない回路である
    請求項３から１３の何れか１項に記載の情報処理装置。
15. 前記ホスト部は、
    前記イジングモデルを定義する複数の結合係数を含む係数情報を取得し、
    前記係数情報に含まれる前記複数の結合係数の数に基づき、前記複数の回路情報のうち、前記イジングモデルの基底状態を探索可能な回路を表す１つの回路情報を選択する
    請求項３から１３の何れか１項に記載の情報処理装置。
16. 前記ホスト部は、
    前記イジングモデルを定義する結合係数を含む係数情報を取得し、
    前記係数情報に含まれる前記結合係数の精度に基づき、前記複数の回路情報のうち、前記イジングモデルの基底状態を探索可能な回路を表す１つの回路情報を選択する
    請求項３から１３の何れか１項に記載の情報処理装置。
17. 前記イジングモデルの基底状態を探索する指示を受けた場合、前記ホスト部は、
    前記複数の回路情報から、前記主変数更新処理および前記補助変数更新処理において前記Ｎ個の主変数および前記Ｎ個の補助変数を算出するアルゴリズムが異なる２以上の回路情報を選択し、
    前記２以上の回路情報のそれぞれ毎に順次に、前記半導体装置を再構成させ、前記探索処理を実行させ、前記探索結果を受信し、
    前記２以上の回路情報から受信した前記探索結果を出力する
    請求項３から１３の何れか１項に記載の情報処理装置。
18. 前記イジングマシンは、前記主変数更新処理を実行する毎に、前記主変数更新処理の繰り返し回数に対応付けて前記Ｎ個の主変数の値を記憶し、
    前記探索処理の後に、前記ホスト部は、前記主変数更新処理の前記繰り返し回数に対応付けられた前記Ｎ個の主変数の値を受信する
    請求項３から１７の何れか１項に記載の情報処理装置。
19. 情報処理装置により実行される情報処理方法であって、
    前記情報処理装置は、イジングマシンとインタフェースを介して接続され、前記イジングマシンを制御し、
    前記イジングマシンは、再構成可能な半導体装置であり、組合せ最適化問題を表すイジングモデルの基底状態を探索する探索処理を実行し、
    前記探索処理に先だって、前記情報処理装置が、前記半導体装置に前記探索処理を実現させる回路を表す複数の回路情報のうち、前記イジングモデルの基底状態を探索可能な回路を表す１つの回路情報を選択し、選択した前記回路情報により前記イジングマシンを再構成させる
    情報処理方法。
20. 情報処理装置を、ホスト装置として機能させるためのプログラムであって、
    前記情報処理装置を、
    イジングマシンとインタフェースを介して接続され、前記イジングマシンを制御するホスト部
    として機能させ、
    前記イジングマシンは、再構成可能な半導体装置であり、組合せ最適化問題を表すイジングモデルの基底状態を探索する探索処理を実行し、
    前記探索処理に先だって、前記ホスト部は、前記半導体装置に前記探索処理を実現させる回路を表す複数の回路情報のうち、前記イジングモデルの基底状態を探索可能な回路を表す１つの回路情報を選択し、選択した前記回路情報により前記イジングマシンを再構成させる
    プログラム。

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