JP7321723B2 - Imaging device and its control method - Google Patents

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Description

本発明は、撮像装置およびその制御方法に関する。 The present invention relates to an imaging device and its control method.

焦点検出を行う方法として位相差検出方式が知られている。
位相差検出方式は、撮影レンズの射出瞳領域を通過した光束を分割し、分割した光束に応じて得られた信号を比較することによって相対的なずれ量を算出し、焦点を合わせるためのフォーカスレンズの駆動量を求めるものである。近年では、撮像素子が有する各画素のマイクロレンズ下に複数の光電変換部(分割画素)を設けることによって瞳分割機能を付与し、撮像信号と位相差検出用の焦点検出信号を得ることが可能な撮像装置が知られている。特許文献１は、撮像素子から得られた一対の焦点検出用信号の位相差に基づいて焦点検出を行うとともに、１つのマイクロレンズを共有する複数の受光部の加算信号を撮像信号として利用する撮像装置を開示している。 A phase difference detection method is known as a method of performing focus detection.
The phase difference detection method divides the luminous flux that has passed through the exit pupil area of the taking lens, compares the signals obtained according to the divided luminous flux, calculates the amount of relative deviation, and determines the focus for focusing. This is to obtain the driving amount of the lens. In recent years, it has become possible to obtain an imaging signal and a focus detection signal for phase difference detection by providing a pupil division function by providing multiple photoelectric conversion units (divided pixels) under the microlens of each pixel of the image sensor. imaging devices are known. Japanese Patent Application Laid-Open No. 2004-100002 performs focus detection based on the phase difference between a pair of focus detection signals obtained from an image pickup device, and uses an added signal of a plurality of light receiving units sharing one microlens as an image pickup signal. Apparatus is disclosed.

特許文献２は、画素毎に１ｂｉｔ型ＡＤ変換とカウンタを有するイメージセンサにおいて、受光素子に一定の電荷が蓄積されるたびに蓄積容量をリセットする信号処理回路を開示している。このイメージセンサにおいて検出可能な光量は、蓄積容量の電圧が基準電圧と一致したときに出力されるパルスの回数を数えるカウンタの上限により定まる。また、受光素子に一定の電荷が蓄積されるたびに蓄積容量をリセットするため、光電変換素子で飽和することがない。 Patent Literature 2 discloses a signal processing circuit that resets a storage capacitor each time a predetermined charge is accumulated in a light receiving element in an image sensor having 1-bit AD conversion and a counter for each pixel. The amount of light detectable by this image sensor is determined by the upper limit of a counter that counts the number of pulses output when the voltage of the storage capacitor matches the reference voltage. Moreover, since the storage capacity is reset each time a certain amount of electric charge is accumulated in the light receiving element, the photoelectric conversion element is not saturated.

特開２００１－０８３４０７号公報Japanese Patent Application Laid-Open No. 2001-083407 特開２０１５－１７３４３２号公報JP 2015-173432 A

しかしながら、特許文献２のイメージセンサでは、高輝度の被写体を撮影した場合に撮像信号や焦点検出信号で飽和が発生し、画質の劣化や焦点検出精度の低下につながる場合があった。 However, with the image sensor of Patent Document 2, saturation occurs in the imaging signal and the focus detection signal when a high-brightness subject is captured, which may lead to deterioration of image quality and deterioration of focus detection accuracy.

本発明は、ＡＤ変換とカウンタを有する撮像素子を備えた撮像装置であって、ダイナミックレンジを拡大した好適な信号を取得できる撮像装置を提供することを目的とする。 SUMMARY OF THE INVENTION It is an object of the present invention to provide an image pickup apparatus having an image pickup device having an AD conversion and a counter, and capable of acquiring a suitable signal with an expanded dynamic range.

上記課題を解決するために、本発明の撮像装置は、画素部が複数の光電変換部を備える撮像素子から複数の信号を取得して位相差検出を行う撮像装置であって、前記複数の光電変換部がそれぞれ出力する信号を計数する複数の計数手段と、前記計数手段への入力または前記計数手段の回路を制御することにより前記計数を制御する制御手段と、を備える。前記制御手段は、それぞれの前記計数手段を、前記複数の光電変換部がそれぞれ出力する信号を個別に計数する第１の計数モードと、前記複数の光電変換部がそれぞれ出力する信号を合算して計数する第２の計数モードのいずれかで制御し、前記第１の計数モードの出力の一部を、前記第２の計数モードの前記計数手段に入力する。 In order to solve the above-described problems, an imaging apparatus according to the present invention is an imaging apparatus that performs phase difference detection by acquiring a plurality of signals from an imaging device in which a pixel section includes a plurality of photoelectric conversion sections. A plurality of counting means for counting signals respectively output by the conversion units, and control means for controlling the counting by controlling inputs to the counting means or circuits of the counting means. The control means sets each of the counting means to a first counting mode in which the signals output by the plurality of photoelectric conversion units are individually counted, and in which the signals output by the plurality of photoelectric conversion units are added together. Control is performed in either of the second counting modes to count, and part of the output of the first counting mode is input to the counting means in the second counting mode.

本発明によれば、ＡＤ変換とカウンタを有する撮像素子を備えた撮像装置であって、ダイナミックレンジを拡大した好適な信号を取得できる撮像装置を提供することができる。 According to the present invention, it is possible to provide an image pickup apparatus having an image pickup element having an AD conversion and a counter and capable of acquiring a suitable signal with an expanded dynamic range.

単位画素の構成を説明する図である。It is a figure explaining the structure of a unit pixel. カウンタ１０４Ａの構成を説明する図である。It is a figure explaining the structure of counter 104A. カウンタ１０４Ｂの構成を説明する図である。It is a figure explaining the structure of the counter 104B. 単位画素間の配線を説明する図である。It is a figure explaining the wiring between unit pixels. 撮像素子の構成を示す図である。It is a figure which shows the structure of an image pick-up element. 撮像素子の出力データの一例を説明する図である。It is a figure explaining an example of the output data of an image pick-up element. 撮像装置の構成を示す図である。It is a figure which shows the structure of an imaging device. 信号整形処理のタイミングを示す図である。FIG. 4 is a diagram showing the timing of signal shaping processing; 信号整形処理のタイミングを示す図である。FIG. 4 is a diagram showing the timing of signal shaping processing;

図１は、本実施形態に係る単位画素１００の構成を示す回路図である。単位画素１００は、図７に示される撮像装置７００が備える撮像素子５００が有する画素の１つである。撮像素子５００は、例えば、行方向および列方向に二次元状に配置された複数の単位画素１００を有している。単位画素１００は複数の光電変換部を備え、各光電変換部からの位相差を有する位相差検出用の信号に基づいて撮像光学系の焦点調節を行うことができる。本実施形態では、単位画素１００が２つの光電変換部を備える例を説明する。 FIG. 1 is a circuit diagram showing the configuration of a unit pixel 100 according to this embodiment. A unit pixel 100 is one of pixels included in an imaging element 500 included in an imaging device 700 shown in FIG. The imaging element 500 has, for example, a plurality of unit pixels 100 arranged two-dimensionally in row and column directions. The unit pixel 100 includes a plurality of photoelectric conversion units, and can perform focus adjustment of the imaging optical system based on a phase difference detection signal having a phase difference from each photoelectric conversion unit. In this embodiment, an example in which the unit pixel 100 includes two photoelectric conversion units will be described.

単位画素１００は、アバランシェフォトダイオード（以下、ＡＰＤとする）１０１Ａ、ＡＰＤ１０１Ｂ、クエンチ抵抗１０２Ａ、クエンチ抵抗１０２Ｂ、波形整形回路１０３Ａ、波形整形回路１０３Ｂ、カウンタ１０４Ａおよびカウンタ１０４Ｂを備える。単位画素１００は、さらに、ＯＲ回路１０５、セレクタ１０６Ａおよびセレクタ１０６Ｂを備える。 The unit pixel 100 includes an avalanche photodiode (hereinafter referred to as APD) 101A, APD 101B, quench resistor 102A, quench resistor 102B, waveform shaping circuit 103A, waveform shaping circuit 103B, counter 104A and counter 104B. The unit pixel 100 further includes an OR circuit 105, a selector 106A and a selector 106B.

ＡＰＤ１０１Ａ，ＡＰＤ１０１Ｂは、受光した光を電気信号に変換する光電変換部である。ＡＰＤ１０１Ａ，ＡＰＤ１０１Ｂは、具体的には、アバランシェ効果を用いた光電変換素子である。同一マイクロレンズを透過した光をＡＰＤ１０１Ａ，ＡＰＤ１０１Ｂがそれぞれ受光することにより、射出瞳の領域の異なる一対の信号を得ることが可能である。ＡＰＤ１０１Ａは、クエンチ抵抗１０２Ａを介して逆バイアス電圧ＶＡＰＤと接続しており、所定電圧が供給される。ＡＰＤ１０１Ｂは、クエンチ抵抗１０２Ｂを介して逆バイアス電圧ＶＡＰＤと接続しており、所定電圧が供給される。そのため、ＡＰＤ１０１Ａ，ＡＰＤ１０１Ｂに光子が入射するとアバランシェ増倍（アバランシェ効果）による電荷が発生し、発生した信号（ＡＰＤ＿Ａ，ＡＰＤ＿Ｂ）は波形整形回路１０３Ａ，波形整形回路１０３Ｂに入力される。 APD 101A and APD 101B are photoelectric conversion units that convert received light into electrical signals. Specifically, the APD 101A and APD 101B are photoelectric conversion elements using the avalanche effect. The APD 101A and the APD 101B receive the light transmitted through the same microlens, so that a pair of signals with different exit pupil regions can be obtained. The APD 101A is connected to the reverse bias voltage V APD through the quench resistor 102A and supplied with a predetermined voltage. The APD 101B is connected to the reverse bias voltage V APD through the quench resistor 102B and supplied with a predetermined voltage. Therefore, when photons are incident on APD 101A and APD 101B, charges are generated by avalanche multiplication (avalanche effect), and the generated signals (APD_A and APD_B) are input to waveform shaping circuits 103A and 103B.

波形整形回路１０３Ａ，波形整形回路１０３Ｂは、ＡＰＤ１０１Ａ，ＡＰＤ１０１Ｂからの信号（ＡＰＤ＿Ａ，ＡＰＤ＿Ｂ）の波形整形を行う。例えば、波形整形回路１０３Ａ，波形整形回路１０３Ｂは比較回路を有し、信号（ＡＰＤ＿Ａ，ＡＰＤ＿Ｂ）に係る入力電圧を所定の閾値電圧と比較することにより、電圧パルス（ＰＬＳ＿Ａ，ＰＬＳ＿Ｂ）を出力する。すなわち、波形整形回路１０３Ａ，波形整形回路１０３Ｂは、光子の入射に応じた電荷の生成・排出による電位の変化に対し増幅・エッジ検出を行うことにより、電圧パルス（ＰＬＳ＿Ａ，ＰＬＳ＿Ｂ）をそれぞれ生成する。このように、ＡＰＤ１０１、クエンチ抵抗１０２および波形整形回路１０３は、光の入射を電圧パルスに変換することにより、１ｂｉｔ型ＡＤ変換部として機能する。 The waveform shaping circuit 103A and the waveform shaping circuit 103B perform waveform shaping of the signals (APD_A, APD_B) from the APD 101A, APD 101B. For example, the waveform shaping circuit 103A and the waveform shaping circuit 103B have comparison circuits, and output voltage pulses (PLS_A, PLS_B) by comparing input voltages related to the signals (APD_A, APD_B) with predetermined threshold voltages. That is, the waveform shaping circuit 103A and the waveform shaping circuit 103B generate voltage pulses (PLS_A, PLS_B) by amplifying and edge-detecting changes in potential due to the generation and discharge of charges according to incident photons. . Thus, the APD 101, the quench resistor 102, and the waveform shaping circuit 103 function as a 1-bit AD converter by converting incident light into a voltage pulse.

セレクタ１０６Ａ，セレクタ１０６Ｂは、波形整形回路１０３Ａ，波形整形回路１０３Ｂが出力した電圧パルス（ＰＬＳ＿Ａ，ＰＬＳ＿Ｂ）から、カウンタ１０４Ａ，カウンタ１０４Ｂに入力する電圧パルスを選択する。セレクタ１０６Ａ，セレクタ１０６Ｂは、単位画素１００の外部から入力されるセレクタ制御信号に応じて動作する。本実施形態では、セレクタ制御信号として‘０’もしくは‘１’が設定される。 The selectors 106A and 106B select voltage pulses to be input to the counters 104A and 104B from the voltage pulses (PLS_A and PLS_B) output by the waveform shaping circuits 103A and 103B. The selector 106A and the selector 106B operate according to a selector control signal input from outside the unit pixel 100 . In this embodiment, '0' or '1' is set as the selector control signal.

セレクタ制御信号が‘０’の場合、２つの光電変換部が出力する信号を個別に読み出す制御が行われる。以下、セレクタ制御信号が‘０’の場合を第１の計数モードという。２つの光電変換部が出力する信号を個別に読み出すため、位相差方式による焦点検出が可能となる。また、個別に読み出した信号を合成することで、撮像信号を生成することも可能である。したがって、第１の計数モードでは、焦点検出信号（Ａ像信号およびＢ像信号）と撮像信号（Ａ＋Ｂ像信号）を取得することができる。セレクタ制御信号が‘０’の場合、セレクタ１０６Ａは電圧パルスＰＬＳ＿Ａをカウンタ１０４Ａの入力電圧パルスとして選択し、セレクタ１０６Ｂは電圧パルスＰＬＳ＿Ｂをカウンタ１０４Ｂの入力電圧パルスとして選択する。 When the selector control signal is '0', control is performed to individually read out the signals output from the two photoelectric conversion units. Hereinafter, the case where the selector control signal is '0' is referred to as the first counting mode. Since the signals output from the two photoelectric conversion units are read out separately, focus detection using a phase difference method is possible. It is also possible to generate an imaging signal by synthesizing separately read signals. Therefore, in the first counting mode, the focus detection signal (A image signal and B image signal) and the imaging signal (A+B image signal) can be obtained. When the selector control signal is '0', selector 106A selects voltage pulse PLS_A as the input voltage pulse for counter 104A, and selector 106B selects voltage pulse PLS_B as the input voltage pulse for counter 104B.

一方、セレクタ制御信号が‘１’の場合、２つの光電変換部が出力する信号を合算して読み出す制御が行われる。以下、セレクタ制御信号が‘１’の場合を第２の計数モードという。第２の計数モードでは、撮像信号（Ａ＋Ｂ像信号）を取得することができる。セレクタ制御信号が‘１’の場合、セレクタ１０６Ａは、ＯＲ回路１０５を介して生成される電圧パルスＰＬＳ＿Ａと電圧パルスＰＬＳ＿Ｂの論理和をカウンタ１０４Ａの入力電圧パルスとして選択する。そして、セレクタ１０６Ｂはカウンタ１０４Ａの桁上がり信号Ａをカウンタ１０４Ｂの入力電圧パルスとして選択する。ＯＲ回路１０５は、２入力１出力の論理回路であり、波形整形回路１０３Ａの出力信号である電圧パルスＰＬＳ＿Ａおよび波形整形回路１０３Ｂの出力信号である電圧パルスＰＬＳ＿Ｂを取得し、論理和演算を行って信号をカウンタ１０４Ａに出力する。 On the other hand, when the selector control signal is '1', the signals output from the two photoelectric conversion units are combined and read out. Hereinafter, the case where the selector control signal is '1' is referred to as the second counting mode. In the second counting mode, an imaging signal (A+B image signal) can be obtained. When the selector control signal is '1', selector 106A selects the logical sum of voltage pulse PLS_A and voltage pulse PLS_B generated via OR circuit 105 as the input voltage pulse of counter 104A. The selector 106B selects the carry signal A of the counter 104A as the input voltage pulse of the counter 104B. The OR circuit 105 is a logic circuit with two inputs and one output, and obtains the voltage pulse PLS_A, which is the output signal of the waveform shaping circuit 103A, and the voltage pulse PLS_B, which is the output signal of the waveform shaping circuit 103B. A signal is output to counter 104A.

カウンタ１０４Ａ，カウンタ１０４Ｂは、セレクタ１０６Ａ，セレクタ１０６Ｂによって選択された電圧パルスをカウントする計数部である。カウンタ１０４Ａ，カウンタ１０４Ｂは、カウント値（計数値）を示す出力信号と最上位ビットの桁上がり信号を出力する。カウンタ１０４Ａ，カウンタ１０４Ｂのリセットおよび計数のイネーブルは、単位画素１００に入力される駆動信号により制御される。また、カウンタ１０４Ｂは、別の単位画素１００に構成されるカウンタ１０４Ａ，カウンタ１０４Ｂの桁上がり信号およびセレクタ制御信号を受け付けることが可能となっている。 The counters 104A and 104B are counting units that count voltage pulses selected by the selectors 106A and 106B. The counters 104A and 104B output an output signal indicating the count value (count value) and a carry signal of the most significant bit. The resetting and enabling of counting of the counters 104A and 104B are controlled by the drive signal input to the unit pixel 100. FIG. Also, the counter 104B can receive the carry signal and the selector control signal of the counters 104A and 104B configured in another unit pixel 100 .

次に、図２および図３を参照し、カウンタ１０４Ａおよびカウンタ１０４Ｂについて説明する。本実施形態では、カウンタ１０４Ａおよびカウンタ１０４Ｂを最大４ビットの非同期カウンタとして構成した場合について説明を行うが、カウンタのビット数は４ビットに限られるものではない。 Next, the counters 104A and 104B will be described with reference to FIGS. 2 and 3. FIG. In this embodiment, the case where the counters 104A and 104B are configured as asynchronous counters with a maximum of 4 bits will be described, but the number of bits of the counters is not limited to 4 bits.

図２は、カウンタ１０４Ａの回路の構成を示す図である。カウンタ１０４Ａは、データを保持する複数のフリップフロップ２００によって構成される。本実施形態においては、カウンタ１０４Ａは、４つのフリップフロップ２００を備える。カウンタ１０４Ａは、入力としてセレクタ１０６Ａからの電圧パルスと、単位画素１００に入力される駆動信号に含まれるリセット信号（ＲＳＴ）を受け付け可能である。 FIG. 2 is a diagram showing a circuit configuration of the counter 104A. The counter 104A is composed of a plurality of flip-flops 200 holding data. In this embodiment, the counter 104A comprises four flip-flops 200. FIG. The counter 104A can accept as inputs the voltage pulse from the selector 106A and the reset signal (RST) included in the drive signal input to the unit pixel 100 .

フリップフロップ２００は、Ｄ端子に入力された信号をＣＬＫ端子の立ち上がりエッジでＱ端子に正論理、Ｑ端子と対になるＱ＊端子に負論理で出力する。なお、Ｑ＊端子は図中では下記のように表示する。

Figure 0007321723000001
The flip-flop 200 outputs the signal input to the D terminal at the rising edge of the CLK terminal as positive logic to the Q terminal and to the Q * terminal paired with the Q terminal as negative logic. The Q * terminal is indicated as follows in the figure.
Figure 0007321723000001

初段のフリップフロップ２００のＣＬＫ端子には、電圧パルスが入力される。フリップフロップ２００のＱ＊端子からの出力は、後段のフリップフロップ２００のＣＬＫ端子に接続する。初段以外のフリップフロップ２００のＣＬＫ端子を前段のフリップフロップ２００のＱ＊端子に接続することにより、Ｑ＊端子の出力を桁上がり信号として使用することができる。フリップフロップ２００のそれぞれのＱ端子出力による４ビットの信号はカウンタ１０４Ａの出力信号Ａとして外部へと出力される。また、最後段のフリップフロップ２００のＱ＊端子の出力の出力であるＱ＊信号は、桁上がり信号Ａとしてカウンタ１０４Ａの外部へと出力される。 A voltage pulse is input to the CLK terminal of the first-stage flip-flop 200 . The output from the Q * terminal of the flip-flop 200 is connected to the CLK terminal of the subsequent flip-flop 200 . By connecting the CLK terminal of the flip-flops 200 other than the first stage to the Q * terminal of the preceding flip-flop 200, the output of the Q * terminal can be used as a carry signal. A 4-bit signal from each Q terminal output of the flip-flop 200 is output to the outside as an output signal A of the counter 104A. Also, the Q * signal, which is the output of the Q * terminal of the flip-flop 200 at the final stage, is output as the carry signal A to the outside of the counter 104A.

図３は、カウンタ１０４Ｂの回路の構成を示す図である。カウンタ１０４Ｂは、データを保持する複数のフリップフロップ２００と、複数のセレクタによって構成される。本実施形態においては、カウンタ１０４Ｂは、４つのフリップフロップ２００とセレクタ３０１およびセレクタ３０２を備える。カウンタ１０４Ｂは、入力としてセレクタ１０６Ｂからの電圧パルスと、単位画素１００に入力される駆動信号に含まれるリセット信号（ＲＳＴ）を受け付け可能である。さらに、カウンタ１０４Ｂは、入力として外部桁上がり信号Ａ、外部桁上がり信号Ｂ、セレクタ制御信号を受け付け可能である。 FIG. 3 is a diagram showing a circuit configuration of the counter 104B. The counter 104B is composed of a plurality of flip-flops 200 holding data and a plurality of selectors. In this embodiment, the counter 104B comprises four flip-flops 200, selectors 301 and 302. FIG. The counter 104B can accept as inputs the voltage pulse from the selector 106B and the reset signal (RST) included in the drive signal input to the unit pixel 100 . Further, the counter 104B can accept the external carry signal A, the external carry signal B, and the selector control signal as inputs.

セレクタ３０１は、３段目のフリップフロップ２００の入力信号のセレクタである。セレクタ３０１は、制御信号が‘０’の場合は、２段目のフリップフロップ２００のＱ＊端子出力を選択して３段目のフリップフロップ２００に出力する。一方、セレクタ３０１は、セレクタ制御信号が‘１’の場合は、外部桁上がり信号Ａを選択して３段目のフリップフロップ２００に出力する。 A selector 301 is a selector for an input signal of the flip-flop 200 in the third stage. When the control signal is '0', the selector 301 selects the Q * terminal output of the second-stage flip-flop 200 and outputs it to the third-stage flip-flop 200 . On the other hand, when the selector control signal is '1', the selector 301 selects the external carry signal A and outputs it to the flip-flop 200 of the third stage.

セレクタ３０２は４段目のフリップフロップ２００の入力信号のセレクタである。セレクタ３０２は、制御信号が‘０’の場合は３段目のフリップフロップ２００のＱ＊端子出力を選択して４段目のフリップフロップ２００に出力する。一方、セレクタ３０２は、セレクタ制御信号が‘０’の場合は、外部桁上がり信号Ｂを選択して４段目のフリップフロップ２００に出力する。 A selector 302 is a selector for the input signal of the flip-flop 200 in the fourth stage. When the control signal is '0', the selector 302 selects the Q * terminal output of the third-stage flip-flop 200 and outputs it to the fourth-stage flip-flop 200 . On the other hand, when the selector control signal is '0', the selector 302 selects the external carry signal B and outputs it to the flip-flop 200 of the fourth stage.

各フリップフロップ２００のＱ端子の出力からなる４ビットの信号は、カウンタの出力信号Ｂとしてカウンタ１０４Ｂの外部へと出力される。また、最後段のフリップフロップ２００のＱ＊端子の出力であるＱ＊信号は、桁上がり信号Ｂとしてカウンタ１０４Ｂの外部へと出力される。 A 4-bit signal consisting of the output of the Q terminal of each flip-flop 200 is output to the outside of the counter 104B as the output signal B of the counter. Further, the Q * signal output from the Q * terminal of the flip-flop 200 at the final stage is output as the carry signal B to the outside of the counter 104B.

以上説明したように、セレクタ制御信号が‘０’の場合は、カウンタ１０４Ｂは電圧パルスを計数する４ビットの非同期カウンタとして動作する。一方、セレクタ制御信号が‘１’の場合、１段目および２段目が電圧パルスを計数する２ビットカウンタ、３段目が外部桁上がり信号Ａを保持する１ビットのフリップフロップ、４段目が外部桁上がり信号Ｂを計数する１ビットのフリップフロップとして動作する。 As described above, when the selector control signal is '0', the counter 104B operates as a 4-bit asynchronous counter that counts voltage pulses. On the other hand, when the selector control signal is '1', the first and second stages are 2-bit counters that count voltage pulses, the third stage is a 1-bit flip-flop that holds the external carry signal A, and the fourth stage is a 2-bit counter that counts voltage pulses. acts as a 1-bit flip-flop counting the external carry signal B.

単位画素１００の８ビットからなる出力は、下位４ビットがカウンタ１０４Ａの出力に対応し、上位４ビットがカウンタ１０４Ｂの出力に対応する。セレクタ制御信号が‘０’の場合は、下位４ビットがカウンタ１０４Ａの出力である電圧パルスＰＬＳ＿Ａのカウント値に対応し、上位４ビットがカウンタＢの出力である電圧パルスＰＬＳ＿Ｂのカウント値に対応する。一方、セレクタ制御信号が‘１’の場合は、下位４ビットがカウンタ１０４Ａの出力である電圧パルスＰＬＳ＿Ａと電圧パルスＰＬＳ＿Ｂの和のカウント値に対応する。そして、上位４ビットのうち２ビットがカウンタ１０４Ｂに入力されたカウンタ１０４Ａの桁上がり信号に対応し、残りの２ビットが、カウンタ１０４Ｂに入力された外部桁上がり信号に対応する。即ち、セレクタ制御信号が‘１’の場合は、下位６ビットが電圧パルスＰＬＳ＿Ａと電圧パルスＰＬＳ＿Ｂの和のカウント値に、上位２ビットが外部桁上がり信号に対応している。 In the 8-bit output of the unit pixel 100, the lower 4 bits correspond to the output of the counter 104A, and the upper 4 bits correspond to the output of the counter 104B. When the selector control signal is '0', the lower 4 bits correspond to the count value of the voltage pulse PLS_A that is the output of the counter 104A, and the upper 4 bits correspond to the count value of the voltage pulse PLS_B that is the output of the counter B. . On the other hand, when the selector control signal is '1', the lower 4 bits correspond to the count value of the sum of the voltage pulse PLS_A and the voltage pulse PLS_B output from the counter 104A. Two of the upper four bits correspond to the carry signal of the counter 104A input to the counter 104B, and the remaining two bits correspond to the external carry signal input to the counter 104B. That is, when the selector control signal is '1', the lower 6 bits correspond to the count value of the sum of voltage pulse PLS_A and voltage pulse PLS_B, and the upper 2 bits correspond to the external carry signal.

図４は、単位画素間の配線を説明する図である。単位画素４００および単位画素４１０は、単位画素１００と同様の構成を有する。単位画素４００は撮像素子上のある位置に配置され、単位画素４１０は単位画素４００に対して垂直方向に隣接して配置される。単位画素４００および単位画素４１０は、外部桁上がり信号を相互に配線する関係にある一対の単位画素１００である。単位画素４００から出力される桁上がり信号Ａ，桁上がり信号Ｂは、外部桁上がり信号として単位画素４１０に入力される。単位画素４１０から出力される桁上がり信号Ａ，桁上がり信号Ｂは、外部桁上がり信号として単位画素４００に入力される。単位画素４１０から単位画素４００に入力され桁上がり信号Ａ，桁上がり信号Ｂは、単位画素４１０の出力信号を整形する際に信号整形部７０４により利用される。 FIG. 4 is a diagram for explaining wiring between unit pixels. A unit pixel 400 and a unit pixel 410 have the same configuration as the unit pixel 100 . A unit pixel 400 is arranged at a certain position on the image sensor, and a unit pixel 410 is arranged adjacent to the unit pixel 400 in the vertical direction. A unit pixel 400 and a unit pixel 410 are a pair of unit pixels 100 having a relationship of wiring external carry signals to each other. Carry signal A and carry signal B output from unit pixel 400 are input to unit pixel 410 as external carry signals. The carry signal A and the carry signal B output from the unit pixel 410 are input to the unit pixel 400 as external carry signals. The carry signal A and the carry signal B input from the unit pixel 410 to the unit pixel 400 are used by the signal shaping section 704 when shaping the output signal of the unit pixel 410 .

図５は、撮像素子５００の構成を示すブロック図である。撮像素子５００は、画素部５０１、出力制御回路５０２、タイミング制御回路５０３、セレクタ制御回路５０４を備える。画素部５０１は、行列状に配置した複数の単位画素１００を有する。具体的には、画素部５０１には、白塗りで示される単位画素４００と単位画素４００の垂直方向に隣接する斜線塗りで示される単位画素４１０の組み合わせが多数配置される。なお、本実施形態では単位画素４００と単位画素４１０が垂直方向に交互に配置される例を説明するが、これに限られるものではない。例えば、単位画素４００と単位画素４１０が水平方向に交互に配置されていてもよいし、水平方向および垂直方向に交互に配置されていてもよい。 FIG. 5 is a block diagram showing the configuration of the imaging device 500. As shown in FIG. The image sensor 500 includes a pixel portion 501 , an output control circuit 502 , a timing control circuit 503 and a selector control circuit 504 . A pixel portion 501 has a plurality of unit pixels 100 arranged in a matrix. Specifically, in the pixel portion 501, a large number of combinations of the unit pixels 400 shown in white and the unit pixels 410 shown in diagonal lines adjacent to the unit pixels 400 in the vertical direction are arranged. Note that although an example in which the unit pixels 400 and the unit pixels 410 are arranged alternately in the vertical direction will be described in this embodiment, the present invention is not limited to this. For example, the unit pixels 400 and the unit pixels 410 may be alternately arranged in the horizontal direction, or may be alternately arranged in the horizontal and vertical directions.

出力制御回路５０２には、画素部５０１に配置された単位画素４００，単位画素４１０の出力Ａ，出力Ｂがそれぞれ入力される。出力制御回路５０２は、入力された信号から出力する単位画素の信号を選択し制御する。タイミング制御回路５０３は、画素部５０１に駆動信号を出力する他、出力制御回路５０２の駆動タイミングを制御する。セレクタ制御回路５０４は、画素部５０１の単位画素４００，単位画素４１０に入力されるセレクタ制御信号を制御する。セレクタ制御回路５０４と単位画素４００は、セレクタ制御信号線５０５により接続される。また、セレクタ制御回路５０４と単位画素４１０は、セレクタ制御信号線５０６により接続される。タイミング制御回路５０３およびセレクタ制御回路５０４は、後述するシステム制御部７０７により制御される。 Outputs A and B of the unit pixels 400 and 410 arranged in the pixel portion 501 are input to the output control circuit 502, respectively. The output control circuit 502 selects and controls a unit pixel signal to be output from the input signal. A timing control circuit 503 outputs a driving signal to the pixel portion 501 and controls driving timing of the output control circuit 502 . The selector control circuit 504 controls selector control signals input to the unit pixels 400 and 410 of the pixel portion 501 . The selector control circuit 504 and the unit pixel 400 are connected by a selector control signal line 505 . Also, the selector control circuit 504 and the unit pixel 410 are connected by a selector control signal line 506 . The timing control circuit 503 and the selector control circuit 504 are controlled by a system control section 707 which will be described later.

図６は、撮像素子５００の出力データの一例を説明する図である。撮像素子５００は、出力制御回路５０２により選択される単位画素１００の出力Ａおよび出力Ｂを連結し、８ビットの信号として順次外部に出力する。本実施形態では、例えば図６に示されるように、８ビットのうち下位４ビットを単位画素１００の出力Ａ、上位４ビットを単位画素１００の出力Ｂに割り当てる。 FIG. 6 is a diagram illustrating an example of output data of the imaging element 500. As shown in FIG. The image sensor 500 connects the output A and the output B of the unit pixel 100 selected by the output control circuit 502 and sequentially outputs them to the outside as an 8-bit signal. In this embodiment, for example, as shown in FIG. 6, among the 8 bits, the lower 4 bits are assigned to the output A of the unit pixel 100, and the upper 4 bits are assigned to the output B of the unit pixel 100. FIG.

図７は、撮像装置７００の構成を示す図である。撮像装置７００は、撮像光学系７０１、撮像素子５００、信号整形部７０４、画像処理部７０５、焦点検出部７０６、光学駆動部７０２、撮像素子駆動部７０３およびシステム制御部７０７を備える。撮像光学系７０１は、撮像素子５００に被写体の光学像を結像するための光学系であり、シフトレンズやズームレンズなどの複数のレンズや絞りを含む。光学駆動部７０２は、焦点検出部７０６から出力されるフォーカス情報やシステム制御部７０７の光学系駆動情報に応じて、撮像光学系７０１を制御する。なお、本実施形態では、レンズとカメラ本体とが一体となった撮像装置を例に説明するが、これに限られるものではなく、レンズが着脱可能なレンズ交換式の撮像装置であってもよい。 FIG. 7 is a diagram showing the configuration of an imaging device 700. As shown in FIG. The imaging apparatus 700 includes an imaging optical system 701 , an imaging element 500 , a signal shaping section 704 , an image processing section 705 , a focus detection section 706 , an optical driving section 702 , an imaging element driving section 703 and a system control section 707 . The imaging optical system 701 is an optical system for forming an optical image of a subject on the imaging element 500, and includes a plurality of lenses such as a shift lens and a zoom lens, and an aperture. The optical drive unit 702 controls the imaging optical system 701 according to focus information output from the focus detection unit 706 and optical system drive information from the system control unit 707 . In the present embodiment, an imaging device in which a lens and a camera body are integrated will be described as an example, but the present invention is not limited to this, and a lens-interchangeable imaging device with a detachable lens may be used. .

撮像素子５００は、撮像光学系７０１を介して結像された被写体の光学像を電気的な信号に変換する。撮像素子５００については、図５を用いてその詳細を説明した。撮像素子５００は、撮像素子駆動部７０３からの指示に基づき、セレクタ制御回路５０４によるセレクタ制御信号を決定する。撮像素子駆動部７０３は、システム制御部７０７からの撮像素子の駆動指示情報に応じて、撮像素子５００を制御する。 The imaging device 500 converts an optical image of a subject formed via an imaging optical system 701 into an electrical signal. The details of the imaging device 500 have been described with reference to FIG. The image pickup device 500 determines a selector control signal by a selector control circuit 504 based on an instruction from the image pickup device drive unit 703 . The image pickup device drive unit 703 controls the image pickup device 500 according to drive instruction information for the image pickup device from the system control unit 707 .

信号整形部７０４は、撮像素子５００から出力される８ビットの出力信号を所定の手順に従って整形し、撮像信号および焦点検出用信号を生成する。信号整形部７０４は、単位画素４００により構成されるラインの出力信号と単位画素４１０により構成されるラインの出力信号との待ち合わせ用にラインメモリを備える。信号整形部７０４による信号整形処理の詳細については後述する。なお、本実施形態では水平方向に並ぶ単位画素を１つのラインとして扱い、単位画素４００により構成されるラインと出力信号と単位画素４１０により構成されるラインが垂直方向に交互に配置されるようにしているが、これに限られるものではない。垂直方向に並ぶ単位画素を１つのラインとして扱い、単位画素４００により構成されるラインと出力信号と単位画素４１０により構成されるラインが水平方向に交互に配置されるようにしてもよい。また、単位画素４００と単位画素４１０が水平垂直方向に交互に配置されるようにしてもよい。 A signal shaping unit 704 shapes an 8-bit output signal output from the image sensor 500 according to a predetermined procedure to generate an imaging signal and a focus detection signal. The signal shaping unit 704 includes a line memory for waiting the line output signal formed by the unit pixels 400 and the line output signal formed by the unit pixels 410 . The details of the signal shaping process by the signal shaping section 704 will be described later. Note that in this embodiment, the unit pixels arranged in the horizontal direction are treated as one line, and the line composed of the unit pixels 400 and the line composed of the output signal and the unit pixels 410 are arranged alternately in the vertical direction. However, it is not limited to this. The unit pixels arranged in the vertical direction may be treated as one line, and the line composed of the unit pixels 400 and the line composed of the output signal and the unit pixels 410 may be alternately arranged in the horizontal direction. Alternatively, the unit pixels 400 and the unit pixels 410 may be arranged alternately in the horizontal and vertical directions.

画像処理部７０５は、信号整形部７０４で生成された画像信号に対し、例えば、ホワイトバランス等の画像処理を行う。画像処理部７０５で各種画像処理が行われた画像信号は、不図示の圧縮部にて圧縮符号化され、記録媒体に記録される。記録媒体は、撮像装置に対して着脱可能であってもよいし、撮像装置に内蔵されていてもよい。 An image processing unit 705 performs image processing such as white balance on the image signal generated by the signal shaping unit 704 . An image signal that has been subjected to various image processing by the image processing unit 705 is compression-encoded by a compression unit (not shown) and recorded on a recording medium. The recording medium may be detachable from the imaging device, or may be built in the imaging device.

焦点検出部７０６は、信号整形部７０４から得られた２つの瞳分割像から位相差測距を行うための位相差評価値を算出し、撮像光学系７０１のフォーカス位置を制御するためのフォーカス情報を算出する。システム制御部７０７は、各種演算を行い、撮像装置７００全体を制御するＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）である。システム制御部７０７は、撮影シーンや撮像モードなどから得られる撮影情報に基づいて、光学駆動部７０２へズームや絞りなどの光学系の駆動情報を送る。また、システム制御部７０７は、撮像素子駆動部７０３へ露光時間やセレクタ制御回路の設定指示などの撮像素子の駆動情報を送る。 A focus detection unit 706 calculates a phase difference evaluation value for performing phase difference ranging from the two pupil division images obtained from the signal shaping unit 704, and obtains focus information for controlling the focus position of the imaging optical system 701. Calculate A system control unit 707 is a CPU (Central Processing Unit) that performs various calculations and controls the entire imaging apparatus 700 . The system control unit 707 sends optical system drive information such as zoom and aperture to the optical drive unit 702 based on shooting information obtained from shooting scenes, shooting modes, and the like. The system control unit 707 also sends image pickup device drive information such as an exposure time and selector control circuit setting instructions to the image pickup device drive unit 703 .

次に、図８および図９を参照し、セレクタ制御信号の設定および信号整形部７０４による信号整形処理について説明する。本実施形態の撮像装置７００は、第１の撮像モードおよび第２の撮像モードが設定可能である。第１の撮像モードは、撮像素子５００の画素部５０１の全ラインから撮像信号および焦点検出用信号を取得するモードである。第２の撮像モードは、撮像素子５００の画素部５０１のうち、撮像信号のみ取得するラインと、撮像信号と焦点検出用信号の両方を取得するラインとを交互に配置するモードである。 Next, setting of the selector control signal and signal shaping processing by the signal shaping section 704 will be described with reference to FIGS. 8 and 9. FIG. The imaging device 700 of this embodiment can be set to a first imaging mode and a second imaging mode. A first imaging mode is a mode in which imaging signals and focus detection signals are acquired from all lines of the pixel portion 501 of the image sensor 500 . The second imaging mode is a mode in which, in the pixel portion 501 of the image sensor 500, lines for acquiring only imaging signals and lines for acquiring both imaging signals and focus detection signals are arranged alternately.

第２のモードでは、撮像信号のみ取得するラインと、撮像信号と焦点検出用信号の両方を取得するラインが混在している。撮像信号と焦点検出用信号の両方を取得する場合、下位４ビットが電圧パルスＰＬＳ＿Ａのカウント値、上位４ビットが電圧パルスＰＬＳ＿Ｂのカウント値に対応している出力信号を整形すると、４ビットの焦点検出用信号と５ビットの撮像信号が取得される。撮像信号のみ取得する場合、電圧パルスＰＬＳ＿Ａと電圧パルスＰＬＳ＿Ｂの和である８ビットの出力信号から、８ビットの撮像信号を取得することも可能である。しかし、撮像信号と焦点検出用信号の両方を取得する場合の撮像信号のビット数と、撮像信号のみを取得する場合の撮像信号のビット数に２ビット以上の差があると、それらを合わせて画像を生成した場合に不自然な画像となってしまう。そのため、公的な撮像画像を得るためには、撮像信号のみを取得する場合の撮像信号のビット数は、撮像信号と焦点検出用信号の両方を取得する場合のビット数＋１に収めることが望ましい。そのため、本実施形態では、像信号のみを取得する場合の撮像信号のビット数が５＋１＝６ビットとなるように制御する。したがって、撮像信号のみ取得する場合、８ビットの出力信号のうち６ビットを撮像信号に対応する各単位画素の電圧パルスＰＬＳ＿Ａと電圧パルスＰＬＳ＿Ｂの和のカウント値とする。そして、残りの２ビットを、撮像信号と焦点検出用信号のダイナミックレンジを拡張するために利用する外部桁上がり信号に使用する。したがって、第２の撮像モードは撮像信号と焦点検出用信号のダイナミックレンジを拡張可能なモードである。 In the second mode, lines that acquire only imaging signals and lines that acquire both imaging signals and focus detection signals are mixed. When acquiring both the image pickup signal and the focus detection signal, shaping the output signal in which the lower 4 bits correspond to the count value of the voltage pulse PLS_A and the upper 4 bits correspond to the count value of the voltage pulse PLS_B produces a 4-bit focus. A detection signal and a 5-bit imaging signal are acquired. When acquiring only the imaging signal, it is also possible to acquire the 8-bit imaging signal from the 8-bit output signal that is the sum of the voltage pulse PLS_A and the voltage pulse PLS_B. However, if there is a difference of 2 bits or more between the number of bits of the imaging signal when acquiring both the imaging signal and the signal for focus detection and the number of bits of the imaging signal when acquiring only the imaging signal, they are combined. When an image is generated, it becomes an unnatural image. Therefore, in order to obtain a public captured image, it is desirable that the number of bits of the imaging signal when only the imaging signal is obtained be within the number of bits when obtaining both the imaging signal and the focus detection signal + 1. . Therefore, in the present embodiment, control is performed so that the number of bits of the imaging signal when only the image signal is acquired is 5+1=6 bits. Therefore, when only the imaging signal is acquired, 6 bits of the 8-bit output signal are set as the count value of the sum of the voltage pulse PLS_A and the voltage pulse PLS_B of each unit pixel corresponding to the imaging signal. The remaining 2 bits are used for an external carry signal used to expand the dynamic range of the imaging signal and focus detection signal. Therefore, the second imaging mode is a mode capable of extending the dynamic range of the imaging signal and the focus detection signal.

システム制御部７０７は、設定された撮像モードに応じて撮像素子駆動部７０３および信号整形部７０４の駆動方法を切り替える。第１の撮像モードが設定されている場合、システム制御部７０７は、撮像素子駆動部７０３を介してセレクタ制御信号線５０５およびセレクタ制御信号線５０６を共に‘０’に設定するように、セレクタ制御回路５０４へ駆動指示を出す。セレクタ制御回路５０４は、システム制御部７０７の指示に基づき、セレクタ制御信号線５０５およびセレクタ制御信号線５０６に‘０’を設定する。 The system control unit 707 switches the driving method of the image sensor driving unit 703 and the signal shaping unit 704 according to the set imaging mode. When the first imaging mode is set, the system control unit 707 performs selector control so that both the selector control signal line 505 and the selector control signal line 506 are set to '0' via the image sensor driving unit 703. A drive instruction is issued to the circuit 504 . The selector control circuit 504 sets '0' to the selector control signal line 505 and the selector control signal line 506 based on the instruction from the system control unit 707 .

先に説明したように、セレクタ制御信号が‘０’の場合、セレクタ１０６Ａは電圧パルスＰＬＳ＿Ａをカウンタ１０４Ａの入力電圧パルスとして選択し、セレクタ１０６Ｂは電圧パルスＰＬＳ＿Ｂをカウンタ１０４Ｂの入力電圧パルスとして選択する。そのため、第１の撮像モードでは、各単位画素に構成されるカウンタ１０４Ａ，カウンタ１０４Ｂはそれぞれ４ビットのカウンタとして動作する。したがって、第１の撮像モードでは、撮像素子５００の出力信号は８ビット中の下位４ビットが各単位画素の電圧パルスＰＬＳ＿Ａのカウント値、上位４ビットが各単位画素の電圧パルスＰＬＳ＿Ｂのカウント値となる。 As described above, when the selector control signal is '0', the selector 106A selects the voltage pulse PLS_A as the input voltage pulse for the counter 104A, and the selector 106B selects the voltage pulse PLS_B as the input voltage pulse for the counter 104B. . Therefore, in the first imaging mode, each of the counters 104A and 104B configured in each unit pixel operates as a 4-bit counter. Therefore, in the first imaging mode, the output signal of the image sensor 500 has the count value of the voltage pulse PLS_A of each unit pixel in the lower 4 bits among the 8 bits, and the count value of the voltage pulse PLS_B in the unit pixel in the upper 4 bits. Become.

一方、第２の撮像モードが設定されている場合、システム制御部７０７は、撮像素子駆動部７０３を介してセレクタ制御信号線５０５を‘１’、セレクタ制御信号線５０６を‘０’に設定するように、セレクタ制御回路５０４へ駆動指示を出す。セレクタ制御回路５０４はシステム制御部７０７の指示に基づき、セレクタ制御信号線５０５には‘１’、セレクタ制御信号線５０６には‘０’を設定する。 On the other hand, when the second imaging mode is set, the system control unit 707 sets the selector control signal line 505 to '1' and the selector control signal line 506 to '0' through the imaging device driving unit 703. A driving instruction is issued to the selector control circuit 504 as shown. The selector control circuit 504 sets '1' to the selector control signal line 505 and '0' to the selector control signal line 506 based on the instruction from the system control unit 707 .

まず、第２の撮像モードにいてセレクタ制御信号として‘１’が入力される単位画素４００について説明する。先に説明したように、セレクタ制御信号が‘１’の場合、セレクタ１０６ＡはＯＲ回路１０５を介して生成される電圧パルスＰＬＳ＿Ａと電圧パルスＰＬＳ＿Ｂの論理和をカウンタ１０４Ａの入力電圧パルスとして選択する。そして、セレクタ１０６Ｂはカウンタ１０４Ａの桁上がり信号Ａをカウンタ１０４Ｂの入力電圧パルスとして選択する。そのため、第２の撮像モードでセレクタ制御信号が‘１’に設定される単位画素４００は、カウンタ１０４Ａ，カウンタ１０４Ｂを直列に接続する。そして、カウンタ１０４Ｂの３ビット目と４ビット目はそれぞれ対応する単位画素４１０の桁上がり信号を計数するように動作する。第２の撮像モードにおいて単位画素４００により構成されるラインでは、撮像素子５００の出力信号８ビット中の下位６ビットが各単位画素の電圧パルスＰＬＳ＿Ａと電圧パルスＰＬＳ＿Ｂの和のカウント値となる。そして、撮像素子５００の出力信号８ビット中の上位２ビットが対応する単位画素４１０の桁上がり信号Ａ，桁上がり信号Ｂとなる。 First, the unit pixel 400 to which '1' is input as the selector control signal in the second imaging mode will be described. As described above, when the selector control signal is '1', selector 106A selects the logical sum of voltage pulse PLS_A and voltage pulse PLS_B generated via OR circuit 105 as the input voltage pulse of counter 104A. The selector 106B selects the carry signal A of the counter 104A as the input voltage pulse of the counter 104B. Therefore, the unit pixel 400 whose selector control signal is set to '1' in the second imaging mode connects the counters 104A and 104B in series. The 3rd and 4th bits of the counter 104B operate to count carry signals of the corresponding unit pixels 410, respectively. In the line formed by the unit pixels 400 in the second imaging mode, the lower 6 bits in the 8-bit output signal of the image sensor 500 are the count value of the sum of the voltage pulse PLS_A and the voltage pulse PLS_B of each unit pixel. Then, the carry signal A and the carry signal B of the unit pixel 410 corresponding to the upper 2 bits in the 8 bits of the output signal of the imaging element 500 are used.

次に、第２の撮像モードにいてセレクタ制御信号として‘０’が入力される単位画素４１０について説明する。先に説明したように、セレクタ制御信号が‘０’の場合、セレクタ１０６Ａは、電圧パルスＰＬＳ＿Ａをカウンタ１０４Ａの入力電圧パルスとして選択し、セレクタ１０６Ｂは電圧パルスＰＬＳ＿Ｂをカウンタ１０４Ｂの入力電圧パルスとして選択する。そのため、単位画素４１０により構成されるラインにおいては、出力信号８ビット中の下位４ビットが単位画素４１０の電圧パルスＰＬＳ＿Ａのカウント値、上位４ビットが単位画素４１０の電圧パルスＰＬＳ＿Ｂのカウント値となる。 Next, the unit pixel 410 to which '0' is input as the selector control signal in the second imaging mode will be described. As described above, when the selector control signal is '0', the selector 106A selects the voltage pulse PLS_A as the input voltage pulse of the counter 104A, and the selector 106B selects the voltage pulse PLS_B as the input voltage pulse of the counter 104B. do. Therefore, in the line formed by the unit pixels 410, the lower 4 bits in the 8-bit output signal are the count value of the voltage pulse PLS_A of the unit pixel 410, and the upper 4 bits are the count value of the voltage pulse PLS_B of the unit pixel 410. .

図８および図９は、撮像モード毎の信号整形部７０４の各信号の遷移を示すタイミングチャートである。信号整形部７０４は、撮像素子５００から出力された出力信号を整形処理し、整形信号を生成する。タイミングｔ８０１およびｔ９０１は、単位画素４００により構成されるラインの出力信号の転送開始タイミングを表している。タイミングｔ８０２およびｔ９０２は、単位画素４００により構成されるラインの出力信号の転送終了タイミングおよび単位画素４１０により構成されるラインの出力信号の転送開始タイミングを表している。タイミングｔ８０３およびｔ９０３は、単位画素４１０により構成されるラインの出力信号の転送終了タイミングを表している。タイミングｔ８０３以降はタイミングｔ８０１からタイミングｔ８０３に示す信号の遷移が、撮像素子５００の最終ラインまで繰り返しているものとする。同様に、タイミングｔ９０３以降はタイミングｔ９０１からタイミングｔ９０３に示す信号の遷移が、撮像素子５００の最終ラインまで繰り返しているものとする。 8 and 9 are timing charts showing transition of each signal of the signal shaping section 704 for each imaging mode. A signal shaping unit 704 performs shaping processing on the output signal output from the imaging device 500 to generate a shaped signal. Timings t801 and t901 represent transfer start timings of the output signal of the line composed of the unit pixels 400. FIG. Timings t802 and t902 represent the transfer end timing of the output signal of the line formed by the unit pixels 400 and the transfer start timing of the output signal of the line formed by the unit pixels 410. FIG. Timings t803 and t903 represent transfer end timings of the output signal of the line formed by the unit pixels 410. FIG. After timing t803, it is assumed that the signal transition shown from timing t801 to timing t803 is repeated until the last line of the image sensor 500. FIG. Similarly, after timing t903, it is assumed that the signal transition shown from timing t901 to timing t903 is repeated until the last line of the image sensor 500. FIG.

出力信号は、撮像素子５００から出力される８ビットのデータを示している。遅延信号は、信号整形部７０４に内蔵される１ライン分の出力信号を保持可能なラインメモリを介して出力される遅延信号である。Ａ整形信号、Ｂ整形信号、Ａ＋Ｂ整形信号は、撮像素子５００からの出力信号に基づいて信号整形処理により生成される信号整形部７０４の出力信号である。有効信号Ａ、有効信号Ｂ、有効信号Ａ＋Ｂは、整形信号Ａ、整形信号Ｂ、整形信号Ａ＋Ｂに対して有効なデータ区間であることを示す制御用の出力信号である。有効信号Ａ、有効信号Ｂ、有効信号Ａ＋Ｂでは、データが有効な期間は‘Ｈ’（Ｈｉｇｈ）を、データが無効な期間は‘Ｌ’（Ｌｏｗ）を示す。 The output signal indicates 8-bit data output from the imaging device 500 . The delayed signal is a delayed signal that is output via a line memory that is built in the signal shaping section 704 and that can hold an output signal for one line. The A-shaped signal, the B-shaped signal, and the A+B-shaped signal are output signals of the signal shaping section 704 generated by signal shaping processing based on the output signal from the imaging element 500 . Valid signal A, valid signal B, and valid signal A+B are output signals for control indicating valid data sections with respect to shaped signal A, shaped signal B, and shaped signal A+B. Valid signal A, valid signal B, and valid signal A+B indicate 'H' (High) during the data valid period and 'L' (Low) during the data invalid period.

まず、図８を参照し、第１の撮像モードにおける信号整形部７０４の信号整形処理と各信号の遷移について説明する。第１の撮像モードにおける信号整形部７０４は、出力信号に対し、下位４ビットと上位４ビットに分離し、それぞれを整形信号Ａ、整形信号Ｂの値とする。また、整形信号Ａと整形信号Ｂを加算した値を、整形信号Ａ＋Ｂの値とする。 First, the signal shaping process of the signal shaping unit 704 and the transition of each signal in the first imaging mode will be described with reference to FIG. The signal shaping unit 704 in the first imaging mode separates the output signal into lower 4 bits and upper 4 bits, and uses these as values of shaping signal A and shaping signal B, respectively. Further, the value obtained by adding the shaping signal A and the shaping signal B is set as the value of the shaping signal A+B.

一例として、タイミングｔ８０４のタイミングにおける信号整形処理について説明する。タイミングｔ８０４において、撮像素子５００の出力信号は０ｘＢＣである。このとき、出力信号の上位４ビットと下位４ビットに信号を分離すると、出力信号の上位４ビットは０ｘ０Ｂ、下位４ビットは０ｘ０Ｃとなる。出力信号の下位４ビットの値０ｘ０Ｃは整形信号Ａ、上位４ビットの０ｘＢは整形信号Ｂの値として取り扱われる。また、整形信号Ａと整形信号Ｂの加算信号は０ｘ１７となり、整形信号Ａ＋Ｂの値として取り扱われる。 As an example, the signal shaping process at timing t804 will be described. At timing t804, the output signal of the image sensor 500 is 0xBC. At this time, if the signal is separated into the upper 4 bits and the lower 4 bits of the output signal, the upper 4 bits of the output signal are 0x0B and the lower 4 bits are 0x0C. The lower 4-bit value 0x0C of the output signal is treated as the shaping signal A, and the upper 4-bit value 0xB is treated as the shaping signal B value. The addition signal of shaping signal A and shaping signal B is 0x17, which is handled as the value of shaping signal A+B.

タイミングｔ８０２からタイミングｔ８０３の期間においても同様に、出力信号に対し、下位４ビットを整形信号Ａ、上位４ビットを整形信号Ｂ、整形信号Ａと整形信号Ｂの加算信号を整形信号Ａ＋Ｂとする。なお、第１の撮像モードにおいては全ラインにおいて整形信号Ａ、整形信号Ｂ、整形信号Ａ＋Ｂに対応する有効信号Ａ、有効信号Ｂ、有効信号Ａ＋Ｂを‘Ｈ’としている。したがって、すべてのラインにおいて出力信号に対して整形処理された、整形信号Ａ、整形信号Ｂ、整形信号Ａ＋Ｂが並列で後段へと出力される。このように、第１の撮像モードにおいては、信号整形処理によって全ラインの単位画素毎に４ビットの整形信号Ａ、４ビットの整形信号Ｂ、５ビットの整形信号Ａ＋Ｂが生成され、後段へと出力される。 Similarly, in the period from timing t802 to timing t803, the lower 4 bits of the output signal are the shaping signal A, the upper 4 bits are the shaping signal B, and the addition signal of the shaping signal A and the shaping signal B is the shaping signal A+B. In the first imaging mode, the effective signal A, the effective signal B, and the effective signal A+B corresponding to the shaping signal A, the shaping signal B, and the shaping signal A+B are set to 'H' in all the lines. Therefore, the shaping signal A, the shaping signal B, and the shaping signal A+B, which have been shaped with respect to the output signal in all the lines, are output in parallel to the subsequent stages. As described above, in the first imaging mode, the signal shaping process generates a 4-bit shaping signal A, a 4-bit shaping signal B, and a 5-bit shaping signal A+B for each unit pixel of all lines. output.

次に、図９を参照し、第２の撮像モードにおける信号整形部７０４の信号整形処理と各信号の遷移について説明する。第２の撮像モードにおける信号整形部７０４は、単位画素４００により構成されるラインと、単位画素４１０により構成されるラインで信号整形処理方法を切り替える。 Next, the signal shaping process of the signal shaping unit 704 and the transition of each signal in the second imaging mode will be described with reference to FIG. 9 . The signal shaping unit 704 in the second imaging mode switches the signal shaping processing method between a line configured by the unit pixels 400 and a line configured by the unit pixels 410 .

最初に単位画素４００により構成されるラインの信号整形処理について説明する。タイミングｔ９０１からタイミングｔ９０２に示す単位画素４００の信号出力期間においては、出力信号のうち下位６ビットがＰＬＳ＿ＡとＰＬＳ＿Ｂの論理和のカウント値である。そして、出力信号のうち上位２ビットが対応する単位画素４１０のカウンタ１０４Ａ、カウンタ１０４Ｂの桁上がり信号のカウント値である。 First, a signal shaping process for a line composed of unit pixels 400 will be described. In the signal output period of the unit pixel 400 shown from timing t901 to timing t902, the lower 6 bits of the output signal are the count value of the OR of PLS_A and PLS_B. Then, the upper two bits of the output signal are the count values of the carry signals of the counter 104A and the counter 104B of the corresponding unit pixel 410 .

信号整形部７０４は、タイミングｔ９０１からタイミングｔ９０２の期間中は出力信号の下位６ビットを整形信号Ａ＋Ｂとして取り扱うとともに、出力信号を不図示のラインメモリに入力する。なお、タイミングｔ９０１からタイミングｔ９０２の期間においては整形信号Ａ＋Ｂに対応する有効信号Ａ＋Ｂを‘Ｈ’、整形信号Ａおよび整形信号Ｂに対応する有効信号Ａおよび有効信号Ｂついては‘Ｌ’としている。 During the period from timing t901 to timing t902, the signal shaping section 704 treats the lower 6 bits of the output signal as a shaping signal A+B and inputs the output signal to a line memory (not shown). In the period from timing t901 to timing t902, valid signal A+B corresponding to shaping signal A+B is set to 'H', and valid signal A and valid signal B corresponding to shaping signal A and shaping signal B are set to 'L'.

タイミングｔ９０２からタイミングｔ９０３に示す単位画素４１０の信号出力期間においては、出力信号の内訳は下位４ビットが単位画素４１０のＰＬＳ＿Ａのカウント値、上位４ビットが単位画素４１０のＰＬＳ＿Ｂのカウント値となる。また、不図示のラインメモリにより、１ライン前の出力信号、即ち単位画素４００により構成されるラインの出力信号が、対応する単位画素４１０と同期して遅延信号として出力される。 In the signal output period of the unit pixel 410 from timing t902 to timing t903, the breakdown of the output signal is the PLS_A count value of the unit pixel 410 in the lower 4 bits and the PLS_B count value of the unit pixel 410 in the upper 4 bits. A line memory (not shown) outputs an output signal of one line before, that is, an output signal of a line composed of unit pixels 400 as a delay signal in synchronization with the corresponding unit pixel 410 .

信号整形部７０４は、タイミングｔ９０２からタイミングｔ９０３の期間中は出力信号の下位４ビットと遅延信号の７ビット目を結合し、５ビットの信号を生成して整形信号Ａとして取り扱う。即ち、信号整形部７０４は、単位画素４１０に構成されるカウンタ１０４Ａの桁上がり信号Ａが接続されたフリップフロップの出力ビットを結合し、５ビットの信号を生成して整形信号Ａとして取り扱う。 During the period from timing t902 to timing t903, the signal shaping section 704 combines the lower 4 bits of the output signal and the 7th bit of the delayed signal, generates a 5-bit signal, and treats it as shaped signal A. That is, the signal shaping unit 704 combines the output bits of the flip-flop to which the carry signal A of the counter 104A formed in the unit pixel 410 is connected, generates a 5-bit signal, and treats it as the shaping signal A.

また、信号整形部７０４は、出力信号の上位４ビットと遅延信号の８ビット目を結合し、５ビットの信号を生成して整形信号Ｂとして取り扱う。即ち、信号整形部７０４は、単位画素４１０に構成されるカウンタ１０４Ｂの桁上がり信号Ｂが接続されたフリップフロップの出力ビットを結合し、５ビットの信号を生成して整形信号Ｂとして取り扱う。また、信号整形部７０４は、整形信号Ａと整形信号Ｂを加算した値を、６ビットの整形信号Ａ＋Ｂとして取り扱う。 Further, the signal shaping section 704 combines the upper 4 bits of the output signal and the 8th bit of the delayed signal to generate a 5-bit signal, which is treated as a shaped signal B. FIG. That is, the signal shaping unit 704 combines the output bits of the flip-flop to which the carry signal B of the counter 104B formed in the unit pixel 410 is connected, generates a 5-bit signal, and treats it as the shaping signal B. Further, the signal shaping section 704 treats the value obtained by adding the shaping signal A and the shaping signal B as a 6-bit shaping signal A+B.

なお、タイミングｔ９０２からタイミングｔ９０３の期間において、整形信号Ａ、整形信号Ｂ、および整形信号Ａ＋Ｂに対応する有効信号Ａ、有効信号Ｂ、有効信号Ａ＋Ｂは‘Ｈ’となる。したがって、出力信号に対して整形処理された、整形信号Ａ、整形信号Ｂ、整形信号Ａ＋Ｂが並列で後段へと出力される。 During the period from timing t902 to timing t903, valid signal A, valid signal B, and valid signal A+B corresponding to shaping signal A, shaping signal B, and shaping signal A+B are 'H'. Accordingly, the shaped signal A, the shaped signal B, and the shaped signal A+B, which have been shaped with respect to the output signal, are output in parallel to the subsequent stages.

一例として、タイミングｔ９０５、タイミングｔ９０６のタイミングにおける信号整形処理を説明する。タイミングｔ９０５において、出力信号は０ｘＥ４である。このとき、出力信号の下位６ビットは０ｘ２４となる。また、出力信号の上位２ビットは０ｘ３である。出力信号の下位６ビットの値０ｘ２４は、整形信号Ａ＋Ｂの値として取り扱われる。 As an example, signal shaping processing at timings t905 and t906 will be described. At timing t905, the output signal is 0xE4. At this time, the lower 6 bits of the output signal are 0x24. Also, the upper two bits of the output signal are 0x3. The lower 6-bit value 0x24 of the output signal is treated as the value of the shaping signal A+B.

タイミングｔ９０６において、出力信号は０ｘ２２である。このとき、出力信号の上位４ビットと下位４ビットに信号を分離すると、出力信号の上位４ビットは０ｘ２、下位４ビットは０ｘ２となる。また、遅延信号には、対応する単位画素４００の出力信号０ｘＥＡが同期して入力される。 At timing t906, the output signal is 0x22. At this time, when the signal is separated into the upper 4 bits and the lower 4 bits of the output signal, the upper 4 bits of the output signal are 0x2, and the lower 4 bits are 0x2. Also, the output signal 0xEA of the corresponding unit pixel 400 is synchronously input to the delayed signal.

出力信号の下位４ビットの値０ｘ２と遅延信号の７ビット目の値‘１’を出力信号の下位４ビットの最上位ビットに結合した値を、整形信号Ａの値として取り扱う。即ち、整形信号Ａは０ｘ１２となる。また、出力信号の上位４ビットの値０ｘ２と遅延信号の８ビット目の値‘１’を出力信号の上位４ビットの最上位ビットに結合した値を、整形信号Bの値として取り扱う。即ち、整形信号Ｂは０ｘ１２となる。整形信号ＡとＢの加算信号は０ｘ２４となり、整形信号Ａ＋Ｂの値として取り扱われる。 A value obtained by combining the value 0x2 of the lower 4 bits of the output signal and the value '1' of the 7th bit of the delayed signal to the most significant bit of the lower 4 bits of the output signal is handled as the value of the shaping signal A. That is, the shaping signal A becomes 0x12. Also, the value obtained by combining the value 0x2 of the upper 4 bits of the output signal and the value '1' of the 8th bit of the delayed signal to the most significant bit of the upper 4 bits of the output signal is handled as the value of the shaping signal B. That is, the shaping signal B becomes 0x12. The sum of the shaping signals A and B is 0x24, which is treated as the value of the shaping signal A+B.

このように、第２の撮像モードにおいては、単位画素４００により構成されるラインでは、６ビットの整形信号Ａ＋Ｂが生成され、後段へと出力される。また、単位画素４１０により構成されるラインでは、５ビットのＡ整形信号、５ビットのＢ整形信号、６ビットのＡ＋Ｂ整形信号が生成され、後段へと出力される。本実施形態のよると、第１の撮像モードにおける各整形信号に対し、第２の撮像モードにおける各整形信号は１ビット分のデータレンジを拡張した状態で計数することが可能となり、高輝度被写体を撮影する場合でも飽和の発生を抑制することが可能となる。 As described above, in the second imaging mode, a 6-bit shaping signal A+B is generated for a line composed of the unit pixels 400 and output to the subsequent stage. In addition, in a line composed of the unit pixels 410, a 5-bit A-shaped signal, a 5-bit B-shaped signal, and a 6-bit A+B-shaped signal are generated and output to subsequent stages. According to the present embodiment, each shaped signal in the second imaging mode can be counted with the data range extended by 1 bit for each shaped signal in the first imaging mode, and high-brightness objects can be counted. It is possible to suppress the occurrence of saturation even when photographing.

なお、本実施形態では、単位画素４００を撮像信号のみ取得で、単位画素４１０を撮像信号と焦点検出用信号の両方を取得可能としたが、これに限定されるものではない。例えば、単位画素４００で撮像信号と焦点検出用信号の両方を取得し、単位画素４１０で撮像信号のみ所得する場合にも適用可能である。この場合、システム制御部７０７は撮像素子駆動部７０３を介して単位画素４００のセレクタ制御信号を‘０’、単位画素４１０のセレクタ制御信号を‘１’に設定するように駆動指示を出し、信号整形部７０４での整形方法を適当な形に変えればよい。 In the present embodiment, the unit pixel 400 can acquire only the imaging signal, and the unit pixel 410 can acquire both the imaging signal and the focus detection signal, but the present invention is not limited to this. For example, the present invention can be applied to a case where the unit pixel 400 acquires both the imaging signal and the focus detection signal, and the unit pixel 410 acquires only the imaging signal. In this case, the system control unit 707 issues a drive instruction to set the selector control signal of the unit pixel 400 to '0' and the selector control signal of the unit pixel 410 to '1' via the image sensor drive unit 703, and the signal The shaping method in the shaping section 704 may be changed to an appropriate shape.

また、本実施形態では、垂直方向の隣接単位画素を一対のペアとして取り扱う例を示したが、これに限定されるものではなく、直列接続したカウンタの一部のビットを、並列接続で動作するカウンタの拡張ビットとして利用できるように構成されていればよい。例えば、水平方向の隣接単位画素により一対のペアを形成してもよいし、あるいは、隣接ではない単位画素間で配線を行うようにしてもよい。また、本実施形態では、単位画素１００が計数手段であるカウンタ１０４Ａおよびカウンタ１０４Ｂを備える例を説明したが、計数手段は必ずしも単位画素１００に備えられている必要はなく、単位画素１００と対応するように配置されていればよい。 Further, in the present embodiment, an example in which adjacent unit pixels in the vertical direction are treated as a pair has been shown, but the present invention is not limited to this, and some bits of serially connected counters are operated in parallel connection. It is sufficient if it is configured so that it can be used as an extension bit of the counter. For example, adjacent unit pixels in the horizontal direction may form a pair, or wiring may be performed between unit pixels that are not adjacent. Further, in the present embodiment, an example in which the unit pixel 100 includes the counter 104A and the counter 104B, which are counting means, has been described. should be arranged as

（その他の実施例）
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。 (Other examples)
The present invention supplies a program that implements one or more functions of the above-described embodiments to a system or device via a network or a storage medium, and one or more processors in the computer of the system or device reads and executes the program. It can also be realized by processing to It can also be implemented by a circuit (for example, ASIC) that implements one or more functions.

以上、本発明の好ましい実施形態について説明したが、本発明は、これらの実施形態に限定されず、その要旨の範囲内で種々の変形および変更が可能である。 Although preferred embodiments of the present invention have been described above, the present invention is not limited to these embodiments, and various modifications and changes are possible within the scope of the gist thereof.

１００ 単位画素
１０４Ａ カウンタ
１０４Ｂ カウンタ
５００ 撮像素子
５０４ セレクタ制御回路
７０７ システム制御部
７０４ 信号整形部 100 unit pixel 104A counter 104B counter 500 image sensor 504 selector control circuit 707 system control section 704 signal shaping section

Claims (10)

画素部が複数の光電変換部を備える撮像素子から複数の信号を取得して位相差検出を行う撮像装置であって、
前記複数の光電変換部がそれぞれ出力する信号を計数する複数の計数手段と、
前記計数手段への入力または前記計数手段の回路を制御することにより前記計数を制御する制御手段と、を備え、
前記制御手段は、それぞれの前記計数手段を、前記複数の光電変換部がそれぞれ出力する信号を個別に計数する第１の計数モードと、前記複数の光電変換部がそれぞれ出力する信号を合算して計数する第２の計数モードのいずれかで制御し、前記第１の計数モードにおける前記計数手段の出力の一部を、前記第２の計数モードの前記計数手段に入力する
ことを特徴とする撮像装置。 An imaging device that acquires a plurality of signals from an imaging device in which a pixel unit includes a plurality of photoelectric conversion units and performs phase difference detection,
a plurality of counting means for counting signals respectively output by the plurality of photoelectric conversion units;
control means for controlling said counting by controlling the input to said counting means or circuitry of said counting means;
The control means sets each of the counting means to a first counting mode in which the signals output by the plurality of photoelectric conversion units are individually counted, and in which the signals output by the plurality of photoelectric conversion units are added together. controlling in any one of the second counting modes, and inputting part of the output of the counting means in the first counting mode to the counting means in the second counting mode. Device. 前記第１の計数モードにおいて、
前記複数の光電変換部のうち、第１の光電変換部が出力する第１の信号を計数する第１の計数手段と、
前記複数の光電変換部のうち、第２の光電変換部が出力する第２の信号を計数する第２の計数手段と、を備える
ことを特徴とする請求項１に記載の撮像装置。 In the first counting mode,
a first counting means for counting a first signal output by a first photoelectric conversion unit among the plurality of photoelectric conversion units;
2. The imaging apparatus according to claim 1, further comprising second counting means for counting a second signal output from a second photoelectric conversion unit among the plurality of photoelectric conversion units. 前記第２の計数モードにおいて、
前記第１の計数手段は、前記第１の信号および前記第２の信号の論理和を計数し、
前記第２の計数手段は、対となる前記第１の計数手段の出力の一部と、前記第１の計数モードで動作する前記第１の計数手段および前記第２の計数手段の出力の一部を計数することを特徴とする請求項２に記載の撮像装置。 In the second counting mode,
the first counting means counts a logical sum of the first signal and the second signal;
The second counting means comprises a part of the output of the paired first counting means and one of the outputs of the first counting means and the second counting means operating in the first counting mode. 3. The image pickup apparatus according to claim 2, wherein parts are counted. 前記計数手段の出力に基づいて信号の整形処理を行う整形手段と、
前記整形手段が出力した位相差検出用の信号に基づいて位相差検出を行う焦点検出手段と、を備えることを特徴とする請求項３に記載の撮像装置。 shaping means for shaping a signal based on the output of the counting means;
4. The imaging apparatus according to claim 3, further comprising focus detection means for performing phase difference detection based on the signal for phase difference detection output from said shaping means. 前記第１の計数モードにおいて、
前記整形手段は、前記第１の計数手段の計数値に対応する位相差検出用の信号である第１の整形信号と、前記第２の計数手段の計数値に対応する位相差検出用の信号である第２の整形信号と、前記第１の整形信号と前記第２の整形信号を加算した撮像信号である第３の整形信号とを整形することを特徴とする請求項４に記載の撮像装置。 In the first counting mode,
The shaping means comprises a first shaping signal, which is a phase difference detection signal corresponding to the count value of the first counting means, and a phase difference detection signal corresponding to the count value of the second counting means. and a third shaped signal, which is an imaging signal obtained by adding the first shaped signal and the second shaped signal, are shaped. Device. 全ての画素から位相差検出用の信号と撮像信号を取得する第１の撮像モードが設定された場合、前記制御手段は、全ての前記計数手段を前記第１の計数モードで制御し、一部の画素から位相差検出用の信号と撮像信号を取得し、その他の画素から撮像信号を取得する第２の撮像モードが設定された場合、前記制御手段は、前記一部の画素に対応する前記計数手段を前記第１の計数モードで制御し、前記その他の画素に対応する前記計数手段を前記第２の計数モードで制御することを特徴とする請求項５に記載の撮像装置。 When the first imaging mode for obtaining phase difference detection signals and imaging signals from all pixels is set, the control means controls all the counting means in the first counting mode, When the second imaging mode is set in which the phase difference detection signal and the imaging signal are obtained from the pixels of the pixel and the imaging signal is obtained from the other pixels, the control means controls the 6. The imaging apparatus according to claim 5, wherein counting means is controlled in said first counting mode, and said counting means corresponding to said other pixels is controlled in said second counting mode. 前記第２の撮像モードにおいて、
前記第１の計数モードで制御される前記第１の計数手段を第１のカウンタ、前記第２の計数手段を第２のカウンタ、前記第２の計数モードで制御される前記第１の計数手段を第３のカウンタ、前記第１のカウンタ乃至前記第３のカウンタの出力の一部が入力される前記第２の計数手段を第４のカウンタとすると、
前記整形手段は、前記第１のカウンタの計数値および前記第４のカウンタの計数値のうち前記第１のカウンタの出力に対応する計数値に基づいて、前記第１の整形信号を整形し、前記第２のカウンタの計数値および前記第４のカウンタの計数値のうち前記第２のカウンタの出力に対応する計数値に基づいて、前記第２の整形信号を整形することを特徴とする請求項６に記載の撮像装置。 In the second imaging mode,
The first counting means controlled in the first counting mode is a first counter, the second counting means is a second counter, and the first counting means controlled in the second counting mode is a third counter, and the second counting means to which part of the outputs of the first to third counters is input is a fourth counter,
The shaping means shapes the first shaping signal based on the count value corresponding to the output of the first counter among the count value of the first counter and the count value of the fourth counter; wherein said second shaping signal is shaped based on a count value corresponding to the output of said second counter among count values of said second counter and count values of said fourth counter; Item 7. The imaging device according to item 6. 前記制御手段は、前記撮像素子のラインごとに前記第１の計数モードと前記第２の計数モードの制御を行う
ことを特徴とする請求項１乃至７のいずれか１項に記載の撮像装置。 The imaging apparatus according to any one of claims 1 to 7, wherein the control means controls the first counting mode and the second counting mode for each line of the imaging device. 前記光電変換部はアバランシェ効果を用いた光電変換素子を有し、複数の前記光電変換素子の出力信号からそれぞれ生成されるパルスを前記複数の計数手段により計数する
ことを特徴とする請求項１乃至８のいずれか１項に記載の撮像装置。 1. The photoelectric conversion unit includes a photoelectric conversion element using an avalanche effect, and the plurality of counting means count pulses respectively generated from output signals of the plurality of photoelectric conversion elements. 9. The imaging device according to any one of 8. 画素部が複数の光電変換部を備える撮像素子から複数の信号を取得して位相差検出を行う撮像装置の制御方法であって、
前記複数の光電変換部がそれぞれ出力する信号を複数のカウンタで計数する計数工程と、
前記カウンタへの入力または前記カウンタの回路を制御することにより前記計数を制御する制御工程と、を備え、
前記制御工程では、それぞれの前記カウンタを、前記複数の光電変換部がそれぞれ出力する信号を個別に計数する第１の計数モードと、前記複数の光電変換部がそれぞれ出力する信号を合算して計数する第２の計数モードのいずれかで制御し、前記第１の計数モードにおける前記カウンタの出力の一部を、前記第２の計数モードの前記カウンタに入力する
ことを特徴とする制御方法。 A control method for an imaging device in which a pixel unit acquires a plurality of signals from an imaging element having a plurality of photoelectric conversion units and performs phase difference detection,
a counting step of using a plurality of counters to count the signals output by the plurality of photoelectric conversion units;
a control step of controlling the counting by controlling the input to the counter or circuitry of the counter;
In the control step, each of the counters is set in a first counting mode in which the signals output by the plurality of photoelectric conversion units are individually counted, and in which the signals output by the plurality of photoelectric conversion units are added and counted. and inputting a part of the output of the counter in the first counting mode to the counter in the second counting mode.
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