JP7318279B2

JP7318279B2 - Capacitor

Info

Publication number: JP7318279B2
Application number: JP2019071138A
Authority: JP
Inventors: 武史香川; 真臣原田; 弘松原
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2019-04-03
Filing date: 2019-04-03
Publication date: 2023-08-01
Anticipated expiration: 2039-04-03
Also published as: JP2023134706A; JP2020170782A

Description

本発明は、キャパシタに関するものである。 The present invention relates to capacitors.

特開２０１８－６３９７８号公報（特許文献１）にキャパシタの一例が開示されている。特許文献１に記載されたキャパシタは、ＭＩＭ（Metal-Insulator-Metal）構造の薄膜コンデンサを備える。 An example of a capacitor is disclosed in Japanese Patent Application Laid-Open No. 2018-63978 (Patent Document 1). The capacitor described in Patent Document 1 has a thin film capacitor with an MIM (Metal-Insulator-Metal) structure.

特開２０１８－６３９７８号公報JP-A-2018-63978

ＭＩＭ構造においてキャパシタを構成する２つの電極層に注目し、これをそれぞれ「一方の電極層」、「他方の電極層」と呼ぶこととすると、一方の電極層から配線が引き出されて外部電極に接続される。この引き出した配線および外部電極と、他方の電極層との間で容量結合が起こりうる。このように生じた不所望の容量結合によって、寄生容量が発生する。その結果、本来の設計上の容量値からずれた容量値のキャパシタとなってしまう。 Focusing on the two electrode layers that constitute the capacitor in the MIM structure, and calling them "one electrode layer" and "the other electrode layer," respectively, a wiring is led out from one electrode layer to an external electrode. Connected. Capacitive coupling may occur between the drawn wiring and the external electrode and the other electrode layer. Parasitic capacitance is generated by the undesired capacitive coupling thus generated. As a result, the capacitor has a capacitance value that deviates from the originally designed capacitance value.

そこで、本発明は、寄生容量の発生を抑えたキャパシタを提供することを目的とする。 SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a capacitor in which the generation of parasitic capacitance is suppressed.

上記目的を達成するため、本発明に基づくキャパシタは、主表面を有する基板と、上記基板の上記主表面側に位置する第１電極層と、上記第１電極層の少なくとも一部を覆うように配置された誘電体膜と、上記誘電体膜を挟んで上記第１電極層と対向するように上記誘電体膜の少なくとも一部を覆うように配置された第２電極層と、上記第２電極層の少なくとも一部を覆うように配置された第１保護膜と、上記第２電極層に電気的に接続されつつ上記第１保護膜の上記主表面とは反対側に引き出される第１配線と、上記第１配線の一部を覆うように配置された第１外部電極とを備え、上記主表面に垂直な方向から見たとき、上記第１外部電極および上記第１配線はいずれも上記第２電極層の領域内に配置されている。 To achieve the above object, a capacitor according to the present invention provides a substrate having a main surface, a first electrode layer located on the main surface side of the substrate, and a capacitor covering at least a portion of the first electrode layer. a dielectric film disposed; a second electrode layer disposed to cover at least a portion of the dielectric film so as to face the first electrode layer with the dielectric film interposed therebetween; and the second electrode. a first protective film arranged to cover at least part of the layer; and a first wiring electrically connected to the second electrode layer and drawn out to the opposite side of the main surface of the first protective film. and a first external electrode arranged to cover a part of the first wiring, and when viewed from a direction perpendicular to the main surface, both the first external electrode and the first wiring are the first wiring. It is arranged in the region of the two electrode layers.

本発明によれば、第１配線と第１電極層との間での容量結合を最小化することができる。したがって、寄生容量の発生を抑えたキャパシタを実現することができる。 According to the present invention, capacitive coupling between the first wiring and the first electrode layer can be minimized. Therefore, it is possible to realize a capacitor that suppresses the generation of parasitic capacitance.

本発明に基づく実施の形態１におけるキャパシタの断面図である。1 is a cross-sectional view of a capacitor according to Embodiment 1 of the present invention; FIG. 本発明に基づく実施の形態１におけるキャパシタの一部の構成要素のみを抽出した平面図である。FIG. 2 is a plan view extracting only some constituent elements of the capacitor in Embodiment 1 based on the present invention; 本発明に基づく実施の形態１におけるキャパシタの第１の変形例の一部の構成要素のみを抽出した平面図である。FIG. 4 is a plan view extracting only some constituent elements of the first modification of the capacitor in Embodiment 1 based on the present invention; 本発明に基づく実施の形態１におけるキャパシタの第２の変形例の一部の構成要素のみを抽出した平面図である。FIG. 4 is a plan view extracting only some components of a second modification of the capacitor in Embodiment 1 based on the present invention; 本発明に基づく実施の形態１におけるキャパシタの第３の変形例の一部の構成要素のみを抽出した平面図である。FIG. 10 is a plan view extracting only some constituent elements of the third modification of the capacitor in Embodiment 1 based on the present invention; 本発明に基づく実施の形態１におけるキャパシタの製造方法の第１の工程の説明図である。FIG. 4 is an explanatory diagram of the first step of the method of manufacturing the capacitor according to Embodiment 1 of the present invention; 本発明に基づく実施の形態１におけるキャパシタの製造方法の第２の工程の説明図である。FIG. 4 is an explanatory diagram of a second step of the capacitor manufacturing method in Embodiment 1 based on the present invention; 本発明に基づく実施の形態１におけるキャパシタの製造方法の第３の工程の説明図である。FIG. 10 is an explanatory diagram of the third step of the method of manufacturing the capacitor in Embodiment 1 based on the present invention; 本発明に基づく実施の形態１におけるキャパシタの製造方法の第４の工程の説明図である。FIG. 10 is an explanatory diagram of a fourth step of the capacitor manufacturing method in Embodiment 1 based on the present invention; 本発明に基づく実施の形態１におけるキャパシタの製造方法の第５の工程の説明図である。FIG. 10 is an explanatory diagram of a fifth step of the capacitor manufacturing method in Embodiment 1 based on the present invention; 本発明に基づく実施の形態１におけるキャパシタの製造方法の第６の工程の説明図である。FIG. 10 is an explanatory diagram of a sixth step of the capacitor manufacturing method in Embodiment 1 based on the present invention; 本発明に基づく実施の形態１におけるキャパシタの製造方法の第７の工程の説明図である。FIG. 10 is an explanatory diagram of a seventh step of the capacitor manufacturing method in Embodiment 1 based on the present invention; 本発明に基づく実施の形態１におけるキャパシタの製造方法の第８の工程の説明図である。FIG. 10 is an explanatory diagram of an eighth step of the capacitor manufacturing method in Embodiment 1 based on the present invention; 本発明に基づく実施の形態１におけるキャパシタの製造方法の第９の工程の説明図である。FIG. 11 is an explanatory diagram of a ninth step of the capacitor manufacturing method in Embodiment 1 based on the present invention; 本発明に基づく実施の形態２におけるキャパシタの断面図である。FIG. 4 is a cross-sectional view of a capacitor according to Embodiment 2 of the present invention; 本発明に基づく実施の形態３におけるキャパシタの断面図である。FIG. 10 is a cross-sectional view of a capacitor according to Embodiment 3 of the present invention; 本発明に基づく実施の形態３におけるキャパシタの製造方法の第１の工程の説明図である。FIG. 11 is an explanatory diagram of a first step of a method of manufacturing a capacitor according to Embodiment 3 of the present invention; 本発明に基づく実施の形態３におけるキャパシタの製造方法の第２の工程の説明図である。FIG. 10 is an explanatory diagram of a second step of the method of manufacturing a capacitor in Embodiment 3 according to the present invention; 本発明に基づく実施の形態３におけるキャパシタの製造方法の第３の工程の説明図である。FIG. 10 is an explanatory diagram of a third step of the method of manufacturing a capacitor in Embodiment 3 according to the present invention; 本発明に基づく実施の形態３におけるキャパシタの製造方法の第４の工程の説明図である。FIG. 11 is an explanatory diagram of a fourth step of the capacitor manufacturing method according to Embodiment 3 of the present invention; 本発明に基づく実施の形態３におけるキャパシタの製造方法の第５の工程の説明図である。FIG. 11 is an explanatory diagram of a fifth step of the capacitor manufacturing method according to Embodiment 3 of the present invention; 本発明に基づく実施の形態３におけるキャパシタの製造方法の第６の工程の説明図である。FIG. 10 is an explanatory diagram of a sixth step of the capacitor manufacturing method in Embodiment 3 based on the present invention; 本発明に基づく実施の形態３におけるキャパシタの製造方法の第７の工程の説明図である。FIG. 11 is an explanatory diagram of a seventh step of the capacitor manufacturing method according to Embodiment 3 of the present invention; 本発明に基づく実施の形態４におけるキャパシタの断面図である。FIG. 10 is a cross-sectional view of a capacitor in Embodiment 4 according to the present invention; 本発明に基づく実施の形態５におけるキャパシタの断面図である。FIG. 11 is a cross-sectional view of a capacitor in Embodiment 5 according to the present invention; 本発明に基づく実施の形態６におけるキャパシタの断面図である。FIG. 10 is a cross-sectional view of a capacitor in Embodiment 6 according to the present invention; 本発明に基づく実施の形態７におけるキャパシタの断面図である。FIG. 11 is a cross-sectional view of a capacitor in Embodiment 7 according to the present invention;

図面において示す寸法比は、必ずしも忠実に現実のとおりを表しているとは限らず、説明の便宜のために寸法比を誇張して示している場合がある。以下の説明において、上または下の概念に言及する際には、絶対的な上または下を意味するとは限らず、図示された姿勢の中での相対的な上または下を意味する場合がある。 The dimensional ratios shown in the drawings do not necessarily represent reality, and the dimensional ratios may be exaggerated for convenience of explanation. In the following description, references to the concept of up or down do not necessarily mean absolute up or down, but may mean relative up or down within the postures shown. .

（実施の形態１）
（構成）
図１～図２を参照して、本発明に基づく実施の形態１におけるキャパシタについて説明する。本実施の形態におけるキャパシタ１０１の断面図を図１に示す。キャパシタ１０１のうち一部の構成要素のみを抽出して示した平面図を図２に示す。 (Embodiment 1)
(composition)
A capacitor according to a first embodiment of the present invention will be described with reference to FIGS. 1 and 2. FIG. FIG. 1 shows a cross-sectional view of capacitor 101 in this embodiment. FIG. 2 shows a plan view showing only some components extracted from the capacitor 101. As shown in FIG.

キャパシタ１０１は、主表面１ａを有する基板１と、基板１の主表面１ａ側に位置する第１電極層２１と、第１電極層２１の少なくとも一部を覆うように配置された誘電体膜３と、誘電体膜３を挟んで第１電極層２１と対向するように誘電体膜３の少なくとも一部を覆うように配置された第２電極層２２と、第２電極層２２の少なくとも一部を覆うように配置された第１保護膜４１と、第２電極層２２に電気的に接続されつつ第１保護膜４１の主表面１ａとは反対側に引き出される第１配線６１と、第１配線６１の一部を覆うように配置された第１外部電極７１とを備える。主表面１ａに垂直な方向から見たとき、第１外部電極７１および第１配線６１はいずれも第２電極層２２の領域Ａ１内に配置されている。 Capacitor 101 includes substrate 1 having main surface 1a, first electrode layer 21 located on main surface 1a side of substrate 1, and dielectric film 3 arranged to cover at least part of first electrode layer 21. and a second electrode layer 22 arranged to cover at least a portion of the dielectric film 3 so as to face the first electrode layer 21 with the dielectric film 3 interposed therebetween, and at least a portion of the second electrode layer 22. a first wiring 61 electrically connected to the second electrode layer 22 and led out to the side opposite to the main surface 1a of the first protective film 41; and a first external electrode 71 arranged to cover part of the wiring 61 . Both the first external electrode 71 and the first wiring 61 are arranged in the region A1 of the second electrode layer 22 when viewed from the direction perpendicular to the main surface 1a.

キャパシタ１０１は接続部３１を備える。接続部３１においては、第１保護膜４１に形成された貫通孔を利用して第１配線６１が第２電極層２２に接続されている。第１保護膜４１の上側には、最外層保護膜５が形成されている。キャパシタ１０１においては、第１外部電極７１の少なくとも一部および第２外部電極７２の少なくとも一部が最外層保護膜５の開口部から露出している。第１外部電極７１の外周付近の一部は最外層保護膜５によって覆われている。第１外部電極７１の上面は、最外層保護膜５の上面より低い位置にある。図２では、説明の便宜のため、最外層保護膜５を取り去った状態で平面視したところを示している。 Capacitor 101 comprises connection 31 . In the connecting portion 31 , the first wiring 61 is connected to the second electrode layer 22 using the through hole formed in the first protective film 41 . An outermost protective film 5 is formed on the upper side of the first protective film 41 . In capacitor 101 , at least part of first external electrode 71 and at least part of second external electrode 72 are exposed from the opening of outermost protective film 5 . A part of the outer periphery of the first external electrode 71 is covered with the outermost protective film 5 . The top surface of the first external electrode 71 is located lower than the top surface of the outermost protective film 5 . For convenience of explanation, FIG. 2 shows a plan view with the outermost protective film 5 removed.

キャパシタ１０１は、第１配線６１とは別に第２配線６２を備える。第２配線６２は、第１電極層２１に対して接続部３２で電気的に接続されている。第２配線６２の上面の一部を覆うように第２外部電極７２が形成されている。第２配線６２およびその周辺の構成要素について詳しくは後述する。 The capacitor 101 has a second wiring 62 in addition to the first wiring 61 . The second wiring 62 is electrically connected to the first electrode layer 21 at the connection portion 32 . A second external electrode 72 is formed to partially cover the upper surface of the second wiring 62 . The details of the second wiring 62 and its peripheral components will be described later.

なお、第１電極層２１のことを「下部電極」、第２電極層２２のことを「上部電極」とそれぞれ称する場合もある。 The first electrode layer 21 and the second electrode layer 22 may also be referred to as "lower electrode" and "upper electrode", respectively.

キャパシタ１０１の各構成要素の材料の種類については、製造方法の説明と共に後述する。 The types of materials for each component of the capacitor 101 will be described later together with the description of the manufacturing method.

（作用・効果）
本実施の形態におけるキャパシタ１０１においては、第１電極層２１と第２電極層２２とが誘電体膜３を挟んで対向している部分により、ＭＩＭ構造が形成されている。このＭＩＭ構造をコンデンサとして利用することができる。第２電極層２２には第１配線６１を介して第１外部電極７１が電気的に接続されている。第１電極層２１には第２配線６２を介して第２外部電極７２が電気的に接続されている。したがって、キャパシタ１０１に対する電気的接続は、第１外部電極７１と第２外部電極７２とを利用して行なうことができる。 (action/effect)
In the capacitor 101 of the present embodiment, the MIM structure is formed by the portion where the first electrode layer 21 and the second electrode layer 22 face each other with the dielectric film 3 interposed therebetween. This MIM structure can be used as a capacitor. A first external electrode 71 is electrically connected to the second electrode layer 22 via a first wiring 61 . A second external electrode 72 is electrically connected to the first electrode layer 21 via a second wiring 62 . Therefore, electrical connection to capacitor 101 can be made using first external electrode 71 and second external electrode 72 .

第１配線６１は、第２電極層２２と同じ電位であるのに対して、第１電極層２１とは異なる電位である。したがって、第１配線６１と第１電極層２１との間の不所望な容量結合が問題となる。しかし、本実施の形態では、第１外部電極７１および第１配線６１はいずれも第２電極層２２の領域Ａ１内に配置されているので、第１外部電極７１および第１配線６１から主表面１ａに垂直な方向を見れば、第１電極層２１は直接は見えず、第１電極層２１の手前に必ず第２電極層２２が存在することになる。したがって、第１配線６１と第１電極層２１との間での容量結合を最小化することができる。すなわち、寄生容量の発生を抑えたキャパシタを実現することができる。その結果、狙った容量値からのずれを最小化することができる。 The first wiring 61 has the same potential as the second electrode layer 22 , but has a different potential than the first electrode layer 21 . Therefore, undesirable capacitive coupling between the first wiring 61 and the first electrode layer 21 becomes a problem. However, in the present embodiment, since both the first external electrode 71 and the first wiring 61 are arranged within the region A1 of the second electrode layer 22, the first external electrode 71 and the first wiring 61 are connected to the main surface. Looking at the direction perpendicular to 1a, the first electrode layer 21 cannot be seen directly, and the second electrode layer 22 always exists in front of the first electrode layer 21. FIG. Therefore, capacitive coupling between the first wiring 61 and the first electrode layer 21 can be minimized. That is, it is possible to realize a capacitor that suppresses the generation of parasitic capacitance. As a result, the deviation from the target capacitance value can be minimized.

本実施の形態では、平面図として図２を示した。図２では、１つの第１配線６１の中に第１外部電極７１と接続部３１とが配置されている。第１外部電極７１は大きな長方形として表れており、接続部３１も細長い長方形として表れている。図２の右半分には第２配線６２が示されている。第２配線６２の中に第２外部電極７２と接続部３２とが配置されている。 In this embodiment, FIG. 2 is shown as a plan view. In FIG. 2 , the first external electrode 71 and the connection portion 31 are arranged in one first wiring 61 . The first external electrode 71 appears as a large rectangle, and the connection portion 31 also appears as an elongated rectangle. The right half of FIG. 2 shows the second wiring 62 . A second external electrode 72 and a connection portion 32 are arranged in the second wiring 62 .

ただし、図２に示されるレイアウトはあくまで一例である。図２では基板１の全体を示しているが、この図の左半分に表れている第２電極層２２の内部のレイアウトに注目し、さらなる変形例を以下に示す。平面図で見たときの第２電極層２２の内部のレイアウトとしては、図３～図５にそれぞれ示すようなものであってもよい。 However, the layout shown in FIG. 2 is just an example. Although FIG. 2 shows the entire substrate 1, attention is paid to the internal layout of the second electrode layer 22 appearing in the left half of this figure, and a further modified example is shown below. The layout inside the second electrode layer 22 when viewed in plan view may be as shown in FIGS. 3 to 5, respectively.

図３では、１つの第１外部電極７１を挟み込むように２つの接続部３１ａ，３１ｂが配置されている。接続部３１ａ，３１ｂは、長方形の第１外部電極７１の２つの短辺にそれぞれ沿うように配置されている。 In FIG. 3, two connection portions 31a and 31b are arranged so as to sandwich one first external electrode 71 therebetween. The connecting portions 31a and 31b are arranged along two short sides of the rectangular first external electrode 71, respectively.

図４では、１つの第１外部電極７１を挟み込むように２つの接続部３１ｃ，３１ｄが配置されている。接続部３１ｃ，３１ｄは、長方形の第１外部電極７１の２つの長辺にそれぞれ沿うように配置されている。 In FIG. 4, two connection portions 31c and 31d are arranged so as to sandwich one first external electrode 71 therebetween. The connecting portions 31c and 31d are arranged along two long sides of the rectangular first external electrode 71, respectively.

図５では、第１外部電極７１が長方形に切欠きを設けたような形状を有している。第１外部電極７１の形状のことをＵ字形状と表現してもよい。これに対して、接続部３１ｅはＴ字形状を有している。第１外部電極７１の切欠きに、接続部３１ｅの突出部が入り込むように、第１外部電極７１および接続部３１ｅが配置されている。 In FIG. 5, the first external electrode 71 has a rectangular shape with a notch. The shape of the first external electrode 71 may be expressed as a U-shape. On the other hand, the connecting portion 31e has a T shape. The first external electrode 71 and the connecting portion 31e are arranged so that the protrusion of the connecting portion 31e enters the notch of the first external electrode 71. As shown in FIG.

（好ましい構成）
再び図１を参照して説明する。本実施の形態では好ましいことに、キャパシタ１０１は、第１電極層２１に電気的に接続されつつ第１保護膜４１の主表面１ａとは反対側に引き出される第２配線６２と、第２配線６２の一部を覆うように配置された第２外部電極７２とを備え、主表面１ａに垂直な方向から見たとき、第２外部電極７２および第２配線６２はいずれも第２電極層２２の領域Ａ１外に配置されている。この構成を採用することにより、第２外部電極７２および第２配線６２から主表面１ａに垂直な方向を見れば、第２電極層２２はなく、第１電極層２１が見えることとなる。したがって、第２配線６２と第２電極層２２との間での容量結合を最小化することができる。その結果、狙った容量値からのずれを最小化することができる。 (preferred configuration)
Description will be made with reference to FIG. 1 again. Preferably, in the present embodiment, capacitor 101 includes second wiring 62 electrically connected to first electrode layer 21 and led out to the opposite side of first protective film 41 from main surface 1a, and second wiring 62 . 62, and when viewed from a direction perpendicular to the main surface 1a, both the second external electrode 72 and the second wiring 62 are connected to the second electrode layer 22. is arranged outside the area A1 of. By adopting this configuration, if the direction perpendicular to the main surface 1a is viewed from the second external electrode 72 and the second wiring 62, the second electrode layer 22 will not be present and the first electrode layer 21 will be visible. Therefore, capacitive coupling between the second wiring 62 and the second electrode layer 22 can be minimized. As a result, the deviation from the target capacitance value can be minimized.

キャパシタ１０１においては、第１配線６１を覆う最外層保護膜５を備え、第１外部電極７１の外縁部の少なくとも一部は、最外層保護膜５によって覆われている。この構成を採用することにより、第１外部電極７１の剥離を起こりにくくすることができる。以下のいくつかの実施の形態においても同様の構成が採用されている。なお、本実施の形態では、第１外部電極７１の外縁部の全てが最外層保護膜５によって覆われている例を示しているが、第１外部電極７１の外縁部の一部のみが最外層保護膜５によって覆われている構成であってもよい。 The capacitor 101 includes the outermost layer protective film 5 covering the first wiring 61 , and at least part of the outer edge of the first external electrode 71 is covered with the outermost layer protective film 5 . By adopting this configuration, it is possible to make it difficult for the first external electrode 71 to peel off. A similar configuration is adopted in several embodiments described below. Although the present embodiment shows an example in which the entire outer edge of the first external electrode 71 is covered with the outermost layer protective film 5, only a part of the outer edge of the first external electrode 71 is covered with the outermost layer. The structure covered with the outer layer protective film 5 may be sufficient.

（製造方法）
図６～図１４を参照して、本実施の形態で説明したキャパシタ１０１の製造方法について説明する。キャパシタを製造するためには、複数個のキャパシタに相当する大きなサイズの基板を利用して各工程を一括して行ない、後で個別のサイズに切り分けることによって複数のキャパシタを得るという方法を採ることができる。ここでは、そのような方法を前提として説明する。 (Production method)
A method of manufacturing capacitor 101 described in the present embodiment will be described with reference to FIGS. In order to manufacture capacitors, a method is adopted in which a large substrate corresponding to a plurality of capacitors is used, each step is performed collectively, and then the substrate is cut into individual sizes to obtain a plurality of capacitors. can be done. Here, description will be made on the assumption that such a method is used.

図６に示すように、基板１の主表面１ａを覆うように絶縁膜２を形成する。基板１は半導体基板であってよい。ここでいう半導体基板は、たとえばシリコン基板、ガリウム砒素基板などであってよい。絶縁膜２は、ＣＶＤ法、ＰＶＤ法などで形成することができる。絶縁膜２の材料は、たとえばＳｉＯ₂、ＳｉＮ、Ａｌ₂Ｏ₃などのいずれかであってよい。基板１は、半導体基板に限らず、たとえばガラス、アルミナなどからなる絶縁性基板であってもよい。基板１が絶縁性基板である場合には絶縁膜２の形成は省略してもよい。 As shown in FIG. 6, insulating film 2 is formed to cover main surface 1a of substrate 1 . Substrate 1 may be a semiconductor substrate. The semiconductor substrate referred to here may be, for example, a silicon substrate, a gallium arsenide substrate, or the like. The insulating film 2 can be formed by a CVD method, a PVD method, or the like. The material of insulating film 2 may be, for example, SiO ₂ , SiN, Al ₂ O ₃ or the like. Substrate 1 is not limited to a semiconductor substrate, and may be an insulating substrate made of glass, alumina, or the like. If the substrate 1 is an insulating substrate, the formation of the insulating film 2 may be omitted.

図７に示すように、絶縁膜２上に、リフトオフ法、めっき法、エッチング法などを施すことにより、第１電極層２１を形成する。第１電極層２１の材料はＣｕ、Ａｇ、Ａｕ、Ａｌ、Ｐｔのいずれかであるか、あるいは、これらのうちから選択される１以上の金属を含む合金であることが好ましい。 As shown in FIG. 7, the first electrode layer 21 is formed on the insulating film 2 by applying a lift-off method, a plating method, an etching method, or the like. The material of the first electrode layer 21 is preferably Cu, Ag, Au, Al, or Pt, or an alloy containing one or more metals selected from these.

図８に示すように、基板１の全体にわたって上面を覆うように誘電体膜３を形成する。誘電体膜３の形成には、ＣＶＤ法、ＰＶＤ法などを用いることができる。誘電体膜３の材料は、ＳｉＯ₂、ＳｉＮ、Ａｌ₂Ｏ₃、ＨｆＯ₂、Ｔａ₂Ｏ₅などのいずれかであってよい。すなわち、ここで挙げたような酸化物または窒化物であることが好ましい。 As shown in FIG. 8, dielectric film 3 is formed to cover the entire upper surface of substrate 1 . A CVD method, a PVD method, or the like can be used to form the dielectric film 3 . The _material of the dielectric film 3 may be _SiO2 , SiN, _Al2O3 , _HfO2 , _Ta2O5 , or _the like. That is, oxides or nitrides such as those listed here are preferable.

図９に示すように、誘電体膜３の上側のうち、第１電極層２１の上側に該当する領域に、第２電極層２２を形成する。第２電極層２２の形成には、リフトオフ法、めっき法、エッチング法などを用いることができる。第２電極層２２の材料は、たとえばＣｕ、Ａｇ、Ａｕ、Ａｌ、Ｐｔのいずれかであるか、あるいは、これらのうちから選択される１以上の金属を含む合金であることが好ましい。 As shown in FIG. 9 , the second electrode layer 22 is formed in a region corresponding to the upper side of the first electrode layer 21 on the upper side of the dielectric film 3 . A lift-off method, a plating method, an etching method, or the like can be used to form the second electrode layer 22 . The material of the second electrode layer 22 is preferably Cu, Ag, Au, Al, or Pt, or an alloy containing one or more metals selected from these.

図１０に示すように、誘電体膜３上に、第１電極層２１への導通を確保するためのビアをエッチング法により形成する。図１０では、このビアを通じて第１電極層２１の一部が露出している。 As shown in FIG. 10, vias are formed on the dielectric film 3 by an etching method to ensure conduction to the first electrode layer 21 . In FIG. 10, part of the first electrode layer 21 is exposed through this via.

図１１に示すように、第１保護膜４１を形成する。第１保護膜４１の材料は、ポリイミドなどの樹脂材料であることが好ましい。第１保護膜４１の下側にＳｉＮなどからなる耐湿膜を配置してもよい。図１１では、第１保護膜４１に２つの開口部を設けることにより、接続部３１，３２が形成されている。 As shown in FIG. 11, a first protective film 41 is formed. The material of the first protective film 41 is preferably a resin material such as polyimide. A humidity-resistant film made of SiN or the like may be arranged under the first protective film 41 . In FIG. 11, the connecting portions 31 and 32 are formed by providing two openings in the first protective film 41 .

図１２に示すように、第１配線６１および第２配線６２を形成する。第１配線６１および第２配線６２の形成には、リフトオフ法、めっき法、エッチング法などを用いることができる。第１配線６１および第２配線６２の材料は、たとえばＣｕ、Ａｇ、Ａｕ、Ａｌ、Ｐｔのいずれかであるか、あるいは、これらのうちから選択される１以上の金属を含む合金であることが好ましい。第１配線６１および第２配線６２を形成する前に、密着層を形成してもよい。密着層の材料としては、Ｔｉ、Ｃｒなどのいずれかを採用可能である。 As shown in FIG. 12, a first wiring 61 and a second wiring 62 are formed. A lift-off method, a plating method, an etching method, or the like can be used to form the first wiring 61 and the second wiring 62 . The material of the first wiring 61 and the second wiring 62 is, for example, Cu, Ag, Au, Al, or Pt, or an alloy containing one or more metals selected from these. preferable. An adhesion layer may be formed before forming the first wiring 61 and the second wiring 62 . Either Ti or Cr can be used as the material of the adhesion layer.

図１３に示すように、第１外部電極７１および第２外部電極７２を形成する。第１外部電極７１および第２外部電極７２の形成には、リフトオフ法、めっき法、エッチング法などを用いることができる。第１外部電極７１および第２外部電極７２の材料は、たとえばＣｕ、Ｎｉ、Ａｇ、Ａｕ、Ａｌのいずれかであることが好ましい。第１外部電極７１および第２外部電極７２の一方または両方を複数種類の材料からなる積層構造としてもよい。第１外部電極７１および第２外部電極７２の最表面はたとえばＡｕからなることが好ましい。 As shown in FIG. 13, first external electrodes 71 and second external electrodes 72 are formed. A lift-off method, a plating method, an etching method, or the like can be used to form the first external electrode 71 and the second external electrode 72 . The material of the first external electrode 71 and the second external electrode 72 is preferably Cu, Ni, Ag, Au or Al, for example. One or both of the first external electrode 71 and the second external electrode 72 may have a laminated structure made of a plurality of types of materials. The outermost surfaces of the first external electrode 71 and the second external electrode 72 are preferably made of Au, for example.

図１４に示すように、最外層保護膜５を形成する。最外層保護膜５の材料は、ソルダーレジストなどの樹脂材料であることが好ましい。 As shown in FIG. 14, the outermost protective film 5 is formed. The material of the outermost protective film 5 is preferably a resin material such as solder resist.

バックグラインドを行なうことにより、所望の素子厚さにまで薄くする。その後、ブレードダイシング、ステルスダイシング、プラズマダイシングなどのうちのいずれかの方法により個片化する。すなわち、集合基板から個別のキャパシタのサイズに切り分ける。こうすることにより、図１に示したキャパシタ１０１を得ることができる。 Back grinding is performed to reduce the device thickness to the desired thickness. After that, it is singulated by any one of blade dicing, stealth dicing, plasma dicing, and the like. That is, the aggregate substrate is cut into individual capacitor sizes. By doing so, the capacitor 101 shown in FIG. 1 can be obtained.

（実施の形態２）
（構成）
図１５を参照して、本発明に基づく実施の形態２におけるキャパシタについて説明する。本実施の形態におけるキャパシタ１０２の断面図を図１５に示す。 (Embodiment 2)
(composition)
A capacitor according to a second embodiment of the present invention will be described with reference to FIG. FIG. 15 shows a cross-sectional view of capacitor 102 in this embodiment.

キャパシタ１０２の基本的な構成は、実施の形態１で説明したキャパシタ１０１と同様であるが、キャパシタ１０２はさらに以下の構成を備える。 The basic configuration of capacitor 102 is similar to that of capacitor 101 described in the first embodiment, and capacitor 102 further has the following configuration.

キャパシタ１０２は、第２電極層２２とは異なる領域で誘電体膜３を挟んで第１電極層２１と対向するように誘電体膜３の少なくとも一部を覆うように配置された第３電極層２３と、第３電極層２３に電気的に接続されつつ第１保護膜４１の主表面１ａとは反対側の面に引き出される第３配線６３と、第３配線６３の一部を覆うように配置された第３外部電極７３とを備える。主表面１ａに垂直な方向から見たとき、第３外部電極７３および第３配線６３はいずれも第３電極層２３の領域Ａ２内に配置されている。 The capacitor 102 has a third electrode layer arranged to cover at least a portion of the dielectric film 3 so as to face the first electrode layer 21 across the dielectric film 3 in a region different from the second electrode layer 22 . 23, a third wiring 63 electrically connected to the third electrode layer 23 and drawn out to the surface opposite to the main surface 1a of the first protective film 41, and a portion of the third wiring 63 so as to cover it. and a third external electrode 73 arranged. Both the third external electrode 73 and the third wiring 63 are arranged in the region A2 of the third electrode layer 23 when viewed from the direction perpendicular to the main surface 1a.

より簡単に説明すると、キャパシタ１０２においては、１つの第１電極層２１の上側を誘電体膜３が覆っており、さらに誘電体膜３の上に２つの電極層が配置されている。これら２つの電極層は、互いに別々の領域をそれぞれ覆うように配置されている。これら２つの電極層は、互いに接していない。これらの配置により、２つの容量の直列接続が実現されている。これを「シリーズ構造」ともいう。 More simply, in capacitor 102 , dielectric film 3 covers the upper side of one first electrode layer 21 , and two electrode layers are arranged on dielectric film 3 . These two electrode layers are arranged to cover separate regions from each other. These two electrode layers are not in contact with each other. These arrangements realize a series connection of two capacitors. This is also called a "series structure".

キャパシタ１０２においては、第１外部電極７１の少なくとも一部および第３外部電極７３の少なくとも一部が最外層保護膜５の開口部から露出している。 In capacitor 102 , at least part of first external electrode 71 and at least part of third external electrode 73 are exposed from the opening of outermost protective film 5 .

（作用・効果）
本実施の形態においても、実施の形態１と同様の効果を得ることができる。すなわち、狙った容量値からのずれを最小化することができる。 (action/effect)
Also in this embodiment, the same effect as in the first embodiment can be obtained. That is, deviation from the target capacitance value can be minimized.

（実施の形態３）
（構成）
図１６を参照して、本発明に基づく実施の形態３におけるキャパシタについて説明する。本実施の形態におけるキャパシタ１０３の断面図を図１６に示す。 (Embodiment 3)
(composition)
A capacitor according to a third embodiment of the present invention will be described with reference to FIG. FIG. 16 shows a cross-sectional view of capacitor 103 in this embodiment.

キャパシタ１０３の基本的な構成は、実施の形態１で説明したキャパシタ１０１と同様であるが、キャパシタ１０３はさらに以下の構成を備える。 The basic configuration of capacitor 103 is similar to that of capacitor 101 described in the first embodiment, and capacitor 103 further has the following configuration.

キャパシタ１０３は、第１保護膜４１の一部を覆うように配置された第２保護膜４２を備える。第１配線６１は、第１配線第１部分６１ａと、第１配線第２部分６１ｂとを含む。第１配線第１部分６１ａは、第２電極層２２と、第１保護膜４１の主表面１ａとは反対側の面とを接続する。第１配線第２部分６１ｂは、第１配線第１部分６１ａのうち第１保護膜４１の主表面１ａとは反対側の面にある部分と、第２保護膜４２の主表面１ａとは反対側の面とを接続する。第１外部電極７１は、第２保護膜４２の主表面１ａとは反対側の面において第１配線第２部分６１ｂの少なくとも一部を覆うように配置されている。 Capacitor 103 includes a second protective film 42 arranged to partially cover first protective film 41 . The first wiring 61 includes a first wiring first portion 61a and a first wiring second portion 61b. First wiring first portion 61a connects second electrode layer 22 and the surface of first protective film 41 opposite to main surface 1a. The first wiring second portion 61b is formed on a portion of the first wiring first portion 61a on the side opposite to the main surface 1a of the first protective film 41 and on the opposite side of the main surface 1a of the second protective film 42. Connect the side faces. First external electrode 71 is arranged to cover at least part of first wiring second portion 61b on the surface of second protective film 42 opposite to main surface 1a.

（作用・効果）
本実施の形態においても、実施の形態１と同様の効果を得ることができる。さらに、本実施の形態では、第１配線６１が第１配線第１部分６１ａと第１配線第２部分６１ｂとを含んでいるので、実施の形態１に比べて第２電極層２２と第１配線６１との間のコンタクト面積を大きくすることができる。これにより、キャパシタ１０３では、ＥＳＲ（等価直列抵抗：Equivalent Series Resistance）を小さくすることができる。 (action/effect)
Also in this embodiment, the same effect as in the first embodiment can be obtained. Furthermore, in the present embodiment, the first wiring 61 includes the first wiring first portion 61a and the first wiring second portion 61b. A contact area with the wiring 61 can be increased. Thereby, ESR (Equivalent Series Resistance) can be reduced in the capacitor 103 .

本実施の形態では、第１配線６１が第１配線第１部分６１ａと第１配線第２部分６１ｂとを含んで折り返すように配置されているので、第１外部電極７１のサイズを大きく設定することができる。第１外部電極７１のサイズが大きくなれば、第１外部電極７１として露出させる領域の面積を、大きくすることも可能になる。したがって、基板実装性能を向上させることができる。 In the present embodiment, since the first wiring 61 is arranged to include the first wiring first portion 61a and the first wiring second portion 61b, the size of the first external electrode 71 is set large. be able to. If the size of the first external electrode 71 is increased, the area of the region exposed as the first external electrode 71 can be increased. Therefore, board mounting performance can be improved.

実施の形態１では、第２電極層２２の投影領域である領域Ａ１内に第１外部電極７１と接続部３１とを配置する必要があったので、キャパシタにおいては、外部電極をいかに大きく確保するか、すなわち実装性をいかに良くするかという課題と、第２電極層２２と第１配線６１との間のコンタクト面積をいかに大きく確保するか、すなわちＥＳＲをいかに小さくするかという２つの課題はトレードオフの関係にあった。しかし、実施の形態３では、第１保護膜４１と第２保護膜４２とで２層構造となっていて、第１配線６１が第１配線第１部分６１ａと第１配線第２部分６１ｂとを含む構造となっているので、上記２つの課題は、必ずしもトレードオフの関係ではなく、それぞれ独立した設計が可能となる。したがって、実装性とＥＳＲとを同時に改善することも可能となる。 In Embodiment 1, it was necessary to dispose the first external electrode 71 and the connecting portion 31 within the region A1, which is the projected region of the second electrode layer 22. In other words, how to improve the mountability and how to secure a large contact area between the second electrode layer 22 and the first wiring 61, in other words, how to reduce the ESR are traded. I was in an off relationship. However, in Embodiment 3, the first protective film 41 and the second protective film 42 form a two-layer structure, and the first wiring 61 consists of a first wiring first portion 61a and a first wiring second portion 61b. Therefore, the above two problems are not necessarily in a trade-off relationship, and independent designs are possible. Therefore, it is also possible to improve mountability and ESR at the same time.

（製造方法）
図１７～図２３を参照して、本実施の形態で説明したキャパシタ１０３の製造方法について説明する。キャパシタ１０３を製造するためには、複数個のキャパシタに相当する大きなサイズの基板を利用して各工程を一括して行ない、後で個別のサイズに切り分けることによって複数のキャパシタ１０３を得るという方法を採ることができる。ここでは、そのような方法を前提として説明する。 (Production method)
A method of manufacturing capacitor 103 described in the present embodiment will be described with reference to FIGS. In order to manufacture the capacitors 103, there is a method in which a large substrate corresponding to a plurality of capacitors is used, each step is performed collectively, and then the substrate is cut into individual sizes to obtain a plurality of capacitors 103. can be harvested. Here, description will be made on the assumption that such a method is used.

図１７に示すように、基板１の主表面１ａに絶縁膜２を形成し、さらに第１電極層２１を形成し、誘電体膜３を形成する。誘電体膜３に、第１電極層２１への導通を確保するためのビアを形成する。このビアはエッチング法により形成することができる。 As shown in FIG. 17, insulating film 2 is formed on main surface 1a of substrate 1, first electrode layer 21 is further formed, and dielectric film 3 is formed. A via is formed in the dielectric film 3 to ensure conduction to the first electrode layer 21 . This via can be formed by an etching method.

図１８に示すように、第１保護膜４１を形成する。第１保護膜４１の材料は、ポリイミドなどの樹脂材料であることが好ましい。第１保護膜４１の下側にＳｉＮなどからなる耐湿膜を配置してもよい。図１８では、第１保護膜４１に２つの開口部を設けることにより、接続部３１，３２が形成されている。 As shown in FIG. 18, a first protective film 41 is formed. The material of the first protective film 41 is preferably a resin material such as polyimide. A humidity-resistant film made of SiN or the like may be arranged under the first protective film 41 . In FIG. 18, the connecting portions 31 and 32 are formed by providing two openings in the first protective film 41 .

図１９に示すように、第１配線第１部分６１ａおよび第２配線第１部分６２ａを形成する。第１配線第１部分６１ａおよび第２配線第１部分６２ａの形成には、リフトオフ法、めっき法、エッチング法などを用いることができる。第１配線第１部分６１ａおよび第２配線第１部分６２ａの材料は、たとえばＣｕ、Ａｇ、Ａｕ、Ａｌ、Ｐｔのいずれかであるか、あるいは、これらのうちから選択される１以上の金属を含む合金であることが好ましい。第１配線第１部分６１ａおよび第２配線第１部分６２ａを形成する前に、密着層を形成してもよい。密着層の材料としては、Ｔｉ、Ｃｒなどのいずれかを採用可能である。 As shown in FIG. 19, a first wiring first portion 61a and a second wiring first portion 62a are formed. A lift-off method, a plating method, an etching method, or the like can be used to form the first wiring first portion 61a and the second wiring first portion 62a. The material of the first wiring first portion 61a and the second wiring first portion 62a is, for example, Cu, Ag, Au, Al, or Pt, or one or more metals selected from these. It is preferably an alloy containing An adhesion layer may be formed before forming the first wiring first portion 61a and the second wiring first portion 62a. Either Ti or Cr can be used as the material of the adhesion layer.

図２０に示すように、第２保護膜４２を形成する。第２保護膜４２は、第１保護膜４１上において第１配線第１部分６１ａおよび第２配線第１部分６２ａをそれぞれ露出させるように開口部を有する。第２保護膜４２の材料は、ポリイミド、ソルダーレジストなどの樹脂材料であることが好ましい。 As shown in FIG. 20, a second protective film 42 is formed. The second protective film 42 has openings to expose the first wiring first portion 61a and the second wiring first portion 62a on the first protective film 41, respectively. The material of the second protective film 42 is preferably a resin material such as polyimide or solder resist.

図２１に示すように、第１配線第２部分６１ｂおよび第２配線第２部分６２ｂを形成する。第１配線第２部分６１ｂおよび第２配線第２部分６２ｂの形成には、リフトオフ法、めっき法、エッチング法などを用いることができる。第１配線第２部分６１ｂおよび第２配線第２部分６２ｂの材料は、たとえばＣｕ、Ａｇ、Ａｕ、Ａｌ、Ｐｔのいずれかであるか、あるいは、これらのうちから選択される１以上の金属を含む合金であることが好ましい。第１配線第２部分６１ｂおよび第２配線第２部分６２ｂを形成する前に、密着層を形成してもよい。密着層の材料としては、Ｔｉ、Ｃｒなどのいずれかを採用可能である。 As shown in FIG. 21, a first wiring second portion 61b and a second wiring second portion 62b are formed. A lift-off method, a plating method, an etching method, or the like can be used to form the first wiring second portion 61b and the second wiring second portion 62b. The material of the first wiring second portion 61b and the second wiring second portion 62b is, for example, Cu, Ag, Au, Al, or Pt, or one or more metals selected from these. It is preferably an alloy containing An adhesion layer may be formed before forming the first wiring second portion 61b and the second wiring second portion 62b. Either Ti or Cr can be used as the material of the adhesion layer.

図２２に示すように、第１外部電極７１および第２外部電極７２を形成する。第１外部電極７１および第２外部電極７２の形成には、リフトオフ法、めっき法、エッチング法などを用いることができる。第１外部電極７１および第２外部電極７２の材料は、たとえばＣｕ、Ｎｉ、Ａｇ、Ａｕ、Ａｌのいずれかであることが好ましい。第１外部電極７１および第２外部電極７２の一方または両方を複数種類の材料からなる積層構造としてもよい。第１外部電極７１および第２外部電極７２の最表面はたとえばＡｕからなることが好ましい。 As shown in FIG. 22, first external electrodes 71 and second external electrodes 72 are formed. A lift-off method, a plating method, an etching method, or the like can be used to form the first external electrode 71 and the second external electrode 72 . The material of the first external electrode 71 and the second external electrode 72 is preferably Cu, Ni, Ag, Au or Al, for example. One or both of the first external electrode 71 and the second external electrode 72 may have a laminated structure made of a plurality of types of materials. The outermost surfaces of the first external electrode 71 and the second external electrode 72 are preferably made of Au, for example.

図２３に示すように、最外層保護膜５を形成する。最外層保護膜５の材料は、ソルダーレジストなどの樹脂材料であることが好ましい。 As shown in FIG. 23, the outermost protective film 5 is formed. The material of the outermost protective film 5 is preferably a resin material such as solder resist.

バックグラインドを行なうことにより、所望の素子厚さにまで薄くする。その後、ブレードダイシング、ステルスダイシング、プラズマダイシングなどのうちのいずれかの方法により個片化する。すなわち、集合基板から個別のキャパシタのサイズに切り分ける。こうすることにより、図１６に示したキャパシタ１０３を得ることができる。 Back grinding is performed to reduce the device thickness to the desired thickness. After that, it is singulated by any one of blade dicing, stealth dicing, plasma dicing, and the like. That is, the aggregate substrate is cut into individual capacitor sizes. By doing so, the capacitor 103 shown in FIG. 16 can be obtained.

（実施の形態４）
（構成）
図２４を参照して、本発明に基づく実施の形態４におけるキャパシタについて説明する。本実施の形態におけるキャパシタ１０４の断面図を図２４に示す。 (Embodiment 4)
(composition)
A capacitor according to a fourth embodiment of the present invention will be described with reference to FIG. FIG. 24 shows a cross-sectional view of capacitor 104 in this embodiment.

キャパシタ１０４においては、第１配線６１は、第１配線第１部分６１ａと、第１配線第２部分６１ｂとを含む。第３配線６３は、第３配線第１部分６３ａと、第３配線第２部分６３ｂとを含む。すなわち、キャパシタ１０４においては、２つの容量の直列接続が実現されており、なおかつ、各配線はそれぞれ２つの部分の組合せとなっている。 In capacitor 104, first wiring 61 includes a first wiring first portion 61a and a first wiring second portion 61b. The third wiring 63 includes a third wiring first portion 63a and a third wiring second portion 63b. That is, in capacitor 104, a series connection of two capacitors is realized, and each wiring is a combination of two parts.

主表面１ａに垂直な方向から見たとき、第１外部電極７１および第１配線６１はいずれも第２電極層２２の領域Ａ３内に配置されている。第３外部電極７３および第３配線６３はいずれも第３電極層２３の領域Ａ４内に配置されている。 Both the first external electrode 71 and the first wiring 61 are arranged in the region A3 of the second electrode layer 22 when viewed from the direction perpendicular to the main surface 1a. Both the third external electrode 73 and the third wiring 63 are arranged within the region A4 of the third electrode layer 23 .

（作用・効果）
本実施の形態におけるキャパシタ１０４は、２つの容量が直列接続された構造を備えるが、その各々の容量において、実施の形態１と同様の効果を得ることができる。本実施の形態では、各配線はそれぞれ２つの部分の組合せとなっているので、実施の形態３で述べた効果も得ることができる。 (action/effect)
Capacitor 104 in the present embodiment has a structure in which two capacitances are connected in series, and the same effects as in the first embodiment can be obtained in each capacitance. In this embodiment, each wiring is a combination of two parts, so the effect described in the third embodiment can also be obtained.

（実施の形態５）
（構成）
図２５を参照して、本発明に基づく実施の形態５におけるキャパシタについて説明する。本実施の形態におけるキャパシタ１０５の断面図を図２５に示す。図中左側のＭＩＭ構造の部分は、凹部６ａと凹部６ｂとを有する。キャパシタ１０５は、実施の形態１で示したキャパシタ１０１において、ＭＩＭ構造の部分をトレンチ構造としたものに相当する。凹部６ｂの内部には、第１配線６１が入り込んでいる。 (Embodiment 5)
(composition)
A capacitor according to a fifth embodiment of the present invention will be described with reference to FIG. FIG. 25 shows a cross-sectional view of capacitor 105 in this embodiment. The portion of the MIM structure on the left side of the figure has recesses 6a and 6b. Capacitor 105 corresponds to capacitor 101 shown in the first embodiment, in which the MIM structure portion has a trench structure. A first wiring 61 is inserted inside the recess 6b.

キャパシタ１０５においては、基板１は主表面１ａに凹部を有し、第１電極層２１、誘電体膜３、および第２電極層２２の積層部分は、前記凹部の内面に沿って配置された部分を含む。 In capacitor 105, substrate 1 has a recess in main surface 1a, and the laminated portion of first electrode layer 21, dielectric film 3, and second electrode layer 22 is a portion arranged along the inner surface of the recess. including.

（作用・効果）
本実施の形態では、トレンチ構造を備えることにより、ＭＩＭ面積を拡大することができ、大容量を得ることができる。 (action/effect)
In the present embodiment, the provision of the trench structure enables the MIM area to be expanded and a large capacity to be obtained.

（実施の形態６）
（構成）
図２６を参照して、本発明に基づく実施の形態６におけるキャパシタについて説明する。本実施の形態におけるキャパシタ１０６の断面図を図２６に示す。図中左側のＭＩＭ構造の部分は、凹部６ａと凹部６ｂとを有する。キャパシタ１０６は、実施の形態３で示したキャパシタ１０３において、ＭＩＭ構造の部分をトレンチ構造としたものに相当する。凹部６ｂの内部には、第１配線６１が入り込んでいる。 (Embodiment 6)
(composition)
A capacitor according to a sixth embodiment of the present invention will be described with reference to FIG. FIG. 26 shows a cross-sectional view of capacitor 106 in this embodiment. The portion of the MIM structure on the left side of the figure has recesses 6a and 6b. Capacitor 106 corresponds to capacitor 103 shown in the third embodiment, in which the MIM structure portion has a trench structure. A first wiring 61 is inserted inside the recess 6b.

（作用・効果）
本実施の形態では、実施の形態３と同様の効果を得ることができ、さらにトレンチ構造を備えることにより、ＭＩＭ面積を拡大することができ、大容量を得ることができる。 (action/effect)
In this embodiment, the same effect as in the third embodiment can be obtained, and furthermore, by providing the trench structure, the MIM area can be expanded and a large capacity can be obtained.

（実施の形態７）
（構成）
図２７を参照して、本発明に基づく実施の形態７におけるキャパシタについて説明する。本実施の形態におけるキャパシタ１０７の断面図を図２７に示す。キャパシタ１０７は、基本的な構成においては、実施の形態１で示したキャパシタ１０１と同様であるが、外部電極とその周囲のレジストとの関係が異なる。キャパシタ１０１がオーバーレジスト構造を備えるのに対して、キャパシタ１０７はクリアランスレジスト構造を備える。すなわち、キャパシタ１０７においては、第１外部電極７１および第２外部電極７２に対して最外層保護膜５が被さっていない。最外層保護膜５は、第１外部電極７１および第２外部電極７２から離隔するように配置されている。 (Embodiment 7)
(composition)
A capacitor according to a seventh embodiment of the present invention will be described with reference to FIG. FIG. 27 shows a cross-sectional view of capacitor 107 in this embodiment. Capacitor 107 has the same basic configuration as capacitor 101 shown in the first embodiment, but the relationship between the external electrode and the surrounding resist is different. Capacitor 101 has an over-resist structure, while capacitor 107 has a clearance-resist structure. That is, in capacitor 107 , outermost protective film 5 does not cover first external electrode 71 and second external electrode 72 . The outermost layer protective film 5 is arranged so as to be separated from the first external electrode 71 and the second external electrode 72 .

キャパシタ１０７は、第１配線６１を覆う最外層保護膜５を備え、第１外部電極７１と最外層保護膜５とは、離隔している。 The capacitor 107 has an outermost protective film 5 covering the first wiring 61, and the first external electrode 71 and the outermost protective film 5 are separated from each other.

（作用・効果）
本実施の形態においても、実施の形態１と同様の効果を得ることができる。本実施の形態におけるキャパシタ１０７では、クリアランスレジスト構造を備えるので、はんだ濡れ性を良くすることができる。 (action/effect)
Also in this embodiment, the same effect as in the first embodiment can be obtained. Capacitor 107 in the present embodiment has a clearance resist structure, so that solder wettability can be improved.

なお、上記実施の形態のうち複数を適宜組み合わせて採用してもよい。
なお、今回開示した上記実施の形態はすべての点で例示であって制限的なものではない。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更を含むものである。 It should be noted that a plurality of the above embodiments may be appropriately combined and adopted.
It should be noted that the above embodiments disclosed this time are illustrative in all respects and are not restrictive. The scope of the present invention is indicated by the claims, and includes all changes within the meaning and range of equivalents to the claims.

１基板、１ａ主表面、２絶縁膜、３誘電体膜、５最外層保護膜、６ａ，６ｂ凹部、２１第１電極層、２２第２電極層、３１，３１ａ，３１ｂ，３１ｃ，３１ｄ，３２接続部、４１第１保護膜、４２第２保護膜、６１第１配線、６１ａ第１配線第１部分、６１ｂ第１配線第２部分、６２第２配線、６２ａ第２配線第１部分、６２ｂ第２配線第２部分、６３第３配線、６３ａ第３配線第１部分、６３ｂ第３配線第２部分、７１第１外部電極、７２第２外部電極、７３第３外部電極、１０１，１０２，１０３，１０４，１０５，１０６，１０７キャパシタ。 REFERENCE SIGNS LIST 1 substrate 1a main surface 2 insulating film 3 dielectric film 5 outermost protective film 6a, 6b concave portion 21 first electrode layer 22 second electrode layer 31, 31a, 31b, 31c, 31d, 32 connection portion 41 first protective film 42 second protective film 61 first wiring 61a first wiring first portion 61b first wiring second portion 62 second wiring 62a second wiring first portion 62b second wiring second portion 63 third wiring 63a third wiring first portion 63b third wiring second portion 71 first external electrode 72 second external electrode 73 third external electrode 101, 102, 103, 104, 105, 106, 107 capacitors.

Claims

a substrate having a major surface;
a first electrode layer located on the main surface side of the substrate;
a dielectric film arranged to cover at least a portion of the first electrode layer;
a second electrode layer disposed to cover at least a portion of the dielectric film so as to face the first electrode layer with the dielectric film interposed therebetween;
a first protective film arranged to cover at least a portion of the second electrode layer;
a first wiring that is electrically connected to the second electrode layer and drawn out to the side opposite to the main surface of the first protective film;
a first external electrode arranged to cover a portion of the first wiring;
When viewed in a direction perpendicular to the main surface, both the first external electrode and the first wiring are arranged within the region of the second electrode layer , and the first wiring and the second electrode layer is located outside the area of the first external electrode .

a second wiring that is electrically connected to the first electrode layer and drawn out to a side opposite to the main surface of the first protective film;
a second external electrode arranged to cover a portion of the second wiring;
2. The capacitor according to claim 1, wherein both said second external electrode and said second wiring are arranged outside the region of said second electrode layer when viewed in a direction perpendicular to said main surface.

a third electrode layer arranged to cover at least a portion of the dielectric film so as to face the first electrode layer with the dielectric film interposed in a region different from the second electrode layer;
a third wiring that is electrically connected to the third electrode layer and drawn out to a surface of the first protective film opposite to the main surface;
a third external electrode arranged to cover a portion of the third wiring;
2. The capacitor according to claim 1, wherein said third external electrode and said third wiring are both arranged within a region of said third electrode layer when viewed in a direction perpendicular to said main surface.

3. The substrate has a recess on the main surface, and the stacked portion of the first electrode layer, the dielectric film, and the second electrode layer includes a portion arranged along the inner surface of the recess. 4. The capacitor according to any one of 1 to 3 .

5. The capacitor according to claim 1, further comprising an outermost layer protective film covering said first wiring, wherein at least part of an outer edge of said first external electrode is covered with said outermost layer protective film. .

5. The capacitor according to claim 1, further comprising an outermost protective film covering said first wiring, wherein said first external electrode and said outermost protective film are separated from each other.