JP7297147B2 - Semiconductor power module and power converter - Google Patents
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Description
本開示は、半導体パワーモジュールおよび電力変換装置に関する。 The present disclosure relates to semiconductor power modules and power converters.
近年、電力変換装置へSiC(Silicon Carbide)およびGaN(Gallium Nitride)等のワイドバンドギャップ半導体の適用が進められている。これらを適用した電力変換装置は、Si(Silicon)と比較して、スイッチング速度またはキャリア周波数が10倍以上に増加する場合もある。キャリア周波数の高周波化によって受動部品の小型化が可能な一方で、ノイズレベルの大幅な増大を招いている。 In recent years, application of wide bandgap semiconductors such as SiC (Silicon Carbide) and GaN (Gallium Nitride) to power converters has been promoted. A power conversion device using these may increase the switching speed or carrier frequency by ten times or more compared to Si (silicon). While higher carrier frequencies allow passive components to be smaller, they also lead to a significant increase in noise levels.
半導体パワーモジュールを用いて構成される電力変換装置では、半導体素子のスイッチング動作および、電力変換装置により駆動されるモータにおける電位変動などがノイズの発生源となることが知られている。このようなノイズは各種電子機器の誤動作の要因となるため、ノイズフィルタを挿入することによるノイズの抑制が行なわれている。 2. Description of the Related Art It is known that in a power conversion device configured using a semiconductor power module, the switching operation of semiconductor elements, potential fluctuations in a motor driven by the power conversion device, and the like are sources of noise. Since such noise causes malfunction of various electronic devices, noise is suppressed by inserting a noise filter.
例えば特開2013-99001号公報(特許文献1)には、正電極バスバー側と負電極バスバー側の寄生インダクタンスおよび静電容量のアンバランスを改善し、ノイズ抑制が可能なスイッチング素子装置が記載されている。 For example, Japanese Patent Laying-Open No. 2013-99001 (Patent Document 1) describes a switching element device capable of suppressing noise by improving imbalance between parasitic inductance and capacitance on the positive electrode bus bar side and the negative electrode bus bar side. ing.
特開2013-99001号公報(特許文献1)に開示されたスイッチング素子装置では、正電極バスバーと負電極バスバーの間に配置された導体は、空間を空けて配置されている。このため、各バスバーと導体との間に生じる静電容量は、半導体パワーモジュール内で正電極または負電極と放熱用導体間に生じる静電容量に比べて小さい。従って、モジュール内部に施すノイズ対策に比べてノイズ抑制効果が小さく、同等の効果を得る場合に半導体パワーモジュールが大型化するという問題がある。 In the switching element device disclosed in Japanese Patent Laying-Open No. 2013-99001 (Patent Document 1), the conductors arranged between the positive electrode bus bar and the negative electrode bus bar are arranged with a space therebetween. Therefore, the capacitance generated between each bus bar and the conductor is smaller than the capacitance generated between the positive electrode or the negative electrode and the heat radiation conductor within the semiconductor power module. Therefore, there is a problem that the noise suppressing effect is smaller than that of the noise countermeasures taken inside the module, and the size of the semiconductor power module is increased when the same effect is obtained.
本開示は、上記のような問題点を解決するため、小型でノイズ抑制効果が得られる半導体パワーモジュールおよび電力変換装置を開示することを目的とする。 An object of the present disclosure is to disclose a small-sized semiconductor power module and a power conversion device capable of obtaining a noise suppression effect in order to solve the above problems.
本開示は、半導体パワーモジュールに関する。半導体パワーモジュールは、接地された放熱用導体と、放熱用導体上に形成された絶縁層と、絶縁層上に設けられた正電極板および負電極板と、正電極板および負電極板にそれぞれ接続された正極端子および負極端子と、正電極板上に配置され、正電極板と正極が接続された上アーム半導体素子と、負電極板上に配置された下アーム半導体素子と、下アーム半導体素子の負極と負電極板とを接続する第1接続導体と、下アーム半導体素子の正極と上アーム半導体素子の負極とを接続する第2接続導体とを備える。Lpが、正極端子から上アーム半導体素子の正極までの電流経路における実効インダクタンスを示し、Lnが、負極端子から負電極板、第1接続導体を経由し下アーム半導体素子の負極までの電流経路における実効インダクタンスを示し、Cpが、正電極板と放熱用導体との間の静電容量を示し、Cnが、負電極板と放熱用導体との間の静電容量を示すとき、0.9<(Lp×Cp)/(Ln×Cn)<1/0.9である。 The present disclosure relates to semiconductor power modules. A semiconductor power module includes a grounded heat dissipation conductor, an insulating layer formed on the heat dissipation conductor, a positive electrode plate and a negative electrode plate provided on the insulating layer, and a positive electrode plate and a negative electrode plate, respectively. an upper arm semiconductor element arranged on the positive electrode plate and connected to the positive electrode plate and the positive electrode; a lower arm semiconductor element arranged on the negative electrode plate; and a lower arm semiconductor A first connection conductor for connecting the negative electrode of the element and the negative electrode plate, and a second connection conductor for connecting the positive electrode of the lower arm semiconductor element and the negative electrode of the upper arm semiconductor element are provided. Lp indicates the effective inductance in the current path from the positive electrode terminal to the positive electrode of the upper arm semiconductor element, and Ln indicates the effective inductance in the current path from the negative electrode terminal to the negative electrode of the lower arm semiconductor element via the negative electrode plate and the first connection conductor. where 0.9 < (Lp*Cp)/(Ln*Cn)<1/0.9.
本開示に示される半導体パワーモジュールおよび電力変換装置は、正極端子側および負極端子側における半導体パワーモジュール内部の実効インダクタンスと静電容量のアンバランスを改善し、放熱用導体へ流れ込むノイズ電流を相殺するので、外部へ流出するノイズ電流を抑制可能である。 The semiconductor power module and the power converter disclosed in the present disclosure improve the imbalance between the effective inductance and the capacitance inside the semiconductor power module on the positive terminal side and the negative terminal side, and cancel out the noise current flowing into the heat dissipation conductor. Therefore, the noise current flowing out to the outside can be suppressed.
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は原則として繰り返さない。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the drawings, the same or corresponding parts are denoted by the same reference numerals, and the description thereof will not be repeated in principle.
実施の形態1.
以下、実施の形態1の半導体パワーモジュールを、図1~図9を参照して説明する。
A semiconductor power module according to the first embodiment will be described below with reference to FIGS. 1 to 9. FIG.
図1は、実施の形態1の半導体パワーモジュールの構成を示す模式断面図である。図2は、図1の半導体パワーモジュールの俯瞰図である。
FIG. 1 is a schematic cross-sectional view showing the configuration of a semiconductor power module according to
図1、図2を参照して、半導体パワーモジュール1は、放熱用導体2と、絶縁層3と、正電極板4および負電極板5と、正極端子41および負極端子51と、上アーム半導体素子7と、下アーム半導体素子8と、接続導体11と、接続導体12と、接続導体13と、封止材15とを備える。ただし、図2では、理解の容易のために、封止材15は図示省略している。
1 and 2, a
絶縁層3は、放熱用導体2上に形成される。正電極板4および負電極板5は、絶縁層3上に設けられる。正極端子41および負極端子51は、正電極板4および負電極板5にそれぞれ電気的に接続される。上アーム半導体素子7は、正電極板4上に配置される。上アーム半導体素子7は、裏面に形成された正極7pと、表面に形成された負極7nとを有する。下アーム半導体素子8は、ともに表面に形成された正極8pおよび負極8nを有する。上アーム半導体素子7の正極7pは、正電極板4と電気的に接続される。下アーム半導体素子8は、負電極板5上に配置される。接続導体11は、下アーム半導体素子8の負極8nと負電極板5とを接続する。接続導体12は、上アーム半導体素子7の負極7nと下アーム半導体素子8の正極8pとを接続する。接続導体13は、入出力端子61と上アーム半導体素子7の負極7nとを接続する。なお、接続導体13は、入出力端子61と下アーム半導体素子8の正極8pとを接続してもよい。
The
半導体素子がダイオードの場合は、アノードが負極、カソードが正極に対応し、半導体素子がPチャネル型MOSFETの場合には、ドレインが負極、ソースが正極に対応し、半導体素子がNチャネル型MOSFETの場合には、ドレインが正極、ソースが負極に対応する。 When the semiconductor element is a diode, the anode corresponds to the negative electrode and the cathode corresponds to the positive electrode. When the semiconductor element is a P-channel MOSFET, the drain corresponds to the negative electrode and the source corresponds to the positive electrode. , the drain corresponds to the positive electrode and the source corresponds to the negative electrode.
正電極板4および負電極板5は、絶縁層3を挟んで放熱用導体2と対向している。このため、正電極板4と放熱用導体2の間には静電容量Cpが形成され、負電極板5と放熱用導体2の間には静電容量Cnが形成される。
The
また、正極端子41から、正電極板4を経由し、上アーム半導体素子7の正極7pまでの電流経路には、寄生インダクタンスLpが存在し、負極端子51から、負電極板5、接続導体11を経由し、下アーム半導体素子8の負極8nまでの電流経路には、寄生インダクタンスLnが存在する。
Parasitic inductance Lp exists in the current path from the
図1は模式断面図のため、正極端子41と絶縁層3との間の高さ方向の距離が、入出力端子61と絶縁層3との間の高さ方向の距離と異なっているが、これらの距離は同じであってもよい。
Since FIG. 1 is a schematic cross-sectional view, the distance in the height direction between the
次に、図3,図4を用いて半導体パワーモジュール1の回路構成を説明する。図3は、上アーム半導体素子7としてダイオードを採用した回路図である。図4は、上アーム半導体素子7としてMOSFETを採用した回路図である。
Next, the circuit configuration of the
図3、図4を参照して、半導体パワーモジュール1は、接地された放熱用導体2と、正極端子41と、負極端子51と、入出力端子61と、上アーム半導体素子7と、下アーム半導体素子8とを備える。上アーム半導体素子7は、入出力端子61と正極端子41との間に接続される。下アーム半導体素子8は、入出力端子61と負極端子51との間に接続される。
3 and 4,
ここでは図示しないが、上アーム半導体素子7はIGBT(Insulated Gate Bipolar Transistor)などであってもよい。また、上アーム半導体素子7および下アーム半導体素子8は、炭化ケイ素(SiC)、窒化ガリウム(GaN)の外に、シリコン(Si)または酸化ガリウム(GaO)などの半導体で形成してもよい。
Although not shown here, the upper
図3および図4の回路図では、正極端子41から上アーム半導体素子7までの電流経路には寄生インダクタンスLpが存在し、負極端子51から下アーム半導体素子8までの電流経路に寄生インダクタンスLnが存在する。また、正極端子41と放熱用導体2との間には、静電容量Cpが形成される。負極端子51と放熱用導体2との間には、静電容量Cnが形成される。放熱用導体2は、感電を防止する目的で直接接地あるいは電力変換装置の筐体を介し接地される。これにより静電容量Cp,Cnは接地電位に接続される。
In the circuit diagrams of FIGS. 3 and 4, the current path from the
図1に示すように、上アーム半導体素子7に接続された正電極板4および下アーム半導体素子8に接続された負電極板5は、薄い絶縁層3を介し放熱用導体2に配置される。このため、上アーム半導体素子7および下アーム半導体素子8と放熱用導体2との間には静電容量が存在している。半導体パワーモジュール1が上アーム半導体素子7および下アーム半導体素子8を直列に接続したアーム直列体を有する場合、半導体パワーモジュール1は、正極端子41、負極端子51、および、入出力端子61を備える。それぞれの電極と放熱用導体2との間に静電容量Cp,Cnが形成される。ここで、上アーム半導体素子7は正極端子41と入出力端子61との間に電気的に接続され、下アーム半導体素子8は入出力端子61と負極端子51との間に電気的に接続される。
As shown in FIG. 1, the
ここで、上アーム半導体素子7および下アーム半導体素子8に縦型半導体素子を使用する場合と、横型半導体素子を使用する場合について検討する。
Here, a case where vertical semiconductor elements are used for the upper
縦型半導体素子の場合、表面に負極を有し、裏面に正極を有し、一般的に正極が電極に向けて接続される。このため、上アーム半導体素子は正電極上に搭載され、下アーム半導体素子は入出力電極上に搭載され、電気的に接続されることとなる。この場合は、負電極に半導体素子が搭載されず、正電極および入出力電極に対して面積が小さくなることから、負電極に形成される静電容量も小さくなる傾向にある。 A vertical semiconductor device has a negative electrode on the front surface and a positive electrode on the back surface, and the positive electrode is generally connected to the electrode. Therefore, the upper arm semiconductor element is mounted on the positive electrode and the lower arm semiconductor element is mounted on the input/output electrode and electrically connected. In this case, since the semiconductor element is not mounted on the negative electrode and the area is smaller than that of the positive electrode and the input/output electrode, the capacitance formed on the negative electrode also tends to be small.
一方、横型半導体素子の場合、表面に正極および負極を有し、裏面は電極を有さず、裏面を電極に向けて、直接または絶縁物を介して接続する。直接接続する場合、裏面の電位は接続された電極と同電位となる。一方、絶縁物を介して接続する場合、裏面の電位は浮遊電位となる。なお、横型半導体素子の構造によっては、裏面にも電極を備える場合がある。横型半導体素子は、一般に横型半導体素子の負極と同電位になる電極上に直接または絶縁物を介して接続する。このため、上アーム素子は出力電極上に搭載され、下アーム素子は負電極上に搭載される。各電極と横型半導体素子の負極とは、アルミワイヤなどの導体を用いて接続され同電位となる。即ち、横型半導体素子の裏面の電位は、負極と同電位になるか、浮遊電位になる。このような構成の場合、正電極に半導体素子が搭載されず、負電極および入出力電極に対して正電極の面積が小さくなることから、正電極に形成される静電容量も小さくなる傾向にある。 On the other hand, in the case of a horizontal semiconductor element, the front surface has a positive electrode and a negative electrode, the back surface has no electrode, and the back surface faces the electrode and is connected directly or via an insulator. In the case of direct connection, the potential of the back surface becomes the same as that of the connected electrode. On the other hand, when connecting through an insulator, the potential of the back surface becomes a floating potential. In addition, depending on the structure of the lateral semiconductor element, the back surface may also be provided with an electrode. A horizontal semiconductor element is generally connected directly or via an insulator to an electrode that has the same potential as the negative electrode of the horizontal semiconductor element. Therefore, the upper arm element is mounted on the output electrode and the lower arm element is mounted on the negative electrode. Each electrode and the negative electrode of the horizontal semiconductor element are connected to each other using a conductor such as an aluminum wire so that they have the same potential. That is, the potential of the rear surface of the lateral semiconductor element becomes the same potential as the negative electrode or becomes a floating potential. In such a configuration, the semiconductor element is not mounted on the positive electrode, and the area of the positive electrode becomes smaller than that of the negative electrode and the input/output electrode, so the capacitance formed on the positive electrode tends to become smaller. be.
放熱用導体は、感電を防止する目的で直接接地あるいは電力変換装置の筐体を介し接地される。このため半導体素子がスイッチング動作を行なった場合、電圧変化に伴い、前述の静電容量を介しノイズ電流が外部へ流れる。 The heat radiation conductor is grounded directly or through the housing of the power conversion device for the purpose of preventing electric shock. Therefore, when the semiconductor element performs a switching operation, a noise current flows to the outside through the above-described electrostatic capacitance in accordance with the voltage change.
入出力電極では、半導体素子のスイッチング動作により正電極の電圧と負電極の電圧が交互に印加され、この電圧変化に伴い、入出力電極の静電容量を介してノイズ電流が外部へ流れる。 In the input/output electrodes, the voltage of the positive electrode and the voltage of the negative electrode are alternately applied by the switching operation of the semiconductor element, and accompanying this voltage change, a noise current flows to the outside through the capacitance of the input/output electrodes.
正電極および負電極では、寄生インダクタンスに起因した電圧変動に伴い、それぞれの静電容量を介してノイズ電流が流れる。通常、正電極側からのノイズ電流と負電極側からのノイズ電流は打ち消し合う方向に働くが、正電極側と負電極側の寄生インダクタンスおよび静電容量のアンバランスによって、一部が相殺されず外部に流出する。 In the positive electrode and the negative electrode, noise currents flow through their respective capacitances in accordance with voltage fluctuations caused by parasitic inductance. Normally, the noise current from the positive electrode side and the noise current from the negative electrode side work in the direction of canceling each other out, but due to the imbalance between the parasitic inductance and capacitance on the positive electrode side and the negative electrode side, some of them are not canceled out. flow outside.
本実施の形態では、上記のような寄生インダクタンスおよび静電容量のアンバランスを改善し、外部へ流出するノイズ電流を低減する。 In this embodiment, the imbalance between the parasitic inductance and the capacitance as described above is improved, and the noise current flowing out to the outside is reduced.
以下、静電容量Cpに流れる電流について説明する。初めに、静電容量Cpを流れる電流をIcpとすると、静電容量両端にかかる電圧Vcpを用いて、電流Icpは、次の式(1)で表すことができる。 The current flowing through the capacitance Cp will be described below. First, assuming that the current flowing through the capacitance Cp is Icp, the current Icp can be expressed by the following equation (1) using the voltage Vcp applied across the capacitance.
正極端子41の電位が一定とすると、静電容量Cpの両端電圧Vcpは、静電容量の初期電圧V0から、寄生インダクタンスLpの両端電圧が減算された値となる。従って、静電容量Cpの両端電圧Vcpは寄生インダクタンスLpを流れる電流iを用いて次の式(2)で表すことができる。Assuming that the potential of the
ただし、式(2)では、正極端子41から寄生インダクタンスLpに向かって流れる電流の向きを正とした。式(1)および式(2)の結果から、静電容量Cpを流れる電流Icpは次の式(3)で表すことができる。
However, in equation (2), the direction of the current flowing from the
同様に、負極端子51から寄生インダクタンスLnに向かって流れる電流の向きを正とすると、静電容量Cnを流れる電流Icnは次の式(4)で表すことができる。
Similarly, assuming that the direction of the current flowing from the
通常、電流の向きは負極側と正極側で逆のため、正極側ではi=I、負極側ではi=-Iと置き換える。さらに、静電容量Cpと静電容量Cnを流れる電流が相殺する条件であるIcp+Icn=0から以下の式(5)および式(6)が得られる。 Normally, the direction of the current is opposite on the negative electrode side and the positive electrode side, so i=I on the positive electrode side and i=−I on the negative electrode side. Furthermore, the following equations (5) and (6) are obtained from Icp+Icn=0, which is the condition that the currents flowing through the capacitance Cp and the capacitance Cn cancel each other out.
この式が成立するためには係数がゼロであればよいため、(Lp×Cp)=(Ln×Cn)が得られる。即ち、(Lp×Cp)と(Ln×Cn)が等しいとき、ノイズ電流が相殺され、外部へ流出するノイズ電流を抑制することができる。 In order for this formula to hold, the coefficient should be zero, so (Lp×Cp)=(Ln×Cn) is obtained. That is, when (Lp.times.Cp) and (Ln.times.Cn) are equal, the noise currents are canceled and the noise currents flowing out to the outside can be suppressed.
図5は、実施の形態1の半導体パワーモジュールのノイズ低減効果を示すためハーフブリッジ回路である。 FIG. 5 shows a half bridge circuit for showing the noise reduction effect of the semiconductor power module of the first embodiment.
図5の回路は、図3に示した半導体パワーモジュール1の回路構成に加えて、直流電圧源16、負荷インダクタンス17、駆動回路18、および抵抗19をさらに備える。直流電圧源16は、正極端子41と負極端子51の間に接続され、負極端子51を基準とした正の電圧を正極端子41に与える。負荷インダクタンス17は、正極端子41と入出力端子61の間に接続される。駆動回路18は、下アーム半導体素子8の制御電極に接続され、下アーム半導体素子8のオンオフ動作を制御する。抵抗19は、放熱用導体2と接地電位間に接続され、接地配線における寄生抵抗を表す。なお、抵抗19の抵抗値は1Ωに設定した。
5 further includes a
次に図6から図9を参照して、下アーム半導体素子8がターンオンした時の回路動作を説明する。ターンオン条件は、400V,10Aに設定した。なお、ここでは、下アーム半導体素子8の正極と負極の間にかかる電圧をVds、正極から負極に向かって流れる電流をIdsで示した。また、放熱用導体2に向かって静電容量Cp、Cnをそれぞれ流れる電流をIcp、Icnで示し、放熱用導体2から抵抗19を介し接地電位に流れる電流をIcomで示した。
Next, referring to FIGS. 6 to 9, circuit operation when the lower
図6は、寄生インダクタンスおよび静電容量が、Lp=10nH、Ln=10nH、Cp=50pF、Cn=50pFの条件におけるターンオン動作を示す波形図である。 FIG. 6 is a waveform diagram showing the turn-on operation under the conditions that the parasitic inductance and capacitance are Lp=10 nH, Ln=10 nH, Cp=50 pF, and Cn=50 pF.
図6では、ターンオン時の電圧Vdsの変化、および、電流Idsの変化に伴う寄生インダクタンスの電圧振動によって、静電容量Cp,Cnを介して放熱用導体2にノイズ電流が流れている。寄生インダクタンスまたは静電容量の大きさによって、静電容量Cp,Cnを流れるノイズ電流の大きさまたは振動周波数は変化し、打ち消せなかった場合、ノイズ電流が外部へ流出する。図6では(Lp×Cp)=(Ln×Cn)の条件を満たし、電流Icpと電流Icnが相殺されるため、外部へ流出する電流Icomはゼロとなる。
In FIG. 6, a noise current flows through the
図7は、寄生インダクタンスおよび静電容量が、Lp=5nH、Ln=10nH、Cp=50pF、Cn=50pFの条件におけるターンオン動作を示す波形図である。 FIG. 7 is a waveform diagram showing the turn-on operation under the conditions that the parasitic inductance and capacitance are Lp=5 nH, Ln=10 nH, Cp=50 pF, and Cn=50 pF.
図7では、ターンオン時の電圧Vds、および、電流Idsは、図6とほぼ同等であるが、寄生インダクタンスLpが減少したことにより電流Idsの振動振幅は減少している。図7では(Lp×Cp)≠(Ln×Cn)の条件であり、電流Icpと電流Icnとは、振幅および共振周波数が異なる。電流Icpと電流Icnとが相殺されないため、図7では外部へ電流Icomが流出する。 In FIG. 7, the voltage Vds and the current Ids at turn-on are substantially the same as those in FIG. 6, but the oscillation amplitude of the current Ids is reduced due to the reduction in the parasitic inductance Lp. In FIG. 7, the condition is (Lp×Cp)≠(Ln×Cn), and the current Icp and the current Icn are different in amplitude and resonance frequency. Since the current Icp and the current Icn are not offset, the current Icom flows out to the outside in FIG.
図8は、寄生インダクタンスおよび静電容量が、Lp=5nH、Ln=10nH、Cp=50pF、Cn=25pFの条件におけるターンオン動作を示す波形図である。 FIG. 8 is a waveform diagram showing the turn-on operation under the conditions that the parasitic inductance and capacitance are Lp=5 nH, Ln=10 nH, Cp=50 pF, and Cn=25 pF.
図8では、(Lp×Cp)=(Ln×Cn)の条件を満たすように、図7の条件から静電容量Cnを調整した。電流Icpと電流Icnが相殺されるため、外部へ流出する電流Icomはゼロとなる。 In FIG. 8, the capacitance Cn was adjusted from the conditions of FIG. 7 so as to satisfy the condition of (Lp×Cp)=(Ln×Cn). Since the current Icp and the current Icn are canceled, the current Icom flowing out to the outside becomes zero.
図9は、寄生インダクタンスおよび静電容量が、Lp=5nH、Ln=10nH、Cp=100pF、Cn=50pFの条件におけるターンオン動作を示す波形図である。 FIG. 9 is a waveform diagram showing a turn-on operation under the conditions that the parasitic inductance and capacitance are Lp=5 nH, Ln=10 nH, Cp=100 pF, and Cn=50 pF.
図9では、(Lp×Cp)=(Ln×Cn)の条件を満たすように、図7の条件から静電容量Cpを調整した。電流Icpと電流Icnが相殺されるため、外部へ流出する電流Icomはゼロとなる。 In FIG. 9, the capacitance Cp was adjusted from the conditions of FIG. 7 so as to satisfy the condition of (Lp×Cp)=(Ln×Cn). Since the current Icp and the current Icn are canceled, the current Icom flowing out to the outside becomes zero.
このように、寄生インダクタンスLpおよびLnと、静電容量CpおよびCnとが、(Lp×Cp)=(Ln×Cn)の条件を満たす場合、即ち、(Lp×Cp)と(Ln×Cn)が等しいとき、放熱用導体2を介して外部へ流出するノイズ電流を抑制することが可能である。
Thus, when the parasitic inductances Lp and Ln and the capacitances Cp and Cn satisfy the condition of (Lp×Cp)=(Ln×Cn), that is, (Lp×Cp) and (Ln×Cn). are equal to each other, it is possible to suppress the noise current that flows out through the
なお、実施の形態においては寄生インダクタンスLpとLnとの間に存在する相互インダクタンスについて示していないが、相互インダクタンスが無視できない場合、相互インダクタンスを考慮し、実効インダクタンスLpおよびLnを用いて計算を行なえばよい。 Although the mutual inductance existing between the parasitic inductances Lp and Ln is not shown in the embodiment, if the mutual inductance cannot be ignored, the mutual inductance can be taken into consideration and the effective inductances Lp and Ln can be used for calculation. Just do it.
実施の形態2.
以下、実施の形態2の半導体パワーモジュールを、図10~図13を参照して説明する。
A semiconductor power module according to the second embodiment will be described below with reference to FIGS. 10 to 13. FIG.
実施の形態1では、(Lp×Cp)と(Ln×Cn)との比が1の場合、すなわち(Lp×Cp)/(Ln×Cn)=1の場合における効果を示した。実施の形態2では、(Lp×Cp)と(Ln×Cn)のいずれか大きい方に対する他方の比を0~1の範囲で示し、ノイズ低減効果について説明する。ここでは、Ln=10nH、Cp=50pF、Cn=50pFの条件を固定し、Lpを0nH、9nH、9.9nH、9.99nH、10nHと変化させた場合の比較結果を示す。(Ln×Cn)に対する(Lp×Cp)の比で表すと、Lpの値に対応する比は、それぞれ0、0.9、0.99、0.999、1である。これらをパーセント誤差で表すと、それぞれ100%、10%、1%、0.1%、0%である。ノイズレベルは、ノイズ電流Icomを高速フーリエ変換(FFT:Fast Fourier Transform)することで比較する。
In
図10は、Lpを変化させた場合のノイズレベルを示比較した図である。図10において、Lp=0nH、9nH、9.9nH、9.99nH、10nHと変化させた。 FIG. 10 is a diagram showing and comparing noise levels when Lp is changed. In FIG. 10, Lp was changed to 0 nH, 9 nH, 9.9 nH, 9.99 nH and 10 nH.
図10では、(Ln×Cn)に対する(Lp×Cp)の比が1に近づくほどノイズが低減し、誤差が1/10、即ち、精度が10倍になる毎に20dB減少している。なお、Lp=0nHの80~90MHz付近では寄生インダクタンスが大きく異なるため共振点が他条件と異なっている。 In FIG. 10, the noise decreases as the ratio of (Lp*Cp) to (Ln*Cn) approaches 1, and the error decreases by 1/10, ie, 20 dB for every 10-fold increase in accuracy. In the vicinity of 80 to 90 MHz where Lp=0 nH, the resonance point is different from other conditions because the parasitic inductance is greatly different.
ここで、ノイズ源となる半導体素子のスイッチング波形について、SiCまたはGaN適用によるノイズ増加量について説明する。簡単のため、スイッチング波形を台形波とみなし、台形波の周波数スペクトルをノイズレベルとして説明する。 Here, the amount of increase in noise due to the application of SiC or GaN to the switching waveform of a semiconductor element that is a noise source will be described. For simplicity, the switching waveform is regarded as a trapezoidal wave, and the frequency spectrum of the trapezoidal wave is explained as the noise level.
図11は、周波数スペクトルの説明のための台形波である。
図11では、台形波は振幅A、周期T、パルス幅t、立上がり時間tr、立下がり時間tfで定義する。ここでは、tr=tfとして説明する。台形波における周波数スペクトルの包絡線関数Envelopeは、周波数fを用いて次の式(7)で表すことができる。FIG. 11 is a trapezoidal wave for explaining the frequency spectrum.
In FIG. 11, the trapezoidal wave is defined by amplitude A, period T, pulse width t, rise time tr , and fall time tf . Here, it is assumed that t r =t f . The envelope function Envelope of the frequency spectrum of the trapezoidal wave can be expressed by the following equation (7) using the frequency f.
ここで、|sin(x)/x|の振幅が、x>1において1/xで減衰することを考慮すると、包絡線関数Envelopeのピーク値の境界は、次式(8)の関数Boundsを用いて表すことができる。 Here, considering that the amplitude of |sin(x)/x| can be expressed using
図12は、周波数fに対する包絡線関数Envelope(f)、および、境界関数Bounds(f)を示した両対数グラフである。 FIG. 12 is a log-log graph showing the envelope function Envelope(f) and the boundary function Bounds(f) with respect to the frequency f.
図12では、包絡線関数Envelope(f)を点線で、境界関数Bounds(f)を実線で示した。図12の境界関数Bounds(f)は、f<1/πtの領域では一定のノイズレベルを示し、1/πt<f<1/πtrの領域では、周波数fに応じて減少する。周波数fが10倍になるとノイズレベルは1/10となり、デシベルで表すと-20dBの変化である。また、1/πtr<fの領域では、周波数fが10倍になるとノイズレベルは1/100になるため、-40dBの変化となる。In FIG. 12, the envelope function Envelope(f) is indicated by a dotted line, and the boundary function Bounds(f) is indicated by a solid line. The boundary function Bounds(f) in FIG. 12 shows a constant noise level in the region of f<1/πt, and decreases in accordance with the frequency f in the region of 1/πt<f<1/ πtr . When the frequency f is increased tenfold, the noise level becomes 1/10, which is a change of -20dB when expressed in decibels. Also, in the region of 1/πt r <f, the noise level becomes 1/100 when the frequency f is increased tenfold, resulting in a change of −40 dB.
境界関数Bounds(f)を用いて、従来のSiを使用する電力変換装置を基準とした場合のSiCまたはGaNを使用する電力変換装置のノイズレベルの増加について説明する。 The boundary function Bounds(f) will be used to explain the increase in the noise level of a power converter using SiC or GaN with respect to a conventional power converter using Si.
図13は、2種類の台形波における境界関数Bounds(f)を示したグラフである。 FIG. 13 is a graph showing boundary functions Bounds(f) for two types of trapezoidal waves.
図13の破線は、従来のSiを使用する電力変換装置を想定した台形波の境界関数である。ここでは、駆動周波数10kHz、オンデューティ50%を想定し、台形波の各パラメータは、周期T=100μs、パルス幅t=50μs、立上がりおよび立下り時間tr=100nsに設定した。図13の実線はSiCまたはGaNを適用した電力変換装置を想定した台形波の境界関数である。ここでは、Siを使用する電力変換装置の台形波に対し、駆動周波数が10倍の100kHzを想定して、台形波の各パラメータは、周期T、パルス幅t、および、立上がり立下り時間trを1/10に設定した。2種類の境界関数を比較すると、SiCまたはGaNを適用した場合は、Siを使用する場合と比べて、同一周波数において20~40dB増大している。A dashed line in FIG. 13 is a boundary function of a trapezoidal wave assuming a conventional power converter using Si. Here, assuming a driving frequency of 10 kHz and an on-duty of 50%, each parameter of the trapezoidal wave was set to period T=100 μs, pulse width t=50 μs, rise and fall time t r =100 ns. A solid line in FIG. 13 is a boundary function of a trapezoidal wave assuming a power conversion device to which SiC or GaN is applied. Here, assuming that the drive frequency is 100 kHz, which is ten times that of the trapezoidal wave of the power converter using Si, each parameter of the trapezoidal wave is the period T, the pulse width t, and the rise/fall time tr was set to 1/10. Comparing the two types of boundary functions, when SiC or GaN is applied, there is an increase of 20-40 dB at the same frequency compared to when Si is used.
このように、SiCまたはGaNの適用時には、ノイズレベルが20dB以上増加することが想定される。このため、静電容量CpおよびCnを介して外部へ流出するノイズ電流を、従来と同等のノイズレベルにするには、20dBのノイズ低減が必要である。(Ln×Cn)に対する(Lp×Cp)の比がゼロ、即ち、Lp=0nHの場合を最悪条件として、20dBのノイズ低減を実現する条件を検討する。 Thus, it is expected that the noise level will increase by 20 dB or more when applying SiC or GaN. For this reason, noise reduction of 20 dB is required in order to bring the noise current flowing out through the capacitances Cp and Cn to a noise level equivalent to that of the conventional art. Considering the worst condition where the ratio of (Lp×Cp) to (Ln×Cn) is zero, that is, Lp=0 nH, conditions for realizing a noise reduction of 20 dB are examined.
再度図10を参照すると、(Ln×Cn)に対する(Lp×Cp)の比を0.9以上、即ち、Lp=9~10nHに設定すれば、Lp=0nHの場合に比べて20dBのノイズ低減を実現できることがわかる。 Referring again to FIG. 10, if the ratio of (Lp×Cp) to (Ln×Cn) is set to 0.9 or more, that is, Lp=9 to 10 nH, a noise reduction of 20 dB compared to the case of Lp=0 nH is achieved. can be realized.
実施の形態3.
実施の形態3は、下アーム半導体素子8の具体的な構成に関する。
図14は、下アーム半導体素子8の具体的な第1構成例を示す模式断面図である。
図14の下アーム半導体素子8は、ノーマリオフ型の横型半導体素子81を含む。横型半導体素子81は表面に正極81pおよび負極81nを有し、裏面が負電極板5に接続される。図14の構成では、横型半導体素子81の負極81nに接続導体11が接続され、横型半導体素子81の正極81pに接続導体12が接続される。図14の構成によれば、横型半導体素子81の負極81nおよび正極81pが、それぞれ下アーム半導体素子8の負極8nおよび正極8pに相当する。横型半導体素子81の裏面は負電極板5と同電位となる。FIG. 14 is a schematic cross-sectional view showing a first specific configuration example of the lower
The lower
図15は、下アーム半導体素子8の具体的な第2構成例を示す模式断面図である。
図15の下アーム半導体素子8は、ノーマリオフ型の横型半導体素子81と絶縁層82とを含む。横型半導体素子81の裏面は、絶縁層82を介して負電極板5に接続される。図15の構成によれば、横型半導体素子81の負極81nおよび正極81pが、それぞれ下アーム半導体素子8の負極8nおよび正極8pに相当する。横型半導体素子81の裏面は浮遊電位となる。FIG. 15 is a schematic cross-sectional view showing a second specific configuration example of the lower
The lower
図16は、下アーム半導体素子8の具体的な第3構成例を示す模式断面図である。
図16の下アーム半導体素子8は、ノーマリオン型の横型半導体素子83とノーマリオフ型の縦型半導体素子84とを含んで構成される。横型半導体素子83の裏面は負電極板5に接続され、ノーマリオフ型の縦型半導体素子84の正極84pはノーマリオン型の横型半導体素子83表面の負極83nに電気的に接続される。接続導体11は、ノーマリオフ型の縦型半導体素子84の負極84nと負電極板5とに接続される。また、図示しないが、ノーマリオン型の横型半導体素子83のゲート電極は、負電極板5または負電極板5と同電位の場所に電気的に接続される。図16の構成によれば、縦型半導体素子84の負極84nと、横型半導体素子83の正極83pが、それぞれ図1の下アーム半導体素子8の負極8nと正極8pに相当する。横型半導体素子83の裏面は負電極板5と同電位となる。FIG. 16 is a schematic cross-sectional view showing a specific third configuration example of the lower
The lower
図17は、下アーム半導体素子8の具体的な第4構成例を示す模式断面図である。
図17の下アーム半導体素子8は、図16の構成要素に加え、絶縁層82を含む。横型半導体素子83の裏面と負電極板5との間に絶縁層82が介在する。図17の構成によれば、縦型半導体素子84の負極84nと、横型半導体素子83の正極83pが、それぞれ図1の下アーム半導体素子8の負極8nと正極8pに相当する。横型半導体素子83の裏面は浮遊電位となる。FIG. 17 is a schematic cross-sectional view showing a fourth specific configuration example of the lower
The lower
図16および図17の下アーム半導体素子8は、縦型半導体素子84と横型半導体素子83とがカスコード接続された構成である。この構成は、一般にノーマリオン型の半導体素子をノーマリオフ型の半導体素子として利用するための構成として知られている。
The lower
実施の形態4.
実施の形態4の半導体パワーモジュール1を、図18~図30を参照して説明する。実施の形態4は、(Lp×Cp)と(Ln×Cn)のいずれか大きい方に対する他方の比を0.9以上とするためのL値およびC値を調整する手法の具体的な構成例に関する。
A
図18は、(Lp×Cp)と(Ln×Cn)の比を調整する前の半導体パワーモジュールの構成例である。なお、理解の容易のため、封止材15は図示していない。図18の構成例では、正電極板4と負電極板5とが同一面積である。この場合、放熱用導体2との間に形成される静電容量CpおよびCnの容量値は同じである。正極端子41から上アーム半導体素子7までの電流経路と比べると、負極端子51から下アーム半導体素子8までの電流経路には、接続導体11が存在する。負電極板5に対し、接続導体11は断面積が小さいため、負極側の寄生インダクタンスLnは正極側の寄生インダクタンスLpより大きくなる傾向にある。即ち、図18の構成例においては、(Lp×Cp)<(Ln×Cn)の関係がある。従って、(Lp×Cp)と(Ln×Cn)のいずれか大きい方に対する他方の比を0.9以上とするためには、LpまたはCpを増加させるか、LnまたはCnを減少させる必要がある。
FIG. 18 is a configuration example of a semiconductor power module before adjusting the ratio of (Lp×Cp) and (Ln×Cn). For ease of understanding, the sealing
図19~図26および図27~図30を参照して、L値およびC値を調整する具体的な構成例を説明する。 A specific configuration example for adjusting the L value and the C value will be described with reference to FIGS. 19 to 26 and 27 to 30. FIG.
図19~図26には、L値を調整した半導体パワーモジュール1の電極および接続導体の構成例を示す。
19 to 26 show configuration examples of the electrodes and connection conductors of the
図19は、Lpを増加させる第1構成例を示す図である。図19では、Lpを増加させるため、上アーム半導体素子7と正極端子41の距離を下アーム半導体素子8と負極端子51の距離よりも大きくしている。
FIG. 19 is a diagram showing a first configuration example for increasing Lp. In FIG. 19, the distance between the upper
図20は、Lpを増加させる第2構成例を示す図である。図20では、Lpを増加させるため、正電極板4と正極端子41とを、接続導体14で接続する構成としている。
FIG. 20 is a diagram showing a second configuration example for increasing Lp. In FIG. 20, the
図21は、Lpを増加させる第3構成例を示す図である。図21では、Lpを増加させるため、正電極板4において、正極端子41との接合部近傍にスリット20aおよび20bを追加し、電流の通電断面積を小さくしている。
FIG. 21 is a diagram showing a third configuration example for increasing Lp. In FIG. 21, slits 20a and 20b are added in the vicinity of the junction with the
図22は、Lpを増加させる第4構成例を示す図である。図22では、Lpを増加させるため、正電極板4において、正極端子41との接合部近傍にスリット20cを追加し、電流の通電断面積を小さくするとともに、上アーム半導体素子7までの電流経路を延長させている。
FIG. 22 is a diagram showing a fourth configuration example for increasing Lp. In FIG. 22, in order to increase Lp, in the
図23は、Lpを増加させる第5構成例を示す図である。図23では、Lpを増加させるため、正電極板4において、正極端子41との接合部近傍にスリット20dを追加し、電流の通電断面積を小さくするとともに、上アーム半導体素子7までの電流経路を延長させている。
FIG. 23 is a diagram showing a fifth configuration example for increasing Lp. In FIG. 23, in order to increase Lp, a
図24は、Lpを増加させる第6構成例を示す図である。図24では、Lpを増加させるため、正電極板4において、正極端子41との接合部近傍にスリット20eを追加し、電流の通電断面積を小さくするとともに、上アーム半導体素子7までの電流経路を延長させている。
FIG. 24 is a diagram showing a sixth configuration example for increasing Lp. In FIG. 24, in order to increase Lp, in the
図25は、Lpを増加させる第7構成例を示す図である。図25では、Lpを増加させるため、正電極板4において、正極端子41との接合部近傍にスリット20fを追加し、電流の通電断面積を小さくするとともに、上アーム半導体素子7までの電流経路を延長させている。
FIG. 25 is a diagram showing a seventh configuration example for increasing Lp. In FIG. 25 , in order to increase Lp, a
図26は、Lnを減少させる第8構成例を示す図である。図26では、Lnを減少させるため、接続導体11aおよび11bを用いて、接続導体の数を2本に増やしている。なお、接続導体の数を2本よりも多くしてもよい。
FIG. 26 is a diagram showing an eighth configuration example for reducing Ln. In FIG. 26, in order to reduce Ln,
また、図示しないが、Lnを減少させるため、接続導体11の断面積を増加させてもよい。Lnを増加させるために負電極板5にスリットを追加してもよい。
Also, although not shown, the cross-sectional area of the
図27~図30に、C値を調整した半導体パワーモジュール1の電極および接続導体の構成を示す。
27 to 30 show configurations of electrodes and connecting conductors of the
図27は、Cnを減少させる第9構成例を示す図である。図27では、Cnを減少させるため、負電極板5の面積を正電極板4の面積よりも小さくしている。
FIG. 27 is a diagram showing a ninth configuration example for reducing Cn. In FIG. 27, the area of the
図28は、Cpを増加させる第10構成例を示す図である。図28では、Cpを増加させるため、正電極板4の面積を負電極板5の面積よりも大きくしている。なお、図28の例では、正極端子41から上アーム半導体素子7までの通電断面積が増加するため、Lpが減少する場合がある。
FIG. 28 is a diagram showing a tenth configuration example for increasing Cp. In FIG. 28, the area of the
図29は、Cnを減少させ、Cpを増加させる第11構成例を示す図である。図29では、Cnを減少させ、Cpを増加させるため、負電極板5の面積を減少させ、正電極板4の面積を増加させて、負電極板5の面積を正電極板4の面積よりも小さくしている。なお、図29の例では、負極端子51から接続導体11までの通電断面積が減少し、正極端子41から上アーム半導体素子7までの通電断面積が増加するため、Lnが増加し、Lpが減少する場合がある。
FIG. 29 is a diagram showing an eleventh configuration example in which Cn is decreased and Cp is increased. In FIG. 29, in order to decrease Cn and increase Cp, the area of the
図30は、Cnを減少させ、Cpを増加させる第12構成例を示す。図30では、Cnを減少させ、Cpを増加させるため、図27に示した構成において、負電極板5を削減した場所に正電極板4を延長させている。
FIG. 30 shows a twelfth configuration example in which Cn is decreased and Cp is increased. In FIG. 30, in order to decrease Cn and increase Cp, in the configuration shown in FIG. 27, the
また、図示しないが、静電容量Cp、Cnを調整するために、部分的に絶縁層3の厚みを増減させたり、部分的に比誘電率の異なる素材を用いたりしてもよい。Cnを増加させ、Cpを減少させるために、負電極板5および正電極板4の面積を変更してもよい。
Moreover, although not shown, the thickness of the insulating
本実施の形態に記載のL値およびC値の調整方法は、上記のうち複数の方法を組み合わせてもよい。また、端子の配置を変更するなどの方法によってL値を変更しても良く、L値およびC値の調整方法は、本実施の形態に記載の調整方法に限定されるものではない。 The method of adjusting the L value and the C value described in this embodiment may combine a plurality of methods among the above. Also, the L value may be changed by a method such as changing the arrangement of terminals, and the method of adjusting the L value and the C value is not limited to the adjusting method described in this embodiment.
実施の形態4の半導体パワーモジュール1によれば、(Lp×Cp)と(Ln×Cn)のいずれか大きい方に対する他方の比を0.9以上に調整することができる。すなわち、0.9<(Lp×Cp)/(Ln×Cn)<1/0.9となるように半導体パワーモジュール1を調整することができ、ノイズレベルの低減が可能である。
According to the
実施の形態5.
実施の形態5の半導体パワーモジュール1を、図1および図31~図33を参照して説明する。
A
図1では、入出力端子61は、絶縁層3と距離をあけて配置されている。上アーム半導体素子7が正電極板4の上に配置され、下アーム半導体素子8が負電極板5の上に配置されることから、入出力電極板が不要なためである。絶縁層3の上に入出力電極板を配置しないため、入出力端子61と放熱用導体2との間の静電容量Cacは、CpおよびCnと比較して小さい。
In FIG. 1, the input/
ここで、平行平板の間に生じる静電容量について説明する。真空中の誘電率ε0、比誘電率εr、平行平板の対向面積をS、平行平板の距離をdとすると、静電容量Cは以下の式(9)で表すことができる。Here, the capacitance generated between the parallel plates will be explained. Assuming that the dielectric constant in vacuum is ε 0 , the relative dielectric constant ε r , the facing area of the parallel plates is S, and the distance between the parallel plates is d, the capacitance C can be expressed by the following equation (9).
例えば、絶縁層3または封止材15の比誘電率をεr=4、対向面積S=10mm2、距離をd=1mmとすると、静電容量Cは以下の式(10)のように求まる。For example, if the dielectric constant of the insulating
図31は、実施の形態5の半導体パワーモジュールの構成を示す回路図である。
図31では、実施の形態1における図3の構成に加え、入出力端子61と放熱用導体2との間に存在する静電容量Cacが示されている。FIG. 31 is a circuit diagram showing the configuration of the semiconductor power module according to the fifth embodiment.
FIG. 31 shows the capacitance Cac existing between the input/
図32は、Lp=Ln=10nH、Cp=Cn=50pFの条件において、静電容量Cacを変化させた場合のノイズレベルを比較した図である。静電容量Cacは、0pF、0.1pF、1pF、10pF、100pFと変化させた。なお、Cac=0pFは、図10におけるLp=10nHのグラフと同一である。 FIG. 32 is a diagram comparing noise levels when the capacitance Cac is changed under the conditions of Lp=Ln=10 nH and Cp=Cn=50 pF. The capacitance Cac was changed to 0 pF, 0.1 pF, 1 pF, 10 pF and 100 pF. Note that Cac=0 pF is the same as the graph of Lp=10 nH in FIG.
図32では、静電容量Cacが10倍になる毎にノイズレベルが20dB増加していることが示されている。図32に示した寄生インダクタンスLpおよびLn、静電容量CpおよびCnの条件では、Cac=1pFにおけるノイズレベルと、図10における(Lp×Cp)の(Ln×Cn)に対する比が0.9となるLp=9nHのノイズレベルとが30MHz以上の周波数帯でほぼ同等である。 FIG. 32 shows that the noise level increases by 20 dB for every 10-fold increase in capacitance Cac. Under the conditions of parasitic inductances Lp and Ln and capacitances Cp and Cn shown in FIG. 32, the noise level at Cac=1 pF and the ratio of (Lp×Cp) to (Ln×Cn) in FIG. The noise level of Lp=9 nH is almost the same in the frequency band of 30 MHz or higher.
図33は、Lp=9nH、Ln=10nH、Cp=Cn=50pFの条件において、Cacを変化させた場合のノイズレベルを比較した図である。静電容量Cacは、0pF、0.1pF、1pF、10pF、100pFと変化させた。 FIG. 33 is a diagram comparing noise levels when Cac is varied under the conditions of Lp=9 nH, Ln=10 nH, and Cp=Cn=50 pF. The capacitance Cac was changed to 0 pF, 0.1 pF, 1 pF, 10 pF and 100 pF.
図33では、周波数30MHz以上ではCac=0pF、0.1pF、1pFのノイズレベルがほぼ一致しており、実施の形態1におけるノイズ低減効果を最大化するためには静電容量Cacを1pF以下にすることが望ましい。 In FIG. 33, the noise levels of Cac=0 pF, 0.1 pF, and 1 pF are almost the same at frequencies of 30 MHz and higher. It is desirable to
なお、寄生インダクタンスLp,Lnおよび静電容量Cp,Cnの値によって、ノイズ低減効果が最大化される静電容量Cacの値は変化するが、おおむね静電容量Cacを1pF以下にするとよい。また、静電容量Cacを1pF以下にすることは、入出力端子61と放熱用導体2との距離を大きくすること、または、入出力端子61と放熱用導体2との対向面積を小さくすることによって実現可能である。
Although the value of the capacitance Cac that maximizes the noise reduction effect varies depending on the values of the parasitic inductances Lp and Ln and the capacitances Cp and Cn, the capacitance Cac should generally be 1 pF or less. Further, setting the capacitance Cac to 1 pF or less means increasing the distance between the input/
実施の形態5の半導体パワーモジュール1によれば、入出力端子61と放熱用導体2との間に生じる静電容量Cacを小さくすることによって、ノイズ低減効果を最大化することができる。
According to the
実施の形態6.
本実施の形態は、上述した実施の形態1~6の半導体パワーモジュール1を電力変換装置に適用したものである。本開示は特定の電力変換装置に限定されるものではないが、以下、実施の形態6として、三相のインバータに本開示を適用した場合について説明する。Embodiment 6.
The present embodiment applies the
図34は、本実施の形態の電力変換装置を適用した電力変換システムの構成を示すブロック図である。 FIG. 34 is a block diagram showing the configuration of a power conversion system to which the power converter of this embodiment is applied.
図34に示す電力変換システム400は、電源100、コンデンサ101、スナバコンデンサ102、外部インダクタンス104および105、電力変換装置200、負荷300から構成される。電源100は、直流電源であり、電力変換装置200に直流電力を供給する。電源100は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路またはAC/DCコンバータで構成することとしてもよい。また、電源100を、直流系統から出力される直流電力を所定の電力に変換するDC/DCコンバータによって構成することとしてもよい。
A
電力変換装置200は、電源100と負荷300の間に接続された三相のインバータであり、電源100から供給された直流電力を交流電力に変換し、負荷300に交流電力を供給する。電力変換装置200は、図34に示すように、直流電力を交流電力に変換して出力する主変換回路201と、主変換回路201を制御する制御信号を主変換回路201に出力する制御回路203とを備えている。
負荷300は、電力変換装置200から供給された交流電力によって駆動される三相の電動機である。なお、負荷300は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車もしくは電気自動車、鉄道車両、エレベーター、または、空調機器向けの電動機として用いられる。
The
以下、電力変換装置200の詳細を説明する。主変換回路201は、スイッチング素子(7a~7c,8a~8c)と還流ダイオード(図示せず)を備えており、スイッチング素子がスイッチングすることによって、電源100から供給される直流電力を交流電力に変換し、負荷300に供給する。主変換回路201の具体的な回路構成は種々のものがあるが、本実施の形態の主変換回路201は2レベルの三相フルブリッジ回路である。
Details of the
主変換回路201は、3つの半導体パワーモジュール1a,1b,1cを備える。主変換回路201の半導体パワーモジュール1a,1b,1cの少なくともいずれかは、上述した実施の形態1~5のいずれかの半導体パワーモジュール1に相当する。3つの半導体パワーモジュール1a,1b,1cの各々は、上下アームを構成し、各上下アームはフルブリッジ回路の各相(U相、V相、W相)を構成する。そして、各上下アームの出力端子、すなわち主変換回路201の3つの出力端子は、負荷300に接続される。
The
また、主変換回路201は、各スイッチング素子を駆動する駆動回路(図示せず)を備えているが、駆動回路は半導体パワーモジュール1a,1b,1cに内蔵されていてもよいし、半導体パワーモジュール1a,1b,1cとは別に駆動回路を備える構成であってもよい。駆動回路は、主変換回路201のスイッチング素子を駆動する駆動信号を生成し、主変換回路201のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路203からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子のしきい値電圧以上の電圧信号(オン信号)であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子のしきい値電圧以下の電圧信号(オフ信号)となる。
Further, the
制御回路203は、負荷300に所望の電力が供給されるよう主変換回路201のスイッチング素子を制御する。具体的には、負荷300に供給すべき電力に基づいて主変換回路201の各スイッチング素子がオン状態となるべき時間(オン時間)を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するPWM制御によって主変換回路201を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、主変換回路201が備える駆動回路に制御指令(制御信号)を出力する。駆動回路は、この制御信号に従い、各スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。
The
本実施の形態に係る電力変換装置200では、主変換回路201を構成する半導体パワーモジュール1a,1b,1cとして実施の形態1~5のいずれかの半導体パワーモジュールを適用するため、ノイズの低減を実現することができる。
In the
半導体パワーモジュール1a,1b,1cの正極端子41a,41b,41cはスナバコンデンサ102の第1端に接続され、負極端子51a、51b、51cはスナバコンデンサ102の第2端に接続される。スナバコンデンサ102の両端は、外部インダクタンス104および105を介してコンデンサ101の両端に接続される。コンデンサ101の負極側は接地ノードに接続される。3つの半導体パワーモジュール1a,1b,1cによって、寄生インダクタンスLpa,Lpb,Lpc,Lna,Lnb,Lncおよび静電容量Cpa,Cpb,Cpc,Cna,Cnb,Cncが形成される。
主変換回路201の構成において、(Lpa×Cpa)と(Lna×Cna)のいずれか大きい方に対する他方の比を0.9以上とし、かつ、(Lpb×Cpb)と(Lnb×Cnb)のいずれか大きい方に対する他方の比を0.9以上とし、かつ、(Lpc×Cpc)と(Lnc×Cnc)のいずれか大きい方に対する他方の比を0.9以上とする。
In the configuration of the
言い換えると、以下の式(11)、(12)、(13)が同時に成立するように半導体パワーモジュール1a,1b,1cを構成する。
0.9<(Lpa×Cpa)/(Lna×Cna)<1/0.9 …(11)
0.9<(Lpb×Cpb)/(Lnb×Cnb)<1/0.9 …(12)
0.9<(Lpc×Cpc)/(Lnc×Cnc)<1/0.9 …(13)
このように半導体パワーモジュール1a,1b,1cを構成することによって、ノイズを低減した電力変換装置200を提供することが可能である。In other words, the
0.9<(Lpa×Cpa)/(Lna×Cna)<1/0.9 (11)
0.9<(Lpb×Cpb)/(Lnb×Cnb)<1/0.9 (12)
0.9<(Lpc×Cpc)/(Lnc×Cnc)<1/0.9 (13)
By configuring the
なお、ここでは図4に記載した半導体パワーモジュールを適用した電力変換装置200を示したが、図3または図31に示した半導体パワーモジュールを電力変換装置200に適用してもよい。
Although the
本実施の形態では、2レベルの三相インバータに本開示を適用する例を説明したが、本開示は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、2レベルの電力変換装置としたが3レベルまたはマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに本開示を適用しても構わない。また、直流負荷等に電力を供給する場合にはDC/DCコンバータまたはAC/DCコンバータに本開示を適用することも可能である。 In the present embodiment, an example in which the present disclosure is applied to a two-level three-phase inverter has been described, but the present disclosure is not limited to this, and can be applied to various power converters. In this embodiment, a two-level power conversion device is used, but a three-level or multi-level power conversion device may be used. You can apply it. In addition, the present disclosure can be applied to a DC/DC converter or an AC/DC converter when power is supplied to a DC load or the like.
また、本開示を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機もしくはレーザー加工機、または誘導加熱調理器もしくは非接触給電システムの電源装置として用いることもでき、さらには太陽光発電システムまたは蓄電システム等のパワーコンディショナーとして用いることも可能である。 In addition, the power conversion device to which the present disclosure is applied is not limited to the case where the above-described load is an electric motor. It can also be used as a power conditioner such as a photovoltaic power generation system or an electric storage system.
(まとめ)
以上の実施の形態について、再び図面を参照して総括する。(summary)
The above embodiments will be summarized with reference to the drawings again.
本開示は、半導体パワーモジュールに関する。図1~図34で説明した半導体パワーモジュール1は、接地された放熱用導体2と、放熱用導体2上に形成された絶縁層3と、正電極板4および負電極板5と、正極端子41および負極端子51と、上アーム半導体素子7と、下アーム半導体素子8と、第1接続導体11と、第2接続導体12とを備える。
The present disclosure relates to semiconductor power modules. The
正電極板4および負電極板5は、絶縁層3上に設けられる。正極端子41および負極端子51は、正電極板4および負電極板5にそれぞれ接続される。上アーム半導体素子7は、正電極板4上に配置され、正電極板4と正極が接続される。下アーム半導体素子8は、負電極板5上に配置される。第1接続導体11は、下アーム半導体素子8の負極8nと負電極板5とを接続する。第2接続導体12は、下アーム半導体素子8の正極8pと上アーム半導体素子7の負極7nとを接続する。
A
Lpが、正極端子41から上アーム半導体素子7の正極までの電流経路における実効インダクタンスを示し、Lnが、負極端子51から負電極板5、第1接続導体11を経由し下アーム半導体素子8の負極8nまでの電流経路における実効インダクタンスを示し、Cpが、正電極板4と放熱用導体2との間の静電容量を示し、Cnが、負電極板5と放熱用導体2との間の静電容量を示すとき、0.9<(Lp×Cp)/(Ln×Cn)<1/0.9である。
Lp represents the effective inductance in the current path from the
このように半導体パワーモジュール1を構成することによって、正極端子41側および負極端子51側の半導体パワーモジュール1内部の実効インダクタンスと静電容量とのアンバランスが改善される。これによって、放熱用導体へ流れ込むノイズ電流が相殺され、外部へ流出するノイズ電流を抑制することが可能である。
By configuring the
図14~図17に示すように、下アーム半導体素子8は、横型半導体素子81または83を含む。
As shown in FIGS. 14-17, the lower
図14および図15に示すように、横型半導体素子81は、ノーマリオフ型の半導体素子である。横型半導体素子81の正極81pと負極81nは、それぞれ下アーム半導体素子8の正極8pと負極8nに対応する。
As shown in FIGS. 14 and 15, the
このように、下アーム半導体素子8に横型半導体素子81を適用することで、実効インダクタンスと静電容量とのアンバランスを改善した半導体パワーモジュールを実現し、ノイズ低減が可能である。
By applying the
図16および図17に示すように、横型半導体素子83は、ノーマリオン型の半導体素子である。下アーム半導体素子8は、ノーマリオフ型の縦型半導体素子84をさらに含む。横型半導体素子83の負極83nと縦型半導体素子84の正極84pとが接続される。横型半導体素子83の正極83pは、下アーム半導体素子8の正極8pに対応し、縦型半導体素子84の負極84nは、下アーム半導体素子8の負極8nに対応する。
As shown in FIGS. 16 and 17, the
このように、下アーム半導体素子8に横型半導体素子83および縦型半導体素子84を適用することで、実効インダクタンスと静電容量とのアンバランスを改善した半導体パワーモジュールを実現し、ノイズ低減が可能である。
By applying the
図1、図2に示すように、半導体パワーモジュール1は、入出力端子61と、入出力端子61を上アーム半導体素子の負極に接続する第3接続導体13とをさらに備える。入出力端子61は、絶縁層3から距離をあけて配置される。入出力端子61と放熱用導体2との間に形成される静電容量は、1pF以下である。なお、第3接続導体13は、入出力端子61を下アーム半導体素子の正極に接続する導体であってもよい。
As shown in FIGS. 1 and 2, the
このように半導体パワーモジュール1を構成することによって、入出力端子61の静電容量を小さくすることができる。これによって、半導体パワーモジュール1は、実効インダクタンスと静電容量とのアンバランス改善によるノイズ低減効果をいっそう発揮することができる。
By configuring the
上アーム半導体素子7の材質は、炭化ケイ素であり、下アーム半導体素子8に含まれる横型半導体素子の材質は、窒化ガリウムである。
The material of the upper
すなわち、SiCまたはGaNを半導体基板に使用するパワー半導体素子を使用する場合においても、スイッチング速度またはキャリア周波数増加に伴うノイズ増加を抑制することが可能である。 That is, even when using a power semiconductor device using SiC or GaN as a semiconductor substrate, it is possible to suppress an increase in noise accompanying an increase in switching speed or carrier frequency.
本開示は、他の局面では、上記の半導体パワーモジュール1を備えた、電力変換装置200に関する。実施の形態1~5に示した半導体パワーモジュールを備えることによって、ノイズを低減した電力変換装置200を提供することが可能である。
In another aspect, the present disclosure relates to a
なお、以上の実施の形態1から6において、端子、電極、半導体素子は直接接続されるか、または、はんだ若しくは導電性接着剤で間接的に接続されていてもよい。接続導体11~14はアルミまたは銅などの導電体で形成され、ワイヤに限らず、リボンワイヤ、板などの形状であってもよい。また、放熱用導体2は薄い板状であってもよい。
In the first to sixth embodiments described above, the terminals, electrodes, and semiconductor elements may be directly connected or indirectly connected with solder or a conductive adhesive. The
今回開示された各実施の形態は、矛盾しない範囲で適宜組み合わせて実施することも予定されている。今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 It is also planned that each embodiment disclosed this time will be appropriately combined and carried out within a non-contradictory range. The embodiments disclosed this time should be considered as examples and not restrictive in all respects. The scope of the present invention is indicated by the scope of the claims rather than the description of the above-described embodiments, and is intended to include all modifications within the meaning and scope equivalent to the scope of the claims.
1,1a,1b,1c 半導体パワーモジュール、2 放熱用導体、3,82 絶縁層、4 正電極板、5 負電極板、7 上アーム半導体素子、8 下アーム半導体素子、11,11a,12,13,14 接続導体、15 封止材、16 直流電圧源、17 負荷インダクタンス、18 駆動回路、19 抵抗、20a,20c,20d,20e,20f スリット、41,41a,41b,41c 正極端子、51,51a 負極端子、61 入出力端子、81,83 横型半導体素子、84 縦型半導体素子、100 電源、101 コンデンサ、102 スナバコンデンサ、104 外部インダクタンス、200 電力変換装置、201 主変換回路、203 制御回路、300 負荷、400 電力変換システム、C,Cn,Cna,Cnb,Cnc,Cp,Cpa,Cpb,Cpc 静電容量、Ln,Lna,Lnb,Lnc,Lp,Lpa,Lpb,Lpc 寄生インダクタンス。
1, 1a, 1b, 1c
Claims (6)
前記放熱用導体上に形成された絶縁層と、
前記絶縁層上に設けられた正電極板および負電極板と、
前記正電極板および前記負電極板にそれぞれ接続された正極端子および負極端子と、
前記正電極板上に配置され、前記正電極板と正極が接続された上アーム半導体素子と、
前記負電極板上に配置された下アーム半導体素子と、
前記下アーム半導体素子の負極と前記負電極板とを接続する第1接続導体と、
前記下アーム半導体素子の正極と前記上アーム半導体素子の負極とを接続する第2接続導体とを備え、
Lpが、前記正極端子から前記上アーム半導体素子の正極までの電流経路における実効インダクタンスを示し、
Lnが、前記負極端子から前記負電極板、前記第1接続導体を経由し前記下アーム半導体素子の負極までの電流経路における実効インダクタンスを示し、
Cpが、前記正電極板と前記放熱用導体との間の静電容量を示し、
Cnが、前記負電極板と前記放熱用導体との間の静電容量を示すとき、
0.9<(Lp×Cp)/(Ln×Cn)<1/0.9
であり、
前記下アーム半導体素子は、横型半導体素子を含む、半導体パワーモジュール。 a grounded heat dissipation conductor;
an insulating layer formed on the heat dissipation conductor;
a positive electrode plate and a negative electrode plate provided on the insulating layer;
a positive terminal and a negative terminal respectively connected to the positive electrode plate and the negative electrode plate;
an upper arm semiconductor element disposed on the positive electrode plate and having the positive electrode plate and the positive electrode connected to each other;
a lower arm semiconductor element disposed on the negative electrode plate;
a first connection conductor that connects the negative electrode of the lower arm semiconductor element and the negative electrode plate;
a second connection conductor that connects the positive electrode of the lower arm semiconductor element and the negative electrode of the upper arm semiconductor element;
Lp represents an effective inductance in a current path from the positive electrode terminal to the positive electrode of the upper arm semiconductor element,
Ln represents an effective inductance in a current path from the negative electrode terminal through the negative electrode plate and the first connection conductor to the negative electrode of the lower arm semiconductor element,
Cp indicates the capacitance between the positive electrode plate and the heat dissipation conductor,
When Cn denotes the capacitance between the negative electrode plate and the heat dissipation conductor,
0.9<(Lp×Cp)/(Ln×Cn)<1/0.9
and
The semiconductor power module , wherein the lower arm semiconductor element includes a horizontal semiconductor element .
前記横型半導体素子の正極と負極は、それぞれ前記下アーム半導体素子の正極と負極である、請求項1に記載の半導体パワーモジュール。 The horizontal semiconductor element is a normally-off semiconductor element,
2. The semiconductor power module according to claim 1 , wherein the positive and negative electrodes of said horizontal semiconductor element are the positive and negative electrodes of said lower arm semiconductor element, respectively.
前記下アーム半導体素子は、ノーマリオフ型の縦型半導体素子をさらに含み、
前記横型半導体素子の負極と前記縦型半導体素子の正極とが接続され、
前記横型半導体素子の正極は、前記下アーム半導体素子の正極に対応し、
前記縦型半導体素子の負極は、前記下アーム半導体素子の負極に対応する、請求項1に記載の半導体パワーモジュール。 The horizontal semiconductor element is a normally-on semiconductor element,
the lower arm semiconductor element further includes a normally-off vertical semiconductor element,
the negative electrode of the horizontal semiconductor element and the positive electrode of the vertical semiconductor element are connected,
the positive electrode of the horizontal semiconductor element corresponds to the positive electrode of the lower arm semiconductor element,
2. The semiconductor power module according to claim 1 , wherein the negative electrode of said vertical semiconductor element corresponds to the negative electrode of said lower arm semiconductor element.
前記入出力端子を前記上アーム半導体素子の負極、または前記下アーム半導体素子の正極のいずれか一方に接続する第3接続導体とをさらに備え、
前記入出力端子は、前記絶縁層から距離をあけて配置され、
前記入出力端子と前記放熱用導体との間に形成される静電容量は、1pF以下である、請求項1に記載の半導体パワーモジュール。 an input/output terminal;
a third connection conductor that connects the input/output terminal to either the negative electrode of the upper arm semiconductor element or the positive electrode of the lower arm semiconductor element;
The input/output terminal is arranged at a distance from the insulating layer,
2. The semiconductor power module according to claim 1 , wherein a capacitance formed between said input/output terminal and said heat radiation conductor is 1 pF or less.
前記横型半導体素子の材質は、窒化ガリウムである、請求項1~4のいずれか1項に記載の半導体パワーモジュール。 The material of the upper arm semiconductor element is silicon carbide,
5. The semiconductor power module according to claim 1 , wherein said lateral semiconductor element is made of gallium nitride.
前記主変換回路を制御する制御信号を前記主変換回路に出力する制御回路と、
を備えた電力変換装置。 a main conversion circuit having the semiconductor power module according to any one of claims 1 to 5 , for converting input power and outputting the power;
a control circuit that outputs a control signal for controlling the main conversion circuit to the main conversion circuit;
A power converter with
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