JP7296550B2

JP7296550B2 - Non-von Neumann circuit

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Publication number: JP7296550B2
Application number: JP2021176956A
Authority: JP
Inventors: 浩二尊田
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Priority date: 2021-10-01
Filing date: 2021-10-01
Publication date: 2023-06-23
Anticipated expiration: 2041-10-01
Also published as: JP2023053858A

Description

回路の作成が可能な非ノイマン型の回路に関する分野 Fields related to non-von Neumann circuits that can be constructed

回路の作成が可能な非ノイマン型の回路はＰＬＡやＣＰＬＤやＦＰＧＡなどがある。 Non-Neumann type circuits that can be created include PLA, CPLD, FPGA, and the like.

先行技術文献の特許文献に回路の作成が可能で非ノイマン型の回路になる方法が提出されている。 Patent documents in the prior art literature have presented methods that allow the circuit to be made and result in a non-Von Neumann circuit.

［特許文献１］の第３図は、ＰＬＡと呼ばれるデバイスでデジタルのＨｉｇｈを１、Ｌｏｗを０としてデジタルの入力値からプログラム可能なＡＮＤ回路、ＯＲ回路を用いてデジタルの出力値が成立する方法が提示されている。なお、ＣＰＬＤと呼ばれる回路の基本的構成はＰＬＡの基本的構成と同じＡＮＤ回路組み合わせ部の次にＯＲ回路組み合わせ部があり、回路の作成が可能で非ノイマン型の回路である。しかし、ＡＮＤ回路組み合わせ部はＡＮＤ回路を作成するための回路の構成で、ＯＲ回路組み合わせ部はＯＲ回路を作成するための回路の構成のため、２つの回路部の回路の構成の共通化が困難であり、製造のコストはその分かかる。また、入力の組み合わせとなる複数の入力のアドレスがばらばらの場合は、そのままばらばらの位置のままで回路の作成をするため、作成された回路が第三者には困難となる。また、回路から外部への論理成立の途中の状態を伝える機能はない。 FIG. 3 of [Patent Document 1] is a device called PLA, where digital High is 1 and Low is 0, and a programmable AND circuit and OR circuit are used from digital input values to establish a digital output value. is presented. The basic configuration of the circuit called CPLD is the same as the basic configuration of PLA, which includes an AND circuit combination section followed by an OR circuit combination section. However, since the AND circuit combination section is a circuit configuration for creating an AND circuit, and the OR circuit combination section is a circuit configuration for creating an OR circuit, it is difficult to share the circuit configuration of the two circuit sections. , and the manufacturing cost is increased accordingly. In addition, when the addresses of a plurality of inputs, which are combinations of inputs, are not consistent, the circuit is created with the discrete positions as they are, making it difficult for a third party to view the created circuit. In addition, there is no function to transmit the state in the middle of logic establishment from the circuit to the outside.

［特許文献２］の図２Ｂは、ＦＰＧＡと呼ばれる回路でデジタルの入力値からセレクタスイッチを用いてデータの経路を作り、プログラム可能なＬＵＴの中からデータを選択してデジタルの出力値が成立する方法が提示されている、回路の作成が可能で非ノイマン型の回路である。しかし、出力が１になるのか０になるのか判断するＬＵＴのデータの数は入力する数のＮ個に対して２のＮ乗の指数で増加する。たとえば入力の数が４個の場合はＬＵＴのデータの数は１６個必要で、８個の場合は２５６個必要で、１０個の場合は１０２４個必要となる。 FIG. 2B of [Patent Document 2] shows a circuit called FPGA that creates a data path from a digital input value using a selector switch, selects data from a programmable LUT, and establishes a digital output value. A method is presented for constructing a non-von Neumann circuit. However, the number of LUT data used to determine whether the output is 1 or 0 increases with the exponent of the Nth power of 2 with respect to N number of inputs. For example, if the number of inputs is 4, the number of LUT data required is 16, if there are 8, then 256, and if there are 10, 1024 are required.

［特許文献３］の図５のラダー言語については、ノイマン型コンピュータであるプログラマブルロジックコントローラを用いて実行するようになっており、仮想的な非ノイマン型のコンピュータとしてラダー言語と呼ばれるソフトウェアで作られたプログラムを実行し、デジタルの入力値からデジタルの出力値が一律に成立する方法が提示されている、回路の作成が可能で仮想的な非ノイマン型の回路である、また、ハードウェアの回路では無いため、ソフトウェアをスキャンするスキャンタイムが発生する。このため、スキャンタイムを短縮させるための高速処理マイクロプロセッサーが必要となる。 The ladder language in FIG. 5 of [Patent Document 3] is designed to be executed using a programmable logic controller, which is a von Neumann computer. It is a virtual non-Neumann type circuit that can be created, and a hardware circuit. Therefore, scanning time for scanning the software occurs. Therefore, a high-speed microprocessor is required to shorten the scan time.

特開昭５２－１３７２２８号公報（第３図）Japanese Patent Application Laid-Open No. 52-137228 (Fig. 3) 特表２００２－５３８６５２号公報（図２Ｂ）Japanese Patent Application Laid-Open No. 2002-538652 (Fig. 2B) 特開平４－２１６１０２号公報（図５）Japanese Patent Application Laid-Open No. 4-216102 (Fig. 5)

デジタルの入力部の入力値の組み合わせに対して、デジタルの出力値が一律に決定し、デジタルの入力値と比較するデジタルのデータの値、作成する回路の構成の確認が第三者にできる回路の作成および回路作成の設定が可能な非ノイマン型の回路を提供する。 A circuit that uniformly determines the digital output value for the combination of the input values of the digital input section, and allows a third party to confirm the digital data value to be compared with the digital input value and the configuration of the circuit to be created. To provide a non-von Neumann type circuit that can be created and set to create a circuit.

なおかつ、デジタルの入力値の数が増加してもデジタルの入力値に対して、デジタルの出力値が成立するために比較するデジタルのデータの数が指数関数的に増加しない回路の作成および回路作成の設定が可能な非ノイマン型の回路を提供する。 In addition, even if the number of digital input values increases, the number of digital data to be compared does not increase exponentially because the digital output value is established for the digital input value. To provide a non-von Neumann type circuit capable of setting

なおかつ、デジタルの入力値の組み合わせ回路の入力値を入力する排他的論理和を選択する場合、ばらばらではなく、デジタルの入力値の組み合わせに合わせて排他的論理和をまとめるように出来る、回路の作成および回路作成の設定が可能な非ノイマン型の回路を提供する。 In addition, when selecting the exclusive OR to input the input value of the combination circuit of the digital input value, create a circuit that can combine the exclusive OR according to the combination of the digital input values instead of disjointly and a non-Von Neumann type circuit that can be set for circuit creation.

なおかつ、デジタルの入力値の組み合わせに対して、デジタルの出力値を一律に決定させるとき、デジタルの入力値と比較するデジタルのデータの値が０なのか、１なのかを発光ダイオードを用いて確認しやすいように出来て、またデジタルの入力値と比較するデジタルのデータの値が０なのか、１なのかの情報を外部への出力できる、回路の作成および回路作成の設定が可能な非ノイマン型の回路を提供する。 In addition, when the digital output value is determined uniformly for the combination of digital input values, it is confirmed using a light-emitting diode whether the value of the digital data compared with the digital input value is 0 or 1. Non-von Neumann that can make it easy to create a circuit and can output information on whether the digital data value to be compared with the digital input value is 0 or 1 to the outside. Provide a circuit of type.

なおかつ、デジタルの入力値の組み合わせに対して、デジタルの出力値を一律に決定させるとき、デジタルの入力値の組み合わせについて一致する条件設定に対して一致していない箇所がどれなのか、一致していない箇所を発光ダイオードを用いて確認しやすいように出来て、また一致していない箇所の情報を外部への出力できる、回路の作成および回路作成の設定が可能な非ノイマン型の回路を提供する。 In addition, when the digital output value is uniformly determined for the combination of digital input values, it is difficult to determine which parts do not match for the matching condition settings for the combination of digital input values. To provide a non-Neumann type circuit capable of easily confirming a non-matching part by using a light-emitting diode, outputting information of a non-matching part to the outside, and capable of creating a circuit and setting the circuit creation. .

なおかつ、回路を作成するための設定内容が書かれたメモリ内の内容を解読することで、回路の作成が可能で非ノイマン型の回路の内容を確認でき、デジタルの入力値に対してデジタルの出力値が一律に決定する回路にて、デジタルの入力値の成立条件を確認する場合や、回路の設計者以外の者が後ほど改良しようと回路を追加したりする場合や、回路を追加したのがどこの箇所かということを、回路を追加した者とは別の者が確認することが可能な回路を提供する。 Moreover, by deciphering the contents of the memory in which the settings for creating the circuit are written, it is possible to create the circuit and confirm the contents of the non-Von Neumann type circuit. In a circuit where the output value is uniformly determined, when checking the establishment conditions of the digital input value, when a person other than the circuit designer adds a circuit to improve it later, or when a circuit is added To provide a circuit which enables a person other than a person who added the circuit to confirm where a is.

図１に示す本発明は、デジタル値の１もしくは０の入力値を入力する入力部（１）と、デジタル値の１もしくは０の出力値を出力する出力部（２）を備えた、デジタルの入力値に対して、デジタルの出力値を一律に決定する回路の作成が可能な非ノイマン型の回路である。 The present invention shown in FIG. 1 comprises an input section (1) for inputting an input value of digital value 1 or 0 and an output section (2) for outputting an output value of digital value 1 or 0. It is a non-Neumann type circuit that can create a circuit that uniformly determines a digital output value for an input value.

図１に示す回路は、入力選択回路部（３）と、比較値選択回路部（４）があり、その次に排他的論理和回路部（５）があり、その次にＯＲ回路組み合わせ回路部（６）があり、その次に否定回路部（７）があり、その次に出力用ＯＲ回路部（８）がある回路の作成が可能な非ノイマン型の回路である。 The circuit shown in FIG. 1 has an input selection circuit section (3) and a comparison value selection circuit section (4), followed by an exclusive OR circuit section (5), and then an OR circuit combination circuit section. (6), followed by an NOT circuit section (7), and next by an output OR circuit section (8).

なお電源電圧のＶｃｃやプラス電圧をデジタル値の１もしくは信号の１もしくはオンもしくはハイ、ＧＮＤ電位や０Ｖをデジタル値の０もしくは信号の０もしくはオフもしくはロウとする。 The power supply voltage Vcc or positive voltage is assumed to be a digital value of 1 or a signal of 1 or on or high, and the GND potential or 0V is assumed to be a digital value of 0 or a signal of 0 or off or low.

また、任意の回路に対して選択した、と表現する場合は、選択された回路および回路に接続している配線は、デジタル値の１もしくは信号の１もしくはオンもしくはハイになったことを示す。 In addition, when expressing that an arbitrary circuit is selected, it means that the selected circuit and the wiring connected to the circuit have a digital value of 1, a signal of 1, or have turned on or high.

図２に示す、１つの例としての回路図について説明する。なお、図１も参照する。 An example circuit diagram is illustrated in FIG. Note that FIG. 1 is also referred to.

なお、図２は分かりやすく説明するための例えとしての回路図である。 Note that FIG. 2 is a circuit diagram as an example for easy-to-understand explanation.

入力選択回路部（３）の中から入力選択回路単体（９）を１つ選択し、比較値選択回路部（４）の中から比較値が１の場合の比較値選択回路単体（１０）を１つ選択し、排他的論理和回路回路部（５）の中から排他的論理和回路単体（１２）を１つ選択し、ＯＲ回路組み合わせ回路部（６）の中からＯＲ回路組み合わせ回路単体（１３）を１つ選択し、否定回路部（７）の中から否定回路単体（１４）を１つ選択し、出力用ＯＲ回路部（８）から出力用ＯＲ回路単体（１５）を１つ選択した場合のデジタルの入力値に対して、デジタルの出力値を一律に決定する回路の作成および回路作成の設定が可能な非ノイマン型の回路の１つの例としての回路図である。次に、この回路の動作について説明する。 One input selection circuit unit (9) is selected from the input selection circuit unit (3), and a comparison value selection circuit unit (10) when the comparison value is 1 is selected from the comparison value selection circuit unit (4). Select one, select one exclusive OR circuit unit (12) from the exclusive OR circuit circuit unit (5), select an OR circuit combination circuit unit (12) from the OR circuit combination circuit unit (6) 13) is selected, one NOT circuit unit (14) is selected from the NOT circuit unit (7), and one output OR circuit unit (15) is selected from the output OR circuit unit (8). FIG. 10 is a circuit diagram as an example of a non-Neumann type circuit capable of creating a circuit that uniformly determines a digital output value with respect to a digital input value and setting the circuit creation. Next, the operation of this circuit will be explained.

入力単体（２０８）から、入力選択回路単体（９）の入力（１６）にデジタル値の１もしくは０が入力される。 A digital value of 1 or 0 is input from the input unit (208) to the input (16) of the input selection circuit unit (9).

入力選択回路単体（９）の出力（１７）からはデジタル値の１もしくは０が出力される。 A digital value of 1 or 0 is output from the output (17) of the input selection circuit unit (9).

比較値が１の場合の比較値選択回路単体（１０）の出力（１８）からはデジタル値の１が出力される。 When the comparison value is 1, a digital value of 1 is output from the output (18) of the comparison value selection circuit unit (10).

入力選択回路単体（９）の出力（１７）と、比較値が１の場合の比較値選択回路単体（１０）の出力（１８）は、排他的論理和回路単体（１２）の２つある入力のそれぞれ片側ずつ（２０、２１）に入力される。 The output (17) of the input selection circuit unit (9) and the output (18) of the comparison value selection circuit unit (10) when the comparison value is 1 are the two inputs of the exclusive OR circuit unit (12). are input to (20, 21) respectively.

入力選択回路単体（９）の出力（１７）と、排他的論理和回路単体（１２）の片側の入力（２０）は、接続されている。 The output (17) of the input selection circuit unit (9) and the input (20) on one side of the exclusive OR circuit unit (12) are connected.

比較値が１の場合の比較値選択回路単体（１０）の出力（１８）と、排他的論理和回路単体（１２）の残りの片側の入力（２１）は接続されている。 The output (18) of the comparison value selection circuit unit (10) when the comparison value is 1 and the input (21) on the remaining one side of the exclusive OR circuit unit (12) are connected.

排他的論理和回路単体（１２）に、入力選択回路単体（９）からデジタル値の１が入力された場合は、排他的論理和回路単体（１２）の出力（２２）はデジタル値の０を出力する。 When a digital value of 1 is input to the exclusive OR circuit unit (12) from the input selection circuit unit (9), the output (22) of the exclusive OR circuit unit (12) is a digital value of 0. Output.

排他的論理和回路単体（１２）に、入力選択回路単体（９）からデジタル値の０が入力された場合は、排他的論理和回路単体（１２）の出力（２２）はデジタル値の１を出力する。 When a digital value of 0 is input from the input selection circuit unit (9) to the exclusive OR circuit unit (12), the output (22) of the exclusive OR circuit unit (12) is a digital value of 1. Output.

排他的論理和回路単体（１２）の出力（２２）は、ＯＲ回路組み合わせ回路単体（１３）の入力（２３）に接続されている。 The output (22) of the exclusive OR circuit unit (12) is connected to the input (23) of the OR circuit combination circuit unit (13).

ＯＲ回路組み合わせ回路単体（１２）の出力（２４）は否定回路単体（１４）の入力（２５）に接続されている。 The output (24) of the OR circuit combination circuit unit (12) is connected to the input (25) of the NOT circuit unit (14).

否定回路単体（１４）の入力（２５）にデジタル値の１が入力された場合は、否定回路単体（１４）の出力（２６）はデジタル値の０を出力する。 When a digital value of 1 is input to the input (25) of the single NOT circuit (14), the output (26) of the single NOT circuit (14) outputs a digital value of 0.

否定回路単体（１４）の入力（２２）にデジタル値の０が入力された場合は、否定回路単体（１４）の出力（２６）はデジタル値の１を出力する。 When a digital value of 0 is input to the input (22) of the single NOT circuit (14), the output (26) of the single NOT circuit (14) outputs a digital value of 1.

否定回路単体（１４）の出力（２６）は出力用ＯＲ回路単体（１５）の入力（２７）に接続されている。 The output (26) of the NOT circuit unit (14) is connected to the input (27) of the output OR circuit unit (15).

出力用ＯＲ回路単体（１５）の入力（２７）にデジタル値の１が入力された場合は、出力用ＯＲ回路単体（１５）の出力（２８）はデジタル値の１を出力し、出力単体（２０９）からデジタル値の１を出力する。When a digital value of 1 is input to the input (27) of the output OR circuit unit (15), the output (28) of the output OR circuit unit (15) outputs a digital value of 1, and the output unit ( 209) outputs a digital value of 1.

出力用ＯＲ回路単体（１５）の入力（２７）にデジタル値の０が入力された場合は、出力用ＯＲ回路単体（１５）の出力（２８）はデジタル値の０を出力し、出力単体（２０９）からデジタル値の０を出力する。When a digital value of 0 is input to the input (27) of the output OR circuit unit (15), the output (28) of the output OR circuit unit (15) outputs a digital value of 0, and the output unit ( 209) outputs a digital value of 0.

図３に示す回路構成についての２つ目の例について説明する。なお、図１も参照する。 A second example of the circuit configuration shown in FIG. 3 will be described. Note that FIG. 1 is also referred to.

なお、図３は分かりやすく説明するための例えとしての回路図である。 Note that FIG. 3 is a circuit diagram as an example for easy-to-understand explanation.

入力選択回路部（３）の中から入力選択回路単体（９）を３つ選択し、比較値選択回路部（４）の中から比較値が０の場合の比較値選択回路単体（１１）を１つ、比較値が１の場合の比較値選択回路単体（１０）を２つ選択し、排他的論理和回路回路部（５）の中から排他的論理和回路単体（１２）を３つ選択し、ＯＲ回路組み合わせ回路部（６）の中からＯＲ回路組み合わせ回路単体（１３）を３つ選択し、否定回路部（７）の中から否定回路単体（１４）を２つ選択し、出力用ＯＲ回路部（８）から出力用ＯＲ回路単体（１５）を４つ選択した回路である。 Three input selection circuit units (9) are selected from the input selection circuit unit (3), and a comparison value selection circuit unit (11) when the comparison value is 0 is selected from the comparison value selection circuit unit (4). 1, select two comparison value selection circuit units (10) when the comparison value is 1, and select three exclusive OR circuit units (12) from the exclusive OR circuit circuit unit (5). Then, three OR circuit combinational circuit units (13) are selected from the OR circuit combinational circuit unit (6), and two NOT circuit units (14) are selected from the NOT circuit unit (7). This is a circuit in which four output OR circuit units (15) are selected from the OR circuit section (8).

入力部（１）の中の１つ目の入力単体（２０８）と、３つの入力選択回路単体（９）の中の、１つ目の入力選択回路単体（９）が選択され接続される。 The first input selection circuit unit (208) in the input section (1) and the first input selection circuit unit (9) in the three input selection circuit units (9) are selected and connected.

２つの比較値が１の場合の比較値選択回路単体（１０）の中から、１つ目の比較値が１の場合の比較値選択回路単体（１０）が選択され、１つ目の入力選択回路単体（９）と接続される。 A single comparison value selection circuit (10) when the first comparison value is 1 is selected from among the single comparison value selection circuits (10) when two comparison values are 1, and the first input is selected. It is connected with the circuit unit (9).

３つの排他的論理和回路単体（１２）の中から、１つ目の排他的論理和回路単体（１２）が選択され、１つ目の入力選択回路単体（９）と、１つ目の比較値が１の場合の比較値選択回路単体（１０）に接続される。 The first exclusive OR circuit unit (12) is selected from the three exclusive OR circuit units (12), and the first input selection circuit unit (9) and the first comparison It is connected to the comparison value selection circuit unit (10) when the value is 1.

３つのＯＲ回路組み合わせ回路単体（１３）の中から、１つ目のＯＲ回路組み合わせ回路単体（１３）が選択され、１つ目の排他的論理和回路単体（１２）と接続される。 A first OR circuit combination circuit unit (13) is selected from three OR circuit combination circuit units (13) and connected to a first exclusive OR circuit unit (12).

入力部（１）の中の２つ目の入力単体（２０８）と、３つの入力選択回路単体（９）の中のから、２つ目の入力選択回路単体（９）が選択され接続される。 The second input selection circuit unit (208) in the input unit (1) and the second input selection circuit unit (9) out of the three input selection circuit units (9) are selected and connected. .

１つの比較値が０の場合の比較値選択回路単体（１１）が選択され、２つ目の入力選択回路単体（９）と接続される。 A comparison value selection circuit unit (11) in which one comparison value is 0 is selected and connected to the second input selection circuit unit (9).

３つの排他的論理和回路単体（１２）の中から、２つ目の排他的論理和回路単体（１２）が選択れ、２つ目の入力選択回路単体（９）と、１つ目の比較値が０の場合の比較値選択回路単体（１１）に接続される。 The second exclusive OR circuit unit (12) is selected from the three exclusive OR circuit units (12), the second input selection circuit unit (9) and the first comparison It is connected to the comparison value selection circuit unit (11) when the value is 0.

３つのＯＲ回路組み合わせ回路単体（１３）の中から、２つ目のＯＲ回路組み合わせ回路単体（１３）が選択され、２つ目の排他的論理和回路単体（１２）と接続される。 A second OR circuit combination circuit unit (13) is selected from the three OR circuit combination circuit units (13) and connected to the second exclusive OR circuit unit (12).

入力部（１）の中の３つ目の入力単体（２０８）と、３つの入力選択回路単体（９）の中のから、３つ目の入力選択回路単体（９）が選択され接続される。 The third input unit (208) in the input unit (1) and the third input selection circuit unit (9) from among the three input selection circuit units (9) are selected and connected. .

２つの比較値が１の場合の比較値選択回路単体（１０）の中から、２つ目の比較値が１の場合の比較値選択回路単体（１０）が選択され、３つ目の入力選択回路単体（９）と接続される。 A single comparison value selection circuit (10) when the second comparison value is 1 is selected from among the single comparison value selection circuits (10) when two comparison values are 1, and the third input is selected. It is connected with the circuit unit (9).

３つの排他的論理和回路単体（１２）の中から、３つ目の排他的論理和回路単体（１２）が選択され、３つ目の入力選択回路単体（９）と、２つ目の比較値が１の場合の比較値選択回路単体（１０）に接続される。 The third exclusive OR circuit unit (12) is selected from the three exclusive OR circuit units (12), the third input selection circuit unit (9), and the second comparison It is connected to the comparison value selection circuit unit (10) when the value is 1.

３つのＯＲ回路組み合わせ回路単体（１３）の中から、３つ目のＯＲ回路組み合わせ回路単体（１３）が選択され、３つ目の排他的論理和回路単体（１２）と接続される。 A third OR circuit combination circuit unit (13) is selected from the three OR circuit combination circuit units (13) and connected to the third exclusive OR circuit unit (12).

ＯＲ回路組み合わせ回路部（６）で、１つ目のＯＲ回路組み合わせ回路単体（１３）と、２つ目のＯＲ回路組み合わせ回路単体（１３）はＯＲ回路として選択され接続される。 In the OR circuit combination circuit section (6), the first OR circuit combination circuit unit (13) and the second OR circuit combination circuit unit (13) are selected and connected as OR circuits.

ＯＲ回路になっている１つ目と２つ目のＯＲ回路組み合わせ回路単体（１３）と、出力用ＯＲ回路部（８）の中の、４つの出力用ＯＲ回路単体（１５）から、２つの出力用ＯＲ回路単体（１５）が選択され接続される。 From the first and second OR circuit combination circuit units (13) forming an OR circuit and the four output OR circuit units (15) in the output OR circuit unit (8), two A single output OR circuit (15) is selected and connected.

３つ目のＯＲ回路組み合わせ回路単体（１８）と、出力用ＯＲ回路部（８）の中の、４つの出力用ＯＲ回路単体（１５）から、残りの２つの出力用ＯＲ回路単体（１５）が選択され接続される。 From the third OR circuit combination circuit unit (18) and the four output OR circuit units (15) in the output OR circuit unit (8), the remaining two output OR circuit units (15) is selected and connected.

ＯＲ回路になっている１つ目と２つ目のＯＲ回路組み合わせ回路単体（１３）と接続されている、２つの出力用ＯＲ回路単体（１５）の中の、１つ目の出力用ＯＲ回路単体（１５）と、３つ目のＯＲ回路組み合わせ回路単体（１３）と接続されている、残りの２つの出力用ＯＲ回路単体（１５）の中の、１つ目の出力用ＯＲ回路単体（１５）は、出力用ＯＲ回路部（８）でＯＲ回路として選択され接続し、出力部（２）の中から、出力単体（２０９）が選択され接続する。 The first output OR circuit in the two output OR circuit units (15) connected to the first and second OR circuit combination circuit units (13) forming the OR circuit. Among the remaining two output OR circuit units (15) connected to the unit (15) and the third OR circuit combination circuit unit (13), the first output OR circuit unit ( 15) is selected and connected as an OR circuit in the output OR circuit section (8), and a single output (209) is selected and connected from the output section (2).

ＯＲ回路になっている１つ目と２つ目のＯＲ回路組み合わせ回路単体（１３）と接続されている、２つの出力用ＯＲ回路単体（１５）の中の、２つ目の出力用ＯＲ回路単体（１５）と、３つ目のＯＲ回路組み合わせ回路単体（１３）と接続されている、残りの２つの出力用ＯＲ回路単体（１５）の中の、２つ目の出力用ＯＲ回路単体（１５）は、出力用ＯＲ回路部（８）でＯＲ回路として選択され接続し、出力部（２）の中から、出力単体（２０９）が選択され接続する。 The second output OR circuit in the two output OR circuit units (15) connected to the first and second OR circuit combination circuit units (13) forming the OR circuit. Among the remaining two output OR circuit units (15) connected to the unit (15) and the third OR circuit combination circuit unit (13), the second output OR circuit unit ( 15) is selected and connected as an OR circuit in the output OR circuit section (8), and a single output (209) is selected and connected from the output section (2).

図４、図２２を用いて、排他的論理和選択設定回路からの出力（２９）に接続している配線（３０）と、入力用排他的論理和選択配線（３１）と、比較値用排他的論理和選択配線（３２）と、ＯＲ回路組み合わせ用排他的論理和選択配線（３３）について説明する。 4 and 22, a wiring (30) connected to the output (29) from the exclusive OR selection setting circuit, an exclusive OR selection wiring (31) for input, and an exclusive OR selection wiring for comparison value The logical OR selection wiring (32) and the OR circuit combination exclusive OR selection wiring (33) will be described.

なお、図４、図２２は分かりやすく説明するための例えとしての回路図である。 4 and 22 are circuit diagrams as examples for easy understanding.

排他的論理和選択設定回路からの出力（２９）に接続している配線（３０）は分岐、分配する配線部（３４）に接続されている。 A wiring (30) connected to an output (29) from the exclusive OR selection setting circuit is connected to a wiring section (34) for branching and distribution.

排他的論理和選択設定回路の出力の配線を分岐、分配する配線部（３４）にて、入力用排他的論理和選択配線（３１）と、比較値用排他的論理和選択配線（３２）と、ＯＲ回路組み合わせ用排他的論理和選択配線（３３）は接続されている。 In the wiring section (34) for branching and distributing the output wiring of the exclusive OR selection setting circuit, the input exclusive OR selection wiring (31) and the comparison value exclusive OR selection wiring (32) are connected. , OR circuit combination exclusive OR selection wiring (33) is connected.

排他的論理和選択設定回路の出力の配線を分岐、分配する配線部（３４）にて、分岐、分配された配線の接続（３５）は、格子状に配置された入力選択回路単体（９）と、ＯＲ回路組み合わせ選択回路単体（１３）と、縦方向に配置されたデジタルの値が０の場合の比較値選択回路単体（１１）と、縦方向に配置されたデジタルの値が１の場合の比較値選択回路単体（１０）に対して、図４の回路図に示すように、上から何番目の列を選択するのかについてが同じになるよう、分岐、分配された配線の接続（３５）になっている。 In the wiring section (34) for branching and distributing the output wiring of the exclusive OR selection setting circuit, the connection (35) of the branched and distributed wiring is connected to the single input selection circuit (9) arranged in a grid pattern. , a single OR circuit combination selection circuit (13), a single comparison value selection circuit (11) when the vertically arranged digital value is 0, and a single comparison value selection circuit (11) when the vertically arranged digital value is 1. As shown in the circuit diagram of FIG. 4, branched and distributed wiring connections (35 )It has become.

縦方向と横方向の格子状に並んでいる全ての入力選択回路単体（９）において、複数の入力用排他的論理和選択配線（３１）の中の１つの入力用排他的論理和選択配線（３１）と、横方向の１列全ての入力選択回路単体（９）が接続される。 In all the input selection circuit units (9) arranged in a grid pattern in the vertical and horizontal directions, one input exclusive OR selection wire ( 31) and all the input selection circuit units (9) in one row in the horizontal direction are connected.

デジタルの値が０の場合の比較値選択回路単体（１１）とデジタルの値が１の場合の比較値選択回路単体（１０）は１個ずつ横方向に並んで接続されており、横方向に並んで接続されているデジタルの値が０の場合の比較値選択回路単体（１１）とデジタルの値が１の場合の比較値選択回路単体（１０）の２個の比較値選択回路が、２個１組で縦方向に複数並んでいる。複数の比較値用排他的論理和選択配線（３２）の中の１つの比較値用排他的論理和選択配線（３２）と、複数の比較値選択回路の中の１組の比較値選択回路が１対１に対応して接続されている。 The comparison value selection circuit unit (11) when the digital value is 0 and the comparison value selection circuit unit (10) when the digital value is 1 are horizontally connected one by one. Two comparison value selection circuits, a comparison value selection circuit unit (11) when the digital value is 0 and a comparison value selection circuit unit (10) when the digital value is 1, are connected in parallel. A set of pieces are arranged in a vertical direction. One comparison value exclusive OR selection wiring (32) among the plurality of comparison value exclusive OR selection wirings (32) and one set of comparison value selection circuits among the plurality of comparison value selection circuits They are connected in a one-to-one correspondence.

縦方向と横方向の格子状に並んでいる全てのＯＲ回路組み合わせ選択回路単体（１３）において、ＯＲ回路組み合わせ用排他的論理和選択配線（３３）と、格子状の横方向の全ての列の中から１列の横方向の全てのＯＲ回路組み合わせ選択回路単体（１３）が接続される。 In all the single OR circuit combination selection circuits (13) arranged in a grid pattern in the vertical direction and the horizontal direction, the exclusive OR selection wiring (33) for OR circuit combination and all columns in the horizontal direction of the grid pattern. All the OR circuit combination selection circuit units (13) in the horizontal direction of one column are connected.

排他的論理和選択設定回路部（３６）の出力（２９）の複数の横方向の配線の中から、入力用排他的論理和選択配線（３１）と、比較値用排他的論理和選択配線（３２）と、ＯＲ回路組み合わせ用排他的論理和選択配線（３３）は、上から何本目かが同じになるように選択するように配線されている。 Among the plurality of horizontal wirings of the output (29) of the exclusive OR selection setting circuit section (36), the exclusive OR selection wiring for input (31) and the exclusive OR selection wiring for comparison value ( 32) and the OR circuit combination exclusive OR selection wiring (33) are wired so as to select the same number from the top.

排他的論理和選択設定回路部（３６）の出力（２９）の上から１本目の配線を、分岐、分配する配線の接続（３５）により、横方向に３本配線が並べられている中から、上から１本目の入力用排他的論理和選択配線（３１）と、上から１本目の比較値用排他的論理和選択配線（３２）と、上から１本目のＯＲ回路組み合わせ用排他的論理和選択配線（３３）が接続されている。 The first wiring from the top of the output (29) of the exclusive OR selection setting circuit section (36) is branched and distributed from among three wirings arranged in the horizontal direction by the wiring connection (35). , the first input exclusive OR selection wiring (31) from the top, the first comparison value exclusive OR selection wiring (32) from the top, and the first OR circuit combination exclusive logic from the top A sum selection wiring (33) is connected.

排他的論理和選択設定回路部（３６）の出力（２９）の上から２本目の配線を分岐、分配する配線部（３４）で分岐、分配された配線の接続（３５）により、横方向に３本配線が並べられている中から、上から２本目の入力用排他的論理和選択配線（３１）と、上から２本目の比較値用排他的論理和選択配線（３２）と、上から２本目のＯＲ回路組み合わせ用排他的論理和選択配線（３３）が接続されている。 The second wiring from the top of the output (29) of the exclusive OR selection setting circuit section (36) is branched and distributed in the wiring section (34). Among the three wirings, the second from the top is the exclusive OR selection wiring for input (31), the second from the top is the exclusive OR selection wiring for the comparison value (32), and the A second OR circuit combination exclusive OR selection wiring (33) is connected.

排他的論理和選択設定回路（３６）の出力（２９）の上から３本目の配線を分岐、分配する配線部（３４）で分岐、分配された配線の接続（３５）により、横方向に３本配線が並べられている中から、上から３本目の入力用排他的論理和選択配線（３１）と、上から３本目の比較値用排他的論理和選択配線（３２）と、上から３本目のＯＲ回路組み合わせ用排他的論理和選択配線（３３）が接続されている。 The wiring section (34) for branching and distributing the third wiring from the top of the output (29) of the exclusive OR selection setting circuit (36) makes the connection (35) of the wiring branched and distributed, thereby forming three lines in the horizontal direction. Among the main wirings, the third input exclusive OR selection wiring (31) from the top, the third comparison value exclusive OR selection wiring (32) from the top, and the top three An exclusive OR selection wiring (33) for the first OR circuit combination is connected.

また、排他的論理和回路単体（１２）に２つある入力の片側に入力選択回路単体（９）の出力（１７）が接続され、２つある入力の残りの片側にデジタルの値が０の場合の比較値選択回路単体（１１）もしくはデジタルの値が１の場合の比較値選択回路単体（１０）の出力（１８）が接続され、排他的論理和回路単体（１２）の出力（２２）とＯＲ回路組み合わせ選択回路単体（１３）の入力（２３）が接続される。このことから、排他的論理和選択設定回路部（３６）にて、入力選択回路単体（９）と、比較値が０の場合の比較値選択回路単体（１１）もしくは、比較値が１の場合の比較値選択回路単体（１０）と、ＯＲ回路組み合わせ選択回路単体（１３）が確定して選択される。すなわち、排他的論理和選択回路（３６）にて、入力選択回路単体（９）および、比較値が０の場合の比較値選択回路単体（１１）もしくは、比較値が１の場合の比較値選択回路単体（１０）および、ＯＲ回路組み合わせ選択回路単体（１３）を通して、間接的に、任意の排他的論理和回路単体（１２）を選択することになる。 In addition, the output (17) of the input selection circuit unit (9) is connected to one side of the two inputs of the exclusive OR circuit unit (12), and the digital value of 0 is connected to the remaining two inputs. The output (18) of the comparison value selection circuit unit (11) when the digital value is 1 or the comparison value selection circuit unit (10) when the digital value is 1 is connected to the output (22) of the exclusive OR circuit unit (12). and the input (23) of the OR circuit combination selection circuit unit (13) are connected. From this, in the exclusive OR selection setting circuit section (36), the input selection circuit unit (9), the comparison value selection circuit unit (11) when the comparison value is 0, or the comparison value when the comparison value is 1 A single comparison value selection circuit (10) and a single OR circuit combination selection circuit (13) are determined and selected. That is, in the exclusive OR selection circuit (36), the input selection circuit unit (9) and the comparison value selection circuit unit (11) when the comparison value is 0 or the comparison value selection when the comparison value is 1 An arbitrary exclusive OR circuit unit (12) is indirectly selected through the circuit unit (10) and the OR circuit combination selection circuit unit (13).

なお、図４、図２２の例えでは、排他的論理和選択設定回路からの出力（２９）の数は３つだが、排他的論理和選択設定回路からの出力（２９）の数は任意で良く、例えば６４個でも良く、５１２個でも良い。これに伴い、格子状の入力選択回路単体（９）と、ＯＲ回路組み合わせ選択回路単体（１３）の数も任意で良く、例えば縦方向に６４個と横方向に６４個でも良く、縦方向に５１２個と横方向に５１２個でも良い。デジタル値が１の場合の比較値選択回路単体（１０）もしくはデジタル値が０の場合比較値選択回路単体（１１）と、排他的論理和回路単体（１２）の数も任意で良く、例えば縦方向に６４個でも、５１２個でも良い。 In the examples of FIGS. 4 and 22, the number of outputs (29) from the exclusive OR selection setting circuit is three, but the number of outputs (29) from the exclusive OR selection setting circuit may be arbitrary. , for example, 64 or 512. Along with this, the number of grid-shaped input selection circuit units (9) and OR circuit combination selection circuit units (13) may be arbitrary. 512 pieces and 512 pieces in the horizontal direction may be used. The number of the comparison value selection circuit unit (10) when the digital value is 1 or the comparison value selection circuit unit (11) when the digital value is 0, and the exclusive OR circuit unit (12) may be arbitrary. It may be 64 or 512 in each direction.

図５を用いて、共通の回路構成について説明する。 A common circuit configuration will be described with reference to FIG.

図５に示す共通の回路構成は、回路の作成および回路作成の設定が可能な非ノイマン型の回路において、入力選択回路部（３）の中の入力選択回路単体（９）と、比較値選択回路部（４）の、比較値が１の場合の比較値選択回路単体（１０）と、比較値が０の場合の比較値選択回路単体（１１）と、ＯＲ回路組み合わせ部（６）の中のＯＲ回路組み合わせ回路単体（１３）と、出力用ＯＲ回路部（１５）の中の出力用ＯＲ回路単体（１５）について、共通となる基本的な回路構成である。 The common circuit configuration shown in FIG. In the circuit unit (4), the comparison value selection circuit unit (10) when the comparison value is 1, the comparison value selection circuit unit (11) when the comparison value is 0, and the OR circuit combination unit (6) and the output OR circuit unit (15) in the output OR circuit unit (15) have a common basic circuit configuration.

なお、比較値選択回路部（４）の、比較値が０の場合の比較値選択回路単体（１１）は、図５に示す共通の回路構成と一部異なり、Ｖｃｃを接続する箇所にＧＮＤ電位を接続するようになっており、また、ＭＯＳＦＥＴ（５８）は無く配線のみで、常にデジタル値の０を出力するようになっている。比較値が１の場合の比較値選択回路単体（１０）は、図５に示す共通の回路構成と一部異なり、Ｖｃｃを常に接続するようになっており、また、ＭＯＳＦＥＴ（５８）は無く配線のみで、常にデジタル値の１を出力するようになっている。 The comparison value selection circuit unit (11) in the comparison value selection circuit unit (4) when the comparison value is 0 is partially different from the common circuit configuration shown in FIG. , and there is no MOSFET (58), only wiring, and a digital value of 0 is always output. The comparison value selection circuit unit (10) when the comparison value is 1 is partially different from the common circuit configuration shown in FIG. , and always outputs a digital value of 1.

また、ＯＲ回路組み合わせ部（６）の中のＯＲ回路組み合わせ回路単体（１３）は、図５に示す共通の回路構成と一部異なり、出力を強制的に停止するためのＭＯＳＦＥＴ（１１３）と、ＭＯＳＦＥＴ（１１３）の出力用配線が追加される。 The OR circuit combination circuit unit (13) in the OR circuit combination unit (6) is partially different from the common circuit configuration shown in FIG. A wiring for output of MOSFET (113) is added.

図５と図７から、回路の作成および回路作成の設定を説明する。先ず１つ目の回路設定からの出力（５１）と選択回路部（３７）を接続している配線（３８）にて、１つ目の回路設定で選択された出力（５１）からデジタル値の１が出力されると、格子状に配置された全ての選択回路単体（３９）の中から、１つ目の回路設定で選択された出力（５１）の配線（３８）と接続されている横方向１列の全ての選択回路単体（３９）の中のＭＯＳＦＥＴ（４２）が選択される。5 and 7, circuit creation and setting for circuit creation will be described. First, at the wiring (38) connecting the output (51) from the first circuit setting and the selection circuit section (37), the output (51) selected in the first circuit setting is converted into a digital value. When 1 is output, the horizontal line connected to the wiring (38) of the output (51) selected by the first circuit setting among all the selection circuit units (39) arranged in a grid pattern is output. The MOSFETs (42) in all the selection circuit units (39) in one column of directions are selected.

次に、２つ目の別の回路設定からの出力（５２）と選択回路部（３７）を接続している配線（４１）にて、２つ目の別の回路設定で選択された出力（５２）からデジタル値の１が出力されると、格子状に配置された全ての選択回路単体（３９）の中から、２つ目の別の回路設定で選択された出力（５２）の配線（４１）と接続されている縦方向１列の全ての選択回路単体（３９）の中のＭＯＳＦＥＴ（４０）が選択される。Next, at the wiring (41) connecting the output (52) from the second different circuit setting and the selection circuit section (37), the output ( 52) outputs a digital value of 1, the output (52) wiring ( 41) are selected in all the selection circuit units (39) in one column in the vertical direction .

これにより、選択回路部（３７）に格子状に配置されている全ての選択回路単体（３９）において、縦方向１列と、横方向１列が交差する選択回路単体（３９）が１つのみ選択される。 As a result, among all the selection circuit units (39) arranged in a grid pattern in the selection circuit section (37), there is only one selection circuit unit (39) in which one column in the vertical direction and one column in the horizontal direction intersect. selected.

すなわち、全ての選択回路単体（３９）の中から１つの選択回路単体（３９）のみＭＯＳＦＥＴ（４０）とＭＯＳＦＥＴ（４２）の両方がオンになる。なお、１つの選択回路単体（３９）以外の残りの選択回路単体（３９）はＭＯＳＦＥＴ（４０）とＭＯＳＦＥＴ（４２）の片側、もしくは両方がオフになる。 That is, both the MOSFET (40) and the MOSFET (42) are turned on only in one selection circuit unit (39) out of all the selection circuit units (39). In the selection circuit units (39) other than the one selection circuit unit (39), one side or both of the MOSFET (40) and the MOSFET (42) are turned off.

すなわち、選択回路部（３７）に格子状に配置された全ての選択回路単体（３９）の中からＭＯＳＦＥＴ（４０）とＭＯＳＦＥＴ（４２）が同時にオンするのは１つのみである。 That is, the MOSFET (40) and the MOSFET (42) of only one of all the selection circuit units (39) arranged in a grid pattern in the selection circuit section (37) are turned on at the same time.

ＭＯＳＦＥＴ（４０）のドレイン側はＶｃｃと接続しており、ＭＯＳＦＥＴ（４０）とＭＯＳＦＥＴ（４２）はＡＮＤ接続になっており、ＭＯＳＦＥＴ（４０）とＭＯＳＦＥＴ（４２）のＡＮＤ接続の出力側に回路選択保持回路（４３）のセット入力（４４）がある。 The drain side of the MOSFET (40) is connected to Vcc, the MOSFET (40) and the MOSFET (42) are AND-connected, and the circuit selection is made on the output side of the AND connection of the MOSFET (40) and the MOSFET (42). There is a set input (44) of the holding circuit (43).

ＭＯＳＦＥＴ（４０）とＭＯＳＦＥＴ（４２）はＡＮＤ接続で、また両方のＭＯＳＦＥＴはオンのため、回路選択保持回路（４３）のセット入力（４４）にデジタル値の１が入力される。 Since the MOSFETs (40) and (42) are AND-connected and both MOSFETs are ON, a digital value of 1 is input to the set input (44) of the circuit selection holding circuit (43).

選択回路単体（３９）の中の回路選択保持回路（４３）のセット入力（４４）にデジタル値の１もしくは信号の１もしくはオンが入力されると回路選択保持回路（４３）の出力（４５）はオンし、回路選択保持回路（４３）の出力（４５）に接続されているＭＯＳＦＥＴ（４６）はオンする。 When a digital value of 1 or a signal of 1 or ON is input to the set input (44) of the circuit selection holding circuit (43) in the single selection circuit (39), the output (45) of the circuit selection holding circuit (43) is turned on, and the MOSFET (46) connected to the output (45) of the circuit selection holding circuit (43) is turned on.

回路選択保持回路（４３）の出力（４５）に接続されているＭＯＳＦＥＴ（４６）はオンした後に、回路選択保持回路（４３）のセット入力（４４）に入力されるデジタル値もしくは信号が０もしくはオフになっても回路選択保持回路（４３）の出力（４５）と、出力（４５）に接続しているＭＯＳＦＥＴ（４６）のオンの状態は保持される。 After the MOSFET (46) connected to the output (45) of the circuit selection holding circuit (43) is turned on, the digital value or signal input to the set input (44) of the circuit selection holding circuit (43) is 0 or Even if it is turned off, the output (45) of the circuit selection holding circuit (43) and the on state of the MOSFET (46) connected to the output (45) are maintained.

回路選択保持回路（４３）はＲＳフリップフロップ回路でセット入力（４４）にＶｃｃもしくはデジタル値の１が入力されると回路選択保持回路（４３）の出力（４５）のデジタル値の１は保持される。なお、リセット回路の出力（２０５）と、回路選択保持回路（４３）のリセット入力（４７）を接続している配線（４８）から、回路選択保持回路（４３）のリセット入力（４７）にＶｃｃもしくはデジタル値の１が入力されると回路選択保持回路（４３）の出力（４５）のデジタル値は０になる。 The circuit selection holding circuit (43) is an RS flip-flop circuit, and when Vcc or a digital value of 1 is input to the set input (44), the digital value of 1 in the output (45) of the circuit selection holding circuit (43) is held. be. Vcc is applied to the reset input (47) of the circuit selection holding circuit (43) from the wiring (48) connecting the output (205) of the reset circuit and the reset input (47) of the circuit selection holding circuit (43). Alternatively, when a digital value of 1 is input, the digital value of the output (45) of the circuit selection holding circuit (43) becomes 0.

また、図６に示すように回路選択保持回路（４３）を、フラッシュメモリの技術であるフローティングゲート方式のＭＯＳＦＥＴ（４９）に変更しても良い。フローティングゲート方式のＭＯＳＦＥＴ（４９）へのゲート電圧印加のＶｃｃがオフすなわち０Ｖになってもフローティングゲート方式のＭＯＳＦＥＴ（４９）の出力のデジタル値の１は保持される。なお、フローティングゲート方式のＭＯＳＦＥＴ（４９）のゲート側はフローティングゲート内の電荷を抜き取るための配線（５０）が接続されている。 Further, as shown in FIG. 6, the circuit selection holding circuit (43) may be changed to a floating gate type MOSFET (49) which is a flash memory technology. Even if the gate voltage Vcc applied to the floating gate MOSFET (49) is turned off, that is, 0 V, the output digital value of the floating gate MOSFET (49) is held at 1. A wiring (50) is connected to the gate side of the floating gate type MOSFET (49) for extracting electric charges from the floating gate.

まとめると、選択回路部（３７）に格子状に配置された全ての選択回路単体（３９）の中から、１つの選択回路単体（３９）が選択され、選択された選択回路単体（３９）の中の回路選択保持回路（４３）のセット入力（４４）にデジタル値の１もしくは信号の１もしくはオンが入力され、回路選択保持回路（４３）の出力（４５）に接続されているＭＯＳＦＥＴ（４６）はオンする。 In summary, one selection circuit unit (39) is selected from all the selection circuit units (39) arranged in a grid pattern in the selection circuit unit (37), and the selected selection circuit unit (39) A digital value of 1 or a signal of 1 or ON is input to the set input (44) of the circuit selection holding circuit (43) in the MOSFET (46) connected to the output (45) of the circuit selection holding circuit (43). ) turns on.

図５に示す共通の回路構成の選択回路単体（３９）において、回路の作成および回路作成の設定が完了した後に、実際に使用する場合の、選択回路単体（３９）の動作について説明する。 In the single selection circuit (39) of the common circuit configuration shown in FIG. 5, the operation of the single selection circuit (39) in actual use after the creation of the circuit and the setting for the circuit creation are completed will be described.

選択回路単体（３９）への出力（６２）と、選択回路単体（３９）の入力（５６）を接続し、選択回路単体（３９）の入力（５６）にデジタル値の１か０かを入力する配線（５７）が接続されている。 Connect the output (62) to the selection circuit unit (39) and the input (56) of the selection circuit unit (39), and input a digital value of 1 or 0 to the input (56) of the selection circuit unit (39). A wiring (57) is connected.

選択回路単体（３９）の入力（５６）にデジタル値の１が入力されると、配線（５７）で接続している選択回路単体（３９）のＭＯＳＦＥＴ（５８）はオンになる。 When a digital value of 1 is input to the input (56) of the selection circuit unit (39), the MOSFET (58) of the selection circuit unit (39) connected by the wiring (57) is turned on.

Ｖｃｃと接続している配線（６０）から、ＭＯＳＦＥＴ（５８）のドレイン側にＶｃｃが供給される。 Vcc is supplied to the drain side of the MOSFET (58) from the wiring (60) connected to Vcc.

ＭＯＳＦＥＴ（５８）はオンになっており、ＭＯＳＦＥＴ（５８）のソース側にＶｃｃが供給される。すなわち、ＭＯＳＦＥＴ（５８）のソース側は、デジタル値の１になる。 MOSFET (58) is on and Vcc is supplied to the source side of MOSFET (58). That is, the source side of MOSFET (58) becomes a digital value of 1.

ＭＯＳＦＥＴ（５８）と、ＭＯＳＦＥＴ（４６）はＡＮＤ接続である。なお、ＭＯＳＦＥＴ（４６）は回路選択保持回路（４３）の出力（４５）と接続しており、オンになっている。 MOSFET (58) and MOSFET (46) are AND-connected. The MOSFET (46) is connected to the output (45) of the circuit selection holding circuit (43) and turned on.

このことから、ＭＯＳＦＥＴ（５８）のソース側とＡＮＤ接続しているＭＯＳＦＥＴ（４６）のドレイン側は、デジタル値の１になる。 As a result, the drain side of MOSFET (46), which is ANDed with the source side of MOSFET (58), has a digital value of 1.

ＭＯＳＦＥＴ（４６）はオンになっているため、ＭＯＳＦＥＴ（４６）のソース側はデジタル値の１になる。 Since MOSFET (46) is on, the source side of MOSFET (46) will be a digital one.

ＭＯＳＦＥＴ（４６）のソース側と選択回路単体（３９）の出力（５９）は配線（６１）で接続されている。 The source side of the MOSFET (46) and the output (59) of the single selection circuit (39) are connected by a wiring (61).

ＭＯＳＦＥＴ（４６）のソース側はデジタル値の１になる。 The source side of MOSFET (46) goes to a digital one.

このことから、選択回路単体（３９）の出力（５９）はデジタル値の１になる。 As a result, the output (59) of the single selection circuit (39) becomes a digital value of 1.

まとめると、実際に使用する場合の選択回路単体（３９）の動作については、選択回路単体（３９）の入力（５６）にデジタル値の１が入力されると、選択回路単体（３９）の出力（５９）はデジタル値の１になる。 In summary, regarding the operation of the single selection circuit (39) in actual use, when a digital value of 1 is input to the input (56) of the single selection circuit (39), the output of the single selection circuit (39) is (59) becomes a digital value of 1.

次に、選択回路単体（３９）の入力（５６）にデジタル値の０が入力される場合を示す。 Next, a case where a digital value of 0 is input to the input (56) of the single selection circuit (39) will be described.

選択回路単体（３９）の入力（５６）にデジタル値の０が入力されると、選択回路単体（３９）の入力（５６）と接続しているＭＯＳＦＥＴ（５８）はオフになる。 When a digital value of 0 is input to the input (56) of the selection circuit unit (39), the MOSFET (58) connected to the input (56) of the selection circuit unit (39) is turned off.

Ｖｃｃと接続している配線（６０）から、ＭＯＳＦＥＴ（５８）のドレイン側にＶｃｃは供給されている。 Vcc is supplied to the drain side of the MOSFET (58) from the wiring (60) connected to Vcc.

ＭＯＳＦＥＴ（５８）はオフのため、ＭＯＳＦＥＴ（５８）のソース側にＶｃｃは供給されない。すなわちデジタル値の０になる。 Since MOSFET (58) is off, no Vcc is supplied to the source side of MOSFET (58). That is, it becomes a digital value of 0.

ＭＯＳＦＥＴ（５８）と、ＭＯＳＦＥＴ（４６）はＡＮＤ接続である。なお、ＭＯＳＦＥＴ（４６）は回路選択保持回路（４３）の出力（４５）と接続しオンになっている MOSFET (58) and MOSFET (46) are AND-connected. The MOSFET (46) is connected to the output (45) of the circuit selection holding circuit (43) and turned on.

ＭＯＳＦＥＴ（５８）のソース側はデジタル値の０ため、ＭＯＳＦＥＴ（５８）のソース側とＡＮＤ接続しているＭＯＳＦＥＴ（４６）のドレイン側はデジタル値の０になる。 Since the source side of the MOSFET (58) has a digital value of 0, the drain side of the MOSFET (46) AND-connected to the source side of the MOSFET (58) has a digital value of 0.

ＭＯＳＦＥＴ（４６）はオンになっているが、ＭＯＳＦＥＴ（４６）のドレイン側がデジタル値の０のため、ＭＯＳＦＥＴ（４６）のソース側はデジタル値の０になる。すなわち、選択回路単体（３９）の入力（５６）にデジタル値の０が入力されると、選択回路単体（３９）の出力（５９）はデジタル値の０になる。 MOSFET 46 is on, but because the drain side of MOSFET 46 is a digital 0, the source side of MOSFET 46 is a digital 0. That is, when a digital value of 0 is input to the input (56) of the selection circuit unit (39), the output (59) of the selection circuit unit (39) becomes a digital value of 0.

図７に例えとして、選択回路部（３７）に格子状に縦方向３列と、横方向３列に配置された全ての選択回路単体（３９）の中から横方向３列の配線（３８）の上から２番目の配線（５３）と、縦方向３列の配線（４１）の左から２番目の配線（５４）にて１つの選択回路単体（５５）が選択されることを図示する。なお、選択回路部（３７）に格子状に縦方向と、横方向に配置された全ての選択回路単体（３９）の縦方向と、横方向の列の数は任意で良く、例えば縦方向６４列で横方向６４列でも良く、縦方向５１２列で横方向５１２列でも良い。 As an example in FIG. 7, wirings (38) in three horizontal rows among all the single selection circuits (39) arranged in a grid pattern in three rows in the vertical direction and three rows in the horizontal direction in the selection circuit section (37). It is illustrated that one selection circuit unit (55) is selected by the second wiring (53) from the top and the second wiring (54) from the left of the wirings (41) in three columns in the vertical direction. In addition, the number of columns in the vertical direction and the horizontal direction of all the selection circuit units (39) arranged in the grid form in the selection circuit section (37) may be arbitrary. The number of columns may be 64 in the horizontal direction, or 512 in the vertical direction and 512 in the horizontal direction.

１つ目の回路設定からの出力（５１）と、選択回路部（３７）を接続している配線（３８）にて、選択回路部（３７）に格子状に配置された全ての選択回路単体（３９）の中から、上から２番目の横方向の１列の全ての選択回路単体（３９）にデジタル値の１が入力される。 All selection circuit single units arranged in a grid pattern in the selection circuit section (37) by the wiring (38) connecting the output (51) from the first circuit setting and the selection circuit section (37). From among (39), a digital value of 1 is input to all selection circuit units (39) in the second horizontal row from the top.

２つ目の別の回路設定からの出力（５２）と、選択回路部（３７）を接続している配線（４１）にて、選択回路部（３７）に格子状に配置された全ての選択回路単体（３９）の中から、上から２番目の縦方向の１列の全ての選択回路単体（３９）にデジタル値の１が入力される。 The output (52) from the second different circuit setting and the wiring (41) connecting the selection circuit section (37) select all the selection circuits arranged in a grid pattern in the selection circuit section (37). A digital value of 1 is input to all the selection circuit units (39) in the second vertical column from among the circuit units (39).

選択回路部（３７）に格子状に配置された全ての選択回路単体（３９）において、回路設定からの出力（５１）と２つ目の別の選択回路からの出力（５２）の両方により選択される選択回路単体（３９）は１つのみである。すなわち、図７で示すところの選択回路単体（５５）の１つのみである。 In all selection circuit units (39) arranged in a grid pattern in the selection circuit section (37), selection is made by both the output (51) from the circuit setting and the output (52) from the second separate selection circuit. Only one selection circuit unit (39) is used. That is, there is only one single selection circuit (55) shown in FIG.

選択回路単体（５５）の回路図は、図５で示す選択回路単体（３９）と同じである。 The circuit diagram of the single selection circuit (55) is the same as the single selection circuit (39) shown in FIG.

ＭＯＳＦＥＴ（４６）のソース側と選択回路単体（５５）の出力（５９）は配線（６１）で接続されている。 The source side of the MOSFET (46) and the output (59) of the single selection circuit (55) are connected by a wiring (61).

まとめると、実際に使用する場合の選択回路単体（３９）の動作については、選択回路単体（５５）の入力（５６）にデジタル値の０が入力されると、選択回路単体（３９）の出力（５９）はデジタル値の０になる。 In summary, regarding the operation of the single selection circuit (39) in actual use, when a digital value of 0 is input to the input (56) of the single selection circuit (55), the output of the single selection circuit (39) is (59) becomes a digital value of 0.

以上が共通の回路構成である選択回路単体（３９）についての説明である。 The above is the description of the single selection circuit (39), which is the common circuit configuration.

図８は入力選択回路単体（９）である。 FIG. 8 shows a single input selection circuit (9).

図４、図８、図９、図２２、図２３を用いて、入力選択回路部（３）に格子状に配置された入力選択回路単体（９）について説明する。 4, 8, 9, 22, and 23, the input selection circuit unit (9) arranged in a grid pattern in the input selection circuit section (3) will be described.

排他的論理和選択設定回路部（３６）からの出力（２９）に接続している配線（３０）は分岐、分配する配線部（３４）に接続されており、配線部（３４）にて排他的論理和選択設定回路部（３６）からの出力（２９）と、入力用排他的論理和選択配線（３１）は接続（３５）されている。 The wiring (30) connected to the output (29) from the exclusive OR selection setting circuit section (36) is connected to the wiring section (34) for branching and distributing. The output (29) from the logical OR selection setting circuit section (36) and the input exclusive OR selection wiring (31) are connected (35).

排他的論理和選択設定回路部（３６）の出力（２９）から、デジタル値の１が入力用排他的論理和選択配線（３１）へ出力される。 A digital value of 1 is output from the output (29) of the exclusive OR selection setting circuit section (36) to the input exclusive OR selection wiring (31).

入力選択回路部（３）に格子状に配置された全ての入力選択回路単体（９）に対して、デジタル値の１が設定された入力用排他的論理和選択配線（３１）と接続している格子状の中の横方向１列の全ての入力選択回路単体（９）にデジタル値の１が入力される。 All the input selection circuit units (9) arranged in a lattice pattern in the input selection circuit section (3) are connected to the input exclusive OR selection wiring (31) set with a digital value of 1. A digital value of 1 is input to all the input selection circuit units (9) in one row in the horizontal direction in the grid pattern.

入力用排他的論理和選択配線（３１）と、入力選択回路単体（９）の中のＭＯＳＦＥＴ（６４）は接続されている。 The exclusive OR selection wiring for input (31) and the MOSFET (64) in the input selection circuit unit (9) are connected.

これにより、デジタル値の１が入力された入力選択回路部（３）の中の横方向１列の全ての入力選択回路単体（９）の中のＭＯＳＦＥＴ（６４）がオンになる。 As a result, the MOSFETs (64) in all the input selection circuit units (9) in one row in the horizontal direction in the input selection circuit section (3) to which the digital value of 1 is input are turned on.

次に、入力選択設定回路部（６５）の出力（６６）と入力選択回路部（３）は配線（６７）で接続されている。 Next, the output (66) of the input selection setting circuit section (65) and the input selection circuit section (3) are connected by a wiring (67).

入力選択回路部（３）に格子状に配置された全ての入力選択回路単体（９）に対して、入力選択設定回路部（６５）で選択された番号の出力（６６）からの配線（６７）で、格子状の中の縦方向の１列の全ての入力選択回路単体（９）へデジタル値の１が入力される。 A wiring (67) from an output (66) of a number selected in an input selection setting circuit (65) is connected to all input selection circuit units (9) arranged in a grid pattern in the input selection circuit (3). ), a digital value of 1 is input to all the input selection circuit units (9) in one column in the vertical direction in the lattice.

入力選択設定回路部（６５）の出力（６６）と入力選択回路部（３）を接続している配線（６７）と、入力選択回路単体（９）の中のＭＯＳＦＥＴ（６８）は接続されている。 The wiring (67) connecting the output (66) of the input selection setting circuit section (65) and the input selection circuit section (3) is connected to the MOSFET (68) in the input selection circuit unit (9). there is

このことから、デジタル値の１が入力された入力選択回路部（３）の中の縦方向の１列の全ての入力選択回路単体（９）の中のＭＯＳＦＥＴ（６８）がオンになる。 As a result, the MOSFETs (68) in all the input selection circuit units (9) in one vertical column in the input selection circuit section (3) to which the digital value of 1 is input are turned on.

入力選択回路部（３）に格子状に配置されている全ての入力選択回路単体（９）において、入力用排他的論理和選択配線（３１）からデジタル値の１が入力された入力選択回路部（３）の中の横方向の１列の全ての入力選択回路単体（９）の中のＭＯＳＦＥＴ（６４）がオンになる。 An input selection circuit unit in which a digital value of 1 is input from an exclusive OR selection wiring for input (31) in all input selection circuit units (9) arranged in a grid pattern in the input selection circuit unit (3) The MOSFETs (64) in all input selection circuit units (9) in one horizontal row in (3) are turned on.

なおかつ、入力選択設定回路部（６５）の出力（６６）と入力選択回路部（３）を接続している配線（６７）から、デジタル値の１が入力された入力選択回路単体（９）の中の縦方向１列の全ての入力選択回路単体（９）の中のＭＯＳＦＥＴ（６８）がオンになる。 In addition, the single input selection circuit (9) to which a digital value of 1 is input from the wiring (67) connecting the output (66) of the input selection setting circuit section (65) and the input selection circuit section (3) MOSFETs (68) in all input selection circuit units (9) in one column in the vertical direction are turned on.

入力選択回路部（３）に格子状に配置されている全ての入力選択回路単体（９）において、縦方向１列と、横方向１列が交差する入力選択回路単体（９）のみＭＯＳＦＥＴ（６４）とＭＯＳＦＥＴ（６８）の両方がオンになる。 Of all the input selection circuit units (9) arranged in a grid pattern in the input selection circuit section (3), only the input selection circuit units (9) where one column in the vertical direction and one column in the horizontal direction intersect are MOSFETs (64 ) and MOSFET (68) are turned on.

すなわち、入力選択回路部（３）に格子状に配置されている全ての入力選択回路単体（９）の中から、ＭＯＳＦＥＴ（６４）とＭＯＳＦＥＴ（６８）の両方がオンになる入力選択回路単体（９）が選択される。 That is, from among all the input selection circuit units (9) arranged in a lattice pattern in the input selection circuit section (3), the input selection circuit unit ( 9) is selected.

なお、ＭＯＳＦＥＴ（６４）とＭＯＳＦＥＴ（６８）の両方がオンになっている入力選択回路単体（９）以外の残りの入力選択回路単体（９）は、ＭＯＳＦＥＴ（６４）とＭＯＳＦＥＴ（６８）の片側、もしくは両方がオフになる。 In addition, the rest of the input selection circuit units (9) other than the input selection circuit unit (9) in which both the MOSFET (64) and the MOSFET (68) are turned on have one side of the MOSFET (64) and the MOSFET (68). , or both are turned off.

すなわち入力選択回路部（３）に格子状に配置された全ての入力選択回路単体（９）の中から、ＭＯＳＦＥＴ（６４）とＭＯＳＦＥＴ（６８）が同時にオンする入力選択回路単体（９）のみ選択される。 That is, from among all the input selection circuit units (9) arranged in a grid pattern in the input selection circuit section (3), only the input selection circuit unit (9) in which the MOSFET (64) and the MOSFET (68) are turned on at the same time is selected. be done.

ＭＯＳＦＥＴ（６４）のドレイン側はＶｃｃと接続しており、ＭＯＳＦＥＴ（６４）はオンなので、ＭＯＳＦＥＴ（６４）のソース側はＶｃｃすなわちデジタル値の１になる。 Since the drain side of MOSFET (64) is connected to Vcc and MOSFET (64) is on, the source side of MOSFET (64) will be at Vcc, a digital value of one.

ＭＯＳＦＥＴ（６４）のソース側とＭＯＳＦＥＴ（６８）のドレイン側は接続されており、ＭＯＳＦＥＴ（６４）ＭＯＳＦＥＴ（６８）はＡＮＤ接続になっており、ＭＯＳＦＥＴ（６８）のソース側はデジタル値の１になる。 The source side of MOSFET (64) and the drain side of MOSFET (68) are connected, MOSFET (64) and MOSFET (68) are AND-connected, and the source side of MOSFET (68) is set to a digital value of 1. Become.

ＭＯＳＦＥＴ（６８）のソース側に回路選択保持回路（６９）のセット入力（７０）が接続されており、回路選択保持回路（６９）のセット入力（７０）にデジタル値の１が入力される。 A set input (70) of a circuit selection holding circuit (69) is connected to the source side of the MOSFET (68), and a digital value of 1 is input to the set input (70) of the circuit selection holding circuit (69).

なお、厳密にはセット入力（７０）に入力される電圧は、ＭＯＳＦＥＴ（６４）とＭＯＳＦＥＴ（６８）のオンしたときの、それぞれのデバイス抵抗による電圧降下分だけ、Ｖｃｃより電圧は低くなっているが、デジタル回路としてのデジタル値は１である。 Strictly speaking, the voltage input to the set input (70) is lower than Vcc by the voltage drop due to the device resistance when the MOSFET (64) and MOSFET (68) are turned on. However, the digital value as a digital circuit is 1.

入力選択回路単体（９）の中の回路選択保持回路（６９）のセット入力（７０）にデジタル値の１もしくは信号の１もしくはオンが入力されると回路選択保持回路（６９）の出力（７１）はオンし、回路選択保持回路（６９）の出力（７１）に接続されているＭＯＳＦＥＴ（７２）はオンする。 When a digital value of 1 or a signal of 1 or ON is input to the set input (70) of the circuit selection holding circuit (69) in the input selection circuit unit (9), the output (71) of the circuit selection holding circuit (69) ) is turned on, and the MOSFET (72) connected to the output (71) of the circuit selection holding circuit (69) is turned on.

回路選択保持回路（６９）の出力（７１）に接続されているＭＯＳＦＥＴ（７２）がオンした後に、回路選択保持回路（６９）のセット入力（７０）に入力されるデジタル値もしくは信号が０もしくはオフになっても、回路選択保持回路（６９）の出力（７１）と、出力（７１）に接続しているＭＯＳＦＥＴ（７２）のオンの状態は保持される。 After the MOSFET (72) connected to the output (71) of the circuit selection holding circuit (69) is turned on, the digital value or signal input to the set input (70) of the circuit selection holding circuit (69) is 0 or Even if it is turned off, the output (71) of the circuit selection holding circuit (69) and the on state of the MOSFET (72) connected to the output (71) are maintained.

回路選択保持回路（６９）はＲＳフリップフロップ回路でセット入力（７０）にＶｃｃもしくはデジタル値の１が入力されると回路選択保持回路（６９）の出力（７１）のデジタル値の１は保持される。また、リセット回路の出力（２０５）と、回路選択保持回路（６９）のリセット入力（４７）を接続している配線（４８）から、リセット入力（４７）にＶｃｃもしくはデジタル値の１が入力されると、回路選択保持回路（６９）の出力（７１）のデジタル値は０になり、回路選択保持回路（６９）の出力（７１）に接続しているＭＯＳＦＥＴ（７２）はオフになる。なお、図２９に示すリセット回路の回路構成は、入力選択回路部（３）、比較値選択回路部（４）、ＯＲ回路組み合わせ回路部（６）、出力用ＯＲ回路組み合わせ（８）の４つの回路部の中に組み込まれている、全てのリセット回路の、共通の回路構成になっている。 The circuit selection holding circuit (69) is an RS flip-flop circuit, and when Vcc or a digital value of 1 is input to the set input (70), the digital value of 1 in the output (71) of the circuit selection holding circuit (69) is held. be. Vcc or a digital value of 1 is input to the reset input (47) from the wiring (48) connecting the output (205) of the reset circuit and the reset input (47) of the circuit selection holding circuit (69). Then, the digital value of the output (71) of the circuit selection holding circuit (69) becomes 0, and the MOSFET (72) connected to the output (71) of the circuit selection holding circuit (69) is turned off. Note that the circuit configuration of the reset circuit shown in FIG. 29 consists of four parts: an input selection circuit section (3), a comparison value selection circuit section (4), an OR circuit combination circuit section (6), and an output OR circuit combination (8). It has a common circuit configuration for all reset circuits incorporated in the circuit section.

また、回路選択保持回路（６９）を、フラッシュメモリの技術であるフローティングゲート方式のＭＯＳＦＥＴ（４９）に変更しても良い。フローティングゲート方式のＭＯＳＦＥＴ（４９）へのゲート電圧印加のＶｃｃがオフすなわち０Ｖになってもフローティングゲート方式のＭＯＳＦＥＴ（４９）の出力のデジタル値の１は保持される。フローティングゲート方式のＭＯＳＦＥＴ（４９）のゲート側はフローティングゲート内の電荷を除去するための配線（５０）が接続されている。なお、図６に示すフローティングゲート方式のＭＯＳＦＥＴ（４９）に変更する回路構成は、入力選択回路部（３）、比較値選択回路部（４）、ＯＲ回路組み合わせ回路部（６）、出力用ＯＲ回路組み合わせ（８）の４つの回路部の中に組み込まれている、全ての回路選択保持回路（６９）の、共通の回路構成になっている。 Also, the circuit selection holding circuit (69) may be changed to a floating gate type MOSFET (49) which is a flash memory technology. Even if the gate voltage Vcc applied to the floating gate MOSFET (49) is turned off, that is, 0 V, the output digital value of the floating gate MOSFET (49) is held at 1. A wiring (50) for removing charges in the floating gate is connected to the gate side of the floating gate type MOSFET (49). The circuit configuration to be changed to the floating gate type MOSFET (49) shown in FIG. All the circuit selection holding circuits (69) incorporated in the four circuit sections of the circuit combination (8) have a common circuit configuration.

まとめると、入力選択回路部（３）に格子状に配置された全ての入力選択回路単体（９）の中から、ＭＯＳＦＥＴ（６４）とＭＯＳＦＥＴ（６８）の両方がオンになっている選択回路単体（９）が選択され、選択された入力選択回路単体（９）の中の回路選択保持回路（６９）の出力（７１）に接続されているＭＯＳＦＥＴ（７２）はオンする。 In summary, among all the input selection circuit units (9) arranged in a grid pattern in the input selection circuit section (3), the selection circuit unit in which both the MOSFET (64) and the MOSFET (68) are turned on. (9) is selected, and the MOSFET (72) connected to the output (71) of the circuit selection holding circuit (69) in the selected input selection circuit unit (9) is turned on.

図８と図９を用いて、入力選択回路部（３）に格子状に配置された、全ての入力選択回路単体（９）の中から、選択した入力選択回路単体（９）の動作について説明する。 Using FIGS. 8 and 9, the operation of the single input selection circuit (9) selected from among all the single input selection circuits (9) arranged in a grid pattern in the input selection circuit section (3) will be described. do.

なお、選択した入力選択回路単体（９）の中の、回路選択保持回路（６９）の出力（７１）に接続されているＭＯＳＦＥＴ（７２）はオンになっている。 Note that the MOSFET (72) connected to the output (71) of the circuit selection holding circuit (69) in the selected single input selection circuit (9) is turned on.

入力部（１）の中の、入力単体（２０８）と、入力選択回路部（３）に格子状に配置されている入力選択回路単体（９）は、入力（１６）への配線（７７）で接続されている。 The input unit (208) in the input unit (1) and the input selection circuit unit (9) arranged in a grid pattern in the input selection circuit unit (3) are wired (77) to the input (16). connected with

入力部（１）の中の、入力単体（２０８）から、デジタル値の１が出力されると、入力選択回路部（３）の中の、入力選択回路単体（９）の入力（１６）に、デジタル値の１が入力される。 When a digital value of 1 is output from the input unit (208) in the input unit (1), the input (16) of the input selection circuit unit (9) in the input selection circuit unit (3) , a digital value of 1 is input.

入力部（１）の中の、入力単体（２０８）から、入力選択回路部（３）に格子状に配置された全ての入力選択回路単体（９）の中から選択された入力選択回路単体（９）の入力（１６）に、デジタル値の１が入力されると、入力選択回路部（３）に格子状に配置された全ての入力選択回路単体（９）の中から選択された入力選択回路単体（９）の入力（１６）と接続しているＭＯＳＦＥＴ（７８）はオンになる。 An input selection circuit unit (208) in the input unit (1) selected from all the input selection circuit units (9) arranged in a grid pattern in the input selection circuit unit (3) ( When a digital value of 1 is input to the input (16) of 9), input selection is made from among all the input selection circuit units (9) arranged in a grid pattern in the input selection circuit section (3). The MOSFET (78) connected to the input (16) of the circuit unit (9) is turned on.

ＭＯＳＦＥＴ（７８）と、回路選択保持回路（６９）の出力（７１）に接続されているＭＯＳＦＥＴ（７２）はＡＮＤ接続になっている。 The MOSFET (78) and the MOSFET (72) connected to the output (71) of the circuit selection holding circuit (69) are AND-connected.

ＶｃｃとＭＯＳＦＥＴ（７８）のドレイン側を接続している配線（８０）にて、ＭＯＳＦＥＴ（７８）のドレイン側はＶｃｃが供給されている。このときＭＯＳＦＥＴ（７８）がオンになるとＭＯＳＦＥＴ（７８）のソース側はデジタル値の１になる。 Vcc is supplied to the drain side of the MOSFET (78) through the wiring (80) connecting Vcc and the drain side of the MOSFET (78). At this time, when the MOSFET (78) is turned on, the source side of the MOSFET (78) becomes a digital value of 1.

ＭＯＳＦＥＴ（７８）のソース側とＭＯＳＦＥＴ（７２）のドレイン側はＡＮＤ回路で接続されているので、ＭＯＳＦＥＴ（７２）のドレイン側はデジタル値の１になる。 Since the source side of MOSFET (78) and the drain side of MOSFET (72) are connected by an AND circuit, the drain side of MOSFET (72) becomes a digital value of 1.

回路選択保持回路（６９）の出力（７１）に接続されているＭＯＳＦＥＴ（７２）はオンになっており、ＭＯＳＦＥＴ（７２）のドレイン側とソース側は接続されて、ＭＯＳＦＥＴ（７２）のソース側はデジタル値の１になる。 The MOSFET (72) connected to the output (71) of the circuit selection holding circuit (69) is turned on, the drain and source sides of the MOSFET (72) are connected and the source side of the MOSFET (72) is connected. becomes a digital value of 1.

ＭＯＳＦＥＴ（７２）のソース側と入力選択回路単体（９）の出力（１７）は入力選択回路単体（９）の出力用配線（７９）で接続されている。 The source side of the MOSFET (72) and the output (17) of the input selection circuit unit (9) are connected by the output wiring (79) of the input selection circuit unit (9).

入力選択回路単体（９）の出力（１７）はデジタル値の１になる。 The output (17) of the input selection circuit unit (9) becomes a digital value of 1.

入力選択回路単体（９）の出力（１７）は排他的論理和回路部（５）の中の排他的論理和回路単体（１２）の片側の入力（２０）に接続している。 The output (17) of the input selection circuit unit (9) is connected to the input (20) on one side of the exclusive OR circuit unit (12) in the exclusive OR circuit unit (5).

次に、入力選択回路単体（９）の入力（１６）へデジタル値の０が入力される場合を説明する。 Next, the case where a digital value of 0 is input to the input (16) of the single input selection circuit (9) will be described.

入力選択回路単体（９）の入力（１６）へデジタル値の０が入力されると、入力選択回路単体（９）の入力（１６）と接続しているＭＯＳＦＥＴ（７８）はオフになる。 When a digital value of 0 is input to the input (16) of the input selection circuit unit (9), the MOSFET (78) connected to the input (16) of the input selection circuit unit (9) is turned off.

ＭＯＳＦＥＴ（７８）と、回路選択保持回路（６９）の出力（７１）に接続しオンになっているＭＯＳＦＥＴ（７２）はＡＮＤ接続である。 The MOSFET (78) and the MOSFET (72) connected to the output (71) of the circuit selection holding circuit (69) and turned on are AND-connected.

ＶｃｃとＭＯＳＦＥＴ（７８）のドレイン側を接続している配線（８０）にて、ＭＯＳＦＥＴ（７８）のドレイン側はＶｃｃが供給されている。しかし、ＭＯＳＦＥＴ（７８）はオフになっているためＭＯＳＦＥＴ（７８）のソース側はデジタル値の０になる。 Vcc is supplied to the drain side of the MOSFET (78) through the wiring (80) connecting Vcc and the drain side of the MOSFET (78). However, since MOSFET (78) is off, the source side of MOSFET (78) will be a digital 0.

ＭＯＳＦＥＴ（７８）のソース側とＭＯＳＦＥＴ（７２）のドレイン側はＡＮＤ回路で接続されいるので、ＭＯＳＦＥＴ（７２）のドレイン側はデジタル値の０になる。 Since the source side of MOSFET (78) and the drain side of MOSFET (72) are connected by an AND circuit, the drain side of MOSFET (72) has a digital value of 0.

回路選択保持回路（６９）の出力（７１）に接続されているＭＯＳＦＥＴ（７２）はオンになっているが、ＭＯＳＦＥＴ（７２）のドレイン側はデジタル値の０のため、ＭＯＳＦＥＴ（７２）がオンになってもＭＯＳＦＥＴ（７２）のソース側はデジタル値の０になる。 The MOSFET (72) connected to the output (71) of the circuit selection holding circuit (69) is turned on, but since the drain side of the MOSFET (72) has a digital value of 0, the MOSFET (72) is turned on. Even if it becomes, the source side of MOSFET (72) becomes 0 of the digital value.

入力選択回路単体（９）の出力（１７）はデジタル値の０になる。 The output (17) of the input selection circuit unit (9) becomes a digital value of 0.

図９に１つの例として、入力選択回路部（３）に格子状に縦方向３列と、横方向３列に配置された全ての入力選択回路単体（９）の中から、排他的論理和選択設定回路（６３）の出力（２９）に接続（３５）している、入力用排他的論理和選択配線（３１）の横方向３列の配線の上から２番目の配線（７５）と、入力選択設定回路部（６５）の出力（６６）と入力選択回路部（３）を接続している配線（６７）の縦方向３列の配線の左から２番目の配線（７６）にて、１つの入力選択回路単体（９）が選択されることを示す。 As an example in FIG. 9, from all the input selection circuit units (9) arranged in the input selection circuit section (3) in three columns in the vertical direction and three columns in the horizontal direction, the exclusive OR the second wiring (75) from the top of the horizontal three rows of wirings of the input exclusive OR selection wiring (31) connected (35) to the output (29) of the selection setting circuit (63); At the second wire (76) from the left of the three vertical lines of wires (67) connecting the output (66) of the input selection setting circuit (65) and the input selection circuit (3), It indicates that one input selection circuit unit (9) is selected.

入力選択回路部（３）の中に格子状に縦方向と、横方向に配置された全ての入力選択回路単体（９）の中から、入力用排他的論理和選択配線（３１）の横方向３列の配線の上から２番目の配線（７５）と接続されている横方向１列の全ての入力選択回路単体（３９）が選択される。 In the input selection circuit section (3), from among all the input selection circuit units (9) arranged in a lattice in the vertical direction and the horizontal direction, the horizontal direction of the input exclusive OR selection wiring (31) All input selection circuit single units (39) in one row in the horizontal direction connected to the second wire (75) from the top of the three rows of wires are selected.

入力選択設定回路部（６５）の出力（６６）と、入力選択回路部（３）を接続している配線（６７）の、縦方向３列の配線の左から２番目の配線（７６）と接続されている縦方向の１列の全ての入力選択回路単体（９）が選択される。 The output (66) of the input selection setting circuit section (65) and the wiring (67) connecting the input selection circuit section (3), the second wiring (76) from the left in the vertical three lines of wiring All connected input selection circuit units (9) in one column in the vertical direction are selected.

入力選択回路部（３）に格子状に配置された全ての入力選択回路単体（９）の中から、入力用排他的論理和選択配線（３１）の中の１つの入力用排他的論理和選択配線（７５）および、入力選択設定回路部（６５）の出力（６６）と入力選択回路部（３）を接続している配線（６７）の中の１つの配線（７６）の両方により、ＭＯＳＦＥＴ（６４）とＭＯＳＦＥＴ（６８）の両方がオンになる入力選択回路単体（９）が選択される。 Selection of one input exclusive OR selection in the input exclusive OR selection wiring (31) from among all the input selection circuit units (9) arranged in a grid pattern in the input selection circuit section (3) By both the wiring (75) and one wiring (76) among the wirings (67) connecting the output (66) of the input selection setting circuit section (65) and the input selection circuit section (3), the MOSFET A single input selection circuit (9) with both (64) and MOSFET (68) turned on is selected.

なお、入力選択回路部（３）に縦方向と横方向に格子状に配置される入力選択回路単体（９）について、縦方向と横方向の列の数は任意で良く、例えば縦方向６４列で横方向６４列でも良く、縦方向５１２列で横方向５１２列でも良い。図９に示す縦方向３列で横方向３列の回路はあくまでも回路の説明をわかりやすくするための１例である。図４１に１例として縦方向８列で横方向８列の回路を示す。 Note that the number of columns in the vertical and horizontal directions of the single input selection circuits (9) arranged in a grid pattern in the vertical and horizontal directions in the input selection circuit section (3) may be arbitrary, for example, 64 in the vertical direction. 64 rows in the horizontal direction, or 512 rows in the vertical direction and 512 rows in the horizontal direction. The circuit of three columns in the vertical direction and three columns in the horizontal direction shown in FIG. FIG. 41 shows, as an example, a circuit with 8 columns in the vertical direction and 8 columns in the horizontal direction.

図４、図１０、図１１、図２２、図２４を用いて、比較値選択回路部（４）について説明する。 The comparison value selection circuit section (4) will be described with reference to FIGS. 4, 10, 11, 22 and 24. FIG.

図１０に示すように、比較値が０の場合の比較値選択回路単体（１１）と、比較値が１の場合の比較値選択回路単体（１０）はそれぞれ１個ずつ横方向に並んで接続されている。 As shown in FIG. 10, a single comparison value selection circuit (11) when the comparison value is 0 and a single comparison value selection circuit (10) when the comparison value is 1 are horizontally connected. It is

排他的論理和選択設定回路（３６）からの出力（２９）に接続している配線（３０）から分岐、分配する配線部（３４）にて、排他的論理和選択設定回路からの出力（２９）と比較値用排他的論理和選択配線（３２）は接続（３５）されている。 The output (29 ) and the comparison value exclusive OR selection wiring (32) are connected (35).

先ず、排他的論理和選択設定回路部（３６）の出力（２９）の中から選択した、比較値用排他的論理和選択配線（３２）にデジタル値の１が出力される。 First, a digital value of 1 is output to the comparison value exclusive OR selection wiring (32) selected from the outputs (29) of the exclusive OR selection setting circuit section (36).

選択された比較値用排他的論理和選択配線（３２）と接続している、比較値が０の場合の比較値選択回路単体（１１）と、比較値が１の場合の比較値選択回路単体（１０）に、デジタル値の１が入力される。 A comparison value selection circuit unit (11) when the comparison value is 0 and a comparison value selection circuit unit when the comparison value is 1, which are connected to the selected comparison value exclusive OR selection wiring (32). A digital value of 1 is input to (10).

比較値用排他的論理和選択配線（３２）と、比較値が０の場合の比較値選択回路単体（１１）の中のＭＯＳＦＥＴ（７３）は接続されている。 A comparison value exclusive OR selection wiring (32) and a MOSFET (73) in a comparison value selection circuit unit (11) when the comparison value is 0 are connected.

これにより、デジタル値の１が入力された比較値が０の場合の比較値選択回路単体（１１）の中のＭＯＳＦＥＴ（７３）がオンになる。 As a result, the MOSFET (73) in the comparison value selection circuit unit (11) when the comparison value to which the digital value of 1 is input is 0 is turned on.

ＭＯＳＦＥＴ（７３）のドレイン側は、Ｖｃｃと接続されている。 The drain side of MOSFET (73) is connected to Vcc.

比較値用排他的論理和選択配線（３２）と、比較値が１の場合の比較値選択回路単体（１０）の中のＭＯＳＦＥＴ（７４）は接続されている。 A comparison value exclusive OR selection wiring (32) and a MOSFET (74) in the comparison value selection circuit unit (10) when the comparison value is 1 are connected.

これにより、デジタル値の１が入力された比較値が１の場合の比較値選択回路単体（１０）の中のＭＯＳＦＥＴ（７４）がオンになる。 As a result, the MOSFET (74) in the comparison value selection circuit unit (10) when the comparison value to which the digital value of 1 is input is 1 is turned on.

ＭＯＳＦＥＴ（７４）のドレイン側は、Ｖｃｃと接続されている。 The drain side of MOSFET (74) is connected to Vcc.

次に、比較値選択設定回路部（８１）の出力と比較値選択回路部（４）の接続について説明する。 Next, the connection between the output of the comparison value selection setting circuit section (81) and the comparison value selection circuit section (4) will be described.

比較値選択設定回路部（８１）の出力は２種類ある。 There are two types of outputs of the comparison value selection setting circuit section (81).

１つ目の比較値選択設定回路部（８１）の出力は、設定される比較値がデジタル値の０の場合に、デジタル値の１になる出力（８２）である。 The first output of the comparison value selection setting circuit section (81) is an output (82) that becomes a digital value of 1 when the set comparison value is a digital value of 0.

２つ目の比較値選択設定回路部（８１）の出力は、設定される比較値がデジタル値の１の場合に、デジタル値の１になる出力（８３）である。 The second output of the comparison value selection setting circuit section (81) is an output (83) that becomes a digital value of 1 when the set comparison value is a digital value of 1.

比較値選択設定回路部（８１）の出力は２種類あり、比較値選択回路部（４）を接続している配線も２種類ある。 There are two types of outputs of the comparison value selection setting circuit section (81), and two types of wiring connecting the comparison value selection circuit section (4).

１つ目の配線は、比較値選択設定回路部（８１）で設定される比較値が、デジタル値の０の場合に、出力がデジタル値の１になる出力（８２）と、比較値選択回路部（４）の中の、比較値が０の場合の比較値選択回路単体（１１）を接続している配線（８４）である。 The first wiring is an output (82) that outputs a digital value of 1 when the comparison value set in the comparison value selection setting circuit section (81) is a digital value of 0, and a comparison value selection circuit. Wiring (84) connecting the comparison value selection circuit unit (11) when the comparison value is 0 in the part (4).

２つ目の配線は、比較値選択設定回路部（８１）で設定される比較値が、デジタル値の１の場合に、出力がデジタル値の１になる出力（８３）と、比較値選択回路部（４）の中の、比較値が１の場合の比較値選択回路単体（１０）を接続している配線（８５）である。 The second wiring is an output (83) that outputs a digital value of 1 when the comparison value set in the comparison value selection setting circuit section (81) is a digital value of 1, and a comparison value selection circuit. Wiring (85) connecting the comparison value selection circuit unit (10) when the comparison value is 1 in the part (4).

先ず、比較値選択設定回路部（８１）で設定される比較値が、デジタル値の０の場合を説明する。 First, the case where the comparison value set by the comparison value selection setting circuit section (81) is a digital value of 0 will be described.

比較値選択回路部（４）に配置された、比較値が０の場合の比較値選択回路単体（１１）と接続している配線（８４）は、縦方向の１列の全ての、比較値が０の場合の比較値選択回路単体（１１）と接続されている。 The wiring (84) connected to the comparison value selection circuit unit (11) when the comparison value is 0, arranged in the comparison value selection circuit section (4), is used for all the comparison value selection circuits in one column in the vertical direction. is connected to the comparison value selection circuit unit (11) when is 0.

比較値選択設定回路部（８１）で設定される比較値が、デジタル値の０の場合に、出力がデジタル値の１になる、出力（８２）と配線（８４）により、縦方向の１列の全ての、比較値が０の場合の比較値選択回路単体（１１）にデジタル値の１が入力される。 When the comparison value set by the comparison value selection setting circuit section (81) is a digital value of 0, the output becomes a digital value of 1. The output (82) and the wiring (84) form a single column in the vertical direction. A digital value of 1 is input to all of the comparison value selection circuits (11) when the comparison value is 0.

縦方向の１列の全ての、比較値が０の場合の比較値選択回路単体（１１）の中のＭＯＳＦＥＴ（８６）はオンになる。 All the MOSFETs (86) in the comparison value selection circuit unit (11) when the comparison value is 0 in one column in the vertical direction are turned on.

なお、ＭＯＳＦＥＴ（８６）のドレイン側はＶｃｃと接続しているため、ＭＯＳＦＥＴ（８６）のソース側はデジタル値の１になっている。 Since the drain side of the MOSFET (86) is connected to Vcc, the source side of the MOSFET (86) has a digital value of 1.

比較値が０の場合の比較値選択回路単体（１１）の中のＭＯＳＦＥＴ（８６）のソース側とＭＯＳＦＥＴ（７３）のドレイン側は接続されており、ＭＯＳＦＥＴ（８６）とＭＯＳＦＥＴ（７３）はＡＮＤ接続になっているため、ＭＯＳＦＥＴ（７３）のソース側はデジタル値の１になる。 The source side of the MOSFET (86) and the drain side of the MOSFET (73) in the comparison value selection circuit unit (11) when the comparison value is 0 are connected, and the MOSFET (86) and the MOSFET (73) are ANDed. Since it is connected, the source side of the MOSFET (73) becomes a digital value of 1.

ＭＯＳＦＥＴ（７３）のソース側は回路選択保持回路（８８）のセット入力（８９）に接続されており、回路選択保持回路（８８）の出力（９０）はオンになる。 The source side of the MOSFET (73) is connected to the set input (89) of the circuit selection holding circuit (88), turning on the output (90) of the circuit selection holding circuit (88).

回路選択保持回路（８８）の出力（９０）と接続されているＭＯＳＦＥＴ（９１）もオンになる。 A MOSFET (91) connected to the output (90) of the circuit selection holding circuit (88) is also turned on.

ＭＯＳＦＥＴ（９１）のドレイン側はＧＮＤ電位と接続（６３）されており、ＭＯＳＦＥＴ（９１）のソース側は、比較値が０の場合の比較値選択回路単体の出力（１９）になっており、比較値が０の場合の比較値選択回路単体（１１）の出力（１９）は０になる。 The drain side of the MOSFET (91) is connected to the GND potential (63), the source side of the MOSFET (91) is the output (19) of the comparison value selection circuit alone when the comparison value is 0, When the comparison value is 0, the output (19) of the comparison value selection circuit unit (11) becomes 0.

比較値が０の場合の比較値選択回路単体（１１）の出力（１９）は、排他的論理和回路単体（１２）に２つある入力に対して、入力選択回路単体の出力（１７）と接続される片側の入力（２０）ではなく、排他的論理和回路単体（１２）の残りの片側の入力（２１）と接続される。 The output (19) of the comparison value selection circuit unit (11) when the comparison value is 0 is the output (17) of the input selection circuit unit with respect to the two inputs of the exclusive OR circuit unit (12). It is connected to the remaining one-side input (21) of the exclusive OR circuit unit (12) instead of the one-side input (20) to which it is connected.

次に、比較値選択設定回路部（８１）で設定される比較値が、デジタル値の１の場合を説明する。 Next, a case where the comparison value set by the comparison value selection setting circuit section (81) is a digital value of 1 will be described.

比較値選択回路部（４）に配置された、比較値が１の場合の比較値選択回路単体（１０）と接続している配線（８５）は、縦方向の１列の全ての、比較値が１の場合の比較値選択回路単体（１０）と接続されている。 The wiring (85) connected to the comparison value selection circuit unit (10) when the comparison value is 1, arranged in the comparison value selection circuit section (4), is used for all the comparison value selection circuits in one column in the vertical direction. is connected to the comparison value selection circuit unit (10) when is 1.

比較値選択設定回路部（８１）で設定される比較値が、デジタル値の１の場合に、出力がデジタル値の１になる、出力（８３）と配線（８５により、、縦方向の１列の全ての、比較値が１の場合の比較値選択回路単体（１０）にデジタル値の１が入力される。 When the comparison value set in the comparison value selection setting circuit section (81) is a digital value of 1, the output becomes a digital value of 1. A digital value of 1 is input to all of the comparison value selection circuits (10) when the comparison value is 1.

縦方向の１列の全ての、比較値が１の場合の比較値選択回路単体（１０）の中のＭＯＳＦＥＴ（８７）はオンになる。 All the MOSFETs (87) in the comparison value selection circuit unit (10) when the comparison value is 1 in one column in the vertical direction are turned on.

なお、比較値用排他的論理和選択配線（３２）と、比較値が１の場合の比較値選択回路単体（１０）の中のＭＯＳＦＥＴ（７４）は接続されており、比較値用排他的論理和選択配線（３２）にデジタル値の１が入力されているため、比較値が１の場合の比較値選択回路単体（１０）の中のＭＯＳＦＥＴ（７４）はオンになっており、ＭＯＳＦＥＴ（７４）のドレイン側はＶｃｃと接続しているため、ＭＯＳＦＥＴ（７４）のソース側はデジタル値の１になっている。 In addition, the exclusive OR selection wiring (32) for the comparison value and the MOSFET (74) in the comparison value selection circuit unit (10) when the comparison value is 1 are connected, and the exclusive logic for the comparison value Since a digital value of 1 is input to the sum selection wiring (32), the MOSFET (74) in the comparison value selection circuit unit (10) when the comparison value is 1 is turned on, and the MOSFET (74 ) is connected to Vcc, the source side of MOSFET (74) is at a digital value of 1.

比較値が１の場合の比較値選択回路単体（１０）の中のＭＯＳＦＥＴ（７４）のソース側とＭＯＳＦＥＴ（８７）のドレイン側は接続されており、ＭＯＳＦＥＴ（７４）とＭＯＳＦＥＴ（８７）はＡＮＤ接続になっているため、ＭＯＳＦＥＴ（８７）のソース側はデジタル値の１になる。 When the comparison value is 1, the source side of MOSFET (74) and the drain side of MOSFET (87) in the comparison value selection circuit unit (10) are connected, and MOSFET (74) and MOSFET (87) are ANDed. Since it is connected, the source side of MOSFET (87) becomes a digital value of 1.

ＭＯＳＦＥＴ（８７）のソース側は回路選択保持回路（９２）のセット入力（９３）に接続されており、回路選択保持回路（９２）の出力（９４）はオンになる。 The source side of the MOSFET (87) is connected to the set input (93) of the circuit selection holding circuit (92), turning on the output (94) of the circuit selection holding circuit (92).

回路選択保持回路（９２）の出力（９４）と接続されているＭＯＳＦＥＴ（９５）もオンになる。 A MOSFET (95) connected to the output (94) of the circuit selection holding circuit (92) is also turned on.

ＭＯＳＦＥＴ（９５）のドレイン側はＶｃｃと接続されており、ＭＯＳＦＥＴ（９５）のソース側は、比較値が１の場合の比較値選択回路単体（１０）の出力（１８）になっており、比較値が１の場合の比較値選択回路単体（１０）の出力（１８）は１になる。 The drain side of the MOSFET (95) is connected to Vcc, and the source side of the MOSFET (95) is the output (18) of the comparison value selection circuit unit (10) when the comparison value is 1. When the value is 1, the output (18) of the comparison value selection circuit unit (10) becomes 1.

比較値が１の場合の比較値選択回路単体（１０）の出力（１８）は、排他的論理和回路単体（１２）に２つある入力に対して、入力選択回路単体の出力（１７）と接続される片側の入力（２０）ではなく、排他的論理和回路単体（１２）の残りの片側の入力（２１）と接続される。なお、比較値が０の比較値選択回路単体（１１）については、比較値が０の比較値選択回路単体（１１）の中のＭＯＳＦＥＴ（７４）はオンでＭＯＳＦＥＴ（８６）はオフのため、回路選択保持回路（８８）のセット入力（８９）はオフである。回路選択保持回路（８８）の出力（９０）と接続しているＭＯＳＦＥＴ（９１）もオフである。 The output (18) of the comparison value selection circuit unit (10) when the comparison value is 1 is the output (17) of the input selection circuit unit with respect to the two inputs of the exclusive OR circuit unit (12). It is connected to the remaining one-side input (21) of the exclusive OR circuit unit (12) instead of the one-side input (20) to which it is connected. Regarding the comparison value selection circuit unit (11) with a comparison value of 0, since the MOSFET (74) in the comparison value selection circuit unit (11) with a comparison value of 0 is on and the MOSFET (86) is off, The set input (89) of the circuit selection hold circuit (88) is off. The MOSFET (91) connected to the output (90) of the circuit selection hold circuit (88) is also off.

回路選択保持回路（９２）の出力（９４）に接続されているＭＯＳＦＥＴ（９５）がオンした後に、回路選択保持回路（９２）のセット入力（９３）に入力されるデジタル値もしくは信号が０もしくはオフになっても、回路選択保持回路（９２）の出力（９４）と、出力（９４）に接続しているＭＯＳＦＥＴ（９５）のオンの状態は保持される。なお、リセット回路の出力（２０５）と、回路選択保持回路（８８）のリセット入力（４７）を接続している配線（４８）から、リセット入力（４７）にＶｃｃもしくはデジタル値の１が入力されると、回路選択保持回路（９２）の出力（９４）のデジタル値は０になり、回路選択保持回路（８８）の出力（９４）に接続しているＭＯＳＦＥＴ（９５）はオフになる。 After the MOSFET (95) connected to the output (94) of the circuit selection holding circuit (92) is turned on, the digital value or signal input to the set input (93) of the circuit selection holding circuit (92) is 0 or Even if it is turned off, the output (94) of the circuit selection holding circuit (92) and the on state of the MOSFET (95) connected to the output (94) are maintained. Vcc or a digital value of 1 is input to the reset input (47) from the wiring (48) connecting the output (205) of the reset circuit and the reset input (47) of the circuit selection holding circuit (88). Then, the digital value of the output (94) of the circuit selection holding circuit (92) becomes 0, and the MOSFET (95) connected to the output (94) of the circuit selection holding circuit (88) is turned off.

図１１に例として、比較値選択回路部（４）の中に、縦方向１列目に比較値が０の場合の比較値選択回路単体（１１）が３個配置され、縦方向２列目に比較値が１の場合の比較値選択回路単体（１０）が３個配置されていることを示す。 As an example in FIG. 11, in the comparison value selection circuit section (4), three comparison value selection circuit units (11) for the comparison value of 0 are arranged in the first column in the vertical direction. shows that three comparison value selection circuits (10) for the comparison value of 1 are arranged.

図１１は比較値選択回路部（４）の中に、比較値が０の場合の比較値選択回路単体（１１）が３個、比較値が１の場合の比較値選択回路単体（１０）が３個配置された回路を示した１つの例である。 In FIG. 11, the comparison value selection circuit unit (4) includes three comparison value selection circuits (11) for the comparison value of 0 and a comparison value selection circuit (10) for the comparison value of 1. It is an example showing three arranged circuits.

なお、比較値が０の場合の比較値選択回路単体（１１）と、比較値が１の場合の比較値選択回路単体（１０）の数は任意で良く、比較値が０の場合の比較値選択回路単体（１１）が６４個で、比較値が１の場合の比較値選択回路単体（１０）が６４個でも良く、比較値が０の場合の比較値選択回路単体（１１）が２５６個で、比較値が１の場合の比較値選択回路単体（１０）が２５６個でも良い。 The number of comparison value selection circuits (11) when the comparison value is 0 and the number of comparison value selection circuits (10) when the comparison value is 1 may be arbitrary. There may be 64 selection circuit units (11), 64 comparison value selection circuit units (10) when the comparison value is 1, and 256 comparison value selection circuit units (11) when the comparison value is 0. 256 comparison value selection circuits (10) when the comparison value is 1 may be used.

図１１を用いた例えを説明する。比較値選択回路部（４）の中に、縦方向１列目に比較値が０の場合の比較値選択回路単体（１１）が３個配置され、縦方向２列目に比較値が１の場合の比較値選択回路単体（１０）が３個配置されている回路において、３つある比較値用排他的論理和選択配線（３２）の上から２つ目の比較値用排他的論理和選択配線（９６）がデジタル値の１の場合、ＭＯＳＦＥＴ（７３）とＭＯＳＦＥＴ（７４）がオンになり、なおかつ比較値選択設定回路部（８１）にて、比較値としてデジタル値の０が選択された場合に、デジタル値の１を供給する配線（８４）により、ＭＯＳＦＥＴ（８６）がオンになる。なお、比較値選択設定回路部（８１）にて、比較値としてデジタル値の１は選択しないこととする。 An example using FIG. 11 will be described. In the comparison value selection circuit section (4), three comparison value selection circuit units (11) are arranged in the first column in the vertical direction, and the comparison value of 1 is arranged in the second column in the vertical direction. In a circuit in which three comparison value selection circuit units (10) are arranged, the second from the top of the three comparison value exclusive OR selection wirings (32) is selected for the comparison value exclusive OR When the wiring (96) is a digital value of 1, the MOSFETs (73) and (74) are turned on, and the comparison value selection setting circuit section (81) selects a digital value of 0 as the comparison value. MOSFET (86) is turned on by wire (84) supplying a digital 1 when it is on. It should be noted that the digital value of 1 is not selected as the comparison value in the comparison value selection setting circuit section (81).

比較値が０の場合の比較値選択回路単体（１１）の中のＭＯＳＦＥＴ（７３）とＭＯＳＦＥＴ（８６）がオンになり、比較値が０の場合の比較値選択回路単体（１１）の中の回路選択保持回路（８８）のセット入力（８９）はオンになる。回路選択保持回路（８８）の出力（９０）と接続しているＭＯＳＦＥＴ（９１）もオンになる。 MOSFET (73) and MOSFET (86) in the comparison value selection circuit unit (11) when the comparison value is 0 are turned on, and when the comparison value is 0, the comparison value selection circuit unit (11) The set input (89) of the circuit selection hold circuit (88) is turned on. A MOSFET (91) connected to the output (90) of the circuit selection hold circuit (88) is also turned on.

比較値が１の比較値選択回路単体（１０）については、比較値が１の比較値選択回路単体（１０）の中のＭＯＳＦＥＴ（７４）はオンでＭＯＳＦＥＴ（８７）はオフのため、回路選択保持回路（９２）のセット入力（９３）はオフである。回路選択保持回路（９２）の出力（９４）と接続しているＭＯＳＦＥＴ（９５）もオフである。 For the comparison value selection circuit unit (10) with a comparison value of 1, the MOSFET (74) in the comparison value selection circuit unit (10) with a comparison value of 1 is on and the MOSFET (87) is off, so the circuit selection is The set input (93) of the holding circuit (92) is off. The MOSFET (95) connected to the output (94) of the circuit selection hold circuit (92) is also off.

すなわち、図１１に示すように、比較値選択回路部（４）の中に、縦方向１列目に比較値が０の場合の比較値選択回路単体（１１）が３個配置され、縦方向２列目に比較値が１の場合の比較値選択回路単体（１０）が３個配置されている回路において、全ての回路の中から、１つの比較値が０の場合の比較値選択回路単体（１１）のみ選択される。 That is, as shown in FIG. 11, in the comparison value selection circuit section (4), three comparison value selection circuit units (11) are arranged in the first column in the vertical direction. In a circuit in which three comparison value selection circuit units (10) for a comparison value of 1 are arranged in the second column, one comparison value selection circuit unit for a comparison value of 0 out of all the circuits Only (11) is selected.

回路選択保持回路（８８）の出力（９０）に接続されているＭＯＳＦＥＴ（９１）がオンした後に、回路選択保持回路（８８）のセット入力（８９）に入力されるデジタル値もしくは信号が０もしくはオフになっても、回路選択保持回路（８８）の出力（９０）と、出力（９０）に接続しているＭＯＳＦＥＴ（９１）のオンの状態は保持される。 After the MOSFET (91) connected to the output (90) of the circuit selection holding circuit (88) is turned on, the digital value or signal input to the set input (89) of the circuit selection holding circuit (88) is 0 or Even if it is turned off, the output (90) of the circuit selection holding circuit (88) and the on state of the MOSFET (91) connected to the output (90) are maintained.

回路選択保持回路（８８）はＲＳフリップフロップ回路でセット入力（８９）にＶｃｃもしくはデジタル値の１が入力されると回路選択保持回路（８８）の出力（９０）のデジタル値の１は保持される。なお、リセット回路の出力（２０５）と、回路選択保持回路（８８）のリセット入力（４７）を接続している配線（４８）から、リセット入力（４７）にＶｃｃもしくはデジタル値の１が入力されると、回路選択保持回路（８８）の出力（９０）のデジタル値は０になり、回路選択保持回路（８８）の出力（９０）に接続しているＭＯＳＦＥＴ（９１）はオフになる。 The circuit selection holding circuit (88) is an RS flip-flop circuit, and when Vcc or a digital value of 1 is input to the set input (89), the digital value of 1 in the output (90) of the circuit selection holding circuit (88) is held. be. Vcc or a digital value of 1 is input to the reset input (47) from the wiring (48) connecting the output (205) of the reset circuit and the reset input (47) of the circuit selection holding circuit (88). Then, the digital value of the output (90) of the circuit selection holding circuit (88) becomes 0, and the MOSFET (91) connected to the output (90) of the circuit selection holding circuit (88) is turned off.

なお、厳密にはセット入力（８９）に入力される電圧は、ＭＯＳＦＥＴ（７３）とＭＯＳＦＥＴ（８６）がオンしたときの、それぞれのデバイス抵抗による電圧降下分だけ、Ｖｃｃより電圧は低くなっているが、デジタル回路としてのデジタル値は１である。 Strictly speaking, the voltage input to the set input (89) is lower than Vcc by the voltage drop due to the device resistance when the MOSFET (73) and MOSFET (86) are turned on. However, the digital value as a digital circuit is 1.

また、回路選択保持回路（８８）を、フラッシュメモリの技術であるフローティングゲート方式のＭＯＳＦＥＴ（４９）に変更しても良い。フローティングゲート方式のＭＯＳＦＥＴ（４９）へのゲート電圧印加のＶｃｃがオフすなわち０Ｖになってもフローティングゲート方式のＭＯＳＦＥＴ（４９）の出力のデジタル値の１は保持される。フローティングゲート方式のＭＯＳＦＥＴ（４９）のゲート側はフローティングゲート内の電荷を除去するための配線（５０）が接続されている。 Also, the circuit selection holding circuit (88) may be changed to a floating gate type MOSFET (49) which is a flash memory technology. Even if the gate voltage Vcc applied to the floating gate MOSFET (49) is turned off, that is, 0 V, the output digital value of the floating gate MOSFET (49) is held at 1. A wiring (50) for removing charges in the floating gate is connected to the gate side of the floating gate type MOSFET (49).

回路選択保持回路（９２）はＲＳフリップフロップ回路でセット入力（９３）にＶｃｃもしくはデジタル値の１が入力されると回路選択保持回路（９２）の出力（９４）のデジタル値の１は保持される。なおリセット回路と回路選択保持回路（６９）のリセット入力（４７）を接続している配線（４８）からリセット入力（４７）にＶｃｃもしくはデジタル値の１が入力されると回路選択保持回路（９２）の出力（９４）のデジタル値は０になり、回路選択保持回路（９２）の出力（９４）に接続しているＭＯＳＦＥＴ（９５）はオフになる。 The circuit selection holding circuit (92) is an RS flip-flop circuit, and when Vcc or a digital value of 1 is input to the set input (93), the digital value of 1 in the output (94) of the circuit selection holding circuit (92) is held. be. When Vcc or a digital value of 1 is input to the reset input (47) from the wiring (48) connecting the reset input (47) of the reset circuit and the circuit selection holding circuit (69), the circuit selection holding circuit (92) ) becomes 0 and the MOSFET (95) connected to the output (94) of the circuit selection holding circuit (92) is turned off.

なお、厳密にはセット入力（９３）に入力される電圧は、ＭＯＳＦＥＴ（７４）とＭＯＳＦＥＴ（８７）がオンしたときの、それぞれのデバイス抵抗による電圧降下分だけ、Ｖｃｃより電圧は低くなっているが、デジタル回路としてのデジタル値は１である。 Strictly speaking, the voltage input to the set input (93) is lower than Vcc by the voltage drop due to the device resistance when the MOSFET (74) and MOSFET (87) are turned on. However, the digital value as a digital circuit is 1.

また、回路選択保持回路（９２）を、フラッシュメモリの技術であるフローティングゲート方式のＭＯＳＦＥＴ（４９）に変更しても良い。フローティングゲート方式のＭＯＳＦＥＴ（４９）へのゲート電圧印加のＶｃｃがオフすなわち０Ｖになってもフローティングゲート方式のＭＯＳＦＥＴ（４９）の出力のデジタル値の１は保持される。フローティングゲート方式のＭＯＳＦＥＴ（４９）のゲート側はフローティングゲート内の電荷を除去するための配線（５０）が接続されている。 Also, the circuit selection holding circuit (92) may be changed to a floating gate type MOSFET (49) which is a flash memory technology. Even if the gate voltage Vcc applied to the floating gate MOSFET (49) is turned off, that is, 0 V, the output digital value of the floating gate MOSFET (49) is held at 1. A wiring (50) for removing charges in the floating gate is connected to the gate side of the floating gate type MOSFET (49).

図４、図１２、図２２に示す排他的論理和回路部（５）について説明する。 The exclusive OR circuit section (5) shown in FIGS. 4, 12 and 22 will be described.

排他的論理和回路単体（１２）の入力は２つある。 The exclusive OR circuit unit (12) has two inputs.

入力選択回路単体（９）からの出力（１７）と、排他的論理和回路単体（１２）の片側の入力（２０）と接続する。なお、図に示す、排他的論理和回路単体（１２）の数は任意で良く、６４個でも、５１２個でも良い。 The output (17) from the input selection circuit unit (9) is connected to the input (20) on one side of the exclusive OR circuit unit (12). Note that the number of exclusive OR circuit units (12) shown in the figure may be arbitrary, and may be 64 or 512. FIG.

比較値が０の場合の比較値選択回路単体（１１）からの出力（１９）、もしくは比較値が１の場合の比較値選択回路単体（１０）からの出力（１８）と、排他的論理和回路単体（１２）の残りの片側の入力（２１）を接続する。 Exclusive OR with the output (19) from the comparison value selection circuit unit (11) when the comparison value is 0 or the output (18) from the comparison value selection circuit unit (10) when the comparison value is 1 Connect the input (21) on the remaining one side of the circuit unit (12).

比較値が０の場合の比較値選択回路単体（１１）からの出力（１９）、もしくは比較値が１の場合の比較値選択回路単体（１０）からの出力（１８）と、入力選択回路単体（９）からの出力（１７）が一致した場合は、排他的論理和回路単体（１２）はデジタル値の０を出力し、不一致はデジタル値の１を出力する。 The output (19) from the comparison value selection circuit unit (11) when the comparison value is 0, or the output (18) from the comparison value selection circuit unit (10) when the comparison value is 1, and the input selection circuit unit If the outputs (17) from (9) match, the exclusive OR circuit unit (12) outputs a digital value of 0, and if they do not match, outputs a digital value of 1.

なお、図４、図１２、図２２は、排他的論理和回路単体（１２）が３個のみの場合の例を示す。 4, 12, and 22 show examples in which there are only three exclusive OR circuit units (12).

なお、排他的論理和選択設定回路部（３６）からの出力（２９）の配線を分岐、分配する配線部（３４）の接続（３５）にて、比較値用排他的論理和選択配線（３２）と入力用排他的論理和選択配線（３１）は分岐、分配されて配線接続している。 In addition, at the connection (35) of the wiring section (34) for branching and distributing the wiring of the output (29) from the exclusive OR selection setting circuit section (36), the exclusive OR selection wiring for comparison value (32 ) and the input exclusive OR selection wiring (31) are branched, distributed and connected.

入力用排他的論理和選択配線（３１）から入力選択回路単体（９）が確定して選択される。 A single input selection circuit (9) is determined and selected from the input exclusive OR selection wiring (31).

また、入力選択回路単体（９）からの出力（１７）は、排他的論理和回路単体（１２）に２つある入力の片側の入力（２０）に接続している。 The output (17) from the input selection circuit unit (9) is connected to the input (20) on one side of the two inputs in the exclusive OR circuit unit (12).

比較値用排他的論理和選択配線（３２）から、比較値が０の場合の比較値選択回路単体（１１）もしくは、比較値が１の場合の比較値選択回路単体（１０）が確定して選択される。 A single comparison value selection circuit (11) when the comparison value is 0 or a single comparison value selection circuit (10) when the comparison value is 1 is determined from the comparison value exclusive OR selection wiring (32). selected.

また、比較値が０の場合の比較値選択回路単体（１１）の出力（１９）もしくは、比較値が１の場合の比較値選択回路単体（１０）の出力（１８）と、入力選択回路単体（９）の出力（１７）は、排他的論理和回路単体（１２）に２つある入力の残りの片側の入力（２１）に接続している。 Also, the output (19) of the comparison value selection circuit unit (11) when the comparison value is 0, or the output (18) of the comparison value selection circuit unit (10) when the comparison value is 1, and the input selection circuit unit The output (17) of (9) is connected to the input (21) on the remaining one side of the two inputs of the exclusive OR circuit unit (12).

これらのことから、排他的論理和選択設定回路部（３６）にて、入力選択回路単体（９）と、比較値が０の場合の比較値選択回路単体（１１）もしくは、比較値が１の場合の比較値選択回路単体（１０）が確定して選択されるので、排他的論理和選択回路（３６）にて、入力選択回路単体（９）および、比較値が０の場合の比較値選択回路単体（１１）もしくは、比較値が１の場合の比較値選択回路単体（１０）を通して、間接的に、任意の排他的論理和回路単体（１２）を選択することが可能である。 For these reasons, in the exclusive OR selection setting circuit section (36), the input selection circuit unit (9), the comparison value selection circuit unit (11) when the comparison value is 0, or the comparison value selection circuit unit (11) when the comparison value is 1 Since the comparison value selection circuit unit (10) is determined and selected when the comparison value is 0, the exclusive OR selection circuit (36) selects the input selection circuit unit (9) and the comparison value when the comparison value is 0. An arbitrary exclusive OR circuit unit (12) can be selected indirectly through the circuit unit (11) or the comparison value selection circuit unit (10) when the comparison value is 1.

このことから、個別の排他的論理和回路単体（１２）を複数個選ぶ回路の場合、個別の排他的論理和回路単体（１２）どうしを回路図上ばらばらではなく、隣どうしに並べる事が可能となる。 For this reason, in the case of a circuit that selects a plurality of individual exclusive OR circuit units (12), it is possible to arrange the individual exclusive OR circuit units (12) next to each other instead of separately on the circuit diagram. becomes.

個別の排他的論理和回路単体（１２）を隣どうしに並べる事が出来るため、回路図を理解しやすいように整理することが可能になる。 Since individual exclusive OR circuit units (12) can be arranged next to each other, it is possible to organize the circuit diagram so that it is easy to understand.

排他的論理和回路単体（１２）に入力される比較値については、比較値が０の場合の比較値選択回路単体（１１）からの出力（１９）はデジタル値の０であり、比較値が１の場合の比較値選択回路単体（１０）からの出力（１８）はデジタル値の１である。 Regarding the comparison value input to the exclusive OR circuit unit (12), the output (19) from the comparison value selection circuit unit (11) when the comparison value is 0 is a digital value of 0, and the comparison value is In the case of 1, the output (18) from the comparison value selection circuit unit (10) is a digital value of 1.

なお、排他的論理和回路単体（１２）の入力側の比較値がデジタル値の０なのか、デジタル値の１なのかを発光ダイオード（９７）を用いて確認でき、なおかつ外部への信号の出力（９８）ができる。 In addition, whether the comparison value on the input side of the exclusive OR circuit unit (12) is a digital value of 0 or a digital value of 1 can be confirmed using a light emitting diode (97), and a signal is output to the outside. (98) can be done.

比較値が０の場合の比較値選択回路単体（１１）からの出力（１９）はデジタル値の０のため、出力（１９）と接続されているＭＯＳＦＥＴ（９９）はオフになり、発光ダイオード（９７）もオフで、外部への信号の出力（９８）もオフになる。 Since the output (19) from the comparison value selection circuit unit (11) when the comparison value is 0 is a digital value of 0, the MOSFET (99) connected to the output (19) is turned off, and the light emitting diode ( 97) is also off, and the output of the signal to the outside (98) is also off.

比較値が１の場合の比較値選択回路単体（１０）からの出力（１８）はデジタル値の１のため、出力（１８）と接続されているＭＯＳＦＥＴ（９９）はオンになり、発光ダイオード（９７）もオンで、外部への信号の出力（９８）もオンになる。 Since the output (18) from the comparison value selection circuit unit (10) when the comparison value is 1 is a digital value of 1, the MOSFET (99) connected to the output (18) is turned on, and the light emitting diode ( 97) is also turned on, and the signal output (98) to the outside is also turned on.

このことから、比較値が１の場合の比較値選択回路単体（１０）からの出力（１８）がオンなのかどうかを発光ダイオード（９７）を用いて確認ができ、なおかつ外部へ信号の出力（９８）ができる。 From this, it is possible to confirm whether or not the output (18) from the comparison value selection circuit unit (10) when the comparison value is 1 is on by using the light emitting diode (97), and output the signal to the outside ( 98) can be done.

排他的論理和回路単体（１２）からの出力（２２）がデジタル値の０の場合、出力（２２）と接続されているＭＯＳＦＥＴ（１００）はオフになり、発光ダイオード（１０１）もオフで、外部への信号の出力（１０２）もオフになる。 When the output (22) from the exclusive OR circuit unit (12) is a digital value of 0, the MOSFET (100) connected to the output (22) is turned off, the light emitting diode (101) is also turned off, The signal output (102) to the outside is also turned off.

排他的論理和回路単体（１２）からの出力（２２）がデジタル値の１の場合、出力（２２）と接続されているＭＯＳＦＥＴ（１００）はオンになり、発光ダイオード（１０１）もオンで、外部への信号の出力（１０２）もオンになる。 When the output (22) from the exclusive OR circuit unit (12) is a digital value of 1, the MOSFET (100) connected to the output (22) is turned on, the light emitting diode (101) is also turned on, The signal output (102) to the outside is also turned on.

このことから、排他的論理和回路単体（１２）からの出力（２２）がデジタル値の１なのかどうかを発光ダイオード（１０１）を用いて確認ができ、なおかつ外部へ信号の出力（１０２）ができる。 From this, it can be confirmed using the light emitting diode (101) whether the output (22) from the exclusive OR circuit unit (12) is a digital value of 1, and the signal output (102) to the outside can be confirmed. can.

複数の排他的論理和選択回路部（１２）から出力（２２）したデジタル値の１もしくはデジタル値の０を、ＯＲ回路組み合わせ回路部（６）へ入力する。 A digital value of 1 or a digital value of 0 output (22) from a plurality of exclusive OR selection circuit units (12) is input to an OR circuit combination circuit unit (6).

図４、図１３、図１４、図２２、図２５に示す、ＯＲ回路組み合わせ回路単体（１３）について説明する。 A simple OR circuit combination circuit (13) shown in FIGS. 4, 13, 14, 22 and 25 will be described.

先ず、排他的論理和選択設定回路部（３６）からの出力（２９）で、選択したＯＲ回路組み合わせ回路用排他的論理和選択配線（３３）にデジタル値の１が出力される。 First, the output (29) from the exclusive OR selection setting circuit section (36) outputs a digital value of 1 to the selected exclusive OR circuit combination circuit exclusive OR selection wiring (33).

なお、排他的論理和選択設定回路部（３６）からの出力（２９）に接続している配線（３０）は分岐、分配する配線部（３４）に接続されており、配線部（３４）にて排他的論理和選択設定回路（６３）からの出力（２９）と、ＯＲ回路組み合わせ回路用排他的論理和選択配線（３３）は接続（３５）されている。 The wiring (30) connected to the output (29) from the exclusive OR selection setting circuit section (36) is connected to the wiring section (34) for branching and distributing. The output (29) from the exclusive OR selection setting circuit (63) is connected (35) to the exclusive OR selection wiring (33) for the OR circuit combination circuit.

ＯＲ回路組み合わせ回路部（６）に格子状に配置された全てのＯＲ回路組み合わせ回路単体（１３）の中から、デジタル値の１が設定された、ＯＲ回路組み合わせ回路用排他的論理和選択配線（３３）と接続している、横方向１列の全ての、ＯＲ回路組み合わせ回路単体（６）にデジタル値の１が入力される。 An exclusive OR selection wiring for OR circuit combination circuits ( 33), a digital value of 1 is input to all the single OR circuit combination circuits (6) in one row in the horizontal direction.

ＯＲ回路組み合わせ回路用排他的論理和選択配線（３３）と、ＯＲ回路組み合わせ回路単体（１３）の中のＭＯＳＦＥＴ（１０３）は接続されている。 The exclusive OR selection wiring (33) for the OR circuit combination circuit and the MOSFET (103) in the single OR circuit combination circuit (13) are connected.

これにより、デジタル値の１が入力されたＯＲ回路組み合わせ回路部（６）の中の横方向１列の全てのＯＲ回路組み合わせ回路単体（１３）の中のＭＯＳＦＥＴ（１０３）がオンする。 As a result, the MOSFETs (103) in all the single OR circuit combination circuits (13) in one horizontal row in the OR circuit combination circuit section (6) to which the digital value of 1 is input are turned on.

次に、ＯＲ回路組み合わせ回路設定回路部（１０４）の出力（１０５）とＯＲ回路組み合わせ回路部（６）を接続している配線（１０６）にて、ＯＲ回路組み合わせ回路部（６）に格子状に配置された全てのＯＲ回路組み合わせ回路単体（１３）に対して、ＯＲ回路組み合わせ回路設定回路部（１０４）の出力（１０５）で選択される、縦方向の１列の全てのＯＲ回路組み合わせ回路単体（１３）へデジタル値の１が入力される。 Next, the wiring (106) connecting the output (105) of the OR circuit combination circuit setting circuit unit (104) and the OR circuit combination circuit unit (6) is used to form a lattice pattern in the OR circuit combination circuit unit (6). All OR circuit combination circuits in one vertical column selected by the output (105) of the OR circuit combination circuit setting circuit unit (104) for all the OR circuit combination circuit units (13) arranged in the A digital value of 1 is input to the unit (13).

ＯＲ回路組み合わせ回路設定回路部（１０４）の出力（１０５）とＯＲ回路組み合わせ回路部（６）を接続している配線（１０７）と、ＯＲ回路組み合わせ回路単体（１３）の中のＭＯＳＦＥＴ（１０８）は接続されている。 The wiring (107) connecting the output (105) of the OR circuit combination circuit setting circuit unit (104) and the OR circuit combination circuit unit (6), and the MOSFET (108) in the OR circuit combination circuit unit (13) is connected.

このことから、デジタル値の１が入力されたＯＲ回路組み合わせ回路単体（１３）の中の縦方向の１列の全てのＯＲ回路組み合わせ回路単体（１３）の中のＭＯＳＦＥＴ（１０８）がオンする。 As a result, the MOSFETs (108) in all the OR circuit combination circuit units (13) in one column in the vertical direction among the OR circuit combination circuit units (13) to which the digital value of 1 is input are turned on.

ＯＲ回路組み合わせ回路部（６）に格子状に配置されている全てのＯＲ回路組み合わせ回路単体（１３）において、デジタル値の１が入力された、ＯＲ回路組み合わせ回路用排他的論理和選択配線（３３）と接続している、横方向１列の全てのＯＲ回路組み合わせ回路単体（１３）の中のＭＯＳＦＥＴ（１０３）はオンし、なおかつ、デジタル値の１が入力された、ＯＲ回路組み合わせ回路設定回路部（１０４）の出力（１０５）と接続している、縦方向の１列の列の全てのＯＲ回路組み合わせ回路単体（１３）の中のＭＯＳＦＥＴ（１０８）がオンになる。 In all OR circuit combination circuit single units (13) arranged in a grid pattern in the OR circuit combination circuit section (6), an exclusive OR selection wiring (33) for OR circuit combination circuits to which a digital value of 1 is input. ), the MOSFETs (103) in all the single OR circuit combination circuits (13) in one row in the horizontal direction are turned on, and a digital value of 1 is input to the OR circuit combination circuit setting circuit. The MOSFETs (108) in all the OR circuit combination circuit units (13) in one vertical column connected to the output (105) of the part (104) are turned on.

ＯＲ回路組み合わせ回路部（６）に格子状に配置されている全てのＯＲ回路組み合わせ回路単体（１３）において、横方向１列と、縦方向の１列が交差するＯＲ回路組み合わせ回路単体（１３）が選択される。 In all the OR circuit combination circuit units (13) arranged in a grid pattern in the OR circuit combination circuit section (6), the OR circuit combination circuit unit (13) in which one row in the horizontal direction and one row in the vertical direction intersect. is selected.

すなわち、ＯＲ回路組み合わせ回路部（６）に格子状に配置されている全てのＯＲ回路組み合わせ回路単体（１３）の中から、選択されたＯＲ回路組み合わせ回路単体（１３）のみ、ＭＯＳＦＥＴ（１０３）とＭＯＳＦＥＴ（１０８）の両方がオンになる。 That is, only a single OR circuit combination circuit (13) selected from among all the single OR circuit combination circuits (13) arranged in a grid pattern in the OR circuit combination circuit section (6) is combined with the MOSFET (103). Both MOSFETs (108) are turned on.

なお、選択されたＯＲ回路組み合わせ回路単体（１３）以外の、残りのＯＲ回路組み合わせ回路単体（１３）は、ＭＯＳＦＥＴ（１０３）とＭＯＳＦＥＴ（１０８）の片側、もしくは両方がオフになる。 In the remaining OR circuit combinational circuit units (13) other than the selected OR circuit combinational circuit unit (13), one side or both of the MOSFET (103) and the MOSFET (108) are turned off.

すなわちＯＲ回路組み合わせ回路部（６）に格子状に配置された全てのＯＲ回路組み合わせ回路単体（１３）の中から、ＭＯＳＦＥＴ（１０３）とＭＯＳＦＥＴ（１０８）が同時にオンするのは、選択されたＯＲ回路組み合わせ回路単体（１３）のみである。 That is, the MOSFET (103) and the MOSFET (108) are turned on at the same time from among all the OR circuit combination circuit units (13) arranged in a grid pattern in the OR circuit combination circuit section (6). There is only a single circuit combination circuit (13).

なお、ＯＲ回路組み合わせ回路設定回路部（１０４）の出力（１０５）で、縦方向の１列の全てのＯＲ回路組み合わせ回路単体（１３）を選択するとき、選択をそのままで変更せずに固定し、排他的論理和選択設定回路部（３６）からの出力（２９）を複数設定すると、縦方向の１列の全てのＯＲ回路組み合わせ回路単体（１３）の中から、複数のＯＲ回路組み合わせ回路単体（１３）が選択される。 When all the single OR circuit combination circuits (13) in one column in the vertical direction are selected by the output (105) of the OR circuit combination circuit setting circuit section (104), the selection is fixed without change. When a plurality of outputs (29) from the exclusive OR selection setting circuit section (36) are set, a plurality of single OR circuit combination circuits are selected from all single OR circuit combination circuits (13) in one column in the vertical direction. (13) is selected.

選択された複数のＯＲ回路組み合わせ回路単体（１３）の出力（２４）は、同じ１本の縦方向のＯＲ回路組み合わせ回路単体の出力用配線（１１９）に出力される。 The output (24) of a plurality of selected OR circuit combination circuit units (13) is output to the output wiring (119) of the same single OR circuit combination circuit unit in the vertical direction.

選択された複数のＯＲ回路組み合わせ回路単体（１３）の出力（２４）のどれか１つでも出力がデジタル値の１の場合、他のＯＲ回路組み合わせ回路単体（１３）の出力（２４）が全て０でも、選択された複数のＯＲ回路組み合わせ回路単体（１３）全体の出力（２４）はデジタル値の１となる。すなわち、複数のＯＲ回路組み合わせ回路単体（１３）のＯＲ回路が作成される。 If any one of the outputs (24) of the selected plurality of OR circuit combinational circuit units (13) has a digital value of 1, all the outputs (24) of the other OR circuit combinational circuit units (13) are Even if it is 0, the output (24) of the entire selected multiple OR circuit combination circuit unit (13) is a digital value of 1. That is, an OR circuit of a plurality of OR circuit combination circuit units (13) is created.

なお、別のＯＲ回路組み合わせ回路単体（１３）を用いたＯＲ回路を作成するときには、ＯＲ回路組み合わせ回路設定回路部（１０４）の出力（１０５）にて、選択する縦方向の１列の全てのＯＲ回路組み合わせ回路単体（１３）を変更し、変更後はそのまま固定し、排他的論理和選択設定回路部（３６）からの出力（２９）を複数設定すると、別のＯＲ回路組み合わせ回路単体（１３）を用いたＯＲ回路を作成できる。 When creating an OR circuit using another single OR circuit combination circuit (13), the output (105) of the OR circuit combination circuit setting circuit section (104) is used to select all of the columns in the vertical direction. If the single OR circuit combination circuit (13) is changed and fixed as it is after the change, and multiple outputs (29) from the exclusive OR selection setting circuit section (36) are set, another single OR circuit combination circuit (13 ) can be used to create an OR circuit.

ＶｃｃとＭＯＳＦＥＴ（１０８）のドレイン側は接続しており、ＭＯＳＦＥＴ（１０８）のソース側はＭＯＳＦＥＴ（１０３）のドレイン側と接続している。 Vcc and the drain side of MOSFET (108) are connected, and the source side of MOSFET (108) is connected to the drain side of MOSFET (103).

ＭＯＳＦＥＴ（１０８）とＭＯＳＦＥＴ（１０３）はＡＮＤ接続になっている。 MOSFET (108) and MOSFET (103) are AND-connected.

ＭＯＳＦＥＴ（１０３）のソース側に回路選択保持回路（１０９）のセット入力（１１０）が接続されている。 A set input (110) of a circuit selection holding circuit (109) is connected to the source side of the MOSFET (103).

このことから、回路選択保持回路（１０９）のセット入力（１１０）にデジタル値の１もしくは信号の１もしくはオンが入力される。 Accordingly, a digital value of 1 or a signal of 1 or ON is input to the set input (110) of the circuit selection holding circuit (109).

なお、厳密には回路選択保持回路（１０９）のセット入力（１１０）に入力される電圧は、ＭＯＳＦＥＴ（１０８）とＭＯＳＦＥＴ（１０３）がオンしたときの、それぞれのデバイス抵抗による電圧降下分だけ、Ｖｃｃより電圧は低くなっているが、デジタル回路としてのデジタル値は１である。 Strictly speaking, the voltage input to the set input (110) of the circuit selection holding circuit (109) is equal to the voltage drop due to the device resistance when the MOSFET (108) and MOSFET (103) are turned on. Although the voltage is lower than Vcc, the digital value as a digital circuit is 1.

ＯＲ回路組み合わせ回路単体（１３）の中の回路選択保持回路（１０９）のセット入力（１１０）にデジタル値の１もしくは信号の１もしくはオンが入力されると回路選択保持回路（１０９）の出力（１１１）はオンし、回路選択保持回路（１０９）の出力（１１１）に接続されているＭＯＳＦＥＴ（１１２）はオンする。 When a digital value of 1 or a signal of 1 or ON is input to the set input (110) of the circuit selection holding circuit (109) in the OR circuit combination circuit unit (13), the circuit selection holding circuit (109) outputs ( 111) turns on, and the MOSFET (112) connected to the output (111) of the circuit selection holding circuit (109) turns on.

また、回路選択保持回路（１０９）の出力（１１１）と接続しているＭＯＳＦＥＴ（１１３）もオンになる。このＭＯＳＦＥＴ（１１３）は否定回路単体（１４）の出力を強制的にオフにするＭＯＳＦＥＴ（２０７）に接続されている。 Also, the MOSFET (113) connected to the output (111) of the circuit selection holding circuit (109) is turned on. This MOSFET (113) is connected to a MOSFET (207) that forces off the output of the single inverter (14).

回路選択保持回路（１０９）の出力（１１１）に接続されているＭＯＳＦＥＴ（１１２）がオンした後に、回路選択保持回路（１０９）のセット入力（１１０）に入力されるデジタル値もしくは信号が０もしくはオフになっても、回路選択保持回路（１０９）の出力（１１１）と、回路選択保持回路（１０９）の出力（１１１）に接続しているＭＯＳＦＥＴ（１１２）と、ＭＯＳＦＥＴ（１１３）のオンの状態は保持される。 After the MOSFET (112) connected to the output (111) of the circuit selection holding circuit (109) is turned on, the digital value or signal input to the set input (110) of the circuit selection holding circuit (109) is 0 or Even when turned off, the output (111) of the circuit selection holding circuit (109), the MOSFET (112) connected to the output (111) of the circuit selection holding circuit (109), and the MOSFET (113) are turned on. State is preserved.

回路選択保持回路（１０９）はＲＳフリップフロップ回路でセット入力（１１０）にＶｃｃもしくはデジタル値の１が入力されると回路選択保持回路（１０９）の出力（１１１）のデジタル値の１は保持される。なおリセット回路の出力（２０５）と、回路選択保持回路（１０９）のリセット入力（４７）を接続している配線（４８）から、リセット入力（４７）にＶｃｃもしくはデジタル値の１が入力されると、回路選択保持回路（１０９）の出力（１１１）のデジタル値は０になり、回路選択保持回路（１０９）の出力（１１１）に接続しているＭＯＳＦＥＴ（１１２）と、出力を強制的にオフにするＭＯＳＦＥＴ（１１３）はオフになる。 The circuit selection holding circuit (109) is an RS flip-flop circuit, and when Vcc or a digital value of 1 is input to the set input (110), the digital value of the output (111) of the circuit selection holding circuit (109) is held. be. Vcc or a digital value of 1 is input to the reset input (47) from the wiring (48) connecting the output (205) of the reset circuit and the reset input (47) of the circuit selection holding circuit (109). , the digital value of the output (111) of the circuit selection holding circuit (109) becomes 0, and the MOSFET (112) connected to the output (111) of the circuit selection holding circuit (109) and the output are forced to The MOSFET (113) to be turned off is turned off.

また、回路選択保持回路（１０９）を、フラッシュメモリの技術であるフローティングゲート方式のＭＯＳＦＥＴ（２４）に変更しても良い。フローティングゲート方式のＭＯＳＦＥＴ（２４）へのゲート電圧印加のＶｃｃがオフすなわち０Ｖになってもフローティングゲート方式のＭＯＳＦＥＴ（２４）の出力のデジタル値の１は保持される。フローティングゲート方式のＭＯＳＦＥＴ（２４）のゲート側はフローティングゲート内の電荷を除去するための配線（２５）が接続されている。 Also, the circuit selection holding circuit (109) may be changed to a floating gate type MOSFET (24) which is a flash memory technology. Even if the gate voltage Vcc applied to the floating gate MOSFET (24) is turned off, that is, 0 V, the digital value of 1 of the output of the floating gate MOSFET (24) is held. A wiring (25) is connected to the gate side of the floating gate type MOSFET (24) for removing charges in the floating gate.

まとめると、ＯＲ回路組み合わせ回路部（６）に格子状に配置された全てのＯＲ回路組み合わせ回路単体（１３）の中から選択された、ＯＲ回路組み合わせ回路単体（１３）の中の回路選択保持回路（１０９）の出力（１１１）に接続されているＭＯＳＦＥＴ（１１２）と、出力を強制的にオフにするＭＯＳＦＥＴ（１１３）はオンする。 In summary, the circuit selection holding circuit in the single OR circuit combinational circuit (13) selected from all the single OR circuit combinational circuits (13) arranged in a lattice in the OR circuit combinational circuit section (6). The MOSFET (112) connected to the output (111) of (109) and the MOSFET (113) forcibly turning off the output are turned on.

図１３と図１４を用いて、ＯＲ回路組み合わせ回路部（６）に格子状に配置された全てのＯＲ回路組み合わせ回路単体（１３）の中から、選択したＯＲ回路組み合わせ回路単体（１３）の動作について説明する。 13 and 14, operation of a single OR circuit combination circuit (13) selected from among all the single OR circuit combination circuits (13) arranged in a lattice in the OR circuit combination circuit section (6) will be explained.

排他的論理和回路単体（１２）の出力（２２）と、選択されたＯＲ回路組み合わせ回路単体（１３）の入力（２３）が、配線（１１７）にて接続されている。 The output (22) of the exclusive OR circuit unit (12) and the input (23) of the selected OR circuit combination circuit unit (13) are connected by wiring (117).

先ず、排他的論理和回路単体（１２）の出力（２２）がデジタル値の１の場合、ＯＲ回路組み合わせ回路単体（１３）の入力（２３）にデジタル値の１が入力される。 First, when the output (22) of the exclusive OR circuit unit (12) is a digital value of 1, the digital value of 1 is input to the input (23) of the OR circuit combination circuit unit (13).

ＯＲ回路組み合わせ回路単体（１３）の入力（１１６）にデジタル値の１が入力されると、ＯＲ回路組み合わせ回路単体（１３）の入力（２３）と接続しているＭＯＳＦＥＴ（１１８）はオンになる。 When a digital value of 1 is input to the input (116) of the OR circuit combination circuit unit (13), the MOSFET (118) connected to the input (23) of the OR circuit combination circuit unit (13) is turned on. .

ＭＯＳＦＥＴ（１１８）と、回路選択保持回路（１０９）の出力（１１１）に接続されているＭＯＳＦＥＴ（１１２）はＡＮＤ接続になっている。 The MOSFET (118) and the MOSFET (112) connected to the output (111) of the circuit selection holding circuit (109) are AND-connected.

ＭＯＳＦＥＴ（１１８）のドレイン側はＶｃｃと接続しているので、ＭＯＳＦＥＴ（１１８）のドレイン側にはＶｃｃが供給されている。このときＭＯＳＦＥＴ（１１８）がオンになるとＭＯＳＦＥＴ（１１８）のソース側はデジタル値の１になる。 Since the drain side of MOSFET (118) is connected to Vcc, Vcc is supplied to the drain side of MOSFET (118). At this time, when the MOSFET (118) is turned on, the source side of the MOSFET (118) becomes a digital value of 1.

ＭＯＳＦＥＴ（１１８）のソース側と接続しているＭＯＳＦＥＴ（１１２）のドレイン側もデジタル値の１になり、また、ＭＯＳＦＥＴ（１１２）はオンになっているので、ＭＯＳＦＥＴ（１１２）のソース側もデジタル値の１になる。 The drain side of MOSFET (112), which is connected to the source side of MOSFET (118), is also a digital one, and since MOSFET (112) is on, the source side of MOSFET (112) is also a digital value. becomes a value of 1.

ＭＯＳＦＥＴ（１１２）のソース側とＯＲ回路組み合わせ回路単体（１３）の出力（２４）はＯＲ回路組み合わせ回路単体（１３）の出力用配線（１１９）で接続されているため、ＯＲ回路組み合わせ回路単体（１３）の出力（２４）はデジタル値の１になる。 Since the source side of the MOSFET (112) and the output (24) of the OR circuit combination circuit unit (13) are connected by the output wiring (119) of the OR circuit combination circuit unit (13), the OR circuit combination circuit unit ( The output (24) of 13) becomes a digital value of 1.

次に、排他的論理和回路単体（１２）の出力（２２）がデジタル値の０の場合、ＯＲ回路組み合わせ回路単体（１３）の入力（１１６）にデジタル値の０が入力される。 Next, when the output (22) of the exclusive OR circuit unit (12) is a digital value of 0, a digital value of 0 is input to the input (116) of the OR circuit combination circuit unit (13).

ＯＲ回路組み合わせ回路単体（１３）の入力（１１６）にデジタル値の０が入力されると、ＯＲ回路組み合わせ回路単体（１３）の入力（１１６）と接続しているＭＯＳＦＥＴ（１１８）はオフになる。 When a digital value of 0 is input to the input (116) of the OR circuit combination circuit unit (13), the MOSFET (118) connected to the input (116) of the OR circuit combination circuit unit (13) is turned off. .

ＭＯＳＦＥＴ（１１８）のドレイン側はＶｃｃと接続しているので、ＭＯＳＦＥＴ（１１８）のドレイン側にはＶｃｃが供給されている。しかし、ＭＯＳＦＥＴ（１１２）はオフになっているためＭＯＳＦＥＴ（１１８）のソース側はデジタル値の０になる。 Since the drain side of MOSFET (118) is connected to Vcc, Vcc is supplied to the drain side of MOSFET (118). However, since MOSFET (112) is off, the source side of MOSFET (118) will be a digital 0.

ＭＯＳＦＥＴ（１１８）のソース側と接続しているＭＯＳＦＥＴ（１１２）のドレイン側もデジタル値の０になる。。 The drain side of MOSFET (112), which is connected to the source side of MOSFET (118), also becomes a digital value of zero. .

ＭＯＳＦＥＴ（１１２）はオンになっているため、ＭＯＳＦＥＴ（１１２）のソース側もデジタル値の０になる。 Since MOSFET (112) is on, the source side of MOSFET (112) will also be a digital 0.

ＭＯＳＦＥＴ（１１２）のソース側とＯＲ回路組み合わせ回路単体（１３）の出力（２４）はＯＲ回路組み合わせ回路単体（１３）の出力用配線（１１９）で接続されている。 The source side of the MOSFET (112) and the output (24) of the OR circuit combination circuit unit (13) are connected by the output wiring (119) of the OR circuit combination circuit unit (13).

このため、ＯＲ回路組み合わせ回路単体（１３）の出力（２４）はデジタル値の０になる。 Therefore, the output (24) of the single OR circuit combination circuit (13) becomes a digital value of zero.

図１５に例えとして、ＯＲ回路組み合わせ回路部（６）に格子状に縦方向３列と、横方向３列に配置された全てのＯＲ回路組み合わせ回路単体（１３）の中から、ＯＲ回路組み合わせ回路設定回路部（１０４）からの出力（１０５）とＯＲ回路組み合わせ回路部（６）を接続している配線（１０７）の縦方向３列の配線の左から１番目の配線（１０６）と、排他的論理和選択設定回路部（３６）の出力（２９）に接続（３５）している、ＯＲ回路組み合わせ回路用排他的論理和選択配線（３３）の横方向３列の配線の上から１番目（１１４）と、２番目の配線（１１５）にて、２個のＯＲ回路組み合わせ回路単体（１３）が選択されることを図示する。 As an example in FIG. 15, from all the single OR circuit combination circuits (13) arranged in a grid pattern in three columns in the vertical direction and three columns in the horizontal direction in the OR circuit combination circuit section (6), The wiring (107) connecting the output (105) from the setting circuit section (104) and the OR circuit combination circuit section (6), the first wiring (106) from the left in the vertical three columns of wiring, and the exclusive The first line from the top of the horizontal three rows of the exclusive logical sum selection wiring (33) for the OR circuit combination circuit, which is connected (35) to the output (29) of the logical logical sum selection setting circuit section (36). (114) and the second wiring (115) select two OR circuit combination circuit units (13).

なお、ＯＲ回路組み合わせ部（６）に格子状に縦方向と、横方向に配置された全てのＯＲ回路組み合わせ回路単体（１３）の縦方向と、横方向の列の数は任意で良く、例えば縦方向６４列で横方向６４列でも良く、縦方向５１２列で横方向５１２列でも良い。 In addition, the number of columns in the vertical direction and the horizontal direction of all the OR circuit combination circuit units (13) arranged in the grid form in the OR circuit combination unit (6) in the vertical direction and the horizontal direction may be arbitrary. 64 rows in the vertical direction and 64 rows in the horizontal direction may be used, or 512 rows in the vertical direction and 512 rows in the horizontal direction may be used.

ＯＲ回路組み合わせ回路部（６）から出力されるデジタル値は、単体もしくは複数選択したＯＲ回路組み合わせ回路単体（１３）の出力が全てデジタル値の０の場合はデジタル値の０を出力する。 The digital value output from the OR circuit combination circuit section (6) is a digital value of 0 when all the outputs of a single or multiple selected OR circuit combination circuit unit (13) are digital values of 0.

ＯＲ回路組み合わせ回路部（６）から出力されるデジタル値は、単体もしくは複数選択したＯＲ回路組み合わせ回路単体（１３）の出力が１つでもデジタル値の１がある場合はデジタル値の１を出力する。 The digital value output from the OR circuit combination circuit unit (6) is a digital value of 1 when even one output from a single or multiple selected OR circuit combination circuit unit (13) has a digital value of 1. .

このことから、ＯＲ回路組み合わせ回路部（６）に格子状に配置された全てのＯＲ回路組み合わせ回路単体（１３）の中から選択された複数のＯＲ回路組み合わせ回路単体（１３）で作成される回路はＯＲ回路になっていることを示す。 Therefore, a circuit created by a plurality of OR circuit combinational circuit units (13) selected from all the OR circuit combinational circuit units (13) arranged in a lattice in the OR circuit combinational circuit unit (6) indicates that it is an OR circuit.

図１３、図１４、図１５、図１６に示す否定回路部（７）について説明する。 The NOT circuit section (7) shown in FIGS. 13, 14, 15 and 16 will be described.

ＯＲ回路組み合わせ回路単体（１３）の出力（２４）は否定回路部（７）の中の否定回路単体（１４）の入力（２５）に、ＯＲ回路組み合わせ回路単体の出力用配線（１１９）で接続されている。 The output (24) of the OR circuit combination circuit unit (13) is connected to the input (25) of the NOT circuit unit (14) in the NOT circuit unit (7) by the output wiring (119) of the OR circuit combination circuit unit. It is

回路選択保持回路（１０９）の出力（１１１）と接続しているＭＯＳＦＥＴ（１１３）は、回路選択保持回路（１０９）の出力（１１１）がオンを保持している間は、オンになっている。 The MOSFET (113) connected to the output (111) of the circuit selection holding circuit (109) is turned on while the output (111) of the circuit selection holding circuit (109) is held on. .

ＭＯＳＦＥＴ（１１３）は否定回路単体（１４）の出力を強制的にオフにするＭＯＳＦＥＴ（２０７）のゲートに接続されている。 MOSFET (113) is connected to the gate of MOSFET (207) which forces the output of the single inverter (14) off.

ＯＲ回路組み合わせ部（６）の出力は、否定回路単体（１４）へ入力するように接続されており、単体もしくは複数の個別の否定回路単体（１４）から出力したデジタル値である１もしくは０をＯＲ回路の構成になっている出力組み合わせ回路部（８）へ入力するように接続されている。 The output of the OR circuit combiner (6) is connected to input to a single NOT circuit (14), and the digital value 1 or 0 output from a single or a plurality of individual NOT circuit singles (14). It is connected so as to be input to an output combination circuit section (8) configured as an OR circuit.

なお、ＯＲ回路組み合わせ回路部（６）にてＯＲ回路が作成された後、単体もしくは複数のＯＲ回路組み合わせ回路単体（１３）の中の回路選択保持回路（１０９）が異常により、全てオフになった場合、ＯＲ回路組み合わせ回路部（６）から出力されるデジタル値は常時０となる。 After the OR circuit is created in the OR circuit combination circuit section (6), all the circuit selection holding circuits (109) in the single or multiple OR circuit combination circuit unit (13) are turned off due to an abnormality. In this case, the digital value output from the OR circuit combination circuit section (6) is always 0.

ＯＲ回路組み合わせ回路部（６）から出力されるデジタル値が常時０となると、ＯＲ回路組み合わせ回路部（６）の出力と接続している個別の否定回路単体（１４）の入力に、デジタル値の０が常時入力になる。 When the digital value output from the OR circuit combination circuit section (6) is always 0, the digital value is input to the individual NOT circuit unit (14) connected to the output of the OR circuit combination circuit section (6). 0 is always input.

すなわち、否定回路単体（１４）に、デジタル値の０が常時入力になると、否定回路単体（１４）からの出力は常時オンになる。 That is, when the digital value of 0 is constantly input to the single NOT circuit (14), the output from the single NOT circuit (14) is always ON.

これを回避するために回路選択保持回路（１０９）の出力（１１１）に接続されたＭＯＳＦＥＴ（１１３）が、個別の否定回路単体（１４）の出力とＡＮＤ接続された、強制的にオフにするＭＯＳＦＥＴ（２０７）のゲートに接続されていることにより、回路選択保持回路（１０９）が何らかの異常により全てオフになった場合は、ＭＯＳＦＥＴ（１１３）とＭＯＳＦＥＴ（２０７）がオフになり、個別の否定回路単体（１４）の出力が強制的に遮断され個別の否定回路単体（１４）の出力のデジタル値は強制的に０になる回路になっている。 To avoid this, the MOSFET (113) connected to the output (111) of the circuit selection holding circuit (109) is forcibly turned off by ANDing with the output of the individual NOT circuit unit (14). By being connected to the gate of MOSFET (207), MOSFET (113) and MOSFET (207) are turned off and individual negation signals are turned off if the circuit selection holding circuit (109) is all turned off due to some abnormality. The output of the circuit unit (14) is forcibly cut off, and the digital value of the output of the individual NOT circuit unit (14) is forcibly set to 0.

ＭＯＳＦＥＴ（１１３）のドレイン側はＶｃｃと接続されており、ソース側は否定回路単体（１４）の出力とＡＮＤ接続され、否定回路単体（１４）の出力を強制的にオフにするＭＯＳＦＥＴ（２０７）のゲートに配線（１２０）で接続されている。 The drain side of the MOSFET (113) is connected to Vcc, and the source side is AND-connected with the output of the single NOT circuit (14) to forcibly turn off the output of the single NOT circuit (14) MOSFET (207). is connected to the gate of by a wiring (120).

回路選択保持回路（１０９）が何らかの異常により全てオフになった場合は、回路選択保持回路（１０９）の出力（１１１）に接続されたＭＯＳＦＥＴ（１１３）は全てオフになり、ＭＯＳＦＥＴ（１１３）のソース側もオフになり、個別の否定回路単体（１４）の出力とＡＮＤ接続されたＭＯＳＦＥＴ（２０７）もオフになる。 When the circuit selection holding circuit (109) is turned off due to some abnormality, all the MOSFETs (113) connected to the output (111) of the circuit selection holding circuit (109) are turned off, and the MOSFETs (113) are turned off. The source side is also turned off, and the MOSFET (207) ANDed with the output of the individual NOT circuit unit (14) is also turned off.

否定回路単体（１４）の出力とＭＯＳＦＥＴ（２０７）はＡＮＤ接続されているため、ＭＯＳＦＥＴ（２０７）がオフになると、否定回路単体（１４）の出力が強制的に遮断され、否定回路単体（１４）の出力のデジタル値は強制的に０になる。 Since the output of the single NOT circuit (14) and the MOSFET (207) are AND-connected, when the MOSFET (207) is turned off, the output of the single NOT circuit (14) is forcibly cut off, and the single NOT circuit (14 ) is forced to a digital value of 0.

まとめると、否定回路単体（１４）の出力のデジタル値は、ＯＲ回路組み合わせ回路部（６）で格子状に配置されたＯＲ回路組み合わせ回路単体（１３）の中から、選択された１個もしくは複数のＯＲ回路組み合わせ回路単体（１３）において、１個もしくは複数のＯＲ回路組み合わせ回路単体（１３）の中の回路選択保持回路（１０９）が全てオフになった場合は、ＭＯＳＦＥＴ（２０７）により強制的にデジタル値の０、すなわちオフになる。 In summary, the digital value of the output of the single NOT circuit (14) is one or more selected from the single OR circuit combinational circuits (13) arranged in a lattice in the OR circuit combinational circuit section (6). In the OR circuit combination circuit unit (13), when all the circuit selection holding circuits (109) in one or more OR circuit combination circuit units (13) are turned off, the MOSFET (207) forcibly to a digital value of 0, that is, off.

図１５、図１６、図２６、図２７に示す、出力用ＯＲ回路組み合わせ回路単体（１５）について説明する。 A simple output OR circuit combination circuit (15) shown in FIGS. 15, 16, 26 and 27 will be described.

先ず、出力用ＯＲ回路設定回路部（１２１）の出力（１２２）と、出力用ＯＲ回路組み合わせ回路部（８）を接続している配線（１２３）にて、出力用ＯＲ回路組み合わせ回路部（８）に格子状に配置された全ての出力用ＯＲ回路組み合わせ回路単体（１５）の中から、縦方向１列の全ての出力用ＯＲ回路組み合わせ回路単体（１５）にデジタル値の１が入力される。 First, the output OR circuit combination circuit unit (8 ), a digital value of 1 is input to all the output OR circuit combination circuit units (15) in one column from among all the output OR circuit combination circuit units (15) arranged in a grid pattern. .

出力用ＯＲ回路設定回路部（１２１）の出力（１２２）と、出力用ＯＲ回路組み合わせ回路単体（１５）の中のＭＯＳＦＥＴ（１２４）は、接続されている。 The output (122) of the output OR circuit setting circuit section (121) and the MOSFET (124) in the output OR circuit combination circuit unit (15) are connected.

これにより、デジタル値の１が入力された、出力用ＯＲ回路組み合わせ回路部（８）の中の、縦方向１列の全ての出力用ＯＲ回路組み合わせ回路単体（１５）の中のＭＯＳＦＥＴ（１２４）がオンする。 As a result, MOSFETs (124) in all output OR circuit combination circuit units (15) in one column in the output OR circuit combination circuit section (8) to which a digital value of 1 is input. turns on.

次に、出力回路用設定回路部（１２５）の出力（１２６）と、出力用ＯＲ回路組み合わせ回路部（８）を接続している配線（１２７）にて、出力用ＯＲ回路組み合わせ回路部（８）に格子状に配置された全ての出力用ＯＲ回路組み合わせ回路単体（１５）に対して、横方向１列の全ての出力用ＯＲ回路組み合わせ回路単体（１５）へデジタル値の１が入力される。 Next, the wiring (127) connecting the output (126) of the output circuit setting circuit section (125) and the output OR circuit combination circuit section (8) is connected to the output OR circuit combination circuit section (8). ), a digital value of 1 is input to all output OR circuit combination circuit units (15) in one row in the horizontal direction. .

出力回路用設定回路部（１２５）の出力（１２６）と、出力用ＯＲ回路組み合わせ回路部（８）の中の、横方向１列の全ての出力用ＯＲ回路組み合わせ回路単体（１５）の中のＭＯＳＦＥＴ（１２８）は接続されている。 The output (126) of the output circuit setting circuit section (125) and all the output OR circuit combination circuit units (15) in one row in the output OR circuit combination circuit section (8) MOSFET (128) is connected.

これにより、デジタル値の１が入力された出力用ＯＲ回路組み合わせ回路部（８）の中の、縦方向の１列の全ての出力用ＯＲ回路組み合わせ回路単体（１５）の中のＭＯＳＦＥＴ（１２８）がオンする。 As a result, the MOSFETs (128) in all the output OR circuit combination circuit units (15) in one column in the output OR circuit combination circuit unit (8) to which the digital value of 1 is input turns on.

まとめると、出力用ＯＲ回路組み合わせ回路部（８）に格子状に配置されている全ての出力用ＯＲ回路組み合わせ回路単体（１５）において、出力用ＯＲ回路設定回路部（１２１）からデジタル値の１が入力された、出力用ＯＲ回路組み合わせ回路部（８）の中の縦方向１列の全ての出力用ＯＲ回路組み合わせ回路単体（１５）の中のＭＯＳＦＥＴ（１２４）がオンする。 In summary, in all output OR circuit combination circuit units (15) arranged in a grid pattern in the output OR circuit combination circuit unit (8), the output OR circuit setting circuit unit (121) outputs a digital value of 1. is input, the MOSFETs (124) in all the single output OR circuit combination circuits (15) in one column in the output OR circuit combination circuit section (8) are turned on.

また、デジタル値の１が入力された出力用ＯＲ回路組み合わせ回路部（８）の中の、横方向１列の列の全ての出力用ＯＲ回路組み合わせ回路単体（１５）の中のＭＯＳＦＥＴ（１２８）もオンになる。 In addition, MOSFETs (128) in all output OR circuit combination circuit units (15) in one row in the horizontal direction in the output OR circuit combination circuit section (8) to which a digital value of 1 is input is also turned on.

このことから、出力用ＯＲ回路組み合わせ回路部（８）に格子状に配置されている全ての出力用ＯＲ回路組み合わせ回路単体（１５）において、縦方向１列と、横方向１列が交差する出力用ＯＲ回路組み合わせ回路単体（１５）が選択される。 For this reason, in all output OR circuit combination circuit single units (15) arranged in a grid pattern in the output OR circuit combination circuit unit (8), one column in the vertical direction intersects one column in the horizontal direction. A single OR circuit combinational circuit (15) is selected.

すなわち、ＯＲ回路組み合わせ回路部（８）に格子状に配置された全てのＯＲ回路組み合わせ回路単体（１５）の中からＭＯＳＦＥＴ（１２４）とＭＯＳＦＥＴ（１２８）が同時にオンするのは、選択されたＯＲ回路組み合わせ回路単体（１５）のみである。 That is, the MOSFET (124) and the MOSFET (128) of all the single OR circuit combination circuits (15) arranged in a grid pattern in the OR circuit combination circuit section (8) are turned on at the same time because the selected OR There is only a single circuit combination circuit (15).

なお、選択された出力用ＯＲ回路組み合わせ回路単体（１５）以外の、残りの出力用ＯＲ回路組み合わせ回路単体（１５）はＭＯＳＦＥＴ（１２４）とＭＯＳＦＥＴ（１２８）の片側、もしくは両方がオフになる。 In the remaining output OR circuit combination circuit units (15) other than the selected output OR circuit combination circuit unit (15), one or both of the MOSFETs (124) and (128) are turned off.

なお、出力回路用設定回路部（１２５）の出力（１２６）による、出力用ＯＲ回路組み合わせ回路単体（１５）の選択を固定し、出力用ＯＲ回路設定回路部（１２１）の出力（１２２）による、出力用ＯＲ回路組み合わせ回路単体（１５）の選択を複数にすると、横１列の出力用ＯＲ回路組み合わせ回路単体（１５）中から、複数の出力用ＯＲ回路組み合わせ回路単体（１５）が選択される。すなわち、出力用ＯＲ回路組み合わせ回路単体（１５）についてＯＲ回路が作成できる。 The output (126) of the output circuit setting circuit (125) selects the output OR circuit combination circuit (15) alone, and the output (122) of the output OR circuit setting circuit (121) selects When a plurality of output OR circuit combination circuit units (15) are selected, a plurality of output OR circuit combination circuit units (15) are selected from the output OR circuit combination circuit units (15) in one row. be. That is, an OR circuit can be created for the single output OR circuit combination circuit (15).

ＭＯＳＦＥＴ（１２４）のドレイン側はＶｃｃと接続しており、ＭＯＳＦＥＴ（１２４）のソース側とＭＯＳＦＥＴ（１２８）のドレイン側は接続されている。 The drain side of MOSFET (124) is connected to Vcc, and the source side of MOSFET (124) and the drain side of MOSFET (128) are connected.

ＭＯＳＦＥＴ（１２４）とＭＯＳＦＥＴ（１２８）はＡＮＤ接続になっており、ＭＯＳＦＥＴ（１２８）のソース側に回路選択保持回路（１２９）のセット入力（１３０）が接続されている。 The MOSFET (124) and the MOSFET (128) are AND-connected, and the set input (130) of the circuit selection holding circuit (129) is connected to the source side of the MOSFET (128).

このことから、回路選択保持回路（１２９）のセット入力（１３０）にデジタル値の１もしくは信号の１もしくはオンが入力される。 Accordingly, a digital value of 1 or a signal of 1 or ON is input to the set input (130) of the circuit selection holding circuit (129).

なお、厳密にはセット入力（１３０）に入力される電圧は、ＭＯＳＦＥＴ（１２４）とＭＯＳＦＥＴ（１２８）のオンしたときの、それぞれのデバイス抵抗による電圧降下分だけ、Ｖｃｃより電圧は低くなっているが、デジタル回路としてのデジタル値は１である。 Strictly speaking, the voltage input to the set input (130) is lower than Vcc by the voltage drop due to the device resistance when the MOSFET (124) and MOSFET (128) are turned on. However, the digital value as a digital circuit is 1.

出力用ＯＲ回路組み合わせ回路単体（１５）の中の回路選択保持回路（１２９）のセット入力（１３０）にデジタル値の１もしくは信号の１もしくはオンが入力されると回路選択保持回路（１２９）の出力（１３１）はオンし、回路選択保持回路（１２９）の出力（１３１）に接続されているＭＯＳＦＥＴ（１３２）はオンする。 When a digital value of 1 or a signal of 1 or ON is input to the set input (130) of the circuit selection holding circuit (129) in the output OR circuit combination circuit unit (15), the circuit selection holding circuit (129) The output (131) turns on and the MOSFET (132) connected to the output (131) of the circuit selection holding circuit (129) turns on.

回路選択保持回路（１２９）の出力（１３１）に接続されているＭＯＳＦＥＴ（１３２）がオンした後に、回路選択保持回路（１２９）のセット入力（１３０）に入力されるデジタル値もしくは信号が０もしくはオフになっても、回路選択保持回路（１２９）の出力（１３１）と、出力（１３１）に接続しているＭＯＳＦＥＴ（１３２）のオンの状態は保持される。 After the MOSFET (132) connected to the output (131) of the circuit selection holding circuit (129) is turned on, the digital value or signal input to the set input (130) of the circuit selection holding circuit (129) is 0 or Even if it is turned off, the output (131) of the circuit selection holding circuit (129) and the on state of the MOSFET (132) connected to the output (131) are maintained.

回路選択保持回路（１２９）はＲＳフリップフロップ回路でセット入力（１３０）にＶｃｃもしくはデジタル値の１が入力されると回路選択保持回路（１２９）の出力（１３０）のデジタル値の１は保持される。なおリセット回路（１４４）と回路選択保持回路（１２９）のリセット入力（４７）に接続している配線（４８）からリセット入力（４７）にＶｃｃもしくはデジタル値の１が入力されると回路選択保持回路（１２９）の出力（１３１）のデジタル値は０になる。 The circuit selection holding circuit (129) is an RS flip-flop circuit, and when Vcc or a digital value of 1 is input to the set input (130), the digital value of the output (130) of the circuit selection holding circuit (129) is held. be. When Vcc or a digital value of 1 is input to the reset input (47) from the wiring (48) connected to the reset input (47) of the reset circuit (144) and the circuit selection holding circuit (129), the circuit selection is held. The digital value at the output (131) of circuit (129) will be zero.

また、回路選択保持回路（１２９）を、フラッシュメモリの技術であるフローティングゲート方式のＭＯＳＦＥＴ（２４）に変更しても良い。フローティングゲート方式のＭＯＳＦＥＴ（２４）へのゲート電圧印加のＶｃｃがオフすなわち０Ｖになってもフローティングゲート方式のＭＯＳＦＥＴ（２４）の出力のデジタル値の１は保持される。フローティングゲート方式のＭＯＳＦＥＴ（２４）のゲート側はフローティングゲート内の電荷を除去するための配線（２５）が接続されている。 Also, the circuit selection holding circuit (129) may be changed to a floating gate type MOSFET (24) which is a flash memory technology. Even if the gate voltage Vcc applied to the floating gate MOSFET (24) is turned off, that is, 0 V, the digital value of 1 of the output of the floating gate MOSFET (24) is held. A wiring (25) is connected to the gate side of the floating gate type MOSFET (24) for removing charges in the floating gate.

まとめると、出力用ＯＲ回路組み合わせ回路部（８）に格子状に配置された全ての出力用ＯＲ回路組み合わせ回路単体（１５）の中から選択された、出力用ＯＲ回路組み合わせ回路単体（１５）の中の回路選択保持回路（１２９）の出力（１３１）に接続されているＭＯＳＦＥＴ（１３１）はオンする。 In summary, the single output OR circuit combination circuit (15) selected from all the single output OR circuit combination circuits (15) arranged in a grid pattern in the output OR circuit combination circuit section (8). The MOSFET (131) connected to the output (131) of the circuit selection holding circuit (129) inside is turned on.

図１５と図１６を用いて、出力用ＯＲ回路組み合わせ回路部（８）に格子状に配置された全ての出力用ＯＲ回路組み合わせ回路単体（１５）の中から、選択した出力用ＯＲ回路組み合わせ回路単体（１５）の動作について説明する。 15 and 16, an output OR circuit combination circuit selected from all the output OR circuit combination circuit single units (15) arranged in a grid pattern in the output OR circuit combination circuit unit (8) The operation of the unit (15) will now be described.

否定回路単体（１４）の出力（２６）と、選択された出力用ＯＲ回路組み合わせ回路単体（１５）の入力（２７）が、配線（１３５）にて接続されている。なお、否定回路単体（１４）の出力（２６）とＡＮＤ接続されている、強制的にオフにするＭＯＳＦＥＴ（２０７）は、ＯＲ回路組み合わせ回路部（６）の中の回路選択保持回路（１０９）は正常で、強制的にオフにするＭＯＳＦＥＴ（２０７）はオンになっていることとする。 The output (26) of the NOT circuit unit (14) and the input (27) of the selected output OR circuit combination circuit unit (15) are connected by a wiring (135). The MOSFET (207) forcibly turned off, which is AND-connected with the output (26) of the single NOT circuit (14), is the circuit selection holding circuit (109) in the OR circuit combination circuit section (6). is normal and the MOSFET (207) to be forcibly turned off is on.

先ず、否定回路単体（１４）の出力（２６）がデジタル値の１の場合の説明をする。 First, the case where the output (26) of the single NOT circuit (14) is a digital value of 1 will be described.

出力用ＯＲ回路組み合わせ回路単体（１５）の入力（２７）にデジタル値の１が入力される。 A digital value of 1 is input to the input (27) of the single output OR circuit combination circuit (15).

出力用ＯＲ回路組み合わせ回路単体（１５）の入力（２７）にデジタル値の１が入力されると、出力用ＯＲ回路組み合わせ回路単体（１５）の入力（２７）と接続しているＭＯＳＦＥＴ（１３６）はオンになる。 When a digital value of 1 is input to the input (27) of the output OR circuit combination circuit unit (15), the MOSFET (136) connected to the input (27) of the output OR circuit combination circuit unit (15). is turned on.

ＭＯＳＦＥＴ（１３６）と、回路選択保持回路（１２９）の出力（１３１）に接続されているＭＯＳＦＥＴ（１３２）はＡＮＤ接続になっている。 The MOSFET (136) and the MOSFET (132) connected to the output (131) of the circuit selection holding circuit (129) are AND-connected.

ＭＯＳＦＥＴ（１３６）のドレイン側はＶｃｃと接続しているので、ＭＯＳＦＥＴ（１３６）のドレイン側にはＶｃｃが供給されている。このときＭＯＳＦＥＴ（１３６）がオンになるとＭＯＳＦＥＴ（１３６）のソース側はデジタル値の１になる。 Since the drain side of MOSFET (136) is connected to Vcc, the drain side of MOSFET (136) is supplied with Vcc. At this time, when the MOSFET (136) is turned on, the source side of the MOSFET (136) becomes a digital value of 1.

ＭＯＳＦＥＴ（１３６）のソース側と接続しているＭＯＳＦＥＴ（１３２）のドレイン側もデジタル値の１になる。 The drain side of MOSFET (132), which is connected to the source side of MOSFET (136), also becomes a digital one.

ＭＯＳＦＥＴ（１３２）はオンになっているので、ＭＯＳＦＥＴ（１３２）のソース側はデジタル値の１になる。 Since MOSFET (132) is on, the source side of MOSFET (132) will be a digital one.

ＭＯＳＦＥＴ（１３２）のソース側と出力用ＯＲ回路組み合わせ回路単体（１５）の出力（２８）は出力用ＯＲ回路組み合わせ回路単体（１５）の出力用配線（１３７）で接続されている。なお、出力用ＯＲ回路組み合わせ回路単体（１５）の出力用配線（１３７）で接続されている、出力用ＯＲ回路組み合わせ回路単体（１５）は複数選択することが可能である。 The source side of the MOSFET (132) and the output (28) of the output OR circuit combination circuit unit (15) are connected by the output wiring (137) of the output OR circuit combination circuit unit (15). It is possible to select a plurality of output OR circuit combination circuit units (15) connected by the output wiring (137) of the output OR circuit combination circuit units (15).

出力回路用設定回路部（１２５）の出力（１２６）の設定値を固定して、出力用ＯＲ回路設定回路部（１２１）の出力（１２２）の設定値を複数選択すると、横方向１列の全ての出力用ＯＲ回路組み合わせ回路単体（１５）の中から、複数の出力用ＯＲ回路組み合わせ回路単体（１５）を選択し、ＯＲ回路を作成できる。 If the set value of the output (126) of the output circuit setting circuit (125) is fixed and a plurality of set values of the output (122) of the output OR circuit setting circuit (121) are selected, one row in the horizontal direction A plurality of output OR circuit combination circuit units (15) can be selected from all output OR circuit combination circuit units (15) to create an OR circuit.

出力用ＯＲ回路組み合わせ回路単体（１５）の出力（２８）はデジタル値の１になり、出力用ＯＲ回路組み合わせ回路単体（１５）はデジタル値の１になる。 The output (28) of the output OR circuit combination circuit unit (15) becomes a digital value of 1, and the output OR circuit combination circuit unit (15) becomes a digital value of 1.

次に、否定回路単体（１４）の出力（２６）がデジタル値の０の場合を説明する。 Next, the case where the output (26) of the single NOT circuit (14) is a digital value of 0 will be described.

出力用ＯＲ回路組み合わせ回路単体（１５）の入力（２７）にデジタル値の０が入力される。 A digital value of 0 is input to the input (27) of the single output OR circuit combination circuit (15).

出力用ＯＲ回路組み合わせ回路単体（１５）の入力（２７）にデジタル値の０が入力されると、出力用ＯＲ回路組み合わせ回路単体（１５）の入力（１５）と接続しているＭＯＳＦＥＴ（１３６）はオフになる。 When a digital value of 0 is input to the input (27) of the output OR circuit combination circuit unit (15), the MOSFET (136) connected to the input (15) of the output OR circuit combination circuit unit (15). is turned off.

ＭＯＳＦＥＴ（１３６）と、回路選択保持回路（１５）の出力（１３１）に接続されているＭＯＳＦＥＴ（１３２）はＡＮＤ接続になっている。 The MOSFET (136) and the MOSFET (132) connected to the output (131) of the circuit selection holding circuit (15) are AND-connected.

ＭＯＳＦＥＴ（１３６）のドレイン側はＶｃｃと接続しているので、ＭＯＳＦＥＴ（１３６）のドレイン側にはＶｃｃが供給されている。しかし、ＭＯＳＦＥＴ（１３６）はオフになっているためＭＯＳＦＥＴ（１３６）のソース側はデジタル値の０になっており、ＭＯＳＦＥＴ（１３６）のソース側は出力用配線（１３７）に接続されている。また、出力用ＯＲ回路組み合わせ回路単体（１５）の出力用配線（１３７）で接続されている、出力用ＯＲ回路組み合わせ回路単体（１５）は複数選択することが可能である。 Since the drain side of MOSFET (136) is connected to Vcc, the drain side of MOSFET (136) is supplied with Vcc. However, since the MOSFET (136) is turned off, the source side of the MOSFET (136) has a digital value of 0, and the source side of the MOSFET (136) is connected to the output wiring (137). Further, it is possible to select a plurality of output OR circuit combination circuit units (15) connected by the output wiring (137) of the output OR circuit combination circuit units (15).

図１６に例えとして、出力用ＯＲ回路組み合わせ回路部（８）に格子状に縦方向３列と、横方向３列に配置された全ての出力用ＯＲ回路組み合わせ回路単体（１５）の中から、出力用ＯＲ回路選択回路部（１２１）からの出力（１２２）と、出力用ＯＲ回路組み合わせ回路部（８）を接続している配線（１２３）の縦方向３列の配線の左から１番目の配線（１３３）と、２番目の配線（１６３）と、出力回路用設定回路部（１２５）からの出力（１２６）と、出力用ＯＲ回路組み合わせ回路部（８）を接続している配線（１２７）の横方向３列の配線の上から１番目の配線（１３４）と、２番目の配線（１７１）にて、４個の出力用ＯＲ回路組み合わせ回路単体（１５）が選択されることを図示する。 As an example in FIG. 16, out of all output OR circuit combination circuit single units (15) arranged in a grid pattern in three columns in the vertical direction and three columns in the horizontal direction in the output OR circuit combination circuit section (8), The first line from the left of the three vertical lines of wiring (123) connecting the output (122) from the output OR circuit selection circuit section (121) and the output OR circuit combination circuit section (8). The wiring (133), the second wiring (163), the output (126) from the output circuit setting circuit section (125), and the wiring (127) connecting the output OR circuit combination circuit section (8). ), four output OR circuit combination circuits (15) are selected by the first wiring (134) and the second wiring (171) from the top of the three horizontal rows of wiring. do.

なお、出力用ＯＲ回路組み合わせ回路部（８）に格子状に縦方向と、横方向に配置された全ての出力用ＯＲ回路組み合わせ回路単体（１５）の縦方向と、横方向の列の数は任意で良く、例えば縦方向６４列で横方向６４列でも良く、縦方向５１２列で横方向５１２列でも良い。 The number of columns in the vertical direction and the horizontal direction of all the output OR circuit combination circuit units (15) arranged in the grid in the vertical direction and the horizontal direction in the output OR circuit combination circuit section (8) is Any number of columns may be used, for example, 64 columns in the vertical direction and 64 columns in the horizontal direction, or 512 columns in the vertical direction and 512 columns in the horizontal direction.

出力用ＯＲ回路組み合わせ回路部（８）から出力されるデジタル値は、単体もしくは複数選択した出力用ＯＲ回路組み合わせ回路単体（１５）の出力が全てデジタル値の０の場合はデジタル値の０を出力する。 The digital value output from the output OR circuit combination circuit unit (8) is a digital value of 0 when all outputs from a single or multiple selected output OR circuit combination circuit unit (15) are digital values of 0. do.

また、出力用ＯＲ回路組み合わせ回路部（８）から出力されるデジタル値は、単体もしくは複数選択した出力用ＯＲ回路組み合わせ回路単体（１５）の出力が１つでもデジタル値の１がある場合はデジタル値の１を出力する。 In addition, the digital value output from the output OR circuit combination circuit section (8) is a digital value when even one output of a single or multiple selected output OR circuit combination circuit unit (15) has a digital value of 1. Output a value of 1.

このことから、選択された複数の出力用ＯＲ回路組み合わせ回路単体（１５）で作成された回路はＯＲ回路になっていることを示す。 This indicates that the circuit created by the selected single output OR circuit combination circuit (15) is an OR circuit.

選択された複数の出力用ＯＲ回路組み合わせ回路単体（１５）の出力は、回路の作成が可能な非ノイマン型の回路の出力部（２）の中の出力単体（２０９）として出力される。 The output of a plurality of selected output OR circuit combinational circuit units (15) is output as an output unit (209) in the output section (2) of the non-Von Neumann type circuit that can be created.

図２９に示すリセット回路について説明する。 The reset circuit shown in FIG. 29 will be described.

図２９に示すリセット回路の回路構成は、入力選択回路部（３）、比較値選択回路部（４）、ＯＲ回路組み合わせ回路部（６）、出力用ＯＲ回路組み合わせ（８）の４つの回路部の中に組み込まれている、全てのリセット回路の、共通の回路構成になっており、各回路部にて全て共通の説明をする。 The circuit configuration of the reset circuit shown in FIG. 29 consists of four circuit sections: an input selection circuit section (3), a comparison value selection circuit section (4), an OR circuit combination circuit section (6), and an output OR circuit combination (8). All reset circuits incorporated in the circuit have a common circuit configuration.

単体もしくは複数の個別の否定回路単体（１４）から出力されるデジタル値は、ＯＲ回路組み合わせ回路部（６）から出力されるデジタル値が０の場合はデジタル値の１を、ＯＲ回路組み合わせ回路部（６）から出力されるデジタル値がデジタル値の１の場合はデジタル値の１を出力するように、デジタル値の反転回路になっている。 When the digital value output from the OR circuit combination circuit unit (6) is 0, the digital value output from the unit or a plurality of individual NOT circuit units (14) is 1 as the digital value, and the OR circuit combination circuit unit It is a digital value inverting circuit so that when the digital value output from (6) is a digital value of 1, a digital value of 1 is output.

なお、図２９に示すリセット回路（１４４）の構成は、図５で示すところの、選択回路単体のＭＯＳＦＥＴ（４０）とＭＯＳＦＥＴ（４２）がＡＮＤ接続で接続されている個所に、ゲートにデジタル値の１が入力されるとオフになるＭＯＳＦＥＴ（１３９）を、追加でＡＮＤ接続する構成になる。 The configuration of the reset circuit (144) shown in FIG. 29 is such that the MOSFET (40) and the MOSFET (42) of the single selection circuit shown in FIG. A MOSFET (139) that turns off when 1 is input is additionally AND-connected.

選択回路単体の中の１つ目のＭＯＳＦＥＴ（４０）を選択（１７５）する。 Select (175) the first MOSFET (40) in the single selection circuit.

選択回路単体の中の２つ目のＭＯＳＦＥＴ（４２）を選択（１７７）する。 Select (177) the second MOSFET (42) in the single selection circuit.

選択回路部（３７）に格子状に配置された全ての選択回路単体（３９）の中から、選択された選択回路単体（３９）のみＭＯＳＦＥＴ（４０）とＭＯＳＦＥＴ（４２）の両方がオンになる。 Both the MOSFET (40) and the MOSFET (42) of only the single selection circuit (39) selected from among all the single selection circuits (39) arranged in a grid pattern in the selection circuit section (37) are turned on. .

このとき、リセット信号（１４０）を入力すると、ＭＯＳＦＥＴ（１４１）がオンになり、ＭＯＳＦＥＴ（１４１）と接続されたＭＯＳＦＥＴ（１４２）がオンになり、ＭＯＳＦＥＴ（１４２）と接続されたＭＯＳＦＥＴ（１４３）がオンになり、回路選択保持回路（４３）の入力側のリセット入力（４７）にデジタル値の１が入力される。なお、ＭＯＳＦＥＴ（１４３）からの出力がリセット回路の出力（２０５）となる。 At this time, when the reset signal (140) is input, the MOSFET (141) is turned on, the MOSFET (142) connected to the MOSFET (141) is turned on, and the MOSFET (143) connected to the MOSFET (142) is turned on. is turned on, and a digital value of 1 is input to the reset input (47) on the input side of the circuit selection holding circuit (43). The output from the MOSFET (143) becomes the output (205) of the reset circuit.

なお、リセット信号（１４０）および、リセット信号（１４０）に接続している、ＭＯＳＦＥＴ（１４１）および、ＭＯＳＦＥＴ（１４２）、ＭＯＳＦＥＴ（１３９）、ＭＯＳＦＥＴ（１４３）を使って、デジタルの入力値の組み合わせに対して、デジタルの出力値が一律に決定する非ノイマン型の回路の動作中に、回路構成内容の変更が可能な回路となる。 It should be noted that the reset signal (140) and MOSFETs (141) and MOSFETs (142), MOSFETs (139) and MOSFETs (143) connected to the reset signal (140) are used to combine digital input values. On the other hand, the circuit configuration can be changed during the operation of the non-Von Neumann type circuit in which the digital output value is uniformly determined.

また、ＭＯＳＦＥＴ（１４２）と接続されたＭＯＳＦＥＴ（１３９）は、ゲートにデジタル値の１が入力されるとオフになるため、回路選択保持回路（４３）の入力側のセット入力（４４）へゲートにデジタル値の１は入力され無い。このため回路選択保持回路（４３）の入力側のセット入力（４４）と、リセット入力（４７）の両方に、同時にデジタル値の１が入力されることは無い。 In addition, the MOSFET (139) connected to the MOSFET (142) is turned off when a digital value of 1 is input to the gate. A digital value of 1 is not input to . Therefore, a digital value of 1 is never input to both the set input (44) and the reset input (47) on the input side of the circuit selection holding circuit (43) at the same time.

リセット入力（４７）にデジタル値の１が入力された回路選択保持回路（４３）の出力（４５）はオフになる。 The output (45) of the circuit selection holding circuit (43) having a digital value of 1 input to the reset input (47) is turned off.

全ての選択回路単体の中から１つの選択回路単体のみ、回路選択保持回路（４３）の出力（４５）はオフになる。 The output (45) of the circuit selection holding circuit (43) is turned off in only one selection circuit unit among all the selection circuit units.

また、回路選択保持回路（４３）の出力（４５）と接続しているＭＯＳＦＥＴ（４６）はオフになり、選択回路単体（３９）の出力（５９）もオフになる。 Also, the MOSFET (46) connected to the output (45) of the circuit selection holding circuit (43) is turned off, and the output (59) of the single selection circuit (39) is also turned off.

なお、回路選択保持回路（４３）の出力（４５）がオフになっている間に、もしくはリセット入力（４７）にデジタル値の１を入力している間に、ＭＯＳＦＥＴ（４０）とＭＯＳＦＥＴ（４２）のどちらか、もしくは両方をオフにする。回路選択保持回路（４３）のセット入力（４４）への再度オン信号の入力防止のためである。 Note that while the output (45) of the circuit selection holding circuit (43) is turned off, or while a digital value of 1 is being input to the reset input (47), the MOSFET (40) and the MOSFET (42) ), or both. This is to prevent the re-on signal from being input to the set input (44) of the circuit selection holding circuit (43).

また、リセット用スイッチ（１４５）を押すとＭＯＳＦＥＴ（１４６）がオンになり、Ｖｃｃが回路選択保持回路（４３）の入力側のリセット入力（４７）に入力され、回路選択保持回路（４３）の出力（５９）はオフになる。これは、全ての選択回路単体の中から１つの選択回路単体のみ、回路選択保持回路（４３）の出力（４５）はオフにするのとは異なり、他の全ての選択回路単体の、回路選択保持回路（４３）のリセット入力（４７）に並列に接続（１７３）することにより、全ての回路選択保持回路（４３）の出力（５９）を強制的にオフにできる。 When the reset switch (145) is pressed, the MOSFET (146) is turned on, Vcc is input to the reset input (47) on the input side of the circuit selection holding circuit (43), and the circuit selection holding circuit (43) Output (59) is turned off. This is different from turning off the output (45) of the circuit selection holding circuit (43) and only one selection circuit unit out of all the selection circuit units. A parallel connection (173) to the reset input (47) of the hold circuit (43) forces the output (59) of all circuit select hold circuits (43) off.

図１９に示す、設定回路（１４９）について説明する。設定回路（１４９）は、排他的論理和選択設定回路（３６）、入力選択設定回路部（６５）、比較値選択設定回路部（８１）、ＯＲ回路組み合わせ回路設定回路部（１０４）、出力用ＯＲ回路設定回路部（１２１）、出力回路用設定回路部（１２５）の、基本的な回路構成である。 The setting circuit (149) shown in FIG. 19 will be described. The setting circuit (149) includes an exclusive OR selection setting circuit (36), an input selection setting circuit section (65), a comparison value selection setting circuit section (81), an OR circuit combination circuit setting circuit section (104), an output It is a basic circuit configuration of an OR circuit setting circuit section (121) and an output circuit setting circuit section (125).

設定回路（１４９）を用いて、デジタルの入力部の入力値の組み合わせに対して、デジタルの出力値が一律に決定し、デジタルの入力値と比較するデジタルのデータの値、作成する回路の構成の確認が第三者にできる回路の作成および回路作成の設定が可能な非ノイマン型の回路を作成する。 Using the setting circuit (149), the digital output value is uniformly determined for the combination of the input values of the digital input section, the digital data value to be compared with the digital input value, and the configuration of the circuit to be created. A non-Von Neumann type circuit is created that allows a third party to confirm and set the circuit creation.

設定回路（１４９）は、入力アドレス（１５０）が１６ビットでデータ出力（１５１）は８ビットのメモリ（１５２）とデコード回路部（１５３）を使用する。 The setting circuit (149) uses a memory (152) with a 16-bit input address (150) and an 8-bit data output (151) and a decoding circuit (153).

なお、設定回路（１４９）としてメモリ（１５２）とデコード回路部（１５３）を使用するのは１例であり、設定値としてデジタルの値の０か１かを選択して、出力する回路であれば設定回路になる。 The use of the memory (152) and the decoding circuit section (153) as the setting circuit (149) is an example, and any circuit that selects and outputs a digital value of 0 or 1 as the set value is acceptable. setting circuit.

すなわち、設定回路はマイクロプロセッサを含むディジタル回路や、プログラマブルロジックコントローラや、ディスクリート部品を用いて組み上げたロジック回路や、手動での信号入力回路でも良く、本発明の回路に対してデジタル値の１か０かの設定値を入力できる回路であれば良く、入力アドレスが１６ビットでデータ出力が８ビットのメモリ（１５２）を設定回路として限定するわけでは無い。 That is, the setting circuit may be a digital circuit including a microprocessor, a programmable logic controller, a logic circuit assembled using discrete parts, or a manual signal input circuit. Any circuit capable of inputting a setting value of 0 or not may be used, and the setting circuit is not limited to the memory (152) having a 16-bit input address and an 8-bit data output.

メモリ（１５２）のデータ出力（１５１）が８ビットの場合は、１６進数で表記すると００からＦＦまでの２５６個の数をデコード回路部（１５３）でデコードして設定できる。 When the data output (151) of the memory (152) is 8 bits, 256 numbers from 00 to FF in hexadecimal notation can be decoded and set by the decoding circuit section (153).

すなわち、メモリ（１５２）のデータ出力（１５１）と接続されたデコード回路部（１５３）のデコード回路単体（１５４）により２５６個の個別の出力（１５５）ができる。 That is, 256 individual outputs (155) are produced by a single decoding circuit (154) of the decoding circuit section (153) connected to the data output (151) of the memory (152).

図１９の例は、８ビットの２進数を、１６進数で表記したときの００、０１、０２、０３、０４、０５、０６、０７、ＦＦの９個のデータを、デコード回路部（１５３）でデコードして出力する回路を示す。 In the example of FIG. 19, nine data of 00, 01, 02, 03, 04, 05, 06, 07 and FF when an 8-bit binary number is expressed in hexadecimal are processed by a decoding circuit section (153). A circuit for decoding and outputting is shown.

また、図２０にデコード回路部（１５３）の等価回路を示す。 Also, FIG. 20 shows an equivalent circuit of the decoding circuit section (153).

図２０のデコード回路部（１５３）はＮＯＴ回路（１６０）、ＮＡＮＤ回路（１６１）、ＡＮＤ回路（１６２）で構成され、デジタル値の０が入力される箇所にはＮＯＴ回路（１６０）は使用せず、デジタル値の１が入力される箇所にはＮＯＴ回路（１６０）を使用する。また、デコード回路部（１５３）へＶｃｃを供給する配線に３ステートバッファ（１６７）を接続する。 The decode circuit section (153) of FIG. 20 is composed of a NOT circuit (160), a NAND circuit (161) and an AND circuit (162). First, a NOT circuit (160) is used where a digital value of 1 is input. Also, a 3-state buffer (167) is connected to the wiring for supplying Vcc to the decoding circuit section (153).

図２０に示すデコード回路（１５３）は、１６進数で表した、００と０１と０２と０３のみのデコーダ回路を示しているが、入力が２進数の８ビットでの入力になっており、デコード回路単体（１５４）の数は最大で２５６個作成できる。 The decoding circuit (153) shown in FIG. 20 shows a decoder circuit of only 00, 01, 02, and 03 expressed in hexadecimal, but the input is an 8-bit binary input, and decoding is performed. A maximum of 256 circuit units (154) can be created.

メモリ（１５２）のデータ出力（１５１）にデコード回路部（１５３）を接続して、１６進数で表記するところの００からＦＦまでの２５６個の数をデコード回路単体（１５４）の出力（１５５）から、デジタル値の１もしくは、デジタル値の０として出力する。 A decoding circuit unit (153) is connected to the data output (151) of the memory (152), and 256 numbers from 00 to FF expressed in hexadecimal are output (155) of the decoding circuit unit (154). , is output as a digital value of 1 or a digital value of 0.

ちなみに、セグメントとオフセット方式にてデータ出力（１５１）を１６ビットにする場合は、１６進数で表記すると００００からＦＦＦＦまでの６５５３６個の数をデコード回路部（１５３）でデコードして設定できる。 Incidentally, when the data output (151) is 16 bits in the segment and offset method, 65536 numbers from 0000 to FFFF in hexadecimal notation can be decoded and set by the decoding circuit section (153).

また、メモリ（１５２）内のデータについて、８ビットを１６進数で表記したＦＦ、あるいは２進数で表記した１１１１１１１１をデコードした出力（１５６）は、アセンブリ言語でのＮＯＰに相当する、あるいは無効とする数字とする。 For the data in the memory (152), the output (156) obtained by decoding 8-bit hexadecimal notation FF or binary notation 1111 1111 corresponds to NOP in assembly language or is invalid. number.

図１９に示すように、メモリ（１５２）内のデータが、８ビットを１６進数で表記したＦＦ、あるいは２進数で表記した１１１１１１１１（１５６）の場合、デコード回路単体（１５４）を介してＧＮＤ電位に接続（１５７）する。 As shown in FIG. 19, when the data in the memory (152) is FF expressed in 8-bit hexadecimal notation, or 1111 1111 (156) expressed in binary notation, the GND Connect 157 to potential.

また、データ出力（１５１）の８ビットを１６進数で表記した００、あるいは２進数で表記した００００００００（１５８）を、回路作成で使用しないメモリのデータ領域に残すと、１６進数で表記した００、あるいは２進数で表記した００００００００は、１６進数で表記した００、あるいは２進数で表記した００００００００の場合、１を出力するデコード回路単体（１５４）の出力（１５５）と接続している、設定回路および選択回路に、デジタル値の１を出力し続ける。 In addition, if the 8 bits of the data output (151) are left in hexadecimal notation 00 or binary notation 0000 0000 (158) in the data area of the memory not used in circuit creation, hexadecimal notation 00 , or 0000 0000 expressed in binary is connected to the output (155) of the decoding circuit unit (154) that outputs 1 in the case of 00 expressed in hexadecimal or 0000 0000 expressed in binary, It continues to output a digital value of 1 to the setting circuit and the selection circuit.

このため、必ず回路作成で使用しないメモリのデータ領域は１６進数で表記したＦＦを書き込んでおく。 For this reason, FF expressed in hexadecimal notation is always written in the data area of the memory that is not used for circuit creation.

なお、回路の作成および回路作成の設定が可能な非ノイマン型の回路を作成しないとき、すなわち設定回路（１４９）を用いないときや、メモリ（１５２）のアドレス（１５０）が切り替わった瞬間のデータ出力（１５１）が不安定な時のデータをデコード回路部（１５３）を介して出力することを回避するため、デコード回路部（１５３）へＶｃｃの供給を停止するための３ステートバッファ（１６７）を接続する。 When a non-Neumann type circuit capable of creating and setting circuits is not created, that is, when the setting circuit (149) is not used, or when the address (150) of the memory (152) is switched, the data A 3-state buffer (167) for stopping the supply of Vcc to the decoding circuit (153) in order to avoid outputting data through the decoding circuit (153) when the output (151) is unstable. to connect.

３ステートバッファ（１６７）を用いて、メモリ（１５２）のアドレス（１５０）が切り替わった瞬間のデータ出力（１５１）が不安定な時に、デコード回路部（１５３）へ供給するＶｃｃをオフにし、データ出力（１５１）が不安定な時のデータをデコード回路部（１５３）を介して出力しない回路にする。 Using the 3-state buffer (167), when the data output (151) is unstable at the moment when the address (150) of the memory (152) is switched, the Vcc supplied to the decoding circuit (153) is turned off and the data is When the output (151) is unstable, the circuit is designed so as not to output the data through the decoding circuit section (153).

３ステートバッファ（１６７）のオン、オフのタイミングと、メモリ（１５２）のアドレス（１５０）の設定と切り替えのタイミングは、３ステートバッファ（１６７）を制御する外部からの信号入力部（１６８）にて行う。 The ON/OFF timing of the 3-state buffer (167) and the setting and switching timing of the address (150) of the memory (152) are determined by an external signal input section (168) that controls the 3-state buffer (167). do.

メモリ（１５２）のアドレス（１５０）の設定と切り替えのタイミング、および３ステートバッファ（１６７）を制御する外部からの信号入力部（１５３）へ信号を送る回路は、外部回路（１６９）で行う。 An external circuit (169) performs the setting and switching timing of the address (150) of the memory (152) and the circuit for sending signals to the external signal input section (153) that controls the 3-state buffer (167).

外部回路（１６９）は、マイクロプロセッサを含むディジタル回路や、プログラマブルロジックコントローラや、ディスクリート部品を用いて組み上げたロジック回路や、手動での信号入力回路で良い。 The external circuit (169) may be a digital circuit including a microprocessor, a programmable logic controller, a logic circuit assembled using discrete components, or a manual signal input circuit.

図２１に、アドレスを指定する１６ビットのデータ（１６５）を分岐、分配（１６６）して６個のメモリ入力アドレス（１５０）へ入力する回路を示す。１６ビットのデータ（１６５）は図１９の外部回路（１６９）に相当する。 FIG. 21 shows a circuit for branching and distributing (166) 16-bit data (165) specifying an address and inputting it to six memory input addresses (150). The 16-bit data (165) corresponds to the external circuit (169) in FIG.

それぞれ６個のメモリは、図１９に示す設定回路（１４９）と同じ回路構成である。 Each of the six memories has the same circuit configuration as the setting circuit (149) shown in FIG.

１６ビットのデータ（１６５）でアドレスを指定すると、６個のメモリ内の同じアドレス内に格納されている個別のデータが読み出され、読み出されたデータは、６個のメモリのデータ出力（１５１）から出力する。 When an address is specified by 16-bit data (165), individual data stored in the same address in the 6 memories are read out, and the read data is output to the data output (165) of the 6 memories. 151).

すなわち６個のメモリの、メモリ入力アドレス（１５０）は同期していることになる。 That is, the memory input addresses (150) of the six memories are synchronized.

図２１に示す６個のメモリは、それぞれ、排他的論理和選択設定回路（３６）用のメモリ（２３７）、入力選択設定回路部（６５）用のメモリ（２３８）、比較値選択設定回路部（８１）用のメモリ（２３９）、ＯＲ回路組み合わせ回路設定回路部（１０４）用のメモリ（２４０）、出力用ＯＲ回路設定回路部（１２１）用のメモリ（２４１）、出力回路用設定回路部（１２５）用のメモリ（２４２）となっている。 The six memories shown in FIG. 21 are respectively a memory (237) for the exclusive OR selection setting circuit (36), a memory (238) for the input selection setting circuit section (65), and a comparison value selection setting circuit section. (81) memory (239), memory (240) for OR circuit combination circuit setting circuit unit (104), memory (241) for output OR circuit setting circuit unit (121), output circuit setting circuit unit It is a memory (242) for (125).

図２２に、外部回路（１６９）からのデジタル値の０か、デジタル値の１の信号（１４７）が、排他的論理和選択設定回路（３６）用のメモリ（２３７）のアドレス入力（１５０）に配線され、メモリ（２３７）のデータ出力（１５１）がデコード回路（１６４）に配線され、デコード回路（１６４）の出力（２９）の配線（３０）は、デコード回路（１６４）の出力（２９）の配線（３０）を分岐、分配する配線部（３４）にて、入力用排他的論理和選択配線（３１）、比較値用排他的論理和選択配線（３２）、ＯＲ回路用排他的論理和選択配線（３３）に、分岐、分配されて接続（３５）している例を示す。なお、信号（１４７）は、図２１の１６ビットのデータ（１６５）に相当する。 In FIG. 22, the signal (147) of digital value 0 or digital value 1 from the external circuit (169) is input to the address input (150) of the memory (237) for the exclusive OR selection setting circuit (36). , the data output (151) of the memory (237) is wired to the decoding circuit (164), and the wiring (30) of the output (29) of the decoding circuit (164) is connected to the output (29) of the decoding circuit (164). ) for branching and distributing the wiring (30), the input exclusive OR selection wiring (31), the comparison value exclusive OR selection wiring (32), and the OR circuit exclusive logic An example of branching, distribution and connection (35) to the sum selection wiring (33) is shown. The signal (147) corresponds to the 16-bit data (165) in FIG.

なお、図２２の例ではデコード回路（１６４）の出力（２９）、すなわち、排他的論理和選択設定回路からの出力（２９）は３本だが、最大２５５本の配線が可能である。また、２５６本目はＧＮＤ電位に接続される。なお、図４２に、排他的論理和選択設定回路（６３）に内蔵しているデコード回路（１６４）を、デコード回路（１６４）の出力（２９）の配線（３０）を分岐、分配する配線部（３４）側に移動して内蔵する場合の回路を示す。 In the example of FIG. 22, there are three outputs (29) from the decoding circuit (164), that is, the outputs (29) from the exclusive OR selection setting circuit, but a maximum of 255 wirings are possible. Also, the 256th line is connected to the GND potential. FIG. 42 shows a wiring section for branching and distributing the wiring (30) of the output (29) of the decoding circuit (164) incorporated in the exclusive OR selection setting circuit (63). (34) shows the circuit when it is moved to the side and incorporated.

排他的論理和選択設定回路の出力の配線を分岐、分配する配線部（３４）にて、分岐、分配された配線は、入力選択回路部（３）と、比較値選択回路部（４）と、ＯＲ回路組み合わせ選択回路部（６）に接続されている。なお、排他的論理和回路部（５）の入力側に、入力選択回路部（３）と、比較値選択回路部（４）が接続されており、排他的論理和回路部（５）の出力側にＯＲ回路組み合わせ回路部（６）が接続されている。 In the wiring section (34) for branching and distributing the output wiring of the exclusive OR selection setting circuit, the branched and distributed wiring is divided into the input selection circuit section (3) and the comparison value selection circuit section (4). , and an OR circuit combination selection circuit section (6). An input selection circuit section (3) and a comparison value selection circuit section (4) are connected to the input side of the exclusive OR circuit section (5), and the output of the exclusive OR circuit section (5) is An OR circuit combination circuit section (6) is connected to the side.

上から１個目のデコード回路（１６４）からの配線（３０）は、デコード回路（１６４）の出力（２９）の配線（３０）を分岐、分配する配線部（３４）で、上から１列目の横方向の入力用排他的論理和選択配線（３１）になり、入力選択回路部（３）の上から１列目の横方向の入力選択回路単体（９）に接続されており、上から２個目のデコード回路（１６４）からの配線（３０）は、デコード回路（１６４）の出力（２９）の配線（３０）を分岐、分配する配線部（３４）で、上から２列目の横方向の入力用排他的論理和選択配線（３１）になり、入力選択回路部（３）の上から２列目の横方向の入力選択回路単体（９）に接続されており、上から３個目のデコード回路（１６４）からの配線（３０）は、デコード回路（１６４）の出力（２９）の配線（３０）を分岐、分配する配線部（３４）で、上から３列目の横方向の入力用排他的論理和選択配線（３１）になり、入力選択回路部（３）の上から３列目の横方向の入力選択回路単体（９）に接続されている。 The wiring (30) from the first decoding circuit (164) from the top is the wiring section (34) that branches and distributes the wiring (30) of the output (29) of the decoding circuit (164). It becomes the horizontal input exclusive OR selection wiring (31), and is connected to the horizontal input selection circuit unit (9) in the first column from the top of the input selection circuit section (3). The wiring (30) from the decoding circuit (164) second from the top is the wiring section (34) that branches and distributes the wiring (30) of the output (29) of the decoding circuit (164). and is connected to the horizontal input selection circuit unit (9) in the second row from the top of the input selection circuit section (3). The wiring (30) from the third decoding circuit (164) is a wiring section (34) branching and distributing the wiring (30) of the output (29) of the decoding circuit (164). It becomes the horizontal input exclusive OR selection wiring (31) and is connected to the horizontal input selection circuit unit (9) in the third row from the top of the input selection circuit section (3).

上から１個目のデコード回路（１６４）からの配線（３０）は、デコード回路（１６４）の出力（２９）の配線（３０）を分岐、分配する配線部（３４）で、上から１列目の横方向の比較値用排他的論理和選択配線（３２）になり、比較値選択回路部（４）の上から１列目の横方向の比較値が１の場合の比較値選択回路単体（１０）と、比較値が０の場合の比較値選択回路単体（１１）に接続されており、上から２個目のデコード回路（１６４）からの配線（３０）は、デコード回路（１６４）の出力（２９）の配線（３０）を分岐、分配する配線部（３４）で、上から２列目の横方向の比較値用排他的論理和選択配線（３２）になり、比較値選択回路部（４）の上から２列目の横方向の比較値が１の場合の比較値選択回路単体（１０）と、比較値が０の場合の比較値選択回路単体（１１）に接続されており、上から３個目のデコード回路（１６４）からの配線（３０）は、デコード回路（１６４）の出力（２９）の配線（３０）を分岐、分配する配線部（３４）で、上から３列目の横方向の比較値用排他的論理和選択配線（３２）になり、比較値選択回路部（４）の上から３列目の横方向の比較値が１の場合の比較値選択回路単体（１０）と、比較値が０の場合の比較値選択回路単体（１１）に接続されている。 The wiring (30) from the first decoding circuit (164) from the top is the wiring section (34) that branches and distributes the wiring (30) of the output (29) of the decoding circuit (164). A single comparison value selection circuit when the comparison value in the horizontal direction of the first row from the top of the comparison value selection circuit section (4) is 1. (10) and the comparison value selection circuit unit (11) when the comparison value is 0, and the wiring (30) from the second decoding circuit (164) from the top is connected to the decoding circuit (164). In the wiring section (34) for branching and distributing the wiring (30) of the output (29) of , it becomes the horizontal comparison value exclusive OR selection wiring (32) in the second column from the top, and the comparison value selection circuit A comparison value selection circuit unit (10) when the comparison value in the horizontal direction of the second row from the top of the part (4) is 1, and a comparison value selection circuit unit (11) when the comparison value is 0 are connected. The third wiring (30) from the decoding circuit (164) from the top is a wiring section (34) that branches and distributes the wiring (30) of the output (29) of the decoding circuit (164). It becomes the exclusive OR selection wiring (32) for the comparison value in the horizontal direction of the third column, and selects the comparison value when the comparison value in the horizontal direction of the third column from the top of the comparison value selection circuit section (4) is 1. It is connected to a circuit unit (10) and a comparison value selection circuit unit (11) when the comparison value is 0.

上から１個目のデコード回路（１６４）からの配線（３０）は、デコード回路（１６４）の出力（２９）の配線（３０）を分岐、分配する配線部（３４）で、上から１列目の横方向のＯＲ回路用排他的論理和選択配線（３３）になり、ＯＲ回路組み合わせ選択回路部（６）の上から１列目の横方向のＯＲ回路組み合わせ選択回路部（６）に接続されており、上から２個目のデコード回路（１６４）からの配線（３０）は、デコード回路（１６４）の出力（２９）の配線（３０）を分岐、分配する配線部（３４）で、上から２列目の横方向のＯＲ回路用排他的論理和選択配線（３３）になり、ＯＲ回路組み合わせ選択回路部（６）の上から２列目の横方向のＯＲ回路組み合わせ選択回路部（６）に接続されており、上から３個目のデコード回路（１６４）からの配線（３０）は、デコード回路（１６４）の出力（２９）の配線（３０）を分岐、分配する配線部（３４）で、上から３列目の横方向のＯＲ回路用排他的論理和選択配線（３３）になり、ＯＲ回路組み合わせ選択回路部（６）の上から３列目の横方向のＯＲ回路組み合わせ選択回路部（６）に接続されている。 The wiring (30) from the first decoding circuit (164) from the top is the wiring section (34) that branches and distributes the wiring (30) of the output (29) of the decoding circuit (164). The horizontal OR circuit exclusive OR selection wiring (33) is connected to the horizontal OR circuit combination selection circuit section (6) of the first column from the top of the OR circuit combination selection circuit section (6). The wiring (30) from the second decoding circuit (164) from the top is a wiring section (34) that branches and distributes the wiring (30) of the output (29) of the decoding circuit (164). It becomes the exclusive OR circuit selection wiring (33) for the horizontal OR circuit in the second row from the top, and the horizontal OR circuit combination selection circuit (6) in the second row from the top of the OR circuit combination selection circuit unit (6) 6), and the wiring (30) from the third decoding circuit (164) from the top branches and distributes the wiring (30) of the output (29) of the decoding circuit (164) ( In 34), it becomes the exclusive OR circuit selection wiring (33) for the horizontal OR circuit in the third row from the top, and the horizontal OR circuit combination in the third row from the top of the OR circuit combination selection circuit section (6). It is connected to the selection circuit section (6).

図２３に、外部回路（１６９）からのデジタル値の０か、デジタル値の１の信号（１４７）が、入力選択設定回路部（６５）用のメモリ（２３８）のアドレス入力（１５０）に配線され、入力選択設定回路部（６５）用のメモリ（２３８）の、データ出力（１５１）に接続されたデコード回路（１７０）からの配線（６７）が、入力選択回路部（３）の中の格子状に配置された入力選択回路単体（９）に対して、縦方向に３列に接続する例を示す。なお、信号（１４７）は、図２１の１６ビットのデータ（１６５）に相当する。 In FIG. 23, a signal (147) with a digital value of 0 or a digital value of 1 from the external circuit (169) is wired to the address input (150) of the memory (238) for the input selection setting circuit section (65). The wiring (67) from the decoding circuit (170) connected to the data output (151) of the memory (238) for the input selection setting circuit section (65) is connected to the input selection circuit section (3). An example is shown in which input selection circuits (9) arranged in a lattice are connected in three columns in the vertical direction. The signal (147) corresponds to the 16-bit data (165) in FIG.

上から１個目のデコード回路（１７０）からの配線（６７）は、入力選択回路部（３）の縦方向の左から１列目の入力選択回路単体（９）に接続されており、上から２個目のデコード回路（１７０）からの配線（６７）は、入力選択回路部（３）の縦方向の左から２列目の入力選択回路単体（９）に接続されており、上から３個目のデコード回路（１７０）からの配線（６７）は、入力選択回路部（３）の縦方向の左から３列目の入力選択回路単体（９）に接続されている。 The wiring (67) from the first decode circuit (170) from the top is connected to the input selection circuit unit (9) in the first column from the left in the vertical direction of the input selection circuit section (3). The wiring (67) from the decoding circuit (170) second from the top is connected to the input selection circuit unit (9) in the second column from the left in the vertical direction of the input selection circuit section (3). The wiring (67) from the third decoding circuit (170) is connected to the input selection circuit unit (9) in the third column from the left in the vertical direction of the input selection circuit section (3).

なお、図２３の例ではデコード回路（１７０）からの配線（６７）は３本だが、最大２５５本の配線が可能である。なお、２５６本目はＧＮＤ電位に接続される。また、図４３に示すように入力選択設定回路部（６５）に内蔵しているデコード回路（１７０）を、入力選択回路部（３）側に移動して内蔵する場合の回路を示す。 In the example of FIG. 23, although there are three wirings (67) from the decoding circuit (170), a maximum of 255 wirings are possible. Note that the 256th line is connected to the GND potential. FIG. 43 shows a circuit in which the decoding circuit (170) incorporated in the input selection setting circuit section (65) is moved to the input selection circuit section (3) side and incorporated therein.

図２４に、外部回路（１６９）からのデジタル値の０か、デジタル値の１の信号（１４７）が、比較値選択設定回路部（８１）用のメモリ（２３９）のアドレス入力（１５０）に配線され、比較値選択設定回路部（８１）用のメモリ（２３９）の、データ出力（１５１）に接続されたデコード回路（１７２）からの配線が、比較値選択回路部（４）に接続されている例を示す。 In FIG. 24, the signal (147) of digital value 0 or digital value 1 from the external circuit (169) is sent to the address input (150) of the memory (239) for the comparison value selection setting circuit section (81). The wiring from the decode circuit (172) connected to the data output (151) of the memory (239) for the comparison value selection setting circuit section (81) is connected to the comparison value selection circuit section (4). Here are some examples:

なお、比較値選択設定回路部（８１）は、デコード回路（１７２）からの配線は、比較値が０となる比較値選択回路単体と接続している配線（８４）と、比較値が１となる比較値選択回路単体と接続している配線（８５）の２本のみの配線である。 In the comparison value selection setting circuit section (81), the wiring from the decoding circuit (172) is divided into a wiring (84) connected to a single comparison value selection circuit with a comparison value of 0 and a wiring (84) with a comparison value of 1. There are only two wires of the wire (85) connected to the comparison value selection circuit alone.

図２５に、外部回路（１６９）からのデジタル値の０か、デジタル値の１の信号（１４７）が、ＯＲ回路組み合わせ回路設定回路部（１０４）用のメモリ（２４０）のアドレス入力（１５０）に配線され、ＯＲ回路組み合わせ回路設定回路部（１０４）用のメモリ（２４０）の、データ出力（１５１）に接続されたデコード回路（１７４）からの配線（１０７）が、ＯＲ回路組み合わせ回路部（６）の中の格子状に配置されたＯＲ回路組み合わせ回路単体（１３）に対して、縦方向に３列に接続する例を示す。 In FIG. 25, a signal (147) with a digital value of 0 or a digital value of 1 from the external circuit (169) is input to the address input (150) of the memory (240) for the OR circuit combination circuit setting circuit section (104). , and the wiring (107) from the decoding circuit (174) connected to the data output (151) of the memory (240) for the OR circuit combination circuit setting circuit unit (104) is connected to the OR circuit combination circuit unit ( An example is shown in which the OR circuit combinational circuit units (13) arranged in a lattice in 6) are connected in three rows in the vertical direction.

上から１個目のデコード回路（１７４）からの配線（１０７）は、ＯＲ回路組み合わせ回路部（６）の縦方向の左から１列目のＯＲ回路組み合わせ回路単体（１３）に接続されており、上から２個目のデコード回路（１７４）からの配線（１０７）は、ＯＲ回路組み合わせ回路部（６）の縦方向の左から２列目の入力選択回路単体（１３）に接続されており、上から３個目のデコード回路（１７４）からの配線（１０７）は、ＯＲ回路組み合わせ回路部（６）の縦方向の左から３列目の入力選択回路単体（１３）に接続されている。 The wiring (107) from the first decoder circuit (174) from the top is connected to the single OR circuit combination circuit (13) in the first column from the left in the vertical direction of the OR circuit combination circuit section (6). , the wiring (107) from the decoding circuit (174) second from the top is connected to the input selection circuit unit (13) in the second column from the left in the vertical direction of the OR circuit combination circuit section (6). , the wiring (107) from the third decoding circuit (174) from the top is connected to the single input selection circuit (13) in the third column from the left in the vertical direction of the OR circuit combination circuit section (6). .

なお、図２５の例ではデコード回路（１７４）からの配線（１０７）は３本だが、２５５本の配線が可能である。なお、２５６本目はＧＮＤ電位に接続される。また、図４４に示すようにＯＲ回路組み合わせ回路設定回路部（１０４）に内蔵しているデコード回路（１７４）を、ＯＲ回路組み合わせ回路部（６）側に移動して内蔵する場合の回路を示す。 In the example of FIG. 25, although there are three wirings (107) from the decoding circuit (174), 255 wirings are possible. Note that the 256th line is connected to the GND potential. Also, as shown in FIG. 44, a circuit is shown in which the decode circuit (174) incorporated in the OR circuit combination circuit setting circuit section (104) is moved to the OR circuit combination circuit section (6) side and incorporated therein. .

図２６に、外部回路（１６９）からのデジタル値の０か、デジタル値の１の信号（１４７）が、出力用ＯＲ回路設定回路部（１２１）用のメモリ（２４１）のアドレス入力（１５０）に配線され、出力用ＯＲ回路設定回路部（１２１）用のメモリ（２４１）の、データ出力（１５１）に接続されたデコード回路（１７６）からの配線（１２３）が、出力用ＯＲ回路組み合わせ回路部（８）の中の格子状に配置された出力用ＯＲ回路組み合わせ回路単体（１５）に対して、縦方向に３列に接続する例を示す。 In FIG. 26, a signal (147) with a digital value of 0 or a digital value of 1 from an external circuit (169) is input to an address input (150) of a memory (241) for an output OR circuit setting circuit (121). and the wiring (123) from the decoding circuit (176) connected to the data output (151) of the memory (241) for the output OR circuit setting circuit section (121) is connected to the output OR circuit combination circuit. An example in which output OR circuit combinational circuit units (15) arranged in a lattice in part (8) are connected in three columns in the vertical direction is shown.

上から１個目のデコード回路（１７６）からの配線（１２３）は、出力用ＯＲ回路組み合わせ回路部（８）の縦方向の左から１列目の出力用ＯＲ回路組み合わせ回路単体（１５）に接続されており、上から２個目のデコード回路（１７６）からの配線（１２３）は、出力用ＯＲ回路組み合わせ回路部（８）の縦方向の左から２列目の出力用ＯＲ回路組み合わせ回路単体（１５）に接続されており、上から３個目のデコード回路（１７６）からの配線（１２３）は、出力用ＯＲ回路組み合わせ回路部（８）の縦方向の左から３列目の出力用ＯＲ回路組み合わせ回路単体（１５）に接続されている。 The wiring (123) from the first decode circuit (176) from the top is connected to the output OR circuit combination circuit unit (15) in the first column from the left in the vertical direction of the output OR circuit combination circuit section (8). The wiring (123) from the decoding circuit (176) second from the top is connected to the output OR circuit combination circuit section (8) in the second column from the left in the vertical direction of the output OR circuit combination circuit. It is connected to the unit (15), and the wiring (123) from the third decoder circuit (176) from the top is the output of the third column from the left in the vertical direction of the output OR circuit combination circuit section (8). It is connected to an OR circuit combinational circuit unit (15) for use.

なお、図２６の例ではデコード回路（１７６）からの配線（１２３）は３本だが、２５５本の配線が可能である。なお、２５６本目はＧＮＤ電位に接続する。また、出力用ＯＲ回路設定回路部（１２１）に内蔵しているデコード回路（１７６）を、図４５に示す出力用ＯＲ回路組み合わせ回路部（８）側に内蔵させても良い。 In the example of FIG. 26, although there are three wirings (123) from the decoding circuit (176), 255 wirings are possible. Note that the 256th line is connected to the GND potential. Also, the decode circuit (176) incorporated in the output OR circuit setting circuit section (121) may be incorporated in the output OR circuit combination circuit section (8) shown in FIG.

図２７に、外部回路（１６９）からのデジタル値の０か、デジタル値の１の信号（１４７）が、出力回路用設定回路部（１２５）用のメモリ（２４２）のアドレス入力（１５０）に配線され、出力回路用設定回路部（１２５）用のメモリ（２４２）の、データ出力（１５１）に接続されたデコード回路（１７８）からの配線（１２７）が、出力用ＯＲ回路組み合わせ回路部（８）の中の格子状に配置された出力用ＯＲ回路組み合わせ回路単体（１５）に対して、横方向に３列に接続する例を示す。 In FIG. 27, the signal (147) of digital value 0 or digital value 1 from the external circuit (169) is input to the address input (150) of the memory (242) for the output circuit setting circuit section (125). The wiring (127) from the decode circuit (178) connected to the data output (151) of the memory (242) for the output circuit setting circuit section (125) is connected to the output OR circuit combination circuit section ( An example is shown in which the output OR circuit combination circuits (15) arranged in a lattice in 8) are connected in three rows in the horizontal direction.

上から１個目のデコード回路（１７８）からの配線（１２７）は、出力用ＯＲ回路組み合わせ回路部（８）の横方向の上から１列目の出力用ＯＲ回路組み合わせ回路単体（１５）に接続されており、上から２個目のデコード回路（１７８）からの配線（１２７）は、出力用ＯＲ回路組み合わせ回路部（８）の横方向の上から２列目の出力用ＯＲ回路組み合わせ回路単体（１５）に接続されており、上から３個目のデコード回路（１７８）からの配線（１２７）は、ＯＲ回路組み合わせ回路部（６）の横方向の上から３列目の出力用ＯＲ回路組み合わせ回路単体（１５）に接続されている。 The wiring (127) from the first decode circuit (178) from the top is connected to the output OR circuit combination circuit unit (15) in the first horizontal row from the top of the output OR circuit combination circuit section (8). The wiring (127) from the decoding circuit (178) second from the top is connected to the output OR circuit combination circuit section (8) in the second horizontal column from the top of the output OR circuit combination circuit section (8). It is connected to the unit (15), and the wiring (127) from the decoding circuit (178) which is the third from the top is the output OR in the third row from the top in the horizontal direction of the OR circuit combination circuit section (6). It is connected to a single circuit combination circuit (15).

なお、図２７の例ではデコード回路（１２７）からの配線（１７９）は３つだが、２５５本の配線が可能である。なお、２５６本目はＧＮＤ電位に接続される。また、出力回路用設定回路部（１２５）に内蔵しているデコード回路（１２７）を、図４６に示す出力用ＯＲ回路組み合わせ回路部（８）側に内蔵させても良い。 Although there are three wirings (179) from the decoding circuit (127) in the example of FIG. 27, 255 wirings are possible. Note that the 256th line is connected to the GND potential. Also, the decoding circuit (127) incorporated in the output circuit setting circuit section (125) may be incorporated in the output OR circuit combination circuit section (8) shown in FIG.

図１と、図１０に示す比較値選択回路部（４）について、図３６と図３７を用い比較値選択回路部（４）の追加および変更を、説明する。 With respect to the comparison value selection circuit section (4) shown in FIGS. 1 and 10, addition and modification of the comparison value selection circuit section (4) will be described with reference to FIGS. 36 and 37. FIG.

比較値が０の場合、比較値選択回路部（４）の配線（８４）へデジタル値の１が出力され、比較値が０の場合の比較値選択回路単体（１１）の中の回路選択保持回路（８８）の出力（９０）はオンになり、出力（９０）と接続されているＭＯＳＦＥＴ（９１）もオンになり、ソース側は、比較値が０の場合の比較値選択回路単体の出力（１９）になっており、比較値が０の場合の比較値選択回路単体（１１）の出力（１９）は０になる。 When the comparison value is 0, a digital value of 1 is output to the wiring (84) of the comparison value selection circuit section (4), and when the comparison value is 0, the circuit selection is held in the comparison value selection circuit unit (11). The output (90) of the circuit (88) is turned on, the MOSFET (91) connected to the output (90) is also turned on, and the source side is the output of the comparison value selection circuit alone when the comparison value is 0. (19), and when the comparison value is 0, the output (19) of the comparison value selection circuit unit (11) becomes 0.

比較値が０の場合の比較値選択回路単体の出力（１９）は、排他的論理和回路単体（１２）に２つある入力の、入力選択回路単体の出力（１７）と接続されている排他的論理和回路単体の片側の入力（１６）では無い、排他的論理和回路単体（１２）の残りの片側の入力（２１）と接続される。 The output (19) of the comparison value selection circuit unit when the comparison value is 0 is an exclusive gate connected to the output (17) of the input selection circuit unit of the two inputs of the exclusive OR circuit unit (12). It is connected to the input (21) of the remaining one side of the exclusive OR circuit unit (12), which is not the one-side input (16) of the exclusive OR circuit unit.

比較値が１の場合、比較値選択回路部（４）の配線（８５）へデジタル値の１が出力され、比較値が１の場合の比較値選択回路単体（１０）の中の回路選択保持回路（９２）の出力（９４）はオンになり、出力（９４）と接続されているＭＯＳＦＥＴ（９５）もオンになり、ソース側は、比較値が１の場合の比較値選択回路単体（１０）の出力（１８）になっており、比較値が１の場合の比較値選択回路単体（１０）の出力（１８）は１になる。 When the comparison value is 1, a digital value of 1 is output to the wiring (85) of the comparison value selection circuit section (4), and when the comparison value is 1, the circuit selection is held in the comparison value selection circuit unit (10). The output (94) of the circuit (92) is turned on, the MOSFET (95) connected to the output (94) is also turned on, and the source side is the comparison value selection circuit alone (10 ), and when the comparison value is 1, the output (18) of the comparison value selection circuit unit (10) becomes 1.

比較値が１の場合の比較値選択回路単体（１０）の出力（１８）は、排他的論理和回路単体（１２）に２つある入力に対して、入力選択回路単体の出力（１７）と接続される片側の入力（１６）ではなく、排他的論理和回路単体（１２）の残りの片側の入力（２１）と接続される。 The output (18) of the comparison value selection circuit unit (10) when the comparison value is 1 is the output (17) of the input selection circuit unit with respect to the two inputs of the exclusive OR circuit unit (12). It is connected to the remaining one-side input (21) of the exclusive OR circuit unit (12) instead of the one-side input (16) to which it is connected.

ここで、図３５、図３６に示す、外部からの信号を比較値とする比較値選択回路部（１８６）について、外部からの信号によるデジタル値の０もしくは、デジタル値の１の設定が可能になるようにする外部からの信号の入力その１（１８０）と、外部からの信号の入力その２（１８４）を追加し、比較値選択回路単体（１０）の出力（１８）の有効と無効を切り替える、ＭＯＳＦＥＴ（１８２）およびＭＯＳＦＥＴ（１８３）を接続している配線（１８１）を追加する。 Here, it is possible to set a digital value of 0 or a digital value of 1 by an external signal for the comparison value selection circuit section (186) shown in FIGS. External signal input 1 (180) and external signal input 2 (184) are added to enable and disable the output (18) of the comparison value selection circuit unit (10). Add wiring (181) connecting MOSFET (182) and MOSFET (183) to switch.

ＭＯＳＦＥＴ（１８２）は、ゲートがオフの時はＭＯＳＦＥＴのソースドレイン間はオンで、ゲートがオンになるとＭＯＳＦＥＴのソースドレイン間がオフになる否定出力のＭＯＳＦＥＴである。 The MOSFET (182) is a negative output MOSFET in which when the gate is off, the MOSFET source-drain is on, and when the gate is on, the MOSFET source-drain is off.

外部からの信号の入力その１（１８０）がデジタル値の１の場合、比較値選択回路単体（１０）の出力（１８）は否定出力になるＭＯＳＦＥＴ（１８２）により無効になり、排他的論理和回路単体（１２）に２つある入力の片側の入力（２１）へ信号として入力されない。
は否定出力になるＭＯＳＦＥＴ（１８２）により無効になり、排他的論理和回路単体（１２）に２つある入力の片側の入力（２１）へ信号として入力されない。When the input 1 (180) of the signal from the outside is a digital value of 1, the output (18) of the comparison value selection circuit unit (10) is invalidated by the negative output MOSFET (182), and the exclusive OR It is not input as a signal to the input (21) on one side of the two inputs in the circuit unit (12).
is invalidated by the MOSFET (182) that becomes a negative output, and is not input as a signal to the input (21) on one side of the two inputs of the exclusive OR circuit unit (12).

外部からの信号の入力その１（１８０）がデジタル値の１の場合、外部からの信号の入力その２（１８４）がＭＯＳＦＥＴ（１８３）により有効になる。 When the external signal input 1 (180) is a digital value of 1, the external signal input 2 (184) is enabled by the MOSFET (183).

外部からの信号の入力その２（１８４）が有効になった場合、外部からの信号の入力その２（１８４）からのデジタル値の０か、デジタル値の１かの信号が、排他的論理和回路単体（１２）に２つある入力の片側の入力（２１）への信号になる。 When the external signal input 2 (184) is enabled, the signal of digital value 0 or digital value 1 from the external signal input 2 (184) is exclusive OR It becomes a signal to the input (21) on one side of the two inputs in the circuit unit (12).

外部からの信号の入力その１（１８０）と、外部からの信号の入力その２（１８４）は、外部回路（１７９）で生成する。 An external signal input 1 (180) and an external signal input 2 (184) are generated by an external circuit (179).

外部回路（１７９）は、マイクロプロセッサを含むディジタル回路や、プログラマブルロジックコントローラや、ディスクリート部品を用いて組み上げたロジック回路や、手動での信号入力回路でも良く、本発明の回路に対してデジタル値の１か０かの設定値を入力できる回路であれば良い。 The external circuit (179) may be a digital circuit including a microprocessor, a programmable logic controller, a logic circuit assembled using discrete components, or a manual signal input circuit. Any circuit that can input a set value of 1 or 0 may be used.

図１と、図１０に示す比較値選択回路部（４）について、２つ目の回路の機能追加を説明する。 Regarding the comparison value selection circuit section (4) shown in FIG. 1 and FIG. 10, addition of the second circuit function will be described.

図３７と図３８を用いて、比較値選択回路部（４）の追加および変更を、説明する。 Addition and modification of the comparison value selection circuit section (4) will be described with reference to FIGS. 37 and 38. FIG.

図３７に示す回路は、比較値選択回路部（４）を、全て入力選択回路部（３）と同じ回路構成（１８５）に変更することにより、比較値をデジタル値の０か、デジタル値の１かで固定することなく、時間的に比較値がデジタル値の０か、デジタル値の１かで変化する回路を、入力選択回路部（３）と同じ回路構成（１８５）の入力（２０８）に入力するデジタル値を時間的に変化させることで、作成することが可能となる。In the circuit shown in FIG. 37 , by changing the comparison value selection circuit section (4) to the same circuit configuration (185) as the input selection circuit section (3), the comparison value can be set to a digital value of 0 or a digital value of The input (208) of the same circuit configuration (185) as the input selection circuit section (3) is a circuit in which the comparison value temporally changes between the digital value of 0 and the digital value of 1 without being fixed at 1. can be created by temporally changing the digital value input to .

また、図３９に示すように、外部からの信号を比較値とする比較値選択回路部（１８６）と、入力により比較値を変更できる入力選択回路部（３）と同じ回路構成（１８５）を混在させることも可能である。 In addition, as shown in FIG. 39, a comparison value selection circuit section (186) that uses an external signal as a comparison value and an input selection circuit section (3) that can change the comparison value by an input have the same circuit configuration (185). Mixing is also possible.

また、図３８に示すように、外部からの信号を比較値とする比較値選択回路部（１８６）と、入力により比較値を変更できる入力選択回路部（３）と同じ回路構成（１８５）を混在させることも可能である。 As shown in FIG. 38, a comparison value selection circuit section (186) that uses an external signal as a comparison value and an input selection circuit section (3) that can change the comparison value by an input have the same circuit configuration (185). Mixing is also possible.

なお、図３７と図３８に示した、比較値選択回路部（４）に追加および変更した回路の出力は、排他的論理和回路単体（１２）に２つある入力に対して、入力選択回路単体の出力（１７）と接続される片側の入力（２０）ではなく、排他的論理和回路単体（１２）の残りの片側の入力（２１）に接続する。 37 and 38, the outputs of the circuits added to and changed from the comparison value selection circuit section (4) are the input selection circuit It is connected to the remaining one-side input (21) of the exclusive-OR circuit unit (12) instead of the one-side input (20) connected to the unit's output (17).

図１に示す作成が可能な非ノイマン型の回路の、入力選択回路部（３）と、比較値選択回路部（４）があり、その次に排他的論理和回路部（５）があり、その次にＯＲ回路組み合わせ回路部（６）があり、その次に否定回路部（７）があり、その次に出力用ＯＲ回路組み合わせ部（８）になっている、回路の構成について、ＯＲ回路組み合わせ回路部（６）を、ＡＮＤ回路組み合わせ回路部（１８８）へ置き換えた回路構成について説明する。 The non-von Neumann type circuit shown in FIG. Next, there is an OR circuit combination circuit section (6), then there is an NOT circuit section (7), and next there is an output OR circuit combination section (8). A circuit configuration in which the combinational circuit section (6) is replaced with an AND circuit combinational circuit section (188) will be described.

図１７、図１８に示す、ＡＮＤ回路組み合わせ回路単体（１８７）および、ＡＮＤ回路組み合わせ回路部（１８８）を用いて、ＯＲ回路組み合わせ回路部（６）を、ＡＮＤ回路組み合わせ回路部（１８８）へ置き換える。 The AND circuit combination circuit unit (187) and the AND circuit combination circuit unit (188) shown in FIGS. 17 and 18 are used to replace the OR circuit combination circuit unit (6) with the AND circuit combination circuit unit (188). .

図１に示す、ＯＲ回路組み合わせ回路単体（１３）の出力側に否定回路単体（１４）がある回路の構成について、図１７に示ように、ＡＮＤ回路組み合わせ回路部（１８８）の入力側に否定回路単体（１４）がある回路の構成になるように、否定回路単体（１４）を移動する。 As shown in FIG. 17, regarding the configuration of the circuit having the single NOT circuit (14) on the output side of the single OR circuit combination circuit (13), as shown in FIG. The NOT circuit unit (14) is moved so that the circuit unit (14) becomes a circuit configuration.

まとめると、否定回路部（７）があり、その次にＡＮＤ回路組み合わせ回路部（１８８）があり、その次に出力用ＯＲ回路組み合わせ回路部（８）がある回路の構成に変更する。 In summary, the circuit configuration is changed to include an NOT circuit section (7), an AND circuit combination circuit section (188), and an output OR circuit combination circuit section (8).

先ず、排他的論理和選択設定回路部（３６）の出力（２９）から選択する番号と同じ番号のＯＲ回路組み合わせ回路用排他的論理和選択配線（３３）にデジタル値の１が出力される。 First, a digital value of 1 is output to the exclusive OR circuit combination circuit exclusive OR selection wiring (33) of the same number as the number selected from the output (29) of the exclusive OR selection setting circuit section (36).

なお、ＯＲ回路組み合わせ回路用排他的論理和選択配線（３３）は、排他的論理和選択設定回路部（３６）の出力（２９）に接続している配線（３０）を分岐、分配された配線の接続（３５）からの配線で、ＯＲ回路組み合わせ回路部（６）に接続している。 The exclusive logical sum selection wiring (33) for the OR circuit combination circuit is a wiring distributed by branching the wiring (30) connected to the output (29) of the exclusive logical sum selection setting circuit section (36). It is connected to the OR circuit combination circuit section (6) by the wiring from the connection (35).

また、ＡＮＤ回路組み合わせ回路部（１８８）に格子状に配置された全てのＡＮＤ回路組み合わせ回路単体（１８７）の中から、横方向１列の全てのＡＮＤ回路組み合わせ回路単体（１８７）を選択する方法については、ＯＲ回路組み合わせ回路用排他的論理和選択配線（３３）を用いた回路構成と全く同じであるため、ＯＲ回路組み合わせ回路用排他的論理和選択配線（３３）の名称及び回路構成を用いて説明する。 Also, a method of selecting all the single AND circuit combinational circuits (187) in one row in the horizontal direction from all the single AND circuit combinational circuits (187) arranged in a grid pattern in the AND circuit combinational circuit section (188). is exactly the same as the circuit configuration using the exclusive OR selection wiring (33) for the OR circuit combination circuit, so the name and circuit configuration of the exclusive OR selection wiring (33) for the OR circuit combination circuit are used. to explain.

ＡＮＤ回路組み合わせ回路部（１８８）に格子状に配置された、全てのＡＮＤ回路組み合わせ回路単体（１８７）に対して、デジタル値の１が設定されたＯＲ回路組み合わせ回路用排他的論理和選択配線（３３）と接続している、横方向１列の全てのＡＮＤ回路組み合わせ回路単体（１８７）にデジタル値の１が入力される。 Exclusive OR selection wiring for OR circuit combination circuits ( 33), a digital value of 1 is input to all the AND circuit combinational circuit units (187) in one row in the horizontal direction.

ＯＲ回路組み合わせ回路用排他的論理和選択配線（３３）と、ＡＮＤ回路組み合わせ回路単体（１８７）の中のＭＯＳＦＥＴ（１８９）は接続されている。 The exclusive OR selection wiring (33) for the OR circuit combination circuit and the MOSFET (189) in the single AND circuit combination circuit (187) are connected.

これにより、デジタル値の１が入力された、横方向１列の全てのＡＮＤ回路組み合わせ回路単体（１８７）の中のＭＯＳＦＥＴ（１８９）がオンする。 As a result, the MOSFETs (189) in all the single AND circuit combination circuits (187) in one row in the horizontal direction to which the digital value of 1 is input are turned on.

なお、ＡＮＤ回路組み合わせ回路部（１８８）に格子状に配置された全てのＡＮＤ回路組み合わせ回路単体（１８７）の中から、縦方向１列の全てのＡＮＤ回路組み合わせ回路単体（１８７）を選択する方法については、ＯＲ回路組み合わせ回路設定回路部（１０４）を用いた回路構成と全く同じである。 A method of selecting all the single AND circuit combinational circuits (187) in one column in the vertical direction from all the single AND circuit combinational circuits (187) arranged in a grid pattern in the AND circuit combinational circuit section (188). is exactly the same as the circuit configuration using the OR circuit combination circuit setting circuit unit (104).

次に、縦方向１列の全てのＡＮＤ回路組み合わせ回路単体（１８７）を選択する方法については、ＯＲ回路組み合わせ回路設定回路部（１０４）の名称及び回路構成を用いた説明とする。 Next, the method of selecting all the single AND circuit combination circuits (187) in one column in the vertical direction will be described using the name and circuit configuration of the OR circuit combination circuit setting circuit unit (104).

ＯＲ回路組み合わせ回路設定回路部（１０４）の出力（１０５）にて、ＡＮＤ回路組み合わせ回路部（１８８）に格子状に配置された全てのＡＮＤ回路組み合わせ回路単体（１８７）に対して、ＯＲ回路組み合わせ回路設定回路部（１０４）の出力（１０５）で選択された番号と同じ番号の格子状の中の縦方向の１列の全てのＡＮＤ回路組み合わせ回路単体（１８７）へデジタル値の１が入力される。 At the output (105) of the OR circuit combination circuit setting circuit unit (104), all the AND circuit combination circuit units (187) arranged in a grid pattern in the AND circuit combination circuit unit (188) are OR circuit combinations. A digital value of 1 is input to all the AND circuit combinational circuit units (187) in one column in the vertical direction in the lattice with the same number as the number selected by the output (105) of the circuit setting circuit section (104). be.

ＯＲ回路組み合わせ回路設定回路部（１０４）の出力（１０５）と、ＡＮＤ回路組み合わせ回路部（１８８）を接続している配線（１９０）と、ＡＮＤ回路組み合わせ回路単体（１８７）の中のＭＯＳＦＥＴ（１９１）は接続されている。 The output (105) of the OR circuit combination circuit setting circuit unit (104), the wiring (190) connecting the AND circuit combination circuit unit (188), and the MOSFET (191) in the AND circuit combination circuit unit (187) ) are connected.

このことから、デジタル値の１が入力されたＡＮＤ回路組み合わせ回路部（１８８）の中の、縦方向の１列の全てのＡＮＤ回路組み合わせ回路単体（１８７）の中のＭＯＳＦＥＴ（１９１）がオンする。 As a result, the MOSFETs (191) in all the single AND circuit combination circuits (187) in one column in the AND circuit combination circuit section (188) to which the digital value of 1 is input are turned on. .

ＡＮＤ回路組み合わせ回路部（１８８）に格子状に配置されている、全てのＡＮＤ回路組み合わせ回路単体（１８７）において、ＯＲ回路組み合わせ回路用排他的論理和選択配線（３３）からデジタル値の１が入力された、横方向１列の全てのＡＮＤ回路組み合わせ回路単体（１８７）の中のＭＯＳＦＥＴ（１８９）がオンし、デジタル値の１が入力されたＡＮＤ回路組み合わせ回路単体（１８７）の中の縦方向の１列の全てのＡＮＤ回路組み合わせ回路単体（１８７）の中のＭＯＳＦＥＴ（１９１）がオンになる。 A digital value of 1 is input from the exclusive OR selection wiring (33) for the OR circuit combination circuit in all the AND circuit combination circuit units (187) arranged in a grid pattern in the AND circuit combination circuit section (188). MOSFETs (189) in all the AND circuit combination circuit units (187) in one row in the horizontal direction are turned on, and the digital value of 1 is input in the AND circuit combination circuit unit (187) in the vertical direction. MOSFETs (191) in all AND circuit combinational circuit units (187) in one column of are turned on.

すなわち、格子状に配置されている全てのＡＮＤ回路組み合わせ回路単体（１８７）の中から、選択されたＡＮＤ回路組み合わせ回路単体（１８７）のみ、ＭＯＳＦＥＴ（１８９）とＭＯＳＦＥＴ（１９１）の両方がオンになる。 That is, only the single AND circuit combination circuit (187) selected from all the single AND circuit combination circuits (187) arranged in a lattice has both the MOSFET (189) and the MOSFET (191) turned on. Become.

なお、選択されたＡＮＤ回路組み合わせ回路単体（１８７）以外の、残りの入力選択回路単体（１８７）はＭＯＳＦＥＴ（１８９）とＭＯＳＦＥＴ（１９１）の片側、もしくは両方がオフになる。 In the remaining input selection circuit units (187) other than the selected AND circuit combination circuit unit (187), one side or both of the MOSFETs (189) and MOSFETs (191) are turned off.

すなわち、ＡＮＤ回路組み合わせ回路部（１８８）に格子状に配置された、全てのＡＮＤ回路組み合わせ回路単体（１８７）の中からＭＯＳＦＥＴ（１８９）とＭＯＳＦＥＴ（１９１）が同時にオンするのは、選択されたＡＮＤ回路組み合わせ回路単体（１８７）のみである。 That is, the MOSFET (189) and the MOSFET (191) are turned on simultaneously from all the AND circuit combination circuit units (187) arranged in a grid pattern in the AND circuit combination circuit section (188). It is only the AND circuit combination circuit unit (187).

ＭＯＳＦＥＴ（１９１）のドレイン側はＶｃｃと接続している。 The drain side of MOSFET (191) is connected to Vcc.

ＭＯＳＦＥＴ（１９１）のソース側と、ＭＯＳＦＥＴ（１８９）のドレイン側は接続されており、ＭＯＳＦＥＴ（１９１）とＭＯＳＦＥＴ（１８９）はＡＮＤ接続になっている。 The source side of MOSFET (191) and the drain side of MOSFET (189) are connected, and MOSFET (191) and MOSFET (189) are AND-connected.

ＭＯＳＦＥＴ（１８９）のソース側に、回路選択保持回路（１９２）のセット入力（１９３）が接続されている。 A set input (193) of a circuit selection holding circuit (192) is connected to the source side of the MOSFET (189).

このことから、回路選択保持回路（１９２）のセット入力（１９３）にデジタル値の１もしくは信号の１もしくはオンが入力される。 Accordingly, a digital value of 1 or a signal of 1 or ON is input to the set input (193) of the circuit selection holding circuit (192).

なお、厳密にはセット入力（１９３）に入力される電圧は、ＭＯＳＦＥＴ（１８９）とＭＯＳＦＥＴ（１９１）のオンしたときの、それぞれのデバイス抵抗による電圧降下分だけ、Ｖｃｃより電圧は低くなっているが、デジタル回路としてのデジタル値は１である。 Strictly speaking, the voltage input to the set input (193) is lower than Vcc by the voltage drop due to the device resistance when the MOSFET (189) and MOSFET (191) are turned on. However, the digital value as a digital circuit is 1.

ＡＮＤ回路組み合わせ回路単体（１８７）の中の、回路選択保持回路（１９２）のセット入力（１９３）にデジタル値の１もしくは信号の１もしくはオンが入力されると、回路選択保持回路（１９２）の出力（１９４）はオンになり、回路選択保持回路（１９２）の出力（１９４）に接続されているＭＯＳＦＥＴ（１９５）はオンする。 When a digital value of 1 or a signal of 1 or ON is input to the set input (193) of the circuit selection holding circuit (192) in the single AND circuit combination circuit (187), the circuit selection holding circuit (192) is turned on. The output (194) turns on and the MOSFET (195) connected to the output (194) of the circuit selection hold circuit (192) turns on.

また、回路選択保持回路（１９２）の出力（１９４）に接続されている、ゲートへの印加電圧がオフの場合に、常時オンになっているＭＯＳＦＥＴ（１９６）とＭＯＳＦＥＴ（１９７）は、ゲートへの印加電圧がオンになり、ＭＯＳＦＥＴ（１９６）とＭＯＳＦＥＴ（１９７）はオフになる。 In addition, when the voltage applied to the gates connected to the output (194) of the circuit selection holding circuit (192) is off, the MOSFETs (196) and (197) that are always on are connected to the gates. is turned on and MOSFET (196) and MOSFET (197) are turned off.

回路選択保持回路（１９２）の出力（１９４）に接続されている、ＭＯＳＦＥＴ（１９５）がオンになり、ＭＯＳＦＥＴ（１９６）とＭＯＳＦＥＴ（１９７）はオフになる。 MOSFET (195) is turned on and MOSFETs (196) and (197) are turned off, which are connected to the output (194) of the circuit selection hold circuit (192).

回路選択保持回路（１９２）のセット入力（１９３）に入力されるデジタル値もしくは信号が０もしくはオフになっても、回路選択保持回路（１９２）の出力（１９４）と、出力（１９４）に接続しているＭＯＳＦＥＴ（１９５）のオンの状態と、ＭＯＳＦＥＴ（１９６）とＭＯＳＦＥＴ（１９７）のオフの状態は保持される。 Even if the digital value or signal input to the set input (193) of the circuit selection holding circuit (192) is 0 or off, the output (194) of the circuit selection holding circuit (192) and the output (194) are connected. The ON state of the MOSFET (195) and the OFF state of the MOSFETs (196) and (197) are maintained.

回路選択保持回路（１９２）はＲＳフリップフロップ回路でセット入力（１９３）にＶｃｃもしくはデジタル値の１が入力されると回路選択保持回路（１９２）の出力（１９４）のデジタル値の１は保持される。なおリセット回路の出力（２０５）と、回路選択保持回路（１９２）のリセット入力（４７）を接続している配線（４８）から、リセット入力（４７）にＶｃｃもしくはデジタル値の１が入力されると、回路選択保持回路（１９２）の出力（１９３）のデジタル値は０になり、回路選択保持回路（１９２）の出力（１９３）に接続しているＭＯＳＦＥＴ（１９５）はオフになり、ゲートへの印加電圧がオフの場合に、常時オンになるＭＯＳＦＥＴ（１９６）とＭＯＳＦＥＴ（１９７）はオンになる。 The circuit selection holding circuit (192) is an RS flip-flop circuit, and when Vcc or a digital value of 1 is input to the set input (193), the digital value of 1 in the output (194) of the circuit selection holding circuit (192) is held. be. Vcc or a digital value of 1 is input to the reset input (47) from the wiring (48) connecting the output (205) of the reset circuit and the reset input (47) of the circuit selection holding circuit (192). Then, the digital value of the output (193) of the circuit selection holding circuit (192) becomes 0, the MOSFET (195) connected to the output (193) of the circuit selection holding circuit (192) turns off, and the gate The normally-on MOSFETs (196) and (197) are turned on when the applied voltage is off.

また、回路選択保持回路（１９２）を、フラッシュメモリの技術であるフローティングゲート方式のＭＯＳＦＥＴ（２４）に変更しても良い。フローティングゲート方式のＭＯＳＦＥＴ（２４）へのゲート電圧印加のＶｃｃがオフすなわち０Ｖになってもフローティングゲート方式のＭＯＳＦＥＴ（２４）の出力のデジタル値の１は保持される。フローティングゲート方式のＭＯＳＦＥＴ（２４）のゲート側はフローティングゲート内の電荷を除去するための配線（２５）が接続されている。 Also, the circuit selection holding circuit (192) may be changed to a floating gate type MOSFET (24) which is a flash memory technology. Even if the gate voltage Vcc applied to the floating gate MOSFET (24) is turned off, that is, 0 V, the digital value of 1 of the output of the floating gate MOSFET (24) is held. A wiring (25) is connected to the gate side of the floating gate type MOSFET (24) for removing charges in the floating gate.

まとめると、ＡＮＤ回路組み合わせ回路部（１８８）に格子状に配置された、全てのＡＮＤ回路組み合わせ回路単体（１８７）の中から選択された、ＡＮＤ回路組み合わせ回路単体（１８７）の中の回路選択保持回路（１９２）の出力（１９４）に接続されているＭＯＳＦＥＴ（１９５）はオンし、ＭＯＳＦＥＴ（１９６）とＭＯＳＦＥＴ（１９７）はオフになる。 In summary, the selection and holding of the circuit in the single AND circuit combinational circuit (187) selected from all the single AND circuit combinational circuits (187) arranged in a grid pattern in the AND circuit combinational circuit section (188). MOSFET (195) connected to the output (194) of circuit (192) is turned on and MOSFETs (196) and (197) are turned off.

排他的論理和回路単体（１２）の出力（２２）と、ＡＮＤ接続している、否定回路単体（１４）の出力（２６）が、ＡＮＤ回路組み合わせ回路単体（１８７）の中のＭＯＳＦＥＴ（１９８）のゲートに配線（２０４）で接続されている。 The output (22) of the exclusive OR circuit unit (12) and the output (26) of the NOT circuit unit (14), which are AND-connected, are the MOSFET (198) in the AND circuit combination circuit unit (187). is connected to the gate of by a wiring (204).

すなわち、ＡＮＤ回路組み合わせ回路単体（１８７）に入力される、デジタル値の０もしくは、デジタル値の１については、排他的論理和回路単体（１２）の出力（２２）と、ＡＮＤ接続している、否定回路単体（１４）の出力（２６）で決定される。 That is, the digital value of 0 or the digital value of 1 input to the AND circuit combination circuit unit (187) is AND-connected with the output (22) of the exclusive OR circuit unit (12). It is determined by the output (26) of the NOT circuit unit (14).

ＭＯＳＦＥＴ（１９８）とＭＯＳＦＥＴ（１９７）のドレイン側はＶｃｃと接続している。 The drain sides of MOSFET (198) and MOSFET (197) are connected to Vcc.

ＭＯＳＦＥＴ（１９８）とＭＯＳＦＥＴ（１９７）のソース側は、ＭＯＳＦＥＴ（１９５）とＭＯＳＦＥＴ（１９６）のドレイン側と接続している。 The source sides of MOSFET (198) and MOSFET (197) are connected to the drain sides of MOSFET (195) and MOSFET (196).

ＭＯＳＦＥＴ（１９５）とＭＯＳＦＥＴ（１９６）のソース側はＡＮＤ回路組み合わせ回路単体（１８７）の出力（１９９）になる。 The source side of MOSFET (195) and MOSFET (196) becomes the output (199) of the AND circuit combination circuit unit (187).

ＡＮＤ回路組み合わせ回路単体（１８７）のＡＮＤ回路を作成する方法について説明する。 A method for creating an AND circuit for a single AND circuit combination circuit (187) will be described.

ＯＲ回路組み合わせ回路設定回路部（１０４）の出力（１０５）で、選択される縦１列のＡＮＤ回路組み合わせ回路単体（１８７）の番号を固定すると、縦方向のＡＮＤ回路組み合わせ回路単体（１８７）が複数選択出来るようになる。 When the number of the AND circuit combination circuit unit (187) selected in the vertical direction is fixed by the output (105) of the OR circuit combination circuit setting circuit unit (104), the vertical direction AND circuit combination circuit unit (187) becomes Multiple selection is possible.

このとき、排他的論理和選択設定回路部（３６）の出力（２９）からの番号を複数選択すると、複数の縦方向のＡＮＤ回路組み合わせ回路単体（１８７）が選択され、ＡＮＤ回路組み合わせ回路単体（１８７）のＡＮＤ回路が作成される。 At this time, if a plurality of numbers from the output (29) of the exclusive OR selection setting circuit section (36) are selected, a plurality of single AND circuit combination circuits (187) in the vertical direction are selected, and a single AND circuit combination circuit ( 187) is created.

縦方向で、複数選択されたＡＮＤ回路組み合わせ回路単体（１８７）の出力（１９９）が、１つでもデジタル値の０がある場合は、複数選択されたＡＮＤ回路組み合わせ回路単体（１８７）全体の出力は、デジタル値の０を出力する。 In the vertical direction, if even one output (199) of a single AND circuit combinational circuit (187) selected has a digital value of 0, the output of the entire single AND circuit combinational circuit (187) selected outputs a digital value of 0.

縦方向で、複数選択されたＡＮＤ回路組み合わせ回路単体（１８７）の出力（１９９）が、全てデジタル値の１の場合のみ、複数選択されたＡＮＤ回路組み合わせ回路単体（１８７）全体の出力は、デジタル値の１を出力する。 In the vertical direction, only when the output (199) of the multiple selected AND circuit combinational circuit units (187) are all digital values of 1, the output of the multiple selected AND circuit combinational circuit units (187) as a whole is digital. Output a value of 1.

すなわち、ＡＮＤ回路組み合わせ部（１８８）の中から選択される複数のＡＮＤ回路組み合わせ回路単体（１８７）はＡＮＤ回路になっている。 That is, a plurality of single AND circuit combination circuits (187) selected from the AND circuit combination section (188) are AND circuits.

なお、縦方向に複数のＡＮＤ回路組み合わせ回路単体（１８７）が直列接続されているため、それぞれのＡＮＤ回路組み合わせ回路単体（１８７）の中の、複数のＭＯＳＦＥＴのデバイス抵抗による電圧低下が発生する。このため、電圧維持のためのバッファ回路（２０３）をそれぞれのＡＮＤ回路組み合わせ回路単体（１８７）の間に接続する。 Since a plurality of AND circuit combination circuit units (187) are connected in series in the vertical direction, a voltage drop occurs due to the device resistance of a plurality of MOSFETs in each AND circuit combination circuit unit (187). Therefore, a buffer circuit (203) for voltage maintenance is connected between each AND circuit combination circuit unit (187).

このことから、回路の作成が可能な非ノイマン型の回路の構成について、ＯＲ回路組み合わせ回路部（６）を、ＡＮＤ回路組み合わせ回路部（１８８）に置き換えられる。 For this reason, the OR circuit combination circuit section (6) can be replaced with the AND circuit combination circuit section (188) for the configuration of a non-Von Neumann type circuit that can be created.

図１８に例えとして、ＡＮＤ回路組み合わせ回路部（１８８）に、格子状に縦方向３列と、横方向３列に配置された、全てのＡＮＤ回路組み合わせ回路単体（１８７）の中から、ＯＲ回路組み合わせ回路設定回路部（１０４）の出力（１０５）とＡＮＤ回路組み合わせ部（１８８）を接続している配線（１９０）の、縦方向３列の配線の左から１番目の配線（２００）と、ＡＮＤ回路組み合わせ回路単体（１８７）と接続される横方向３列のＯＲ回路組み合わせ回路用排他的論理和選択配線（３３）において、横方向３列の配線の上から１番目の配線（２０１）と、横方向３列の配線の上から２番目の配線（２０２）にて、ＡＮＤ回路組み合わせ回路単体（１８７）が２個選択されることを図示する。これら選択された２個のＡＮＤ回路組み合わせ回路単体（１８７）はＡＮＤ回路になっている。 As an example in FIG. 18, an OR circuit is selected from all the AND circuit combination circuit units (187) arranged in a grid pattern in three columns in the vertical direction and three columns in the horizontal direction in the AND circuit combination circuit section (188). The wiring (190) connecting the output (105) of the combinational circuit setting circuit section (104) and the AND circuit combination section (188), the first wiring (200) from the left in the vertical three lines of wiring, In the horizontal three rows of OR circuit combinational circuit exclusive OR selection wirings (33) connected to the single AND circuit combinational circuit (187), the first wiring (201) from the top of the horizontal three rows of wirings. , two AND circuit combination circuit units (187) are selected by the second wiring (202) from the top of the wiring of three rows in the horizontal direction. These two selected AND circuit combination circuit units (187) are AND circuits.

なお、ＡＮＤ回路組み合わせ回路部（１８８）に格子状に、縦方向と、横方向に配置された全てのＡＮＤ回路組み合わせ回路単体（１８７）の縦方向と、横方向の列の数は任意で良く、例えば縦方向６４列で横方向６４列でも良く、縦方向５１２列で横方向５１２列でも良い。 The number of columns in the vertical and horizontal directions of all the single AND circuit combination circuits (187) arranged vertically and horizontally in the AND circuit combinational circuit section (188) may be arbitrary. For example, 64 rows in the vertical direction and 64 rows in the horizontal direction may be used, or 512 rows in the vertical direction and 512 rows in the horizontal direction may be used.

An example of creating a circuit configuration according to the present invention

図３０に、複数のデジタルの入力値の組み合わせに対してデジタルの出力値が一律に決定する回路になっていることを特徴とする非ノイマン型の回路の例を示す。 FIG. 30 shows an example of a non-Neumann type circuit characterized by a circuit that uniformly determines a digital output value for a combination of a plurality of digital input values.

図３０の回路を作成する手順を説明する。 A procedure for creating the circuit of FIG. 30 will be described.

図２１に示すように、排他的論理和選択設定回路（３６）、入力選択設定回路部（６５）、比較値選択設定回路部（８１）、ＯＲ回路組み合わせ回路設定回路部（１０４）、出力用ＯＲ回路設定回路部（１２１）、出力回路用設定回路部（１２５）の６個のメモリは、アドレス番号が共通になるように接続（１６５）（１６６）されているので、６個のメモリは、共通する同じアドレス番号を指定されると、それぞれ６個のメモリに書き込まれた個々のメモリの、同じアドレス番号に書き込まれたデータを読み出すようになっている。 As shown in FIG. 21, an exclusive OR selection setting circuit (36), an input selection setting circuit (65), a comparison value selection setting circuit (81), an OR circuit combination circuit setting circuit (104), an output The six memories of the OR circuit setting circuit section (121) and the output circuit setting circuit section (125) are connected (165) and (166) so that the address numbers are common. , the same common address number is specified, the data written to the same address number in each of the six memories is read.

図２８に示す、排他的論理和選択設定回路（３６）、入力選択設定回路部（６５）、比較値選択設定回路部（８１）、ＯＲ回路組み合わせ回路設定回路部（１０４）、出力用ＯＲ回路設定回路部（１２１）、出力回路用設定回路部（１２５）の、６個のメモリに書き込まれたデータを、各メモリを読み込みモードにし、各メモリのチップセレクタで６個全部のメモリを有効にして、共通のアドレス番号（１６５）を１６進数で表記した００００から０００７の順に指定し、６個のメモリ内のデータを指定したアドレスの順に読み出す。 The exclusive OR selection setting circuit (36), the input selection setting circuit (65), the comparison value selection setting circuit (81), the OR circuit combination circuit setting circuit (104), and the output OR circuit shown in FIG. The data written in the six memories of the setting circuit section (121) and the output circuit setting circuit section (125) are set to read mode for each memory, and all six memories are enabled by the chip selector of each memory. Then, a common address number (165) is specified in order from 0000 to 0007 expressed in hexadecimal, and the data in the six memories are read out in order of the specified addresses.

図３０に示す、複数のデジタルの入力値の組み合わせに対してデジタルの出力値が一律に決定する回路になっていることを特徴とする非ノイマン型の回路は、排他的論理和選択設定回路（３６）、入力選択設定回路部（６５）、比較値選択設定回路部（８１）、ＯＲ回路組み合わせ回路設定回路部（１０４）、出力用ＯＲ回路設定回路部（１２１）、出力回路用設定回路部（１２５）の、６個のメモリに書き込まれたデータを、共通の入力アドレス（１６５）に１６進数で表記した００００から０００７の順に指定し、指定された入力アドレスの順に書き込まれたデータを、読み出すことで作成できる。 The non-Von Neumann type circuit shown in FIG. 30, which is characterized by a circuit that uniformly determines the digital output value for a combination of a plurality of digital input values, is an exclusive OR selection setting circuit ( 36), an input selection setting circuit section (65), a comparison value selection setting circuit section (81), an OR circuit combination circuit setting circuit section (104), an output OR circuit setting circuit section (121), and an output circuit setting circuit section. The data written in the six memories of (125) are specified in the order of 0000 to 0007 expressed in hexadecimal at the common input address (165), and the data written in the order of the specified input addresses are Can be created by reading.

図２８に、排他的論理和選択設定回路（３６）用のメモリ（２３７）のアドレス番号（２１０）、メモリへ書き込むデータ（２２６）、データの内容の説明（２４７）と、入力選択設定回路部（６５）用のメモリ（２３８）のアドレス番号（２１１）、メモリへ書き込むデータ（２２７）、データの内容の説明（２４８）と、比較値選択設定回路部（８１）用のメモリ（２３９）のアドレス番号（２１２）、メモリへ書き込むデータ（２２８）、データの内容の説明（２４９）と、ＯＲ回路組み合わせ回路設定回路部（１０４）用のメモリ（２４０）のアドレス番号（２１３）、メモリへ書き込むデータ（２２９）、データの内容の説明（２５０）と、出力用ＯＲ回路設定回路部（１２１）用のメモリ（２４１）のアドレス番号（２１４）、メモリへ書き込むデータ（２３０）、データの内容の説明（２５１）と、出力回路用設定回路部（１２５）用のメモリ（２４２）のアドレス番号（２１５）、メモリへ書き込むデータ（２３１）、データの内容の説明（２５２）を示す。 FIG. 28 shows the address number (210) of the memory (237) for the exclusive OR selection setting circuit (36), the data (226) to be written to the memory, the explanation of the contents of the data (247), and the input selection setting circuit section. (65) address number (211) of memory (238), data to be written to memory (227), description of data content (248), memory (239) for comparison value selection setting circuit section (81) Address number (212), data to be written to memory (228), description of data content (249), address number (213) of memory (240) for OR circuit combination circuit setting circuit unit (104), and write to memory Data (229), description of data content (250), address number (214) of memory (241) for output OR circuit setting circuit unit (121), data to be written to memory (230), description of data content Description (251), address number (215) of memory (242) for output circuit setting circuit section (125), data to be written to memory (231), and description of data content (252) are shown.

６個のメモリにデータを書き込む方法は、通常のメモリの書き込み手順で行う。メモリを書き込みモードにしチップセレクタでメモリを選択し、、アドレスを設定して、メモリ内にデータを書き込む。 The method of writing data into the six memories is carried out according to a normal memory writing procedure. Set the memory to write mode, select the memory with the chip selector, set the address, and write the data in the memory.

排他的論理和選択設定回路（３６）用の、メモリのアドレス番号（２１０）の１６進数で表記した００００から０００７に、メモリへ書き込むデータ（２２６）として、１６進数で表記した００、０１、０２、ＦＦ、ＦＦ、ＦＦ、ＦＦを書き込む。 00, 01, 02 in hexadecimal notation as data (226) to be written in the memory from 0000 to 0007 in hexadecimal notation of the memory address number (210) for the exclusive OR selection setting circuit (36) , FF, FF, FF, FF.

入力選択設定回路部（６５）用の、メモリのアドレス番号（２１１）の１６進数で表記した００００から０００７に、メモリへ書き込むデータ（２２７）として、１６進数で表記した００、０１、０２、ＦＦ、ＦＦ、ＦＦ、ＦＦを書き込む。 0000 to 0007 in hexadecimal notation of the memory address number (211) for the input selection setting circuit section (65), and 00, 01, 02, FF in hexadecimal notation as data to be written in the memory (227) , FF, FF, FF.

比較値選択設定回路部（８１）用の、メモリのアドレス番号（２１２）の１６進数で表記した００００から０００７に、メモリへ書き込むデータ（２２８）として、１６進数で表記した０１、００、０１、ＦＦ、ＦＦ、ＦＦ、ＦＦを書き込む。 0000 to 0007 in hexadecimal notation of the memory address number (212) for the comparison value selection setting circuit section (81), and 01, 00, 01 in hexadecimal notation as data (228) to be written into the memory. Write FF, FF, FF, FF.

ＯＲ回路組み合わせ設定回路部（１０４）用の、メモリのアドレス番号（２１３）の１６進数で表記した００００から０００７に、メモリへ書き込むデータ（２２９）として、１６進数で表記した００、００、０１、ＦＦ、ＦＦ、ＦＦ、ＦＦを書き込む。 0000 to 0007 in hexadecimal notation of the memory address number (213) for the OR circuit combination setting circuit unit (104), and 00, 00, 01 in hexadecimal notation as the data (229) to be written into the memory. Write FF, FF, FF, FF.

出力用ＯＲ回路設定回路部（１２１）用の、メモリのアドレス番号（２１４）の１６進数で表記した００００から０００７に、メモリへ書き込むデータ（２３０）として、１６進数で表記した００、０１、００、０１、ＦＦ、ＦＦ、ＦＦを書き込む。 00, 01, 00 in hexadecimal notation as data (230) to be written to the memory from 0000 to 0007 in hexadecimal notation of the memory address number (214) for the output OR circuit setting circuit unit (121) , 01, FF, FF, FF.

出力用回路設定回路部（１２５）用の、メモリのアドレス番号（２１５）の１６進数で表記した００００から０００７に、メモリへ書き込むデータ（２３１）として、１６進数で表記した００、００、０１、０１、ＦＦ、ＦＦ、ＦＦを書き込む。 0000 to 0007 in hexadecimal notation of the memory address number (215) for the output circuit setting circuit unit (125), and 00, 00, 01 in hexadecimal notation as the data (231) to be written into the memory. Write 01, FF, FF, FF.

図２８と、図３０を参照しながら、複数のデジタルの入力値の組み合わせに対してデジタルの出力値が一律に決定する回路になっていることを特徴とする非ノイマン型の回路について説明する。 28 and 30, a non-von Neumann circuit characterized by a circuit that uniformly determines a digital output value for a combination of a plurality of digital input values will be described.

排他的論理和選択設定回路（３６）用のメモリ（２３７）のアドレス番号（２１０）の１６進数で表記した００００に、書き込まれたデータ（２２６）の１６進数で表記した００を読み出すと、排他的論理和選択設定回路部の出力の配線（２８６）を、分岐、分配する配線部（２１６）の中で接続（２１７）して、分岐した入力用排他的論理和選択配線（２６０）にて、入力選択回路部（３）に格子状に配置された、全ての入力選択回路単体（９）の中から、横１列で、上から１列目の全ての入力選択回路単体（９）が選択される。 When 00 expressed in hexadecimal notation of data (226) written to 0000 expressed in hexadecimal notated as address number (210) of memory (237) for exclusive OR selection setting circuit (36) is read, exclusive The output wiring (286) of the logical OR selection setting circuit section is connected (217) in the branching and distributing wiring section (216), and the branched input exclusive OR selection wiring (260) , from among all the input selection circuit units (9) arranged in a grid pattern in the input selection circuit section (3), all the input selection circuit units (9) in the first horizontal row from the top are selected.

次に、入力選択設定回路部（６５）用のメモリ（２３８）のアドレス番号（２１１）の１６進数で表記した００００に、書き込まれたデータ（２２７）で、１６進数で表記した００を読み出すと、配線（２６１）にて、入力選択回路部（３）に格子状に配置された、全ての入力選択回路単体（９）の中から、縦１列で、左から１列目の全ての入力選択回路単体（９）が選択される。 Next, when the data (227) written in hexadecimal 0000 of the address number (211) of the memory (238) for the input selection setting circuit section (65) is read, the hexadecimal 00 is read. , the wiring (261) selects all input selection circuit units (9) arranged in a grid pattern in the input selection circuit section (3) in one vertical column and the first column from the left. A single selection circuit (9) is selected.

これにより、入力選択回路単体（２１８）が選択される。 As a result, the single input selection circuit (218) is selected.

排他的論理和選択設定回路（３６）用のメモリ（２３７）のアドレス番号（２１０）の１６進数で表記した００００に、書き込まれたデータ（２２６）の１６進数で表記した００を読み出すと、排他的論理和選択設定回路部の出力の配線（２８６）を、分岐、分配する配線部（２１６）の中で接続（２１７）して、分岐した比較値用排他的論理和選択配線（２６７）にて、比較値選択回路部（４）に配置された全ての、比較値が０の場合の比較値選択回路単体（１１）と、比較値が１の場合の比較値選択回路単体（１０）の中から、横１列で、上から１列目の比較値が０の場合の比較値選択回路単体（１１）と、比較値が１の場合の比較値選択回路単体（１０）が選択される。 When 00 expressed in hexadecimal notation of data (226) written to 0000 expressed in hexadecimal notated as address number (210) of memory (237) for exclusive OR selection setting circuit (36) is read, exclusive The output wiring (286) of the logical OR selection setting circuit section is connected (217) in the wiring section (216) for branching and distributing, and is connected to the branched exclusive OR selection wiring (267) for the comparison value. Therefore, all of the comparison value selection circuit unit (11) when the comparison value is 0 and the comparison value selection circuit unit (10) when the comparison value is 1, all arranged in the comparison value selection circuit unit (4). Among them, a single comparison value selection circuit (11) when the comparison value in the first row from the top is 0 and a single comparison value selection circuit (10) when the comparison value is 1 are selected. .

次に、比較値選択設定回路部（８１）用のメモリ（２３９）のアドレス番号（２１２）の１６進数で表記した００００に、書き込まれたデータ（２２８）で、１６進数で表記した０１を読み出すと、配線（２６２）にて、比較値選択回路部（４）に配置された、縦１列全ての比較値が１の場合の比較値選択回路単体（１０）が選択される。 Next, 01 expressed in hexadecimal is read from the data (228) written in 0000 expressed in hexadecimal in the address number (212) of the memory (239) for the comparison value selection setting circuit section (81). Then, the wiring (262) selects the single comparison value selection circuit (10) arranged in the comparison value selection circuit section (4) when all the comparison values in the vertical column are 1.

これにより、比較値が１の場合の比較値選択回路単体（２１９）が選択される。 As a result, the single comparison value selection circuit (219) for the comparison value of 1 is selected.

排他的論理和選択設定回路（３６）用のメモリ（２３７）のアドレス番号（２１０）の１６進数で表記した００００に、書き込まれたデータ（２２６）の１６進数で表記した００を読み出すと、排他的論理和選択設定回路部の出力の配線（２８６）を、分岐、分配する配線部（２１６）の中で接続（２１７）して、分岐したＯＲ回路組み合わせ用排他的論理和選択配線（２７０）にて、ＯＲ回路組み合わせ回路部（６）に格子状に配置された、全てのＯＲ回路組み合わせ回路単体（１３）の中から、横１列で、上から１列目の全てのＯＲ回路組み合わせ回路単体（１３）が選択される。 When 00 expressed in hexadecimal notation of data (226) written to 0000 expressed in hexadecimal notated as address number (210) of memory (237) for exclusive OR selection setting circuit (36) is read, exclusive The output wiring (286) of the logical OR selection setting circuit section is connected (217) in the wiring section (216) for branching and distributing, and the branched exclusive OR circuit combination selection wiring (270). All the OR circuit combination circuits in the first row from the top in one horizontal row from among all the single OR circuit combination circuits (13) arranged in a grid pattern in the OR circuit combination circuit section (6). Simplex (13) is selected.

次に、ＯＲ回路組み合わせ回路設定回路部（１０４）用のメモリ（２４０）のアドレス番号（２１３）の１６進数で表記した００００に、書き込まれたデータ（２２９）で、１６進数で表記した００を読み出すと、配線（２６３）にて、ＯＲ回路組み合わせ回路部（６）に格子状に配置された、全てのＯＲ回路組み合わせ回路単体（１３）の中から、縦１列で、左から１列目の全てのＯＲ回路組み合わせ回路単体（１３）が選択される。 Next, 00 in hexadecimal notation is changed to 0000 in hexadecimal notation in the address number (213) of the memory (240) for the OR circuit combination circuit setting circuit unit (104) with the data (229) written. When read out, the line (263) is the first column from the left in one vertical column among all the single OR circuit combination circuits (13) arranged in a grid pattern in the OR circuit combination circuit section (6). are selected.

これにより、ＯＲ回路組み合わせ回路単体（２２０）が選択される。 As a result, the single OR circuit combination circuit (220) is selected.

出力用回路設定回路部（１２５）用のメモリ（２４２）のアドレス番号（２１５）の１６進数で表記した００００に、書き込まれたデータ（２３１）で、１６進数で表記した００を読み出すと、配線（２６４）にて、出力用ＯＲ回路組み合わせ回路部（８）に格子状に配置された、全ての出力用ＯＲ回路組み合わせ回路単体（１５）の中から、横１列で、上から１列目の全ての出力用ＯＲ回路組み合わせ回路単体（１５）が選択される。 When the data (231) written in hexadecimal notation 0000 of the address number (215) of the memory (242) for the output circuit setting circuit unit (125) is read out, the wiring At (264), from among all output OR circuit combinational circuit single units (15) arranged in a grid pattern in the output OR circuit combinational circuit section (8), the first horizontal row from the top are selected.

次に、出力用ＯＲ回路設定回路部（１２１）用のメモリ（２４１）のアドレス番号（２１４）の１６進数で表記した００００に、書き込まれたデータ（２３０）の１６進数で表記した００を読み出すと、配線（２６５）にて、出力用ＯＲ回路組み合わせ回路部（８）に格子状に配置された、全ての出力用ＯＲ回路組み合わせ回路単体（１５）の中から、縦１列で、左から１列目の全ての出力用ＯＲ回路組み合わせ回路単体（１５）が選択される。 Next, the data (230) written in hexadecimal 0000 of the address number (214) of the memory (241) for the output OR circuit setting circuit unit (121) is read out. , and from the left in a single vertical column from among all the output OR circuit combination circuit single units (15) arranged in a grid pattern in the output OR circuit combination circuit section (8) at the wiring (265) All output OR circuit combination circuit units (15) in the first column are selected.

これにより、出力用ＯＲ回路組み合わせ回路単体（２２１）が選択される。 As a result, the single output OR circuit combination circuit (221) is selected.

排他的論理和選択設定回路（３６）用のメモリ（２３７）のアドレス番号（２１０）の１６進数で表記した０００１に、書き込まれたデータ（２２６）の１６進数で表記した０１を読み出すと、排他的論理和選択設定回路部の出力の配線（２８６）を、分岐、分配する配線部（２１６）の中で接続（２１７）して、分岐した入力用排他的論理和選択配線（２６０）にて、入力選択回路部（３）に格子状に配置された、全ての入力選択回路単体（９）の中から、横１列で、上から２列目の全ての入力選択回路単体（９）が選択される。 When reading 01 expressed in hexadecimal of data (226) written in 0001 expressed in hexadecimal of address number (210) of memory (237) for exclusive OR selection setting circuit (36), exclusive The output wiring (286) of the logical OR selection setting circuit section is connected (217) in the branching and distributing wiring section (216), and the branched input exclusive OR selection wiring (260) , from among all the input selection circuit units (9) arranged in a grid pattern in the input selection circuit section (3), all the input selection circuit units (9) in the second row from the top in the horizontal row are selected.

次に、入力選択設定回路部（６５）用のメモリ（２３８）のアドレス番号（２１１）の１６進数で表記した０００１に、書き込まれたデータ（２２７）で、１６進数で表記した０１を読み出すと、配線（２６７）にて、入力選択回路部（３）に格子状に配置された、全ての入力選択回路単体（９）の中から、縦１列で、左から２列目の全ての入力選択回路単体（９）が選択される。 Next, when the data (227) written in hexadecimal 0001 of the address number (211) of the memory (238) for the input selection setting circuit section (65) is read out, the hexadecimal 01 is read. , the wiring (267) selects all input selection circuit units (9) arranged in a grid pattern in the input selection circuit section (3) in one vertical column and in the second column from the left. A single selection circuit (9) is selected.

これにより、入力選択回路単体（２２２）が選択される。 As a result, the single input selection circuit (222) is selected.

排他的論理和選択設定回路（３６）用のメモリ（２３７）のアドレス番号（２１０）の１６進数で表記した０００１に、書き込まれたデータ（２２６）の１６進数で表記した００を読み出すと、排他的論理和選択設定回路部の出力の配線（２８６）を、分岐、分配する配線部（２１６）の中で接続（２１７）して、分岐した比較値用排他的論理和選択配線（２６７）にて、比較値選択回路部（４）に配置された全ての、比較値が０の場合の比較値選択回路単体（１１）と、比較値が１の場合の比較値選択回路単体（１０）の中から、横１列で、上から２列目の比較値が０の場合の比較値選択回路単体（１１）と、比較値が１の場合の比較値選択回路単体（１０）が選択される。 When 00 expressed in hexadecimal notation of data (226) written to 0001 expressed in hexadecimal notated as address number (210) of memory (237) for exclusive OR selection setting circuit (36) is read, exclusive The output wiring (286) of the logical OR selection setting circuit section is connected (217) in the wiring section (216) for branching and distributing, and is connected to the branched exclusive OR selection wiring (267) for the comparison value. Therefore, all of the comparison value selection circuit unit (11) when the comparison value is 0 and the comparison value selection circuit unit (10) when the comparison value is 1, all arranged in the comparison value selection circuit unit (4). Among them, a single comparison value selection circuit (11) when the comparison value in the second row from the top is 0 and a single comparison value selection circuit (10) when the comparison value is 1 are selected. .

次に、比較値選択設定回路部（８１）用のメモリ（２３９）のアドレス番号（２１２）の１６進数で表記した０００１に、書き込まれたデータ（２２８）で、１６進数で表記した００を読み出すと、配線（２６８）にて、比較値選択回路部（４）に配置された、縦１列全ての比較値が０の場合の比較値選択回路単体（１１）が選択される。 Next, 00 in hexadecimal notation is read out from the data (228) written in 0001 in hexadecimal notation of the address number (212) of the memory (239) for the comparison value selection setting circuit section (81). Then, the wiring (268) selects the single comparison value selection circuit (11) arranged in the comparison value selection circuit section (4) when all the comparison values in one vertical column are 0.

これにより、比較値が０の場合の比較値選択回路単体（２２３）が選択される。 As a result, a single comparison value selection circuit (223) with a comparison value of 0 is selected.

排他的論理和選択設定回路（３６）用のメモリ（２３７）のアドレス番号（２１０）の１６進数で表記した０００１に、書き込まれたデータ（２２６）の１６進数で表記した０１を読み出すと、排他的論理和選択設定回路部の出力の配線（２８６）を、分岐、分配する配線部（２１６）の中で接続（２１７）して、分岐した配線（２６６）にて、ＯＲ回路組み合わせ回路部（６）に格子状に配置された、全てのＯＲ回路組み合わせ回路単体（１３）の中から、横１列で、上から２列目の全てのＯＲ回路組み合わせ回路単体（１３）が選択される。 When reading 01 expressed in hexadecimal of data (226) written in 0001 expressed in hexadecimal of address number (210) of memory (237) for exclusive OR selection setting circuit (36), exclusive The output wiring (286) of the logical OR selection setting circuit unit is connected (217) in the wiring unit (216) for branching and distributing, and the branched wiring (266) connects the OR circuit combination circuit unit ( 6), all OR circuit combinational circuit units (13) in the second row from the top are selected from among all the OR circuit combinational circuit units (13) arranged in a grid.

次に、ＯＲ回路組み合わせ回路設定回路部（１０４）用のメモリ（２４０）のアドレス番号（２１３）の１６進数で表記した０００１に、書き込まれたデータ（２２９）で、１６進数で表記した００を読み出すと、配線（２６３）にて、ＯＲ回路組み合わせ回路部（６）に格子状に配置された、全てのＯＲ回路組み合わせ回路単体（１３）の中から、縦１列で、左から１列目の全てのＯＲ回路組み合わせ回路単体（１３）が選択される。 Next, the data (229) written in hexadecimal 0001 of the address number (213) of the memory (240) for the OR circuit combination circuit setting circuit unit (104) is replaced with hexadecimal 00. When read out, the line (263) is the first column from the left in one vertical column among all the single OR circuit combination circuits (13) arranged in a grid pattern in the OR circuit combination circuit section (6). are selected.

これにより、ＯＲ回路組み合わせ回路単体（２２４）が選択される。 As a result, the single OR circuit combination circuit (224) is selected.

出力用回路設定回路部（１２５）用のメモリ（２４２）のアドレス番号（２１５）の１６進数で表記した０００１に、書き込まれたデータ（２３１）で、１６進数で表記した００を読み出すと、配線（２６４）にて、出力用ＯＲ回路組み合わせ回路部（８）に格子状に配置された、全ての出力用ＯＲ回路組み合わせ回路単体（１５）の中から、横１列で、上から１列目の全ての出力用ＯＲ回路組み合わせ回路単体（１５）が選択される。 When the data (231) written in hexadecimal 0001 of the address number (215) of the memory (242) for the output circuit setting circuit (125) is read out, the wiring At (264), the first horizontal row from the top of all the single output OR circuit combinational circuits (15) arranged in a grid pattern in the output OR circuit combinational circuit section (8). are selected.

次に、出力用ＯＲ回路設定回路部（１２１）用のメモリ（２４１）のアドレス番号（２１４）の１６進数で表記した０００１に、書き込まれたデータ（２３０）の１６進数で表記した０１を読み出すと、配線（２６９）にて、出力用ＯＲ回路組み合わせ回路部（８）に格子状に配置された、全ての出力用ＯＲ回路組み合わせ回路単体（１５）の中から、縦１列で、左から２列目の全ての出力用ＯＲ回路組み合わせ回路単体（１５）が選択される。 Next, the data (230) written in hexadecimal 0001 of the address number (214) of the memory (241) for the output OR circuit setting circuit unit (121) is read out. , and from the left in a vertical column from among all output OR circuit combination circuit single units (15) arranged in a grid pattern in the output OR circuit combination circuit section (8) at the wiring (269) All output OR circuit combination circuit units (15) in the second column are selected.

これにより、出力用ＯＲ回路組み合わせ回路単体（２２５）が選択される。 As a result, the single output OR circuit combination circuit (225) is selected.

排他的論理和選択設定回路（３６）用のメモリ（２３７）のアドレス番号（２１０）の１６進数で表記した０００２に、書き込まれたデータ（２２６）の１６進数で表記した０２を読み出すと、排他的論理和選択設定回路部の出力の配線（２８６）を、分岐、分配する配線部（２１６）の中で接続（２１７）して、分岐した入力用排他的論理和選択配線（２６０）にて、入力選択回路部（３）に格子状に配置された、全ての入力選択回路単体（９）の中から、横１列で、上から３列目の全ての入力選択回路単体（９）が選択される。 When reading 02 expressed in hexadecimal of data (226) written in 0002 expressed in hexadecimal of address number (210) of memory (237) for exclusive OR selection setting circuit (36), exclusive The output wiring (286) of the logical OR selection setting circuit section is connected (217) in the branching and distributing wiring section (216), and the branched input exclusive OR selection wiring (260) , from among all the input selection circuit units (9) arranged in a grid pattern in the input selection circuit section (3), all the input selection circuit units (9) in the third row from the top in the horizontal row are selected.

次に、入力選択設定回路部（６５）用のメモリ（２３８）のアドレス番号（２１１）の１６進数で表記した０００２に、書き込まれたデータ（２２７）で、１６進数で表記した０２を読み出すと、配線（２７１）にて、入力選択回路部（３）に格子状に配置された、全ての入力選択回路単体（９）の中から、縦１列で、左から３列目の全ての入力選択回路単体（９）が選択される。 Next, when the data (227) written in hexadecimal 0002 of the address number (211) of the memory (238) for the input selection setting circuit section (65) is read, the hexadecimal 02 is read. , the wiring (271) selects all input selection circuit units (9) arranged in a grid pattern in the input selection circuit section (3) in one vertical column and the third column from the left. A single selection circuit (9) is selected.

これにより、入力選択回路単体（２３２）が選択される。 As a result, the single input selection circuit (232) is selected.

排他的論理和選択設定回路（３６）用のメモリ（２３７）のアドレス番号（２１０）の１６進数で表記した０００２に、書き込まれたデータ（２２６）の１６進数で表記した０２を読み出すと、排他的論理和選択設定回路部の出力の配線（２８６）を、分岐、分配する配線部（２１６）の中で接続（２１７）して、分岐した比較値用排他的論理和選択配線（２６７）にて、比較値選択回路部（４）に配置された全ての、比較値が０の場合の比較値選択回路単体（１１）と、比較値が１の場合の比較値選択回路単体（１０）の中から、横１列で、上から３列目の比較値が０の場合の比較値選択回路単体（１１）と、比較値が１の場合の比較値選択回路単体（１０）が選択される。 When reading 02 expressed in hexadecimal of data (226) written in 0002 expressed in hexadecimal of address number (210) of memory (237) for exclusive OR selection setting circuit (36), exclusive The output wiring (286) of the logical OR selection setting circuit section is connected (217) in the wiring section (216) for branching and distributing, and is connected to the branched exclusive OR selection wiring (267) for the comparison value. Therefore, all of the comparison value selection circuit unit (11) when the comparison value is 0 and the comparison value selection circuit unit (10) when the comparison value is 1, all arranged in the comparison value selection circuit unit (4). Among them, a single comparison value selection circuit (11) when the comparison value in the third row from the top is 0 and a single comparison value selection circuit (10) when the comparison value is 1 are selected. .

比較値選択設定回路部（８１）用のメモリ（２３９）のアドレス番号（２１２）の１６進数で表記した０００２に、書き込まれたデータ（２２８）で、１６進数で表記した０１を読み出すと、配線（２６２）にて、比較値選択回路部（４）に配置された、縦１列全ての比較値が１の場合の比較値選択回路単体（１０）が選択される。 When the data (228) written in hexadecimal notation 0002 of the address number (212) of the memory (239) for the comparison value selection setting circuit section (81) is read, the wiring At (262), the single comparison value selection circuit (10) arranged in the comparison value selection circuit section (4) and having all the comparison values in one vertical column of 1 is selected.

これにより、比較値が１の場合の比較値選択回路単体（２３３）が選択される。 As a result, a single comparison value selection circuit (233) for a comparison value of 1 is selected.

排他的論理和選択設定回路（３６）用のメモリ（２３７）のアドレス番号（２１０）の１６進数で表記した０００２に、書き込まれたデータ（２２６）の１６進数で表記した０２を読み出すと、排他的論理和選択設定回路部の出力の配線（２８６）を、分岐、分配する配線部（２１６）の中で接続（２１７）して、分岐したＯＲ回路組み合わせ用排他的論理和選択配線（２７０）にて、ＯＲ回路組み合わせ回路部（６）に格子状に配置された、全てのＯＲ回路組み合わせ回路単体（１３）の中から、横１列で、上から３列目の全てのＯＲ回路組み合わせ回路単体（１３）が選択される。 When reading 02 expressed in hexadecimal of data (226) written in 0002 expressed in hexadecimal of address number (210) of memory (237) for exclusive OR selection setting circuit (36), exclusive The output wiring (286) of the logical OR selection setting circuit section is connected (217) in the wiring section (216) for branching and distributing, and the branched exclusive OR circuit combination selection wiring (270). , all the OR circuit combination circuits in the third row from the top in one row from among all the single OR circuit combination circuits (13) arranged in a grid pattern in the OR circuit combination circuit section (6). Simplex (13) is selected.

ＯＲ回路組み合わせ回路設定回路部（１０４）用のメモリ（２４０）のアドレス番号（２１３）の１６進数で表記した０００２に、書き込まれたデータ（２２９）で、１６進数で表記した０１を読み出すと、配線（２７１）にて、ＯＲ回路組み合わせ回路部（６）に格子状に配置された、全てのＯＲ回路組み合わせ回路単体（１３）の中から、縦１列で、左から２列目の全てのＯＲ回路組み合わせ回路単体（１３）が選択される。 If the data (229) written in hexadecimal 0002 of the address number (213) of the memory (240) for the OR circuit combination circuit setting circuit section (104) is read, 01 expressed in hexadecimal is read out. In the wiring (271), from among all the OR circuit combination circuit units (13) arranged in a grid pattern in the OR circuit combination circuit section (6), all the cells in the second column from the left in the first vertical column A single OR circuit combination circuit (13) is selected.

これにより、ＯＲ回路組み合わせ回路単体（２３４）が選択される。 As a result, the single OR circuit combination circuit (234) is selected.

出力用回路設定回路部（１２５）用のメモリ（２４２）のアドレス番号（２１５）の１６進数で表記した０００２に、書き込まれたデータ（２３１）で、１６進数で表記した０１を読み出すと、配線（２７２）にて、出力用ＯＲ回路組み合わせ回路部（８）に格子状に配置された、全ての出力用ＯＲ回路組み合わせ回路単体（１５）の中から、横１列で、上から２列目の全ての出力用ＯＲ回路組み合わせ回路単体（１５）が選択される。 When the data (231) written in hexadecimal notation 0002 of the address number (215) of the memory (242) for the output circuit setting circuit unit (125) is read, the wiring At (272), from among all output OR circuit combination circuit single units (15) arranged in a grid pattern in the output OR circuit combination circuit section (8), the second row from the top in the first horizontal row. are selected.

次に、出力用ＯＲ回路設定回路部（１２１）用のメモリ（２４１）のアドレス番号（２１４）の１６進数で表記した０００２に、書き込まれたデータ（２３０）の１６進数で表記した００を読み出すと、配線（２６５）にて、出力用ＯＲ回路組み合わせ回路部（８）に格子状に配置された、全ての出力用ＯＲ回路組み合わせ回路単体（１５）の中から、縦１列で、左から１列目の全ての出力用ＯＲ回路組み合わせ回路単体（１５）が選択される。 Next, the data (230) written in hexadecimal 0002 of the address number (214) of the memory (241) for the output OR circuit setting circuit unit (121) is read. , and from the left in a single vertical column from among all the output OR circuit combination circuit single units (15) arranged in a grid pattern in the output OR circuit combination circuit section (8) at the wiring (265) All output OR circuit combination circuit units (15) in the first column are selected.

これにより、出力用ＯＲ回路組み合わせ回路単体（２３５）が選択される。 As a result, the single output OR circuit combination circuit (235) is selected.

出力用回路設定回路部（１２５）用のメモリ（２４２）のアドレス番号（２１５）の１６進数で表記した０００３に、書き込まれたデータ（２３１）で、１６進数で表記した０１を読み出すと、配線（２７２）にて、出力用ＯＲ回路組み合わせ回路部（８）に格子状に配置された、全ての出力用ＯＲ回路組み合わせ回路単体（１５）の中から、横１列で、上から２列目の全ての出力用ＯＲ回路組み合わせ回路単体（１５）が選択される。 When the data (231) written in hexadecimal notation 0003 of the address number (215) of the memory (242) for the output circuit setting circuit unit (125) is read, the wiring At (272), from among all output OR circuit combination circuit single units (15) arranged in a grid pattern in the output OR circuit combination circuit section (8), the second row from the top in the first horizontal row. are selected.

次に、出力用ＯＲ回路設定回路部（１２１）用のメモリ（２４１）のアドレス番号（２１４）の１６進数で表記した０００３に、書き込まれたデータ（２３０）の１６進数で表記した０１を読み出して、配線（２６９）にて、出力用ＯＲ回路組み合わせ回路部（８）に格子状に配置された、全ての出力用ＯＲ回路組み合わせ回路単体（１５）の中から、縦１列で、左から２列目の全ての出力用ＯＲ回路組み合わせ回路単体（１５）が選択される。 Next, the data (230) written in hexadecimal 01 of the address number (214) of the memory (241) for the output OR circuit setting circuit (121) is read. Then, from the left, in one column from all output OR circuit combination circuit single units (15) arranged in a grid pattern in the output OR circuit combination circuit section (8) at the wiring (269) All output OR circuit combination circuit units (15) in the second column are selected.

これにより、出力用ＯＲ回路組み合わせ回路単体（２３６）が選択される。 As a result, the single output OR circuit combination circuit (236) is selected.

このことから、図２８に示すメモリ内に格納されたデータにて、図３０の回路を作成することができる。 From this, the circuit of FIG. 30 can be created with the data stored in the memory shown in FIG.

また、本発明による、デジタルの入力部の入力値の組み合わせに対して、デジタルの出力値が一律に決定する非ノイマン型の回路において、デジタルの入力値や、比較するデジタルのデータや、作成する回路の構成について、第三者による確認が、図２８のメモリ内のデータを確認することで可能となる。 In addition, in the non-Von Neumann type circuit according to the present invention, in which the digital output value is uniformly determined for the combination of the input values of the digital input section, the digital input value, the digital data to be compared, and the The circuit configuration can be confirmed by a third party by confirming the data in the memory shown in FIG.

このことから、デジタルの入力値に対してデジタルの出力値が一律に決定する回路にて、デジタルの比較値の内容を確認する場合や、プログラム設計者以外の者が、改良しようと回路を追加したりする場合や、回路を追加したのがどこの箇所かということを、回路を追加した者とは別の者が確認することが容易になる。 For this reason, in a circuit where the digital output value is uniformly determined for the digital input value, when checking the contents of the digital comparison value, or when someone other than the program designer adds the circuit to improve it It becomes easy for a person other than the person who added the circuit to confirm where the circuit is added.

図３１に、図３０に示す本発明の複数のデジタルの入力値の組み合わせに対してデジタルの出力値が一律に決定する回路について、簡略化した等価回路を図３１に示す。 FIG. 31 shows a simplified equivalent circuit of the circuit shown in FIG. 30 in which digital output values are uniformly determined for combinations of a plurality of digital input values.

図３１に示す回路の説明をする。 The circuit shown in FIG. 31 will be explained.

図３１に示す回路は、入力番号の００（２５３）にデジタル値の１が入力されると、排他的論理和（２５４）の出力は０になり、入力番号の０１（２５５）にデジタル値の０が入力されると、排他的論理和（２５６）の出力は０になり、入力番号の００と入力番号の０１どちらも排他的論理和の出力が０の場合のみ否定回路（２５７）の出力は１になり、出力番号の００（２５８）と、出力番号の０１（２５９）の出力はデジタル値の１になる。 In the circuit shown in FIG. 31, when a digital value of 1 is input to the input number 00 (253), the output of the exclusive OR (254) becomes 0, and the digital value of the input number 01 (255) becomes 0. When 0 is input, the output of the exclusive OR (256) becomes 0, and only when the output of the exclusive OR of both the input number 00 and the input number 01 is 0, the output of the NOT circuit (257). becomes 1, and outputs of output numbers 00 (258) and 01 (259) become digital values of 1.

もしくは、入力番号の０２（２７３）にデジタル値の１が入力されると、排他的論理和（２７４）の出力は０になり、否定回路（２７５）の出力は１になり、出力番号の００（２５８）と、出力番号の０１（２５９）の出力はデジタル値の１になる。 Alternatively, when a digital value of 1 is input to input number 02 (273), the output of exclusive OR (274) becomes 0, the output of NOT circuit (275) becomes 1, and the output number becomes 00. (258) and output number 01 (259) are digital values of 1.

また、入力番号の００と入力番号の０１どちらか、もしくは両方の排他的論理和の出力が１で、入力番号の０２（２７３）の入力がデジタル値の０の場合は、出力番号の００（２５８）と、出力番号の０１（２５９）の出力はデジタル値の０になる。 If the output of the exclusive OR of either the input number 00 or the input number 01 or both is 1 and the input of the input number 02 (273) is a digital value of 0, the output number 00 ( 258) and the output of output number 01 (259) becomes a digital value of 0.

本発明による複数のデジタルの入力値の組み合わせに対してデジタルの出力値が一律に決定する非ノイマン型の回路は電子回路図で表記できる。電子回路図で表記できる回路は、単結晶もしくは化合物の半導体基板の上に、集積回路にて半導体チップとして作成することが可能である。 A non-Neumann type circuit in which a digital output value is uniformly determined for a combination of a plurality of digital input values according to the present invention can be represented by an electronic circuit diagram. A circuit that can be represented by an electronic circuit diagram can be formed as a semiconductor chip in an integrated circuit on a single crystal or compound semiconductor substrate.

Description of the non-von Neumann circuit of the present invention expressed in ladder language

図３２に、図３０、図３１の複数のデジタルの入力値の組み合わせに対してデジタルの出力値が一律に決定する回路と、同じ動作をするラダー言語を用いた回路図を示す。 FIG. 32 shows a circuit diagram using a ladder language that operates in the same manner as the circuit in which digital output values are uniformly determined for combinations of a plurality of digital input values in FIGS.

すなわち、本発明の複数のデジタルの入力値の組み合わせに対してデジタルの出力値が一律に決定する非ノイマン型の回路は、仮想的な非ノイマン型の回路であるラダー言語を用いた回路図で作成できる。 That is, the non-Von Neumann circuit in which the digital output value is uniformly determined for a combination of a plurality of digital input values according to the present invention is a circuit diagram using a ladder language, which is a virtual non-Von Neumann circuit. can be created.

図３１に示す入力（２５３）は、図３２に示す入力（２７８）に相当し、図３１に示す入力（２５５）は、図３２に示す入力（２７９）に相当し、図３１に示す入力（２７３）は、図３２に示す入力（２８０）に相当し、図３１に示す出力（２５８）は、図３２に示す出力（２８１）に相当し、図３１に示す出力（２５９）は、図３２に示す出力（２８２）に相当する。 The input (253) shown in FIG. 31 corresponds to the input (278) shown in FIG. 32, the input (255) shown in FIG. 31 corresponds to the input (279) shown in FIG. 273) corresponds to the input (280) shown in FIG. 32, the output (258) shown in FIG. 31 corresponds to the output (281) shown in FIG. 32, and the output (259) shown in FIG. corresponds to the output (282) shown in .

なお、図３０、図３１、図３２についての説明および関係から、図３１で示すような等価回路や、図３１で示すようなラダー言語を用いて示すような回路は、本発明による複数のデジタルの入力値の組み合わせに対してデジタルの出力値が一律に決定する回路で作成できる。 30, 31, and 32, the equivalent circuit shown in FIG. 31 and the circuit shown using ladder language as shown in FIG. can be created with a circuit that uniformly determines the digital output value for the combination of input values.

図３３に、ラダー言語にて、出力（２８３）を入力（２８４）へフィードバックし、自己保持回路を作成することを示す。 FIG. 33 shows the feedback of the output (283) to the input (284) in ladder language to create a self-holding circuit.

図３４に、図３３と同じ自己保持回路を、本発明の非ノイマン型の回路の等価回路で示す。 FIG. 34 shows the same self-holding circuit as in FIG. 33 as an equivalent circuit of the non-Neumann type circuit of the present invention.

図３４に示す本発明の非ノイマン型の回路の等価回路において、出力（２８５）を、入力（１１６）へフィードバックするための配線（２４６）で接続することで、図３３と同じ自己保持回路の作成ができる。 In the equivalent circuit of the non-Neumann type circuit of the present invention shown in FIG. 34, by connecting the output (285) with the wiring (246) for feedback to the input (116), the same self-holding circuit as in FIG. can be created.

すなわち、本発明による複数のデジタルの入力値の組み合わせに対してデジタルの出力値が一律に決定する回路になっていることを特徴とする非ノイマン型の回路を用いて自己保持回を作成できることを示す。 That is, it is possible to create a self-holding circuit using a non-Neumann type circuit characterized by a circuit that uniformly determines a digital output value for a combination of a plurality of digital input values according to the present invention. show.

図３９に、本発明による複数のデジタルの入力値の組み合わせに対してデジタルの出力値が一律に決定する回路になっていることを特徴とする非ノイマン型の回路の等価回路を、２個作成して並べていることを示した例を示す。 FIG. 39 shows two equivalent circuits of a non-von Neumann type circuit characterized by a circuit that uniformly determines a digital output value for a combination of a plurality of digital input values according to the present invention. Here is an example showing that they are arranged in order.

すなわち、本発明による複数のデジタルの入力値の組み合わせに対してデジタルの出力値が一律に決定する回路になっていることを特徴とする非ノイマン型の回路は、複数の独立した回路の作成が可能であり、複数の独立して作成させた回路を混在させることが可能である。 That is, the non-von Neumann type circuit characterized by being a circuit that uniformly determines a digital output value for a combination of a plurality of digital input values according to the present invention requires the creation of a plurality of independent circuits. It is possible to mix multiple independently created circuits.

なお、図３９に示す回路を作成する場合は、入力選択回路単体（９）と、ＯＲ回路組み合わせ選択回路単体（１３）と、出力用ＯＲ回路組み合わせ回路単体（１５）は縦方向に６列と横方向に６列以上、デジタル値が１の場合の比較値選択回路単体（１０）と、デジタル値が０の場合比較値選択回路単体（１１）と、排他的論理和回路単体（１２）は縦方向に６個以上用いて回路を構成する必要がある。 When the circuit shown in FIG. 39 is created, the input selection circuit unit (9), the OR circuit combination selection circuit unit (13), and the output OR circuit combination circuit unit (15) are arranged in six columns in the vertical direction. Six or more columns in the horizontal direction, a single comparison value selection circuit (10) when the digital value is 1, a single comparison value selection circuit (11) when the digital value is 0, and a single exclusive OR circuit (12) are It is necessary to construct a circuit using six or more in the vertical direction.

図４０に、図３９に示す本発明による複数のデジタルの入力値の組み合わせに対してデジタルの出力値が一律に決定する回路になっていることを特徴とする非ノイマン型の回路の等価回路を、仮想的な非ノイマン型の回路であるラダー言語を用いた回路図で示す。仮想的な非ノイマン型の回路であるラダー言語を用いた回路で、仮想的な非ノイマン型の独立した回路を２個作成していることを示す。 FIG. 40 shows an equivalent circuit of a non-Neumann type circuit characterized by a circuit that uniformly determines a digital output value for a combination of a plurality of digital input values according to the present invention shown in FIG. , is shown in a circuit diagram using a ladder language, which is a virtual non-Von Neumann circuit. A circuit using a ladder language, which is a virtual non-Neumann circuit, shows that two independent virtual non-Neumann circuits are created.

現在、回路の作成と回路作成の設定が可能で非ノイマン型の回路を実現するための、大きな２つのグループとして、ＣＰＬＤとＦＰＧＡがある。ここに本発明による、３つ目の、なおかつ国産の回路の作成と回路作成の設定が可能で非ノイマン型の回路を提供する。 Currently, CPLDs and FPGAs are two major groups for realizing non-von Neumann circuits that are configurable and configurable for circuit creation. There is now provided a third, and domestically produced, configurable and non-von Neumann circuit in accordance with the present invention.

自動制御や、ロボットや、人工知能を開発する者にとって、本発明による回路の作成と回路作成の設定が可能で非ノイマン型の回路を提供することで、回路の作成と回路作成の設定が可能で非ノイマン型の回路の選択肢が拡がり、技術の発展に貢献することが期待される。 For those who develop automatic control, robots, and artificial intelligence, it is possible to create circuits and set circuit creation by providing a non-von Neumann type circuit that can create circuits and set circuit creation according to the present invention. It is expected that the choice of non-Von Neumann type circuits will expand and contribute to the development of technology.

全体図Overall view 周辺接続回路例図Peripheral connection circuit diagram 複数の周辺接続回路例図Example diagram of multiple peripheral connection circuits 配線分岐、分配、排他的論理和選択配線図Wiring branch, distribution, exclusive OR selection Wiring diagram 基本共通回路図Basic common circuit diagram 基本共通回路、フローティングゲートＭＯＳ化図Basic common circuit, floating gate MOS diagram 共通回路、周辺接続図Common circuit, peripheral connection diagram 入力選択回路単体図Single input selection circuit diagram 入力選択回路部、縦３個、横３個の図Input selection circuit part, 3 vertical and 3 horizontal diagrams 比較選択回路単体、０と１の図Comparison selection circuit unit, 0 and 1 diagram 比較選択回路、３個並列の図Comparing/selecting circuit, 3 parallel diagrams 比較値と排他的論理和出力値表示回路の図Comparison value and exclusive OR output value display circuit diagram ＯＲ回路組み合わせ回路単体図OR circuit combination circuit unit diagram ＯＲ回路組み合わせ回路部、縦３個、横３個の図OR circuit combination circuit part, 3 vertical and 3 horizontal diagrams 出力用ＯＲ回路組み合わせ回路単体図Output OR circuit combination circuit unit diagram 出力用ＯＲ回路組み合わせ回路部、縦３個、横３個の図Output OR circuit combination circuit part, 3 vertical and 3 horizontal diagrams ＡＮＤ回路組み合わせ回路単体図AND circuit combination circuit unit diagram ＡＮＤ回路組み合わせ回路部、縦３個、横３個の図AND circuit combination circuit part, 3 vertical and 3 horizontal diagrams 設定回路部図Setting circuit diagram デコード回路図Decoding circuit diagram 設定回路、メモリ６個接続図Setting circuit, connection diagram of 6 memories 排他的論理和選択設定回路部図Exclusive OR selection setting circuit block diagram 入力選択設定回路部図Input selection setting circuit diagram 比較値選択設定回路部図Comparison value selection setting circuit block diagram ＯＲ回路組み合わせ回路設定回路部図OR circuit combination circuit setting circuit diagram 出力用ＯＲ回路設定回路部図Output OR circuit setting circuit diagram 出力回路用設定回路部図Setting circuit diagram for output circuit 設定回路部のメモリ内のデータ設定内容の図Diagram of data settings in the memory of the setting circuit section リセット回路図reset circuit diagram 排他的論理和選択設定回路部の配線の分岐、分配の図Diagram of wiring branching and distribution of the exclusive OR selection setting circuit part 等価回路の回路図Equivalent circuit schematic ラダー言語の回路図Schematic in ladder language ラダー言語の自己保持回路図Self-holding circuit diagram in ladder language 等価回路の自己保持回路図Self-holding circuit diagram of equivalent circuit 比較値選択回路単体へ追加変更の図Diagram of additional changes to the comparison value selection circuit alone 比較値選択回路部へ追加変更の図Diagram of additional changes to the comparison value selection circuit 比較値選択回路部を変更その１の図Change the comparison value selection circuit part 1 diagram 比較値選択回路部を変更その２の図Change the comparison value selection circuit part 2 等価回路の複数の回路図Multiple schematics of equivalent circuits ラダー言語の複数の回路図Multiple schematics in ladder language 入力選択回路部、縦８個、横８個の図Input selection circuit part, vertical 8 x horizontal 8 diagrams 排他的論理和設定回路部へデコード回路内蔵の図Diagram of built-in decoding circuit in exclusive OR setting circuit part 入力選択回路部へデコード回路内蔵の図Diagram of built-in decoding circuit in input selection circuit ＯＲ回路組み合わせ回路部へデコード回路内蔵の図Diagram of built-in decoding circuit in OR circuit combination circuit part 出力用ＯＲ回路組み合わせ回路部へ出力用ＯＲ回路設定回路部の出力のデコード回路内蔵の図Output OR circuit combination circuit part Output OR circuit setting circuit part built-in decode circuit 出力用ＯＲ回路組み合わせ回路部へ出力回路用設定回路部の出力のデコード回路内蔵の図Figure of built-in decode circuit for output of setting circuit for output to output OR circuit combination circuit

１入力部
２出力部
３入力選択回路部
４比較値選択回路部
５排他的論理和回路部
６ＯＲ回路組み合わせ回路部
７否定回路部
８出力用ＯＲ回路組み合わせ回路部
９入力選択回路単体
１０比較値が１の場合の比較値選択回路単体
１１比較値が０の場合の比較値選択回路単体
１２排他的論理和回路単体
１３ＯＲ回路組み合わせ回路単体
１４否定回路単体
１５出力用ＯＲ回路組み合わせ回路単体
１６入力選択回路単体の入力
１７入力選択回路単体の出力
１８比較値が１の場合の比較値選択回路単体の出力
１９比較値が０の場合の比較値選択回路単体の出力
２０排他的論理和回路単体の片側の入力
２１排他的論理和回路単体の残りの片側の入力
２２排他的論理和回路単体の出力
２３ＯＲ回路組み合わせ回路単体の入力
２４ＯＲ回路組み合わせ回路単体の出力
２５否定回路単体の入力
２６否定回路単体の出力
２７出力用ＯＲ回路組み合わせ回路単体の入力
２８出力用ＯＲ回路組み合わせ回路単体の出力
２９排他的論理和選択設定回路部からの出力
３０排他的論理和選択設定回路部からの出力に接続している配線
３１入力用排他的論理和選択配線
３２比較値用排他的論理和選択配線
３３ＯＲ回路組み合わせ回路用排他的論理和選択配線
３４排他的論理和選択設定回路部の出力の配線を分岐、分配する配線部
３５分岐、分配された配線の接続
３６排他的論理和選択設定回路部
３７選択回路部
３８回路設定からの出力と選択回路部を接続している配線
３９選択回路単体
４０ＭＯＳＦＥＴ
４１２つ目の別の回路設定からの出力と選択回路部を接続している配線
４２ＭＯＳＦＥＴ
４３回路選択保持回路
４４回路選択保持回路のセット入力
４５回路選択保持回路の出力
４６ＭＯＳＦＥＴ
４７回路選択保持回路のリセット入力
４８リセット回路と回路選択保持回路のリセット入力を接続している配線
４９フローティングゲート方式のＭＯＳＦＥＴ
５０フローティングゲート内の電荷を抜き取るための配線
５１回路設定からの出力
５２２つ目の別の回路設定からの出力
５３横方向３列の配線の上から２番目の配線
５４縦方向３列の配線の左から２番目の配線
５５１つの選択回路単体
５６選択回路単体の入力
５７配線
５８ＭＯＳＦＥＴ
５９選択回路単体の出力
６０ＶｃｃとＭＯＳＦＥＴのドレイン側と接続している配線
６１配線
６２選択回路単体への出力
６３ＧＮＤ電位と接続
６４ＭＯＳＦＥＴ
６５入力選択設定回路部
６６入力選択設定回路部の出力
６７入力選択設定回路部の出力と入力選択回路部を接続している配線
６８ＭＯＳＦＥＴ
６９回路選択保持回路
７０回路選択保持回路のセット入力
７１回路選択保持回路の出力
７２ＭＯＳＦＥＴ
７３ＭＯＳＦＥＴ
７４ＭＯＳＦＥＴ
７５入力用排他的論理和選択配線の横方向３列の配線の上から２番目の配線
７６縦方向３列の配線の左から２番目の配線
７７入力への配線
７８ＭＯＳＦＥＴ
７９入力選択回路単体の出力用配線
８０ＶｃｃとＭＯＳＦＥＴのドレイン側を接続している配線
８１比較値選択設定回路部
８２デジタル値の０の出力
８３デジタル値の１の出力
８４比較値が０となる比較値選択回路単体と接続している配線
８５比較値が１となる比較値選択回路単体と接続している配線
８６ＭＯＳＦＥＴ
８７ＭＯＳＦＥＴ
８８回路選択保持回路
８９回路選択保持回路のセット入力
９０回路選択保持回路の出力
９１ＭＯＳＦＥＴ
９２回路選択保持回路
９３回路選択保持回路のセット入力
９４回路選択保持回路の出力
９５ＭＯＳＦＥＴ
９６上から２つ目の比較値用排他的論理和選択配線
９７発光ダイオード
９８外部への信号の出力
９９ＭＯＳＦＥＴ
１００ＭＯＳＦＥＴ
１０１発光ダイオード
１０２外部への信号の出力
１０３ＭＯＳＦＥＴ
１０４ＯＲ回路組み合わせ回路設定回路部
１０５ＯＲ回路組み合わせ回路設定回路部の出力
１０６縦方向３列の配線の左から１番目の配線
１０７ＯＲ回路組み合わせ回路設定回路部の出力とＯＲ回路組み合わせ回路部を接続している配線
１０８ＭＯＳＦＥＴ
１０９回路選択保持回路
１１０回路選択保持回路のセット入力
１１１回路選択保持回路の出力
１１２ＭＯＳＦＥＴ
１１３ＭＯＳＦＥＴ
１１４横方向３列の配線の上から１番目の配線
１１５横方向３列の配線の上から２番目の配線
１１６入力
１１７配線
１１８ＭＯＳＦＥＴ
１１９ＯＲ回路組み合わせ回路単体の出力用配線
１２０否定回路単体の出力を強制的にオフにするＭＯＳＦＥＴのゲートと接続する配線
１２１出力用ＯＲ回路設定回路部
１２２出力用ＯＲ回路設定回路部の出力
１２３出力用ＯＲ回路設定回路部の出力と、出力用ＯＲ回路組み合わせ回路部を接続している配線
１２４ＭＯＳＦＥＴ
１２５出力回路用設定回路部
１２６出力回路用設定回路部の出力
１２７出力回路用設定回路部の出力と、出力用ＯＲ回路組み合わせ回路部を接続している配線
１２８ＭＯＳＦＥＴ
１２９回路選択保持回路
１３０回路選択保持回路のセット入力
１３１回路選択保持回路の出力
１３２ＭＯＳＦＥＴ
１３３縦方向３列の配線の左から１番目の配線
１３４横方向３列の配線の上から１番目の配線
１３５否定回路単体の出力と、選択された出力用ＯＲ回路組み合わせ回路単体の入力を接続している配線
１３６ＭＯＳＦＥＴ
１３７出力用ＯＲ回路組み合わせ回路単体の出力用配線
１３８出力用ＯＲ回路組み合わせ回路部の出力部
１３９ゲートにデジタル値の１が入力されるとオフになるＭＯＳＦＥＴ
１４０リセット信号
１４１ＭＯＳＦＥＴ
１４２ＭＯＳＦＥＴ
１４３ＭＯＳＦＥＴ
１４４リセット回路
１４５リセット用スイッチ
１４６ＭＯＳＦＥＴ
１４７外部回路からのデジタル値の０か、デジタル値の１の信号
１４８ＭＯＳＦＥＴ
１４９設定回路
１５０入力アドレス
１５１データ出力
１５２メモリ
１５３デコード回路部
１５４デコード回路単体
１５５デコード回路単体の出力
１５６１６進数で表記したＦＦ、あるいは２進数で表記した１１１１１１１１
１５７ＧＮＤ電位に接続
１５８１６進数で表記した００、あるいは２進数で表記した００００００００
１５９デコード回路へ供給するＶｃｃをオフにする接点
１６０ＮＯＴ回路
１６１ＮＡＮＤ回路
１６２ＡＮＤ回路
１６３縦方向３列の配線の左から２番目の配線
１６４排他的論理和選択設定回路の出力に接続されたデコード回路
１６５アドレスを指定する１６ビットのデータ
１６６アドレスを指定する１６ビットのデータを分岐、分配
１６７３ステートバッファ
１６８３ステートバッファを制御する外部からの信号入力部
１６９外部回路
１７０入力設定回路部用のメモリのデータ出力に接続されたデコード回路
１７１横方向３列の配線の上から２番目の配線
１７２比較値選択設定回路部用のメモリのデータ出力に接続されたデコード回路
１７３回路選択保持回路のリセット入力に並列に接続
１７４ＯＲ回路組み合わせ回路設定回路部用のメモリのデータ出力に接続されたデコード回路
１７５１つ目のＭＯＳＦＥＴを選択
１７６出力用ＯＲ回路設定回路用のメモリのデータ出力に接続されたデコード回路
１７７２つ目のＭＯＳＦＥＴを選択
１７８出力回路設定回路部用のメモリのデータ出力に接続されたデコード回路
１７９外部回路
１８０外部からの信号の入力その１
１８１外部からの信号の入力その１と、比較値選択回路単体の出力の有効と無効を切り替える否定出力になるＭＯＳＦＥＴおよびＭＯＳＦＥＴを接続している配線
１８２ＭＯＳＦＥＴ
１８３ＭＯＳＦＥＴ
１８４外部からの信号の入力その２
１８５入力選択回路部と同じ回路構成
１８６外部からの信号を比較値とする比較値選択回路部
１８７ＡＮＤ回路組み合わせ回路単体
１８８ＡＮＤ回路組み合わせ回路部
１８９ＭＯＳＦＥＴ
１９０ＯＲ回路組み合わせ回路設定回路部の出力とＡＮＤ回路組み合わせ回路部を接続している配線
１９１ＭＯＳＦＥＴ
１９２回路選択保持回路
１９３回路選択保持回路のセット入力
１９４回路選択保持回路の出力
１９５ＭＯＳＦＥＴ
１９６ＭＯＳＦＥＴ
１９７ＭＯＳＦＥＴ
１９８ＭＯＳＦＥＴ
１９９ＡＮＤ回路組み合わせ回路単体の出力
２００縦方向３列の配線の左から１番目の配線
２０１横方向３列の配線の上から１番目の配線
２０２横方向３列の配線の上から２番目の配線
２０３バッファ回路
２０４配線
２０５リセット回路の出力
２０７強制的にオフにするＭＯＳＦＥＴ
２０８入力単体
２０９出力単体
２１０排他的論理和選択設定回路用のメモリのアドレス番号
２１１入力選択設定回路部の入力アドレス
２１２比較値選択設定回路部の入力アドレス
２１３ＯＲ回路組み合わせ設定回路部の入力アドレス
２１４出力用ＯＲ回路設定回路部のアドレス
２１５出力用回路設定回路部のアドレス
２１６排他的論理和選択設定回路部の出力の配線を、分岐、分配する配線部
２１７分岐、分配する配線部に接続
２１８入力選択回路単体
２１９比較値が１の場合の比較値選択回路単体
２２０ＯＲ回路組み合わせ回路単体
２２１出力用ＯＲ回路組み合わせ回路単体
２２２入力選択回路単体
２２３比較値が０の場合の比較値選択回路単体
２２４ＯＲ回路組み合わせ回路単体
２２５出力用ＯＲ回路組み合わせ回路単体
２２６排他的論理和選択設定回路用のメモリへ書き込むデータ
２２７入力選択設定回路部のデータ
２２８比較値選択設定回路部のデータ
２２９ＯＲ回路組み合わせ設定回路部のデータ
２３０出力用ＯＲ回路設定回路部のデータ
２３１出力用回路設定回路部のデータ
２３２入力選択回路単体
２３３比較値が１の場合の比較値選択回路単体
２３４ＯＲ回路組み合わせ回路単体
２３５出力用ＯＲ回路組み合わせ回路単体
２３６出力用ＯＲ回路組み合わせ回路単体
２３７排他的論理和選択設定回路用のメモリ
２３８入力選択設定回路部用のメモリ
２３９比較値選択設定回路部用のメモリ
２４０ＯＲ回路組み合わせ回路設定回路部用のメモリ
２４１出力用ＯＲ回路設定回路部用のメモリ
２４２出力回路用設定回路部用のメモリ
２４３アドレスを指定する１６ビットのデータを分岐、分配
２４４アドレスを指定する１６ビットのデータ
２４５出力のデジタル値０１を入力アドレスの０１としてフィードバック
２４６出力アドレス０１を、入力アドレス０１へフィードバックするための配線
２４７排他的論理和選択設定回路用のデータの内容の説明
２４８入力選択設定回路部用のメモリのデータの内容の説明
２４９比較値選択設定回路部用のメモリのデータの内容の説明
２５０ＯＲ回路組み合わせ回路設定回路部用のメモリのデータの内容の説明
２５１出力用ＯＲ回路設定回路部用のメモリのデータの内容の説明
２５２出力回路用設定回路部用のメモリのデータの内容の説明
２５３入力番号の００
２５４排他的論理和
２５５入力番号の０１
２５６排他的論理和
２５７否定回路
２５８出力番号の００
２５９出力番号の０１
２６０配線
２６１配線
２６２配線
２６３配線
２６４配線
２６５配線
２６６配線
２６７配線
２６８配線
２６９配線
２７０配線
２７１配線
２７２配線
２７３入力番号の０２
２７４排他的論理和
２７５否定回路
２７６ＭＯＳＦＥＴ
２７７外部からの信号の入力その２とＭＯＳＦＥＴのゲート部を接続する配線
２７８入力
２７９入力
２８０入力
２８１出力
２８２出力
２８３出力
２８４入力
２８５出力
２８６排他的論理和選択設定回路部の出力の配線1 input section 2 output section 3 input selection circuit section 4 comparison value selection circuit section 5 exclusive OR circuit section 6 OR circuit combination circuit section 7 NOT circuit section 8 OR circuit combination circuit section for output 9 single input selection circuit 10 comparison value 11 Single comparison value selection circuit when the comparison value is 0 12 Exclusive OR circuit single 13 OR circuit combination circuit single 14 NOT circuit single 15 Output OR circuit combination circuit single 16 Input Input of selection circuit alone 17 Output of input selection circuit alone 18 Output of comparison value selection circuit alone when comparison value is 1 19 Output of comparison value selection circuit alone when comparison value is 0 20 Exclusive OR circuit alone Input on one side 21 Input on the remaining one side of the exclusive OR circuit alone 22 Output of the exclusive OR circuit alone 23 Input of the OR circuit combination circuit alone 24 Output of the OR circuit combination circuit alone 25 Input of the NOT circuit alone 26 NOT circuit Single output 27 Input of single OR circuit combination circuit for output 28 Output of single OR circuit combination circuit for output 29 Output from exclusive logical sum selection setting circuit 30 Connected to output from exclusive logical sum selection setting circuit 31 exclusive OR selection wiring for input 32 exclusive OR selection wiring for comparison value 33 exclusive OR selection wiring for OR circuit combination circuit 34 branch output wiring of exclusive OR selection setting circuit unit, Wiring section for distribution 35 Connection of branched and distributed wiring 36 Exclusive OR selection setting circuit section 37 Selection circuit section 38 Wiring connecting output from circuit setting and selection circuit section 39 Single selection circuit 40 MOSFET
41 Wiring connecting the output from the second different circuit setting and the selection circuit section 42 MOSFET
43 circuit selection holding circuit 44 set input of circuit selection holding circuit 45 output of circuit selection holding circuit 46 MOSFET
47 Reset input of circuit selection holding circuit 48 Wiring connecting reset circuit and reset input of circuit selection holding circuit 49 Floating gate type MOSFET
50 Wiring for extracting the charge in the floating gate 51 Output from circuit setting 52 Output from the second different circuit setting 53 Second wiring from the top of 3 horizontal wiring lines 54 Vertical 3 wiring lines 55 Single selection circuit 56 Input of single selection circuit 57 Wiring 58 MOSFET
59 Output of single selection circuit 60 Vcc and wiring connected to drain side of MOSFET 61 Wiring 62 Output to single selection circuit 63 GND potential and connection 64 MOSFET
65 Input selection setting circuit section 66 Output of input selection setting circuit section 67 Wiring connecting output of input selection setting circuit section and input selection circuit section 68 MOSFET
69 circuit selection holding circuit 70 set input of circuit selection holding circuit 71 output of circuit selection holding circuit 72 MOSFET
73 MOSFETs
74 MOSFETs
75 2nd wire from the top of the 3 rows of horizontal exclusive OR selection wires for input 76 2nd wire from the left of the 3 rows of vertical wires 77 Wiring to input 78 MOSFET
79 Output wiring for the input selection circuit alone 80 Wiring connecting Vcc and the drain side of the MOSFET 81 Comparison value selection setting circuit section 82 Output of digital value 0 83 Output of digital value 1 84 Comparison value becomes 0 Wiring connected to a single comparison value selection circuit 85 Wiring connected to a single comparison value selection circuit with a comparison value of 1 86 MOSFET
87 MOSFET
88 circuit selection holding circuit 89 set input of circuit selection holding circuit 90 output of circuit selection holding circuit 91 MOSFET
92 circuit selection holding circuit 93 set input of circuit selection holding circuit 94 output of circuit selection holding circuit 95 MOSFET
96 Exclusive OR selection wiring for the second comparison value from the top 97 Light emitting diode 98 Signal output to the outside 99 MOSFET
100 MOSFETs
101 light emitting diode 102 signal output to outside 103 MOSFET
104 OR circuit combination circuit setting circuit part 105 Output of OR circuit combination circuit setting circuit part 106 First wiring from the left of three vertical lines 107 Output of OR circuit combination circuit setting circuit part and OR circuit combination circuit part are connected 108 MOSFET
109 circuit selection holding circuit 110 set input of circuit selection holding circuit 111 output of circuit selection holding circuit 112 MOSFET
113 MOSFETs
114 1st wiring from the top of the 3 horizontal rows of wiring 115 2nd wiring from the top of the 3 horizontal rows of wiring 116 Input 117 Wiring 118 MOSFET
119 Wiring for output of the OR circuit combination circuit alone 120 Wiring connected to the gate of the MOSFET for forcibly turning off the output of the single NOT circuit 121 Output OR circuit setting circuit 122 Output of the output OR circuit setting circuit 123 Output Wiring connecting the output of the OR circuit setting circuit for output and the OR circuit combination circuit for output
125 Output circuit setting circuit 126 Output of the output circuit setting circuit 127 Wiring connecting the output of the output circuit setting circuit and the output OR circuit combination circuit 128 MOSFET
129 circuit selection holding circuit 130 set input of circuit selection holding circuit 131 output of circuit selection holding circuit 132 MOSFET
133 The first wire from the left in the three vertical lines 134 The first wire from the top in the three horizontal lines 135 Connect the output of the single NOT circuit and the input of the selected output OR circuit combination circuit. 136 MOSFET
137 Output wiring for the output OR circuit combination circuit alone 138 Output part of the output OR circuit combination circuit part 139 MOSFET that turns off when a digital value of 1 is input to the gate
140 reset signal 141 MOSFET
142 MOSFETs
143 MOSFETs
144 reset circuit 145 reset switch 146 MOSFET
147 Digital 0 or digital 1 signal from external circuit 148 MOSFET
149 Setting circuit 150 Input address 151 Data output 152 Memory 153 Decoding circuit unit 154 Single decoding circuit 155 Output of single decoding circuit 156 FF expressed in hexadecimal or 1111 1111 expressed in binary
157 Connected to GND potential 158 00 in hexadecimal or 0000 0000 in binary
159 Contact for turning off the Vcc supplied to the decoding circuit 160 NOT circuit 161 NAND circuit 162 AND circuit 163 Second wiring from the left of the three vertical wirings 164 Decoding connected to the output of the exclusive OR selection setting circuit Circuit 165 16-bit data specifying an address 166 Branching and distribution of 16-bit data specifying an address 167 3-state buffer 168 External signal input section for controlling the 3-state buffer 169 External circuit 170 Input setting circuit section Decoding circuit connected to data output of memory 171 Second wiring from top of three horizontal lines 172 Decoding circuit connected to data output of memory for comparison value selection setting circuit section 173 Reset of circuit selection holding circuit Connected in parallel to the input 174 Decoding circuit connected to the data output of the memory for the OR circuit combination circuit setting circuit section 175 Selecting the first MOSFET 176 Connected to the data output of the memory for the output OR circuit setting circuit Decoding circuit 177 Selecting the second MOSFET 178 Output circuit setting Decoding circuit connected to the data output of the memory for the circuit section 179 External circuit 180 Signal input from outside No. 1
181 Wiring connecting signal input 1 from the outside and a MOSFET serving as a negative output for switching between enabling and disabling the output of a single comparison value selection circuit, and a MOSFET 182 MOSFET
183 MOSFETs
184 External signal input 2
185 Same circuit configuration as the input selection circuit section 186 Comparison value selection circuit section using an external signal as a comparison value 187 AND circuit combination circuit unit 188 AND circuit combination circuit section 189 MOSFET
190 Wiring connecting the output of the OR circuit combination circuit setting circuit section and the AND circuit combination circuit section 191 MOSFET
192 circuit selection holding circuit 193 set input of circuit selection holding circuit 194 output of circuit selection holding circuit 195 MOSFET
196 MOSFETs
197 MOSFETs
198 MOSFETs
199 Output of single AND circuit combination circuit 200 First wire from the left of the three vertical lines 201 First wire from the top of the three horizontal lines 202 Second line from the top of the three horizontal lines 203 Buffer circuit 204 Wiring 205 Output of reset circuit 207 MOSFET forcibly turned off
208 Input unit 209 Output unit 210 Exclusive OR selection setting circuit memory address number 211 Input selection setting circuit input address 212 Comparison value selection setting circuit input address 213 OR circuit combination setting circuit input address 214 Address of OR circuit setting circuit for output 215 Address of circuit setting circuit for output 216 Output wiring of exclusive OR selection setting circuit is connected to wiring for branching and distribution 217 Connection to wiring for branching and distribution 218 Input Single selection circuit 219 Single comparison value selection circuit when the comparison value is 1 220 Single OR circuit combination circuit 221 Single OR circuit combination circuit for output 222 Single input selection circuit 223 Single comparison value selection circuit when the comparison value is 0 224 OR Circuit combination circuit unit 225 Output OR circuit combination circuit unit 226 Data written to memory for exclusive OR selection setting circuit 227 Input selection setting circuit data 228 Comparison value selection setting circuit data 229 OR circuit combination setting circuit Data 230 Output OR circuit setting circuit data 231 Output circuit setting circuit data 232 Input selection circuit unit 233 Comparison value selection circuit unit when the comparison value is 1 234 OR circuit combination circuit unit 235 Output OR circuit Combination circuit unit 236 Output OR circuit combination circuit unit 237 Exclusive OR selection setting circuit memory 238 Input selection setting circuit memory 239 Comparison value selection setting circuit memory 240 OR circuit combination circuit setting circuit unit Memory 241 Output OR circuit setting circuit memory 242 Output circuit setting circuit memory 243 Address-specifying 16-bit data is branched and distributed 244 Address-specifying 16-bit data 245 Output digital value 246 Wiring for feeding back output address 01 to input address 01 247 Contents of data for exclusive OR selection setting circuit 248 Memory data for input selection setting circuit Description of contents 249 Description of data contents of memory for comparison value selection setting circuit section 250 Description of data contents of memory for OR circuit combination circuit setting circuit section 251 Description of data of memory for output OR circuit setting circuit section Description of the contents 252 Description of the contents of the data in the memory for the setting circuit section for the output circuit 253 Input number 00
254 Exclusive OR 255 Input number 01
256 Exclusive OR 257 NOT circuit 258 Output number 00
259 output number 01
260 Wiring 261 Wiring 262 Wiring 263 Wiring 264 Wiring 265 Wiring 266 Wiring 267 Wiring 268 Wiring 269 Wiring 270 Wiring 271 Wiring 272 Wiring 273 Input number 02
274 Exclusive OR 275 NOT circuit 276 MOSFET
277 Wiring connecting the input 2 of the signal from the outside and the gate of the MOSFET 278 Input 279 Input 280 Input 281 Output 282 Output 283 Output 284 Input 285 Output 286 Output wiring of the exclusive OR selection setting circuit

Claims

Next to the input section (1), there are an input selection circuit section (3) capable of selecting an input and a comparison value creation circuit section (4) capable of selecting a comparison value to be compared with the input. section (3) and an exclusive OR circuit section (5) capable of selecting an exclusive OR next to the comparison value generating circuit section (4), and the exclusive OR circuit section (5) Next, there is an OR circuit combination circuit section (6) capable of selecting the combination of OR circuits, and the OR circuit combination circuit section (6) is followed by a NOT circuit section (7). (7) is followed by an output OR circuit combination circuit section (8) that can select the combination of the output OR circuits. ) is a circuit configuration with
Whether the comparison value on the input side of the exclusive OR is 0 or 1 can be easily confirmed using a light emitting diode (97), the information on the comparison value can be output (98) to the outside, and the exclusive logic Another light-emitting diode (101) is used on the output side of the sum to make it easier to check whether or not there is a match, and it is possible to output (102) the information on whether or not there is a match to the outside,
When all the circuit selection holding circuits (109) in a single or a plurality of OR circuit combination circuit units (13) in the OR circuit combination unit (6) are turned off due to some abnormality, the output of the NOT circuit unit (14) In order to avoid being kept on, the output of the single NOT circuit (14) is forcibly cut off by the MOSFET (207) connected in series with the output of the single NOT circuit (14). and
A non-von Neumann type circuit that can create a circuit, characterized in that the content of the created circuit can be confirmed by decoding the content in the memory .