JP7291816B2 - フラッシュメモリにおける適応ソフトビット圧縮 - Google Patents

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Description

本出願は、概して、メモリデバイスに関し、より具体的には、メモリデバイスにおける適応ソフトビット圧縮に関する。
不揮発性記憶デバイスは、フラッシュメモリデバイス及び他の記憶デバイスを含む。フラッシュメモリデバイスでは、記憶素子は、１つ以上のビット値を示す特定の閾値電圧を記憶するようにプログラムされ得る。例えば、閾値電圧の特定の範囲は、論理「１」のビット値に対応し得、閾値電圧の別の範囲は、論理「０」のビット値に対応し得る。
不揮発性記憶デバイスは、誤り訂正技術を使用して、データの記憶及び回収の信頼性を改善し得る。例えば、データは、記憶される前に符号化され得、このデータは、記憶デバイスから読み出された後に復号化されて、データ内の１つ以上の誤りを訂正し得る（確率論的誤り訂正能力など、誤り訂正能力による）。
特定の誤り訂正技術は、ソフトビットを使用して、誤り訂正能力を改善する。これらのソフトビットは、遷移よりも高い／低いを読み出し、遷移閾値近くのビットをマーキングすることによって生成され得る。ソフトビットは、記憶素子から読み出されたハードビットの信頼性を示し得る。一例として、ハードビットは、論理「０」のビット値を示し得、このハードビットに対応するソフトビットは、論理「０」のビット値が比較的信頼できること（例えば、記憶素子の状態を反映する読み出し電圧が、読み出し閾値から比較的遠い場合）、又は論理「０」のビット値が比較的信頼できないこと（例えば、記憶素子の状態を示す読み出し電圧が閾値電圧の目標範囲の境界に隣接する場合）を示し得る。ソフトビットは、どのデータビットが「不正確」である可能性が高いか（例えば、閾値電圧範囲の境界近くにあることに起因する）を示すことによって復号化プロセスを改善し得る。ソフトビットを生成し、使用すると、記憶デバイスにおいてリソースが消費される。例えば、ソフトビットを生成するために、（読み出しプロセス中にハードビットのみを生成する場合と比較して）追加の感知動作が実行され得る。別の例として、メモリからコントローラにソフトビットを転送すると、システム帯域幅が使用され得、他の動作に利用可能なリソースが減少する可能性があり、場合によっては、メモリの性能が遅くなり得る。
不揮発性メモリセルのサイズが収縮し、セルの密度が増加するに伴い、不揮発性メモリ記憶デバイスの信頼性要件は、より困難なものとなっている。増大した信頼性要件は、性能、処理時間、電力消費、及び複雑さを犠牲にして記憶デバイスの誤り訂正能力を高めるソフトビットを提供することによって満たされ得る。
ソフトビット圧縮の従来の実装は、固定（非適応）圧縮スキームを含む。更に、ソフトビットデルタも適応的に調整されていない。これらの圧縮比及びソフトビット（ＳＢ）デルタを（特にＮＡＮＤビット誤り率（ＢＥＲ）に）適応させていないことにより、ソフトビットは十分な情報量がなく、復号化障害をもたらすか、又はソフトビットは情報量が過剰であり、ソフトビットページを低減するために更に圧縮され得、それによってＮＡＮＤとコントローラとの間のトラフィックを減少させる。
本開示は、適応ソフトビット圧縮を有するデバイス、方法、及び装置を含む。ソフトビットページを適応的に圧縮することにより、ソフトビットページのサイズが大幅に低減され得、メモリアレイからコントローラへのソフトビットページの転送に関連する待ち時間及び電力の両方が節約され得る。通常の動作条件では、少量のビットのみがソフトビットページによって「信頼できない」としてマークされ、ソフトビットデータを２～８の圧縮比で非常に効率的に圧縮することが可能である。
本開示は、一実施形態では、１つ以上の記憶素子、圧縮ソフトビット回路、及び読み出し／書き込み回路を含むメモリを提供する。圧縮ソフトビット回路は、１つ以上の記憶素子の１つ以上の条件に基づいてソフトビットデルタ及び圧縮スキームを決定するように構成されている。読み出し／書き込み回路は、１つ以上の記憶素子からハードビットのセットを読み出し、１つ以上の記憶素子からハードビットのセットを読み出す間、決定されたソフトビットデルタを使用してソフトビットの第１のセットを感知するように構成されており、ソフトビットの第１のセットは第１の固定サイズを有し、ソフトビットの第１のセットの各ソフトビットは、ハードビットのセットの対応するハードビットの信頼性を示す。圧縮ソフトビット回路は、ソフトビットの第１のセットを受信し、決定された圧縮スキームに基づいて、ソフトビットの第１のセットからソフトビットの第２のセットを生成し、ソフトビットの第２のセットを出力するように更に構成されている。
本開示はまた、方法を提供する。一実施形態では、この方法は、圧縮ソフトビット回路で、１つ以上の記憶素子の１つ以上の条件に基づいてソフトビットデルタ及び圧縮スキームを決定することを含む。この方法は、読み出し／書き込み回路で、１つ以上の記憶素子からハードビットのセットを読み出すことを含む。この方法は、圧縮ソフトビット回路で、１つ以上の記憶素子からハードビットのセットを読み出す間、決定されたソフトビットデルタを使用してソフトビットの第１のセットを感知することを含み、ソフトビットの第１のセットは第１の固定サイズを有し、ソフトビットの第１のセットの各ソフトビットは、ハードビットのセットの対応するハードビットの信頼性を示す。この方法は、圧縮ソフトビット回路で、ソフトビットの第１のセットを受信することを含む。この方法は、圧縮ソフトビット回路で、決定された圧縮スキームに基づいて、ソフトビットの第２のセットを生成することを含む。この方法はまた、ソフトビットの第２のセットを出力することを含む。
本開示はまた、一実施形態では、１つ以上の記憶素子の１つ以上の条件に基づいてソフトビットデルタ及び圧縮スキームを決定するための手段と、１つ以上の記憶素子からハードビットのセットを読み出すための手段と、１つ以上の記憶素子からハードビットのセットを読み出す間、決定されたソフトビットデルタを使用してソフトビットの第１のセットを感知するための手段であって、ソフトビットの第１のセットが第１の固定サイズを有し、ソフトビットの第１のセットの各ソフトビットが、ハードビットのセットの対応するハードビットの信頼性を示す、手段と、ソフトビットの第１のセットを受信するための手段と、決定された圧縮スキームに基づいて、ソフトビットの第２のセットを生成するための手段と、ソフトビットの第２のセットを出力するための手段と、を含む装置を提供する。
このようにして、本開示の様々な態様は、少なくともメモリデバイスの技術分野並びにそれらの設計及びアーキテクチャにおいて改善をもたらす。本開示は、ファームウェア（すなわち、プロセッサ上で実行されるコード）、コンピュータシステム及びネットワーク、ユーザインターフェース、並びにアプリケーションプログラミングインターフェースによって制御されるハードウェア又は回路、並びにハードウェア実装方法、信号処理回路、メモリアレイ、特定用途向け集積回路、フィールドプログラマブルゲートアレイなどを含む、様々な形態で具体化することができる。上述の概要は、本開示の様々な態様の一般的な概念を提供することのみを意図したものであり、いかなる方法でも本開示の範囲を限定するものではない。
本開示のいくつかの実施形態による、固定サイズソフトビット非可逆圧縮を有するデータ記憶デバイスを含むシステムのブロック図である。
本開示の様々な態様による、ソフトビット読み出しを示す図である。
本開示のいくつかの実施形態による、適応ソフトビット圧縮を実行するための例示的な方法を示すフローチャートである。
本開示のいくつかの実施形態による、ＥＣＣデコーダの対数尤度比（ＬＬＲ）を調整するための例示的な方法を示すフローチャートである。
本開示の様々な態様による、ソフトビットビン当たりのビット誤り率の計算を示す図である。
本開示の様々な態様による、ソフトビットデルタ、圧縮比、及びＥＣＣ訂正能力の関係の分析を示すグラフである。
以下の説明では、本開示の１つ以上の態様の理解を提供するために、データ記憶デバイス構成、コントローラ動作などのような多数の詳細が記載される。これらの具体的な詳細は単なる例示であり、本出願の範囲を限定することを意図するものではないことは、当業者には容易に明らかであろう。具体的には、メモリデバイスに関連付けられた機能は、ハードウェア（例えば、アナログ回路又はデジタル回路）、ハードウェアとソフトウェアとの組み合わせ（例えば、非一時的コンピュータ可読媒体に記憶され、処理回路又は制御回路によって実行される、プログラムコード又はファームウェア）、又は任意の他の好適な手段によって実行され得る。以下の説明は、本開示の様々な態様の一般的な概念を提供することのみを意図するものであり、いかなる方法でも本開示の範囲を限定するものではない。
図１は、本開示のいくつかの実施形態による、固定サイズソフトビット非可逆圧縮を有するデータ記憶デバイスを含むシステムのブロック図である。図１の実施例では、システム１００は、データ記憶デバイス１０２及びホストデバイス１５０を含む。データ記憶デバイス１０２は、コントローラ１２０、及びコントローラ１２０に結合されたメモリ１０４（例えば、不揮発性メモリ）を含む。
コントローラ１２０によって提供される構造的特徴及び機能的特徴の一実施例を図１に示す。ただし、コントローラ１２０は、図１のコントローラ１２０によって提供される構造的特徴及び機能的特徴に限定されない。コントローラ１２０は、図１に示されていない、少数又は追加の構造的特徴及び機能的特徴を含み得る。
データ記憶デバイス１０２及びホストデバイス１５０は、バス接続又はワイヤレス接続などの接続（例えば、通信経路１１０）を介して動作可能に結合され得る。いくつかの実施例では、データ記憶デバイス１０２は、ホストデバイス１５０内に埋め込まれ得る。代替的に、他の実施例では、データ記憶デバイス１０２は、ホストデバイス１５０から取り外し可能であり得る（すなわち、ホストデバイス１５０に「取り外し可能に」結合される）。一実施例として、データ記憶デバイス１０２は、取り外し可能なユニバーサルシリアルバス（ＵＳＢ）構成によって、ホストデバイス１５０に取り外し可能に結合され得る。いくつかの実装態様では、データ記憶デバイス１０２は、ソリッドステートドライブ（ＳＳＤ）を含むか、又はそれに対応し得るが、このＳＳＤは、埋め込みストレージドライブ（例えば、モバイル埋め込みストレージドライブ）、エンタープライズ記憶ドライブ（ＥＳＤ）、クライアントストレージデバイス、又はクラウドストレージドライブ、又は他の好適なストレージドライブとして使用され得る。
データ記憶デバイス１０２は、有線通信経路及び／又はワイヤレス通信経路などの通信経路１１０を介してホストデバイス１５０に結合されるように構成され得る。例えば、データ記憶デバイス１０２は、インターフェース１０８がホストデバイス１５０に通信可能に結合されたときなど、データ記憶デバイス１０２とホストデバイス１５０との間の通信経路１１０を介した通信を可能にするインターフェース１０８（例えば、ホストインターフェース）を含み得る。
ホストデバイス１５０は、電子プロセッサ及びメモリを含み得る。メモリは、電子プロセッサによって実行可能であり得るデータ及び／又は命令を記憶するように構成され得る。メモリは、単一のメモリであってもよいか、又は１つ以上の不揮発性メモリ、１つ以上の揮発性メモリ、若しくはこれらの組み合わせなどの１つ以上のメモリを含み得る。ホストデバイス１５０は、データ記憶デバイス１０２のメモリ１０４へのデータの消去、データの読み出し、又はデータの書き込みのための１つ以上の要求など、１つ以上のコマンドをデータ記憶デバイス１０２に発行し得る。例えば、ホストデバイス１５０は、メモリ１０４に記憶されるユーザデータ１３２などのデータを提供するか、又はメモリ１０４から読み出されるデータを要求するように構成され得る。ホストデバイス１５０は、モバイルスマートフォン、音楽プレーヤ、ビデオプレーヤ、ゲーム機、電子書籍リーダ、パーソナルデジタルアシスタント（ＰＤＡ）、ラップトップコンピュータ若しくはノートブックコンピュータなどのコンピュータ、これらの任意の組み合わせ、又は他の好適な電子デバイスを含み得る。
ホストデバイス１５０は、メモリ１０４からの読み出し、及びメモリ１０４への書き込みを可能にするメモリインターフェースを介して通信する。いくつかの実施例では、ホストデバイス１５０は、ユニバーサルフラッシュストレージ（ＵＦＳ）ホストコントローラインターフェース仕様などの工業規格に準拠して動作し得る。他の実施例では、ホストデバイス１５０は、セキュアデジタル（ＳＤ）ホストコントローラ仕様又は他の好適な工業規格などの１つ以上の他の仕様に準拠して動作し得る。ホストデバイス１５０はまた、任意の他の好適な通信プロトコルによって、メモリ１０４と通信し得る。
データ記憶デバイス１０２のメモリ１０４は、不揮発性メモリ（例えば、ＮＡＮＤ、ＢｉＣＳファミリーのメモリ、又は他の好適なメモリ）を含み得る。いくつかの実施例では、メモリ１０４は、任意のタイプのフラッシュメモリとし得る。例えば、メモリ１０４は、二次元（２Ｄ）メモリ又は三次元（３Ｄ）フラッシュメモリとし得る。メモリ１０４は、１つ以上のメモリダイ１０３を含み得る。１つ以上のメモリダイ１０３の各々は、１つ以上のブロック（例えば、１つ以上の消去ブロック）を含み得る。各ブロックは、記憶素子１０７Ａ～１０７Ｎの代表的なグループなどの記憶素子の１つ以上のグループを含み得る。記憶素子１０７Ａ～１０７Ｎのグループは、ワード線として構成され得る。記憶素子１０７のグループは、それぞれ代表的な記憶素子１０９Ａ及び１０９Ｎなどの複数の記憶素子（例えば、本明細書で「ストリング」と称されるメモリセル）を含み得る。
メモリ１０４は、１つ以上のメモリダイ１０３の動作を支持するための読み出し／書き込み回路１４０などの支持回路を含み得る。単一の構成要素として示されているが、読み出し／書き込み回路１４０は、読み出し回路及び書き込み回路など、メモリ１０４の別個の構成要素に分割され得る。読み出し／書き込み回路１４０は、メモリ１０４の１つ以上のメモリダイ１０３の外部にし得る。代替的に、１つ以上の個々のメモリダイは、他のメモリダイのいずれかにおける任意の他の読み出し及び／又は書き込み動作とは独立して、個々のメモリダイ内の記憶素子から読み出し及び／又は記憶素子に書き込みするように動作可能である、対応する読み出し／書き込み回路を含み得る。
メモリ１０４は、１つ以上のラッチ（例えば、ラッチ１１２、１１４、及び１１６を含む一組のラッチ１１１）及び圧縮ソフトビット（ＣＳＢ）回路１１８を更に含み得る。いくつかの実施例では、読み出し／書き込み回路１４０を使用して１つ以上のＣＳＢ動作を実行し得る。メモリアレイ１０４、読み出し／書き込み回路１４０、ＣＳＢ回路１１８は、メモリ１０４のメモリダイ内に統合され得る。一実施例では、ＣＳＢ回路１１８は複製され、ＣＳＢ回路１１８をメモリダイと統合することによって、又はＣＳＢ回路を含むダイをそれぞれのメモリダイに結合することによって、各メモリダイの一部となる。ＣＳＢ回路１１８は、メモリアレイ１０４、読み出し／書き込み回路１４０、ラッチ１１２、１１４、及び１１６のうちの１つ以上、又はメモリ－コントローラバス１０６など、メモリ１０４とコントローラ１２０との間の接続、のうちの１つ以上に結合され得る。
ＣＳＢ回路１１８は、１つ以上のＡＮＤ論理ゲートなど、１つ以上の論理ゲートを含み得る。代替的又は追加的に、ＣＳＢ回路１１８は、１つ以上の他の論理ゲート、例えば、１つ以上のＯＲ論理ゲート、１つ以上の排他的ＯＲ（ＸＯＲ）論理ゲート、１つ以上のインバータ（ＮＯＴ）論理ゲート、１つ以上のＮＯＴ－ＡＮＤ（ＮＡＮＤ）論理ゲート、１つ以上のＮＯＴ－ＯＲ（ＮＯＲ）論理ゲート、１つ以上の排他的ＮＯＲ（ＸＮＯＲ）ゲート、１つ以上の他の論理ゲート、又はこれらの組み合わせを含み得る。他の例では、ＣＳＢ回路１１８は、メモリ１０４から省略され得、ＣＳＢ回路１１８を参照して説明される動作は、ラッチ１１２、１１４、及び１１６で（例えば、ラッチ１１２、１１４、及び１１６で実行される論理動作を使用して）実行され得る。
データ記憶デバイス１０２は、バス１０６、インターフェース（例えば、インターフェース回路）、別の構造、又はこれらの組み合わせを介してメモリ１０４（例えば、１つ以上のメモリダイ１０３）に結合されたコントローラ１２０を含む。例えば、バス１０６は、コントローラ１２０が、１つ以上のメモリダイ１０３の各々と、他のメモリダイ１０３との通信と並列かつ独立して通信することを可能にするために、複数の別個のチャネルを含み得る。いくつかの実装態様では、メモリ１０４は、フラッシュメモリとし得る。
コントローラ１２０は、ホストデバイス１５０からデータ及び命令を受信し、ホストデバイス１５０にデータを送信するように構成されている。例えば、コントローラ１２０は、インターフェース１０８を介してホストデバイス１５０にデータを送信することができ、コントローラ１２０は、インターフェース１０８を介してホストデバイス１５０からデータを受信し得る。コントローラ１２０は、データ及びコマンド（例えば、メモリ動作１３６）をメモリ１０４に送信するように、並びにメモリ１０４からデータ及び固定サイズ圧縮ソフトビットを受信するように構成されている。例えば、コントローラ１２０は、データ及び書き込みコマンドを送信して、メモリ１０４にデータをメモリ１０４の指定されたアドレスに記憶させるように構成されている。書き込みコマンドは、データを記憶することになるメモリ１０４の一部分の物理アドレス（例えば、メモリ１０４のワード線の物理アドレス）を指定し得る。
コントローラ１２０は、メモリ１０４に読み出しコマンドを送信して、メモリ１０４の指定されたアドレスからデータにアクセスするように構成されている。読み出しコマンドは、メモリ１０４の領域の物理アドレス（例えば、メモリ１０４のワード線の物理アドレス）を指定し得る。コントローラ１２０はまた、バックグラウンドスキャン動作、ガベージコレクション動作、及び／若しくは摩耗平準化動作、又は他の好適なメモリ動作に関連付けられたメモリ１０４にデータ及びコマンドを送信するように構成され得る。
コントローラ１２０は、メモリ１２４、誤り訂正符号（ＥＣＣ）エンジン１２６、及びプロセッサ１２８を含み得る。メモリ１２４は、プロセッサ１２８によって実行可能であり得るデータ及び／又は命令を記憶するように構成され得る。メモリ１２４は、ソフトビット非可逆圧縮解除器１６０、ソフトビットデータベース１６２、及びＬＬＲ調整アプリケーション１６４を含み得る。ソフトビット非可逆圧縮解除器１６０は、プロセッサ１２８によって実行可能であるハードウェア回路又は命令であり得る。ＬＬＲ調整アプリケーション１６４は、プロセッサ１２８に、ＥＣＣデコーダ１２６の対数尤度比（ＬＬＲ）を、図５に関して以下でより詳細に説明されるような圧縮誤りに関するソフトビットページ品質に基づいて調整させ得る。更に、他の実施例では、ＬＬＲ調整アプリケーション１６４は、ＥＣＣデコーダ１２６に、ＥＣＣデコーダ１２６のＬＬＲをソフトビットページ品質に基づいて調整させ得る。更に他の実施例では、メモリ１２４に記憶された任意のアプリケーションから分離した別個のアプリケーション又は回路が、ＥＣＣデコーダ１２６のＬＬＲをソフトビットページ品質に基づいて調整し得る。
コントローラ１２０は、メモリデバイス１０４にメモリ動作１３６（例えば、読み出しコマンド）を送信して、読み出し／書き込み回路１４０に、記憶素子に記憶されたデータを感知させ得る。例えば、コントローラ１２０は、ホストデバイス１５０から読み出しアクセスの要求を受信することに応答して、読み出しコマンドをメモリデバイス１０４に送信し得る。読み出しコマンドを受信することに応答して、メモリデバイス１０４は、記憶領域１０７Ａを（例えば、読み出し／書き込み回路１４０を使用して）感知して、データを表すハードビットのセット及びソフトビットのセットなど、ビットのセットを１つ以上生成し得る。ソフトビットのセットは、対応するハードビットのセットの復号化中にＥＣＣエンジン１２６によって使用可能な信頼性情報を示し得る。
ハードビットのセットは、単一の論理ページ又は１つ以上の論理ページを表し得る。ソフトビットのセットは、対応する単一の論理ページ又は対応する１つ以上の論理ページを表し得る。
圧縮ソフトビット（ＣＳＢ）回路１１８は、ページなどの定義されたメモリ空間がより小さな固定サイズセグメントに分割されることを可能にする。例えば、ＣＳＢ回路１１８が、ＮＡＮＤ条件及び／又はシステム条件に基づいて６４ビットの固定サイズセグメントに対応するソフトビットを更に小さな固定サイズ（例えば、１２ビット）に適応的に圧縮するため、以下に記載される適応ソフトビット圧縮は、メモリコントローラ１２０が、定義されたメモリ空間、すなわち、６４ビットの固定サイズセグメントに分割されたページからデータを読み取ることを可能にする。定義されたメモリ空間のこの分割は、メモリコントローラ１２０の読み出し動作を簡素化し、その効率を向上させ、適応的に圧縮されたソフトビットは、ソフトビットありの読み出し動作を実行するために必要なバス幅を減少させる。
圧縮ソフトビット（ＣＳＢ）回路１１８はまた、適応非可逆圧縮が、分散された様式で実行されることを可能にする。例えば、ラッチ１１６及びＣＳＢ回路１１８は、互いに別々に又は組み合わさって（並列、交互、又は他の好適な組み合わせで）適応圧縮を実行し、バス１０６を介してソフトビットの第２のセット１３８をコントローラ１２０に出力し得る。
図２は、本開示の様々な態様による、ソフトビット読み出し２００を示す図である。図２に示すように、「ソフトビットデルタ」は、ハードビット（ＨＢ）感知とソフトビット感知との間の距離であり、Ｘ軸は感知電圧であり、Ｙ軸はセル電圧分布である。図２の例では、ソフトビット読み出し２００は、左側ソフトビットデルタ２０２及び右側ソフトビットデルタ２０４を含む。
図２に示すように、左側ソフトビットデルタ２０２及び右側ソフトビットデルタ２０４は対称である。しかしながら、いくつかの実施例では、左側ソフトビットデルタ２０２及び右側ソフトビットデルタ２０４は、非対称であり得、すなわち、互いに異なり得る。
更に、図２に示すように、ソフトビットデルタ（ＳＢページとＨＢページとの間の感知電圧差）を調整することは、トレードオフをもたらす。ソフトビットデルタを増加させる（すなわち、図２に示される両側矢印の長さを増加させる）ことにより、「低信頼性」セクションが拡張され、ＨＢ閾値に近いより多くの誤ったビットが捕捉され、信頼できないとマークされる。しかしながら、同時に、ソフトビットデルタを拡張した後、より多くの正しいビットが信頼できないとマークされる。ソフトビットデルタを減少させると、反対のことが起こる。言い換えれば、任意の所与の時間において、ＳＢデルタは、ソフトビットの情報を最大化し、かつＮＡＮＤ条件及び／又はシステム条件に従って変化する、１つの値を有し得る。
ソフトビットに圧縮を追加することは、追加の検討事項を必要とする。ＳＢページの圧縮率は、ソフトビットデータのエントロピーに依存する。エントロピーが減少すると、圧縮率は増加する。エントロピーが増加すると、圧縮率は減少する。
ソフトビットページが疎である実施例では、信頼できないとマークされた少量のビットが存在する（図２の実施例では「０」）。マークされたビットが少ないほど、ソフトビットデータのエントロピーは低くなる。可逆圧縮スキームの場合、より低いエントロピーは、圧縮ＳＢページのサイズを低減し、これにより、システムスループットが増加する。固定非可逆圧縮スキームの場合、より低いエントロピーは圧縮品質を増加させ、これにより、圧縮プロセスで失われる情報の量が減少する。
前述を考慮して、ソフトビット圧縮を使用するシステムは、ＳＢデルタを適応的に調整するか、又は圧縮スキームを適応的に調整して、システムの圧縮及び効果を考慮しながら、訂正能力及び性能を最大化し得る。具体的には、ＳＢページに対する圧縮及び効果、並びに非可逆圧縮による情報損失を考慮しながらである。
ＮＡＮＤ条件が変化すると、Ｙ軸として示されるセル電圧分布（ＣＶＤ）も変化し、異なる量の誤り及び信頼できる／信頼できないビットをもたらす。ＢＥＲが高いほど、デコーダ（例えば、ＥＣＣデコーダ１２６）からより高い訂正能力が必要とされる。デコーダからのより高い訂正能力は、より高い圧縮比、より高い若しくはより低いソフトビットデルタ、又はこれらのいくつかの組み合わせによって達成され得る。
より高い圧縮比（すなわち、より少ない圧縮）は、より高い品質のソフトビットページをもたらす。圧縮比（圧縮ソフトビットページと非圧縮ソフトビットページとの間の比）は、多くの場合、データ記憶デバイス１０２の全体的な性能を決める転送スループットに直接関連している。同様に、より大きなソフトビットデルタは、より多くのビットを信頼できないとマークし、より少ない圧縮をもたらす。
前述を考慮して、圧縮品質は、非可逆圧縮に起因してもたらされた誤りの量を指し、全体的なソフトビットページ品質は、ソフトビットデルタと圧縮品質の両方の結果である。ソフトビットデルタを増加又は減少させることは、上で説明したように、データの観点からソフトビットページの品質を改善又は劣化させ得る。しかしながら、圧縮の観点からは、ソフトビットデルタを増加させることは、データの圧縮をより困難なものとし、そのため、所与の圧縮比に対して、ソフトビットデルタの増加は、より低い圧縮品質（例えば、より多くの圧縮誤り）をもたらす。ソフトビットデルタの増加による圧縮品質の低下を考慮するために、圧縮比を上げて圧縮品質を維持し得る。
図３は、本開示のいくつかの実施形態による、適応ソフトビット圧縮を実行するための例示的な方法３００を示すフローチャートである。理解しやすくするために、方法３００は、ＣＳＢ回路１１８に関して説明される。しかしながら、方法３００は、データ記憶デバイス１０２内の他の回路（例えば、プロセッサ１２８及びラッチ１１２～１１６）と組み合わせて、又はそれらによって別々に実行され得る。
図３の実施例では、方法３００は、決定される１つ以上の記憶素子の１つ以上の条件に基づいてソフトビットデルタ及び圧縮スキームを決定すること（ブロック３０２）を含む。例えば、ＣＳＢ回路１１８は、決定されるＢＥＲに基づいてソフトビットデルタ及び圧縮スキームを決定する。ＣＳＢ回路１１８はまた、ＢＥＲに基づいてソフトビットデルタ及び圧縮比を決定し得る。
方法３００は、決定されたソフトビットデルタ（例えば、ソフトビットデルタ位置）を使用してソフトビットの第１のセットを感知すること（ブロック３０４）を含む。例えば、ＣＳＢ回路１１８は、決定されたソフトビットデルタを使用してソフトビットの第１のセットを感知するように、読み出し／書き込み回路１４０を制御する。
方法３００は、決定された圧縮スキームに基づいて、読み出し／書き込み回路１４０によって感知されるソフトビットの第１のセットからソフトビットの第２のセットを生成すること（ブロック３０６）を含む。例えば、ＣＳＢ回路１１８は、決定された圧縮スキームに基づいてソフトビットの第１のセットからソフトビットの第２のセットを生成する。
方法３００は、ソフトビットの第２のセットを出力すること（ブロック３０８）を含む。例えば、ＣＳＢ回路１１８は、ソフトビットの第２のセットをコントローラ１２０に出力する。
いくつかの実施例では、ソフトビットの第２のセットをソフトビットページコントローラに転送した後、方法３００は、決定される１つ以上の記憶素子の１つ以上の条件に基づいてソフトビットデルタ及び圧縮スキームを再決定すること（ブロック３０２）によって繰り返される。他の実施例では、方法３００は、論理ページ単位で実行され得る。
更に、いくつかの実施例では、方法３００は、ソフトビットデルタ及び圧縮スキームを決定する前に、１つ以上の記憶素子の１つ以上の条件を決定することを含み得る。例えば、ＣＳＢ回路１１８は、ＮＡＮＤ条件に基づいてソフトビットデルタ及び圧縮スキームを決定する前に、メモリ１０４のＮＡＮＤ条件（例えば、ビット誤り率（ＢＥＲ））を決定し得る。いくつかの実施形態では、ＢＥＲを決定するために他の回路が提供され、ＣＳＢ回路１１８は、この他の回路からＢＥＲを受信する。上記の実施例では、１つ以上の条件は、異なるＢＥＲ及びＣＶＤ特性を示す論理ページを考慮するために、論理ページごとに決定され得る。
図４は、本開示のいくつかの実施形態による、ＥＣＣデコーダの対数尤度比（ＬＬＲ）を調整するための例示的な方法４００を示すフローチャートである。図４の実施例では、方法４００は、圧縮誤りに関するソフトビットページ品質を決定すること（ブロック４０２）を含む。例えば、コントローラ１２０のプロセッサ１２８は、ＬＬＲ調整アプリケーション１６４を実行するとき、図５で以下に記載されるような新しいＢＥＲを決定し得る。
方法４００はまた、圧縮誤りに関するソフトビットページ品質に基づいてＥＣＣデコーダの対数尤度比（ＬＬＲ）を調整すること（ブロック４０４）を含む。例えば、コントローラ１２０のプロセッサ１２８は、ＬＬＲ調整アプリケーション１６４を実行するとき、新しいＢＥＲに基づいてＥＣＣデコーダ１２６のＬＬＲを調整し得る。いくつかの実施例では、ソフトビットページ品質は、圧縮誤り、及びＮＡＮＤにより誘発される誤りに関するものである。言い換えれば、新しいＢＥＲは、ＮＡＮＤによって及び非可逆的圧縮によって誘発されるエラーを考慮し得る。
いくつかの実施例では、方法４００は、方法３００の延長部であり得る。例えば、圧縮誤りに関するソフトビットページ品質の決定は、方法３００で出力される圧縮ソフトビットに少なくとも部分的に基づき得る。
図５は、本開示の様々な態様による、ソフトビットビン当たりのビット誤り率の計算５００を示す図である。図５は、プロセッサ１２８に関して説明されている。しかしながら、図５は、コントローラ１２０内の他の回路、例えば、ＥＣＣデコーダ１２６に等しく適用可能であり得る。
非可逆圧縮スキームは、固定圧縮スキームで実装され得る。すなわち、非可逆圧縮スキームは、ソフトビットページの別個の部分で動作し、それらを個別に固定（より小さい）サイズのベクトルに圧縮する。例えば、ソフトビットページの各６４ビット部分は、１６ビットに圧縮され得、これは、２５％の圧縮比である。
ＮＡＮＤダイ上の論理は非常に高価であり、そのため、非可逆圧縮スキームは、実装するのにより現実的である。しかしながら、非可逆圧縮スキームのマイナス面は、元のソフトビットページにおける情報の一部が失われることであり、すなわち、デコーダ側の圧縮解除されたページは、元のＳＢページの完全な複製にはならない。
デコーダＬＬＲは、電圧ビン内の各ビットの信頼性を表し、以下の式（＊）に従ってビンのＢＥＲにより計算される。
Figure 0007291816000001
非可逆圧縮スキームの場合、圧縮誤りが推定され、各ビンに追加されて、プロセッサ１２８、ＥＣＣデコーダ１２６、他の専用ハードウェア回路、又はこれらの組み合わせによりＬＬＲを適宜調整し得る。誤りを推定するために、ビン当たりの公称ＬＬＲ及び公称ＢＥＲは、プロセッサ１２８、ＥＣＣデコーダ１２６、他の専用ハードウェア回路、又はこれらの組み合わせによって計算され得る。ＢＥＲが与えられると、プロセッサ１２８によってガウスＣＶＤが推測されて、最適なソフトビット閾値位置を計算し得る。ガウス分布の標準偏差（σ）は、以下の式（１）におけるＢＥＲに従ってＥＣＣデコーダ１２６によって計算され得る。
Figure 0007291816000002
 次いで、以下の式（２）及び（３）において、デルタ（Δ）がソフトビット閾値オフセットであり、アルファ（α）が低信頼性（高ＢＥＲ）ビン内のビットの割合であり、（１－α）は、高信頼性（低ＢＥＲ）ビン内のビットの割合であると仮定する。
Figure 0007291816000003
 信頼できる／信頼できないビンのＢＥＲ（ｐｌｏｗ及びｐｈｉｇｈ）を使用すると、公称ＬＬＲの大きさは、上記の式（＊）に従ってプロセッサ１２８によって計算され得る。
前述を考慮して、プロセッサ１２８は、予想される圧縮誤りに従ってビン当たりのＢＥＲを調整し得る。例えば、６４ビットから１６ビットへの固定非可逆圧縮を仮定すると、ＣＳＢ回路１１８は、非可逆圧縮スキームを使用して、各６４ビットにおいて最大３つの信頼できないビット（例えば、３つの「０」）をマーク及び再構築し、それらの位置を１６ビットに圧縮し得る。各６４ビットベクトルにおける任意の追加の０は廃棄される、すなわち、コントローラ１２０においてプロセッサ１２８により「１」として再構築される。これは、この非可逆圧縮スキームにおける圧縮誤りが、プロセッサ１２８に、信頼できないビットを信頼できないビンから信頼できるビンに移動させることを意味する。
プロセッサ１２８は、圧縮誤りの予想される割合、すなわち、６４ビットベクトル内の第４の信頼できないビット又はそれより上のビット（第５の信頼できないビット、第６の信頼できないビットなど）であるビットの数を以下の式（４）で計算する。
Figure 0007291816000004
したがって、信頼できるビン内のビットの新しいビット誤り率（ＢＥＲ）は、以下の式（５）である。
Figure 0007291816000005
プロセッサ１２８が信頼できないビンから信頼できるビンにビットを移動させるだけなので、信頼できないビンにおけるＢＥＲはｐｈｉｇｈとして変化しないままである。したがって、プロセッサ１２８は、調整された
Figure 0007291816000006
 を使用して、調整されたＬＬＲの大きさを上記の式（＊）で計算し得る。
図６は、本開示の様々な態様による、ソフトビットデルタ、圧縮比、及びＥＣＣ訂正能力の関係の分析６００を示すグラフである。図６の実施例では、分析６００は、ゼロ圧縮スキーム６０２、可変可逆圧縮スキーム６０４、第１の固定非可逆圧縮スキーム６０６、第２の固定非可逆圧縮スキーム６０８、及び第３の固定非可逆圧縮スキーム６１０を含む。
ゼロ圧縮スキーム６０２は、１００％の圧縮比を有し、これは、ゼロ圧縮である。可変可逆圧縮スキーム６０４は、可変圧縮比を有するランレングス符号化（ＲＬＣ）可逆圧縮である。第１の固定非可逆圧縮スキーム６０６は、１８．７５％の圧縮比、例えば、６４ビットから１２ビットへの圧縮を有する。第２の固定非可逆圧縮スキーム６０８は、２５％の圧縮比、例えば、６４ビットから１６ビットへの圧縮を有する。第３の固定圧縮スキーム６１０は、５０％の圧縮比、例えば、１６ビットから８ビットへの圧縮を有する。
スキーム６０２～６１０の各々では、異なるソフトビットデルタが最良の訂正能力をもたらす。ゼロ圧縮スキーム６０２を使用する場合、最良の訂正能力を有するソフトビットデルタは、１００ｍＶである。圧縮率１８．７５％、２５％、及び５０％を有する固定非可逆圧縮スキーム６０４～６０８を使用する場合、最良の訂正能力を有するソフトビットデルタは、それぞれ、５０ｍＶ、６２．５ｍＶ、及び８７．５ｍＶである。
可変可逆圧縮スキーム６０４を使用する場合、最良の訂正能力を有するソフトビットデルタは、ＢＥＲの上昇に応じて変化する。ＢＥＲが低い（第１の閾値を下回る）場合、最良の訂正能力を有するソフトビットデルタは３７．５ｍＶであり得る。ＢＥＲが高い（第１の閾値を超える）場合、最良の訂正能力を有するソフトビットデルタは１００ｍＶであり得る。
分析６００では、垂直軸は圧縮比（すなわち、圧縮データと非圧縮データとの間の比）であり、水平軸は、上記のように結果として得られた訂正可能ＢＥＲを示し、圧縮比は、コントローラ１２０に転送されるデータの量を直接制御し、多くのシナリオでは、システム全体の性能を決定付ける。
スキームの各々について、異なるＳＢデルタに対して結果として得られる圧縮比及び訂正可能ＢＥＲが示されている。図６に示すように、必要とされる訂正可能ＢＥＲに応じて達成可能圧縮比（システム読み出し性能）間に幅広い相違がある。
システム１００の使用事例は、ＢＥＲが低いときに高圧縮を使用し、ＢＥＲが上昇するにつれてソフトビットデルタ及び圧縮比をゆっくりと増加させる。例えば、ＢＥＲが低い（第１の閾値を下回る）場合、ＣＳＢ回路１１８は、５０ｍＶで第１の固定非可逆圧縮スキーム６０６を選択する。ＢＥＲが上昇する（第１の閾値を超える）と、ＣＳＢ回路１１８は、第１の固定非可逆圧縮スキーム６０６から６２．５ｍＶでの第２の固定非可逆圧縮スキーム６０８に切り替わり得る。ＢＥＲが引き続き上昇する（第２の閾値を超える）と、ＣＳＢ回路１１８は、第２の固定非可逆圧縮スキーム６１０から８７．５ｍＶでの第３の固定非可逆圧縮スキーム６１０に切り替わり得る。
いくつかの実施例では、実装コストに起因して、固定非可逆圧縮スキームのみがＣＳＢ回路１１８に利用可能であり得る。他の実施例では、ＢＥＲが最大に達する（ゼロ圧縮閾値に達する）と、ＣＳＢ回路１１８は、第３の固定非可逆圧縮スキーム６１０から１００ｍＶでのゼロ圧縮スキーム６０２に切り替わり得る。更に他の実施例では、ＣＳＢ回路１１８は、５０ｍＶ及び６２．５ｍＶでの第１の固定非可逆圧縮スキーム６０６及び第２の固定非可逆圧縮スキーム６０８の代わりに、それぞれ、７５ｍＶ及び１００ｍＶでの可変可逆圧縮スキーム６０４で開始し得る。
図６に示すように、ソフトビットデルタ及び圧縮スキーム（非可逆、可逆、及びゼロ圧縮）の効果は、訂正能力及び転送スループットに劇的な影響を及ぼす。ＮＡＮＤ条件（及び／又はシステム条件）に基づくソフトビットデルタ及び／又は圧縮スキームの調整は、読み出しスループットを改善し、かなりの数分の１に電力を減少させる（ソフトビットページサイズは、品質を利用可能な条件に適応的に一致させながら、実質的に低減され得る）。更に、（図５で上述したように）ＥＣＣパラメータをソフトビットの品質に適合させることは、ＥＣＣデコーダ性能を最適化して、ソフトビット内の情報を十分に利用し、訂正能力を改善し、復号化待ち時間と電力の両方を低減する。
本明細書に説明されるプロセス、システム、方法、ヒューリスティックなどに関して、かかるプロセスのステップは、特定の順序付けられたシーケンスに従って発生するものとして説明されているが、かかるプロセスは、本明細書に説明される順序以外の順序で実行されると説明されたステップを用いて実施され得ることを理解されたい。更に、特定のステップが同時に実行されてもよく、他のステップが追加されてもよく、又は本明細書に説明される特定のステップを省略することができることを理解されたい。すなわち、本明細書のプロセスの説明は、特定の実施形態を例示する目的で提供され、特許請求の範囲を限定するものと解釈されるべきではない。
したがって、上の説明は例示的であり、限定的ではないことが意図されることを理解されたい。提供される実施例以外の多くの実施形態及び用途は、上の説明を読むことで明らかとなるであろう。範囲は、上の説明を参照して決定されるべきではなく、その代わりに、添付の特許請求の範囲を参照して、かかる特許請求の範囲が権利を与えられる等価物の全範囲とともに決定されるべきである。将来の開発が本明細書で考察される技術において生じ、開示されたシステム及び方法がそのような将来の実施形態に組み込まれることが予想及び意図されている。要約すると、用途は、修正及び変形が可能であることを理解されたい。
特許請求の範囲で使用される全ての用語は、本明細書でなされる反対の明示的な指示がない限り、本明細書に説明される技術において知識豊富な者によって理解されるような、最も広い合理的な構造及びそれらの通常の意味が与えられることを意図している。具体的には、「ａ」、「ｔｈｅ」、「ｓａｉｄ」などのような単数形冠詞の使用は、請求項の反対の明示的な限定を列挙しない限り、示された要素のうちの１つ以上を列挙するために読み取られるべきである。
要約書は、読者が技術的開示の性質を迅速に確認することができるように提供される。請求項の範囲又は意味を解釈又は限定するために使用されないことが理解されよう。加えて、上述の［発明を実施するための形態］において、様々な機能が、本開示を合理化する目的で様々な実施形態において一緒にグループ化されていることが分かり得る。本開示の方法は、請求される実施形態が各請求項に明示的に列挙されているよりも多くの機能を必要とするという意図を反映するものとして解釈されるべきではない。むしろ、以下の特許請求の範囲が反映されるように、本発明の主題は、開示される単一の実施形態の全ての機能よりも少ないことにある。したがって、以下の特許請求の範囲は、「発明を実施するための形態」に組み込まれ、各特許請求の範囲は、個別に請求される主題として独立している。
以下の項目は、出願当初の特許請求の範囲に記載されていた項目である。
（項目１）
メモリであって、
１つ以上の記憶素子と、
圧縮ソフトビット回路であって、
前記１つ以上の記憶素子の１つ以上の条件に基づいてソフトビットデルタ及び圧縮スキームを決定するように構成されている、圧縮ソフトビット回路と、
読み出し／書き込み回路であって、
前記１つ以上の記憶素子からハードビットのセットを読み出すことと、
前記１つ以上の記憶素子から前記ハードビットのセットを読み出す間、前記決定されたソフトビットデルタを使用してソフトビットの第１のセットを感知することであって、前記ソフトビットの第１のセットが第１の固定サイズを有し、前記ソフトビットの第１のセットの各ソフトビットが、前記ハードビットのセットの対応するハードビットの信頼性を示す、ことと、を行うように構成されている、読み出し／書き込み回路と、を備え、
前記圧縮ソフトビット回路は、
前記ソフトビットの第１のセットを受信することと、
前記決定された圧縮スキームに基づいて、前記ソフトビットの第１のセットからソフトビットの第２のセットを生成することと、
前記ソフトビットの第２のセットを出力することと、を行うように更に構成されている、メモリ。
（項目２）
前記圧縮ソフトビット回路が、
前記１つ以上の記憶素子の前記１つ以上の条件を決定することであって、
前記１つ以上の条件が、第１の閾値未満の第１のビット誤り率（ＢＥＲ）であり、前記１つ以上の条件に基づいて前記ソフトビットデルタ及び前記圧縮スキームを決定するために、前記圧縮ソフトビット回路は、前記圧縮スキームが第１の固定非可逆圧縮スキームであると決定するように更に構成され、前記ソフトビットの第２のセットが、前記第１の固定サイズよりも小さい第２の固定サイズを有する、こと、を行うように更に構成されている、項目１に記載のメモリ。
（項目３）
前記１つ以上の条件が、前記第１の閾値以上かつ第２の閾値未満である第２のビット誤り率（ＢＥＲ）であり、前記１つ以上の条件に基づいて前記ソフトビットデルタ及び前記圧縮スキームを決定するために、前記圧縮ソフトビット回路は、前記圧縮スキームが第２の固定非可逆圧縮スキームであると決定するように更に構成され、前記ソフトビットの第２のセットが、前記第１の固定サイズよりも小さく、かつ前記第２の固定サイズよりも大きい第３の固定サイズを有する、項目２に記載のメモリ。
（項目４）
前記１つ以上の条件が、前記第２の閾値以上の第３のビット誤り率（ＢＥＲ）であり、前記１つ以上の条件に基づいて前記ソフトビットデルタ及び前記圧縮スキームを決定するために、前記圧縮ソフトビット回路は、前記圧縮スキームが第３の固定非可逆圧縮スキームであると決定するように更に構成され、前記ソフトビットの第２のセットが、前記第１の固定サイズよりも小さく、かつ前記第２の固定サイズ及び前記第３の固定サイズよりも大きい第４の固定サイズを有する、項目３に記載のメモリ。
（項目５）
前記圧縮ソフトビット回路が、
前記１つ以上の記憶素子の前記１つ以上の条件を決定することであって、
前記１つ以上の条件が、ゼロ圧縮閾値以上の第１のビット誤り率（ＢＥＲ）であり、前記１つ以上の条件に基づいて前記ソフトビットデルタ及び前記圧縮スキームを決定するために、前記圧縮ソフトビット回路は、前記圧縮スキームがゼロ圧縮スキームであると決定するように更に構成され、前記ソフトビットの第２のセットが、前記第１の固定サイズと同じ第２の固定サイズを有する、こと、を行うように更に構成されている、項目１に記載のメモリ。
（項目６）
前記圧縮ソフトビット回路が、
前記１つ以上の記憶素子の前記１つ以上の条件を決定することであって、
前記１つ以上の条件が、第１の閾値未満の第１のビット誤り率（ＢＥＲ）であり、前記１つ以上の条件に基づいて前記ソフトビットデルタ及び前記圧縮スキームを決定するために、前記圧縮ソフトビット回路は、前記圧縮スキームが第１の可変可逆圧縮スキームであると決定するように更に構成され、前記ソフトビットの第２のセットが、前記第１の固定サイズよりも小さい第２の固定サイズを有する、こと、を行うように更に構成されている、項目１に記載のメモリ。
（項目７）
前記１つ以上の条件が、前記第１の閾値以上かつ第２の閾値未満である第２のビット誤り率（ＢＥＲ）であり、前記１つ以上の条件に基づいて前記ソフトビットデルタ及び前記圧縮スキームを決定するために、前記圧縮ソフトビット回路は、前記圧縮スキームが第１の固定非可逆圧縮スキームであると決定するように更に構成され、前記ソフトビットの第２のセットが、前記第１の固定サイズよりも小さく、かつ前記第２の固定サイズよりも大きい第３の固定サイズを有する、項目６に記載のメモリ。
（項目８）
方法であって、
圧縮ソフトビット回路で、１つ以上の記憶素子の１つ以上の条件に基づいてソフトビットデルタ及び圧縮スキームを決定することと、
読み出し／書き込み回路で、前記１つ以上の記憶素子からハードビットのセットを読み出すことと、
前記圧縮ソフトビット回路で、前記１つ以上の記憶素子から前記ハードビットのセットを読み出す間、前記決定されたソフトビットデルタを使用してソフトビットの第１のセットを感知することであって、前記ソフトビットの第１のセットが第１の固定サイズを有し、前記ソフトビットの第１のセットの各ソフトビットが、前記ハードビットのセットの対応するハードビットの信頼性を示す、ことと、
前記圧縮ソフトビット回路で、前記ソフトビットの第１のセットを受信することと、
前記圧縮ソフトビット回路で、前記決定された圧縮スキームに基づいて、前記ソフトビットの第１のセットからソフトビットの第２のセットを生成することと、
前記ソフトビットの第２のセットを出力することと、を含む、方法。
（項目９）
前記圧縮ソフトビット回路で、前記１つ以上の記憶素子の前記１つ以上の条件を決定することを更に含み、
前記１つ以上の条件が、第１の閾値未満の第１のビット誤り率（ＢＥＲ）であり、前記１つ以上の条件に基づいて前記ソフトビットデルタ及び前記圧縮スキームを決定することが、前記第１のＢＥＲに基づいて前記圧縮スキームが第１の固定非可逆圧縮スキームであると決定することを更に含み、前記ソフトビットの第２のセットが、前記第１の固定サイズよりも小さい第２の固定サイズを有する、項目８に記載の方法。
（項目１０）
前記１つ以上の条件が、前記第１の閾値以上かつ第２の閾値未満である第２のＢＥＲであり、前記１つ以上の条件に基づいて前記ソフトビットデルタ及び前記圧縮スキームを決定することが、前記第２のＢＥＲに基づいて前記圧縮スキームが第２の固定非可逆圧縮スキームであると決定することを更に含み、前記ソフトビットの第２のセットが、前記第１の固定サイズよりも小さく、かつ前記第２の固定サイズよりも大きい第３の固定サイズを有する、項目９に記載の方法。
（項目１１）
前記１つ以上の条件が、前記第２の閾値以上の第３のＢＥＲであり、前記１つ以上の条件に基づいて前記ソフトビットデルタ及び前記圧縮スキームを決定することが、前記第３のＢＥＲに基づいて前記圧縮スキームが第３の固定非可逆圧縮スキームであると決定することを更に含み、前記ソフトビットの第２のセットが、前記第１の固定サイズよりも小さく、かつ前記第２の固定サイズ及び前記第３の固定サイズよりも大きい第４の固定サイズを有する、項目１０に記載の方法。
（項目１２）
前記圧縮ソフトビット回路で、前記１つ以上の記憶素子の前記１つ以上の条件を決定することを更に含み、
前記１つ以上の条件が、ゼロ圧縮閾値以上の第１のビット誤り率（ＢＥＲ）であり、前記１つ以上の条件に基づいて前記ソフトビットデルタ及び前記圧縮スキームを決定することが、前記第１のＢＥＲに基づいて前記圧縮スキームがゼロ圧縮スキームであると決定することを更に含み、前記ソフトビットの第２のセットが、前記第１の固定サイズと同じ第２の固定サイズを有する、項目８に記載の方法。
（項目１３）
前記圧縮ソフトビット回路で、前記１つ以上の記憶素子の前記１つ以上の条件を決定することを更に含み、
前記１つ以上の条件が、第１の閾値未満の第１のビット誤り率（ＢＥＲ）であり、前記１つ以上の条件に基づいて前記ソフトビットデルタ及び前記圧縮スキームを決定することが、前記第１のＢＥＲに基づいて前記圧縮スキームが可変可逆圧縮スキームであると決定することを更に含み、前記ソフトビットの第２のセットが、前記第１の固定サイズよりも小さい第２の固定サイズを有する、項目８に記載の方法。
（項目１４）
前記１つ以上の条件が、前記第１の閾値以上かつ第２の閾値未満である第２のＢＥＲであり、前記１つ以上の条件に基づいて前記ソフトビットデルタ及び前記圧縮スキームを決定することが、前記第２のＢＥＲに基づいて前記圧縮スキームが第１の固定非可逆圧縮スキームであるということを更に含み、前記ソフトビットの第２のセットが、前記第１の固定サイズよりも小さく、かつ前記第２の固定サイズよりも大きい第３の固定サイズを有する、項目１３に記載の方法。
（項目１５）
圧縮誤りに関するソフトビットページ品質を決定することと、
前記圧縮誤りに関する前記ソフトビットページ品質に基づいて対数尤度比（ＬＬＲ）を調整することと、を更に含む、項目８に記載の方法。
（項目１６）
装置であって、
１つ以上の記憶素子の１つ以上の条件に基づいてソフトビットデルタ及び圧縮スキームを決定するための手段と、
前記１つ以上の記憶素子からハードビットのセットを読み出すための手段と、
前記１つ以上の記憶素子から前記ハードビットのセットを読み出す間、前記決定されたソフトビットデルタを使用してソフトビットの第１のセットを感知するための手段であって、前記ソフトビットの第１のセットが第１の固定サイズを有し、前記ソフトビットの第１のセットの各ソフトビットが、前記ハードビットのセットの対応するハードビットの信頼性を示す、手段と、
前記ソフトビットの第１のセットを受信するための手段と、
前記決定された圧縮スキームに基づいて、前記ソフトビットの第１のセットからソフトビットの第２のセットを生成するための手段と、
前記ソフトビットの第２のセットを出力するための手段と、を備える、装置。
（項目１７）
前記１つ以上の記憶素子の前記１つ以上の条件を決定するための手段を更に備え、
前記１つ以上の条件が、第１の閾値未満の第１のビット誤り率（ＢＥＲ）であり、前記１つ以上の条件に基づいて前記ソフトビットデルタ及び前記圧縮スキームを決定するための前記手段が、前記第１のＢＥＲに基づいて前記圧縮スキームが第１の固定非可逆圧縮スキームであると決定するための手段を更に含み、前記ソフトビットの第２のセットが、前記第１の固定サイズよりも小さい第２の固定サイズを有する、項目１６に記載の装置。
（項目１８）
前記１つ以上の条件が、前記第１の閾値以上かつ第２の閾値未満である第２のＢＥＲであり、前記１つ以上の条件に基づいて前記ソフトビットデルタ及び前記圧縮スキームを決定するための前記手段が、前記第２のＢＥＲに基づいて前記圧縮スキームが第２の固定非可逆圧縮スキームであると決定するための手段を更に含み、前記ソフトビットの第２のセットが、前記第１の固定サイズよりも小さく、かつ前記第２の固定サイズよりも大きい第３の固定サイズを有する、項目１７に記載の装置。
（項目１９）
前記１つ以上の条件が、前記第２の閾値以上の第３のＢＥＲであり、前記１つ以上の条件に基づいて前記ソフトビットデルタ及び前記圧縮スキームを決定するための前記手段が、前記第３のＢＥＲに基づいて前記圧縮スキームが第３の固定非可逆圧縮スキームであると決定するための手段を更に含み、前記ソフトビットの第２のセットが、前記第１の固定サイズよりも小さく、かつ前記第２の固定サイズ及び前記第３の固定サイズよりも大きい第４の固定サイズを有する、項目１８に記載の装置。
（項目２０）
圧縮誤りに関するソフトビットページ品質を決定するための手段と、
前記圧縮誤りに関する前記ソフトビットページ品質に基づいて対数尤度比（ＬＬＲ）を調整するための手段と、を更に備える、項目１６に記載の装置。

Claims (13)

  1. メモリであって、
    １つ以上の記憶素子と、
    圧縮ソフトビット回路であって、
    前記１つ以上の記憶素子の１つ以上の条件に基づいてソフトビットデルタ及び複数の圧縮スキームのうち１つの圧縮スキームを決定するように構成されている、圧縮ソフトビット回路と、
    読み出し／書き込み回路であって、
    前記１つ以上の記憶素子からハードビットのセットを読み出すことと、
    前記１つ以上の記憶素子から前記ハードビットのセットを読み出す間、前記決定されたソフトビットデルタを使用してソフトビットの第１のセットを感知することであって、前記ソフトビットの第１のセットが第１の固定サイズを有し、前記ソフトビットの第１のセットの各ソフトビットが、前記ハードビットのセットの対応するハードビットの信頼性を示す、ことと、を行うように構成されている、読み出し／書き込み回路と、を備え、
    前記圧縮ソフトビット回路は、
    前記ソフトビットの第１のセットを受信することと、
    決定された前記１つの圧縮スキームに基づいて、前記ソフトビットの第１のセットからソフトビットの第２のセットを生成することと、
    前記ソフトビットの第２のセットを出力することと、を行うように更に構成されており、
    前記圧縮ソフトビット回路が、
    前記１つ以上の記憶素子の前記１つ以上の条件を決定することであって、
    前記１つ以上の条件が、第１の閾値未満の第１のビット誤り率（ＢＥＲ）であり、前記１つ以上の条件に基づいて前記ソフトビットデルタ及び前記１つの圧縮スキームを決定するために、前記圧縮ソフトビット回路は、前記１つの圧縮スキームが第１の固定非可逆圧縮スキームであると決定するように更に構成され、前記ソフトビットの第２のセットが、前記第１の固定サイズよりも小さい第２の固定サイズを有する、こと、を行うように更に構成されている、メモリ。
  2. 前記１つ以上の条件が、前記第１の閾値以上かつ第２の閾値未満である第２のビット誤り率（ＢＥＲ）であり、前記１つ以上の条件に基づいて前記ソフトビットデルタ及び前記１つの圧縮スキームを決定するために、前記圧縮ソフトビット回路は、前記１つの圧縮スキームが第２の固定非可逆圧縮スキームであると決定するように更に構成され、前記ソフトビットの第２のセットが、前記第１の固定サイズよりも小さく、かつ前記第２の固定サイズよりも大きい第３の固定サイズを有する、請求項１に記載のメモリ。
  3. 前記１つ以上の条件が、前記第２の閾値以上の第３のビット誤り率（ＢＥＲ）であり、前記１つ以上の条件に基づいて前記ソフトビットデルタ及び前記１つの圧縮スキームを決定するために、前記圧縮ソフトビット回路は、前記１つの圧縮スキームが第３の固定非可逆圧縮スキームであると決定するように更に構成され、前記ソフトビットの第２のセットが、前記第１の固定サイズよりも小さく、かつ前記第２の固定サイズ及び前記第３の固定サイズよりも大きい第４の固定サイズを有する、請求項２に記載のメモリ。
  4. メモリであって、
    １つ以上の記憶素子と、
    圧縮ソフトビット回路であって、
    前記１つ以上の記憶素子の１つ以上の条件に基づいてソフトビットデルタ及び複数の圧縮スキームのうち１つの圧縮スキームを決定するように構成されている、圧縮ソフトビット回路と、
    読み出し／書き込み回路であって、
    前記１つ以上の記憶素子からハードビットのセットを読み出すことと、
    前記１つ以上の記憶素子から前記ハードビットのセットを読み出す間、前記決定されたソフトビットデルタを使用してソフトビットの第１のセットを感知することであって、前記ソフトビットの第１のセットが第１の固定サイズを有し、前記ソフトビットの第１のセットの各ソフトビットが、前記ハードビットのセットの対応するハードビットの信頼性を示す、ことと、を行うように構成されている、読み出し／書き込み回路と、を備え、
    前記圧縮ソフトビット回路は、
    前記ソフトビットの第１のセットを受信することと、
    決定された前記１つの圧縮スキームに基づいて、前記ソフトビットの第１のセットからソフトビットの第２のセットを生成することと、
    前記ソフトビットの第２のセットを出力することと、を行うように更に構成されており、
    前記圧縮ソフトビット回路が、
    前記１つ以上の記憶素子の前記１つ以上の条件を決定することであって、
    前記１つ以上の条件が、ゼロ圧縮閾値以上の第１のビット誤り率（ＢＥＲ）であり、前記１つ以上の条件に基づいて前記ソフトビットデルタ及び前記１つの圧縮スキームを決定するために、前記圧縮ソフトビット回路は、前記１つの圧縮スキームがゼロ圧縮スキームであると決定するように更に構成され、前記ソフトビットの第２のセットが、前記第１の固定サイズと同じ第２の固定サイズを有する、こと、を行うように更に構成されている、メモリ。
  5. メモリであって、
    １つ以上の記憶素子と、
    圧縮ソフトビット回路であって、
    前記１つ以上の記憶素子の１つ以上の条件に基づいてソフトビットデルタ及び複数の圧縮スキームのうち１つの圧縮スキームを決定するように構成されている、圧縮ソフトビット回路と、
    読み出し／書き込み回路であって、
    前記１つ以上の記憶素子からハードビットのセットを読み出すことと、
    前記１つ以上の記憶素子から前記ハードビットのセットを読み出す間、前記決定されたソフトビットデルタを使用してソフトビットの第１のセットを感知することであって、前記ソフトビットの第１のセットが第１の固定サイズを有し、前記ソフトビットの第１のセットの各ソフトビットが、前記ハードビットのセットの対応するハードビットの信頼性を示す、ことと、を行うように構成されている、読み出し／書き込み回路と、を備え、
    前記圧縮ソフトビット回路は、
    前記ソフトビットの第１のセットを受信することと、
    決定された前記１つの圧縮スキームに基づいて、前記ソフトビットの第１のセットからソフトビットの第２のセットを生成することと、
    前記ソフトビットの第２のセットを出力することと、を行うように更に構成されており、
    前記圧縮ソフトビット回路が、
    前記１つ以上の記憶素子の前記１つ以上の条件を決定することであって、
    前記１つ以上の条件が、第１の閾値未満の第１のビット誤り率（ＢＥＲ）であり、前記１つ以上の条件に基づいて前記ソフトビットデルタ及び前記１つの圧縮スキームを決定するために、前記圧縮ソフトビット回路は、前記１つの圧縮スキームが第１の可変可逆圧縮スキームであると決定するように更に構成され、前記ソフトビットの第２のセットが、前記第１の固定サイズよりも小さい第２の固定サイズを有する、こと、を行うように更に構成されている、メモリ。
  6. 方法であって、
    圧縮ソフトビット回路で、１つ以上の記憶素子の１つ以上の条件に基づいてソフトビットデルタ及び複数の圧縮スキームのうち１つの圧縮スキームを決定することと、
    読み出し／書き込み回路で、前記１つ以上の記憶素子からハードビットのセットを読み出すことと、
    前記読み出し／書き込み回路で、前記１つ以上の記憶素子から前記ハードビットのセットを読み出す間、前記決定されたソフトビットデルタを使用してソフトビットの第１のセットを感知することであって、前記ソフトビットの第１のセットが第１の固定サイズを有し、前記ソフトビットの第１のセットの各ソフトビットが、前記ハードビットのセットの対応するハードビットの信頼性を示す、ことと、
    前記圧縮ソフトビット回路で、前記ソフトビットの第１のセットを受信することと、
    前記圧縮ソフトビット回路で、決定された前記１つの圧縮スキームに基づいて、前記ソフトビットの第１のセットからソフトビットの第２のセットを生成することと、
    前記ソフトビットの第２のセットを出力することと、を含み、
    前記圧縮ソフトビット回路で、前記１つ以上の記憶素子の前記１つ以上の条件を決定することを更に含み、
    前記１つ以上の条件が、第１の閾値未満の第１のビット誤り率（ＢＥＲ）であり、前記１つ以上の条件に基づいて前記ソフトビットデルタ及び前記１つの圧縮スキームを決定することが、前記第１のＢＥＲに基づいて前記１つの圧縮スキームが第１の固定非可逆圧縮スキームであると決定することを更に含み、前記ソフトビットの第２のセットが、前記第１の固定サイズよりも小さい第２の固定サイズを有する、方法。
  7. 前記１つ以上の条件が、前記第１の閾値以上かつ第２の閾値未満である第２のＢＥＲであり、前記１つ以上の条件に基づいて前記ソフトビットデルタ及び前記１つの圧縮スキームを決定することが、前記第２のＢＥＲに基づいて前記１つの圧縮スキームが第２の固定非可逆圧縮スキームであると決定することを更に含み、前記ソフトビットの第２のセットが、前記第１の固定サイズよりも小さく、かつ前記第２の固定サイズよりも大きい第３の固定サイズを有する、請求項６に記載の方法。
  8. 前記１つ以上の条件が、前記第２の閾値以上の第３のＢＥＲであり、前記１つ以上の条件に基づいて前記ソフトビットデルタ及び前記１つの圧縮スキームを決定することが、前記第３のＢＥＲに基づいて前記１つの圧縮スキームが第３の固定非可逆圧縮スキームであると決定することを更に含み、前記ソフトビットの第２のセットが、前記第１の固定サイズよりも小さく、かつ前記第２の固定サイズ及び前記第３の固定サイズよりも大きい第４の固定サイズを有する、請求項７に記載の方法。
  9. 方法であって、
    圧縮ソフトビット回路で、１つ以上の記憶素子の１つ以上の条件に基づいてソフトビットデルタ及び複数の圧縮スキームのうち１つの圧縮スキームを決定することと、
    読み出し／書き込み回路で、前記１つ以上の記憶素子からハードビットのセットを読み出すことと、
    前記読み出し／書き込み回路で、前記１つ以上の記憶素子から前記ハードビットのセットを読み出す間、前記決定されたソフトビットデルタを使用してソフトビットの第１のセットを感知することであって、前記ソフトビットの第１のセットが第１の固定サイズを有し、前記ソフトビットの第１のセットの各ソフトビットが、前記ハードビットのセットの対応するハードビットの信頼性を示す、ことと、
    前記圧縮ソフトビット回路で、前記ソフトビットの第１のセットを受信することと、
    前記圧縮ソフトビット回路で、決定された前記１つの圧縮スキームに基づいて、前記ソフトビットの第１のセットからソフトビットの第２のセットを生成することと、
    前記ソフトビットの第２のセットを出力することと、を含み、
    前記圧縮ソフトビット回路で、前記１つ以上の記憶素子の前記１つ以上の条件を決定することを更に含み、
    前記１つ以上の条件が、ゼロ圧縮閾値以上の第１のビット誤り率（ＢＥＲ）であり、前記１つ以上の条件に基づいて前記ソフトビットデルタ及び前記１つの圧縮スキームを決定することが、前記第１のＢＥＲに基づいて前記１つの圧縮スキームがゼロ圧縮スキームであると決定することを更に含み、前記ソフトビットの第２のセットが、前記第１の固定サイズと同じ第２の固定サイズを有する、方法。
  10. 方法であって、
    圧縮ソフトビット回路で、１つ以上の記憶素子の１つ以上の条件に基づいてソフトビットデルタ及び複数の圧縮スキームのうち１つの圧縮スキームを決定することと、
    読み出し／書き込み回路で、前記１つ以上の記憶素子からハードビットのセットを読み出すことと、
    前記読み出し／書き込み回路で、前記１つ以上の記憶素子から前記ハードビットのセットを読み出す間、前記決定されたソフトビットデルタを使用してソフトビットの第１のセットを感知することであって、前記ソフトビットの第１のセットが第１の固定サイズを有し、前記ソフトビットの第１のセットの各ソフトビットが、前記ハードビットのセットの対応するハードビットの信頼性を示す、ことと、
    前記圧縮ソフトビット回路で、前記ソフトビットの第１のセットを受信することと、
    前記圧縮ソフトビット回路で、決定された前記１つの圧縮スキームに基づいて、前記ソフトビットの第１のセットからソフトビットの第２のセットを生成することと、
    前記ソフトビットの第２のセットを出力することと、を含み、
    前記圧縮ソフトビット回路で、前記１つ以上の記憶素子の前記１つ以上の条件を決定することを更に含み、
    前記１つ以上の条件が、第１の閾値未満の第１のビット誤り率（ＢＥＲ）であり、前記１つ以上の条件に基づいて前記ソフトビットデルタ及び前記１つの圧縮スキームを決定することが、前記第１のＢＥＲに基づいて前記１つの圧縮スキームが可変可逆圧縮スキームであると決定することを更に含み、前記ソフトビットの第２のセットが、前記第１の固定サイズよりも小さい第２の固定サイズを有する、方法。
  11. 装置であって、
    １つ以上の記憶素子の１つ以上の条件に基づいてソフトビットデルタ及び複数の圧縮スキームのうち１つの圧縮スキームを決定するための手段と、
    前記１つ以上の記憶素子からハードビットのセットを読み出すための手段と、
    前記１つ以上の記憶素子から前記ハードビットのセットを読み出す間、前記決定されたソフトビットデルタを使用してソフトビットの第１のセットを感知するための手段であって、前記ソフトビットの第１のセットが第１の固定サイズを有し、前記ソフトビットの第１のセットの各ソフトビットが、前記ハードビットのセットの対応するハードビットの信頼性を示す、手段と、
    前記ソフトビットの第１のセットを受信するための手段と、
    決定された前記１つの圧縮スキームに基づいて、前記ソフトビットの第１のセットからソフトビットの第２のセットを生成するための手段と、
    前記ソフトビットの第２のセットを出力するための手段と、を備え、
    前記１つ以上の記憶素子の前記１つ以上の条件を決定するための手段を更に備え、
    前記１つ以上の条件が、第１の閾値未満の第１のビット誤り率（ＢＥＲ）であり、前記１つ以上の条件に基づいて前記ソフトビットデルタ及び前記１つの圧縮スキームを決定するための前記手段が、前記第１のＢＥＲに基づいて前記１つの圧縮スキームが第１の固定非可逆圧縮スキームであると決定するための手段を更に含み、前記ソフトビットの第２のセットが、前記第１の固定サイズよりも小さい第２の固定サイズを有する、装置。
  12. 前記１つ以上の条件が、前記第１の閾値以上かつ第２の閾値未満である第２のＢＥＲであり、前記１つ以上の条件に基づいて前記ソフトビットデルタ及び前記１つの圧縮スキームを決定するための前記手段が、前記第２のＢＥＲに基づいて前記１つの圧縮スキームが第２の固定非可逆圧縮スキームであると決定するための手段を更に含み、前記ソフトビットの第２のセットが、前記第１の固定サイズよりも小さく、かつ前記第２の固定サイズよりも大きい第３の固定サイズを有する、請求項１１に記載の装置。
  13. 前記１つ以上の条件が、前記第２の閾値以上の第３のＢＥＲであり、前記１つ以上の条件に基づいて前記ソフトビットデルタ及び前記１つの圧縮スキームを決定するための前記手段が、前記第３のＢＥＲに基づいて前記１つの圧縮スキームが第３の固定非可逆圧縮スキームであると決定するための手段を更に含み、前記ソフトビットの第２のセットが、前記第１の固定サイズよりも小さく、かつ前記第２の固定サイズ及び前記第３の固定サイズよりも大きい第４の固定サイズを有する、請求項１２に記載の装置。
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