JP7267134B2 - WAVEFORM SHAPING CIRCUIT, SIGNAL GENERATOR AND SIGNAL READING SYSTEM - Google Patents

WAVEFORM SHAPING CIRCUIT, SIGNAL GENERATOR AND SIGNAL READING SYSTEM Download PDF

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Description

本発明は、重畳する直流電圧が変化する入力パルス信号や振幅が変化する入力パルス信号の高電圧期間の電圧または低電圧期間の電圧を予め規定されたターゲット定電圧に規定する波形整形を行って出力パルス信号として出力する波形整形回路、この波形整形回路を備えて、通信路を介して伝送されるロジック信号に基づいてロジック信号に対応する符号を特定可能な符号特定用信号を生成する信号生成装置、およびこの信号生成装置を備えた信号読取システムに関するものである。 According to the present invention, waveform shaping is performed to prescribe the voltage during the high voltage period or the voltage during the low voltage period of the input pulse signal whose DC voltage to be superimposed changes or whose amplitude changes to a predetermined target constant voltage. A waveform shaping circuit that outputs as an output pulse signal, and a signal generator that includes the waveform shaping circuit and generates a code identification signal capable of identifying a code corresponding to a logic signal based on a logic signal transmitted via a communication channel. A device and a signal reading system with this signal generating device.

この種の波形整形回路として、下記の特許文献１には、コンデンサおよびダイオードで構成された波形整形回路（クランプ回路）が開示されている。この波形整形回路は、入力パルス信号（入力信号）のピークｔｏピーク電圧の大小に拘わらず、このピークｔｏピーク電圧を維持しつつ、高電圧期間の電圧（正の波高値）をターゲット定電圧としてのゼロボルト（ダイオードを理想ダイオードと仮定した場合）に規定する波形整形を行って出力する。このため、波形整形回路の後段に配置された電圧比較器では、ターゲット定電圧（ゼロボルト）よりも低く、かつ漸近した電圧に選択された基準電圧と波形整形回路から出力される信号とを比較することで、入力パルス信号に同期したサンプリングパルスを生成することが可能となっている。 As this type of waveform shaping circuit, Patent Document 1 below discloses a waveform shaping circuit (clamp circuit) composed of a capacitor and a diode. This waveform shaping circuit maintains this peak-to-peak voltage regardless of the magnitude of the peak-to-peak voltage of the input pulse signal (input signal), and uses the voltage (positive crest value) during the high voltage period as the target constant voltage. of zero volts (assuming the diode to be an ideal diode) and outputs the specified waveform. For this reason, the voltage comparator arranged after the waveform shaping circuit compares the signal output from the waveform shaping circuit with a reference voltage that is lower than the target constant voltage (zero volt) and is asymptotically selected. This makes it possible to generate a sampling pulse synchronized with the input pulse signal.

特公平８－２８６８９号公報（第２－３頁、第１，５図）Japanese Patent Publication No. 8-28689 (pages 2-3, Figures 1 and 5)

ところが、上記特許文献１に開示の波形整形回路には、以下のような解決すべき課題が存在している。具体的には、現実のダイオードには順方向電圧が必ず存在していることから、この波形整形回路は、入力パルス信号の高電圧期間の電圧（正の波高値）をゼロボルトに対してこの順方向電圧だけ高いターゲット定電圧に規定して出力することになる。この場合、順方向電圧を規定するダイオードの電流・電圧特性は温度によって変動するものであることから、この波形整形回路には、ターゲット定電圧が温度によって変動するという解決すべき課題が存在している。 However, the waveform shaping circuit disclosed in Patent Document 1 has the following problems to be solved. Specifically, since a forward voltage always exists in an actual diode, this waveform shaping circuit changes the voltage (positive crest value) of the high voltage period of the input pulse signal to zero volts in this order. A target constant voltage higher by the direction voltage is specified and output. In this case, since the current-voltage characteristics of the diode that defines the forward voltage fluctuate with temperature, this waveform shaping circuit has a problem that the target constant voltage fluctuates with temperature. there is

本発明は、かかる解決すべき課題に鑑みてなされたものであり、温度の影響を受けるダイオードを含まない波形整形回路を提供することを主目的とする。また、この波形整形回路を備えた信号生成装置、およびこの信号生成装置を備えた信号読取システムを提供することを他の主目的とする。 SUMMARY OF THE INVENTION The present invention has been made in view of such problems to be solved, and a main object of the present invention is to provide a waveform shaping circuit that does not include a diode that is affected by temperature. Another main object of the present invention is to provide a signal generating device having this waveform shaping circuit and a signal reading system having this signal generating device.

上記目的を達成すべく請求項１記載の波形整形回路は、入力パルス信号が入力される入力部に一端部が接続されると共に出力部に他端部が接続されたコンデンサと、一端部が前記コンデンサの前記他端部に接続されると共に他端部にターゲット定電圧が印加されて、当該ターゲット定電圧を当該コンデンサの当該他端部に供給する第１インピーダンス素子と、ダイオードを含まずにスイッチを含んで構成され、一端部が前記出力部に接続されると共に他端部に前記ターゲット定電圧が印加されて、当該スイッチがオン状態のときに当該ターゲット定電圧を当該出力部に印加し、当該スイッチがオフ状態のときに当該ターゲット定電圧の当該出力部への印加を停止するスイッチ回路と、前記入力パルス信号に基づいて、当該入力パルス信号の交流成分における低電圧期間に前記スイッチをオン状態に移行させると共に、当該交流成分における高電圧期間に前記スイッチをオフ状態に移行させる制御パルス信号を生成して出力するスイッチ制御回路とを備えて、前記入力パルス信号を、前記交流成分のピークピーク電圧と同等のピークピーク電圧で、かつ低電圧期間の電圧が前記ターゲット定電圧に規定された出力パルス信号に整形して前記出力部から出力する。 In order to achieve the above object, a waveform shaping circuit according to claim 1 comprises: a capacitor having one end connected to an input portion to which an input pulse signal is input and the other end connected to an output portion; a first impedance element connected to the other end of the capacitor and having a target constant voltage applied to the other end to supply the target constant voltage to the other end of the capacitor; and a switch that does not include a diode. one end of which is connected to the output section, the target constant voltage is applied to the other end, and the target constant voltage is applied to the output section when the switch is in an ON state, a switch circuit that stops applying the target constant voltage to the output section when the switch is in an off state; and based on the input pulse signal, turns on the switch during a low voltage period in the AC component of the input pulse signal. and a switch control circuit for generating and outputting a control pulse signal for shifting the switch to the OFF state during a high voltage period in the AC component, wherein the input pulse signal is shifted to the peak of the AC component. The peak-to-peak voltage is the same as the peak voltage, and the voltage during the low voltage period is shaped into an output pulse signal defined by the target constant voltage, and the pulse signal is output from the output section.

また、請求項２記載の波形整形回路は、入力パルス信号が入力される入力部に一端部が接続されると共に出力部に他端部が接続されたコンデンサと、一端部が前記コンデンサの前記他端部に接続されると共に他端部にターゲット定電圧が印加されて、当該ターゲット定電圧を当該コンデンサの当該他端部に供給する第１インピーダンス素子と、ダイオードを含まずにスイッチを含んで構成され、一端部が前記出力部に接続されると共に他端部に前記ターゲット定電圧が印加されて、当該スイッチがオン状態のときに当該ターゲット定電圧を当該出力部に印加し、当該スイッチがオフ状態のときに当該ターゲット定電圧の当該出力部への印加を停止するスイッチ回路と、前記入力パルス信号に基づいて、当該入力パルス信号の交流成分における高電圧期間に前記スイッチをオン状態に移行させると共に、当該交流成分における低電圧期間に前記スイッチをオフ状態に移行させる制御パルス信号を生成して出力するスイッチ制御回路とを備えて、前記入力パルス信号を、前記交流成分のピークピーク電圧と同等のピークピーク電圧で、かつ高電圧期間の電圧が前記ターゲット定電圧に規定された出力パルス信号に整形して前記出力部から出力する。 The waveform shaping circuit according to claim 2 comprises a capacitor having one end connected to an input section to which an input pulse signal is input and the other end connected to an output section, and a capacitor having one end connected to the other end of the capacitor. A first impedance element connected to one end and having a target constant voltage applied to the other end to supply the target constant voltage to the other end of the capacitor; and a switch that does not include a diode. one end is connected to the output section and the target constant voltage is applied to the other end, and the target constant voltage is applied to the output section when the switch is in the ON state, and the switch is turned OFF. a switch circuit for stopping the application of the target constant voltage to the output section when the target constant voltage is in the state, and for shifting the switch to the ON state during a high voltage period of the AC component of the input pulse signal based on the input pulse signal. and a switch control circuit for generating and outputting a control pulse signal for switching the switch to an off state during a low voltage period in the AC component, wherein the input pulse signal is equivalent to the peak-to-peak voltage of the AC component. and the voltage during the high voltage period is shaped into an output pulse signal defined by the target constant voltage and output from the output section.

また、請求項３記載の波形整形回路は、請求項１記載の波形整形回路において、前記スイッチは、前記制御パルス信号が高電位のときにオン状態に移行し、前記制御パルス信号が低電位のときにオフ状態に移行するように構成され、前記スイッチ制御回路は、前記コンデンサの前記他端部に反転入力端子が接続され、かつ前記ターゲット定電圧よりも高い基準電圧が非反転入力端子に入力されて、出力端子から前記制御パルス信号を出力するコンパレータを有して構成されている。 The waveform shaping circuit according to claim 3 is the waveform shaping circuit according to claim 1, wherein the switch is turned on when the control pulse signal is at a high potential, and the switch is turned on when the control pulse signal is at a low potential. The switch control circuit has an inverting input terminal connected to the other end of the capacitor, and a reference voltage higher than the target constant voltage is input to a non-inverting input terminal. and a comparator for outputting the control pulse signal from an output terminal.

また、請求項４記載の波形整形回路は、請求項１記載の波形整形回路において、前記スイッチは、前記制御パルス信号が低電位のときにオン状態に移行し、前記制御パルス信号が高電位のときにオフ状態に移行するように構成され、前記スイッチ制御回路は、前記コンデンサの前記他端部に非反転入力端子が接続され、かつ前記ターゲット定電圧よりも高い基準電圧が反転入力端子に入力されて、出力端子から前記制御パルス信号を出力するコンパレータを有して構成されている。 The waveform shaping circuit according to claim 4 is the waveform shaping circuit according to claim 1, wherein the switch is turned on when the control pulse signal is at a low potential, and the switch is turned on when the control pulse signal is at a high potential. The switch control circuit has a non-inverting input terminal connected to the other end of the capacitor, and a reference voltage higher than the target constant voltage is input to the inverting input terminal. and a comparator for outputting the control pulse signal from an output terminal.

また、請求項５記載の波形整形回路は、請求項２記載の波形整形回路において、前記スイッチは、前記制御パルス信号が高電位のときにオン状態に移行し、前記制御パルス信号が低電位のときにオフ状態に移行するように構成され、前記スイッチ制御回路は、前記コンデンサの前記他端部に非反転入力端子が接続され、かつ前記ターゲット定電圧よりも低い基準電圧が反転入力端子に入力されて、出力端子から前記制御パルス信号を出力するコンパレータを有して構成されている。 The waveform shaping circuit according to claim 5 is the waveform shaping circuit according to claim 2, wherein the switch is turned on when the control pulse signal is at a high potential, and the switch is turned on when the control pulse signal is at a low potential. The switch control circuit has a non-inverting input terminal connected to the other end of the capacitor, and a reference voltage lower than the target constant voltage is input to the inverting input terminal. and a comparator for outputting the control pulse signal from an output terminal.

また、請求項６記載の波形整形回路は、請求項２記載の波形整形回路において、前記スイッチは、前記制御パルス信号が低電位のときにオン状態に移行し、前記制御パルス信号が高電位のときにオフ状態に移行するように構成され、前記スイッチ制御回路は、前記コンデンサの前記他端部に反転入力端子が接続され、かつ前記ターゲット定電圧よりも低い基準電圧が非反転入力端子に入力されて、出力端子から前記制御パルス信号を出力するコンパレータを有して構成されている。 The waveform shaping circuit according to claim 6 is the waveform shaping circuit according to claim 2, wherein the switch is turned on when the control pulse signal is at a low potential, and the switch is turned on when the control pulse signal is at a high potential. The switch control circuit has an inverting input terminal connected to the other end of the capacitor, and a reference voltage lower than the target constant voltage is input to a non-inverting input terminal. and a comparator for outputting the control pulse signal from an output terminal.

また、請求項７記載の波形整形回路は、請求項１記載の波形整形回路において、前記スイッチは、前記制御パルス信号が高電位のときにオン状態に移行し、前記制御パルス信号が低電位のときにオフ状態に移行するように構成され、前記スイッチ制御回路は、反転入力端子が前記コンデンサの前記他端部に接続されると共に出力端子から前記制御パルス信号を出力するコンパレータと、一端部が前記出力端子に接続されると共に他端部に前記ターゲット定電圧および前記ターゲット定電圧の近傍の電圧のうちのいずれかの電圧が印加されて、当該いずれかの電圧および前記制御パルス信号の電圧で規定される分圧電圧を前記コンパレータの非反転入力端子に基準電圧として出力する抵抗分圧回路とを備えている。 The waveform shaping circuit according to claim 7 is the waveform shaping circuit according to claim 1, wherein the switch is turned on when the control pulse signal is at a high potential, and the switch is turned on when the control pulse signal is at a low potential. The switch control circuit includes a comparator having an inverting input terminal connected to the other end of the capacitor and outputting the control pulse signal from an output terminal; connected to the output terminal and applied to the other end with a voltage selected from the target constant voltage and a voltage near the target constant voltage; a resistive voltage dividing circuit that outputs a prescribed divided voltage to a non-inverting input terminal of the comparator as a reference voltage.

また、請求項８記載の波形整形回路は、請求項１記載の波形整形回路において、前記スイッチは、前記制御パルス信号が低電位のときにオン状態に移行し、前記制御パルス信号が高電位のときにオフ状態に移行するように構成され、前記スイッチ制御回路は、反転入力端子に前記ターゲット定電圧および前記ターゲット定電圧の近傍の電圧のうちのいずれかの電圧が印加されると共に出力端子から前記制御パルス信号を出力するコンパレータと、一端部が前記出力端子に接続されると共に他端部が前記コンデンサの前記他端部に接続されて、前記出力パルス信号の電圧および前記制御パルス信号の電圧で規定される分圧パルス信号を前記コンパレータの非反転入力端子に出力する抵抗分圧回路とを備えている。 The waveform shaping circuit according to claim 8 is the waveform shaping circuit according to claim 1, wherein the switch is turned on when the control pulse signal is at a low potential, and the switch is turned on when the control pulse signal is at a high potential. The switch control circuit has a reverse input terminal to which one of the target constant voltage and a voltage in the vicinity of the target constant voltage is applied and an output terminal to which the switch control circuit is switched. a comparator for outputting the control pulse signal, one end of which is connected to the output terminal and the other end of which is connected to the other end of the capacitor to provide the voltage of the output pulse signal and the voltage of the control pulse signal; and a resistive voltage dividing circuit for outputting a divided voltage pulse signal defined by the non-inverting input terminal of the comparator.

また、請求項９記載の波形整形回路は、請求項２記載の波形整形回路において、前記スイッチは、前記制御パルス信号が高電位のときにオン状態に移行し、前記制御パルス信号が低電位のときにオフ状態に移行するように構成され、前記スイッチ制御回路は、反転入力端子に前記ターゲット定電圧および前記ターゲット定電圧の近傍の電圧のうちのいずれかの電圧が印加されると共に出力端子から前記制御パルス信号を出力するコンパレータと、一端部が前記出力端子に接続されると共に他端部が前記コンデンサの前記他端部に接続されて、前記出力パルス信号の電圧および前記制御パルス信号の電圧で規定される分圧パルス信号を前記コンパレータの非反転入力端子に出力する抵抗分圧回路とを備えている。 The waveform shaping circuit according to claim 9 is the waveform shaping circuit according to claim 2, wherein the switch is turned on when the control pulse signal is at a high potential, and the switch is turned on when the control pulse signal is at a low potential. The switch control circuit has a reverse input terminal to which one of the target constant voltage and a voltage in the vicinity of the target constant voltage is applied and an output terminal to which the switch control circuit is switched. a comparator for outputting the control pulse signal, one end of which is connected to the output terminal and the other end of which is connected to the other end of the capacitor to provide the voltage of the output pulse signal and the voltage of the control pulse signal; and a resistive voltage dividing circuit for outputting a divided voltage pulse signal defined by the non-inverting input terminal of the comparator.

また、請求項１０記載の波形整形回路は、請求項２記載の波形整形回路において、前記スイッチは、前記制御パルス信号が低電位のときにオン状態に移行し、前記制御パルス信号が高電位のときにオフ状態に移行するように構成され、前記スイッチ制御回路は、反転入力端子が前記コンデンサの前記他端部に接続されると共に出力端子から前記制御パルス信号を出力するコンパレータと、一端部が前記出力端子に接続されると共に他端部に前記ターゲット定電圧および前記ターゲット定電圧の近傍の電圧のうちのいずれかの電圧が印加されて、当該いずれかの電圧および前記制御パルス信号の電圧で規定される分圧電圧を前記コンパレータの非反転入力端子に基準電圧として出力する抵抗分圧回路とを備えている。 The waveform shaping circuit according to claim 10 is the waveform shaping circuit according to claim 2, wherein the switch is turned on when the control pulse signal is at a low potential, and the switch is turned on when the control pulse signal is at a high potential. The switch control circuit includes a comparator having an inverting input terminal connected to the other end of the capacitor and outputting the control pulse signal from an output terminal; connected to the output terminal and applied to the other end with a voltage selected from the target constant voltage and a voltage near the target constant voltage; a resistive voltage dividing circuit that outputs a prescribed divided voltage to a non-inverting input terminal of the comparator as a reference voltage.

また、請求項１１記載の波形整形回路は、請求項１記載の波形整形回路において、前記スイッチ制御回路は、一端部が前記コンデンサの前記他端部に接続されると共に他端部に前記ターゲット定電圧が印加されて、前記出力パルス信号を分圧して分圧パルス信号として出力する抵抗分圧回路と、前記ターゲット定電圧を基準としてバイアス電圧を生成するバイアス電圧源と、前記分圧パルス信号に前記バイアス電圧を電圧加算して前記制御パルス信号として出力する加算器とを備えている。 The waveform shaping circuit according to claim 11 is the waveform shaping circuit according to claim 1, wherein the switch control circuit has one end connected to the other end of the capacitor and the other end connected to the target constant. A resistive voltage dividing circuit that divides the output pulse signal to which a voltage is applied and outputs a divided voltage pulse signal, a bias voltage source that generates a bias voltage based on the target constant voltage, and the divided voltage pulse signal. an adder for adding the bias voltages and outputting the result as the control pulse signal.

また、請求項１２記載の波形整形回路は、請求項１から１１のいずれかに記載の波形整形回路において、前記スイッチ回路は、直列接続された第２インピーダンス素子および前記スイッチの直列回路で構成されている。 The waveform shaping circuit according to claim 12 is the waveform shaping circuit according to any one of claims 1 to 11, wherein the switch circuit comprises a series circuit of a second impedance element connected in series and the switch. ing.

また、請求項１３記載の波形整形回路は、請求項１から１１のいずれかに記載の波形整形回路において、前記コンデンサの前記他端部は、第３インピーダンス素子を介して前記出力部に接続され、前記スイッチ回路は、前記スイッチ（実施例にて、「単体」または「だけ」を補充）で構成されている。 The waveform shaping circuit according to claim 13 is the waveform shaping circuit according to any one of claims 1 to 11, wherein the other end of the capacitor is connected to the output part via a third impedance element. , the switch circuit is composed of the switches ("single" or "only" supplemented in the embodiment).

また、請求項１４記載の波形整形回路は、請求項１から１３のいずれかに記載の波形整形回路において、前記スイッチは、前記制御パルス信号によって制御されて、前記オン状態のときには前記ターゲット定電圧を出力端子から前記出力部に出力し、前記オフ状態のときには前記出力端子をハイインピーダンス状態に移行させるスリーステートバッファで構成されている。 A waveform shaping circuit according to claim 14 is the waveform shaping circuit according to any one of claims 1 to 13, wherein the switch is controlled by the control pulse signal, and when the switch is in the ON state, the target constant voltage is applied. is output from the output terminal to the output section, and in the off state, the output terminal is made to transition to a high impedance state.

また、請求項１５記載の波形整形回路は、請求項１から１４のいずれかに記載の波形整形回路において、外部から入力された電圧データをＤ／Ａ変換して、当該電圧データで示される電圧値の前記ターゲット定電圧を出力するＤ／Ａ変換器を備えている。 Further, the waveform shaping circuit according to claim 15 is the waveform shaping circuit according to any one of claims 1 to 14, wherein the voltage data input from the outside is D/A converted, and the voltage indicated by the voltage data is obtained. A D/A converter for outputting said target constant voltage of value.

また、請求項１６記載の信号生成装置は、一対の被覆導線で構成される通信路を介して伝送される２線差動電圧方式のロジック信号に基づき、当該ロジック信号に対応する符号を特定可能な符号特定用信号を生成する信号生成装置であって、前記一対の被覆導線における被覆部にそれぞれ接触させられる一対の電極のうちの一方の電極と接続されて、前記一対の被覆導線のうちの当該一方の電極と容量結合する一方の被覆導線に伝送されている電圧に応じて電圧が変化する第１電圧信号を発生させる第４インピーダンス素子と、前記一対の電極のうちの他方の電極と接続されて、前記一対の被覆導線のうちの当該他方の電極と容量結合する他方の被覆導線に伝送されている電圧に応じて電圧が変化する第２電圧信号を発生させる第５インピーダンス素子と、前記第１電圧信号および前記第２電圧信号を入力すると共に当該各電圧信号の差分電圧に応じて電圧が変化する差分信号を出力する差動増幅回路、および請求項１，３，４，７，８，１１のいずれかに記載の波形整形回路を備えて構成されると共に、当該波形整形回路が、前記入力パルス信号として入力する前記差分信号を、当該差分信号の交流成分のピークピーク電圧と同等のピークピーク電圧で、かつ低電圧期間の電圧が前記ターゲット定電圧に規定された前記出力パルス信号に整形して前記出力部からシングルエンド信号として出力する差動増幅部とを備えて、当該シングルエンド信号に基づいて前記符号特定用信号を生成する。 Further, the signal generation device according to claim 16 can specify a code corresponding to the logic signal based on the logic signal of the two-wire differential voltage system transmitted through the communication path composed of the pair of coated conductors. A signal generation device for generating a code specifying signal, which is connected to one electrode of a pair of electrodes that are brought into contact with the coated portions of the pair of coated conductors, and is connected to one of the pair of coated conductors. A fourth impedance element for generating a first voltage signal whose voltage changes according to the voltage transmitted to one of the coated conductors capacitively coupled with the one electrode, and connected to the other electrode of the pair of electrodes. a fifth impedance element for generating a second voltage signal whose voltage changes according to the voltage transmitted to the other of the pair of covered conductors capacitively coupled to the other electrode of the pair of covered conductors; 1, 3, 4, 7 and 8, wherein a differential amplifier circuit inputs a first voltage signal and said second voltage signal and outputs a differential signal whose voltage varies according to the differential voltage of said voltage signals; , 11, and the waveform shaping circuit adjusts the difference signal input as the input pulse signal to a peak-to-peak voltage equivalent to the peak-to-peak voltage of the AC component of the difference signal. a differential amplifier for shaping the output pulse signal having a peak-to-peak voltage and a voltage during a low voltage period specified by the target constant voltage and outputting the pulse signal as a single-ended signal from the output unit, wherein the single-ended The code identification signal is generated based on the signal.

また、請求項１７記載の信号生成装置は、一対の被覆導線で構成される通信路を介して伝送される２線差動電圧方式のロジック信号に基づき、当該ロジック信号に対応する符号を特定可能な符号特定用信号を生成する信号生成装置であって、前記一対の被覆導線における被覆部にそれぞれ接触させられる一対の電極のうちの一方の電極と接続されて、前記一対の被覆導線のうちの当該一方の電極と容量結合する一方の被覆導線に伝送されている電圧に応じて電圧が変化する第１電圧信号を発生させる第４インピーダンス素子と、前記一対の電極のうちの他方の電極と接続されて、前記一対の被覆導線のうちの当該他方の電極と容量結合する他方の被覆導線に伝送されている電圧に応じて電圧が変化する第２電圧信号を発生させる第５インピーダンス素子と、前記第１電圧信号および前記第２電圧信号を入力すると共に当該各電圧信号の差分電圧に応じて電圧が変化する差分信号を出力する差動増幅回路、および請求項２，５，６，９，１０のいずれかに記載の波形整形回路を備えて構成されると共に、当該波形整形回路が、前記入力パルス信号として入力する前記差分信号を、当該差分信号の交流成分のピークピーク電圧と同等のピークピーク電圧で、かつ高電圧期間の電圧が前記ターゲット定電圧に規定された前記出力パルス信号に整形して前記出力部からシングルエンド信号として出力する差動増幅部とを備えて、当該シングルエンド信号に基づいて前記符号特定用信号を生成する。 Further, the signal generation device according to claim 17 can identify the code corresponding to the logic signal based on the logic signal of the two-wire differential voltage system transmitted through the communication path composed of the pair of coated conductors. A signal generation device for generating a code specifying signal, which is connected to one electrode of a pair of electrodes that are brought into contact with the coated portions of the pair of coated conductors, and is connected to one of the pair of coated conductors. A fourth impedance element for generating a first voltage signal whose voltage changes according to the voltage transmitted to one of the coated conductors capacitively coupled with the one electrode, and connected to the other electrode of the pair of electrodes. a fifth impedance element for generating a second voltage signal whose voltage changes according to the voltage transmitted to the other of the pair of covered conductors capacitively coupled to the other electrode of the pair of covered conductors; 2, 5, 6, 9 and 10, a differential amplifier circuit which inputs a first voltage signal and said second voltage signal and outputs a differential signal whose voltage changes according to the differential voltage of said voltage signals; wherein the waveform shaping circuit adjusts the differential signal input as the input pulse signal to a peak-to-peak voltage equivalent to the peak-to-peak voltage of the AC component of the differential signal and a differential amplifier that shapes the output pulse signal into the output pulse signal in which the voltage in the high voltage period is specified as the target constant voltage, and outputs the pulse signal as a single-ended signal from the output unit. Based on this, the code identification signal is generated.

また、請求項１８記載の信号生成装置は、請求項１６または１７記載の信号生成装置において、前記一方の電極は、基端部側が前記第４インピーダンス素子に接続された第１シールドケーブルの自由端側に接続され、前記他方の電極は、前記第１シールドケーブルとは別体の第２シールドケーブルであって、基端部側が前記第５インピーダンス素子に接続された当該第２シールドケーブルの自由端側に接続されている。 Further, the signal generation device according to claim 18 is the signal generation device according to claim 16 or 17, wherein the one electrode is a free end of a first shielded cable having a proximal end connected to the fourth impedance element. and the other electrode is a second shielded cable separate from the first shielded cable, the free end of the second shielded cable having a proximal end connected to the fifth impedance element connected to the side.

また、請求項１９記載の信号生成装置は、一対の被覆導線で構成される通信路を介して伝送される２線差動電圧方式のロジック信号に基づき、当該ロジック信号に対応する符号を特定可能な符号特定用信号を生成する信号生成装置であって、前記一対の被覆導線のうちの一方の被覆導線に装着されて、当該一方の被覆導線に流れる電流であって、当該一方の被覆導線に伝送されている電圧に応じて電流値が変化する電流を検出すると共に、当該電流値に応じて電圧値が変化する第１電圧信号を出力する第１電流検出プローブ、および前記一対の被覆導線のうちの他方の被覆導線に装着されて、当該他方の被覆導線に流れる電流であって、当該他方の被覆導線に伝送されている電圧に応じて電流値が変化する電流を検出すると共に、当該電流値に応じて電圧値が変化する第２電圧信号を出力する第２電流検出プローブに接続されて、当該第１電圧信号および当該第２電圧信号を入力すると共に当該各電圧信号の差分電圧に応じて電圧が変化する差分信号を出力する差動増幅回路、および請求項１，３，４，７，８，１１のいずれかに記載の波形整形回路を備えて構成されると共に、当該波形整形回路が、前記入力パルス信号として入力する前記差分信号を、当該差分信号の交流成分のピークピーク電圧と同等のピークピーク電圧で、かつ低電圧期間の電圧が前記ターゲット定電圧に規定された前記出力パルス信号に整形して前記出力部からシングルエンド信号として出力する差動増幅部とを備えて、当該シングルエンド信号に基づいて前記符号特定用信号を生成する。 Further, the signal generation device according to claim 19 can specify a code corresponding to the logic signal based on the logic signal of the two-wire differential voltage system transmitted through the communication path composed of the pair of coated conductors. A signal generation device for generating a code identification signal, which is attached to one of the pair of covered conductors and is a current flowing through the one covered conductor, A first current detection probe that detects a current whose current value changes according to the transmitted voltage and outputs a first voltage signal whose voltage value changes according to the current value, and the pair of coated conductors Detecting a current that is attached to the other of the two covered conductors and that flows through the other covered conductor and whose current value changes according to the voltage transmitted to the other covered conductor, and detects the current It is connected to a second current detection probe that outputs a second voltage signal whose voltage value changes according to the value, receives the first voltage signal and the second voltage signal, and responds to the differential voltage of each voltage signal. and a waveform shaping circuit according to any one of claims 1, 3, 4, 7, 8 and 11, and the waveform shaping circuit wherein the differential signal input as the input pulse signal is a peak-to-peak voltage equivalent to the peak-to-peak voltage of the AC component of the differential signal, and the voltage during the low voltage period is specified as the target constant voltage. and a differential amplifier for shaping the signal into a signal and outputting it as a single-ended signal from the output section, and generating the code identification signal based on the single-ended signal.

また、請求項２０記載の信号生成装置は、一対の被覆導線で構成される通信路を介して伝送される２線差動電圧方式のロジック信号に基づき、当該ロジック信号に対応する符号を特定可能な符号特定用信号を生成する信号生成装置であって、前記一対の被覆導線のうちの一方の被覆導線に装着されて、当該一方の被覆導線に流れる電流であって、当該一方の被覆導線に伝送されている電圧に応じて電流値が変化する電流を検出すると共に、当該電流値に応じて電圧値が変化する第１電圧信号を出力する第１電流検出プローブ、および前記一対の被覆導線のうちの他方の被覆導線に装着されて、当該他方の被覆導線に流れる電流であって、当該他方の被覆導線に伝送されている電圧に応じて電流値が変化する電流を検出すると共に、当該電流値に応じて電圧値が変化する第２電圧信号を出力する第２電流検出プローブに接続されて、当該第１電圧信号および当該第２電圧信号を入力すると共に当該各電圧信号の差分電圧に応じて電圧が変化する差分信号を出力する差動増幅回路、および請求項２，５，６，９，１０のいずれかに記載の波形整形回路を備えて構成されると共に、当該波形整形回路が、前記入力パルス信号として入力する前記差分信号を、当該差分信号の交流成分のピークピーク電圧と同等のピークピーク電圧で、かつ高電圧期間の電圧が前記ターゲット定電圧に規定された前記出力パルス信号に整形して前記出力部からシングルエンド信号として出力する差動増幅部とを備えて、当該シングルエンド信号に基づいて前記符号特定用信号を生成する。 Further, the signal generation device according to claim 20 can specify a code corresponding to the logic signal based on the logic signal of the two-wire differential voltage system transmitted through the communication path composed of the pair of coated conductors. A signal generation device for generating a code identification signal, which is attached to one of the pair of covered conductors and is a current flowing through the one covered conductor, A first current detection probe that detects a current whose current value changes according to the transmitted voltage and outputs a first voltage signal whose voltage value changes according to the current value, and the pair of coated conductors Detecting a current that is attached to the other of the two covered conductors and that flows through the other covered conductor and whose current value changes according to the voltage transmitted to the other covered conductor, and detects the current It is connected to a second current detection probe that outputs a second voltage signal whose voltage value changes according to the value, receives the first voltage signal and the second voltage signal, and responds to the differential voltage of each voltage signal. and a waveform shaping circuit according to any one of claims 2, 5, 6, 9, and 10, wherein the waveform shaping circuit comprises: The differential signal input as the input pulse signal is converted into the output pulse signal having a peak-to-peak voltage equivalent to the peak-to-peak voltage of the AC component of the differential signal and having a voltage during a high voltage period specified as the target constant voltage. a differential amplifier that shapes and outputs a single-ended signal from the output unit, and generates the code identification signal based on the single-ended signal.

また、請求項２１記載の信号生成装置は、請求項１６から２０のいずれかに記載の信号生成装置において、前記シングルエンド信号を閾値電圧と比較して二値化することにより前記符号特定用信号を生成する信号生成部を備えている。 The signal generation device according to claim 21 is the signal generation device according to any one of claims 16 to 20, wherein the single-ended signal is compared with a threshold voltage and binarized to obtain the code identification signal. is provided with a signal generator for generating

また、請求項２２記載の信号読取システムは、請求項１６から２１のいずれかに記載の信号生成装置と、前記信号生成装置によって生成された前記符号特定用信号に基づいて前記ロジック信号に対応する前記符号を特定する符号化装置とを備えている。 Further, the signal reading system according to claim 22 is the signal generation device according to any one of claims 16 to 21, and the code identification signal generated by the signal generation device, which corresponds to the logic signal. and an encoding device that identifies the code.

請求項１，２記載の波形整形回路は、いずれも温度の影響を受けるダイオードをスイッチ回路に含まない構成となっている。したがって、これらの波形整形回路によれば、温度の影響の極めて少ないターゲット定電圧を使用することにより、入力パルス信号を、温度の影響を受けることなく、入力パルス信号の交流成分のピークピーク電圧と同等のピークピーク電圧で、かつその低電位側電圧（低電圧期間の電圧）が温度の影響を受けない定電圧（ターゲット定電圧）に規定された出力パルス信号に確実に整形したり、また入力パルス信号の交流成分のピークピーク電圧と同等のピークピーク電圧で、かつその高電位側電圧（高電圧期間の電圧）が温度の影響を受けない定電圧（ターゲット定電圧）に規定された出力パルス信号に確実に整形したりして、出力部から出力することができる。このため、これらの波形整形回路のいずれかを備えた請求項１６，１７記載の信号生成装置によれば、温度の影響を受けることなく、符号特定用信号を確実に生成することができ、またこの信号生成装置を備えた請求項２２記載の信号読取システムによれば、温度の影響を受けることなく、ＣＡＮ通信用のシリアルバスからＣＡＮフレームを正確に読み取り、読み取ったＣＡＮフレームと同じＣＡＮフレームを各種のＣＡＮ通信対応機器に確実に出力することができる。 The waveform shaping circuits according to claims 1 and 2 have a configuration in which the switching circuit does not include a diode that is affected by temperature. Therefore, according to these waveform shaping circuits, by using a target constant voltage that is extremely less affected by temperature, the input pulse signal can be converted to the peak-to-peak voltage of the AC component of the input pulse signal without being affected by temperature. Reliably shaping the output pulse signal to a specified constant voltage (target constant voltage) that has the same peak-to-peak voltage and whose low potential side voltage (voltage during the low voltage period) is unaffected by temperature (target constant voltage). An output pulse defined as a constant voltage (target constant voltage) that has a peak-to-peak voltage equivalent to the peak-to-peak voltage of the AC component of the pulse signal, and whose high potential side voltage (voltage during the high voltage period) is not affected by temperature. It can be reliably shaped into a signal and output from the output section. For this reason, according to the signal generating apparatus according to claims 16 and 17 having one of these waveform shaping circuits, the code specifying signal can be reliably generated without being affected by the temperature. According to the signal reading system of claim 22 having this signal generator, the CAN frame can be accurately read from the serial bus for CAN communication without being affected by the temperature, and the same CAN frame as the read CAN frame can be read. It is possible to reliably output to various CAN communication compatible devices.

請求項３，４記載の波形整形回路によれば、出力パルス信号の低電位側電圧（低電圧期間の電圧）がターゲット定電圧に規定されている状態において、出力パルス信号にノイズが重畳した場合であっても、そのノイズの電圧レベルが基準電圧に達するまで（基準電圧に上昇するまで）は、スイッチ制御回路が制御パルス信号を高電位に維持して（つまり、直列回路のスイッチをオン状態に維持して）、直列回路に対してコンデンサの他端部（および出力部）へのターゲット定電圧の印加を継続させることができる。したがって、この波形整形回路によれば、ノイズによる誤動作を軽減することができる。また、この波形整形回路を備えた請求項１６，１７記載の信号生成装置、さらにはこの信号生成装置を備えた請求項２２記載の信号読取システムにおいても、ノイズによる誤動作を軽減することができる。 According to the waveform shaping circuit of claims 3 and 4, when noise is superimposed on the output pulse signal in a state where the low potential side voltage (voltage during the low voltage period) of the output pulse signal is defined as the target constant voltage, However, until the voltage level of the noise reaches the reference voltage (raises to the reference voltage), the switch control circuit maintains the control pulse signal at a high potential (in other words, the switch in the series circuit is turned on). ) to allow the series circuit to continue applying the target constant voltage to the other end of the capacitor (and the output). Therefore, according to this waveform shaping circuit, malfunction due to noise can be reduced. In addition, in the signal generators according to claims 16 and 17 having this waveform shaping circuit, and also in the signal reading system according to claim 22 equipped with this signal generator, it is possible to reduce malfunctions due to noise.

請求項５，６記載の波形整形回路によれば、出力パルス信号の高電位側電圧（高電圧期間の電圧）がターゲット定電圧に規定されている状態において、出力パルス信号にノイズが重畳した場合であっても、そのノイズの電圧レベルが基準電圧に達するまで（基準電圧に低下するまで）は、スイッチ制御回路が制御パルス信号を高電位に維持して（つまり、直列回路のスイッチをオン状態に維持して）、直列回路に対してコンデンサの他端部（および出力部）へのターゲット定電圧の印加を継続させることができる。したがって、この波形整形回路によれば、ノイズによる誤動作を軽減することができる。また、この波形整形回路を備えた請求項１６，１７記載の信号生成装置、さらにはこの信号生成装置を備えた請求項２２記載の信号読取システムにおいても、ノイズによる誤動作を軽減することができる。 According to the waveform shaping circuit of claims 5 and 6, when noise is superimposed on the output pulse signal in a state where the high potential side voltage (voltage during the high voltage period) of the output pulse signal is specified as the target constant voltage, However, until the voltage level of the noise reaches the reference voltage (until it drops to the reference voltage), the switch control circuit maintains the control pulse signal at a high potential (that is, the switch in the series circuit is turned on). ) to allow the series circuit to continue applying the target constant voltage to the other end of the capacitor (and the output). Therefore, according to this waveform shaping circuit, malfunction due to noise can be reduced. In addition, in the signal generators according to claims 16 and 17 having this waveform shaping circuit, and also in the signal reading system according to claim 22 equipped with this signal generator, it is possible to reduce malfunctions due to noise.

請求項７，８記載の波形整形回路によれば、出力パルス信号が低電位側電圧（低電圧期間の電圧）のときに、また請求項９，１０記載の波形整形回路によれば、出力パルス信号が高電位側電圧（高電圧期間の電圧）のときに、出力パルス信号にノイズが重畳した場合であっても、そのノイズの電圧レベルが上記のヒステリシス特性で規定されるレベル未満のときには、スイッチ制御回路が制御パルス信号の電位を現在の電位に維持すること（つまり、直列回路のスイッチがオン状態のときにはこの状態を維持し、またこのスイッチがオフ状態のときにはこの状態を維持すること）ができることから、出力パルス信号の電圧を現在の状態に維持することができる。したがって、これらの波形整形回路によれば、ノイズによる誤動作を一層軽減することができる。また、この波形整形回路を備えた請求項１６，１７記載の信号生成装置、さらにはこの信号生成装置を備えた請求項２２記載の信号読取システムにおいても、ノイズによる誤動作を一層軽減することができる。 According to the waveform shaping circuits of claims 7 and 8, when the output pulse signal is a low potential side voltage (voltage during the low voltage period), according to the waveform shaping circuits of claims 9 and 10, the output pulse Even if noise is superimposed on the output pulse signal when the signal is at the high potential side voltage (voltage during the high voltage period), if the voltage level of the noise is less than the level specified by the hysteresis characteristics above, The switch control circuit maintains the potential of the control pulse signal at the current potential (that is, maintaining this state when the switch in the series circuit is in the ON state, and maintaining this state when this switch is in the OFF state) Therefore, the voltage of the output pulse signal can be maintained at the current state. Therefore, according to these waveform shaping circuits, malfunction due to noise can be further reduced. In addition, in the signal generating apparatus according to claims 16 and 17 having this waveform shaping circuit, and furthermore in the signal reading system according to claim 22 having this signal generating apparatus, it is possible to further reduce malfunction due to noise. .

請求項１１記載の波形整形回路では、スイッチ制御回路は、出力パルス信号を分圧して分圧パルス信号として出力する抵抗分圧回路と、ターゲット定電圧を基準としてバイアス電圧を生成するバイアス電圧源と、分圧パルス信号にバイアス電圧を電圧加算して制御パルス信号として出力する加算器とを備えて構成されている。したがって、この波形整形回路によれば、コンパレータを使用しない構成においても、入力パルス信号を、温度の影響を受けることなく、入力パルス信号の交流成分のピークピーク電圧と同等のピークピーク電圧で、かつその低電位側電圧（低電圧期間の電圧）がターゲット定電圧に規定された出力パルス信号に確実に整形したり、また入力パルス信号の交流成分のピークピーク電圧と同等のピークピーク電圧で、かつその高電位側電圧（高電圧期間の電圧）がターゲット定電圧に規定された出力パルス信号に確実に整形したりして、出力部から出力することができる。また、これにより、波形整形回路の設計の自由度を高めることもできる。 In the waveform shaping circuit according to claim 11, the switch control circuit includes a resistance voltage dividing circuit that divides the output pulse signal and outputs the divided voltage pulse signal, and a bias voltage source that generates the bias voltage based on the target constant voltage. and an adder for adding the bias voltage to the divided voltage pulse signal and outputting it as a control pulse signal. Therefore, according to this waveform shaping circuit, even in a configuration that does not use a comparator, the input pulse signal is generated at a peak-to-peak voltage equivalent to the peak-to-peak voltage of the AC component of the input pulse signal without being affected by temperature. The low potential side voltage (voltage during the low voltage period) is reliably shaped into the output pulse signal specified by the target constant voltage, and the peak-to-peak voltage is equivalent to the peak-to-peak voltage of the AC component of the input pulse signal, and The high-potential side voltage (voltage during the high-voltage period) can be reliably shaped into an output pulse signal defined by the target constant voltage, and output from the output section. In addition, it is possible to increase the degree of freedom in designing the waveform shaping circuit.

請求項１２記載の波形整形回路では、スイッチ回路は、直列接続された第２インピーダンス素子およびスイッチの直列回路で構成され、また請求項１３記載の波形整形回路では、スイッチ回路は、スイッチで構成されているため、スイッチ回路を簡易な構成とすることができる。特に、スイッチ回路がスイッチで構成されているときには、第２インピーダンス素子を介さずにターゲット定電圧を直接印加し得るため、出力パルス信号の立ち上がりや立ち下がりをより急峻にすること（ターゲット定電圧への移行に要する時間をより短くすること）ができる。 In the waveform shaping circuit according to claim 12, the switch circuit comprises a series circuit of the second impedance element and the switch connected in series. In the waveform shaping circuit according to claim 13, the switch circuit comprises a switch. Therefore, the switch circuit can have a simple configuration. In particular, when the switch circuit is composed of switches, the target constant voltage can be applied directly without passing through the second impedance element. transition time).

請求項１４記載の波形整形回路では、直列回路を構成するスイッチが、スリーステートバッファで構成されている。したがって、この波形整形回路によれば、集積回路に内蔵されている出力バッファ（または入出力バッファ（双方向バッファ））のようなロジックＩＣをこのスイッチとして使用することができる。 In the waveform shaping circuit according to claim 14, the switches forming the series circuit are formed of three-state buffers. Therefore, according to this waveform shaping circuit, a logic IC such as an output buffer (or an input/output buffer (bidirectional buffer)) built in an integrated circuit can be used as this switch.

請求項１５記載の波形整形回路によれば、外部から入力された電圧データで示される電圧値のターゲット定電圧を出力するＤ／Ａ変換器を備えたことにより、この電圧データを変更することで、出力パルス信号においてターゲット定電圧に規定される高電位側電圧（高電圧期間の電圧）や低電位側電圧（低電圧期間の電圧）を変更することができる。したがって、入力パルス信号を出力パルス信号に確実に整形し得るように、ターゲット定電圧を調整することが容易に実行可能となる。 According to the waveform shaping circuit of claim 15, by including a D/A converter that outputs a target constant voltage having a voltage value indicated by externally input voltage data, by changing the voltage data, , the high potential side voltage (high voltage period voltage) and the low potential side voltage (low voltage period voltage) defined by the target constant voltage in the output pulse signal can be changed. Therefore, it becomes possible to easily adjust the target constant voltage so that the input pulse signal can be reliably shaped into the output pulse signal.

請求項１８記載の信号生成装置、およびこの信号生成装置を備えた信号読取システムによれば、一対の電極部の各電極が別体に形成された第１シールドケーブルおよび第２シールドケーブルの自由端側に接続（配置）されているため、通信路の長さ方向に沿った異なる位置（それぞれが取り付け易い任意の位置）に取り付けることができる。 According to the signal generating device of claim 18 and the signal reading system provided with this signal generating device, the free ends of the first shielded cable and the second shielded cable in which the electrodes of the pair of electrode units are separately formed Since they are connected (arranged) on the side, they can be attached at different positions along the length of the communication path (arbitrary positions where they are easy to attach).

請求項１９，２０記載の信号生成装置、およびこの信号生成装置を備えた信号読取システムによれば、一対の被覆導線における長手方向の任意の部位に電流検出プローブを装着する（クランプ型のときにはクランプする）という簡易な作業を行うことで、一対の被覆導線を介して伝送されているロジック信号によって示されている符号を特定可能な符号特定用信号を生成し得るシングルエンド信号を生成することができる。したがって、シングルエンド信号に基づいて符号特定用信号を生成し得る装置を設けることにより、符号特定用信号を生成し、生成した符号特定用信号に基づいてロジック信号によって示されている符号を特定することができ、さらには特定した符号の列で構成される符号列を特定することができる。これにより、一対の被覆導線にコネクタが配設されていなくても、また一対の被覆導線にコネクタが配設されている場合においても、一対の被覆導線の任意の場所においてロジック信号を読み取って、符号、および符号列を特定することができる。 According to the signal generating device and the signal reading system provided with the signal generating device according to claims 19 and 20, the current detection probe is attached to an arbitrary position in the longitudinal direction of the pair of covered conductors (clamp type when clamp type). ), it is possible to generate a single-ended signal capable of generating a code identification signal capable of identifying the code indicated by the logic signal transmitted through the pair of coated conductors. can. Therefore, by providing a device capable of generating a code identifying signal based on a single-ended signal, the code identifying signal is generated and the code indicated by the logic signal is identified based on the generated code identifying signal. Furthermore, it is possible to specify a code string composed of the specified code string. Thereby, even if the pair of covered conductors is not provided with a connector or even if the pair of covered conductors is provided with a connector, the logic signal can be read at an arbitrary location of the pair of covered conductors, Codes and code sequences can be specified.

請求項２１記載の信号生成装置、およびこの信号生成装置を備えた請求項２２記載の信号読取システムによれば、信号生成部を備えたことにより、シングルエンド信号に基づいて符号特定用信号を生成する装置を別途設ける手間を省くことができる。 According to the signal generation device of claim 21 and the signal reading system of claim 22 having this signal generation device, the signal generation section is provided to generate the code identification signal based on the single-ended signal. It is possible to save the trouble of separately providing a device for

信号読取システム１の構成を示す構成図である。1 is a configuration diagram showing a configuration of a signal reading system 1; FIG. 信号生成装置２の構成を示す構成図である。2 is a configuration diagram showing the configuration of a signal generation device 2; FIG. 差動増幅回路４１の他の構成を示す回路図である。3 is a circuit diagram showing another configuration of the differential amplifier circuit 41; FIG. 差動増幅回路４１の他の構成を示す回路図である。3 is a circuit diagram showing another configuration of the differential amplifier circuit 41; FIG. 図２の波形整形回路４２の構成、および信号生成部１４の構成を示す回路図である。3 is a circuit diagram showing the configuration of a waveform shaping circuit 42 and the configuration of a signal generator 14 in FIG. 2; FIG. 図５の波形整形回路４２および信号生成部１４を備えた信号生成装置２の動作を説明するための波形図である。6 is a waveform chart for explaining the operation of the signal generator 2 including the waveform shaping circuit 42 and the signal generator 14 of FIG. 5. FIG. 波形整形回路４２の他の構成、および信号生成部１４の他の構成を示す回路図である。4 is a circuit diagram showing another configuration of the waveform shaping circuit 42 and another configuration of the signal generator 14; FIG. 図７の波形整形回路４２および信号生成部１４を備えた信号生成装置２の動作を説明するための波形図である。8 is a waveform chart for explaining the operation of the signal generator 2 including the waveform shaping circuit 42 and the signal generator 14 of FIG. 7. FIG. 他の波形整形回路４２の回路図である。4 is a circuit diagram of another waveform shaping circuit 42; FIG. 他の波形整形回路４２の回路図である。4 is a circuit diagram of another waveform shaping circuit 42; FIG. 他の波形整形回路４２を説明するための説明図である。FIG. 11 is an explanatory diagram for explaining another waveform shaping circuit 42; 他の波形整形回路４２を説明するための説明図である。FIG. 11 is an explanatory diagram for explaining another waveform shaping circuit 42; 他の波形整形回路４２の回路図である。4 is a circuit diagram of another waveform shaping circuit 42; FIG. 他の波形整形回路４２の回路図である。4 is a circuit diagram of another waveform shaping circuit 42; FIG. 他の波形整形回路４２の回路図である。4 is a circuit diagram of another waveform shaping circuit 42; FIG. 他の波形整形回路４２の回路図である。4 is a circuit diagram of another waveform shaping circuit 42; FIG. 図５のスイッチ４２ｆを負論理で動作する構成としたときの波形整形回路４２の回路図である。6 is a circuit diagram of a waveform shaping circuit 42 when a switch 42f in FIG. 5 is configured to operate in negative logic; FIG. 図７のスイッチ４２ｆを負論理で動作する構成としたときの波形整形回路４２の回路図である。8 is a circuit diagram of a waveform shaping circuit 42 when a switch 42f of FIG. 7 is configured to operate in negative logic; FIG. 図９のスイッチ４２ｆを負論理で動作する構成としたときの波形整形回路４２の回路図である。10 is a circuit diagram of a waveform shaping circuit 42 when a switch 42f of FIG. 9 is configured to operate in negative logic; FIG. 図１０のスイッチ４２ｆを負論理で動作する構成としたときの波形整形回路４２の回路図である。11 is a circuit diagram of a waveform shaping circuit 42 when a switch 42f of FIG. 10 is configured to operate in negative logic; FIG. 図５の第２インピーダンス素子４２ｅを削除した構成の波形整形回路４２の回路図である。6 is a circuit diagram of a waveform shaping circuit 42 having a configuration in which the second impedance element 42e of FIG. 5 is removed; FIG. 図７の第２インピーダンス素子４２ｅを削除した構成の波形整形回路４２の回路図である。8 is a circuit diagram of a waveform shaping circuit 42 having a configuration in which the second impedance element 42e of FIG. 7 is removed; FIG. 図９の第２インピーダンス素子４２ｅを削除した構成の波形整形回路４２の回路図である。FIG. 10 is a circuit diagram of a waveform shaping circuit 42 having a configuration in which the second impedance element 42e of FIG. 9 is removed; 図１０の第２インピーダンス素子４２ｅを削除した構成の波形整形回路４２の回路図である。11 is a circuit diagram of a waveform shaping circuit 42 having a configuration in which the second impedance element 42e of FIG. 10 is removed; FIG. 図１３の第２インピーダンス素子４２ｅを削除した構成の波形整形回路４２の回路図である。14 is a circuit diagram of a waveform shaping circuit 42 having a configuration in which the second impedance element 42e of FIG. 13 is removed; FIG. 図１４の第２インピーダンス素子４２ｅを削除した構成の波形整形回路４２の回路図である。15 is a circuit diagram of a waveform shaping circuit 42 having a configuration in which the second impedance element 42e of FIG. 14 is removed; FIG. 図１５の第２インピーダンス素子４２ｅを削除した構成の波形整形回路４２の回路図である。16 is a circuit diagram of a waveform shaping circuit 42 having a configuration in which the second impedance element 42e of FIG. 15 is removed; FIG. 図１６の第２インピーダンス素子４２ｅを削除した構成の波形整形回路４２の回路図である。17 is a circuit diagram of a waveform shaping circuit 42 having a configuration in which the second impedance element 42e of FIG. 16 is removed; FIG. 信号生成装置２を被覆導線Ｌａ，Ｌｂに接続する構成を説明するための構成図である。2 is a configuration diagram for explaining a configuration for connecting the signal generation device 2 to covered conductors La and Lb; FIG. 信号生成装置２を被覆導線Ｌａ，Ｌｂに接続する他の構成を説明するための構成図である。FIG. 3 is a configuration diagram for explaining another configuration for connecting the signal generation device 2 to the coated conductors La and Lb; 信号生成装置２を電流検出プローブＰＬｃ，ＰＬｄで被覆導線Ｌａ，Ｌｂに接続する構造を説明するための構成図である。3 is a configuration diagram for explaining a structure for connecting the signal generation device 2 to coated conductors La and Lb with current detection probes PLc and PLd. FIG.

以下、信号生成装置、信号読取システム、およびこの信号生成装置に含まれる波形整形回路の実施の形態について、添付図面を参照して説明する。 Embodiments of a signal generation device, a signal reading system, and a waveform shaping circuit included in the signal generation device will be described below with reference to the accompanying drawings.

この信号生成装置は、一対の被覆導線で構成される通信路を介して伝送される２線差動電圧方式のロジック信号に基づき、このロジック信号に対応する符号を特定可能な符号特定用信号を生成する。また、この信号読取システムは、信号生成装置によって生成された符号特定用信号に基づいて上記のロジック信号に対応する符号を特定すると共に、特定した符号で構成される符号列を特定するシステムであって、「ＣＡＮプロトコル」、「ＣＡＮ ＦＤ」、「ＦｌｅｘＲａｙ（登録商標）」などの各種通信プロトコルに準拠した各種の「２線差動電圧方式のロジック信号」や、「ＬＶＤＳ」による小振幅低消費電力通信が可能な各種通信プロトコルに準拠した各種の「２線差動電圧方式のロジック信号」を対象とすることができる。この場合、「ＣＡＮプロトコル」および「ＣＡＮ ＦＤ」の「ＣＡＮ通信用のシリアルバス」では、「高電位側信号線（CANH）／低電位側信号線（CANL）」が「ロジック信号を伝送するための一対の被覆導線」に相当し、「ＦｌｅｘＲａｙ通信用のシリアルバス」では、「正側信号線（BP）／負側信号線（BM）」が「ロジック信号を伝送するための一対の被覆導線」に相当し、「ＬＶＤＳによる通信を行うシリアルバス」では、「正論理側信号線／負論理側信号線」が「ロジック信号を伝送するための一対の被覆導線」に相当する。また、この信号読取システムは、上記のロジック信号に対応する符号および符号列を特定する機能を備えていることから、結果として、通信路に伝送されているロジック信号を検出するアナライザとしても機能し、さらに検出した符号列をメモリに記憶するように構成されているときには記録装置（レコーダ）としても機能する。 This signal generation device generates a code identification signal capable of identifying a code corresponding to a logic signal of a two-wire differential voltage system transmitted through a communication path composed of a pair of coated conductors. Generate. Further, this signal reading system is a system that identifies a code corresponding to the logic signal based on the code identification signal generated by the signal generation device, and identifies a code string composed of the identified code. ``2-wire differential voltage logic signals'' conforming to various communication protocols such as ``CAN protocol'', ``CAN FD'', and ``FlexRay (registered trademark)'', and small amplitude low consumption by ``LVDS''. Various "logic signals of two-wire differential voltage system" conforming to various communication protocols capable of power communication can be targeted. In this case, in the "CAN protocol" and the "serial bus for CAN communication" of "CAN FD", the "high potential side signal line (CANH)/low potential side signal line (CANL)" is used to transmit logic signals. In the "serial bus for FlexRay communication", the "positive signal line (BP)/negative signal line (BM)" corresponds to "a pair of coated conductors for transmitting logic signals. , and in the ``serial bus for LVDS communication'', ``positive logic side signal line/negative logic side signal line'' corresponds to ``a pair of coated conductors for transmitting logic signals''. In addition, since this signal reading system has the function of identifying the code and code string corresponding to the above logic signal, it also functions as an analyzer for detecting the logic signal transmitted to the communication channel. Furthermore, when it is configured to store the detected code string in memory, it also functions as a recording device (recorder).

以下では、一例として、「ＣＡＮ通信用のシリアルバス」を対象として、ＣＡＮ通信用のシリアルバス（通信路）から各種ＣＡＮフレーム（２線差動電圧方式のロジック信号によって示されている符号の列（以下、符号列ともいう））を取得して動作する各種電子機器とシリアルバスとの間に配設して使用される信号生成装置および信号読取システムを例に挙げて説明する。具体的には、一例として、自動車に配設されている通信路からロジック信号を読み取り、対応する符号列（ＣＡＮフレーム）を利用した各種の処理を外部機器（ＣＡＮ通信対応機器）において実行させる例について説明する。 In the following, as an example, a “serial bus for CAN communication” is targeted, and from the serial bus (communication path) for CAN communication to various CAN frames (strings of codes indicated by logic signals of a two-wire differential voltage method) (hereinafter also referred to as a code string)) will be described by taking as an example a signal generation device and a signal reading system that are arranged and used between various electronic devices that acquire and operate and a serial bus. Specifically, as an example, a logic signal is read from a communication path installed in an automobile, and various processes using the corresponding code string (CAN frame) are executed in an external device (CAN communication compatible device). will be explained.

図１に示す信号読取システム１は、「信号読取システム」の一例であって、信号生成装置２（「信号生成装置」の一例）、および符号化装置３（「符号化装置」の一例）を備えて構成されている。この信号読取システム１は、自動車に配設されているＣＡＮ通信用のシリアルバスＳＢ（「通信路」の一例）からＣＡＮフレーム（「通信路を介して伝送されるロジック信号」の一例）を読み取り、読み取ったＣＡＮフレームと同じＣＡＮフレームＣｓ（「ロジック信号に対応する符号列」の一例）を各種のＣＡＮ通信対応機器に出力することができるように（いわゆる、ＣＡＮバスアナライザとして）構成されている。 A signal reading system 1 shown in FIG. 1 is an example of a “signal reading system”, and includes a signal generation device 2 (an example of a “signal generation device”) and an encoding device 3 (an example of an “encoding device”). configured with. This signal reading system 1 reads a CAN frame (an example of a "logic signal transmitted via a communication path") from a CAN communication serial bus SB (an example of a "communication path") installed in an automobile. , the same CAN frame Cs (an example of "a code string corresponding to a logic signal") as the read CAN frame can be output to various CAN communication compatible devices (as a so-called CAN bus analyzer). .

この場合、シリアルバスＳＢを介してのＣＡＮプロトコルに準拠した通信時には、図２に示すように、ＣＡＮフレーム（符号列）を構成する各符号を表すロジック信号Ｓａが、シリアルバスＳＢにおける２本の信号線のうちのＣＡＮＨｉｇｈ（CANH）の信号線としての被覆導線Ｌａに伝送される電圧信号の電圧Ｖａ（以下、理解の容易のため、この電圧信号自体を電圧信号Ｖａともいう）と、２本の信号線のうちのＣＡＮＬｏｗ（CANL）の信号線としての被覆導線Ｌｂに伝送される電圧信号の電圧Ｖｂ（以下、理解の容易のため、この電圧信号自体を電圧信号Ｖｂともいう）との間の電位差（Ｖａ－Ｖｂ）である差動信号として伝送される。 In this case, during communication conforming to the CAN protocol via the serial bus SB, as shown in FIG. The voltage Va of the voltage signal transmitted to the coated conductor La as the CANHigh (CANH) signal line among the signal lines (hereinafter, for ease of understanding, this voltage signal itself is also referred to as the voltage signal Va), and two voltage Vb (hereinafter, for ease of understanding, this voltage signal itself is also referred to as the voltage signal Vb) of the voltage signal transmitted to the coated conductor Lb as the CANLow (CANL) signal line among the signal lines of is transmitted as a differential signal, which is a potential difference (Va-Vb).

なお、シリアルバスＳＢを介してのロジック信号Ｓａの伝送原理については公知のため、詳細な説明を省略するが、ＣＡＮＨｉｇｈ（CANH）の電圧信号ＶａおよびＣＡＮＬｏｗ（CANL）の電圧信号Ｖｂの仕様について簡単に説明する。図６に示すように、電圧信号Ｖａ，Ｖｂは、ベースになる電圧（＋２．５Ｖ）から逆方向に変化する電圧信号であって、電圧信号Ｖａがこのベースの電圧のときには、電圧信号Ｖｂも同じ期間に亘り同じベースの電圧になって、電位差（Ｖａ－Ｖｂ）がゼロ（最小）となるこの期間に伝送されるＣＡＮフレームを構成する符号Ｃｓ（論理値）は「１」を示すものとなる。一方、電圧信号Ｖａがこのベースの電圧よりも高電圧の規定電圧（＋３．５Ｖ）のときには、電圧信号Ｖｂは同じ期間に亘り、逆にベースの電圧よりも低電圧の他の規定電圧（＋１．５Ｖ）になって、電位差（Ｖａ－Ｖｂ）が最大となるこの期間に伝送されるＣＡＮフレームを構成する符号Ｃｓ（論理値）は「０」を示すものとなる。また、シリアルバスＳＢにおいて差動信号を伝送するための基準電位となる信号線である「SG」や、差動信号の伝送の用途以外に配設されている信号線および電力線等の図示および説明を省略する。 Since the principle of transmission of the logic signal Sa via the serial bus SB is well known, a detailed description will be omitted. to explain. As shown in FIG. 6, the voltage signals Va and Vb are voltage signals that change in the opposite direction from the base voltage (+2.5 V). When the voltage signal Va is the base voltage, the voltage signal Vb is also The code Cs (logical value) constituting the CAN frame transmitted during this period in which the same base voltage is maintained and the potential difference (Va-Vb) is zero (minimum) indicates "1". Become. On the other hand, when the voltage signal Va is at a specified voltage (+3.5 V) higher than the base voltage, the voltage signal Vb is applied over the same period to another specified voltage (+1 V) lower than the base voltage. .5V), and the code Cs (logical value) constituting the CAN frame transmitted during this period when the potential difference (Va-Vb) is maximized indicates "0". Illustrations and explanations of the signal line "SG", which is a reference potential for transmitting differential signals in the serial bus SB, and signal lines and power lines arranged for purposes other than transmission of differential signals. omitted.

信号生成装置２は、図２に示すように、電極部１１ａ，１１ｂ、インピーダンス素子１２ａ，１２ｂ、差動増幅部１３および信号生成部１４を備えている。また、信号生成装置２は、一対の被覆導線Ｌａ，Ｌｂ（以下、特に区別しないときには「被覆導線Ｌ」ともいう）で構成されるシリアルバスＳＢを介して伝送される２線差動電圧方式のロジック信号Ｓａ（具体的には、被覆導線Ｌａ側の電圧信号Ｖａおよび被覆導線Ｌｂ側の電圧信号Ｖｂ）に基づき、図６に示すように、電圧信号Ｖａ，Ｖｂに対応する符号Ｃｓ（電位差（Ｖａ－Ｖｂ）である差動信号に対応する符号Ｃｓ（「１」または「０」））を特定可能な符号特定用信号Ｓｆを生成する。 The signal generator 2 includes electrode units 11a and 11b, impedance elements 12a and 12b, a differential amplifier 13, and a signal generator 14, as shown in FIG. In addition, the signal generation device 2 is a two-wire differential voltage type signal transmitted via a serial bus SB composed of a pair of coated conductors La and Lb (hereinafter also referred to as "coated conductor L" when not distinguished). Based on the logic signal Sa (specifically, the voltage signal Va on the side of the covered conductor La and the voltage signal Vb on the side of the covered conductor Lb), as shown in FIG. 6, a symbol Cs (potential difference ( A code identification signal Sf capable of identifying the code Cs (“1” or “0”)) corresponding to the differential signal (Va−Vb) is generated.

電極部１１ａ，１１ｂは、電極２１およびシールド２２を備えて同一に構成されている。また、各電極部１１ａ，１１ｂは、被覆導線Ｌａ，Ｌｂのうちの任意の一方に対して着脱可能に構成されている。なお、理解の容易のため、図１，２に示すように、電極部１１ａは被覆導線Ｌａに装着され、電極部１１ｂは被覆導線Ｌｂに装着されるものとする。また、電極部１１ａ，１１ｂは、対応する被覆導線Ｌへの装着状態において、その被覆導線Ｌの絶縁被覆部（以下、単に「被覆部」ともいう）に電極２１が接触（当接）するように構成されている。この構成により、電極部１１ａ，１１ｂの各電極２１は、対応する被覆導線Ｌａ，Ｌｂの金属部（芯線）と接触することなく非接触の状態（つまり、金属非接触の状態）で容量結合する。また、シールド２２は、各電極部１１ａ，１１ｂが対応する被覆導線Ｌａ，Ｌｂに装着されている状態において、被覆導線Ｌａ，Ｌｂの被覆部における電極２１の接触部位を、この電極２１を含めて覆うことで、電極２１が対応する被覆導線Ｌａの金属部以外の金属部と容量結合することを防止する。 The electrode portions 11a and 11b are provided with an electrode 21 and a shield 22 and are configured identically. Moreover, each electrode part 11a, 11b is comprised so that attachment or detachment is possible with respect to arbitrary one of covered conductors La and Lb. For ease of understanding, as shown in FIGS. 1 and 2, it is assumed that the electrode portion 11a is attached to the covered conductor La and the electrode portion 11b is attached to the covered conductor Lb. In addition, the electrode portions 11a and 11b are arranged so that the electrode 21 comes into contact (abuts) with the insulating coating portion (hereinafter also simply referred to as “coating portion”) of the corresponding coated conductor L when the electrode portions 11a and 11b are attached to the corresponding coated conductor L. is configured to With this configuration, the electrodes 21 of the electrode portions 11a and 11b are capacitively coupled in a non-contact state (that is, a non-metal contact state) without contacting the metal portions (core wires) of the corresponding covered conductors La and Lb. . In addition, the shield 22 covers the contact portions of the electrodes 21 in the covered portions of the covered conductors La and Lb, including the electrodes 21, in a state where the electrode sections 11a and 11b are attached to the corresponding covered conductors La and Lb. By covering, the electrode 21 is prevented from being capacitively coupled with a metal portion other than the corresponding metal portion of the coated conductor La.

インピーダンス素子１２ａは、本例では一例として、抵抗３１ａ、および抵抗３１ａに並列接続されたコンデンサ３２ａを備えて構成され、またインピーダンス素子１２ｂは、抵抗３１ｂ（抵抗３１ａと同じ抵抗値）、および抵抗３１ｂに並列接続されたコンデンサ３２ｂ（コンデンサ３２ａと同じ容量値）を備えて構成されている。第４インピーダンス素子としてのインピーダンス素子１２ａでは、抵抗３１ａは、高抵抗値の抵抗（少なくとも数ＭΩ程度の高インピーダンス抵抗）で構成されて、その一端（インピーダンス素子１２ａの一端）がシールドケーブル（同軸ケーブル）ＣＢａ（以下、第１シールドケーブルＣＢａともいう）の芯線を介して電極部１１ａの電極２１（以下、一方の電極２１ともいう）に接続され、その他端（インピーダンス素子１２ａの他端）が信号生成装置２における基準電位の部位（グランドＧ）に接続されている。また、第５インピーダンス素子としてのインピーダンス素子１２ｂでは、抵抗３１ｂは、高抵抗値の抵抗（少なくとも数ＭΩ程度の高インピーダンス抵抗）で構成されて、その一端（インピーダンス素子１２ｂの一端）がシールドケーブル（同軸ケーブル）ＣＢｂ（以下、第２シールドケーブルＣＢｂともいう）の芯線を介して電極部１１ｂの電極２１（以下、他方の電極２１）に接続され、その他端（インピーダンス素子１２ｂの他端）がグランドＧに接続されている。また、シールドケーブルＣＢａのシールドは、電極部１１ａ側の端部が電極部１１ａのシールド２２に接続されると共に、インピーダンス素子１２ａ側の端部がグランドＧに接続されている。また、シールドケーブルＣＢｂのシールドは、電極部１１ｂ側の端部が電極部１１ｂのシールド２２に接続されると共に、インピーダンス素子１２ｂ側の端部がグランドＧに接続されている。 As an example in this example, the impedance element 12a includes a resistor 31a and a capacitor 32a connected in parallel to the resistor 31a. and a capacitor 32b (having the same capacitance value as the capacitor 32a) connected in parallel with the capacitor 32b. In the impedance element 12a as the fourth impedance element, the resistor 31a is composed of a resistor with a high resistance value (at least a high impedance resistor of about several MΩ), one end of which (one end of the impedance element 12a) is connected to a shielded cable (coaxial cable ) is connected to the electrode 21 (hereinafter also referred to as one electrode 21) of the electrode portion 11a via the core wire of CBa (hereinafter also referred to as the first shielded cable CBa), and the other end (the other end of the impedance element 12a) is connected to the signal It is connected to a reference potential portion (ground G) in the generator 2 . In addition, in the impedance element 12b as the fifth impedance element, the resistor 31b is composed of a resistor with a high resistance value (at least a high impedance resistor of about several MΩ), one end of which (one end of the impedance element 12b) is connected to a shielded cable ( It is connected to the electrode 21 (hereinafter referred to as the other electrode 21) of the electrode portion 11b via the core wire of the coaxial cable CBb (hereinafter also referred to as the second shielded cable CBb), and the other end (the other end of the impedance element 12b) is grounded. connected to G. The shield of the shield cable CBa is connected to the shield 22 of the electrode portion 11a at its end on the side of the electrode portion 11a, and is connected to the ground G at its end on the side of the impedance element 12a. The shield of the shielded cable CBb is connected to the shield 22 of the electrode portion 11b at its end on the side of the electrode portion 11b, and is connected to the ground G at its end on the side of the impedance element 12b.

この構成により、インピーダンス素子１２ａは、電極部１１ａの電極２１と容量結合する一方の被覆導線Ｌａに伝送されている電圧信号Ｖａの電圧Ｖａに応じて電圧が変化する（電圧Ｖａが上記のベースの電圧のときに低電圧となり、電圧Ｖａが上記の高電圧の規定電圧のときに高電圧となるように変化する）第１電圧信号Ｖｃ１を、両端間に発生させる。また、インピーダンス素子１２ｂは、電極部１１ｂの電極２１と容量結合する他方の被覆導線Ｌｂに伝送されている電圧信号Ｖｂの電圧Ｖｂに応じて電圧が変化する（電圧Ｖｂが上記のベースの電圧のときに高電圧となり、電圧Ｖｂが上記の低電圧の規定電圧のときに低電圧となるように変化する）第２電圧信号Ｖｃ２を、両端間に発生させる。また、第１電圧信号Ｖｃ１および第２電圧信号Ｖｃ２は、共に、容量結合によって検出される信号であることから、電圧信号Ｖａ，Ｖｂの変化（電圧信号Ｖａ，Ｖｂのパルスの長さの変化や、このパルスの密度の変化）に応じて、直流レベル（直流成分）が変化する信号となっている。 With this configuration, the voltage of the impedance element 12a changes according to the voltage Va of the voltage signal Va transmitted to one of the coated conductors La capacitively coupled with the electrode 21 of the electrode portion 11a (the voltage Va is the above base voltage). A first voltage signal Vc1 is generated across the first voltage signal Vc1, which changes to a low voltage when the voltage Va is a low voltage and a high voltage when the voltage Va is the above-mentioned high voltage specified voltage. The impedance element 12b changes its voltage according to the voltage Vb of the voltage signal Vb transmitted to the other covered conductor Lb that is capacitively coupled with the electrode 21 of the electrode portion 11b (the voltage Vb is the voltage of the base). A second voltage signal Vc2 is generated across the two terminals which changes to a high voltage when the voltage Vb is a high voltage and a low voltage when the voltage Vb is the low voltage specified voltage. Since both the first voltage signal Vc1 and the second voltage signal Vc2 are signals detected by capacitive coupling, changes in the voltage signals Va and Vb (changes in the pulse lengths of the voltage signals Va and Vb, and , a change in the density of this pulse), the DC level (DC component) of the signal changes.

なお、インピーダンス素子１２ａ，１２ｂは、上記の構成（抵抗３１ａおよびコンデンサ３２ａの並列回路、抵抗３１ｂおよびコンデンサ３２ｂの並列回路）に限定されるものではない。例えば、抵抗３１ａや抵抗３１ｂだけの回路や、コンデンサ３２ａやコンデンサ３２ｂだけの回路で構成してもよい。また、コンデンサ３２ａ，３２ｂについては、ディスクリート部品で構成することもできるし、インピーダンス素子１２ａ，１２ｂと対応する電極２１とを接続するシールドケーブル（同軸ケーブル）ＣＢａ，ＣＢｂの配線容量（芯線とシールドとの間に形成される容量）で構成することもできる。 The impedance elements 12a and 12b are not limited to the above configurations (parallel circuit of resistor 31a and capacitor 32a, parallel circuit of resistor 31b and capacitor 32b). For example, a circuit consisting of only the resistors 31a and 31b, or a circuit consisting of only the capacitors 32a and 32b may be used. Also, the capacitors 32a and 32b can be composed of discrete parts, and the wiring capacitance (core wire and shield and capacitance formed between ).

差動増幅部１３は、第１電圧信号Ｖｃ１および第２電圧信号Ｖｃ２を入力すると共に各電圧信号Ｖｃ１，Ｖｃ２の差分電圧（Ｖｃ１－Ｖｃ２）に応じて電圧が変化するシングルエンド信号Ｖｄを出力する。 The differential amplifier 13 receives the first voltage signal Vc1 and the second voltage signal Vc2, and outputs a single-ended signal Vd whose voltage varies according to the differential voltage (Vc1-Vc2) between the voltage signals Vc1 and Vc2. .

具体的には、差動増幅部１３は、図２に示すように、差動増幅回路４１および波形整形回路４２を備え、差動増幅回路４１および波形整形回路４２が後述するようにトランスを有さずに主として演算増幅器やコンパレータで構成されることにより、トランスレス差動増幅部として構成されている。また、本例では一例として、差動増幅回路４１は、正電源電圧Ｖｃｃおよび負電源電圧Ｖｅｅ（例えば、±１０Ｖ）で動作する３つの演算増幅器４１ａ，４１ｂ，４１ｃ、および７つの抵抗４１ｄ，４１ｅ，４１ｆ，４１ｇ，４１ｈ，４１ｉ，４１ｊを備えて、全体として計装アンプに構成されている。この差動増幅回路４１では、演算増幅器４１ａは、非反転入力端子がインピーダンス素子１２ａの一端に接続され、反転入力端子と出力端子との間に抵抗４１ｄ（帰還抵抗）が接続されている。演算増幅器４１ｂは、非反転入力端子がインピーダンス素子１２ｂの一端に接続され、反転入力端子と出力端子との間に抵抗４１ｅ（抵抗４１ｄと同一抵抗値の帰還抵抗）が接続されている。また、演算増幅器４１ａおよび演算増幅器４１ｂの各反転入力端子は抵抗４１ｆ（演算増幅器４１ａおよび演算増幅器４１ｂの共通の入力抵抗）を介して接続されている。演算増幅器４１ｃは、反転入力端子が抵抗４１ｇ（一方の入力抵抗）を介して演算増幅器４１ａの出力端子に接続され、非反転入力端子が抵抗４１ｈ（抵抗４１ｇと同一抵抗値の他方の入力抵抗）を介して演算増幅器４１ｂの出力端子に接続され、反転入力端子と出力端子との間に抵抗４１ｉ（帰還抵抗）が接続され、かつ反転入力端子は抵抗４１ｊ（抵抗４１ｉと同一抵抗値）を介してグランドＧに接続されて、各演算増幅器４１ａ，４１ｂから出力される出力信号の差分を増幅して出力する差動増幅器として機能する。 Specifically, as shown in FIG. 2, the differential amplifier section 13 includes a differential amplifier circuit 41 and a waveform shaping circuit 42. The differential amplifier circuit 41 and the waveform shaping circuit 42 have transformers as described later. It is composed mainly of operational amplifiers and comparators, and is configured as a transformerless differential amplifier. In this example, as an example, the differential amplifier circuit 41 includes three operational amplifiers 41a, 41b, 41c operating with a positive power supply voltage Vcc and a negative power supply voltage Vee (for example, ±10 V), and seven resistors 41d, 41e. , 41f, 41g, 41h, 41i, and 41j, and constitutes an instrumentation amplifier as a whole. In the differential amplifier circuit 41, the non-inverting input terminal of the operational amplifier 41a is connected to one end of the impedance element 12a, and the resistor 41d (feedback resistor) is connected between the inverting input terminal and the output terminal. The operational amplifier 41b has a non-inverting input terminal connected to one end of the impedance element 12b, and a resistor 41e (a feedback resistor having the same resistance value as the resistor 41d) is connected between the inverting input terminal and the output terminal. Inverting input terminals of the operational amplifiers 41a and 41b are connected via a resistor 41f (common input resistor of the operational amplifiers 41a and 41b). The operational amplifier 41c has an inverting input terminal connected to the output terminal of the operational amplifier 41a via a resistor 41g (one input resistor), and a non-inverting input terminal connected to a resistor 41h (the other input resistor having the same resistance value as the resistor 41g). A resistor 41i (feedback resistor) is connected between the inverting input terminal and the output terminal, and the inverting input terminal is connected through a resistor 41j (the same resistance value as the resistor 41i). is connected to the ground G, and functions as a differential amplifier that amplifies and outputs the difference between the output signals output from the respective operational amplifiers 41a and 41b.

この構成により、差動増幅回路４１は、電圧信号Ｖｃ１，Ｖｃ２の差分電圧（Ｖｃ１－Ｖｃ２）を各抵抗４１ｄ，４１ｅ，４１ｆ，４１ｇ，４１ｉの抵抗値で規定される公知の増幅率で反転増幅して、電圧信号としての差分信号Ｖｄ０を出力する。この差分信号Ｖｄ０は、シリアルバスＳＢにＣＡＮフレーム（符号列）を構成する符号Ｃｓ（「１」）が伝送されている期間において（電圧Ｖａ，Ｖｂが共にベースの電圧のときに）高電位側電圧となり、ＣＡＮフレームを構成する符号Ｃｓ（「０」）が伝送されている期間において（電圧Ｖａが高電圧の規定電圧で、電圧Ｖｂが低電圧の規定電圧のときに）低電位側電圧となる電圧信号である。また、上記したように、各電圧信号Ｖｃ１，Ｖｃ２は共に電圧信号Ｖａ，Ｖｂの変化に応じて直流レベルが変化する信号であることから、電圧信号Ｖｃ１，Ｖｃ２に基づいて生成される差分信号Ｖｄ０もまた、差動増幅回路４１においてこの直流レベルの変化について軽減されてはいるものの、直流レベル（直流成分）が変化する信号である。 With this configuration, the differential amplifier circuit 41 inverts and amplifies the differential voltage (Vc1-Vc2) of the voltage signals Vc1 and Vc2 with a known gain defined by the resistance values of the resistors 41d, 41e, 41f, 41g, and 41i. and outputs a differential signal Vd0 as a voltage signal. This differential signal Vd0 is on the high potential side (when both the voltages Va and Vb are base voltages) during the period when the code Cs (“1”) constituting the CAN frame (code string) is transmitted on the serial bus SB. During the period when the code Cs (“0”) constituting the CAN frame is transmitted (when the voltage Va is the high voltage stipulated voltage and the voltage Vb is the low voltage stipulated voltage), the low potential side voltage and the is a voltage signal. Further, as described above, since both the voltage signals Vc1 and Vc2 are signals whose DC levels change according to changes in the voltage signals Va and Vb, the difference signal Vd0 generated based on the voltage signals Vc1 and Vc2 is also a signal whose DC level (DC component) changes, although the DC level change is reduced in the differential amplifier circuit 41 .

なお、この差動増幅回路４１では、演算増幅器４１ａおよび演算増幅器４１ｂの各反転入力端子に接続される入力抵抗を共通の１つの抵抗４１ｆとする構成（計装アンプとする構成）を採用しているが、この構成に限定されるものではなく、例えば、図３に示すように、演算増幅器４１ａの反転入力端子に抵抗４１ｆａを個別の入力抵抗として接続して、この抵抗４１ｆａを介してこの反転入力端子をグランドＧに接続し、かつ演算増幅器４１ｂの反転入力端子に抵抗４１ｆｂ（抵抗４１ｆａと同一抵抗値）を個別の入力抵抗として接続して、この抵抗４１ｆｂを介してこの反転入力端子をグランドＧに接続する構成を採用することもできる。この構成においても差動増幅回路４１は、上記の差分電圧（Ｖｃ１－Ｖｃ２）を、各抵抗４１ｄ，４１ｅ，４１ｆａ，４１ｆｂ，４１ｇ，４１ｉの抵抗値で規定される公知の増幅率で増幅して、差分信号Ｖｄ０を出力する。 The differential amplifier circuit 41 employs a configuration (instrumentation amplifier configuration) in which one common input resistor 41f is connected to each inverting input terminal of the operational amplifier 41a and the operational amplifier 41b. For example, as shown in FIG. 3, a resistor 41fa is connected as a separate input resistor to the inverting input terminal of the operational amplifier 41a, and the inverting The input terminal is connected to the ground G, and a resistor 41fb (the same resistance value as the resistor 41fa) is connected to the inverting input terminal of the operational amplifier 41b as an individual input resistor, and the inverting input terminal is grounded via the resistor 41fb. A configuration of connecting to G can also be adopted. Also in this configuration, the differential amplifier circuit 41 amplifies the differential voltage (Vc1-Vc2) with a known amplification factor defined by the resistance values of the resistors 41d, 41e, 41fa, 41fb, 41g, and 41i. , and output a difference signal Vd0.

また、図３に示す上記の差動増幅回路４１では、演算増幅器４１ａおよび演算増幅器４１ｂが、各電圧信号Ｖｃ１，Ｖｃ２の交流成分のみならず、直流成分をも増幅する構成であることから、この直流成分の大きいときには演算増幅器４１ａおよび演算増幅器４１ｂの各出力端子から出力される出力信号が飽和することがある。この出力信号の飽和を軽減するため、図４に示す差動増幅回路４１のように、演算増幅器４１ａの反転入力端子とグランドＧとの間に接続される抵抗４１ｆａに直列にコンデンサ４１ｋを接続し、かつ演算増幅器４１ｂの反転入力端子とグランドＧとの間に接続される抵抗４１ｆｂに直列にコンデンサ４１ｍを接続する構成を採用することもできる。この構成の演算増幅器４１ａおよび演算増幅器４１ｂは、各電圧信号Ｖｃ１，Ｖｃ２の直流成分は増幅せずに交流成分のみを増幅するように動作することから、出力端子から出力される出力信号が各電圧信号Ｖｃ１，Ｖｃ２の直流成分に起因して飽和する事態の発生を大幅に軽減することが可能となっている。 In the differential amplifier circuit 41 shown in FIG. 3, the operational amplifiers 41a and 41b amplify not only the AC components of the voltage signals Vc1 and Vc2 but also the DC components. When the DC component is large, the output signals output from the respective output terminals of operational amplifiers 41a and 41b may be saturated. In order to reduce the saturation of the output signal, a capacitor 41k is connected in series with a resistor 41fa connected between the inverting input terminal of the operational amplifier 41a and the ground G as in the differential amplifier circuit 41 shown in FIG. Moreover, a configuration in which a capacitor 41m is connected in series with a resistor 41fb connected between the inverting input terminal of the operational amplifier 41b and the ground G can also be adopted. Since the operational amplifiers 41a and 41b having this configuration operate to amplify only the AC components of the voltage signals Vc1 and Vc2 without amplifying the DC components, the output signals output from the output terminals are the respective voltages. It is possible to greatly reduce the occurrence of saturation caused by the DC components of the signals Vc1 and Vc2.

波形整形回路４２は、差分信号Ｖｄ０を入力すると共に、この差分信号Ｖｄ０を、差分信号Ｖｄ０の交流成分のピークｔｏピーク電圧（ピークピーク電圧）と同等のピークｔｏピーク電圧（ピークピーク電圧）で、かつその高電位側電圧（高電圧期間の電圧）および低電位側電圧（低電圧期間の電圧）のうちのいずれか一方の電圧が予め規定されたターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに整形（波形整形）して出力する。この構成により、波形整形回路４２は、シングルエンド信号Ｖｄの上記のいずれか一方の電圧を、信号についての基準電位（ピークピーク電圧がゼロボルトのときの電圧。本例では、ターゲット定電圧Ｖｔｇ）に固定する基準電位固定回路とも言える。 The waveform shaping circuit 42 inputs the differential signal Vd0, and converts the differential signal Vd0 to a peak-to-peak voltage (peak-peak voltage) equivalent to the peak-to-peak voltage (peak-peak voltage) of the AC component of the differential signal Vd0. A single-ended signal Vd in which either one of the high potential side voltage (voltage during the high voltage period) and the low potential side voltage (voltage during the low voltage period) is defined as a predetermined target constant voltage Vtg. output after shaping (waveform shaping). With this configuration, the waveform shaping circuit 42 converts one of the voltages of the single-ended signal Vd to the reference potential for the signal (the voltage when the peak-to-peak voltage is zero volts; in this example, the target constant voltage Vtg). It can also be said that it is a fixed reference potential fixing circuit.

一例として、波形整形回路４２は、図５に示すように、入力パルス信号としての差分信号Ｖｄ０が入力される入力部４２ａ、出力パルス信号としてのシングルエンド信号Ｖｄが出力される出力部４２ｂ、コンデンサ４２ｃ、第１インピーダンス素子４２ｄ、ダイオードを含まずにスイッチ４２ｆを含んで構成されたスイッチ回路ＳＣ（後述するように直列接続された第２インピーダンス素子４２ｅおよびスイッチ４２ｆで構成された直列回路を有するスイッチ回路）、並びにコンパレータなどで構成されると共にスイッチ４２ｆをオン状態からオフ状態へ、またオフ状態からオン状態へ移行させる制御パルス信号Ｖｃｔを、差分信号Ｖｄ０に基づいて生成して出力するスイッチ制御回路ＳＷＣを備えている。 As an example, as shown in FIG. 5, the waveform shaping circuit 42 includes an input section 42a to which a differential signal Vd0 as an input pulse signal is input, an output section 42b to which a single-ended signal Vd is output as an output pulse signal, a capacitor 42c, a first impedance element 42d, and a switch circuit SC including a switch 42f without including a diode (a switch having a series circuit composed of a second impedance element 42e and a switch 42f connected in series as will be described later). circuit), a comparator, etc., and a switch control circuit that generates and outputs a control pulse signal Vct for shifting the switch 42f from the ON state to the OFF state and from the OFF state to the ON state based on the difference signal Vd0. Equipped with SWC.

具体的には、コンデンサ４２ｃは、一端部が入力部４２ａに接続されると共に他端部が出力部４２ｂに接続されている。第１インピーダンス素子４２ｄは、一例として抵抗（１つの抵抗、または複数の抵抗を直列や並列に接続して構成された抵抗回路）で構成されて、一端部がコンデンサ４２ｃの他端部に接続されると共に他端部にターゲット定電圧Ｖｔｇが印加されて、ターゲット定電圧Ｖｔｇをコンデンサ４２ｃの他端部（および出力部４２ｂ）に供給する。なお、ターゲット定電圧Ｖｔｇは、正電源電圧Ｖｃｃを下回り、かつ負電源電圧Ｖｅｅを上回る任意の１つの定電圧に予め規定されている。第１インピーダンス素子４２ｄについては、最も簡易な構成として、図５に示すように１本の抵抗（一端部がコンデンサ４２ｃの他端部に接続され、他端部にターゲット定電圧Ｖｔｇが印加された抵抗）で構成することもできるが、この構成に限定されるものではない。図示はしないが、第１インピーダンス素子４２ｄは、抵抗と共に、または抵抗に代えてインダクタを使用した構成としてもよい。なお、第１インピーダンス素子４２ｄは、全体としてのインピーダンス値（抵抗だけで構成されているときには抵抗値）が第２インピーダンス素子４２ｅのインピーダンス値（抵抗だけで構成されているときには抵抗値）よりも大きい値（例えば、抵抗だけの場合には、数ｋΩから数百ｋΩ程度）に規定されている。 Specifically, the capacitor 42c has one end connected to the input section 42a and the other end connected to the output section 42b. The first impedance element 42d is composed of, for example, a resistor (one resistor or a resistor circuit configured by connecting a plurality of resistors in series or in parallel), one end of which is connected to the other end of the capacitor 42c. At the same time, the target constant voltage Vtg is applied to the other end, and the target constant voltage Vtg is supplied to the other end of the capacitor 42c (and the output section 42b). Note that the target constant voltage Vtg is preliminarily set to any one constant voltage that is lower than the positive power supply voltage Vcc and higher than the negative power supply voltage Vee. As for the first impedance element 42d, as the simplest configuration, as shown in FIG. resistor), but is not limited to this configuration. Although not shown, the first impedance element 42d may be configured using an inductor together with or instead of a resistor. The impedance value of the first impedance element 42d as a whole (the resistance value when it is composed only of resistors) is greater than the impedance value of the second impedance element 42e (the resistance value when it is composed only of resistors). It is specified to a value (for example, several kΩ to several hundred kΩ in the case of only resistance).

スイッチ回路ＳＣは、一例として図５に示すように、直列接続された第２インピーダンス素子４２ｅおよびスイッチ４２ｆの直列回路で構成されると共に、一端部がコンデンサ４２ｃの他端部（および出力部４２ｂ）に接続されると共に他端部にターゲット定電圧Ｖｔｇが印加されている。この構成により、スイッチ回路ＳＣは、スイッチ制御回路ＳＷＣから出力される制御パルス信号Ｖｃｔによってスイッチ４２ｆがオン状態に移行させられたときには、ターゲット定電圧Ｖｔｇのコンデンサ４２ｃの他端部（および出力部４２ｂ）への印加を実行し、オフ状態に移行させられたときには、ターゲット定電圧Ｖｔｇのコンデンサ４２ｃの他端部（および出力部４２ｂ）への印加を停止する。また、スイッチ回路ＳＣは、その順方向電圧が温度によって変動し易いダイオードを含まない構成であるため、温度変動の影響を受けることなく、ターゲット定電圧Ｖｔｇをそのままコンデンサ４２ｃの他端部に印加することが可能となっている。 As shown in FIG. 5 as an example, the switch circuit SC is composed of a series circuit of a second impedance element 42e and a switch 42f connected in series, one end of which is the capacitor 42c and the other end of the capacitor 42c (and the output section 42b). , and a target constant voltage Vtg is applied to the other end. With this configuration, when the switch 42f is turned on by the control pulse signal Vct output from the switch control circuit SWC, the switch circuit SC switches to the other end of the capacitor 42c (and the output section 42b) of the target constant voltage Vtg. ), and the application of the target constant voltage Vtg to the other end of the capacitor 42c (and the output section 42b) is stopped when it is shifted to the OFF state. Further, since the switch circuit SC does not include a diode whose forward voltage is likely to fluctuate with temperature, the target constant voltage Vtg is applied to the other end of the capacitor 42c as it is without being affected by temperature fluctuations. It is possible.

スイッチ４２ｆは、オン状態において低インピーダンスとなって、スイッチ回路ＳＣの他端部に印加されているターゲット定電圧Ｖｔｇを第２インピーダンス素子４２ｅ（例えば、第１インピーダンス素子４２ｄ全体の抵抗値に対して十分に小さい抵抗値の抵抗）を介して出力部４２ｂに印加し得る半導体スイッチであれば、アナログスイッチ、バイポーラトランジスタおよび電界効果型トランジスタなどの種々の半導体スイッチで構成することができる。また、スイッチ４２ｆは、本例では一例として、制御パルス信号Ｖｃｔが高電位のときにオン状態に移行し、制御パルス信号Ｖｃｔが低電位のときにオフ状態に移行するように（いわゆる、正論理（ハイアクティブ）で動作するように）構成されている。 The switch 42f has a low impedance in the ON state, and the target constant voltage Vtg applied to the other end of the switch circuit SC is reduced to the second impedance element 42e (for example, the resistance value of the entire first impedance element 42d). Various semiconductor switches such as analog switches, bipolar transistors, and field effect transistors can be used as long as they can apply voltage to the output section 42b via a resistor with a sufficiently small resistance value. Further, in this example, the switch 42f is switched to the ON state when the control pulse signal Vct is at a high potential, and is switched to the OFF state when the control pulse signal Vct is at a low potential (so-called positive logic switch 42f). (to operate at high active).

第２インピーダンス素子４２ｅは、本例では一例として、スイッチ４２ｆがオン状態のときに、他端部に印加されているターゲット定電圧Ｖｔｇをコンデンサ４２ｃの他端部（および出力部４２ｂ）に低インピーダンスで供給し得る十分に低い抵抗値に規定された抵抗で構成されている。ただし、第２インピーダンス素子４２ｅの抵抗値は、スイッチ４２ｆがオン状態（ターゲット定電圧Ｖｔｇの供給状態）のときであっても、差分信号Ｖｄ０の立ち下がりや立ち上がり時にはこの電圧変化の影響を受けて、コンデンサ４２ｃの他端部の電圧がターゲット定電圧Ｖｔｇから若干変動し得る（差分信号Ｖｄ０の立ち下がり時には瞬間的に若干低下したり、立ち上がり時には瞬間的に若干上昇したりし得る）程度の抵抗値（例えば、十数Ωから数十Ω程度の抵抗値）に規定されている。また、第２インピーダンス素子４２ｅについては、最も簡易な構成として、図５に示すように１本の抵抗で構成することもできるが、複数の抵抗を直列や並列に接続して構成してもよい。また、図示はしないが、第２インピーダンス素子４２ｅは、抵抗と共に、または抵抗に代えてインダクタを使用した構成としてもよい。また、スイッチ回路ＳＣにおける第２インピーダンス素子４２ｅとスイッチ４２ｆの並び順は、図５に示す並び順の逆の順とすることもできる。 As an example in this example, the second impedance element 42e transmits the target constant voltage Vtg applied to the other end to the other end of the capacitor 42c (and the output section 42b) at a low impedance when the switch 42f is in the ON state. It consists of resistors regulated to sufficiently low resistance values that can be supplied by However, the resistance value of the second impedance element 42e is affected by this voltage change at the fall and rise of the differential signal Vd0 even when the switch 42f is in the ON state (supply state of the target constant voltage Vtg). , the voltage at the other end of the capacitor 42c can slightly fluctuate from the target constant voltage Vtg. It is specified to a value (for example, a resistance value of ten and several Ω to several tens of Ω). As the simplest configuration, the second impedance element 42e may be composed of a single resistor as shown in FIG. 5, but may be configured by connecting a plurality of resistors in series or parallel. . Also, although not shown, the second impedance element 42e may be configured using an inductor together with a resistor or in place of the resistor. Also, the arrangement order of the second impedance element 42e and the switch 42f in the switch circuit SC can be reversed from the arrangement order shown in FIG.

スイッチ制御回路ＳＷＣは、ダイオードを含まずに構成されて、図５に示す構成では、図６に示すように、入力部４２ａに入力される差分信号Ｖｄ０の交流成分Ｖｄ０ａｃ（図６参照）における低電圧期間ＴＬにスイッチ４２ｆをオン状態に移行させるために高電位（高レベル。例えば、後述するコンパレータ４２ｇについての正電源電圧Ｖｃｃの近傍の電圧レベル）となり、交流成分Ｖｄ０ａｃにおける高電圧期間ＴＨにスイッチ４２ｆをオフ状態に移行させるために低電位（低レベル。例えば、後述するコンパレータ４２ｇについての負電源電圧Ｖｅｅの近傍の電圧レベル）となる制御パルス信号Ｖｃｔを出力する。 The switch control circuit SWC is configured without a diode, and in the configuration shown in FIG . 5, as shown in FIG. In order to turn on the switch 42f during the low voltage period TL , the potential is high (high level, for example, a voltage level near the positive power supply voltage Vcc for the comparator 42g, which will be described later), and the high voltage period in the AC component Vd0ac . A control pulse signal Vct at a low potential (low level, for example, a voltage level in the vicinity of a negative power supply voltage Vee for a comparator 42g, which will be described later) is output to T H to turn off the switch 42f.

具体的には、スイッチ制御回路ＳＷＣは、図５に示すように、正電源電圧Ｖｃｃおよび負電源電圧Ｖｅｅで動作する１つのコンパレータ４２ｇ、および直流定電圧（バイアス電圧）Ｖｂｉ１（≠０ボルト）を出力する１つの基準電源４２ｈを有して構成されている。また、基準電源４２ｈは、負極側がターゲット定電圧Ｖｔｇに接続されることにより、ターゲット定電圧Ｖｔｇに直流定電圧Ｖｂｉ１が加算された電圧（Ｖｔｇ＋Ｖｂｉ１）を基準電圧（第１基準電圧）Ｖｒ１として正極側から出力する。直流定電圧Ｖｂｉ１は、差分信号Ｖｄ０の交流成分Ｖｄ０ａｃについてのピークｔｏピーク電圧Ｖｐ（図６参照）の例えば数％から十数％の電圧値に規定されている。したがって、基準電圧Ｖｒ１は、ターゲット定電圧Ｖｔｇよりも若干高い電圧に規定されている。また、コンパレータ４２ｇは、反転入力端子がコンデンサ４２ｃの他端部に接続され、かつ非反転入力端子に基準電圧Ｖｒ１が入力されることで、出力端子から上記の制御パルス信号Ｖｃｔを出力するように構成されている。 Specifically, as shown in FIG. 5, the switch control circuit SWC controls one comparator 42g operating with a positive power supply voltage Vcc and a negative power supply voltage Vee, and a DC constant voltage (bias voltage) Vbi1 (≠0 volt). It is configured to have one reference power supply 42h for output. In addition, the reference power source 42h is connected to the target constant voltage Vtg at the negative electrode side, so that the voltage (Vtg+Vbi1) obtained by adding the DC constant voltage Vbi1 to the target constant voltage Vtg is used as the reference voltage (first reference voltage) Vr1 at the positive electrode side. Output from The DC constant voltage Vbi1 is defined to be, for example, several percent to ten and several percent of the peak-to-peak voltage Vp (see FIG. 6) for the AC component Vd0ac of the differential signal Vd0. Therefore, the reference voltage Vr1 is defined as a voltage slightly higher than the target constant voltage Vtg. The comparator 42g has its inverting input terminal connected to the other end of the capacitor 42c and receives the reference voltage Vr1 at its non-inverting input terminal so that the control pulse signal Vct is output from its output terminal. It is configured.

この制御パルス信号Ｖｃｔにより、スイッチ４２ｆが、交流成分Ｖｄ０ａｃにおける低電圧期間ＴＬにオン状態に移行し、交流成分Ｖｄ０ａｃにおける高電圧期間ＴＨにオフ状態に移行したときの波形整形回路４２の動作について説明する。なお、図６では理解の容易のため、差分信号Ｖｄ０の直流成分Ａが差分信号Ｖｄ０の交流成分Ｖｄ０ａｃの１周期内で大きく変動する状態で、差分信号Ｖｄ０を図示しているが、実際には、商用周波数のような１００Ｈｚ未満の低周波ノイズが重畳することで、直流成分Ａは、交流成分Ｖｄ０ａｃの１周期（通常は、数μｓ以下）に対して十分に長い周期で変動する。このため、直流成分Ａは差分信号Ｖｄ０の交流成分Ｖｄ０ａｃの１周期内でほぼ一定であるものとして説明する。また、交流成分Ｖｄ０ａｃについてのピークｔｏピーク電圧を符号Ｖｐで示し、高電圧期間ＴＨにおける差分信号Ｖｄ０の電圧値は、直流成分Ａよりも電圧Ｖｐ１だけ高く、低電圧期間ＴＬにおける差分信号Ｖｄ０の電圧値は、直流成分Ａよりも電圧Ｖｐ２だけ低いものとする。また、シングルエンド信号Ｖｄに生じるサグは無視するものとする。 This control pulse signal Vct causes the switch 42f to turn on during the low voltage period TL of the AC component Vd0ac and turn off during the high voltage period TH of the AC component Vd0ac . operation will be described. In FIG. 6, for ease of understanding, the differential signal Vd0 is shown in a state where the DC component A of the differential signal Vd0 fluctuates greatly within one cycle of the AC component Vd0 ac of the differential signal Vd0. is superimposed with low-frequency noise of less than 100 Hz such as a commercial frequency, the DC component A fluctuates in a period sufficiently longer than one period (usually several μs or less) of the AC component Vd0ac. Therefore, the DC component A is assumed to be substantially constant within one cycle of the AC component Vd0ac of the difference signal Vd0. The peak-to-peak voltage of the AC component Vd0ac is denoted by Vp, the voltage value of the differential signal Vd0 in the high voltage period TH is higher than the DC component A by voltage Vp1, and the differential signal in the low voltage period TL Assume that the voltage value of Vd0 is lower than the DC component A by voltage Vp2. Also, the sag occurring in the single-ended signal Vd shall be ignored.

まず、スイッチ４２ｆがオン状態になる低電圧期間ＴＬでは、スイッチ回路ＳＣからターゲット定電圧Ｖｔｇが第２インピーダンス素子４２ｅを介して低インピーダンスで供給されることにより、コンデンサ４２ｃの他端部（および出力部４２ｂ）の電圧、つまり、シングルエンド信号Ｖｄは、図６に示すように、ターゲット定電圧Ｖｔｇに規定される。また、差分信号Ｖｄ０が印加されるコンデンサ４２ｃの一端部（入力部４２ａ側の端部）の電圧は、低電圧期間ＴＬであることから、電圧（Ａ－Ｖｐ２）となっている。これにより、コンデンサ４２ｃは、ターゲット定電圧Ｖｔｇに規定されている他端部の電圧を基準として一端部側の電圧を正電圧としたときに、電圧（Ａ－Ｖｐ２－Ｖｔｇ）に充電される。 First, in the low voltage period TL in which the switch 42f is turned on, the target constant voltage Vtg is supplied from the switch circuit SC through the second impedance element 42e with low impedance, thereby causing the other end of the capacitor 42c (and The voltage at the output 42b), ie, the single-ended signal Vd, is defined at the target constant voltage Vtg, as shown in FIG. Also, the voltage at one end of the capacitor 42c to which the differential signal Vd0 is applied (the end on the input section 42a side) is the voltage (A-Vp2) since it is the low voltage period TL . As a result, the capacitor 42c is charged to the voltage (A-Vp2-Vtg) when the voltage at one end is positive with respect to the voltage at the other end defined by the target constant voltage Vtg.

この状態から、スイッチ４２ｆがオフ状態になる高電圧期間ＴＨになったときには、スイッチ回路ＳＣからのターゲット定電圧Ｖｔｇの供給が停止されると共に、コンデンサ４２ｃの一端部（入力部４２ａ側の端部）の電圧が電圧（Ａ＋Ｖｐ１）となる。これにより、コンデンサ４２ｃの他端部（および出力部４２ｂ）の電圧は、電圧（Ａ＋Ｖｐ１）から電圧（Ａ－Ｖｐ２－Ｖｔｇ）を減算した電圧（Ａ＋Ｖｐ１－（Ａ－Ｖｐ２－Ｖｔｇ））、すなわち電圧（Ｖｐ１＋Ｖｐ２＋Ｖｔｇ）となる。また、電圧（Ｖｐ１＋Ｖｐ２）は交流成分Ｖｄ０ａｃのピークｔｏピーク電圧Ｖｐである。このことから、コンデンサ４２ｃの一端部（入力部４２ａ側の端部）の電圧である電圧（Ｖｐ１＋Ｖｐ２＋Ｖｔｇ）、つまり、シングルエンド信号Ｖｄは、図６に示すように、電圧（Ｖｐ＋Ｖｔｇ）に規定される。 From this state, when the switch 42f is turned off during the high voltage period T H , the supply of the target constant voltage Vtg from the switch circuit SC is stopped, and one end of the capacitor 42c (the end on the input section 42a side) part) becomes the voltage (A+Vp1). As a result, the voltage at the other end of the capacitor 42c (and the output portion 42b) is the voltage (A+Vp1-(A-Vp2-Vtg)) obtained by subtracting the voltage (A-Vp2-Vtg) from the voltage (A+Vp1), that is, the voltage (Vp1+Vp2+Vtg). Also, the voltage (Vp1+Vp2) is the peak-to-peak voltage Vp of the AC component Vd0ac. Therefore, the voltage (Vp1+Vp2+Vtg), which is the voltage at one end of the capacitor 42c (the end on the input section 42a side), that is, the single-ended signal Vd is defined as the voltage (Vp+Vtg) as shown in FIG. .

以上のことから、図５に示す波形整形回路４２は、スイッチ制御回路ＳＷＣがスイッチ４２ｆをオン状態およびオフ状態に交互に移行させることにより、図６に示すように、差分信号Ｖｄ０（ピークｔｏピーク電圧Ｖｐの交流成分Ｖｄ０ａｃに直流成分Ａが重畳した信号）を、差分信号Ｖｄ０の交流成分Ｖｄ０ａｃのピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその低電位側電圧（低電圧期間ＴＬの電圧）がターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに整形（波形整形）して出力部４２ｂから出力する。すなわち、波形整形回路４２は、差分信号Ｖｄ０に重畳している直流成分Ａを除去（つまり、低周波ノイズを除去）する機能を備えている。これにより、この波形整形回路４２は、ＣＡＮフレームを構成する符号Ｃｓの変化に対応して電圧が変化する信号、つまり、この符号Ｃｓが「０」の期間には信号の電圧が低電位（ターゲット定電圧Ｖｔｇ）になり、この符号Ｃｓが「１」の期間には信号の電圧が高電位になるシングルエンド信号Ｖｄを出力する。 As described above, the waveform shaping circuit 42 shown in FIG. 5 generates the difference signal Vd0 (peak-to-peak) as shown in FIG. A signal in which the DC component A is superimposed on the AC component Vd0 ac of the voltage Vp) is a peak-to-peak voltage Vp equivalent to the peak-to-peak voltage Vp of the AC component Vd0 ac of the differential signal Vd0, and its low potential side voltage (low The voltage during the voltage period TL ) is shaped (waveform shaped) into a single-ended signal Vd defined by the target constant voltage Vtg and output from the output section 42b. That is, the waveform shaping circuit 42 has a function of removing the DC component A superimposed on the difference signal Vd0 (that is, removing low-frequency noise). As a result, the waveform shaping circuit 42 outputs a signal whose voltage changes in response to changes in the code Cs that constitutes the CAN frame, that is, the signal voltage is at a low potential (target voltage) during the period when this code Cs is "0". Vtg), and outputs a single-ended signal Vd in which the voltage of the signal is at a high potential during the period when the code Cs is "1".

次いで、スイッチ制御回路ＳＷＣのコンパレータ４２ｇが、上記の制御パルス信号Ｖｃｔを出力する動作について説明する。 Next, the operation of the comparator 42g of the switch control circuit SWC for outputting the control pulse signal Vct will be described.

交流成分Ｖｄ０ａｃが低電圧期間ＴＬから高電圧期間ＴＨに切り替わるとき（交流成分Ｖｄ０ａｃの立ち上がり時）には、スイッチ回路ＳＣから第２インピーダンス素子４２ｅを介して低インピーダンスでターゲット定電圧Ｖｔｇが印加されている出力部４２ｂの電圧（コンデンサ４２ｃの他端部の電圧。つまり、シングルエンド信号Ｖｄの電圧）が、この交流成分Ｖｄ０ａｃの電圧の変化の影響を受けてターゲット定電圧Ｖｔｇから瞬間的に上昇して、基準電圧Ｖｒ１を上回る。したがって、コンパレータ４２ｇは、図６に示すように、制御パルス信号Ｖｃｔを高電位から低電位に移行させる。この場合、スイッチ回路ＳＣではスイッチ４２ｆがオフ状態に移行するため、スイッチ回路ＳＣによる出力部４２ｂへのターゲット定電圧Ｖｔｇの印加が停止されて、シングルエンド信号Ｖｄの電圧は、電圧（Ｖｐ＋Ｖｔｇ）に移行する。この結果、その後は、シングルエンド信号Ｖｄの電圧は、基準電圧Ｖｒ１を上回る状態に維持される。なお、交流成分Ｖｄ０ａｃの低電圧期間ＴＬのときには、上記したようにシングルエンド信号Ｖｄの電圧はターゲット定電圧Ｖｔｇになり、コンパレータ４２ｇの反転入力端子もこのターゲット定電圧Ｖｔｇになる。しかしながら、コンパレータ４２ｇの非反転入力端子に入力されている基準電圧Ｖｒ１（＝Ｖｔｇ＋Ｖｂｉ１）はこのターゲット定電圧Ｖｔｇよりも高い電圧である（同じ電圧ではない）ことから、コンパレータ４２ｇは、高電位の制御パルス信号Ｖｃｔの出力を継続する（つまり、スイッチ回路ＳＣから出力部４２ｂへのターゲット定電圧Ｖｔｇの印加を継続させる）。 When the AC component Vd0 ac switches from the low voltage period TL to the high voltage period TH (when the AC component Vd0 ac rises), the target constant voltage Vtg is supplied from the switch circuit SC through the second impedance element 42e at low impedance. is applied to the output section 42b (the voltage at the other end of the capacitor 42c, that is, the voltage of the single-ended signal Vd) is affected by the change in the voltage of the AC component Vd0ac, and the voltage of the output section 42b changes from the target constant voltage Vtg to It rises instantaneously and exceeds the reference voltage Vr1. Therefore, the comparator 42g shifts the control pulse signal Vct from high potential to low potential as shown in FIG. In this case, since the switch 42f in the switch circuit SC is turned off, the application of the target constant voltage Vtg to the output section 42b by the switch circuit SC is stopped, and the voltage of the single-ended signal Vd becomes the voltage (Vp+Vtg). Transition. As a result, thereafter, the voltage of the single-ended signal Vd is maintained above the reference voltage Vr1. During the low voltage period TL of the AC component Vd0ac , the voltage of the single-ended signal Vd becomes the target constant voltage Vtg as described above, and the inverting input terminal of the comparator 42g also becomes this target constant voltage Vtg. However, since the reference voltage Vr1 (=Vtg+Vbi1) input to the non-inverting input terminal of the comparator 42g is higher than (not the same voltage as) this target constant voltage Vtg, the comparator 42g controls the high potential. The output of the pulse signal Vct is continued (that is, the application of the target constant voltage Vtg from the switch circuit SC to the output section 42b is continued).

また、交流成分Ｖｄ０ａｃが高電圧期間ＴＨから低電圧期間ＴＬに切り替わるとき（交流成分Ｖｄ０ａｃの立ち下がり時）には、シングルエンド信号Ｖｄの電圧は、交流成分Ｖｄ０ａｃの電圧の低下に伴って電圧（Ｖｐ＋Ｖｔｇ）から低下して、基準電圧Ｖｒ１を下回る。したがって、コンパレータ４２ｇは、図６に示すように、制御パルス信号Ｖｃｔを低電位から高電位に移行させる。この場合、スイッチ回路ＳＣではスイッチ４２ｆがオン状態に移行する。このため、スイッチ回路ＳＣによる出力部４２ｂへのターゲット定電圧Ｖｔｇの印加が開始されて、その後は、シングルエンド信号Ｖｄの電圧は、基準電圧Ｖｒ１より低いターゲット定電圧Ｖｔｇに維持される。 Further, when the AC component Vd0 ac switches from the high voltage period T H to the low voltage period T L (at the fall of the AC component Vd0 ac ), the voltage of the single-ended signal Vd is reduced by the voltage drop of the AC component Vd0 ac . , the voltage drops from the voltage (Vp+Vtg) and falls below the reference voltage Vr1. Therefore, the comparator 42g shifts the control pulse signal Vct from the low potential to the high potential as shown in FIG. In this case, the switch 42f is turned on in the switch circuit SC. Therefore, application of the target constant voltage Vtg to the output section 42b by the switch circuit SC is started, and thereafter the voltage of the single-ended signal Vd is maintained at the target constant voltage Vtg lower than the reference voltage Vr1.

信号生成部１４は、一例として、図５に示すように、正電源電圧Ｖｃｃおよび負電源電圧Ｖｅｅで動作する１つのコンパレータ１４ａ、および直流定電圧（バイアス電圧）Ｖｂｉ２（≠０ボルト）を出力する１つの基準電源１４ｂを有して構成されている。また、基準電源１４ｂは、負極側がターゲット定電圧Ｖｔｇに接続されることにより、ターゲット定電圧Ｖｔｇに直流定電圧Ｖｂｉ２が加算された電圧（Ｖｔｇ＋Ｖｂｉ２）を閾値電圧Ｖｔｈとして正極側から出力する。直流定電圧Ｖｂｉ２は、差分信号Ｖｄ０の交流成分Ｖｄ０ａｃについてのピークｔｏピーク電圧Ｖｐの例えば数％から十数％の電圧値に規定されている。したがって、閾値電圧Ｖｔｈは、ターゲット定電圧Ｖｔｇよりも若干高い電圧に規定されている。なお、閾値電圧Ｖｔｈと上記した基準電圧Ｖｒ１との大小関係には、同じであってもよいし、いずれが高い状態であってもよい（なお、図６では、一例として、基準電圧Ｖｒ１が閾値電圧Ｖｔｈよりも高い状態となっている）。 As an example, as shown in FIG. 5, the signal generator 14 outputs one comparator 14a that operates with a positive power supply voltage Vcc and a negative power supply voltage Vee, and a DC constant voltage (bias voltage) Vbi2 (≠0 volt). It is configured with one reference power source 14b. Further, the reference power supply 14b is connected to the target constant voltage Vtg at its negative electrode side, so that the voltage (Vtg+Vbi2) obtained by adding the DC constant voltage Vbi2 to the target constant voltage Vtg is output from the positive electrode side as the threshold voltage Vth. The DC constant voltage Vbi2 is defined to be, for example, several percent to ten and several percent of the peak-to-peak voltage Vp for the AC component Vd0ac of the difference signal Vd0. Therefore, the threshold voltage Vth is defined as a voltage slightly higher than the target constant voltage Vtg. Note that the magnitude relationship between the threshold voltage Vth and the above-described reference voltage Vr1 may be the same, or one of them may be higher (in FIG. 6, as an example, the reference voltage Vr1 is the threshold higher than the voltage Vth).

コンパレータ１４ａは、出力部４２ｂに非反転入力端子が接続され、かつ閾値電圧Ｖｔｈが反転入力端子に入力されて、出力部４２ｂから出力されるシングルエンド信号Ｖｄを閾値電圧Ｖｔｈと比較して二値化することにより、出力端子から符号特定用信号Ｓｆを出力する。上記したように、閾値電圧Ｖｔｈがターゲット定電圧Ｖｔｇよりも若干高い電圧に規定されていることから、このコンパレータ１４ａを備えた信号生成部１４は、図６に示すように、シングルエンド信号Ｖｄ（ピークｔｏピーク電圧が電圧Ｖｐで、かつその低電位側電圧がターゲット定電圧Ｖｔｇに規定された信号）を閾値電圧Ｖｔｈで確実に二値化して、シリアルバスＳＢを介して伝送されるＣＡＮフレームを構成する符号Ｃｓが「１」の期間において高電位（コンパレータ１４ａの最大出力電圧）となり、この符号Ｃｓが「０」の期間において低電位（コンパレータ１４ａの最小出力電圧）となる符号特定用信号Ｓｆを生成して出力する。 The comparator 14a has a non-inverting input terminal connected to the output section 42b and an inverting input terminal to which the threshold voltage Vth is input. By converting, the code identification signal Sf is output from the output terminal. As described above, since the threshold voltage Vth is defined to be a voltage slightly higher than the target constant voltage Vtg, the signal generating section 14 including the comparator 14a produces a single-ended signal Vd ( A signal whose peak-to-peak voltage is the voltage Vp and whose low-potential side voltage is specified as the target constant voltage Vtg) is surely binarized with the threshold voltage Vth, and the CAN frame transmitted via the serial bus SB is converted to The code specifying signal Sf becomes high potential (maximum output voltage of the comparator 14a) during the period when the code Cs is "1", and becomes low potential (minimum output voltage of the comparator 14a) during the period when the code Cs is "0". is generated and output.

ターゲット定電圧Ｖｔｇは、上記したように、正電源電圧Ｖｃｃを下回り、かつ負電源電圧Ｖｅｅを上回る任意の１つの定電圧に規定されるが、図５に示す構成の波形整形回路４２および信号生成部１４では、通常は、信号生成装置２におけるグランドＧの電位（ゼロボルト）に規定される。したがって、波形整形回路４２は、ピークｔｏピーク電圧Ｖｐで、かつその低電位側電圧がターゲット定電圧Ｖｔｇ（ゼロボルト）に規定されたシングルエンド信号Ｖｄを出力する。 The target constant voltage Vtg is defined as any one constant voltage that is lower than the positive power supply voltage Vcc and higher than the negative power supply voltage Vee, as described above. In the section 14, the potential of the ground G (zero volts) in the signal generator 2 is normally specified. Therefore, the waveform shaping circuit 42 outputs a single-ended signal Vd having a peak-to-peak voltage Vp and a low potential side voltage regulated to the target constant voltage Vtg (zero volts).

なお、波形整形回路４２は、上記した図５の構成、すなわち、差分信号Ｖｄ０を入力すると共に、この差分信号Ｖｄ０を、差分信号Ｖｄ０の交流成分のピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその低電位側電圧（低電圧期間ＴＬの電圧。ボトム電圧）がターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに整形（波形整形）して出力する構成に限定されない。例えば、波形整形回路４２を図７に示すように構成することで、差分信号Ｖｄ０の交流成分のピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその高電位側電圧（高電圧期間ＴＨの電圧。トップ電圧）がターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに整形（波形整形）して出力する構成とすることもできる。 The waveform shaping circuit 42 has the configuration shown in FIG. Vp and its low potential side voltage (the voltage during the low voltage period TL ; bottom voltage) is shaped (waveform shaped) into a single-ended signal Vd defined by the target constant voltage Vtg and output. For example, by configuring the waveform shaping circuit 42 as shown in FIG. 7, the peak-to-peak voltage Vp equivalent to the peak-to-peak voltage Vp of the AC component of the differential signal Vd0 and its high potential side voltage (high voltage period It is also possible to adopt a configuration in which the voltage of TH (top voltage) is shaped (waveform shaped) into a single-ended signal Vd defined by the target constant voltage Vtg and output.

以下、図７に示す波形整形回路４２および信号生成部１４について説明する。なお、図５に示す波形整形回路４２および信号生成部１４と同一の構成については、同一の符号を付して重複する説明を省略する。 The waveform shaping circuit 42 and the signal generator 14 shown in FIG. 7 will be described below. The same components as those of the waveform shaping circuit 42 and the signal generator 14 shown in FIG.

一例として、波形整形回路４２は、差分信号Ｖｄ０が入力される入力部４２ａ、シングルエンド信号Ｖｄが出力される出力部４２ｂ、コンデンサ４２ｃ、第１インピーダンス素子４２ｄ、第２インピーダンス素子４２ｅおよびスイッチ４２ｆで構成されたスイッチ回路ＳＣ、並びにダイオードを含まずにコンパレータなどで構成されると共にスイッチ４２ｆをオン状態からオフ状態へ、またオフ状態からオン状態へ移行させる制御パルス信号Ｖｃｔを出力するスイッチ制御回路ＳＷＣを備えている。 As an example, the waveform shaping circuit 42 includes an input section 42a to which the differential signal Vd0 is input, an output section 42b to which the single-ended signal Vd is output, a capacitor 42c, a first impedance element 42d, a second impedance element 42e, and a switch 42f. and a switch control circuit SWC which is composed of a comparator or the like without including a diode and which outputs a control pulse signal Vct for shifting the switch 42f from the ON state to the OFF state and from the OFF state to the ON state. It has

具体的には、第１インピーダンス素子４２ｄは、一例として図７に示すように１本の抵抗（一端部がコンデンサ４２ｃの他端部に接続され、他端部にターゲット定電圧Ｖｔｇが印加された抵抗）で構成されている。 Specifically, as shown in FIG. 7 as an example, the first impedance element 42d is a single resistor (one end of which is connected to the other end of the capacitor 42c and the other end of which the target constant voltage Vtg is applied). resistance).

スイッチ制御回路ＳＷＣは、図７に示すように、正電源電圧Ｖｃｃおよび負電源電圧Ｖｅｅで動作する１つのコンパレータ４２ｇ、および直流定電圧（バイアス電圧）Ｖｂｉ１を出力する１つの基準電源４２ｈを有して構成されている。また、基準電源４２ｈは、正極側がターゲット定電圧Ｖｔｇに接続されることにより、ターゲット定電圧Ｖｔｇから直流定電圧Ｖｂｉ１が減算された電圧（Ｖｔｇ－Ｖｂｉ１）を基準電圧Ｖｒ１として負極側から出力する。直流定電圧Ｖｂｉ１はピークｔｏピーク電圧Ｖｐの例えば数％から十数％の電圧値に規定されていることから、基準電圧Ｖｒ１は、ターゲット定電圧Ｖｔｇよりも若干低い電圧に規定されている。また、コンパレータ４２ｇは、非反転入力端子がコンデンサ４２ｃの他端部に接続され、かつ反転入力端子に基準電圧Ｖｒ１が入力されることで、図８に示すように、差分信号Ｖｄ０の交流成分Ｖｄ０ａｃにおける低電圧期間ＴＬにスイッチ４２ｆをオフ状態に移行させるために低電位となり、交流成分Ｖｄ０ａｃにおける高電圧期間ＴＨにスイッチ４２ｆをオン状態に移行させるために高電圧となる制御パルス信号Ｖｃｔを出力する。 As shown in FIG. 7, the switch control circuit SWC has one comparator 42g that operates with the positive power supply voltage Vcc and the negative power supply voltage Vee, and one reference power supply 42h that outputs a DC constant voltage (bias voltage) Vbi1. configured as follows. The reference power source 42h is connected to the target constant voltage Vtg at its positive electrode side, so that the voltage (Vtg−Vbi1) obtained by subtracting the DC constant voltage Vbi1 from the target constant voltage Vtg is output from the negative electrode side as the reference voltage Vr1. Since the DC constant voltage Vbi1 is set at a voltage value of, for example, several percent to ten and several percent of the peak-to-peak voltage Vp, the reference voltage Vr1 is set at a voltage slightly lower than the target constant voltage Vtg. The comparator 42g has a non-inverting input terminal connected to the other end of the capacitor 42c and an inverting input terminal to which the reference voltage Vr1 is input. A control pulse signal that goes low to turn off the switch 42f during the low voltage period T L in AC component Vd0ac and goes to high voltage to turn on the switch 42f during the high voltage period T H in the AC component Vd0ac. Output Vct.

この制御パルス信号Ｖｃｔにより、スイッチ４２ｆが、交流成分Ｖｄ０ａｃにおける低電圧期間ＴＬにオフ状態に移行し、交流成分Ｖｄ０ａｃにおける高電圧期間ＴＨにオン状態に移行したときの波形整形回路４２の動作について説明する。なお、図８では理解の容易のため、差分信号Ｖｄ０の直流成分Ａが差分信号Ｖｄ０の交流成分Ｖｄ０ａｃの１周期内で大きく変動する状態で、差分信号Ｖｄ０を図示しているが、実際には、直流成分Ａは、交流成分Ｖｄ０ａｃの１周期（通常は、数μｓ以下）に対して十分に長い周期で変動する。このため、直流成分Ａは差分信号Ｖｄ０の交流成分Ｖｄ０ａｃの１周期内でほぼ一定であるするものとして説明する。また、交流成分Ｖｄ０ａｃについてのピークｔｏピーク電圧を符号Ｖｐで示し、高電圧期間ＴＨにおける差分信号Ｖｄ０の電圧値は、直流成分Ａよりも電圧Ｖｐ１だけ高く、低電圧期間ＴＬにおける差分信号Ｖｄ０の電圧値は、直流成分Ａよりも電圧Ｖｐ２だけ低いものとする。また、シングルエンド信号Ｖｄに生じるサグは無視するものとする。 This control pulse signal Vct causes the switch 42f to be turned off during the low voltage period T L of the AC component Vd0 ac and turned on during the high voltage period TH of the ac component Vd0 ac . operation will be described. For ease of understanding, FIG. 8 shows the differential signal Vd0 in a state in which the DC component A of the differential signal Vd0 fluctuates greatly within one cycle of the AC component Vd0 ac of the differential signal Vd0. , the DC component A fluctuates in a period sufficiently long as compared with one period (usually several μs or less) of the AC component Vd0 ac . Therefore, the DC component A is assumed to be substantially constant within one cycle of the AC component Vd0ac of the difference signal Vd0. The peak-to-peak voltage of the AC component Vd0ac is denoted by Vp, the voltage value of the differential signal Vd0 in the high voltage period TH is higher than the DC component A by voltage Vp1, and the differential signal in the low voltage period TL Assume that the voltage value of Vd0 is lower than the DC component A by voltage Vp2. Also, the sag occurring in the single-ended signal Vd shall be ignored.

まず、スイッチ４２ｆがオン状態になる高電圧期間ＴＨでは、スイッチ回路ＳＣからターゲット定電圧Ｖｔｇが第２インピーダンス素子４２ｅを介して低インピーダンスで供給されることにより、コンデンサ４２ｃの他端部（および出力部４２ｂ）の電圧、つまり、シングルエンド信号Ｖｄは、図８に示すように、ターゲット定電圧Ｖｔｇに規定される。また、差分信号Ｖｄ０が印加されるコンデンサ４２ｃの一端部（入力部４２ａ側の端部）の電圧は、高電圧期間ＴＨであることから、電圧（Ａ＋Ｖｐ１）となっている。これにより、コンデンサ４２ｃは、ターゲット定電圧Ｖｔｇに規定されている他端部の電圧を基準として一端部側の電圧を正電圧としたときに、電圧（Ａ＋Ｖｐ１－Ｖｔｇ）に充電される。 First, in the high voltage period T H in which the switch 42f is turned on, the target constant voltage Vtg is supplied from the switch circuit SC through the second impedance element 42e with low impedance, thereby causing the other end of the capacitor 42c (and The voltage of the output section 42b), that is, the single-ended signal Vd is defined at the target constant voltage Vtg, as shown in FIG. Also, the voltage at one end of the capacitor 42c to which the differential signal Vd0 is applied (the end on the input section 42a side) is the voltage (A+Vp1) since it is the high voltage period TH . As a result, the capacitor 42c is charged to the voltage (A+Vp1-Vtg) when the voltage at one end is positive with respect to the voltage at the other end defined by the target constant voltage Vtg.

この状態から、スイッチ４２ｆがオフ状態になる低電圧期間ＴＬになったときには、スイッチ回路ＳＣからのターゲット定電圧Ｖｔｇの供給が停止されると共に、コンデンサ４２ｃの一端部（入力部４２ａ側の端部）の電圧が電圧（Ａ－Ｖｐ２）となる。これにより、コンデンサ４２ｃの他端部（および出力部４２ｂ）の電圧は、電圧（Ａ－Ｖｐ２）から電圧（Ａ＋Ｖｐ１－Ｖｔｇ）を減算した電圧（Ａ－Ｖｐ２－（Ａ＋Ｖｐ１－Ｖｔｇ））、すなわち電圧（－（Ｖｐ１＋Ｖｐ２）＋Ｖｔｇ）となる。また、電圧（Ｖｐ１＋Ｖｐ２）は交流成分Ｖｄ０ａｃのピークｔｏピーク電圧Ｖｐである。このことから、コンデンサ４２ｃの一端部（入力部４２ａ側の端部）の電圧である電圧（－（Ｖｐ１＋Ｖｐ２）＋Ｖｔｇ）、つまり、シングルエンド信号Ｖｄは、図８に示すように、電圧（－Ｖｐ＋Ｖｔｇ）に規定される。 From this state, when the switch 42f is turned off during the low voltage period TL , the supply of the target constant voltage Vtg from the switch circuit SC is stopped, and one end of the capacitor 42c (the end on the input section 42a side) part) becomes the voltage (A-Vp2). As a result, the voltage at the other end of the capacitor 42c (and the output portion 42b) is the voltage (A-Vp2-(A+Vp1-Vtg)) obtained by subtracting the voltage (A+Vp1-Vtg) from the voltage (A-Vp2). (-(Vp1+Vp2)+Vtg). Also, the voltage (Vp1+Vp2) is the peak-to-peak voltage Vp of the AC component Vd0ac. Therefore, the voltage (-(Vp1+Vp2)+Vtg), which is the voltage at one end of the capacitor 42c (the end on the input section 42a side), that is, the single-ended signal Vd is the voltage (-Vp+Vtg ).

以上のことから、図７に示す波形整形回路４２は、スイッチ制御回路ＳＷＣがスイッチ４２ｆをオン状態およびオフ状態に交互に移行させることにより、図８に示すように、差分信号Ｖｄ０（ピークｔｏピーク電圧Ｖｐの交流成分Ｖｄ０ａｃに直流成分Ａが重畳した信号）を、差分信号Ｖｄ０の交流成分Ｖｄ０ａｃのピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその高電位側電圧（高電圧期間ＴＨの電圧）がターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに整形（波形整形）して、つまり、直流成分Ａの変動による影響を除去して出力部４２ｂから出力する。これにより、この波形整形回路４２は、ＣＡＮフレームを構成する符号Ｃｓの変化に対応して電圧が変化する信号、つまり、この符号Ｃｓが「０」の期間には信号の電圧が低電位になり、この符号Ｃｓが「１」の期間には信号の電圧が高電位（ターゲット定電圧Ｖｔｇ）になるシングルエンド信号Ｖｄを出力する。 As described above, the waveform shaping circuit 42 shown in FIG. 7 generates the difference signal Vd0 (peak-to-peak A signal in which the DC component A is superimposed on the AC component Vd0 ac of the voltage Vp) is a peak-to-peak voltage Vp equivalent to the peak-to-peak voltage Vp of the AC component Vd0 ac of the difference signal Vd0, and its high potential side voltage (high The voltage during the voltage period TH ) is shaped (waveform shaped) into a single-ended signal Vd defined by the target constant voltage Vtg, that is, the influence of fluctuations in the DC component A is removed, and the signal is output from the output section 42b. As a result, the waveform shaping circuit 42 outputs a signal whose voltage changes in accordance with the change of the code Cs that constitutes the CAN frame, that is, the voltage of the signal becomes low during the period when the code Cs is "0". , and outputs a single-ended signal Vd in which the voltage of the signal is at a high potential (target constant voltage Vtg) during the period when the code Cs is "1".

また、スイッチ制御回路ＳＷＣのコンパレータ４２ｇが、上記の制御パルス信号Ｖｃｔを出力する動作について説明する。 Further, the operation of the comparator 42g of the switch control circuit SWC for outputting the control pulse signal Vct will be described.

交流成分Ｖｄ０ａｃが高電圧期間ＴＨから低電圧期間ＴＬに切り替わるとき（交流成分Ｖｄ０ａｃの立ち下がり時）には、スイッチ回路ＳＣから第２インピーダンス素子４２ｅを介して低インピーダンスでターゲット定電圧Ｖｔｇが印加されている出力部４２ｂの電圧（コンデンサ４２ｃの他端部の電圧。つまり、シングルエンド信号Ｖｄの電圧）が、この交流成分Ｖｄ０ａｃの電圧の変化の影響を受けてターゲット定電圧Ｖｔｇから瞬間的に低下して、基準電圧Ｖｒ１を下回る。したがって、コンパレータ４２ｇは、図８に示すように、制御パルス信号Ｖｃｔを高電位から低電位に移行させる。この場合、スイッチ回路ＳＣではスイッチ４２ｆがオフ状態に移行するため、スイッチ回路ＳＣによる出力部４２ｂへのターゲット定電圧Ｖｔｇの印加が停止されて、シングルエンド信号Ｖｄの電圧は、電圧（－Ｖｐ＋Ｖｔｇ）に移行する。この結果、その後は、シングルエンド信号Ｖｄの電圧は、基準電圧Ｖｒ１を下回る状態に維持される。なお、交流成分Ｖｄ０ａｃの高電圧期間ＴＨのときには、上記したようにシングルエンド信号Ｖｄの電圧はターゲット定電圧Ｖｔｇになり、コンパレータ４２ｇの非反転入力端子もこのターゲット定電圧Ｖｔｇになる。しかしながら、コンパレータ４２ｇの反転入力端子に入力されている基準電圧Ｖｒ１（＝Ｖｔｇ－Ｖｂｉ１）はこのターゲット定電圧Ｖｔｇよりも低い電圧である（同じ電圧ではない）ことから、コンパレータ４２ｇは、高電位の制御パルス信号Ｖｃｔの出力を継続する（つまり、スイッチ回路ＳＣから出力部４２ｂへのターゲット定電圧Ｖｔｇの印加を継続させる）。 When the AC component Vd0 ac switches from the high voltage period T H to the low voltage period T L (when the AC component Vd0 ac falls), the target constant voltage is supplied from the switch circuit SC through the second impedance element 42 e at low impedance. The voltage of the output section 42b to which Vtg is applied (the voltage of the other end of the capacitor 42c, that is, the voltage of the single-ended signal Vd) is affected by the change in the voltage of the AC component Vd0ac, and reaches the target constant voltage Vtg. , and drops below the reference voltage Vr1. Therefore, the comparator 42g shifts the control pulse signal Vct from high potential to low potential as shown in FIG. In this case, since the switch 42f in the switch circuit SC is turned off, the application of the target constant voltage Vtg to the output section 42b by the switch circuit SC is stopped, and the voltage of the single-ended signal Vd becomes the voltage (-Vp+Vtg). transition to As a result, thereafter, the voltage of the single-ended signal Vd is maintained below the reference voltage Vr1. During the high voltage period TH of the AC component Vd0ac , the voltage of the single-ended signal Vd becomes the target constant voltage Vtg as described above, and the non-inverting input terminal of the comparator 42g also becomes this target constant voltage Vtg. However, the reference voltage Vr1 (=Vtg-Vbi1) input to the inverting input terminal of the comparator 42g is lower than (not the same voltage as) the target constant voltage Vtg. The output of the control pulse signal Vct is continued (that is, the application of the target constant voltage Vtg from the switch circuit SC to the output section 42b is continued).

また、交流成分Ｖｄ０ａｃが低電圧期間ＴＬから高電圧期間ＴＨに切り替わるとき（交流成分Ｖｄ０ａｃの立ち上がり時）には、シングルエンド信号Ｖｄの電圧は、交流成分Ｖｄ０ａｃの電圧の上昇に伴って電圧（－Ｖｐ＋Ｖｔｇ）から上昇して、基準電圧Ｖｒ１を上回る。したがって、コンパレータ４２ｇは、図８に示すように、制御パルス信号Ｖｃｔを低電位から高電位に移行させる。この場合、スイッチ回路ＳＣではスイッチ４２ｆがオン状態に移行する。このため、スイッチ回路ＳＣによる出力部４２ｂへのターゲット定電圧Ｖｔｇの印加が開始されて、その後は、シングルエンド信号Ｖｄの電圧は、基準電圧Ｖｒ１より高いターゲット定電圧Ｖｔｇに維持される。 Further, when the AC component Vd0 ac switches from the low voltage period T L to the high voltage period T H (at the rising edge of the AC component Vd0 ac ), the voltage of the single-ended signal Vd changes as the voltage of the AC component Vd0 ac rises. Along with this, the voltage rises from the voltage (-Vp+Vtg) and exceeds the reference voltage Vr1. Therefore, the comparator 42g shifts the control pulse signal Vct from the low potential to the high potential as shown in FIG. In this case, the switch 42f is turned on in the switch circuit SC. Therefore, the switch circuit SC starts applying the target constant voltage Vtg to the output section 42b, and thereafter the voltage of the single-ended signal Vd is maintained at the target constant voltage Vtg higher than the reference voltage Vr1.

信号生成部１４は、一例として、図７に示すように、１つのコンパレータ１４ａおよび１つの基準電源１４ｂを有して構成されている。また、基準電源１４ｂは、正極側がターゲット定電圧Ｖｔｇに接続されることにより、ターゲット定電圧Ｖｔｇから直流定電圧Ｖｂｉ２が減算された電圧（Ｖｔｇ－Ｖｂｉ２）を閾値電圧Ｖｔｈとして負極側から出力する。直流定電圧Ｖｂｉ２はピークｔｏピーク電圧Ｖｐの例えば数％から十数％の電圧値に規定されているため、閾値電圧Ｖｔｈは、ターゲット定電圧Ｖｔｇよりも若干低い電圧に規定されている。 For example, as shown in FIG. 7, the signal generator 14 is configured with one comparator 14a and one reference power supply 14b. Further, the reference power supply 14b is connected to the target constant voltage Vtg at its positive electrode side, so that the voltage (Vtg−Vbi2) obtained by subtracting the DC constant voltage Vbi2 from the target constant voltage Vtg is output from the negative electrode side as the threshold voltage Vth. Since the DC constant voltage Vbi2 is set to a voltage value that is, for example, several percent to ten and several percent of the peak-to-peak voltage Vp, the threshold voltage Vth is set to a voltage slightly lower than the target constant voltage Vtg.

コンパレータ１４ａは、出力部４２ｂに非反転入力端子が接続され、かつ閾値電圧Ｖｔｈが反転入力端子に入力されて、出力部４２ｂから出力されるシングルエンド信号Ｖｄを閾値電圧Ｖｔｈと比較して二値化することにより、出力端子から符号特定用信号Ｓｆを出力する。上記したように、閾値電圧Ｖｔｈがターゲット定電圧Ｖｔｇよりも若干低い電圧に規定されていることから、このコンパレータ１４ａを備えた信号生成部１４は、図８に示すように、シングルエンド信号Ｖｄ（ピークｔｏピーク電圧が電圧Ｖｐで、かつその高電位側電圧がターゲット定電圧Ｖｔｇに規定された信号）を閾値電圧Ｖｔｈで確実に二値化して、シリアルバスＳＢを介して伝送されるＣＡＮフレームを構成する符号Ｃｓが「１」の期間において高電位（コンパレータ１４ａの最大出力電圧）となり、この符号Ｃｓが「０」の期間において低電位（コンパレータ１４ａの最小出力電圧）となる符号特定用信号Ｓｆを生成して出力する。 The comparator 14a has a non-inverting input terminal connected to the output section 42b and an inverting input terminal to which the threshold voltage Vth is input. By converting, the code identification signal Sf is output from the output terminal. As described above, since the threshold voltage Vth is defined to be a voltage slightly lower than the target constant voltage Vtg, the signal generating section 14 including the comparator 14a produces a single-ended signal Vd ( A signal whose peak-to-peak voltage is the voltage Vp and whose high potential side voltage is specified as the target constant voltage Vtg) is surely binarized with the threshold voltage Vth, and the CAN frame transmitted via the serial bus SB is converted to The code specifying signal Sf becomes high potential (maximum output voltage of the comparator 14a) during the period when the code Cs is "1", and becomes low potential (minimum output voltage of the comparator 14a) during the period when the code Cs is "0". is generated and output.

図７に示す構成の波形整形回路４２および信号生成部１４では、上記の構成により、例えば、ターゲット定電圧Ｖｔｇを、グランドＧの電位（ゼロボルト）を超え、かつ正電源電圧Ｖｃｃ未満の正の所定の電圧としたときには、波形整形回路４２は、ピークｔｏピーク電圧Ｖｐで、かつその高電位側電圧がこの正のターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄを出力する。 In the waveform shaping circuit 42 and the signal generating section 14 having the configuration shown in FIG. , the waveform shaping circuit 42 outputs a single-ended signal Vd which is a peak-to-peak voltage Vp and whose high potential side voltage is regulated to this positive target constant voltage Vtg.

また、図５に示す構成の波形整形回路４２については、図９に示す構成の波形整形回路４２のように、直列接続された２本の抵抗４２ｉ，４２ｊで構成されて、一端部（抵抗４２ｉ側の端部）がコンパレータ４２ｇの出力端子に接続されると共に他端部（抵抗４２ｊ側の端部）に基準電圧Ｖｒ２（第２基準電圧）が印加されて、基準電圧Ｖｒ２および制御パルス信号Ｖｃｔの電圧で規定される分圧電圧をコンパレータ４２ｇの非反転入力端子に基準電圧Ｖｒ１として出力する抵抗分圧回路４２ｋを備えて、コンパレータ４２ｇにヒステリシス特性を持たせる構成（コンパレータ４２ｇをヒステリシスコンパレータとして動作させる構成）に変更することもできる。なお、図５に示す波形整形回路４２と同一の構成については同一の符号を付して重複する説明を省略する。 As for the waveform shaping circuit 42 with the configuration shown in FIG. 5, the waveform shaping circuit 42 with the configuration shown in FIG. side) is connected to the output terminal of the comparator 42g, and the reference voltage Vr2 (second reference voltage) is applied to the other end (the end on the resistor 42j side). is provided as a reference voltage Vr1 to the non-inverting input terminal of the comparator 42g. configuration) can be changed. The same components as those of the waveform shaping circuit 42 shown in FIG.

この抵抗分圧回路４２ｋでは、抵抗４２ｉの抵抗値が抵抗４２ｊの抵抗値に対して十分に大きな値（例えば、抵抗４２ｊが数十ｋΩのときには抵抗４２ｉは数ＭΩ程度）に規定されている。また、この抵抗分圧回路４２ｋでは、負極側がターゲット定電圧Ｖｔｇに接続された基準電源４２ｈから出力される電圧（Ｖｔｇ＋Ｖｂｉ１。図５の基準電圧Ｖｒ１と同等の電圧）を基準電圧Ｖｒ２（ターゲット定電圧Ｖｔｇの近傍の電圧（この例では、ターゲット定電圧Ｖｔｇよりも若干高い電圧））として使用しているが、これに限定されるものではなく、図示はしないが、ターゲット定電圧Ｖｔｇの近傍の電圧の他の例であるターゲット定電圧Ｖｔｇよりも低い（若干低い）電圧を基準電圧Ｖｒ２として使用する構成や、ターゲット定電圧Ｖｔｇ自体を基準電圧Ｖｒ２として使用する構成を採用することもできる。 In the resistance voltage dividing circuit 42k, the resistance value of the resistor 42i is set to a sufficiently large value relative to the resistance value of the resistor 42j (for example, when the resistor 42j is several tens of kΩ, the resistor 42i is about several MΩ). In addition, in the resistive voltage dividing circuit 42k, the voltage (Vtg+Vbi1, which is equivalent to the reference voltage Vr1 in FIG. 5) output from the reference power supply 42h whose negative electrode side is connected to the target constant voltage Vtg is converted to the reference voltage Vr2 (the target constant voltage). Vtg (in this example, a voltage slightly higher than the target constant voltage Vtg)), but it is not limited to this, and although not shown, a voltage near the target constant voltage Vtg As another example, a configuration in which a voltage lower (slightly lower) than the target constant voltage Vtg is used as the reference voltage Vr2, or a configuration in which the target constant voltage Vtg itself is used as the reference voltage Vr2 can be adopted.

この構成により、図９に示す構成の波形整形回路４２では、交流成分Ｖｄ０ａｃが低電圧期間ＴＬから高電圧期間ＴＨに切り替わるとき（交流成分Ｖｄ０ａｃの立ち上がり時）には、スイッチ回路ＳＣから第２インピーダンス素子４２ｅを介して低インピーダンスでターゲット定電圧Ｖｔｇが印加されている出力部４２ｂの電圧（コンデンサ４２ｃの他端部の電圧。つまり、シングルエンド信号Ｖｄの電圧）が、この交流成分Ｖｄ０ａｃの電圧の変化の影響を受けてターゲット定電圧Ｖｔｇから瞬間的に上昇して、基準電圧Ｖｒ１を上回る。この場合、抵抗分圧回路４２ｋは、高電位の制御パルス信号Ｖｃｔと基準電圧Ｖｒ２との差分電圧（Ｖｃｔ－Ｖｒ２）を分圧して得られる電圧Ｖｄｖを基準電圧Ｖｒ２に加算して、基準電圧（分圧電圧）Ｖｒ１として出力する。したがって、このコンパレータ４２ｇでは、図５に示すコンパレータ４２ｇと比較して、出力部４２ｂの電圧が交流成分Ｖｄ０ａｃの電圧の変化の影響を受けてターゲット定電圧Ｖｔｇから瞬間的により高く（図５の構成よりも、電圧Ｖｄｖの分だけ高く）上昇したときに基準電圧Ｖｒ１を上回って、制御パルス信号Ｖｃｔを高電位から低電位に移行させる。 With this configuration, in the waveform shaping circuit 42 having the configuration shown in FIG. 9, when the AC component Vd0 ac switches from the low voltage period TL to the high voltage period TH (when the AC component Vd0 ac rises), the switch circuit SC The voltage of the output section 42b to which the target constant voltage Vtg is applied at low impedance through the second impedance element 42e (the voltage at the other end of the capacitor 42c, that is, the voltage of the single-ended signal Vd) is the AC component Influenced by the change in the voltage of Vd0ac , it instantaneously rises from the target constant voltage Vtg and exceeds the reference voltage Vr1. In this case, the resistive voltage dividing circuit 42k adds the voltage Vdv obtained by dividing the difference voltage (Vct-Vr2) between the high-potential control pulse signal Vct and the reference voltage Vr2 to the reference voltage Vr2 to obtain the reference voltage ( divided voltage) is output as Vr1. Therefore, in this comparator 42g, compared to the comparator 42g shown in FIG. 5, the voltage of the output section 42b is instantaneously higher than the target constant voltage Vtg (in FIG. higher than the configuration by the voltage Vdv), it exceeds the reference voltage Vr1, causing the control pulse signal Vct to transition from a high potential to a low potential.

また、交流成分Ｖｄ０ａｃが高電圧期間ＴＨから低電圧期間ＴＬに切り替わるとき（交流成分Ｖｄ０ａｃの立ち下がり時）には、シングルエンド信号Ｖｄの電圧は、交流成分Ｖｄ０ａｃの電圧の低下に伴って電圧（Ｖｐ＋Ｖｔｇ）から低下して、基準電圧Ｖｒ１を下回る。この場合、抵抗分圧回路４２ｋは、低電位の制御パルス信号Ｖｃｔと基準電圧Ｖｒ２との差分電圧（Ｖｃｔ－Ｖｒ２）を分圧して得られる電圧Ｖｄｖを基準電圧Ｖｒ２に加算して、基準電圧（分圧電圧）Ｖｒ１として出力する。したがって、このコンパレータ４２ｇでは、図５に示すコンパレータ４２ｇと比較して、出力部４２ｂの電圧が交流成分Ｖｄ０ａｃの電圧の変化の影響を受けてターゲット定電圧Ｖｔｇから瞬間的により低く（図５の構成よりも、電圧Ｖｄｖの分だけ低く）低下したときに基準電圧Ｖｒ１を下回って、制御パルス信号Ｖｃｔを低電位から高電位に移行させる。 Further, when the AC component Vd0 ac switches from the high voltage period T H to the low voltage period T L (at the fall of the AC component Vd0 ac ), the voltage of the single-ended signal Vd is reduced by the voltage drop of the AC component Vd0 ac . , the voltage drops from the voltage (Vp+Vtg) and falls below the reference voltage Vr1. In this case, the resistive voltage dividing circuit 42k adds the voltage Vdv obtained by dividing the difference voltage (Vct-Vr2) between the low-potential control pulse signal Vct and the reference voltage Vr2 to the reference voltage Vr2 to obtain the reference voltage ( divided voltage) is output as Vr1. Therefore, in this comparator 42g, compared to the comparator 42g shown in FIG. 5, the voltage of the output section 42b is instantaneously lower than the target constant voltage Vtg (in FIG. When the reference voltage Vr1 is lowered (lower than the configuration by the voltage Vdv), the control pulse signal Vct is shifted from the low potential to the high potential.

このようにして、図９に示す構成の波形整形回路４２では、コンパレータ４２ｇがヒステリシス特性（図５の構成と比較して、非反転入力端子に入力される基準電圧Ｖｒ１が基準電圧Ｖｒ２を中心とした±Ｖｄｖのヒステリシス幅で変化するヒステリシス特性）を有した状態で動作して、制御パルス信号Ｖｃｔを出力する。このため、入力部４２ａに入力される差分信号Ｖｄ０に多少のノイズが重畳していて、これによりシングルエンド信号Ｖｄがターゲット定電圧Ｖｔｇ（低電圧期間の電圧）のときに、そのシングルエンド信号Ｖｄにノイズが重畳している状態であっても、そのノイズの電圧レベルが上記のヒステリシス特性で規定されるレベル未満のときには、スイッチ制御回路ＳＷＣが制御パルス信号Ｖｃｔの電位を現在の電位に維持すること（つまり、スイッチ回路ＳＣのスイッチ４２ｆがオン状態のときにはこの状態を維持し、またこのスイッチ４２ｆがオフ状態のときにはこの状態を維持すること）ができる。これにより、図９に示す構成の波形整形回路４２では、このノイズの影響を低減しつつ（ノイズによる誤動作を一層軽減しつつ）、制御パルス信号Ｖｃｔを生成することが可能となっている。 In this manner, in the waveform shaping circuit 42 having the configuration shown in FIG. 9, the comparator 42g has a hysteresis characteristic (compared to the configuration in FIG. 5, the reference voltage Vr1 input to the non-inverting input terminal is The control pulse signal Vct is output by operating in a state having a hysteresis characteristic that changes with a hysteresis width of ±Vdv. Therefore, some noise is superimposed on the differential signal Vd0 that is input to the input section 42a. Even if noise is superimposed on Vct, the switch control circuit SWC maintains the potential of the control pulse signal Vct at the current potential when the voltage level of the noise is lower than the level defined by the hysteresis characteristics. (That is, when the switch 42f of the switch circuit SC is on, this state is maintained, and when this switch 42f is off, this state is maintained). As a result, the waveform shaping circuit 42 having the configuration shown in FIG. 9 can generate the control pulse signal Vct while reducing the influence of this noise (while further reducing malfunction due to noise).

また、図７に示す構成の波形整形回路４２については、図１０に示す構成の波形整形回路４２のように、直列接続された２本の抵抗４２ｉ，４２ｊで構成されて、一端部（抵抗４２ｉ側の端部）がコンパレータ４２ｇの出力端子に接続されると共に他端部（抵抗４２ｊ側の端部）がコンデンサ４２ｃの他端部（および出力部４２ｂ）に接続されて、シングルエンド信号Ｖｄの電圧および制御パルス信号Ｖｃｔの電圧で規定される分圧パルス信号Ｖｄｐをコンパレータ４２ｇの非反転入力端子に出力する抵抗分圧回路４２ｋを備えて、コンパレータ４２ｇにヒステリシス特性を持たせる構成に変更することもできる。なお、図７に示す波形整形回路４２と同一の構成については同一の符号を付して重複する説明を省略する。また、この抵抗分圧回路４２ｋは、図９に示す波形整形回路４２の抵抗分圧回路４２ｋと同一に構成されている。 7, like the waveform shaping circuit 42 having the configuration shown in FIG. side) is connected to the output terminal of the comparator 42g, and the other end (the end on the resistor 42j side) is connected to the other end of the capacitor 42c (and the output section 42b) to produce a single-ended signal Vd. Changing the configuration to provide a resistor voltage dividing circuit 42k that outputs a divided voltage pulse signal Vdp defined by the voltage and the voltage of the control pulse signal Vct to the non-inverting input terminal of the comparator 42g so that the comparator 42g has a hysteresis characteristic. can also The same reference numerals are assigned to the same components as those of the waveform shaping circuit 42 shown in FIG. 7, and overlapping descriptions are omitted. Also, this resistive voltage dividing circuit 42k has the same structure as the resistive voltage dividing circuit 42k of the waveform shaping circuit 42 shown in FIG.

この構成により、図１０に示す構成の波形整形回路４２では、交流成分Ｖｄ０ａｃが高電圧期間ＴＨから低電圧期間ＴＬに切り替わるとき（交流成分Ｖｄ０ａｃの立ち下がり時）には、スイッチ回路ＳＣから第２インピーダンス素子４２ｅを介して低インピーダンスでターゲット定電圧Ｖｔｇが印加されている出力部４２ｂの電圧（コンデンサ４２ｃの他端部の電圧。つまり、シングルエンド信号Ｖｄの電圧）が、この交流成分Ｖｄ０ａｃの電圧の変化の影響を受けてターゲット定電圧Ｖｔｇから瞬間的に低下して、基準電圧Ｖｒ１を下回る。この場合、抵抗分圧回路４２ｋは、高電位の制御パルス信号Ｖｃｔとシングルエンド信号Ｖｄの電圧との差分電圧を分圧して得られる分圧パルス信号Ｖｄｐをコンパレータ４２ｇの非反転入力端子に出力する。したがって、このコンパレータ４２ｇでは、図７に示すコンパレータ４２ｇと比較して、シングルエンド信号Ｖｄの電圧（出力部４２ｂの電圧）が交流成分Ｖｄ０ａｃの電圧の変化の影響を受けてターゲット定電圧Ｖｔｇから瞬間的により低く（図７の構成よりも、抵抗４２ｊの両端間に生じる電圧Ｖｄｖの分だけ低く）低下したときに、非反転入力端子への分圧パルス信号Ｖｄｐが基準電圧Ｖｒ１を下回って、制御パルス信号Ｖｃｔを高電位から低電位に移行させる。 With this configuration, in the waveform shaping circuit 42 having the configuration shown in FIG. 10, when the AC component Vd0 ac switches from the high voltage period TH to the low voltage period TL (when the AC component Vd0 ac falls), the switch circuit The voltage of the output portion 42b to which the target constant voltage Vtg is applied at low impedance from the SC through the second impedance element 42e (the voltage at the other end of the capacitor 42c, that is, the voltage of the single-ended signal Vd) is the alternating current. Influenced by the change in the voltage of the component Vd0ac , the target constant voltage Vtg momentarily drops below the reference voltage Vr1. In this case, the resistive voltage dividing circuit 42k outputs a divided voltage pulse signal Vdp obtained by dividing the voltage difference between the high-potential control pulse signal Vct and the voltage of the single-ended signal Vd to the non-inverting input terminal of the comparator 42g. . Therefore, in this comparator 42g, compared with the comparator 42g shown in FIG. 7, the voltage of the single-ended signal Vd (the voltage of the output section 42b) is affected by the change in the voltage of the AC component Vd0ac, and the target constant voltage Vtg When it momentarily drops lower (lower than the configuration of FIG. 7 by the voltage Vdv developed across resistor 42j), the divided voltage pulse signal Vdp to the non-inverting input terminal falls below the reference voltage Vr1, The control pulse signal Vct is shifted from high potential to low potential.

また、交流成分Ｖｄ０ａｃが低電圧期間ＴＬから高電圧期間ＴＨに切り替わるとき（交流成分Ｖｄ０ａｃの立ち上がり時）には、シングルエンド信号Ｖｄの電圧は、交流成分Ｖｄ０ａｃの電圧の上昇に伴って電圧（－Ｖｐ＋Ｖｔｇ）から上昇して、基準電圧Ｖｒ１を上回る。この場合、抵抗分圧回路４２ｋは、低電位の制御パルス信号Ｖｃｔとシングルエンド信号Ｖｄの電圧との差分電圧を分圧して得られる分圧パルス信号Ｖｄｐをコンパレータ４２ｇの非反転入力端子に出力する。したがって、このコンパレータ４２ｇでは、図７に示すコンパレータ４２ｇと比較して、シングルエンド信号Ｖｄの電圧（出力部４２ｂの電圧）が電圧（－Ｖｐ＋Ｖｔｇ）から瞬間的により高く（図７の構成よりも、抵抗４２ｊの両端間に生じる電圧Ｖｄｖの分だけ高く）上昇したときに、非反転入力端子への分圧パルス信号Ｖｄｐが基準電圧Ｖｒ１を上回って、制御パルス信号Ｖｃｔを低電位から高電位に移行させる。 Further, when the AC component Vd0 ac switches from the low voltage period T L to the high voltage period T H (at the rising edge of the AC component Vd0 ac ), the voltage of the single-ended signal Vd changes as the voltage of the AC component Vd0 ac rises. Along with this, the voltage rises from the voltage (-Vp+Vtg) and exceeds the reference voltage Vr1. In this case, the resistive voltage dividing circuit 42k outputs a divided voltage pulse signal Vdp obtained by dividing the voltage difference between the low-potential control pulse signal Vct and the voltage of the single-ended signal Vd to the non-inverting input terminal of the comparator 42g. . Therefore, in this comparator 42g, compared to the comparator 42g shown in FIG. 7, the voltage of the single-ended signal Vd (the voltage of the output section 42b) is instantaneously higher than the voltage (-Vp+Vtg) (more than the configuration of FIG. 7). ), the divided voltage pulse signal Vdp to the non-inverting input terminal exceeds the reference voltage Vr1, and the control pulse signal Vct shifts from the low potential to the high potential. Let

このようにして、図１０に示す構成の波形整形回路４２においても、コンパレータ４２ｇがヒステリシス特性（図７の構成と比較して、シングルエンド信号Ｖｄの電圧が、基準電圧Ｖｒ１を中心とした±Ｖｄｖのヒステリシス幅を超えて変化して初めて制御パルス信号Ｖｃｔの電位を高電位から低電位へ、また低電位から高電位へ変化させるヒステリシス特性）を有した状態で動作して、制御パルス信号Ｖｃｔを出力する。このため、図１０に示す構成の波形整形回路４２でも、上記した図９に示す構成の波形整形回路４２と同様にして、入力部４２ａに入力される差分信号Ｖｄ０に多少のノイズが重畳している状態であっても、このノイズの影響を低減しつつ、制御パルス信号Ｖｃｔを生成することが可能となっている。 In this manner, even in the waveform shaping circuit 42 having the configuration shown in FIG. 10, the comparator 42g has a hysteresis characteristic (the voltage of the single-ended signal Vd is ±Vdv centered on the reference voltage Vr1 compared to the configuration shown in FIG. 7). The potential of the control pulse signal Vct changes from a high potential to a low potential and from a low potential to a high potential only when the potential of the control pulse signal Vct changes beyond the hysteresis width of . Output. Therefore, even in the waveform shaping circuit 42 having the configuration shown in FIG. 10, some noise is superimposed on the differential signal Vd0 input to the input section 42a in the same manner as the waveform shaping circuit 42 having the configuration shown in FIG. Even in this state, the control pulse signal Vct can be generated while reducing the influence of this noise.

なお、上記した図５，７，９，１０に示す各波形整形回路４２では、コンパレータ４２ｇとは別体に配設したスイッチ４２ｆを用いてスイッチ回路ＳＣを構成しているが、例えば図１１に示すように、ＰＮＰ型オープンコレクタのトランジスタを出力段として内蔵するコンパレータをコンパレータ４２ｇとして使用する構成を、図５，９に示す各波形整形回路４２に採用することもできる。この構成を採用した各波形整形回路４２では、図１１に示すように、この出力段のトランジスタのエミッタ端子に第２インピーダンス素子４２ｅを介してターゲット定電圧Ｖｔｇを供給し、このトランジスタのコレクタ端子が接続される出力端子を出力部４２ｂに接続する。これにより、コンパレータ４２ｇに内蔵されたトランジスタをスイッチ回路ＳＣを構成するスイッチ４２ｆとして機能させることができる。 In each waveform shaping circuit 42 shown in FIGS. 5, 7, 9 and 10, the switch circuit SC is configured using a switch 42f arranged separately from the comparator 42g. As shown, a configuration in which a comparator having a built-in PNP type open-collector transistor as an output stage is used as the comparator 42g can also be employed in each waveform shaping circuit 42 shown in FIGS. In each waveform shaping circuit 42 adopting this configuration, as shown in FIG. 11, the target constant voltage Vtg is supplied to the emitter terminal of the output stage transistor through the second impedance element 42e, and the collector terminal of this transistor is The connected output terminal is connected to the output section 42b. This allows the transistor built in the comparator 42g to function as the switch 42f that constitutes the switch circuit SC.

また、例えば図１２に示すように、ＮＰＮ型オープンコレクタのトランジスタを出力段として内蔵するコンパレータをコンパレータ４２ｇとして使用する構成を、図７，１０に示す各波形整形回路４２に採用することもできる。この構成を採用した各波形整形回路４２では、図１２に示すように、このトランジスタのエミッタ端子に第２インピーダンス素子４２ｅを介してターゲット定電圧Ｖｔｇを供給し、このトランジスタのコレクタ端子が接続される出力端子を出力部４２ｂに接続する。これにより、コンパレータ４２ｇに内蔵されたトランジスタをスイッチ回路ＳＣを構成するスイッチ４２ｆとして機能させることができる。 Further, for example, as shown in FIG. 12, a configuration in which a comparator incorporating an NPN-type open-collector transistor as an output stage is used as the comparator 42g can be employed in each waveform shaping circuit 42 shown in FIGS. In each waveform shaping circuit 42 adopting this configuration, as shown in FIG. 12, the emitter terminal of this transistor is supplied with the target constant voltage Vtg through the second impedance element 42e, and the collector terminal of this transistor is connected. The output terminal is connected to the output section 42b. This allows the transistor built in the comparator 42g to function as the switch 42f that constitutes the switch circuit SC.

この図１１，１２に示す構成を採用することにより、スイッチ４２ｆを省略できる分だけ、波形整形回路４２の部品点数を削減することができる。 By adopting the configuration shown in FIGS. 11 and 12, the number of parts of the waveform shaping circuit 42 can be reduced by the amount that the switch 42f can be omitted.

また、上記した図５，９に示す各波形整形回路４２におけるスイッチ回路ＳＣのスイッチ４２ｆとして、３ステートロジックＩＣを使用することもできる。一例として図９に示す波形整形回路４２のスイッチ４２ｆとして３ステートロジックＩＣ（以下、ロジックＩＣ４２ｆともいう）を使用した構成の波形整形回路４２を図１３に示す。なお、図９に示す波形整形回路４２と同一の構成については同一の符号を付して重複する説明を省略する。この図１３に示す波形整形回路４２では、ロジックＩＣ４２ｆにおけるローレベルに対応する電圧をターゲット定電圧Ｖｔｇとして規定し、このターゲット定電圧ＶｔｇをロジックＩＣ４２ｆの入力端子に入力し、ロジックＩＣ４２ｆの出力端子を第２インピーダンス素子４２ｅを介して出力部４２ｂに接続し、ロジックＩＣ４２ｆの制御入力端子に制御パルス信号Ｖｃｔを入力する。ロジックＩＣ４２ｆは、制御入力端子が正論理（ハイアクティブ。制御パルス信号Ｖｃｔが高電位のときにターゲット定電圧Ｖｔｇを出力し、制御パルス信号Ｖｃｔが低電位のときに出力をハイインピーダンス状態にする構成）のロジックＩＣで構成されている。 A three-state logic IC can also be used as the switch 42f of the switch circuit SC in each waveform shaping circuit 42 shown in FIGS. As an example, FIG. 13 shows a waveform shaping circuit 42 that uses a 3-state logic IC (hereinafter also referred to as a logic IC 42f) as the switch 42f of the waveform shaping circuit 42 shown in FIG. The same reference numerals are assigned to the same components as those of the waveform shaping circuit 42 shown in FIG. 9, and overlapping descriptions are omitted. In the waveform shaping circuit 42 shown in FIG. 13, the voltage corresponding to the low level in the logic IC 42f is specified as the target constant voltage Vtg, this target constant voltage Vtg is input to the input terminal of the logic IC 42f, and the output terminal of the logic IC 42f It connects to the output part 42b through the 2nd impedance element 42e, and inputs the control pulse signal Vct into the control input terminal of logic IC42f. The logic IC 42f has a positive logic (high active) control input terminal. When the control pulse signal Vct is at a high potential, the logic IC 42f outputs the target constant voltage Vtg. ) logic IC.

このスイッチ回路ＳＣは、ロジックＩＣ４２ｆが制御パルス信号Ｖｃｔの高電位のときにターゲット定電圧Ｖｔｇを出力部４２ｂに出力し、制御パルス信号Ｖｃｔの低電位のときに出力をハイインピーダンス状態に移行させることにより、ターゲット定電圧Ｖｔｇの出力部４２ｂへの出力を停止する。 The switch circuit SC outputs the target constant voltage Vtg to the output section 42b when the logic IC 42f is at a high potential of the control pulse signal Vct, and shifts the output to a high impedance state when the control pulse signal Vct is at a low potential. stops the output of the target constant voltage Vtg to the output unit 42b.

この図１３に示す波形整形回路４２は、図９に示す波形整形回路４２と同様に動作して、図６に示すように、差分信号Ｖｄ０を、差分信号Ｖｄ０の交流成分Ｖｄ０ａｃのピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその低電位側電圧（低電圧期間ＴＬの電圧）がターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに整形（波形整形）して出力部４２ｂから出力する。これにより、この波形整形回路４２は、図６に示すように、ＣＡＮフレームを構成する符号Ｃｓの変化に対応して電圧が変化する信号、つまり、この符号Ｃｓが「０」の期間には信号の電圧が低電位（ターゲット定電圧Ｖｔｇ）になり、この符号Ｃｓが「１」の期間には信号の電圧が高電位になるシングルエンド信号Ｖｄを出力する。 The waveform shaping circuit 42 shown in FIG. 13 operates in the same manner as the waveform shaping circuit 42 shown in FIG. 9, and as shown in FIG . The peak-to-peak voltage Vp is equivalent to the voltage Vp, and the low potential side voltage (voltage in the low voltage period TL ) is shaped (waveform shaped) into a single-ended signal Vd specified by the target constant voltage Vtg. 42b. As a result, as shown in FIG. 6, the waveform shaping circuit 42 outputs a signal whose voltage changes in response to changes in the code Cs that constitutes the CAN frame. becomes a low potential (target constant voltage Vtg), and a single-ended signal Vd in which the voltage of the signal becomes a high potential during the period when the code Cs is "1" is output.

また、上記した図７，１０に示す各波形整形回路４２におけるスイッチ回路ＳＣのスイッチ４２ｆとしても、３ステートロジックＩＣを使用することができる。一例として図１０に示す波形整形回路４２のスイッチ４２ｆとして、ロジックＩＣ４２ｆ（図１３に示すロジックＩＣ４２ｆと同じ正論理のロジックＩＣ）を使用した構成の波形整形回路４２を図１４に示す。なお、図１０に示す波形整形回路４２と同一の構成については同一の符号を付して重複する説明を省略する。この図１４に示す波形整形回路４２では、ロジックＩＣ４２ｆにおけるハイレベルに対応する電圧をターゲット定電圧Ｖｔｇとして規定し、このターゲット定電圧ＶｔｇをロジックＩＣ４２ｆの入力端子に入力し、ロジックＩＣ４２ｆの出力端子を第２インピーダンス素子４２ｅを介して出力部４２ｂに接続し、ロジックＩＣ４２ｆの制御入力端子に制御パルス信号Ｖｃｔを入力する。 A three-state logic IC can also be used as the switch 42f of the switch circuit SC in each waveform shaping circuit 42 shown in FIGS. As an example, FIG. 14 shows a waveform shaping circuit 42 that uses a logic IC 42f (the same positive logic logic IC as the logic IC 42f shown in FIG. 13) as the switch 42f of the waveform shaping circuit 42 shown in FIG. It should be noted that the same components as those of the waveform shaping circuit 42 shown in FIG. In the waveform shaping circuit 42 shown in FIG. 14, the voltage corresponding to the high level of the logic IC 42f is specified as the target constant voltage Vtg, this target constant voltage Vtg is input to the input terminal of the logic IC 42f, and the output terminal of the logic IC 42f is applied to the output terminal of the logic IC 42f. It connects to the output part 42b through the 2nd impedance element 42e, and inputs the control pulse signal Vct into the control input terminal of logic IC42f.

この図１４に示す波形整形回路４２は、図１０に示す波形整形回路４２と同様に動作して、図８に示すように、差分信号Ｖｄ０を、差分信号Ｖｄ０の交流成分Ｖｄ０ａｃのピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその高電位側電圧（高電圧期間ＴＨの電圧）がターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに整形（波形整形）して出力部４２ｂから出力する。これにより、この波形整形回路４２は、図８に示すように、ＣＡＮフレームを構成する符号Ｃｓの変化に対応して電圧が変化する信号、つまり、この符号Ｃｓが「０」の期間には信号の電圧が低電位になり、この符号Ｃｓが「１」の期間には信号の電圧が高電位（ターゲット定電圧Ｖｔｇ）になるシングルエンド信号Ｖｄを出力する。 The waveform shaping circuit 42 shown in FIG. 14 operates in the same manner as the waveform shaping circuit 42 shown in FIG. 10, and as shown in FIG . The peak-to-peak voltage Vp is equivalent to the voltage Vp, and the high potential side voltage (the voltage in the high voltage period TH ) is shaped (waveform shaped) into a single-ended signal Vd specified by the target constant voltage Vtg. 42b. As a result, as shown in FIG. 8, the waveform shaping circuit 42 outputs a signal whose voltage changes in response to changes in the code Cs that constitutes the CAN frame. becomes a low potential, and a single-ended signal Vd in which the voltage of the signal becomes a high potential (target constant voltage Vtg) during the period when the code Cs is "1" is output.

この図１３，１４に示す構成を採用することにより、集積回路に内蔵されている出力バッファをロジックＩＣ４２ｆとして使用することができる。 By adopting the configurations shown in FIGS. 13 and 14, an output buffer incorporated in the integrated circuit can be used as logic IC 42f.

また、図５，９，１３に示す波形整形回路４２と同様に、差分信号Ｖｄ０を、差分信号Ｖｄ０の交流成分Ｖｄ０ａｃのピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその低電位側電圧（低電圧期間ＴＬの電圧）がターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに整形（波形整形）して出力部４２ｂから出力する波形整形回路としては、図１５に示す波形整形回路４２を採用することもできる。この波形整形回路４２は、上記した図１３に示す波形整形回路４２と同様に、スイッチ回路ＳＣのスイッチ４２ｆとして３ステートロジックＩＣを使用する構成であることから、図１３に示す波形整形回路４２と比較しつつ説明する。なお、図１３に示す波形整形回路４２と同一の構成については同一の符号を付して重複する説明を省略する。 5, 9, and 13, the differential signal Vd0 is set to a peak-to-peak voltage Vp equivalent to the peak-to-peak voltage Vp of the AC component Vd0ac of the differential signal Vd0 and lower than that of the AC component Vd0ac of the differential signal Vd0. As a waveform shaping circuit for shaping (waveform shaping) the potential side voltage (voltage during the low voltage period TL ) into a single-ended signal Vd defined by the target constant voltage Vtg (waveform shaping) and outputting it from the output section 42b, the waveform shown in FIG. A shaping circuit 42 may also be employed. As with the waveform shaping circuit 42 shown in FIG. 13, the waveform shaping circuit 42 uses a three-state logic IC as the switch 42f of the switch circuit SC. I will explain with a comparison. It should be noted that the same components as those of the waveform shaping circuit 42 shown in FIG.

図１５に示す波形整形回路４２は、差分信号Ｖｄ０が入力される入力部４２ａ、シングルエンド信号Ｖｄが出力される出力部４２ｂ、コンデンサ４２ｃ、第１インピーダンス素子４２ｄ、第２インピーダンス素子４２ｅおよびスイッチ４２ｆとしての３ステートロジックＩＣ（以下、ロジックＩＣ４２ｆともいう）で構成されたスイッチ回路ＳＣ、並びにダイオードを含まずに加算器４２ｍなどで構成されると共にスイッチ４２ｆをオン状態からオフ状態へ、またオフ状態からオン状態へ移行させる制御パルス信号Ｖｃｔを出力するスイッチ制御回路ＳＷＣを備えている。 The waveform shaping circuit 42 shown in FIG. 15 includes an input portion 42a to which the differential signal Vd0 is input, an output portion 42b to which the single-ended signal Vd is output, a capacitor 42c, a first impedance element 42d, a second impedance element 42e, and a switch 42f. and a switch circuit SC composed of a three-state logic IC (hereinafter also referred to as a logic IC 42f), and an adder 42m or the like without including a diode, and the switch 42f is turned from the ON state to the OFF state, and the switch circuit SC is changed from the ON state to the OFF state. A switch control circuit SWC is provided for outputting a control pulse signal Vct for shifting from to ON state.

スイッチ制御回路ＳＷＣは、加算器４２ｍに加えて、抵抗分圧回路４２ｎおよびバイアス電圧源４２ｐを備えて構成されている。抵抗分圧回路４２ｎは、直列接続された抵抗を有して構成されると共に、一端部が出力部４２ｂに接続されると共に他端部にターゲット定電圧Ｖｔｇが印加されて、出力部４２ｂから出力されるシングルエンド信号Ｖｄを分圧して分圧パルス信号Ｖｄｐとして加算器４２ｍに出力する。本例の抵抗分圧回路４２ｋは、一例として 直列接続された２つの抵抗４２ｎ１，４２ｎ２で構成されているが、図示はしないが、さらに多くの抵抗を組み合わせて構成してもよい。バイアス電圧源４２ｐは、負極側がターゲット定電圧Ｖｔｇに接続されることにより、生成した直流定電圧（バイアス電圧）Ｖｂｉ３（≠０ボルト）をターゲット定電圧Ｖｔｇに加算して、加算器４２ｍに出力する。この場合、抵抗分圧回路４２ｎおよびバイアス電圧源４２ｐは、加算器４２ｍから出力される制御パルス信号Ｖｃｔの振幅および直流レベルが後述するロジックＩＣ４２ｆの制御入力端子の入力仕様に合致するように、その分圧比や電圧値が予め規定されている。 The switch control circuit SWC includes an adder 42m, a resistance voltage dividing circuit 42n and a bias voltage source 42p. The resistive voltage dividing circuit 42n is composed of series-connected resistors, and has one end connected to the output section 42b and the other end to which the target constant voltage Vtg is applied and output from the output section 42b. The resulting single-ended signal Vd is voltage-divided and output as a voltage-divided pulse signal Vdp to the adder 42m. The resistive voltage dividing circuit 42k of this example is composed of two resistors 42n1 and 42n2 connected in series as an example, but may be configured by combining more resistors, although not shown. The negative electrode side of the bias voltage source 42p is connected to the target constant voltage Vtg, thereby adding the generated DC constant voltage (bias voltage) Vbi3 (≠0 volt) to the target constant voltage Vtg and outputting it to the adder 42m. . In this case, the resistance voltage dividing circuit 42n and the bias voltage source 42p are arranged so that the amplitude and DC level of the control pulse signal Vct output from the adder 42m match the input specifications of the control input terminal of the logic IC 42f, which will be described later. A voltage division ratio and a voltage value are defined in advance.

加算器４２ｍは、分圧パルス信号Ｖｄｐと、直流定電圧Ｖｂｉ３およびターゲット定電圧Ｖｔｇの加算電圧（Ｖｂｉ３＋Ｖｔｇ）とを入力すると共に電圧加算して、制御パルス信号Ｖｃｔ（＝Ｖｄｐ＋Ｖｂｉ３＋Ｖｔｇ）を出力する。この制御パルス信号Ｖｃｔは、シングルエンド信号Ｖｄを分圧して得られる分圧パルス信号Ｖｄｐと同位相の信号であることから、交流成分Ｖｄ０ａｃにおける低電圧期間ＴＬに低電圧となり、交流成分Ｖｄ０ａｃにおける高電圧期間ＴＨに高電圧となる信号である。つまり、この図１５における制御パルス信号Ｖｃｔは、図６に示す制御パルス信号Ｖｃｔとは逆位相の信号となっている。 The adder 42m receives the divided voltage pulse signal Vdp and the added voltage (Vbi3+Vtg) of the DC constant voltage Vbi3 and the target constant voltage Vtg, adds the voltages, and outputs the control pulse signal Vct (=Vdp+Vbi3+Vtg). Since this control pulse signal Vct has the same phase as the voltage-divided pulse signal Vdp obtained by dividing the single-ended signal Vd, the voltage becomes low during the low-voltage period TL in the AC component Vd0- ac . It is a signal that becomes a high voltage during the high voltage period TH in ac . In other words, the control pulse signal Vct shown in FIG. 15 is a signal having a phase opposite to that of the control pulse signal Vct shown in FIG.

このため、図１５の波形整形回路４２におけるスイッチ回路ＳＣは、上記した図１３の波形整形回路４２におけるスイッチ回路ＳＣを構成するロジックＩＣ４２ｆ（制御入力端子が正論理（ハイアクティブ。制御パルス信号Ｖｃｔが高電位のときにターゲット定電圧Ｖｔｇを出力する構成）のロジックＩＣ）とは異なり、制御入力端子が負論理（ローアクティブ。制御パルス信号Ｖｃｔが低電位のときにターゲット定電圧Ｖｔｇを出力する構成）のロジックＩＣ４２ｆで構成されている。 Therefore, the switch circuit SC in the waveform shaping circuit 42 of FIG. Unlike a logic IC with a configuration that outputs the target constant voltage Vtg when the potential is high, the control input terminal is negative logic (low active. A configuration that outputs the target constant voltage Vtg when the control pulse signal Vct is at a low potential). ) logic IC 42f.

この図１５に示す波形整形回路４２は、図５，９，１３に示す波形整形回路４２と同様に動作して、図６に示すように、差分信号Ｖｄ０を、差分信号Ｖｄ０の交流成分Ｖｄ０ａｃのピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその低電位側電圧（低電圧期間ＴＬの電圧）がターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに整形（波形整形）して出力部４２ｂから出力する。これにより、この波形整形回路４２は、図６に示すように、ＣＡＮフレームを構成する符号Ｃｓの変化に対応して電圧が変化する信号、つまり、この符号Ｃｓが「０」の期間には信号の電圧が低電位（ターゲット定電圧Ｖｔｇ）になり、この符号Ｃｓが「１」の期間には信号の電圧が高電位になるシングルエンド信号Ｖｄを出力する。なお、この図１５に示す波形整形回路４２では、抵抗分圧回路４２ｎは、シングルエンド信号Ｖｄを分圧する上記の機能に加えて、ターゲット定電圧Ｖｔｇをコンデンサ４２ｃの他端部（および出力部４２ｂ）に供給する機能（第１インピーダンス素子４２ｄと同様の機能）を備えている。このため、第１インピーダンス素子４２ｄを省くことも可能である。 The waveform shaping circuit 42 shown in FIG. 15 operates in the same manner as the waveform shaping circuits 42 shown in FIGS. 5, 9 and 13, and as shown in FIG . The peak-to-peak voltage Vp is the same as the peak-to-peak voltage Vp of , and its low potential side voltage (voltage during the low voltage period TL ) is shaped into a single-ended signal Vd specified by the target constant voltage Vtg (waveform shaping) and output from the output unit 42b. As a result, as shown in FIG. 6, the waveform shaping circuit 42 outputs a signal whose voltage changes in response to changes in the code Cs that constitutes the CAN frame. becomes a low potential (target constant voltage Vtg), and a single-ended signal Vd in which the voltage of the signal becomes a high potential during the period when the code Cs is "1" is output. In the waveform shaping circuit 42 shown in FIG. 15, in addition to the function of dividing the single-ended signal Vd, the resistance voltage dividing circuit 42n divides the target constant voltage Vtg into the other end of the capacitor 42c (and the output section 42b). ) (same function as the first impedance element 42d). Therefore, it is possible to omit the first impedance element 42d.

また、図１５に示す波形整形回路４２のスイッチ回路ＳＣを構成するロジックＩＣ４２ｆとして、上記したような制御入力端子が負論理（ローアクティブ）のロジックＩＣを使用する構成に代えて、図示はしないが、制御入力端子が正論理（ハイアクティブ）のロジックＩＣを使用する構成としてもよい。この波形整形回路によれば、図８に示す制御パルス信号Ｖｃｔに基づいて、スイッチ回路ＳＣを構成するロジックＩＣ４２ｆが制御パルス信号Ｖｃｔの高電位のときにターゲット定電圧Ｖｔｇの印加を実行し、制御パルス信号Ｖｃｔの低電位のときにターゲット定電圧Ｖｔｇの印加を停止することから、図８に示すように、差分信号Ｖｄ０を、差分信号Ｖｄ０の交流成分Ｖｄ０ａｃのピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその高電位側電圧（高電圧期間ＴＨの電圧）がターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに整形（波形整形）して出力部４２ｂから出力することができる。これにより、この波形整形回路は、ＣＡＮフレームを構成する符号Ｃｓの変化に対応して電圧が変化する信号、つまり、この符号Ｃｓが「０」の期間には信号の電圧が低電位になり、この符号Ｃｓが「１」の期間には信号の電圧が高電位（ターゲット定電圧Ｖｔｇ）になるシングルエンド信号Ｖｄを出力する。 As the logic IC 42f constituting the switch circuit SC of the waveform shaping circuit 42 shown in FIG. , the control input terminal may be configured to use a positive logic (high active) logic IC. According to this waveform shaping circuit, when the logic IC 42f constituting the switch circuit SC is at the high potential of the control pulse signal Vct, the target constant voltage Vtg is applied based on the control pulse signal Vct shown in FIG. Since the application of the target constant voltage Vtg is stopped when the pulse signal Vct is at a low potential, the differential signal Vd0 is set at a peak-to-peak voltage Vp equivalent to the AC component Vd0ac of the differential signal Vd0, as shown in FIG. The peak-to-peak voltage Vp and the high potential side voltage (the voltage during the high voltage period TH ) are shaped (waveform shaped) into a single-ended signal Vd defined by the target constant voltage Vtg and output from the output section 42b. can be done. As a result, the waveform shaping circuit generates a signal whose voltage changes in accordance with changes in the code Cs forming the CAN frame, that is, the voltage of the signal becomes low during the period when the code Cs is "0". During the period when the code Cs is "1", a single-ended signal Vd is output in which the voltage of the signal becomes a high potential (target constant voltage Vtg).

また、図１５に示す波形整形回路４２や上記した不図示の波形整形回路において、抵抗分圧回路４２ｎから出力される分圧パルス信号Ｖｄｐの振幅および直流レベルがロジックＩＣ４２ｆの制御入力端子の入力仕様に合致するものであるときには、加算器４２ｍおよびバイアス電圧源４２ｐを省いて、図１６に示す波形整形回路４２のように、抵抗分圧回路４２ｎだけでスイッチ制御回路ＳＷＣを構成することもできる。この波形整形回路４２では、抵抗分圧回路４２ｎから出力される分圧パルス信号Ｖｄｐがそのまま制御パルス信号Ｖｃｔとして、ロジックＩＣ４２ｆの制御入力端子に供給される。 In the waveform shaping circuit 42 shown in FIG. 15 and the waveform shaping circuit (not shown) described above, the amplitude and DC level of the voltage-divided pulse signal Vdp output from the resistance voltage dividing circuit 42n correspond to the input specifications of the control input terminal of the logic IC 42f. , the adder 42m and the bias voltage source 42p may be omitted, and the switch control circuit SWC may be configured with only the resistance voltage dividing circuit 42n, like the waveform shaping circuit 42 shown in FIG. In the waveform shaping circuit 42, the divided voltage pulse signal Vdp output from the resistance voltage dividing circuit 42n is directly supplied to the control input terminal of the logic IC 42f as the control pulse signal Vct.

図１６に示す波形整形回路４２は、スイッチ回路ＳＣを構成するロジックＩＣ４２ｆとして、制御入力端子が正論理（ハイアクティブ）のロジックＩＣを使用する構成のため、図８に示すように、差分信号Ｖｄ０を、差分信号Ｖｄ０の交流成分Ｖｄ０ａｃのピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその高電位側電圧（高電圧期間ＴＨの電圧）がターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに整形（波形整形）して出力部４２ｂから出力する。 The waveform shaping circuit 42 shown in FIG. 16 uses a logic IC with a positive logic (high active) control input terminal as the logic IC 42f that constitutes the switch circuit SC. is a peak-to-peak voltage Vp equivalent to the peak-to-peak voltage Vp of the AC component Vd0 ac of the difference signal Vd0, and its high potential side voltage (voltage during the high voltage period TH ) is defined as the target constant voltage Vtg The single-ended signal Vd is shaped (waveform shaped) and output from the output section 42b.

なお、図示はしないが、図１６に示す波形整形回路４２のスイッチ回路ＳＣを構成するロジックＩＣ４２ｆとして、制御入力端子が負論理（ローアクティブ）のロジックＩＣを使用して波形整形回路を構成することもできる。この波形整形回路は、図６に示すように、差分信号Ｖｄ０を、差分信号Ｖｄ０の交流成分Ｖｄ０ａｃのピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその低電位側電圧（低電圧期間ＴＬの電圧）がターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに整形（波形整形）して出力部４２ｂから出力する。 Although not shown, the waveform shaping circuit may be configured using a logic IC whose control input terminal is negative logic (low active) as the logic IC 42f that constitutes the switch circuit SC of the waveform shaping circuit 42 shown in FIG. can also As shown in FIG. 6, this waveform shaping circuit converts the differential signal Vd0 to a peak-to-peak voltage Vp that is equivalent to the peak-to-peak voltage Vp of the AC component Vd0ac of the differential signal Vd0 and its low potential side voltage (low voltage). The voltage during the voltage period TL ) is shaped (waveform shaped) into a single-ended signal Vd defined by the target constant voltage Vtg and output from the output section 42b.

また、上記した各波形整形回路４２において使用されるターゲット定電圧Ｖｔｇは、波形整形回路４２に不図示の直流定電圧源を配置して、この直流定電圧源から出力される直流定電圧を使用することもできるし、図５において破線で示すように、波形整形回路４２の外部から入力された電圧データＤｖをＤ／Ａ変換して、この電圧データＤｖで示される電圧値の直流電圧を出力するＤ／Ａ変換器１５を波形整形回路４２に配置して、このＤ／Ａ変換器１５から出力される直流電圧をターゲット定電圧Ｖｔｇとして使用する構成とすることもできる。なお、一例として図５に示す波形整形回路４２を例に挙げたが、図７，図９～１６の各波形整形回路４２についても同様である。このＤ／Ａ変換器１５を波形整形回路４２に配置する構成を採用したときには、電圧データＤｖを変更することで、シングルエンド信号Ｖｄにおいてターゲット定電圧Ｖｔｇに規定される高電位側電圧（高電圧期間ＴＨの電圧）や低電位側電圧（低電圧期間ＴＬの電圧）を変更することができる。したがって、差分信号Ｖｄ０をシングルエンド信号Ｖｄに確実に整形し得るように、ターゲット定電圧Ｖｔｇを調整することが容易に実行可能となる。 In addition, the target constant voltage Vtg used in each waveform shaping circuit 42 described above uses a DC constant voltage output from a DC constant voltage source (not shown) arranged in the waveform shaping circuit 42. Alternatively, as indicated by the dashed line in FIG. 5, the voltage data Dv input from the outside of the waveform shaping circuit 42 is D/A converted to output a DC voltage having a voltage value indicated by the voltage data Dv. It is also possible to arrange the D/A converter 15 to the waveform shaping circuit 42 and use the DC voltage output from this D/A converter 15 as the target constant voltage Vtg. Although the waveform shaping circuit 42 shown in FIG. 5 is taken as an example, the waveform shaping circuits 42 shown in FIGS. 7 and 9 to 16 are the same. When the configuration in which the D/A converter 15 is arranged in the waveform shaping circuit 42 is adopted, by changing the voltage data Dv, the high potential side voltage (high voltage The voltage during the period TH ) and the low potential side voltage (voltage during the low voltage period TL ) can be changed. Therefore, it becomes possible to easily adjust the target constant voltage Vtg so that the differential signal Vd0 can be reliably shaped into the single-ended signal Vd.

符号化装置３は、信号生成装置２から出力された符号特定用信号Ｓｆに基づき、ロジック信号Ｓａに対応する符号Ｃｓ（図６，８参照）を特定する符号化処理を実行し、特定した符号Ｃｓの列（すなわち、シリアルバスＳＢを伝送されているＣＡＮフレームと同じＣＡＮフレーム）を、信号読取システム１に接続されている各種ＣＡＮ通信対応機器に出力する。具体的には、符号化装置３は、符号化処理において、符号特定用信号Ｓｆの高電位期間においては、シリアルバスＳＢを介して伝送されているＣＡＮフレームを構成する符号Ｃｓが「１」であると特定し、かつ符号特定用信号Ｓｆの低電位期間においては、このＣＡＮフレームを構成する符号Ｃｓが「０」であると特定すると共に、特定した符号Ｃｓで構成される符号列を、シリアルバスＳＢを介して伝送されているＣＡＮフレームと特定して、各種ＣＡＮ通信対応機器に出力する。この場合、符号化装置３は、ＣＡＮ通信対応機器と有線伝送路を介して接続されているときには、特定したＣＡＮフレームを有線通信でＣＡＮ通信対応機器に出力（送信）し、ＣＡＮ通信対応機器と無線伝送路を介して接続されているときには、特定したＣＡＮフレームを無線通信でＣＡＮ通信対応機器に出力（送信）する。 The encoding device 3 executes encoding processing for specifying the code Cs (see FIGS. 6 and 8) corresponding to the logic signal Sa based on the code specifying signal Sf output from the signal generating device 2, and the specified code The sequence of Cs (that is, the same CAN frame as the CAN frame transmitted over the serial bus SB) is output to various CAN communication compatible devices connected to the signal reading system 1 . Specifically, in the encoding process, the encoding device 3 determines that the code Cs constituting the CAN frame transmitted via the serial bus SB is "1" during the high potential period of the code specifying signal Sf. In the low potential period of the code specifying signal Sf, the code Cs constituting this CAN frame is specified to be "0", and the code string composed of the specified code Cs is transmitted serially. The CAN frame transmitted via the bus SB is identified and output to various CAN communication compatible devices. In this case, when the encoding device 3 is connected to the CAN communication compatible device via the wired transmission path, the encoding device 3 outputs (transmits) the specified CAN frame to the CAN communication compatible device through wired communication, and transmits the specified CAN frame to the CAN communication compatible device. When connected via a wireless transmission line, the specified CAN frame is output (transmitted) to the CAN communication compatible device by wireless communication.

次に、信号読取システム１の使用例、およびその際の信号読取システム１の動作について、図面を参照して説明する。なお、図２に示すように、電極部１１ａの電極２１はシールドケーブルＣＢａの芯線を介してインピーダンス素子１２ａの一端に接続され、電極部１１ａのシールド２２はシールドケーブルＣＢａのシールドを介して信号生成装置２のグランドＧに接続され、電極部１１ｂの電極２１はシールドケーブルＣＢｂの芯線を介してインピーダンス素子１２ｂの一端に接続され、かつ電極部１１ｂのシールド２２はシールドケーブルＣＢｂのシールドを介して信号生成装置２のグランドＧに接続されているものとする。 Next, a usage example of the signal reading system 1 and an operation of the signal reading system 1 at that time will be described with reference to the drawings. As shown in FIG. 2, the electrode 21 of the electrode portion 11a is connected to one end of the impedance element 12a via the core wire of the shielded cable CBa, and the shield 22 of the electrode portion 11a generates a signal via the shield of the shielded cable CBa. The electrode 21 of the electrode portion 11b is connected to one end of the impedance element 12b via the core wire of the shield cable CBb, and the shield 22 of the electrode portion 11b is connected to the ground G of the device 2 via the shield of the shield cable CBb. It is assumed that it is connected to the ground G of the generator 2 .

まず、図２に示すように、自動車に敷設されているシリアルバスＳＢにおける被覆導線Ｌａ，Ｌｂの被覆部に電極２１が接触（当接）するように電極部１１ａ，１１ｂを被覆導線Ｌａ，Ｌｂにそれぞれ装着すると共に、シリアルバスＳＢから読み取ったＣＡＮフレーム（符号Ｃｓの列）を出力すべきＣＡＮ通信対応機器を符号化装置３に接続する。 First, as shown in FIG. 2, the electrode portions 11a and 11b are connected to the covered conductors La and Lb so that the electrode 21 contacts (abuts) the covered portions of the covered conductors La and Lb in the serial bus SB installed in the vehicle. , and a CAN communication compatible device to output a CAN frame (a string of codes Cs) read from the serial bus SB is connected to the encoding device 3 .

この場合、本例の信号読取システム１では、被覆導線Ｌａ，Ｌｂ自体を加工する（絶縁被覆を剥がす）ことなく、電極部１１ａ，１１ｂを装着するだけでシリアルバスＳＢからロジック信号Ｓａを読み取ることができるため、シリアルバスＳＢにコネクタが配設されていない場合においても使用することができる。また、コネクタが配設されていたとしても、シリアルバスＳＢに対する接続場所（電極部１１ａ，１１ｂの装着場所）がコネクタの配設場所に限定されずに、被覆導線Ｌａ，Ｌｂの長手方向における任意の場所に接続する（電極部１１ａ，１１ｂを装着する）ことが可能となっている。 In this case, in the signal reading system 1 of this example, the logic signal Sa can be read from the serial bus SB only by mounting the electrode portions 11a and 11b without processing the coated conductors La and Lb themselves (removing the insulating coating). Therefore, it can be used even when no connector is provided on the serial bus SB. Further, even if a connector is provided, the location of connection to the serial bus SB (where the electrode portions 11a and 11b are attached) is not limited to the location of the connector, and can be arbitrarily selected in the longitudinal direction of the coated conductors La and Lb. It is possible to connect (attach the electrode parts 11a and 11b) to the place of .

この状態において、自動車に搭載された図外のＣＡＮ通信対応機器（制御情報を示すＣＡＮフレームを出力するコントローラや、任意の計測結果を示すＣＡＮフレームを出力する検出器等）からシリアルバスＳＢにロジック信号Ｓａが出力されたときに、信号生成装置２では、被覆導線Ｌａに装着された電極部１１ａとシールドケーブルＣＢａを介して接続されたインピーダンス素子１２ａには、被覆導線Ｌａに伝送されている電圧信号Ｖａの電圧Ｖａに応じて電圧が変化する第１電圧信号Ｖｃ１が発生し、また被覆導線Ｌｂに装着された電極部１１ｂとシールドケーブルＣＢｂを介して接続されたインピーダンス素子１２ｂには、被覆導線Ｌｂに伝送されている電圧信号Ｖｂの電圧Ｖｂに応じて電圧が変化する第２電圧信号Ｖｃ２が発生する。 In this state, the CAN communication compatible device (not shown) installed in the car (such as a controller that outputs a CAN frame indicating control information, a detector that outputs a CAN frame indicating arbitrary measurement results, etc.) sends a logic signal to the serial bus SB. When the signal Sa is output, the impedance element 12a connected to the electrode portion 11a attached to the covered conductor La and the shielded cable CBa in the signal generator 2 receives the voltage transmitted to the covered conductor La. A first voltage signal Vc1 whose voltage changes according to the voltage Va of the signal Va is generated. A second voltage signal Vc2 is generated whose voltage varies according to the voltage Vb of the voltage signal Vb transmitted to Lb.

信号生成装置２では、差動増幅部１３が、この第１電圧信号Ｖｃ１およびこの第２電圧信号Ｖｃ２を入力すると共に、これらの電圧信号Ｖｃ１，Ｖｃ２の差分電圧（Ｖｃ１－Ｖｃ２）に応じて電圧が変化するシングルエンド信号Ｖｄを出力する。この場合、差動増幅部１３では、波形整形回路４２が図５，９，１１，１３，１５のうちのいずれかに示す回路構成のときには、図６に示すように、シリアルバスＳＢに伝送されているＣＡＮフレームを構成する符号Ｃｓが「０」の期間には信号の電圧が低電位（ターゲット定電圧Ｖｔｇ）になり、この符号Ｃｓが「１」の期間には信号の電圧が高電位になるシングルエンド信号Ｖｄ（つまり、低電位期間の信号の電圧（信号のボトム電圧）がターゲット定電圧Ｖｔｇに規定されるように波形整形された信号）を出力する。また、波形整形回路４２が図７，１０，１２，１４，１６のうちのいずれかに示す回路構成のときには、図８に示すように、シリアルバスＳＢに伝送されているＣＡＮフレームを構成する符号Ｃｓが「１」の期間には信号の電圧が高電位（ターゲット定電圧Ｖｔｇ）になり、この符号Ｃｓが「０」の期間には信号の電圧が低電位になるシングルエンド信号Ｖｄ（つまり、高電位期間の信号の電圧（信号のトップ電圧）がターゲット定電圧Ｖｔｇに規定されるように波形整形された信号）を出力する。 In the signal generation device 2, the differential amplifier 13 receives the first voltage signal Vc1 and the second voltage signal Vc2, and converts the differential voltage (Vc1-Vc2) between the voltage signals Vc1 and Vc2 into a voltage. outputs a single-ended signal Vd in which Vd changes. In this case, in the differential amplifier section 13, when the waveform shaping circuit 42 has any of the circuit configurations shown in FIGS. The voltage of the signal becomes low potential (target constant voltage Vtg) during the period when the code Cs constituting the CAN frame is "0", and the voltage of the signal becomes high potential during the period when the code Cs is "1". (that is, a signal whose waveform is shaped such that the voltage of the signal during the low potential period (the bottom voltage of the signal) is defined by the target constant voltage Vtg). When the waveform shaping circuit 42 has any of the circuit configurations shown in FIGS. 7, 10, 12, 14 and 16, as shown in FIG. The voltage of the signal becomes high potential (target constant voltage Vtg) during the period when Cs is "1", and the single-ended signal Vd (that is, It outputs a signal whose waveform is shaped such that the voltage of the signal during the high potential period (the top voltage of the signal) is defined by the target constant voltage Vtg.

また、信号生成装置２では、波形整形回路４２が図５，９，１１，１３，１５のうちのいずれかに示す回路構成のときには、この波形整形回路４２の回路構成に対応して図５に示す回路に構成された信号生成部１４が、図６に示すように、シリアルバスＳＢを介して伝送されるＣＡＮフレームを構成する符号Ｃｓが「１」の期間において「高電位期間」となり、この符号Ｃｓが「０」の期間において「低電位期間」となる符号特定用信号Ｓｆを生成して出力する。また、波形整形回路４２が図７，１０，１２，１４，１６のうちのいずれかに示す回路構成のときには、この波形整形回路４２の回路構成に対応して図７に示す回路に構成された信号生成部１４が、図８に示すように、シリアルバスＳＢを介して伝送されるＣＡＮフレームを構成する符号Ｃｓが「１」の期間において「高電位期間」となり、この符号Ｃｓが「０」の期間において「低電位期間」となる符号特定用信号Ｓｆを生成して出力する。 In the signal generator 2, when the waveform shaping circuit 42 has any of the circuit configurations shown in FIGS. As shown in FIG. 6, the signal generator 14 configured in the circuit shown in FIG. A code identification signal Sf is generated and output in a "low potential period" during the period when the code Cs is "0". 7, 10, 12, 14 and 16, the circuit shown in FIG. As shown in FIG. 8, the signal generator 14 determines that the period in which the code Cs constituting the CAN frame transmitted via the serial bus SB is "1" is a "high potential period", and the code Cs is "0". During the period of , the code identification signal Sf is generated and output during the "low potential period".

また、符号化装置３では、信号生成装置２によって生成されて出力された符号特定用信号Ｓｆに基づき、シリアルバスＳＢを介して伝送されているＣＡＮフレームを構成する符号Ｃｓを特定すると共に、特定した符号Ｃｓで構成される符号列を、シリアルバスＳＢを介して伝送されているＣＡＮフレームと特定して、各種ＣＡＮ通信対応機器に出力する。これにより、このＣＡＮ通信対応機器では、信号読取システム１から出力された（信号読取システム１によってシリアルバスＳＢから読み取られた）ＣＡＮフレーム（符号Ｃｓの列）に対応して予め規定されている各種の処理が実行される。 Further, based on the code identification signal Sf generated and output by the signal generation device 2, the coding device 3 identifies the code Cs constituting the CAN frame transmitted via the serial bus SB, and also identifies the code Cs. A code string composed of the code Cs is identified as a CAN frame being transmitted via the serial bus SB, and is output to various CAN communication compatible devices. As a result, in this CAN communication compatible device, various kinds of data pre-specified corresponding to the CAN frame (string of code Cs) output from the signal reading system 1 (read from the serial bus SB by the signal reading system 1) process is executed.

このように、この信号生成装置２を構成する上記した各波形整形回路４２は、いずれも温度の影響を受けるダイオードをスイッチ回路ＳＣに含まない構成となっている。したがって、これらの波形整形回路４２によれば、温度の影響の極めて少ないターゲット定電圧Ｖｔｇを使用することにより、差動増幅回路４１から出力される差分信号Ｖｄ０を、温度の影響を受けることなく、差分信号Ｖｄ０の交流成分Ｖｄ０ａｃのピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその低電位側電圧（低電圧期間ＴＬの電圧）が温度の影響を受けない定電圧（ターゲット定電圧Ｖｔｇ）に規定されたシングルエンド信号Ｖｄに確実に整形したり、また差分信号Ｖｄ０の交流成分Ｖｄ０ａｃのピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその高電位側電圧（高電圧期間ＴＨの電圧）が温度の影響を受けない定電圧（ターゲット定電圧Ｖｔｇ）に規定されたシングルエンド信号Ｖｄに確実に整形したりして、出力部４２ｂから出力することができる。このため、この波形整形回路４２を備えた信号生成装置２によれば、温度の影響を受けることなく、符号特定用信号Ｓｆを確実に生成することができ、またこの信号生成装置２を備えた信号読取システム１によれば、温度の影響を受けることなく、ＣＡＮ通信用のシリアルバスＳＢからＣＡＮフレームを正確に読み取り、読み取ったＣＡＮフレームと同じＣＡＮフレームＣｓを各種のＣＡＮ通信対応機器に確実に出力することができる。一方、本例のスイッチ回路ＳＣに相当する回路にダイオードを含む構成の波形整形回路では、温度の影響の極めて少ないターゲット定電圧Ｖｔｇを使用したとしても、順方向電圧が温度の影響を受けて変化するダイオードを介してこのターゲット定電圧Ｖｔｇが供給されることになるため、シングルエンド信号Ｖｄにおける低電位側電圧や高電位側電圧は温度の影響を受けて変化するものとなる。また、各波形整形回路４２は、差分信号Ｖｄ０に重畳している直流成分Ａ（低周波ノイズ）を除去して出力する機能を有するため、波形整形回路４２を備えた信号生成装置２、およびこの信号生成装置２を備えた信号読取システム１によれば、直流成分Ａ（低周波ノイズ）の影響を受けることなく、符号特定用信号Ｓｆ、およびをＣＡＮフレームＣｓを正確に生成して出力することができる。 As described above, each of the waveform shaping circuits 42 constituting the signal generation device 2 has a configuration in which the switch circuit SC does not include a diode that is affected by temperature. Therefore, according to these waveform shaping circuits 42, the differential signal Vd0 output from the differential amplifier circuit 41 can be changed to A constant voltage ( target (constant voltage Vtg), and the peak-to-peak voltage Vp equivalent to the peak-to-peak voltage Vp of the AC component Vd0ac of the differential signal Vd0, and the higher potential side voltage thereof. (The voltage in the high voltage period TH ) can be reliably shaped into a single-ended signal Vd defined as a constant voltage (target constant voltage Vtg) that is not affected by temperature, and can be output from the output section 42b. . Therefore, according to the signal generator 2 having the waveform shaping circuit 42, the code specifying signal Sf can be reliably generated without being affected by the temperature. According to the signal reading system 1, the CAN frame is accurately read from the serial bus SB for CAN communication without being affected by the temperature, and the same CAN frame Cs as the read CAN frame is reliably sent to various CAN communication compatible devices. can be output. On the other hand, in the waveform shaping circuit that includes a diode in the circuit corresponding to the switch circuit SC of this example, even if the target constant voltage Vtg, which is extremely less affected by temperature, is used, the forward voltage changes under the influence of temperature. Since the target constant voltage Vtg is supplied via the diode that connects the two terminals, the low potential side voltage and the high potential side voltage of the single-ended signal Vd change under the influence of temperature. Further, each waveform shaping circuit 42 has a function of removing the DC component A (low-frequency noise) superimposed on the differential signal Vd0 and outputting it. According to the signal reading system 1 having the signal generator 2, the code identification signal Sf and the CAN frame Cs can be accurately generated and output without being affected by the DC component A (low frequency noise). can be done.

なお、この信号生成装置２では、上記したように、シングルエンド信号Ｖｄが出力される波形整形回路４２の部位（例えば、出力部４２ｂ）に対してターゲット定電圧Ｖｔｇを印加する経路（本例では、スイッチ回路ＳＣ）にダイオードが含まれていなければよいのであって、波形整形回路４２におけるスイッチ回路ＳＣ以外の回路にダイオードが含まれていてもよいのは勿論である。この種のダイオードとしては、例えば、図示はしないが、コンパレータ４２ｇから出力される制御パルス信号Ｖｃｔの上限電圧や下限電圧を、スイッチ４２ｆの入力電圧範囲内に制限するために、コンパレータ４２ｇの出力端子に接続される電圧クリップ（電圧リミッタ）用のダイオードなどがある。また、波形整形回路４２の外部ではあるが、シングルエンド信号Ｖｄにおけるターゲット定電圧Ｖｔｇに規定されていない側の電圧をコンパレータ１４ａの入力電圧範囲内に制限するために、信号生成部１４におけるコンパレータ１４ａの非反転入力端子に接続される電圧クリップ（電圧リミッタ）用のダイオードなどがある。 In this signal generator 2, as described above, the path (in this example, , switch circuit SC), and it is of course possible to include diodes in circuits other than the switch circuit SC in the waveform shaping circuit . As this type of diode, for example, although not shown, the output terminal of the comparator 42g is used to limit the upper limit voltage and lower limit voltage of the control pulse signal Vct output from the comparator 42g within the input voltage range of the switch 42f. There is a diode for voltage clip (voltage limiter) connected to . Further, although it is external to the waveform shaping circuit 42, in order to limit the voltage on the side of the single-end signal Vd not specified by the target constant voltage Vtg to within the input voltage range of the comparator 14a, the comparator 14a in the signal generator 14 There is a diode for voltage clip (voltage limiter) connected to the non-inverting input terminal of .

また、この信号生成装置２を構成する上記した図５に示す波形整形回路４２では、スイッチ制御回路ＳＷＣは、コンデンサ４２ｃの他端部に反転入力端子が接続され、かつターゲット定電圧Ｖｔｇよりも高い（若干高い）基準電圧Ｖｒ１が非反転入力端子に入力されて、出力端子から制御パルス信号Ｖｃｔを出力するコンパレータ４２ｇを有して構成されている。したがって、この波形整形回路４２によれば、シングルエンド信号Ｖｄの低電位側電圧（低電圧期間ＴＬの電圧）がターゲット定電圧Ｖｔｇに規定されている状態において、シングルエンド信号Ｖｄにノイズが重畳した場合であっても、そのノイズの電圧レベルが基準電圧Ｖｒ１に達するまで（基準電圧Ｖｒ１に上昇するまで）は、スイッチ制御回路ＳＷＣが制御パルス信号Ｖｃｔを高電位に維持して（つまり、スイッチ４２ｆをオン状態に維持して）、スイッチ回路ＳＣに対してコンデンサ４２ｃの他端部（および出力部４２ｂ）へのターゲット定電圧Ｖｔｇの印加を継続させることができる。したがって、この波形整形回路４２によれば、ノイズによる誤動作を軽減することができる。 In the waveform shaping circuit 42 shown in FIG. 5, which constitutes the signal generation device 2, the switch control circuit SWC has an inverting input terminal connected to the other end of the capacitor 42c and a voltage higher than the target constant voltage Vtg. A (slightly higher) reference voltage Vr1 is input to a non-inverting input terminal, and the comparator 42g outputs a control pulse signal Vct from an output terminal. Therefore, according to the waveform shaping circuit 42, noise is superimposed on the single-ended signal Vd in a state where the low-potential side voltage of the single-ended signal Vd (the voltage during the low-voltage period TL ) is defined as the target constant voltage Vtg. Even in such a case, until the voltage level of the noise reaches the reference voltage Vr1 (until it rises to the reference voltage Vr1), the switch control circuit SWC maintains the control pulse signal Vct at a high potential (that is, the switch 42f in the ON state) to allow the switch circuit SC to continue applying the target constant voltage Vtg to the other end of the capacitor 42c (and the output section 42b). Therefore, according to the waveform shaping circuit 42, malfunction due to noise can be reduced.

また、この信号生成装置２を構成する上記した図７に示す波形整形回路４２では、スイッチ制御回路ＳＷＣは、コンデンサ４２ｃの他端部に非反転入力端子が接続され、かつターゲット定電圧Ｖｔｇよりも低い（若干低い）基準電圧Ｖｒ１が反転入力端子に入力されて、出力端子から制御パルス信号Ｖｃｔを出力するコンパレータ４２ｇを有して構成されている。したがって、この波形整形回路４２によれば、シングルエンド信号Ｖｄの高電位側電圧（高電圧期間ＴＨの電圧）がターゲット定電圧Ｖｔｇに規定されている状態において、シングルエンド信号Ｖｄにノイズが重畳した場合であっても、そのノイズの電圧レベルが基準電圧Ｖｒ１に達するまで（基準電圧Ｖｒ１に低下するまで）は、スイッチ制御回路ＳＷＣが制御パルス信号Ｖｃｔを高電位に維持して（つまり、スイッチ４２ｆをオン状態に維持して）、スイッチ回路ＳＣに対してコンデンサ４２ｃの他端部（および出力部４２ｂ）へのターゲット定電圧Ｖｔｇの印加を継続させることができる。したがって、この波形整形回路４２によれば、ノイズによる誤動作を軽減することができる。 In the waveform shaping circuit 42 shown in FIG. 7, which constitutes the signal generator 2, the switch control circuit SWC has a non-inverting input terminal connected to the other end of the capacitor 42c, and a voltage higher than the target constant voltage Vtg. It has a comparator 42g which receives a low (slightly low) reference voltage Vr1 at its inverting input terminal and outputs a control pulse signal Vct from its output terminal. Therefore, according to the waveform shaping circuit 42, noise is superimposed on the single-ended signal Vd in a state where the high-potential side voltage of the single-ended signal Vd (the voltage in the high-voltage period TH ) is regulated to the target constant voltage Vtg. Even in such a case, until the voltage level of the noise reaches the reference voltage Vr1 (until it drops to the reference voltage Vr1), the switch control circuit SWC maintains the control pulse signal Vct at a high potential (that is, the switch 42f in the ON state) to allow the switch circuit SC to continue applying the target constant voltage Vtg to the other end of the capacitor 42c (and the output section 42b). Therefore, according to the waveform shaping circuit 42, malfunction due to noise can be reduced.

このため、この図５，７に示す波形整形回路４２を備えた信号生成装置２によれば、温度の影響を受けることなく、またノイズによる誤動作を軽減しつつ、符号特定用信号Ｓｆを確実に生成することができ、またこの信号生成装置２を備えた信号読取システム１によれば、温度の影響を受けることなく、またノイズによる誤動作を軽減しつつ、ＣＡＮ通信用のシリアルバスＳＢからＣＡＮフレームを正確に読み取り、読み取ったＣＡＮフレームと同じＣＡＮフレームＣｓを各種のＣＡＮ通信対応機器に出力することができる。 Therefore, according to the signal generation device 2 having the waveform shaping circuit 42 shown in FIGS. 5 and 7, the code specifying signal Sf can be reliably generated without being affected by temperature and while reducing malfunction due to noise. According to the signal reading system 1 including this signal generating device 2, the CAN frame can be read from the serial bus SB for CAN communication without being affected by temperature and while reducing malfunction due to noise. can be accurately read, and the same CAN frame Cs as the read CAN frame can be output to various CAN communication compatible devices.

また、この信号生成装置２を構成する上記した図９に示す波形整形回路４２では、スイッチ制御回路ＳＷＣは、反転入力端子がコンデンサ４２ｃの他端部に接続されると共に出力端子から制御パルス信号Ｖｃｔを出力するコンパレータ４２ｇと、一端部がこの出力端子に接続されると共に他端部にターゲット定電圧Ｖｔｇの近傍の基準電圧Ｖｒ２（またはターゲット定電圧Ｖｔｇ）が印加されて、この基準電圧Ｖｒ２（またはターゲット定電圧Ｖｔｇ）および制御パルス信号Ｖｃｔの電圧で規定される分圧電圧をコンパレータ４２ｇの非反転入力端子に基準電圧Ｖｒ１として出力する抵抗分圧回路４２ｋとを備えて、コンパレータ４２ｇがヒステリシス特性を有している（コンパレータ４２ｇがヒステリシスコンパレータとして動作する）。 In the waveform shaping circuit 42 shown in FIG. 9 constituting the signal generation device 2, the switch control circuit SWC has an inverting input terminal connected to the other end of the capacitor 42c and an output terminal for the control pulse signal Vct. and a comparator 42g having one end connected to this output terminal and having the other end applied with a reference voltage Vr2 near the target constant voltage Vtg (or the target constant voltage Vtg). and a resistance voltage dividing circuit 42k for outputting a divided voltage defined by the voltage of the target constant voltage Vtg) and the control pulse signal Vct to the non-inverting input terminal of the comparator 42g as the reference voltage Vr1. (the comparator 42g operates as a hysteresis comparator).

また、この信号生成装置２を構成する上記した図１０に示す波形整形回路４２では、スイッチ制御回路ＳＷＣは、反転入力端子に基準電圧Ｖｒ１（ターゲット定電圧Ｖｔｇおよびターゲット定電圧Ｖｔｇの近傍の電圧のうちのいずれかの電圧）が印加されると共に出力端子から制御パルス信号Ｖｃｔを出力するコンパレータ４２ｇと、一端部がこの出力端子に接続されると共に他端部がコンデンサ４２ｃの他端部に接続されて、シングルエンド信号Ｖｄの電圧および制御パルス信号Ｖｃｔの電圧で規定される分圧パルス信号Ｖｄｐをコンパレータ４２ｇの非反転入力端子に出力する抵抗分圧回路４２ｋとを備えて、コンパレータ４２ｇがヒステリシス特性を有している（コンパレータ４２ｇがヒステリシスコンパレータとして動作する）。 In the waveform shaping circuit 42 shown in FIG. 10 constituting the signal generating device 2, the switch control circuit SWC supplies the inverting input terminal with the reference voltage Vr1 (the target constant voltage Vtg and a voltage near the target constant voltage Vtg). and a comparator 42g for outputting a control pulse signal Vct from an output terminal, one end of which is connected to this output terminal and the other end of which is connected to the other end of a capacitor 42c. and a resistance voltage dividing circuit 42k for outputting a divided voltage pulse signal Vdp defined by the voltage of the single-ended signal Vd and the voltage of the control pulse signal Vct to the non-inverting input terminal of the comparator 42g, the comparator 42g having a hysteresis characteristic. (comparator 42g operates as a hysteresis comparator).

したがって、この図９，１０に示す波形整形回路４２によれば、シングルエンド信号Ｖｄが低電位側電圧（低電圧期間ＴＬの電圧）のとき、およびシングルエンド信号Ｖｄが高電位側電圧（高電圧期間ＴＨの電圧）のときのいずれのときに、シングルエンド信号Ｖｄにノイズが重畳した場合であっても、そのノイズの電圧レベルが上記のヒステリシス特性で規定されるレベル未満のときには、スイッチ制御回路ＳＷＣが制御パルス信号Ｖｃｔの電位を現在の電位に維持すること（つまり、スイッチ４２ｆがオン状態のときにはこの状態を維持し、またスイッチ４２ｆがオフ状態のときにはこの状態を維持すること）ができることから、シングルエンド信号Ｖｄの電圧を現在の状態に維持することができる。したがって、これらの波形整形回路４２によれば、ノイズによる誤動作を一層軽減することができる。 Therefore, according to the waveform shaping circuit 42 shown in FIGS. 9 and 10, when the single-ended signal Vd is at the low potential side voltage (voltage during the low voltage period TL ) and when the single-ended signal Vd is at the high potential side voltage (high voltage) Even if noise is superimposed on the single-ended signal Vd at any time during the voltage period TH ), if the voltage level of the noise is less than the level defined by the hysteresis characteristic, the switch is closed. The control circuit SWC maintains the potential of the control pulse signal Vct at the current potential (that is, maintains this state when the switch 42f is on and maintains this state when the switch 42f is off). Therefore, the voltage of the single-ended signal Vd can be maintained at its current state. Therefore, according to these waveform shaping circuits 42, malfunction due to noise can be further reduced.

このため、この図９，１０に示す波形整形回路４２を備えた信号生成装置２によれば、温度の影響を受けることなく、またノイズによる誤動作を一層軽減しつつ、符号特定用信号Ｓｆを確実に生成することができ、またこの信号生成装置２を備えた信号読取システム１によれば、温度の影響を受けることなく、またノイズによる誤動作を一層軽減しつつ、ＣＡＮ通信用のシリアルバスＳＢからＣＡＮフレームを正確に読み取り、読み取ったＣＡＮフレームと同じＣＡＮフレームＣｓを各種のＣＡＮ通信対応機器に出力することができる。 Therefore, according to the signal generation device 2 having the waveform shaping circuit 42 shown in FIGS. 9 and 10, the code specifying signal Sf can be generated reliably without being affected by temperature and while further reducing malfunctions due to noise. According to the signal reading system 1 having this signal generating device 2, the signal can be generated from the serial bus SB for CAN communication without being affected by temperature and while further reducing malfunction due to noise. A CAN frame can be accurately read, and a CAN frame Cs identical to the read CAN frame can be output to various CAN communication compatible devices.

また、この信号生成装置２を構成する上記した図１５，１６に示す波形整形回路４２によれば、コンパレータを使用しない構成においても、差動増幅回路４１から出力される差分信号Ｖｄ０を、温度の影響を受けることなく、差分信号Ｖｄ０の交流成分Ｖｄ０ａｃのピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその低電位側電圧（低電圧期間ＴＬの電圧）がターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに確実に整形したり、また差分信号Ｖｄ０の交流成分Ｖｄ０ａｃのピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその高電位側電圧（高電圧期間ＴＨの電圧）がターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに確実に整形したりして、出力部４２ｂから出力することができる。また、これにより、波形整形回路の設計の自由度を高めることもできる。 Further, according to the waveform shaping circuit 42 shown in FIGS. 15 and 16, which constitutes the signal generating device 2, the difference signal Vd0 output from the differential amplifier circuit 41 can be converted to Without being affected, the peak-to-peak voltage Vp equivalent to the peak-to-peak voltage Vp of the AC component Vd0ac of the differential signal Vd0, and the low potential side voltage (the voltage during the low voltage period TL ) reaches the target constant voltage Vtg. and the peak-to-peak voltage Vp equivalent to the peak-to-peak voltage Vp of the AC component Vd0ac of the differential signal Vd0 and its high potential side voltage (high voltage period TH voltage) can be reliably shaped into a single-ended signal Vd defined by the target constant voltage Vtg and output from the output section 42b. In addition, it is possible to increase the degree of freedom in designing the waveform shaping circuit.

また、この信号生成装置２を構成する上記した図１３～１６に示す波形整形回路４２では、スイッチ回路ＳＣを構成するスイッチ４２ｆが、スリーステートバッファとしての３ステートロジックＩＣ（ロジックＩＣ４２ｆ）で構成されている。したがって、この各波形整形回路４２によれば、集積回路に内蔵されている出力バッファ（または入出力バッファ（双方向バッファ））をロジックＩＣ４２ｆとして使用することができる。 In the waveform shaping circuit 42 shown in FIGS. 13 to 16 constituting the signal generation device 2, the switch 42f constituting the switch circuit SC is composed of a 3-state logic IC (logic IC 42f) as a three-state buffer. ing. Therefore, according to each waveform shaping circuit 42, an output buffer (or an input/output buffer (bidirectional buffer)) incorporated in the integrated circuit can be used as the logic IC 42f.

また、この信号生成装置２を構成する波形整形回路４２が、上記したＤ／Ａ変換器１５を備えた構成のときには、Ｄ／Ａ変換器１５への電圧データＤｖを変更することで、シングルエンド信号Ｖｄにおいてターゲット定電圧Ｖｔｇに規定される高電位側電圧（高電圧期間ＴＨの電圧）や低電位側電圧（低電圧期間ＴＬの電圧）を変更することができる。したがって、差分信号Ｖｄ０をシングルエンド信号Ｖｄに確実に整形し得るように、ターゲット定電圧Ｖｔｇを調整することが容易に実行可能となる。 Further, when the waveform shaping circuit 42 constituting the signal generation device 2 is configured to include the above-described D/A converter 15, by changing the voltage data Dv to the D/A converter 15, single-ended In the signal Vd, the high potential side voltage (the voltage during the high voltage period TH ) and the low potential side voltage (the voltage during the low voltage period TL ) defined by the target constant voltage Vtg can be changed. Therefore, it becomes possible to easily adjust the target constant voltage Vtg so that the differential signal Vd0 can be reliably shaped into the single-ended signal Vd.

また、上記の信号生成装置２では、電極部１１ａ，１１ｂを備える構成を採用しているが、電極部１１ａ，１１ｂを別体とする構成を採用して、信号生成装置２を使用する際に、信号生成装置２に電極部１１ａ，１１ｂをシールドケーブルＣＢａ，ＣＢｂを介して接続するようにしてもよい。 Further, the signal generation device 2 described above employs a configuration including the electrode units 11a and 11b. Alternatively, the electrodes 11a and 11b may be connected to the signal generator 2 via shielded cables CBa and CBb.

また、図５，７，９，１０に示す上記の波形整形回路４２では、スイッチ回路ＳＣのスイッチ４２ｆが正論理で動作するように構成されているが、この構成に限定されず、負論理（ローアクティブ）で動作する（つまり、制御パルス信号Ｖｃｔが低電位のときにオン状態に移行し、制御パルス信号Ｖｃｔが高電位のときにオフ状態に移行するように動作する）構成であってもよい。なお、スイッチ４２ｆを負論理で動作する構成とした場合には、制御パルス信号Ｖｃｔを出力するスイッチ制御回路ＳＷＣの構成も変更する必要がある。以下では、図５，７，９，１０に示す上記の波形整形回路４２のスイッチ４２ｆを負論理で動作する構成としたときの波形整形回路の構成について、図５の波形整形回路４２に対応する波形整形回路４２については図１７を参照して、また図７の波形整形回路４２に対応する波形整形回路４２については図１８を参照して、また図９の波形整形回路４２に対応する波形整形回路４２については図１９を参照して、また図１０の波形整形回路４２に対応する波形整形回路４２については図２０を参照して、スイッチ制御回路ＳＷＣの構成を含めて説明する。 In the waveform shaping circuit 42 shown in FIGS. 5, 7, 9, and 10, the switch 42f of the switch circuit SC is configured to operate in positive logic. low active) (that is, the control pulse signal Vct shifts to the ON state when the potential is low, and the control pulse signal Vct shifts to the OFF state when the potential is high). good. If the switch 42f is configured to operate with negative logic, it is necessary to change the configuration of the switch control circuit SWC that outputs the control pulse signal Vct. 5, 7, 9, and 10, the configuration of the waveform shaping circuit when the switches 42f of the waveform shaping circuit 42 are configured to operate in negative logic, corresponding to the waveform shaping circuit 42 of FIG. 17 for waveform shaping circuit 42, FIG. 18 for waveform shaping circuit 42 corresponding to waveform shaping circuit 42 of FIG. 7, and waveform shaping circuit 42 corresponding to waveform shaping circuit 42 of FIG. Circuit 42 will be described with reference to FIG. 19, and waveform shaping circuit 42 corresponding to waveform shaping circuit 42 of FIG. 10 will be described with reference to FIG. 20, including the configuration of switch control circuit SWC.

まず、図１７を参照しつつ、負論理で動作するスイッチ４２ｆを有する波形整形回路４２の構成について説明する。なお、この波形整形回路４２は、図５に示す波形整形回路４２と比較して、スイッチ４２ｆが負論理で動作する構成に加えて、上記したように制御パルス信号Ｖｃｔを出力するスイッチ制御回路ＳＷＣの構成が相違すること以外は図５に示す波形整形回路４２と同一である。このため、この波形整形回路４２のスイッチ制御回路ＳＷＣについて主として説明する。 First, referring to FIG. 17, the configuration of the waveform shaping circuit 42 having a switch 42f operating in negative logic will be described. The waveform shaping circuit 42 differs from the waveform shaping circuit 42 shown in FIG. 5 in that the switch 42f operates in negative logic. 5 is the same as the waveform shaping circuit 42 shown in FIG. Therefore, the switch control circuit SWC of the waveform shaping circuit 42 will be mainly described.

この波形整形回路４２のスイッチ制御回路ＳＷＣは、図５の波形整形回路４２のスイッチ制御回路ＳＷＣと同様にして、図６に示すように、交流成分Ｖｄ０ａｃにおける低電圧期間ＴＬにスイッチ４２ｆをオン状態に移行させることでシングルエンド信号Ｖｄにおける低電位側電圧（低電圧期間ＴＬの電圧）をターゲット定電圧Ｖｔｇに規定（固定）し、交流成分Ｖｄ０ａｃにおける高電圧期間ＴＨにスイッチ４２ｆをオフ状態に移行させるための制御パルス信号Ｖｃｔを出力する。ただし、図１７の波形整形回路４２のスイッチ４２ｆは、図５の波形整形回路４２のスイッチ４２ｆとは異なり、負論理で動作する。このため、図１７のスイッチ制御回路ＳＷＣからは、図５のスイッチ制御回路ＳＷＣから出力される制御パルス信号Ｖｃｔの極性とは逆の極性の制御パルス信号Ｖｃｔを出力させる（つまり、図８に示す制御パルス信号Ｖｃｔと同じ極性で出力させる）必要がある。 The switch control circuit SWC of this waveform shaping circuit 42 is similar to the switch control circuit SWC of the waveform shaping circuit 42 of FIG. 5, and as shown in FIG . By shifting to the ON state, the low potential side voltage (the voltage in the low voltage period TL ) in the single-ended signal Vd is specified (fixed) at the target constant voltage Vtg, and the switch 42f is set to the high voltage period TH in the AC component Vd0ac. to the OFF state. However, unlike the switch 42f of the waveform shaping circuit 42 of FIG. 5, the switch 42f of the waveform shaping circuit 42 of FIG. 17 operates in negative logic. Therefore, the switch control circuit SWC in FIG. 17 outputs a control pulse signal Vct having a polarity opposite to the polarity of the control pulse signal Vct output from the switch control circuit SWC in FIG. output with the same polarity as the control pulse signal Vct).

したがって、図１７の波形整形回路４２におけるスイッチ制御回路ＳＷＣは、図８に示す極性で制御パルス信号Ｖｃｔを出力する図７に示す波形整形回路４２のスイッチ制御回路ＳＷＣと同等の基本構成を備えている。すなわち、図１７のスイッチ制御回路ＳＷＣでは、コンパレータ４２ｇの非反転入力端子がコンデンサ４２ｃの他端部に接続され、反転入力端子に基準電圧Ｖｒ１が入力される構成となっている。ただし、図１７の波形整形回路４２では、基準電圧Ｖｒ１については図５の波形整形回路４２と同等にする必要があることから、図１７に示すように、基準電源４２ｈは、図５の波形整形回路４２と同等に構成されて、ターゲット定電圧Ｖｔｇよりも高い電圧を基準電圧Ｖｒ１として出力する。 Therefore, the switch control circuit SWC in the waveform shaping circuit 42 of FIG. 17 has the same basic configuration as the switch control circuit SWC of the waveform shaping circuit 42 shown in FIG. 7 that outputs the control pulse signal Vct with the polarity shown in FIG. there is That is, in the switch control circuit SWC of FIG. 17, the non-inverting input terminal of the comparator 42g is connected to the other end of the capacitor 42c, and the reference voltage Vr1 is input to the inverting input terminal. However, in the waveform shaping circuit 42 of FIG. 17, the reference voltage Vr1 must be the same as that of the waveform shaping circuit 42 of FIG. It has the same configuration as the circuit 42 and outputs a voltage higher than the target constant voltage Vtg as the reference voltage Vr1.

この構成により、負論理のスイッチ４２ｆを駆動するスイッチ制御回路ＳＷＣは、コンデンサ４２ｃの他端部の電圧（つまり、シングルエンド信号Ｖｄの電圧）が基準電圧Ｖｒ１を上回る状態から低下して基準電圧Ｖｒ１を下回った時点で、高電位から低電位に移行し、逆に、コンデンサ４２ｃの他端部の電圧（シングルエンド信号Ｖｄの電圧）が基準電圧Ｖｒ１を下回る状態から上昇して基準電圧Ｖｒ１を上回った時点で、低電位から高電位に移行する制御パルス信号Ｖｃｔ（図６に示す制御パルス信号Ｖｃｔとは逆極性の信号（低電圧期間ＴＬにおいて低電位となり、高電圧期間ＴＨにおいて高電位となる信号））を生成して、負論理のスイッチ４２ｆに出力する。その結果として、負論理のスイッチ４２ｆは、図５に示す波形整形回路４２の正論理のスイッチ４２ｆと同じタイミングでオン状態からオフ状態に、またオフ状態からオン状態に移行する。つまり、図１７に示すように負論理のスイッチ４２ｆおよびこのスイッチ４２ｆ用に構成された上記のスイッチ制御回路ＳＷＣを備えた波形整形回路４２は、図５に示す波形整形回路４２（正論理のスイッチ４２ｆを備えた波形整形回路）と同等に機能する。 With this configuration, in the switch control circuit SWC that drives the negative logic switch 42f, the voltage at the other end of the capacitor 42c (that is, the voltage of the single-ended signal Vd) drops from the state exceeding the reference voltage Vr1 to the reference voltage Vr1. , the voltage at the other end of the capacitor 42c (the voltage of the single-ended signal Vd) rises from below the reference voltage Vr1 to exceed the reference voltage Vr1. 6, the control pulse signal Vct (a signal having a polarity opposite to that of the control pulse signal Vct shown in FIG. 6) (low potential during the low voltage period TL , high potential during the high voltage period TH ). is generated and output to the negative logic switch 42f. As a result, the negative logic switch 42f shifts from the ON state to the OFF state and from the OFF state to the ON state at the same timing as the positive logic switch 42f of the waveform shaping circuit 42 shown in FIG. That is, as shown in FIG. 17, the waveform shaping circuit 42 having the switch 42f of negative logic and the switch control circuit SWC configured for this switch 42f replaces the waveform shaping circuit 42 (switch of positive logic) shown in FIG. 42f).

次に、図１８を参照しつつ、負論理で動作するスイッチ４２ｆを有する波形整形回路４２の構成について説明する。なお、この波形整形回路４２は、図７に示す波形整形回路４２と比較して、スイッチ４２ｆが負論理で動作する構成に加えて、上記したように制御パルス信号Ｖｃｔを出力するスイッチ制御回路ＳＷＣの構成が相違すること以外は図７に示す波形整形回路４２と同一である。このため、この波形整形回路４２のスイッチ制御回路ＳＷＣについて主として説明する。 Next, referring to FIG. 18, the configuration of the waveform shaping circuit 42 having a switch 42f operating in negative logic will be described. The waveform shaping circuit 42 differs from the waveform shaping circuit 42 shown in FIG. 7 in that the switch 42f operates in negative logic. 7 is the same as the waveform shaping circuit 42 shown in FIG. Therefore, the switch control circuit SWC of the waveform shaping circuit 42 will be mainly described.

この波形整形回路４２のスイッチ制御回路ＳＷＣは、図７の波形整形回路４２のスイッチ制御回路ＳＷＣと同様にして、図８に示すように、交流成分Ｖｄ０ａｃにおける高電圧期間ＴＨにスイッチ４２ｆをオン状態に移行させることでシングルエンド信号Ｖｄにおける高電位側電圧（高電圧期間ＴＨの電圧）をターゲット定電圧Ｖｔｇに規定（固定）し、交流成分Ｖｄ０ａｃにおける低電圧期間ＴＬにスイッチ４２ｆをオフ状態に移行させるための制御パルス信号Ｖｃｔを出力する。ただし、図１８の波形整形回路４２のスイッチ４２ｆは、図７の波形整形回路４２のスイッチ４２ｆとは異なり、負論理で動作する。このため、図１８のスイッチ制御回路ＳＷＣからは、図７のスイッチ制御回路ＳＷＣから出力される制御パルス信号Ｖｃｔの極性とは逆の極性の制御パルス信号Ｖｃｔを出力させる（つまり、図６に示す制御パルス信号Ｖｃｔと同じ極性で出力させる）必要がある。 The switch control circuit SWC of this waveform shaping circuit 42 is similar to the switch control circuit SWC of the waveform shaping circuit 42 of FIG. 7, and as shown in FIG . By shifting to the ON state, the high potential side voltage (the voltage in the high voltage period TH ) in the single-ended signal Vd is specified (fixed) at the target constant voltage Vtg, and the switch 42f is set to the low voltage period TL in the AC component Vd0ac. to the OFF state. However, unlike the switch 42f of the waveform shaping circuit 42 of FIG. 7, the switch 42f of the waveform shaping circuit 42 of FIG. 18 operates in negative logic. Therefore, the switch control circuit SWC in FIG. 18 outputs a control pulse signal Vct having a polarity opposite to the polarity of the control pulse signal Vct output from the switch control circuit SWC in FIG. output with the same polarity as the control pulse signal Vct).

したがって、図１８の波形整形回路４２におけるスイッチ制御回路ＳＷＣは、図６に示す極性で制御パルス信号Ｖｃｔを出力する図５に示す波形整形回路４２のスイッチ制御回路ＳＷＣと同等の基本構成を備えている。すなわち、図１８のスイッチ制御回路ＳＷＣでは、コンパレータ４２ｇの反転入力端子がコンデンサ４２ｃの他端部に接続され、非反転入力端子に基準電圧Ｖｒ１が入力される構成となっている。ただし、図１８の波形整形回路４２では、基準電圧Ｖｒ１については図７の波形整形回路４２と同等にする必要があることから、図１８に示すように、基準電源４２ｈは、図７の波形整形回路４２と同等に構成されて、ターゲット定電圧Ｖｔｇよりも低い電圧を基準電圧Ｖｒ１として出力する。 Therefore, the switch control circuit SWC in the waveform shaping circuit 42 of FIG. 18 has the same basic configuration as the switch control circuit SWC of the waveform shaping circuit 42 shown in FIG. 5 that outputs the control pulse signal Vct with the polarity shown in FIG. there is That is, in the switch control circuit SWC of FIG. 18, the inverting input terminal of the comparator 42g is connected to the other end of the capacitor 42c, and the reference voltage Vr1 is input to the non-inverting input terminal. However, in the waveform shaping circuit 42 of FIG. 18, the reference voltage Vr1 must be the same as that of the waveform shaping circuit 42 of FIG. It has the same configuration as the circuit 42 and outputs a voltage lower than the target constant voltage Vtg as the reference voltage Vr1.

この構成により、負論理のスイッチ４２ｆを駆動するスイッチ制御回路ＳＷＣは、コンデンサ４２ｃの他端部の電圧（つまり、シングルエンド信号Ｖｄの電圧）が基準電圧Ｖｒ１を上回る状態から低下して基準電圧Ｖｒ１を下回った時点で、低電位から高電位に移行し、逆に、コンデンサ４２ｃの他端部の電圧（シングルエンド信号Ｖｄの電圧）が基準電圧Ｖｒ１を下回る状態から上昇して基準電圧Ｖｒ１を上回った時点で、高電位から低電位に移行する制御パルス信号Ｖｃｔ（図８に示す制御パルス信号Ｖｃｔとは逆極性の信号（高電圧期間ＴＨにおいて低電位となり、低電圧期間ＴＬにおいて高電位となる信号））を生成して、負論理のスイッチ４２ｆに出力する。その結果として、負論理のスイッチ４２ｆは、図７に示す波形整形回路４２の正論理のスイッチ４２ｆと同じタイミングでオン状態からオフ状態に、またオフ状態からオン状態に移行する。つまり、図１８に示すように負論理のスイッチ４２ｆおよびこのスイッチ４２ｆ用に構成された上記のスイッチ制御回路ＳＷＣを備えた波形整形回路４２は、図７に示す波形整形回路４２（正論理のスイッチ４２ｆを備えた波形整形回路）と同等に機能する。 With this configuration, in the switch control circuit SWC that drives the negative logic switch 42f, the voltage at the other end of the capacitor 42c (that is, the voltage of the single-ended signal Vd) drops from the state exceeding the reference voltage Vr1 to the reference voltage Vr1. , the voltage at the other end of the capacitor 42c (the voltage of the single-ended signal Vd) rises from below the reference voltage Vr1 to exceed the reference voltage Vr1. 8, the control pulse signal Vct (signal opposite in polarity to the control pulse signal Vct shown in FIG. 8) that transitions from a high potential to a low potential (low potential during the high voltage period TH , and high potential during the low voltage period TL) . is generated and output to the negative logic switch 42f. As a result, the negative logic switch 42f transitions from the ON state to the OFF state and from the OFF state to the ON state at the same timing as the positive logic switch 42f of the waveform shaping circuit 42 shown in FIG. That is, as shown in FIG. 18, the waveform shaping circuit 42 provided with the negative logic switch 42f and the switch control circuit SWC configured for this switch 42f replaces the waveform shaping circuit 42 (positive logic switch) shown in FIG. 42f).

続いて、図１９を参照しつつ、負論理で動作するスイッチ４２ｆを有する波形整形回路４２の構成について説明する。なお、この波形整形回路４２は、図９に示す波形整形回路４２と比較して、スイッチ４２ｆが負論理で動作する構成に加えて、上記したように制御パルス信号Ｖｃｔを出力するスイッチ制御回路ＳＷＣの構成が相違すること以外は図９に示す波形整形回路４２と同一である。このため、この波形整形回路４２のスイッチ制御回路ＳＷＣについて主として説明する。 Next, referring to FIG. 19, the configuration of the waveform shaping circuit 42 having a switch 42f operating in negative logic will be described. The waveform shaping circuit 42 differs from the waveform shaping circuit 42 shown in FIG. 9 in that the switch 42f operates in negative logic. 9 is the same as the waveform shaping circuit 42 shown in FIG. Therefore, the switch control circuit SWC of the waveform shaping circuit 42 will be mainly described.

この波形整形回路４２のスイッチ制御回路ＳＷＣは、図９の波形整形回路４２のスイッチ制御回路ＳＷＣと同様にして、図６に示すように、交流成分Ｖｄ０ａｃにおける低電圧期間ＴＬにスイッチ４２ｆをオン状態に移行させることでシングルエンド信号Ｖｄにおける低電位側電圧（低電圧期間ＴＬの電圧）をターゲット定電圧Ｖｔｇに規定（固定）し、交流成分Ｖｄ０ａｃにおける高電圧期間ＴＨにスイッチ４２ｆをオフ状態に移行させるための制御パルス信号Ｖｃｔを出力する。ただし、図１９の波形整形回路４２のスイッチ４２ｆは、図９の波形整形回路４２のスイッチ４２ｆとは異なり、負論理で動作する。このため、図１９のスイッチ制御回路ＳＷＣからは、図９のスイッチ制御回路ＳＷＣから出力される制御パルス信号Ｖｃｔの極性とは逆の極性の制御パルス信号Ｖｃｔを出力させる（つまり、図８に示す制御パルス信号Ｖｃｔと同じ極性で出力させる）必要がある。 The switch control circuit SWC of the waveform shaping circuit 42 is similar to the switch control circuit SWC of the waveform shaping circuit 42 of FIG. 9, and as shown in FIG . By shifting to the ON state, the low potential side voltage (the voltage in the low voltage period TL ) in the single-ended signal Vd is specified (fixed) at the target constant voltage Vtg, and the switch 42f is set to the high voltage period TH in the AC component Vd0ac. to the OFF state. However, unlike the switch 42f of the waveform shaping circuit 42 of FIG. 9, the switch 42f of the waveform shaping circuit 42 of FIG. 19 operates in negative logic. Therefore, the switch control circuit SWC in FIG. 19 outputs a control pulse signal Vct having a polarity opposite to the polarity of the control pulse signal Vct output from the switch control circuit SWC in FIG. output with the same polarity as the control pulse signal Vct).

したがって、図１９の波形整形回路４２におけるスイッチ制御回路ＳＷＣは、図８に示す極性で制御パルス信号Ｖｃｔを出力する図１０に示す波形整形回路４２のスイッチ制御回路ＳＷＣと同等の基本構成を備えている。すなわち、図１９のスイッチ制御回路ＳＷＣでは、コンパレータ４２ｇは、その反転入力端子に基準電圧Ｖｒ１が印加され、また抵抗分圧回路４２ｋは、一端部がコンパレータ４２ｇの出力端子に接続されると共に他端部がコンデンサ４２ｃの他端部に接続されて、シングルエンド信号Ｖｄの電圧および制御パルス信号Ｖｃｔの電圧で規定される分圧パルス信号Ｖｄｐをコンパレータ４２ｇの非反転入力端子に出力する構成となっている。ただし、図１９の波形整形回路４２では、基準電圧Ｖｒ１については図５の波形整形回路４２と同等にする必要があることから、図１９に示すように、基準電源４２ｈは、図５の波形整形回路４２と同等に構成されて、ターゲット定電圧Ｖｔｇよりも高い電圧を基準電圧Ｖｒ１として出力する。 Therefore, the switch control circuit SWC in the waveform shaping circuit 42 of FIG. 19 has the same basic configuration as the switch control circuit SWC of the waveform shaping circuit 42 shown in FIG. 10 that outputs the control pulse signal Vct with the polarity shown in FIG. there is That is, in the switch control circuit SWC of FIG. 19, the comparator 42g has the reference voltage Vr1 applied to its inverting input terminal, and the resistance voltage dividing circuit 42k has one end connected to the output terminal of the comparator 42g and the other end connected to the output terminal of the comparator 42g. is connected to the other end of the capacitor 42c to output a divided voltage pulse signal Vdp defined by the voltage of the single-ended signal Vd and the voltage of the control pulse signal Vct to the non-inverting input terminal of the comparator 42g. there is However, in the waveform shaping circuit 42 of FIG. 19, the reference voltage Vr1 must be the same as that of the waveform shaping circuit 42 of FIG. It has the same configuration as the circuit 42 and outputs a voltage higher than the target constant voltage Vtg as the reference voltage Vr1.

この構成により、負論理のスイッチ４２ｆを駆動するスイッチ制御回路ＳＷＣは、コンデンサ４２ｃの他端部の電圧（つまり、シングルエンド信号Ｖｄの電圧）が低下するのに伴って低下する分圧パルス信号Ｖｄｐの電圧が基準電圧Ｖｒ１を上回る状態から下回る状態に移行した時点で、高電位から低電位に移行し、逆に、コンデンサ４２ｃの他端部の電圧（シングルエンド信号Ｖｄの電圧）が上昇するのに伴って上昇する分圧パルス信号Ｖｄｐの電圧が基準電圧Ｖｒ１を下回る状態から上回る状態に移行した時点で、低電位から高電位に移行する制御パルス信号Ｖｃｔ（図６に示す制御パルス信号Ｖｃｔとは逆極性の信号（低電圧期間ＴＬにおいて低電位となり、高電圧期間ＴＨにおいて高電位となる信号））を生成して、負論理のスイッチ４２ｆに出力する。その結果として、負論理のスイッチ４２ｆは、図９に示す波形整形回路４２の正論理のスイッチ４２ｆと同じタイミングでオン状態からオフ状態に、またオフ状態からオン状態に移行する。つまり、図１９に示すように負論理のスイッチ４２ｆおよびこのスイッチ４２ｆ用に構成された上記のスイッチ制御回路ＳＷＣを備えた波形整形回路４２は、図９に示す波形整形回路４２（正論理のスイッチ４２ｆを備えた波形整形回路）と同等に機能する。 With this configuration, the switch control circuit SWC that drives the negative logic switch 42f controls the voltage division pulse signal Vdp that decreases as the voltage at the other end of the capacitor 42c (that is, the voltage of the single-ended signal Vd) decreases. When the voltage of the capacitor 42c shifts from a state of exceeding the reference voltage Vr1 to a state of falling below the reference voltage Vr1, it shifts from a high potential to a low potential, and conversely, the voltage at the other end of the capacitor 42c (the voltage of the single-ended signal Vd) rises. At the point when the voltage of the divided voltage pulse signal Vdp that rises along with the change from being lower than the reference voltage Vr1 to being higher than the reference voltage Vr1, the control pulse signal Vct that changes from a low potential to a high potential (the control pulse signal Vct shown in FIG. 6 and generates a signal of opposite polarity (a signal that has a low potential during the low voltage period TL and a high potential during the high voltage period TH )) and outputs it to the negative logic switch 42f. As a result, the negative logic switch 42f transitions from the ON state to the OFF state and from the OFF state to the ON state at the same timing as the positive logic switch 42f of the waveform shaping circuit 42 shown in FIG. That is, as shown in FIG. 19, the waveform shaping circuit 42 having the switch 42f of negative logic and the switch control circuit SWC configured for this switch 42f replaces the waveform shaping circuit 42 (switch of positive logic) shown in FIG. 42f).

次いで、図２０を参照しつつ、負論理で動作するスイッチ４２ｆを有する波形整形回路４２の構成について説明する。なお、この波形整形回路４２は、図１０に示す波形整形回路４２と比較して、スイッチ４２ｆが負論理で動作する構成に加えて、上記したように制御パルス信号Ｖｃｔを出力するスイッチ制御回路ＳＷＣの構成が相違すること以外は図１０に示す波形整形回路４２と同一である。このため、この波形整形回路４２のスイッチ制御回路ＳＷＣについて主として説明する。 Next, referring to FIG. 20, the configuration of the waveform shaping circuit 42 having a switch 42f that operates in negative logic will be described. The waveform shaping circuit 42 differs from the waveform shaping circuit 42 shown in FIG. 10 in that the switch 42f operates in negative logic. 10 is the same as the waveform shaping circuit 42 shown in FIG. Therefore, the switch control circuit SWC of the waveform shaping circuit 42 will be mainly described.

この波形整形回路４２のスイッチ制御回路ＳＷＣは、図１０の波形整形回路４２のスイッチ制御回路ＳＷＣと同様にして、図８に示すように、交流成分Ｖｄ０ａｃにおける高電圧期間ＴＨにスイッチ４２ｆをオン状態に移行させることでシングルエンド信号Ｖｄにおける高電位側電圧（高電圧期間ＴＨの電圧）をターゲット定電圧Ｖｔｇに規定（固定）し、交流成分Ｖｄ０ａｃにおける低電圧期間ＴＬにスイッチ４２ｆをオフ状態に移行させるための制御パルス信号Ｖｃｔを出力する。ただし、図２０の波形整形回路４２のスイッチ４２ｆは、図１０の波形整形回路４２のスイッチ４２ｆとは異なり、負論理で動作する。このため、図２０のスイッチ制御回路ＳＷＣからは、図１０のスイッチ制御回路ＳＷＣから出力される制御パルス信号Ｖｃｔの極性とは逆の極性の制御パルス信号Ｖｃｔを出力させる（つまり、図６に示す制御パルス信号Ｖｃｔと同じ極性で出力させる）必要がある。 The switch control circuit SWC of this waveform shaping circuit 42 is similar to the switch control circuit SWC of the waveform shaping circuit 42 of FIG. 10, and as shown in FIG . By shifting to the ON state, the high potential side voltage (the voltage in the high voltage period TH ) in the single-ended signal Vd is specified (fixed) at the target constant voltage Vtg, and the switch 42f is set to the low voltage period TL in the AC component Vd0ac. to the OFF state. However, unlike the switch 42f of the waveform shaping circuit 42 of FIG. 10, the switch 42f of the waveform shaping circuit 42 of FIG. 20 operates in negative logic. Therefore, the switch control circuit SWC in FIG. 20 outputs a control pulse signal Vct having a polarity opposite to the polarity of the control pulse signal Vct output from the switch control circuit SWC in FIG. output with the same polarity as the control pulse signal Vct).

したがって、図２０の波形整形回路４２におけるスイッチ制御回路ＳＷＣは、図６に示す極性で制御パルス信号Ｖｃｔを出力する図９に示す波形整形回路４２のスイッチ制御回路ＳＷＣと同等の基本構成を備えている。すなわち、図２０のスイッチ制御回路ＳＷＣでは、コンパレータ４２ｇは、その反転入力端子がコンデンサ４２ｃの他端部に接続され、また抵抗分圧回路４２ｋは、一端部がコンパレータ４２ｇの出力端子に接続されると共に他端部に基準電圧Ｖｒ２が印加されて、基準電圧Ｖｒ２および制御パルス信号Ｖｃｔの電圧で規定される分圧電圧をコンパレータ４２ｇの非反転入力端子に基準電圧Ｖｒ１として出力する構成となっている。ただし、図２０の波形整形回路４２では、基準電圧Ｖｒ１については図７の波形整形回路４２と同等にする必要があることから、図２０に示すように、基準電源４２ｈは、ターゲット定電圧Ｖｔｇよりも低い電圧を基準電圧Ｖｒ２として出力するように構成されている。 Therefore, the switch control circuit SWC in the waveform shaping circuit 42 of FIG. 20 has the same basic configuration as the switch control circuit SWC of the waveform shaping circuit 42 shown in FIG. 9 that outputs the control pulse signal Vct with the polarity shown in FIG. there is That is, in the switch control circuit SWC of FIG. 20, the comparator 42g has its inverting input terminal connected to the other end of the capacitor 42c, and the resistance voltage dividing circuit 42k has one end connected to the output terminal of the comparator 42g. At the same time, the reference voltage Vr2 is applied to the other end, and the divided voltage defined by the reference voltage Vr2 and the voltage of the control pulse signal Vct is output to the non-inverting input terminal of the comparator 42g as the reference voltage Vr1. . However, in the waveform shaping circuit 42 of FIG. 20, the reference voltage Vr1 must be the same as that of the waveform shaping circuit 42 of FIG. is configured to output a lower voltage as the reference voltage Vr2.

この構成により、負論理のスイッチ４２ｆを駆動するスイッチ制御回路ＳＷＣは、コンデンサ４２ｃの他端部の電圧（シングルエンド信号Ｖｄの電圧）が基準電圧Ｖｒ１を上回る状態（ターゲット定電圧Ｖｔｇ）から低下して（図７の構成よりも、電圧Ｖｄｖの分だけ低く低下して）基準電圧Ｖｒ１を下回った時点で、低電位から高電位に移行し、逆に、コンデンサ４２ｃの他端部の電圧（シングルエンド信号Ｖｄの電圧）が基準電圧Ｖｒ１を下回る状態から上昇して（図７の構成よりも、電圧Ｖｄｖの分だけ高く上昇して）基準電圧Ｖｒ１を上回った時点で、高電位から低電位に移行する制御パルス信号Ｖｃｔ（図８に示す制御パルス信号Ｖｃｔとは逆極性の信号（高電圧期間ＴＨにおいて低電位となり、低電圧期間ＴＬにおいて高電位となる信号））を生成して、負論理のスイッチ４２ｆに出力する。その結果として、負論理のスイッチ４２ｆは、図１０に示す波形整形回路４２の正論理のスイッチ４２ｆと同じタイミングでオン状態からオフ状態に、またオフ状態からオン状態に移行する。つまり、図２０に示すように負論理のスイッチ４２ｆおよびこのスイッチ４２ｆ用に構成された上記のスイッチ制御回路ＳＷＣを備えた波形整形回路４２は、図１０に示す波形整形回路４２（正論理のスイッチ４２ｆを備えた波形整形回路）と同等に機能する。 With this configuration, the switch control circuit SWC that drives the negative logic switch 42f reduces the voltage at the other end of the capacitor 42c (the voltage of the single-ended signal Vd) from the state (the target constant voltage Vtg) exceeding the reference voltage Vr1. (lower than the configuration of FIG. 7 by voltage Vdv), the potential shifts from the low potential to the high potential, and conversely, the voltage at the other end of the capacitor 42c (single When the voltage of the end signal Vd) rises from below the reference voltage Vr1 (raises higher by the voltage Vdv than in the configuration of FIG. 7) and exceeds the reference voltage Vr1, the potential changes from the high potential to the low potential. Generating a transition control pulse signal Vct (a signal having a polarity opposite to that of the control pulse signal Vct shown in FIG. 8 (a signal that has a low potential during the high voltage period TH and a high potential during the low voltage period TL )), Output to negative logic switch 42f. As a result, the negative logic switch 42f transitions from the ON state to the OFF state and from the OFF state to the ON state at the same timing as the positive logic switch 42f of the waveform shaping circuit 42 shown in FIG. That is, as shown in FIG. 20, the waveform shaping circuit 42 provided with the switch 42f of negative logic and the switch control circuit SWC configured for this switch 42f replaces the waveform shaping circuit 42 (switch of positive logic) shown in FIG. 42f).

このように、図５，７，９，１０に示す波形整形回路４２のスイッチ４２ｆを負論理で動作するスイッチに代える構成（図１７，１８，１９，２０に示す波形整形回路４２の構成）を採用することもできる。 5, 7, 9 and 10 is replaced with a negative logic switch (the configuration of the waveform shaping circuit 42 shown in FIGS. 17, 18, 19 and 20). can also be adopted.

また、上記の信号生成装置２では、波形整形回路４２から出力されるシングルエンド信号Ｖｄを二値化して符号特定用信号Ｓｆとして出力する信号生成部１４を備える構成を採用しているが、符号化装置３がシングルエンド信号Ｖｄをそのまま符号特定用信号Ｓｆとして処理し得る構成のとき（例えば、符号化装置３が信号生成部１４に相当する装置を内蔵する構成のとき）には、信号生成装置２がシングルエンド信号Ｖｄをそのまま符号特定用信号Ｓｆとして出力する構成（信号生成部１４を備えない構成）とすることもできる。 Further, the signal generator 2 described above employs a configuration including the signal generator 14 that binarizes the single-ended signal Vd output from the waveform shaping circuit 42 and outputs it as the code specifying signal Sf. When the encoding device 3 is configured to process the single-ended signal Vd as it is as the code specifying signal Sf (for example, when the encoding device 3 is configured to incorporate a device corresponding to the signal generation unit 14), the signal generation The device 2 may output the single-ended signal Vd as it is as the code specifying signal Sf (a configuration without the signal generator 14).

また、上記の信号読取システム１では、信号生成装置２が、「高電位期間」および「低電位期間」の配列パターンがシリアルバスＳＢを介して伝送されているロジック信号Ｓａのロジックパターン（つまり、電位差（Ｖａ－Ｖｂ）の大小のパターン）と反転する符号特定用信号Ｓｆを生成して出力すると共に、符号化装置３が、符号特定用信号Ｓｆにおける高電位期間を２進数データの「１」とし、かつ符号特定用信号Ｓｆにおける低電位期間を２進数データの「０」とする符号化処理を実行して符号列Ｃｓ（ＣＡＮフレーム）を特定する構成を採用したが、図示はしないが、信号生成装置２が、「高電位期間」および「低電位期間」の配列パターンがシリアルバスＳＢを介して伝送されているロジック信号Ｓａのロジックパターン（電位差（Ｖａ－Ｖｂ）の大小のパターン）と一致する符号特定用信号（上記した符号特定用信号Ｓｆと位相が反転した信号）を生成して出力すると共に、符号化装置３が、この符号特定用信号における低電位期間を２進数データの「１」とし、かつ符号特定用信号における高電位期間を２進数データの「０」とする符号化処理を実行して符号列Ｃｓ（ＣＡＮフレーム）を特定する構成を採用することもできる。 Further, in the signal reading system 1 described above, the signal generating device 2 generates a logic pattern (ie, In addition to generating and outputting a code specifying signal Sf that is inverted with respect to the potential difference (Va-Vb), the encoding device 3 converts the high potential period of the code specifying signal Sf to binary data "1". and the low potential period in the code specifying signal Sf is encoded as binary data "0" to specify the code string Cs (CAN frame). The signal generation device 2 generates a logic pattern (a pattern of the magnitude of the potential difference (Va-Vb)) of the logic signal Sa in which the arrangement pattern of the "high potential period" and the "low potential period" is transmitted via the serial bus SB. A matching code identification signal (a signal whose phase is inverted from the code identification signal Sf) is generated and output, and the encoding device 3 converts the low potential period of the code identification signal into binary data " It is also possible to adopt a configuration in which the code string Cs (CAN frame) is identified by performing encoding processing in which the high potential period in the code identification signal is set to binary data "0".

また、上記した各波形整形回路４２は、直列接続された第２インピーダンス素子４２ｅおよびスイッチ４２ｆで構成された直列回路を有するスイッチ回路ＳＣを備えて、シングルエンド信号Ｖｄの高電位側電圧（高電圧期間の電圧）および低電位側電圧（低電圧期間の電圧）のうちのいずれか一方の電圧をターゲット定電圧Ｖｔｇに規定（固定）する際に、第２インピーダンス素子４２ｅ（十分に低い抵抗値の抵抗）を介してターゲット定電圧Ｖｔｇを、シングルエンド信号Ｖｄが出力される出力部４２ｂに、低インピーダンスで供給（印加）するように構成されているが、この構成に限定されるものではない。 Further, each waveform shaping circuit 42 described above includes a switch circuit SC having a series circuit composed of a second impedance element 42e and a switch 42f connected in series. period) and the low potential side voltage (voltage during the low voltage period) are specified (fixed) at the target constant voltage Vtg, the second impedance element 42e (having a sufficiently low resistance value) resistor) to supply (apply) the target constant voltage Vtg to the output section 42b that outputs the single-ended signal Vd with low impedance, but the configuration is not limited to this.

例えば、図５，７，９，１０，１３～１６に示す各波形整形回路４２を例に挙げて説明すると、対応する各図２１～図２８の波形整形回路４２のように、第２インピーダンス素子４２ｅを削除して（短絡して）、ターゲット定電圧Ｖｔｇをオン状態のスイッチ４２ｆだけを介して直接供給し得る構成（一層低インピーダンスな状態で供給し得る構成）を採用することもできる。なお、この構成では、各図２１～図２８に示すように、コンデンサ４２ｃの他端部と出力部４２ｂとの間に第３インピーダンス素子４２ｒを配設する構成（コンデンサ４２ｃの他端部を第３インピーダンス素子４２ｒを介して出力部４２ｂに接続する構成）を採用するものとする。 For example, taking each waveform shaping circuit 42 shown in FIGS. 42e may be removed (short-circuited) to adopt a configuration (a configuration capable of supplying the target constant voltage Vtg in a state of even lower impedance) directly through only the ON state switch 42f. In this configuration, as shown in FIGS. 21 to 28, a third impedance element 42r is arranged between the other end of the capacitor 42c and the output section 42b (the other end of the capacitor 42c is connected to the third impedance element 42r). (connection to the output section 42b via the 3-impedance element 42r) is adopted.

まず、図２１の波形整形回路４２の具体的な構成について、基本構成が関連する図５の波形整形回路４２と比較しつつ説明する。なお、図５の波形整形回路４２の構成と同一の構成については同一の符号を付して重複する説明を省略する。図２１の波形整形回路４２では、図５に示す波形整形回路４２の第２インピーダンス素子４２ｅが削除されている（短絡されている）。つまり、ターゲット定電圧Ｖｔｇの電位と出力部４２ｂとの間に、スイッチ４２ｆだけが配置されている。また、図２１の波形整形回路４２では、新たな第３インピーダンス素子４２ｒが、一端部がコンデンサ４２ｃの他端部（コンパレータ４２ｇの反転入力端子が接続されている端部）に接続されると共に、他端部が出力部４２ｂに接続されることで、コンデンサ４２ｃの他端部と出力部４２ｂとの間に配設されている。 First, the specific configuration of the waveform shaping circuit 42 of FIG. 21 will be described in comparison with the waveform shaping circuit 42 of FIG. 5, which is related to the basic configuration. The same reference numerals are assigned to the same configurations as those of the waveform shaping circuit 42 of FIG. 5, and overlapping descriptions are omitted. In the waveform shaping circuit 42 of FIG. 21, the second impedance element 42e of the waveform shaping circuit 42 shown in FIG. 5 is removed (short-circuited). That is, only the switch 42f is arranged between the potential of the target constant voltage Vtg and the output section 42b. Further, in the waveform shaping circuit 42 of FIG. 21, a new third impedance element 42r has one end connected to the other end of the capacitor 42c (the end to which the inverting input terminal of the comparator 42g is connected), The other end of the capacitor 42c is connected to the output section 42b, so that the capacitor 42c is arranged between the other end of the capacitor 42c and the output section 42b.

この構成により、図２１の波形整形回路４２では、オン状態のスイッチ４２ｆを介して極めて低インピーダンス（第２インピーダンス素子４２ｅを介して印加する図５の構成と比較して一層低インピーダンス）でターゲット定電圧Ｖｔｇを出力部４２ｂに印加することが可能となっている。これにより、図２１の波形整形回路４２は、図５の波形整形回路４２と同等に機能して差分信号Ｖｄ０からシングルエンド信号Ｖｄを生成して出力すると共に、シングルエンド信号Ｖｄの立ち下がりをより急峻にすること（ターゲット定電圧Ｖｔｇへの移行に要する時間をより短くすること）ができる。また、これにより、後段に配置された信号生成部１４において、ターゲット定電圧Ｖｔｇを基準として規定された閾値電圧Ｖｔｈと比較することで、シングルエンド信号Ｖｄを一層確実に、かつより正確なパルス幅で二値化して符号特定用信号Ｓｆを生成することができる。 With this configuration, in the waveform shaping circuit 42 of FIG. 21, the target is set at an extremely low impedance (lower impedance than the configuration of FIG. 5 in which the impedance is applied via the second impedance element 42e) via the on-state switch 42f. It is possible to apply the voltage Vtg to the output section 42b. 21 functions in the same manner as the waveform shaping circuit 42 in FIG. 5 to generate and output the single-ended signal Vd from the differential signal Vd0, and the fall of the single-ended signal Vd is smoothed. It can be made steeper (the time required for transition to the target constant voltage Vtg can be shortened). In addition, by comparing the target constant voltage Vtg with the threshold voltage Vth defined with reference to the target constant voltage Vtg in the signal generation unit 14 arranged in the subsequent stage, the single-ended signal Vd can be generated more reliably and with a more accurate pulse width. can be binarized to generate the code specifying signal Sf.

次いで、図２２の波形整形回路４２の具体的な構成について、基本構成が関連する図７の波形整形回路４２と比較しつつ説明する。なお、図７の波形整形回路４２の構成と同一の構成については同一の符号を付して重複する説明を省略する。図２２の波形整形回路４２でも、図７に示す波形整形回路４２の第２インピーダンス素子４２ｅが削除されている（短絡されている）。つまり、ターゲット定電圧Ｖｔｇの電位と出力部４２ｂとの間に、スイッチ４２ｆだけが配置されている。また、図２２の波形整形回路４２では、新たな第３インピーダンス素子４２ｒが、一端部がコンデンサ４２ｃの他端部（コンパレータ４２ｇの非反転入力端子が接続されている端部）に接続されると共に、他端部が出力部４２ｂに接続されることで、コンデンサ４２ｃの他端部と出力部４２ｂとの間に配設されている。 Next, a specific configuration of the waveform shaping circuit 42 of FIG. 22 will be described in comparison with the waveform shaping circuit 42 of FIG. 7, which is related in basic configuration. The same reference numerals are assigned to the same configurations as those of the waveform shaping circuit 42 of FIG. 7, and overlapping descriptions are omitted. In the waveform shaping circuit 42 of FIG. 22 as well, the second impedance element 42e of the waveform shaping circuit 42 shown in FIG. 7 is deleted (short-circuited). That is, only the switch 42f is arranged between the potential of the target constant voltage Vtg and the output section 42b. In addition, in the waveform shaping circuit 42 of FIG. 22, a new third impedance element 42r has one end connected to the other end of the capacitor 42c (the end connected to the non-inverting input terminal of the comparator 42g). , the other end of which is connected to the output portion 42b, so that the capacitor 42c is arranged between the other end of the capacitor 42c and the output portion 42b.

この構成により、図２２の波形整形回路４２でも、オン状態のスイッチ４２ｆを介して極めて低インピーダンス（第２インピーダンス素子４２ｅを介して印加する図７の構成と比較して一層低インピーダンス）でターゲット定電圧Ｖｔｇを出力部４２ｂに印加することが可能となっている。これにより、図２２の波形整形回路４２は、図７の波形整形回路４２と同等に機能して差分信号Ｖｄ０からシングルエンド信号Ｖｄを生成して出力すると共に、シングルエンド信号Ｖｄの立ち上がりをより急峻にすること（ターゲット定電圧Ｖｔｇへの移行に要する時間をより短くすること）ができる。また、これにより、図２１の波形整形回路４２と同様にして、後段に配置された信号生成部１４において、より正確なパルス幅で二値化された符号特定用信号Ｓｆを生成させることができる。 With this configuration, even in the waveform shaping circuit 42 of FIG. 22, the target is set at an extremely low impedance (lower impedance than the configuration of FIG. 7 in which the impedance is applied via the second impedance element 42e) via the on-state switch 42f. It is possible to apply the voltage Vtg to the output section 42b. 22 functions in the same manner as the waveform shaping circuit 42 of FIG. 7 to generate and output the single-ended signal Vd from the differential signal Vd0, and the rise of the single-ended signal Vd is sharper. (shorter time required for transition to target constant voltage Vtg). 21, the signal generation unit 14 disposed in the subsequent stage can generate the code identification signal Sf binarized with a more accurate pulse width. .

続いて、図２３，２５の波形整形回路４２の具体的な構成について、図２３の波形整形回路４２については基本構成が関連する図９の波形整形回路４２と比較しつつ、また図２５の波形整形回路４２については基本構成が関連する図１３の波形整形回路４２と比較しつつ説明する。なお、図９，１３の波形整形回路４２の構成と同一の構成については同一の符号を付して重複する説明を省略する。図２３，２５の波形整形回路４２でも、図９，１３に示す波形整形回路４２の第２インピーダンス素子４２ｅが削除されている（短絡されている）。つまり、ターゲット定電圧Ｖｔｇの電位と出力部４２ｂとの間に、スイッチ４２ｆだけが配置されている。また、図２３，２５の波形整形回路４２では、新たな第３インピーダンス素子４２ｒが、一端部がコンデンサ４２ｃの他端部（コンパレータ４２ｇの反転入力端子が接続されている端部）に接続されると共に、他端部が出力部４２ｂに接続されることで、コンデンサ４２ｃの他端部と出力部４２ｂとの間に配設されている。 23 and 25, the waveform shaping circuit 42 shown in FIG. 23 will be compared with the waveform shaping circuit 42 shown in FIG. The shaping circuit 42 will be described in comparison with the waveform shaping circuit 42 of FIG. 13, which is related in basic configuration. 9 and 13 are denoted by the same reference numerals, and overlapping descriptions are omitted. 23 and 25, the second impedance element 42e of the waveform shaping circuit 42 shown in FIGS. 9 and 13 is also deleted (short-circuited). That is, only the switch 42f is arranged between the potential of the target constant voltage Vtg and the output section 42b. 23 and 25, a new third impedance element 42r has one end connected to the other end of the capacitor 42c (the end to which the inverting input terminal of the comparator 42g is connected). At the same time, the other end is connected to the output section 42b, so that the capacitor 42c is arranged between the other end of the capacitor 42c and the output section 42b.

この構成により、図２３，２５の波形整形回路４２では、オン状態のスイッチ４２ｆを介して極めて低インピーダンス（第２インピーダンス素子４２ｅを介して印加する図９，１３の構成と比較して一層低インピーダンス）でターゲット定電圧Ｖｔｇを出力部４２ｂに印加することが可能となっている。これにより、図２３，２５の波形整形回路４２は、図９，１３の波形整形回路４２と同等に機能して差分信号Ｖｄ０からシングルエンド信号Ｖｄを生成して出力すると共に、シングルエンド信号Ｖｄの立ち下がりをより急峻にすること（ターゲット定電圧Ｖｔｇへの移行に要する時間をより短くすること）ができる。また、これにより、図２１の波形整形回路４２と同様にして、後段に配置された信号生成部１４において、より正確なパルス幅で二値化された符号特定用信号Ｓｆを生成させることができる。 With this configuration, in the waveform shaping circuit 42 of FIGS. 23 and 25, an extremely low impedance is applied via the on-state switch 42f (lower impedance than the configuration of FIGS. 9 and 13 in which the impedance is applied via the second impedance element 42e). ), the target constant voltage Vtg can be applied to the output section 42b. 23 and 25 functions in the same manner as the waveform shaping circuit 42 of FIGS. 9 and 13 to generate and output the single-ended signal Vd from the differential signal Vd0, and the single-ended signal Vd It is possible to make the fall steeper (shorter the time required for transition to the target constant voltage Vtg). 21, the signal generation unit 14 disposed in the subsequent stage can generate the code identification signal Sf binarized with a more accurate pulse width. .

次いで、図２４，２６の波形整形回路４２の具体的な構成について、図２４の波形整形回路４２については基本構成が関連する図１０の波形整形回路４２と比較しつつ、また図２６の波形整形回路４２については基本構成が関連する図１４の波形整形回路４２と比較しつつ説明する。なお、図１０，１４の波形整形回路４２の構成と同一の構成については同一の符号を付して重複する説明を省略する。図２４，２６の波形整形回路４２でも、図１０，１４に示す波形整形回路４２の第２インピーダンス素子４２ｅが削除されている（短絡されている）。つまり、ターゲット定電圧Ｖｔｇの電位と出力部４２ｂとの間に、スイッチ４２ｆだけが配置されている。また、図２４，２６の波形整形回路４２では、新たな第３インピーダンス素子４２ｒが、一端部がコンデンサ４２ｃの他端部（直列接続された２本の抵抗４２ｉ，４２ｊで構成された抵抗分圧回路４２ｋの他端部（抵抗４２ｊ側の端部））に接続されると共に、他端部が出力部４２ｂに接続されることで、コンデンサ４２ｃの他端部と出力部４２ｂとの間に配設されている。 24 and 26, the waveform shaping circuit 42 of FIG. 24 will be compared with the waveform shaping circuit 42 of FIG. The circuit 42 will be described in comparison with the waveform shaping circuit 42 of FIG. 14 to which the basic configuration is related. 10 and 14 are denoted by the same reference numerals, and overlapping descriptions are omitted. 24 and 26, the second impedance element 42e of the waveform shaping circuit 42 shown in FIGS. 10 and 14 is also deleted (short-circuited). That is, only the switch 42f is arranged between the potential of the target constant voltage Vtg and the output section 42b. 24 and 26, the new third impedance element 42r has one end connected to the other end of the capacitor 42c (resistive voltage divider composed of two series-connected resistors 42i and 42j). is connected to the other end of the circuit 42k (the end on the side of the resistor 42j) and the other end is connected to the output section 42b, so that the capacitor 42c is arranged between the other end of the capacitor 42c and the output section 42b. is set.

この構成により、図２４，２６の波形整形回路４２でも、オン状態のスイッチ４２ｆを介して極めて低インピーダンス（第２インピーダンス素子４２ｅを介して印加する図１０，１４の構成と比較して一層低インピーダンス）でターゲット定電圧Ｖｔｇを出力部４２ｂに印加することが可能となっている。これにより、図２４，２６の波形整形回路４２は、図１０，１４の波形整形回路４２と同等に機能して差分信号Ｖｄ０からシングルエンド信号Ｖｄを生成して出力すると共に、シングルエンド信号Ｖｄの立ち上がりをより急峻にすること（ターゲット定電圧Ｖｔｇへの移行に要する時間をより短くすること）ができる。また、これにより、図２１の波形整形回路４２と同様にして、後段に配置された信号生成部１４において、より正確なパルス幅で二値化された符号特定用信号Ｓｆを生成させることができる。 With this configuration, even with the waveform shaping circuit 42 of FIGS. 24 and 26, the impedance is extremely low through the on-state switch 42f (lower impedance than the configuration of FIGS. 10 and 14, which is applied through the second impedance element 42e). ), the target constant voltage Vtg can be applied to the output section 42b. 24 and 26 functions in the same manner as the waveform shaping circuit 42 of FIGS. 10 and 14 to generate and output the single-ended signal Vd from the differential signal Vd0, and the single-ended signal Vd It is possible to make the rise steeper (shorter the time required for transition to the target constant voltage Vtg). 21, the signal generation unit 14 disposed in the subsequent stage can generate the code identification signal Sf binarized with a more accurate pulse width. .

また、図１５に示す波形整形回路４２についても、上記した図２１～図２６に示す波形整形回路４２と同様にして、第２インピーダンス素子４２ｅを削除する（短絡する）と共に、新たな第３インピーダンス素子４２ｒを追加することで、図２７に示す波形整形回路４２に構成することもできる。また、図１６に示す波形整形回路４２についても、上記した図２１～図２６に示す波形整形回路４２と同様にして、第２インピーダンス素子４２ｅを削除する（短絡する）と共に、新たな第３インピーダンス素子４２ｒを追加することで、図２８に示す波形整形回路４２に構成することもできる。 Further, in the waveform shaping circuit 42 shown in FIG. 15, the second impedance element 42e is deleted (short-circuited) in the same manner as the waveform shaping circuit 42 shown in FIGS. By adding an element 42r, the waveform shaping circuit 42 shown in FIG. 27 can be constructed. 16, similarly to the waveform shaping circuit 42 shown in FIGS. 21 to 26, the second impedance element 42e is deleted (short-circuited) and a new third impedance By adding an element 42r, the waveform shaping circuit 42 shown in FIG. 28 can be constructed.

この図２７に示す波形整形回路４２は、図２１，２３，２５に示す波形整形回路４２と同様にして、差分信号Ｖｄ０からシングルエンド信号Ｖｄを生成して出力すると共に、シングルエンド信号Ｖｄの立ち下がりをより急峻にすること（ターゲット定電圧Ｖｔｇへの移行に要する時間をより短くすること）ができる。また、この図２８に示す波形整形回路４２は、図２２，２４，２６に示す波形整形回路４２と同様にして、差分信号Ｖｄ０からシングルエンド信号Ｖｄを生成して出力すると共に、シングルエンド信号Ｖｄの立ち上がりをより急峻にすること（ターゲット定電圧Ｖｔｇへの移行に要する時間をより短くすること）ができる。また、これにより、図２７，２８に示す波形整形回路４２は、図２１の波形整形回路４２と同様にして、後段に配置された信号生成部１４において、より正確なパルス幅で二値化された符号特定用信号Ｓｆを生成させることができる。 The waveform shaping circuit 42 shown in FIG. 27 generates and outputs a single-ended signal Vd from the differential signal Vd0 in the same manner as the waveform shaping circuits 42 shown in FIGS. It is possible to make the drop steeper (shorter the time required for transition to the target constant voltage Vtg). 28, similarly to the waveform shaping circuits 42 shown in FIGS. 22, 24 and 26, the waveform shaping circuit 42 generates and outputs the single-ended signal Vd from the differential signal Vd0, and also outputs the single-ended signal Vd. can be made steeper (the time required for transition to the target constant voltage Vtg can be shortened). As a result, the waveform shaping circuit 42 shown in FIGS. 27 and 28 is binarized with a more accurate pulse width in the signal generating section 14 arranged at the subsequent stage, in the same manner as the waveform shaping circuit 42 shown in FIG. It is possible to generate a code specifying signal Sf.

また、図１７，１８，１９，２０に示す各波形整形回路４２（スイッチ４２ｆが負論理で動作する回路）についても、図示はしないが、図２１～図２４に示す上記の波形整形回路４２と同様にして、第２インピーダンス素子４２ｅを削除する（短絡する）と共に、第３インピーダンス素子４２ｒを追加する構成を採用することで、ターゲット定電圧Ｖｔｇをオン状態のスイッチ４２ｆだけを介して直接供給し得るようにすることもできる。そして、このように第２インピーダンス素子４２ｅを削除する（短絡する）と共に、第３インピーダンス素子４２ｒを追加する構成を採用した上記のいずれかの波形整形回路４２を備えた信号生成装置２を有する信号読取システム１によれば、この符号特定用信号Ｓｆに基づいて、ロジック信号Ｓａによって示されている符号Ｃｓを一層確実に特定することができ、さらには特定した符号Ｃｓの列で構成されるＣＡＮフレームをより確実に特定することができる。 17, 18, 19, and 20 (circuits in which the switches 42f operate in negative logic) are not shown, but the waveform shaping circuits 42 shown in FIGS. Similarly, by removing (short-circuiting) the second impedance element 42e and adding a third impedance element 42r, the target constant voltage Vtg can be directly supplied only through the ON-state switch 42f. You can also get A signal having a signal generating device 2 equipped with any one of the above waveform shaping circuits 42 employing a configuration in which the second impedance element 42e is removed (short-circuited) and the third impedance element 42r is added. According to the reading system 1, based on the code specifying signal Sf, the code Cs indicated by the logic signal Sa can be specified more reliably, and furthermore, the CAN configured by the string of the specified codes Cs Frames can be identified more reliably.

また、信号読取システム１では、図２を参照して説明したように、シリアルバスＳＢの一方の被覆導線Ｌａに装着される電極部１１ａはシールドケーブルＣＢａを介して信号生成装置２に接続されると共に、シリアルバスＳＢの他方の被覆導線Ｌｂに装着される電極部１１ｂはシールドケーブルＣＢａとは別体のシールドケーブルＣＢｂを介して信号生成装置２に接続されている。 Further, in the signal reading system 1, as described with reference to FIG. 2, the electrode portion 11a attached to one coated conductor La of the serial bus SB is connected to the signal generator 2 via the shielded cable CBa. At the same time, the electrode portion 11b attached to the other coated conductor Lb of the serial bus SB is connected to the signal generator 2 via a shielded cable CBb separate from the shielded cable CBa.

すなわち、信号読取システム１では、図２９に示すように、電極部１１ａの電極２１である一方の電極２１は、基端部側が信号生成装置２内の第１インピーダンス素子１２ａ（同図では図示を省略している）に接続された第１シールドケーブルＣＢａの自由端側に接続されている。このため、電極部１１ａおよび第１シールドケーブルＣＢａは、信号生成装置２（具体的には、内部の第１インピーダンス素子１２ａ）を一方の被覆導線Ｌａに金属非接触の状態で接続する（結合容量を介して接続する）第１検出プローブＰＬａとして機能する。また、電極部１１ｂの電極２１である他方の電極２１は、基端部側が信号生成装置２内の第２インピーダンス素子１２ｂ（同図では図示を省略している）に接続された第２シールドケーブルＣＢｂ（第１シールドケーブルＣＢａとは別体のシールドケーブル）の自由端側に接続されている。このため、電極部１１ｂおよび第２シールドケーブルＣＢｂは、信号生成装置２（具体的には、内部の第２インピーダンス素子１２ｂ）を他方の被覆導線Ｌｂに金属非接触の状態で接続する（結合容量を介して接続する）第２検出プローブＰＬｂ（第１検出プローブＰＬａとは別体の検出プローブ）として機能する。 That is, in the signal reading system 1, as shown in FIG. 29, one electrode 21, which is the electrode 21 of the electrode section 11a, has a base end side connected to the first impedance element 12a (not shown in the figure) in the signal generation device 2. omitted) is connected to the free end side of the first shielded cable CBa. Therefore, the electrode portion 11a and the first shielded cable CBa connect the signal generator 2 (specifically, the internal first impedance element 12a) to one of the coated conductors La in a non-metal contact state (coupling capacitance function as a first detection probe PLa). The other electrode 21, which is the electrode 21 of the electrode portion 11b, is connected to a second impedance element 12b (not shown in the figure) in the signal generation device 2 at the base end side of the second shielded cable. It is connected to the free end side of CBb (a shielded cable separate from the first shielded cable CBa). Therefore, the electrode portion 11b and the second shielded cable CBb connect the signal generator 2 (specifically, the second impedance element 12b inside) to the other coated conductor Lb in a non-metal contact state (coupling capacitance function as a second detection probe PLb (a detection probe separate from the first detection probe PLa).

この構成（各電極部１１ａ，１１ｂが別体に形成された一対の検出プローブＰＬａ，ＰＬｂの自由端側に配置されている構成）により、信号読取システム１では、各電極部１１ａ，１１ｂが一体的に形成されている構成とは異なり、図２９に示すように、電極部１１ａ，１１ｂをシリアルバスＳＢにおける長手方向（長さ方向）Ｗに沿って離間する任意の２つの位置（同図に示すように、電極部１１ａは、一般的に互いにツイストされている（撚り合わされている）被覆導線Ｌａ，Ｌｂのうちの被覆導線Ｌａの第１の位置Ｐ１に、電極部１１ｂはシリアルバスＳＢを構成する被覆導線Ｌｂの第２の位置Ｐ２）に装着して使用することができる。このため、図示はしないが、各電極部１１ａ，１１ｂが一体的に形成されていて、シリアルバスＳＢにおける長手方向Ｗに沿った同じ位置に取り付ける構成（ツイストされている被覆導線Ｌａ，Ｌｂをこの位置において解いて、電極部１１ａ，１１ｂを取付可能な距離だけ離す作業と、電極部１１ａ，１１ｂをこの位置における対応する被覆導線Ｌａ，Ｌｂに同時に取り付ける作業とを行う必要がある構成）とは異なり、各電極部１１ａ，１１ｂを、それぞれが取り付け易い任意の各位置Ｐ１，Ｐ２に取り付けることができる（本例では、各位置Ｐ１，Ｐ２において、ツイストされている被覆導線Ｌａ，Ｌｂを解いて取り付けることができる）。また、各電極部１１ａ，１１ｂをシリアルバスＳＢにおける長手方向Ｗに沿った別の位置Ｐ１，Ｐ２に取り付ける構成のため、ツイストされている被覆導線Ｌａ，Ｌｂを各位置Ｐ１，Ｐ２において解く量を少なくすることができる。したがって、信号読取システム１によれば、各電極部１１ａ，１１ｂのシリアルバスＳＢへの装着を確実に行えると共に、装着に要する時間の短縮も図ること（装着性を高めること）ができる。 With this configuration (the configuration in which the electrode sections 11a and 11b are arranged on the free end side of a pair of separately formed detection probes PLa and PLb), the signal reading system 1 allows the electrode sections 11a and 11b to be integrated. 29, the electrodes 11a and 11b are separated from each other along the longitudinal direction (longitudinal direction) W of the serial bus SB by any two positions (see FIG. 29). As shown, the electrode portion 11a is connected to the first position P1 of the covered conductor La of the covered conductors La and Lb which are generally twisted (stranded) together, and the electrode portion 11b is connected to the serial bus SB. It can be used by being attached to the second position P2) of the coated conductor wire Lb. For this reason, although not shown, the electrode portions 11a and 11b are integrally formed and attached at the same position along the longitudinal direction W of the serial bus SB (the twisted covered conductors La and Lb are attached to this structure). A configuration that requires the work of separating the electrode parts 11a and 11b by a distance that allows attachment at a position and the work of simultaneously attaching the electrode parts 11a and 11b to the corresponding coated conductors La and Lb at this position) Differently, the electrode parts 11a and 11b can be attached to arbitrary positions P1 and P2 at which they are easy to attach (in this example, the twisted covered conductors La and Lb are unwound at the positions P1 and P2). can be installed). In addition, since the electrode portions 11a and 11b are attached to different positions P1 and P2 along the longitudinal direction W of the serial bus SB, the amount of untwisting the twisted covered conductors La and Lb at each position P1 and P2 is can be reduced. Therefore, according to the signal reading system 1, it is possible to reliably attach the electrode portions 11a and 11b to the serial bus SB, and to shorten the time required for attachment (enhance the attachability).

なお、各検出プローブＰＬａ，ＰＬｂについては、図示はしないが、信号読取システム１の信号生成装置２に、コネクタを介して着脱自在に接続する構成を採用してもよい。また、検出プローブＰＬａ，ＰＬｂを共通の１つのコネクタを介して信号生成装置２に接続するようにし、かつ検出プローブＰＬａ，ＰＬｂにおける各基端部側の部位（例えば図２９に示す部位Ｘ）を、電極部１１ａ，１１ｂ側の部位をある程度露出させた状態のままで熱収縮チューブなどで一本化する（まとめる）ようにしてもよい。また、図２９の信号読取システム１では、検出プローブＰＬａ，ＰＬｂの基端部側をそれぞれ信号生成装置２に接続する構成を採用しているが、この構成に限定されるものではない。 Although not shown, the detection probes PLa and PLb may be detachably connected to the signal generator 2 of the signal reading system 1 via connectors. In addition, the detection probes PLa and PLb are connected to the signal generation device 2 via a single common connector, and the portions on the base end side of the detection probes PLa and PLb (for example, the portion X shown in FIG. 29) are Alternatively, the electrodes 11a and 11b may be integrated (combined) with a heat-shrinkable tube or the like while the portions on the side of the electrode portions 11a and 11b are exposed to some extent. In addition, although the signal reading system 1 of FIG. 29 employs a configuration in which the base ends of the detection probes PLa and PLb are connected to the signal generation device 2, the configuration is not limited to this.

例えば、図３０に示す信号読取システム１のように、２芯シールド線ＣＢｃを介して信号生成装置２に接続された接続ボックスなどの接続部５１に、検出プローブＰＬａ，ＰＬｂの基端部側をそれぞれ接続する構成を採用することもできる。この構成では、２芯シールド線ＣＢｃは、基端部側が不図示のコネクタを介して信号生成装置２に接続されると共に、２つの芯線がこのコネクタを介して信号生成装置２内の各インピーダンス素子１２ａ，１２ｂに接続されると共に、不図示のシールドがコネクタを介して信号生成装置２内のグランドＧに接続されている。また、接続部５１は、２芯シールド線ＣＢｃの自由端側に接続されている。この場合、接続部５１内には、２芯シールド線ＣＢｃに含まれてインピーダンス素子１２ａに接続される一方の芯線を、対応する検出プローブＰＬａを構成するシールドケーブルの芯線に接続し、２芯シールド線ＣＢｃに含まれてインピーダンス素子１２ｂに接続される他方の芯線を、対応する検出プローブＰＬｂを構成するシールドケーブルの芯線に接続し、かつ２芯シールド線ＣＢｃのシールドを、検出プローブＰＬａ，ＰＬｂを構成する各シールドケーブルのシールドに接続する不図示の接続回路が内蔵されている。 For example, as in the signal reading system 1 shown in FIG. 30, the base end sides of the detection probes PLa and PLb are connected to a connection portion 51 such as a connection box connected to the signal generation device 2 via a two-core shielded wire CBc. A configuration in which they are connected to each other can also be adopted. In this configuration, the 2-core shielded wire CBc is connected to the signal generation device 2 via a connector (not shown) at its base end side, and the two core wires are connected to each impedance element in the signal generation device 2 via this connector. 12a and 12b, and a shield (not shown) is connected to the ground G in the signal generator 2 via a connector. Also, the connecting portion 51 is connected to the free end side of the two-core shielded wire CBc. In this case, in the connecting portion 51, one core wire included in the two-core shield wire CBc and connected to the impedance element 12a is connected to the core wire of the corresponding shielded cable constituting the detection probe PLa, and the two-core shield wire is connected to the core wire of the shield cable. The other core wire included in the line CBc and connected to the impedance element 12b is connected to the core wire of the shielded cable constituting the corresponding detection probe PLb, and the shield of the two-core shielded wire CBc is connected to the detection probes PLa and PLb. A connection circuit (not shown) for connecting to the shield of each shielded cable is incorporated.

この図３０に示す信号読取システム１においても、別体に形成された一対の検出プローブＰＬａ，ＰＬｂの自由端側に各電極部１１ａ，１１ｂが配置されている構成のため、上記した図３１に示す信号読取システム１と同等の効果を奏することができる。 In the signal reading system 1 shown in FIG. 30 as well, the electrodes 11a and 11b are arranged on the free end sides of the pair of separately formed detection probes PLa and PLb. An effect equivalent to that of the signal reading system 1 shown can be obtained.

また、上記の各信号読取システム１では、信号生成装置２が、被覆導線Ｌａ，Ｌｂの金属部（芯線）と容量結合する電極部１１ａ，１１ｂ、およびシールドケーブルＣＢａ，ＣＢｂを介して、被覆導線Ｌａ，Ｌｂに接続されると共に、被覆導線Ｌａ，Ｌｂに伝送されている電圧信号Ｖａ，Ｖｂの電圧Ｖａ，Ｖｂに応じて電圧が変化する各電圧信号Ｖｃ１，Ｖｃ２を生成し、この電圧信号Ｖｃ１，Ｖｃ２に基づいて、電圧信号Ｖａ，Ｖｂに対応する符号Ｃｓを特定可能な符号特定用信号Ｓｆを生成する構成（すなわち、電圧検出プローブとして機能する上記の検出プローブＰＬａ，ＰＬｂを使用する構成）を採用しているが、この構成に限定されるものではない。 Further, in each of the signal reading systems 1 described above, the signal generating device 2 connects the coated conductor wires La and Lb via the electrode parts 11a and 11b capacitively coupled to the metal parts (core wires) of the coated conductor wires La and Lb, and the shield cables CBa and CBb. The voltage signals Vc1 and Vc2, which are connected to La and Lb and change in voltage according to the voltages Va and Vb of the voltage signals Va and Vb transmitted to the covered conductors La and Lb, are generated, and the voltage signals Vc1 are generated. , Vc2 to generate a code specifying signal Sf capable of specifying the code Cs corresponding to the voltage signals Va and Vb (that is, a configuration using the above detection probes PLa and PLb functioning as voltage detection probes). is adopted, but it is not limited to this configuration.

例えば、検出プローブＰＬａ，ＰＬｂに代えて、図３１に示すように、一対の電流検出プローブＰＬｃ，ＰＬｄ（被覆導線Ｌａ，Ｌｂを切断することなく、被覆導線Ｌａ，Ｌｂに装着し得るクランプ式の電流検出プローブが好ましい）を信号生成装置２に接続して、符号特定用信号Ｓｆを生成する構成を採用することもできる。公知となっている様々な電流検出プローブをこの電流検出プローブＰＬｃ，ＰＬｄとして使用することができるが、以下では、一例として、本願出願人が既に提案している特開２００６－３４３１０９号公報に開示されている電流検出プローブを使用する例を挙げて説明する。 For example, instead of the detection probes PLa and PLb, as shown in FIG. 31, a pair of current detection probes PLc and PLd (clamp type probes that can be attached to the covered conductors La and Lb without cutting the covered conductors La and Lb). A current detection probe is preferable) may be connected to the signal generation device 2 to generate the code identification signal Sf. Various publicly known current detection probes can be used as the current detection probes PLc and PLd. Below, as an example, disclosed in Japanese Patent Application Laid-Open No. 2006-343109 already proposed by the applicant of the present application. An example of using a current detection probe that has been developed will be described.

この電流検出プローブＰＬｃ，ＰＬｄは、図３１に示すように、略円形に形成されると共に先端が開閉自在に構成されたクランプ部６１と、クランプ部６１の内部に配設されて鉄心などの磁気コアに巻線を巻き付けたコイルで構成された電流センサ（図示せず）とを備えて、同一に構成されている。この電流センサは、各クランプ部６１で対応する被覆導線（電流検出プローブＰＬｃでは被覆導線Ｌａ、電流検出プローブＰＬｄでは被覆導線Ｌｂ）を挟み込んだ状態（クランプした状態）において、対応する被覆導線を流れている電流（被覆導線Ｌａを流れている電流Ｉａと、被覆導線Ｌｂを流れている電流Ｉｂ）を検出してその電流値に振幅が比例する電流対応信号Ｖｉ（電流Ｉａについての電流対応信号Ｖｉａと、電流Ｉｂについての電流対応信号Ｖｉｂ）を検出信号として信号生成装置２に出力する。なお、この電流検出プローブＰＬｃ，ＰＬｄは、上記した構成により、ＡＣ電流検出プローブ（交流電流検出プローブ）として構成されているが、電流検出プローブＰＬｃ，ＰＬｄとして交流電流だけでなく直流電流についても測定し得るＤＣ電流検出プローブ（直流電流検出プローブ）を採用してもよいのは勿論である。 As shown in FIG. 31, the current detection probes PLc and PLd are composed of a clamp portion 61 which is formed in a substantially circular shape and whose tip can be opened and closed, and a magnetic field such as an iron core disposed inside the clamp portion 61. It has the same configuration with a current sensor (not shown) consisting of a coil with windings wound around a core. This current sensor clamps the corresponding covered conductor (covered conductor La in the current detection probe PLc, covered conductor Lb in the current detection probe PLd) with each clamp section 61 (clamped state). current (current Ia flowing through covered conductor La and current Ib flowing through covered conductor Lb) is detected, and a current corresponding signal Vi whose amplitude is proportional to the current value (current corresponding signal Via for current Ia) is detected. , the current corresponding signal Vib) for the current Ib is output to the signal generator 2 as a detection signal. The current detection probes PLc and PLd are configured as AC current detection probes (alternating current detection probes) with the above configuration, but the current detection probes PLc and PLd measure not only alternating current but also direct current. It goes without saying that a DC current detection probe (direct current detection probe) that can be used may be employed.

被覆導線Ｌａを流れている電流Ｉａは、被覆導線Ｌａに伝送される電圧信号Ｖａの電圧Ｖａに応じてその電流値が変化することから、電流対応信号Ｖｉａは電圧信号Ｖａの電圧Ｖａに応じてその電圧値が変化する。また、被覆導線Ｌｂを流れている電流Ｉｂは、被覆導線Ｌｂに伝送される電圧信号Ｖｂの電圧Ｖｂに応じてその電流値が変化することから、電流対応信号Ｖｉｂは電圧信号Ｖｂの電圧Ｖｂに応じてその電圧値が変化する。したがって、信号生成装置２では、電流検出プローブＰＬｃ，ＰＬｄが接続されている構成においても、検出プローブＰＬａ，ＰＬｂが接続されている上記の構成と同様にして、差動増幅回路４１（上記した種々の差動増幅回路４１のうちのいずれか１つ）が、電流対応信号Ｖｉａ，Ｖｉｂに基づき差分信号Ｖｄ０を生成して出力し、波形整形回路４２（上記した種々の波形整形回路４２のうちのいずれか１つ）がこの差分信号Ｖｄ０からシングルエンド信号Ｖｄを生成して出力し、信号生成部１４（上記した種々の信号生成部１４のうちの波形整形回路４２に対応する１つ）がこのシングルエンド信号Ｖｄを二値化して符号特定用信号Ｓｆを生成して出力することができる（図２参照）。 Since the current value of the current Ia flowing through the covered conductor La changes according to the voltage Va of the voltage signal Va transmitted to the covered conductor La, the current corresponding signal Via changes according to the voltage Va of the voltage signal Va. Its voltage value changes. In addition, since the current value of the current Ib flowing through the covered conductor Lb changes according to the voltage Vb of the voltage signal Vb transmitted to the covered conductor Lb, the current corresponding signal Vib changes to the voltage Vb of the voltage signal Vb. The voltage value changes accordingly. Therefore, in the signal generation device 2, even in the configuration in which the current detection probes PLc and PLd are connected, the differential amplifier circuit 41 (the above-described various one of the differential amplifier circuits 41) generates and outputs a differential signal Vd0 based on the current-corresponding signals Via and Vib, and a waveform shaping circuit 42 (among the various waveform shaping circuits 42 described above, any one of them) generates and outputs a single-ended signal Vd from this differential signal Vd0, and the signal generator 14 (one of the above-described various signal generators 14 corresponding to the waveform shaping circuit 42) generates this The single-ended signal Vd can be binarized to generate and output a code specifying signal Sf (see FIG. 2).

したがって、図３１に示す構成の信号生成装置２、およびこの信号生成装置２を備えた信号読取システム１によれば、一対の被覆導線Ｌａ，Ｌｂにおける長手方向Ｗの任意の部位に電流検出プローブＰＬｃ，ＰＬｄを装着する（この例では、クランプ部６１をクランプ）するという簡易な作業を行うことで、シリアルバスＳＢを介して伝送されているロジック信号Ｓａによって示されている符号Ｃｓを特定可能な符号特定用信号Ｓｆを生成し、生成した符号特定用信号Ｓｆに基づいてロジック信号Ｓａによって示されている符号Ｃｓを特定することができ、さらには特定した符号Ｃｓの列で構成されるＣＡＮフレームを特定することができる。これにより、シリアルバスＳＢにコネクタが配設されていなくても、またシリアルバスＳＢにコネクタが配設されている場合においても、シリアルバスＳＢの任意の場所（第１の位置Ｐ１および第２の位置Ｐ２）においてロジック信号Ｓａを読み取って、符号Ｃｓ、および符号Ｃｓで構成されるＣＡＮフレームを特定することができる。 Therefore, according to the signal generation device 2 having the configuration shown in FIG. 31 and the signal reading system 1 including the signal generation device 2, the current detection probe PLc is placed at an arbitrary portion in the longitudinal direction W of the pair of coated conductors La and Lb. , PLd (in this example, clamping the clamping unit 61), the code Cs indicated by the logic signal Sa transmitted via the serial bus SB can be identified. A code specifying signal Sf is generated, a code Cs indicated by a logic signal Sa can be specified based on the generated code specifying signal Sf, and a CAN frame configured with a string of the specified code Cs. can be specified. As a result, even if the serial bus SB is not provided with a connector, or if the serial bus SB is provided with a connector, any position (the first position P1 and the second position P1) of the serial bus SB can be The logic signal Sa can be read at position P2) to identify the code Cs and the CAN frame composed of the code Cs.

１ 信号読取システム
２ 信号生成装置
４２ 波形整形回路
４２ａ 入力部
４２ｂ 出力部
４２ｃ コンデンサ
４２ｄ 第１インピーダンス素子
４２ｅ 第２インピーダンス素子
４２ｆ スイッチ
ＳＣ 直列回路
ＳＷＣ スイッチ制御回路
Ｖｄ シングルエンド信号
Ｖｄ０ 差分信号
Ｖｔｇ ターゲット定電圧 1 Signal reading system
2 signal generator 42 waveform shaping circuit 42a input section 42b output section 42c capacitor 42d first impedance element 42e second impedance element 42f switch SC series circuit SWC switch control circuit Vd single end signal Vd0 differential signal Vtg target constant voltage

Claims (22)

入力パルス信号が入力される入力部に一端部が接続されると共に出力部に他端部が接続されたコンデンサと、
一端部が前記コンデンサの前記他端部に接続されると共に他端部にターゲット定電圧が印加されて、当該ターゲット定電圧を当該コンデンサの当該他端部に供給する第１インピーダンス素子と、
ダイオードを含まずにスイッチを含んで構成され、一端部が前記出力部に接続されると共に他端部に前記ターゲット定電圧が印加されて、当該スイッチがオン状態のときに当該ターゲット定電圧を当該出力部に印加し、当該スイッチがオフ状態のときに当該ターゲット定電圧の当該出力部への印加を停止するスイッチ回路と、
前記入力パルス信号に基づいて、当該入力パルス信号の交流成分における低電圧期間に前記スイッチをオン状態に移行させると共に、当該交流成分における高電圧期間に前記スイッチをオフ状態に移行させる制御パルス信号を生成して出力するスイッチ制御回路とを備えて、前記入力パルス信号を、前記交流成分のピークピーク電圧と同等のピークピーク電圧で、かつ低電圧期間の電圧が前記ターゲット定電圧に規定された出力パルス信号に整形して前記出力部から出力する波形整形回路。 a capacitor having one end connected to an input section to which an input pulse signal is input and having the other end connected to an output section;
a first impedance element having one end connected to the other end of the capacitor and having a target constant voltage applied to the other end to supply the target constant voltage to the other end of the capacitor;
A switch is included without a diode, one end is connected to the output section, the target constant voltage is applied to the other end, and the target constant voltage is applied to the switch when the switch is in an ON state. a switch circuit that applies the target constant voltage to the output section and stops applying the target constant voltage to the output section when the switch is in an off state;
a control pulse signal for turning on the switch during a low voltage period of the AC component of the input pulse signal and turning off the switch during a high voltage period of the AC component based on the input pulse signal; and a switch control circuit for generating and outputting the input pulse signal with a peak-to-peak voltage equivalent to the peak-to-peak voltage of the AC component, and a voltage during a low voltage period being defined as the target constant voltage. A waveform shaping circuit for shaping a pulse signal and outputting it from the output section. 入力パルス信号が入力される入力部に一端部が接続されると共に出力部に他端部が接続されたコンデンサと、
一端部が前記コンデンサの前記他端部に接続されると共に他端部にターゲット定電圧が印加されて、当該ターゲット定電圧を当該コンデンサの当該他端部に供給する第１インピーダンス素子と、
ダイオードを含まずにスイッチを含んで構成され、一端部が前記出力部に接続されると共に他端部に前記ターゲット定電圧が印加されて、当該スイッチがオン状態のときに当該ターゲット定電圧を当該出力部に印加し、当該スイッチがオフ状態のときに当該ターゲット定電圧の当該出力部への印加を停止するスイッチ回路と、
前記入力パルス信号に基づいて、当該入力パルス信号の交流成分における高電圧期間に前記スイッチをオン状態に移行させると共に、当該交流成分における低電圧期間に前記スイッチをオフ状態に移行させる制御パルス信号を生成して出力するスイッチ制御回路とを備えて、前記入力パルス信号を、前記交流成分のピークピーク電圧と同等のピークピーク電圧で、かつ高電圧期間の電圧が前記ターゲット定電圧に規定された出力パルス信号に整形して前記出力部から出力する波形整形回路。 a capacitor having one end connected to an input section to which an input pulse signal is input and having the other end connected to an output section;
a first impedance element having one end connected to the other end of the capacitor and having a target constant voltage applied to the other end to supply the target constant voltage to the other end of the capacitor;
A switch is included without a diode, one end is connected to the output section, the target constant voltage is applied to the other end, and the target constant voltage is applied to the switch when the switch is in an ON state. a switch circuit that applies the target constant voltage to the output section and stops applying the target constant voltage to the output section when the switch is in an off state;
a control pulse signal for turning on the switch during a high voltage period of the AC component of the input pulse signal and turning off the switch during a low voltage period of the AC component based on the input pulse signal; and a switch control circuit for generating and outputting the input pulse signal with a peak-to-peak voltage equivalent to the peak-to-peak voltage of the AC component, and a voltage during a high voltage period being defined as the target constant voltage. A waveform shaping circuit for shaping a pulse signal and outputting it from the output section. 前記スイッチは、前記制御パルス信号が高電位のときにオン状態に移行し、前記制御パルス信号が低電位のときにオフ状態に移行するように構成され、
前記スイッチ制御回路は、前記コンデンサの前記他端部に反転入力端子が接続され、かつ前記ターゲット定電圧よりも高い基準電圧が非反転入力端子に入力されて、出力端子から前記制御パルス信号を出力するコンパレータを有して構成されている請求項１記載の波形整形回路。 the switch is configured to transition to an ON state when the control pulse signal has a high potential and to transition to an OFF state when the control pulse signal has a low potential;
The switch control circuit has an inverting input terminal connected to the other end of the capacitor, a reference voltage higher than the target constant voltage is input to a non-inverting input terminal, and the control pulse signal is output from an output terminal. 2. A waveform shaping circuit according to claim 1, comprising a comparator for 前記スイッチは、前記制御パルス信号が低電位のときにオン状態に移行し、前記制御パルス信号が高電位のときにオフ状態に移行するように構成され、
前記スイッチ制御回路は、前記コンデンサの前記他端部に非反転入力端子が接続され、かつ前記ターゲット定電圧よりも高い基準電圧が反転入力端子に入力されて、出力端子から前記制御パルス信号を出力するコンパレータを有して構成されている請求項１記載の波形整形回路。 the switch is configured to transition to an ON state when the control pulse signal has a low potential and to transition to an OFF state when the control pulse signal has a high potential;
The switch control circuit has a non-inverting input terminal connected to the other end of the capacitor, a reference voltage higher than the target constant voltage being input to an inverting input terminal, and outputting the control pulse signal from an output terminal. 2. A waveform shaping circuit according to claim 1, comprising a comparator for 前記スイッチは、前記制御パルス信号が高電位のときにオン状態に移行し、前記制御パルス信号が低電位のときにオフ状態に移行するように構成され、
前記スイッチ制御回路は、前記コンデンサの前記他端部に非反転入力端子が接続され、かつ前記ターゲット定電圧よりも低い基準電圧が反転入力端子に入力されて、出力端子から前記制御パルス信号を出力するコンパレータを有して構成されている請求項２記載の波形整形回路。 the switch is configured to transition to an ON state when the control pulse signal has a high potential and to transition to an OFF state when the control pulse signal has a low potential;
The switch control circuit has a non-inverting input terminal connected to the other end of the capacitor, a reference voltage lower than the target constant voltage being input to an inverting input terminal, and outputting the control pulse signal from an output terminal. 3. A waveform shaping circuit according to claim 2, comprising a comparator for 前記スイッチは、前記制御パルス信号が低電位のときにオン状態に移行し、前記制御パルス信号が高電位のときにオフ状態に移行するように構成され、
前記スイッチ制御回路は、前記コンデンサの前記他端部に反転入力端子が接続され、かつ前記ターゲット定電圧よりも低い基準電圧が非反転入力端子に入力されて、出力端子から前記制御パルス信号を出力するコンパレータを有して構成されている請求項２記載の波形整形回路。 the switch is configured to transition to an ON state when the control pulse signal has a low potential and to transition to an OFF state when the control pulse signal has a high potential;
The switch control circuit has an inverting input terminal connected to the other end of the capacitor, a reference voltage lower than the target constant voltage being input to a non-inverting input terminal, and outputting the control pulse signal from an output terminal. 3. A waveform shaping circuit according to claim 2, comprising a comparator for 前記スイッチは、前記制御パルス信号が高電位のときにオン状態に移行し、前記制御パルス信号が低電位のときにオフ状態に移行するように構成され、
前記スイッチ制御回路は、
反転入力端子が前記コンデンサの前記他端部に接続されると共に出力端子から前記制御パルス信号を出力するコンパレータと、
一端部が前記出力端子に接続されると共に他端部に前記ターゲット定電圧および前記ターゲット定電圧の近傍の電圧のうちのいずれかの電圧が印加されて、当該いずれかの電圧および前記制御パルス信号の電圧で規定される分圧電圧を前記コンパレータの非反転入力端子に基準電圧として出力する抵抗分圧回路とを備えている請求項１記載の波形整形回路。 the switch is configured to transition to an ON state when the control pulse signal has a high potential and to transition to an OFF state when the control pulse signal has a low potential;
The switch control circuit is
a comparator having an inverting input terminal connected to the other end of the capacitor and outputting the control pulse signal from an output terminal;
One end is connected to the output terminal and the other end is applied with either the target constant voltage or a voltage near the target constant voltage, and the one voltage and the control pulse signal 2. The waveform shaping circuit according to claim 1, further comprising a resistor voltage dividing circuit for outputting a divided voltage defined by the voltage of .times..times..times..times..times..times..times. 前記スイッチは、前記制御パルス信号が低電位のときにオン状態に移行し、前記制御パルス信号が高電位のときにオフ状態に移行するように構成され、
前記スイッチ制御回路は、
反転入力端子に前記ターゲット定電圧および前記ターゲット定電圧の近傍の電圧のうちのいずれかの電圧が印加されると共に出力端子から前記制御パルス信号を出力するコンパレータと、
一端部が前記出力端子に接続されると共に他端部が前記コンデンサの前記他端部に接続されて、前記出力パルス信号の電圧および前記制御パルス信号の電圧で規定される分圧パルス信号を前記コンパレータの非反転入力端子に出力する抵抗分圧回路とを備えている請求項１記載の波形整形回路。 the switch is configured to transition to an ON state when the control pulse signal has a low potential and to transition to an OFF state when the control pulse signal has a high potential;
The switch control circuit is
a comparator to which one of the target constant voltage and a voltage in the vicinity of the target constant voltage is applied to an inverting input terminal and to output the control pulse signal from an output terminal;
One end of which is connected to the output terminal and the other end of which is connected to the other end of the capacitor to generate a divided voltage pulse signal defined by the voltage of the output pulse signal and the voltage of the control pulse signal. 2. The waveform shaping circuit according to claim 1, further comprising a resistance voltage dividing circuit for outputting to the non-inverting input terminal of the comparator. 前記スイッチは、前記制御パルス信号が高電位のときにオン状態に移行し、前記制御パルス信号が低電位のときにオフ状態に移行するように構成され、
前記スイッチ制御回路は、
反転入力端子に前記ターゲット定電圧および前記ターゲット定電圧の近傍の電圧のうちのいずれかの電圧が印加されると共に出力端子から前記制御パルス信号を出力するコンパレータと、
一端部が前記出力端子に接続されると共に他端部が前記コンデンサの前記他端部に接続されて、前記出力パルス信号の電圧および前記制御パルス信号の電圧で規定される分圧パルス信号を前記コンパレータの非反転入力端子に出力する抵抗分圧回路とを備えている請求項２記載の波形整形回路。 the switch is configured to transition to an ON state when the control pulse signal has a high potential and to transition to an OFF state when the control pulse signal has a low potential;
The switch control circuit is
a comparator to which one of the target constant voltage and a voltage in the vicinity of the target constant voltage is applied to an inverting input terminal and to output the control pulse signal from an output terminal;
One end of which is connected to the output terminal and the other end of which is connected to the other end of the capacitor to generate a divided voltage pulse signal defined by the voltage of the output pulse signal and the voltage of the control pulse signal. 3. The waveform shaping circuit according to claim 2, further comprising a resistance voltage dividing circuit for outputting to the non-inverting input terminal of the comparator. 前記スイッチは、前記制御パルス信号が低電位のときにオン状態に移行し、前記制御パルス信号が高電位のときにオフ状態に移行するように構成され、
前記スイッチ制御回路は、
反転入力端子が前記コンデンサの前記他端部に接続されると共に出力端子から前記制御パルス信号を出力するコンパレータと、
一端部が前記出力端子に接続されると共に他端部に前記ターゲット定電圧および前記ターゲット定電圧の近傍の電圧のうちのいずれかの電圧が印加されて、当該いずれかの電圧および前記制御パルス信号の電圧で規定される分圧電圧を前記コンパレータの非反転入力端子に基準電圧として出力する抵抗分圧回路とを備えている請求項２記載の波形整形回路。 the switch is configured to transition to an ON state when the control pulse signal has a low potential and to transition to an OFF state when the control pulse signal has a high potential;
The switch control circuit is
a comparator having an inverting input terminal connected to the other end of the capacitor and outputting the control pulse signal from an output terminal;
One end is connected to the output terminal and the other end is applied with either the target constant voltage or a voltage near the target constant voltage, and the one voltage and the control pulse signal 3. The waveform shaping circuit according to claim 2, further comprising a resistive voltage dividing circuit for outputting a divided voltage defined by the voltage of , to a non-inverting input terminal of said comparator as a reference voltage. 前記スイッチ制御回路は、
一端部が前記コンデンサの前記他端部に接続されると共に他端部に前記ターゲット定電圧が印加されて、前記出力パルス信号を分圧して分圧パルス信号として出力する抵抗分圧回路と、
前記ターゲット定電圧を基準としてバイアス電圧を生成するバイアス電圧源と、
前記分圧パルス信号に前記バイアス電圧を電圧加算して前記制御パルス信号として出力する加算器とを備えている請求項１記載の波形整形回路。 The switch control circuit is
a resistive voltage dividing circuit having one end connected to the other end of the capacitor and having the other end to which the target constant voltage is applied, dividing the output pulse signal and outputting it as a divided voltage pulse signal;
a bias voltage source that generates a bias voltage based on the target constant voltage;
2. The waveform shaping circuit according to claim 1, further comprising an adder for adding the bias voltage to the divided voltage pulse signal and outputting the result as the control pulse signal. 前記スイッチ回路は、直列接続された第２インピーダンス素子および前記スイッチの直列回路で構成されている請求項１から１１のいずれかに記載の波形整形回路。 12. The waveform shaping circuit according to any one of claims 1 to 11, wherein said switch circuit comprises a series circuit of a second impedance element connected in series and said switch. 前記コンデンサの前記他端部は、第３インピーダンス素子を介して前記出力部に接続され、
前記スイッチ回路は、前記スイッチ（実施例にて、「単体」または「だけ」を補充）で構成されている請求項１から１１のいずれかに記載の波形整形回路。 the other end of the capacitor is connected to the output via a third impedance element,
12. The waveform shaping circuit according to any one of claims 1 to 11, wherein said switch circuit is composed of said switches ("single" or "only" supplemented in the embodiment). 前記スイッチは、前記制御パルス信号によって制御されて、前記オン状態のときには前記ターゲット定電圧を出力端子から前記出力部に出力し、前記オフ状態のときには前記出力端子をハイインピーダンス状態に移行させるスリーステートバッファで構成されている請求項１から１３のいずれかに記載の波形整形回路。 The switch is controlled by the control pulse signal to output the target constant voltage from the output terminal to the output section when the switch is in the ON state, and shifts the output terminal to a high impedance state when the switch is in the OFF state. 14. The waveform shaping circuit according to any one of claims 1 to 13, comprising a buffer. 外部から入力された電圧データをＤ／Ａ変換して、当該電圧データで示される電圧値の前記ターゲット定電圧を出力するＤ／Ａ変換器を備えている請求項１から１４のいずれかに記載の波形整形回路。 15. The device according to any one of claims 1 to 14, further comprising a D/A converter that D/A converts voltage data input from the outside and outputs the target constant voltage of the voltage value indicated by the voltage data. waveform shaping circuit. 一対の被覆導線で構成される通信路を介して伝送される２線差動電圧方式のロジック信号に基づき、当該ロジック信号に対応する符号を特定可能な符号特定用信号を生成する信号生成装置であって、
前記一対の被覆導線における被覆部にそれぞれ接触させられる一対の電極のうちの一方の電極と接続されて、前記一対の被覆導線のうちの当該一方の電極と容量結合する一方の被覆導線に伝送されている電圧に応じて電圧が変化する第１電圧信号を発生させる第４インピーダンス素子と、
前記一対の電極のうちの他方の電極と接続されて、前記一対の被覆導線のうちの当該他方の電極と容量結合する他方の被覆導線に伝送されている電圧に応じて電圧が変化する第２電圧信号を発生させる第５インピーダンス素子と、
前記第１電圧信号および前記第２電圧信号を入力すると共に当該各電圧信号の差分電圧に応じて電圧が変化する差分信号を出力する差動増幅回路、および請求項１，３，４，７，８，１１のいずれかに記載の波形整形回路を備えて構成されると共に、当該波形整形回路が、前記入力パルス信号として入力する前記差分信号を、当該差分信号の交流成分のピークピーク電圧と同等のピークピーク電圧で、かつ低電圧期間の電圧が前記ターゲット定電圧に規定された前記出力パルス信号に整形して前記出力部からシングルエンド信号として出力する差動増幅部とを備えて、当該シングルエンド信号に基づいて前記符号特定用信号を生成する信号生成装置。 A signal generation device that generates a code identification signal capable of identifying a code corresponding to a two-wire differential voltage type logic signal transmitted through a communication path composed of a pair of coated conductors. There is
It is connected to one electrode of a pair of electrodes that are brought into contact with the covered portions of the pair of covered conductors, respectively, and is transmitted to one of the covered conductors capacitively coupled to the one electrode of the pair of covered conductors. a fourth impedance element for generating a first voltage signal whose voltage varies according to the voltage applied to the
A second covered conductor connected to the other of the pair of electrodes and capacitively coupled to the other of the pair of covered conductors, the voltage of which varies according to the voltage transmitted to the other covered conductor. a fifth impedance element for generating a voltage signal;
1, 3, 4, 7, and 10, wherein said differential amplifier circuit receives said first voltage signal and said second voltage signal and outputs a differential signal whose voltage varies according to the differential voltage of said voltage signals. 12. The waveform shaping circuit according to any one of 8 and 11, wherein the waveform shaping circuit adjusts the difference signal input as the input pulse signal to a peak-to-peak voltage of the AC component of the difference signal. a peak-to-peak voltage of and the voltage during the low voltage period is regulated to the target constant voltage, the output pulse signal being shaped into the output pulse signal and output from the output unit as a single-ended signal, the single A signal generation device that generates the code identification signal based on the end signal. 一対の被覆導線で構成される通信路を介して伝送される２線差動電圧方式のロジック信号に基づき、当該ロジック信号に対応する符号を特定可能な符号特定用信号を生成する信号生成装置であって、
前記一対の被覆導線における被覆部にそれぞれ接触させられる一対の電極のうちの一方の電極と接続されて、前記一対の被覆導線のうちの当該一方の電極と容量結合する一方の被覆導線に伝送されている電圧に応じて電圧が変化する第１電圧信号を発生させる第４インピーダンス素子と、
前記一対の電極のうちの他方の電極と接続されて、前記一対の被覆導線のうちの当該他方の電極と容量結合する他方の被覆導線に伝送されている電圧に応じて電圧が変化する第２電圧信号を発生させる第５インピーダンス素子と、
前記第１電圧信号および前記第２電圧信号を入力すると共に当該各電圧信号の差分電圧に応じて電圧が変化する差分信号を出力する差動増幅回路、および請求項２，５，６，９，１０のいずれかに記載の波形整形回路を備えて構成されると共に、当該波形整形回路が、前記入力パルス信号として入力する前記差分信号を、当該差分信号の交流成分のピークピーク電圧と同等のピークピーク電圧で、かつ高電圧期間の電圧が前記ターゲット定電圧に規定された前記出力パルス信号に整形して前記出力部からシングルエンド信号として出力する差動増幅部とを備えて、当該シングルエンド信号に基づいて前記符号特定用信号を生成する信号生成装置。 A signal generation device that generates a code identification signal capable of identifying a code corresponding to a two-wire differential voltage type logic signal transmitted through a communication path composed of a pair of coated conductors. There is
It is connected to one electrode of a pair of electrodes that are brought into contact with the covered portions of the pair of covered conductors, respectively, and is transmitted to one of the covered conductors capacitively coupled to the one electrode of the pair of covered conductors. a fourth impedance element for generating a first voltage signal whose voltage varies according to the voltage applied to the
A second covered conductor connected to the other of the pair of electrodes and capacitively coupled to the other of the pair of covered conductors, the voltage of which varies according to the voltage transmitted to the other covered conductor. a fifth impedance element for generating a voltage signal;
2, 5, 6, 9, and 10, a differential amplifier circuit which receives said first voltage signal and said second voltage signal and outputs a differential signal whose voltage varies according to the differential voltage of said voltage signals. 11. The waveform shaping circuit according to any one of 10, wherein the waveform shaping circuit adjusts the difference signal input as the input pulse signal to a peak equivalent to the peak-to-peak voltage of the AC component of the difference signal. a differential amplifier for shaping the output pulse signal having a peak voltage and a voltage in a high voltage period specified by the target constant voltage and outputting the output as a single-ended signal from the output unit, the single-ended signal A signal generation device for generating the code identification signal based on. 前記一方の電極は、基端部側が前記第４インピーダンス素子に接続された第１シールドケーブルの自由端側に接続され、
前記他方の電極は、前記第１シールドケーブルとは別体の第２シールドケーブルであって、基端部側が前記第５インピーダンス素子に接続された当該第２シールドケーブルの自由端側に接続されている請求項１６または１７記載の信号生成装置。 The one electrode is connected to the free end side of the first shielded cable, the proximal end side of which is connected to the fourth impedance element,
The other electrode is a second shielded cable that is separate from the first shielded cable, and is connected to the free end of the second shielded cable whose base end is connected to the fifth impedance element. 18. A signal generating device according to claim 16 or 17. 一対の被覆導線で構成される通信路を介して伝送される２線差動電圧方式のロジック信号に基づき、当該ロジック信号に対応する符号を特定可能な符号特定用信号を生成する信号生成装置であって、
前記一対の被覆導線のうちの一方の被覆導線に装着されて、当該一方の被覆導線に流れる電流であって、当該一方の被覆導線に伝送されている電圧に応じて電流値が変化する電流を検出すると共に、当該電流値に応じて電圧値が変化する第１電圧信号を出力する第１電流検出プローブ、および前記一対の被覆導線のうちの他方の被覆導線に装着されて、当該他方の被覆導線に流れる電流であって、当該他方の被覆導線に伝送されている電圧に応じて電流値が変化する電流を検出すると共に、当該電流値に応じて電圧値が変化する第２電圧信号を出力する第２電流検出プローブに接続されて、当該第１電圧信号および当該第２電圧信号を入力すると共に当該各電圧信号の差分電圧に応じて電圧が変化する差分信号を出力する差動増幅回路、および請求項１，３，４，７，８，１１のいずれかに記載の波形整形回路を備えて構成されると共に、当該波形整形回路が、前記入力パルス信号として入力する前記差分信号を、当該差分信号の交流成分のピークピーク電圧と同等のピークピーク電圧で、かつ低電圧期間の電圧が前記ターゲット定電圧に規定された前記出力パルス信号に整形して前記出力部からシングルエンド信号として出力する差動増幅部とを備えて、当該シングルエンド信号に基づいて前記符号特定用信号を生成する信号生成装置。 A signal generation device that generates a code identification signal capable of identifying a code corresponding to a two-wire differential voltage type logic signal transmitted through a communication path composed of a pair of coated conductors. There is
A current that is attached to one of the pair of covered conductors and that flows through the one covered conductor, the current value of which changes according to the voltage transmitted to the one covered conductor a first current detection probe that detects and outputs a first voltage signal whose voltage value changes according to the current value; Detecting a current flowing through a conductor whose current value changes according to the voltage transmitted to the other coated conductor, and outputting a second voltage signal whose voltage value changes according to the current value. a differential amplifier circuit connected to a second current detection probe that inputs the first voltage signal and the second voltage signal and outputs a differential signal whose voltage changes according to the differential voltage of each voltage signal; and a waveform shaping circuit according to any one of claims 1, 3, 4, 7, 8 and 11, wherein the waveform shaping circuit converts the difference signal input as the input pulse signal into the The output pulse signal is shaped into the output pulse signal having a peak-to-peak voltage equivalent to the peak-to-peak voltage of the AC component of the differential signal and the voltage during the low voltage period is specified by the target constant voltage, and is output from the output unit as a single-ended signal. and a differential amplifier for generating the code identification signal based on the single-ended signal. 一対の被覆導線で構成される通信路を介して伝送される２線差動電圧方式のロジック信号に基づき、当該ロジック信号に対応する符号を特定可能な符号特定用信号を生成する信号生成装置であって、
前記一対の被覆導線のうちの一方の被覆導線に装着されて、当該一方の被覆導線に流れる電流であって、当該一方の被覆導線に伝送されている電圧に応じて電流値が変化する電流を検出すると共に、当該電流値に応じて電圧値が変化する第１電圧信号を出力する第１電流検出プローブ、および前記一対の被覆導線のうちの他方の被覆導線に装着されて、当該他方の被覆導線に流れる電流であって、当該他方の被覆導線に伝送されている電圧に応じて電流値が変化する電流を検出すると共に、当該電流値に応じて電圧値が変化する第２電圧信号を出力する第２電流検出プローブに接続されて、当該第１電圧信号および当該第２電圧信号を入力すると共に当該各電圧信号の差分電圧に応じて電圧が変化する差分信号を出力する差動増幅回路、および請求項２，５，６，９，１０のいずれかに記載の波形整形回路を備えて構成されると共に、当該波形整形回路が、前記入力パルス信号として入力する前記差分信号を、当該差分信号の交流成分のピークピーク電圧と同等のピークピーク電圧で、かつ高電圧期間の電圧が前記ターゲット定電圧に規定された前記出力パルス信号に整形して前記出力部からシングルエンド信号として出力する差動増幅部とを備えて、当該シングルエンド信号に基づいて前記符号特定用信号を生成する信号生成装置。 A signal generation device that generates a code identification signal capable of identifying a code corresponding to a two-wire differential voltage type logic signal transmitted through a communication path composed of a pair of coated conductors. There is
A current that is attached to one of the pair of covered conductors and that flows through the one covered conductor, the current value of which changes according to the voltage transmitted to the one covered conductor a first current detection probe that detects and outputs a first voltage signal whose voltage value changes according to the current value; Detecting a current flowing through a conductor whose current value changes according to the voltage transmitted to the other coated conductor, and outputting a second voltage signal whose voltage value changes according to the current value. a differential amplifier circuit connected to a second current detection probe that inputs the first voltage signal and the second voltage signal and outputs a differential signal whose voltage changes according to the differential voltage of each voltage signal; and a waveform shaping circuit according to any one of claims 2, 5, 6, 9 and 10, wherein the waveform shaping circuit converts the differential signal input as the input pulse signal to the differential signal The peak-to-peak voltage is equivalent to the peak-to-peak voltage of the AC component of the differential, and the voltage in the high voltage period is shaped into the output pulse signal specified by the target constant voltage and output as a single-ended signal from the output unit and an amplifying unit for generating the code identification signal based on the single-ended signal. 前記シングルエンド信号を閾値電圧と比較して二値化することにより前記符号特定用信号を生成する信号生成部を備えている請求項１６から２０のいずれかに記載の信号生成装置。 21. The signal generation device according to any one of claims 16 to 20, further comprising a signal generation section that generates the code identification signal by binarizing the single-ended signal by comparing it with a threshold voltage. 請求項１６から２１のいずれかに記載の信号生成装置と、
前記信号生成装置によって生成された前記符号特定用信号に基づいて前記ロジック信号に対応する前記符号を特定する符号化装置とを備えている信号読取システム。 a signal generator according to any one of claims 16 to 21;
and an encoding device that identifies the code corresponding to the logic signal based on the code identification signal generated by the signal generation device.
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