JP7259534B2 - 力率改善回路 - Google Patents
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Description
図1に示すように、第1実施形態に係る力率改善回路1は、電源10と負荷3との間に配置され、一次回路111、スイッチング素子112、二次回路113を有する電源装置2に含まれる。力率改善回路1は、複数の抵抗が並列に接続されるとともに、少なくともいずれかの抵抗に、オンオフの切り替えに応じて電源10から負荷3に供給する電力の調整に利用するスイッチを有する電流検出回路12と、電源10からの入力電圧を検出し、検出された入力電圧に応じて電流検出回路12のスイッチのオンオフを操作する信号を出力する検出回路13とを備える。また、力率改善回路1は、電流検出回路12から出力される信号に応じてスイッチング素子112を制御する制御回路14を有する。
図2に示す例では、検出回路13は、検出部131と、操作部132とを有する。
《検出部の具体例》
図2に示すように、検出部131は、第1入力部L1と接続される第1の抵抗R21と、第2入力部L2と接続される第2の抵抗R22と、第3入力部L3と接続される第3の抵抗R23とを有する。また、図2に示すように、検出部131は、各抵抗R21~R23にアノードが接続されるダイオードD21~D23と、各ダイオードD21~D23のカソードと接続される抵抗R24と、抵抗R24と接続される抵抗R25と、コンデンサC21を有する。また、検出部131は、抵抗R25とコンデンサC21と並列して、直列に配置されるツェナーダイオードD24、抵抗R26及びフォトカプラの発光素子PHC1を備える。
図2に示すように、操作部132は、定電圧電源VCCと接続され、検出部131の発光素子PHC1と対となるフォトカプラの受光素子PHC2と、受光素子PHC2と直列に接続される抵抗R31~34と、抵抗R33及びR34と並列に接続されるコンデンサC31と、受光素子PHC2及び抵抗R32~R34と並列に接続されるコンデンサC32と、シャントレギュレータSHとを有する。また、操作部132は、シャントレギュレータSHのリファレンスと接続される抵抗R35と、シャントレギュレータSHのカソードKと直列に接続される抵抗R36及びR37と、抵抗R36及びR37の間にゲートが接続されるトランジスタ(pnp)TR31と、トランジスタTR31のコレクタと接続される直列に配列された抵抗R38,R39と、抵抗R38,39の間にゲートが接続されるトランジスタ(FET)TR32と、このトランジスタTR32のドレインと接続される抵抗R40と、トランジスタTR32と並列に接続されるR41と、抵抗R40及びトランジスタTR32のドレインにゲートが接続されるトランジスタ(FET)TR33と、トランジスタTR31のエミッタ及びトランジスタTR33のドレインに接続されるリレーコイルRCとを備える。
図2に示すように、電流検出回路12は、並列された複数の電流検出用抵抗を有し、いずれかの電流検出用抵抗にリレースイッチが接続され、リレースイッチのオンオフによって電流検出回路12での電流検出用抵抗を可変して電力を調整する。
具体的には、図2に示すように、電流検出回路12は、第1の電流検出用抵抗R11及び第2の電流検出用抵抗R12が並列され、第2の電流検出用抵抗R12には、リレースイッチSWが接続される。リレースイッチSWは、操作部132のリレーコイルRCとリレーを構成する。図2に示す例では、リレースイッチSWは、オープンであって、リレーコイルRCに電流が流れることで、クローズとなる。これにより、電流検出用抵抗R2に電流が流れる。また、この電流は、制御回路14に出力される。また、制御回路14から、この電流に基づいてスイッチング素子112を制御する制御信号が生成される。上述したように、操作部132によってスイッチSWがオフにされると、抵抗R11のみに電流が流れるため、抵抗R12にも電流が流れる場合と比較し、検出電圧が高くなり、電源装置2において、過電流保護がかかりやすくなる。
図4を用いて、第2実施形態に係る力率改善回路1Aについて説明する。図4に示すように、第2実施形態に係る力率改善回路1Aは、電流検出回路12Aの構成が図2を用いて上述した力率改善回路1と異なる。第1実施形態では、電流検出回路12で用いるスイッチはリレースイッチであったが、第2実施形態では、電流検出回路12Aが用いるスイッチSW1はFETであり、一部の構成が異なる。
図4に示す例でも、検出回路13は、検出部131と、操作部132Aとを有する。
図4に示すように、検出部131は、図2を用いて上述した例と同一である。なお、図2に示す検出回路13の構成は一例であり、電源10から供給される電圧を検出することができれば、その構成は限定されない。
図2に示すように、電流検出回路12Aは、並列された複数の電流検出用抵抗R11,R12を有し、すのうちの一の抵抗R12にFETスイッチSW1が接続され、FETスイッチSW1のオンオフによって電流検出回路12Aでの電流検出用抵抗を可変して電力を調整する。
具体的には、図4に示すように、電流検出回路12Aは、第1の電流検出用抵抗R11及び第2の電流検出用抵抗R12が並列され、第2の電流検出用抵抗R12には、FETスイッチSW1が接続される。また、FETスイッチSW1のドレインとソースには、ダイオードD18が接続される。さらに、FETスイッチSW1のソースとゲートには、抵抗R51及びコンデンサC51が並列に接続される。さらに、FETスイッチSW1のドレインと検出回路13との間には、抵抗R52が接続される。これにより、操作部132から流れる電流によりFETスイッチSW1が操作される。また、この電流は、制御回路14に出力される。そして、制御回路14から、この電流に基づいてスイッチング素子112を制御する制御信号が生成される。
2 電源装置
111 一次回路
112 スイッチング素子
113 二次回路
12 電流検出回路
13 検出回路
14 制御回路
10 電源
3 負荷
Claims (7)
- 電源と負荷との間に配置される電源装置に含まれる力率改善回路であって、
複数の抵抗が並列に接続されるとともに、少なくともいずれかの抵抗に、オンオフの切り替えに応じて前記電源から前記負荷に供給する電力の調整に利用するスイッチを有する電流検出回路と、
前記電源からの入力電圧を検出し、検出された入力電圧に応じて前記スイッチのオンオフを操作する信号を出力する検出回路と、
を備え、
三相電源と接続される第1乃至第3入力部を備え、
前記検出回路は、前記第1入力部と接続される第1の抵抗、前記第2入力部と接続される第2の抵抗及び前記第3入力部と接続される第3の抵抗を備え、
前記検出回路は、前記第1の抵抗、前記第2の抵抗、及び、前記第3の抵抗のそれぞれを介して、前記電源からの入力電圧を検出し、
前記第1乃至第3の抵抗の少なくともいずれかの抵抗値は異なる値である
ことを特徴とする力率改善回路。 - 前記電流検出回路は、並列された複数の抵抗を有し、いずれかの抵抗にスイッチが接続され、前記スイッチのオンオフによって当該電流検出回路での抵抗値を可変して電力を調整し、
前記検出回路は、検出する入力電圧が所定値より大きいとき、前記スイッチをオフにする信号を出力する
請求項1に記載の力率改善回路。 - 前記電流検出回路は、第1の抵抗及び第2の抵抗が並列され、前記第2の抵抗には、前記スイッチとしてリレースイッチが接続され、
前記検出回路は、前記リレースイッチとともにリレーを構成するリレーコイルを有し、コイルで発生する電流により、前記リレースイッチをオフにする信号を出力する
請求項2に記載の力率改善回路。 - 前記電流検出回路は、第1の抵抗及び第2の抵抗が並列され、前記第2の抵抗には、前記スイッチとしてFETが接続され、
前記検出回路は、前記FETのゲートと接続され、当該ゲートに前記FETをオフにする信号を出力する
請求項2に記載の力率改善回路。 - 単相電源と接続される場合、前記第2入力部及び前記第3入力部のみから電力供給され、
前記第1の抵抗及び前記第2の抵抗の抵抗値と比較し、前記第3の抵抗の抵抗値を低い値とする
請求項1乃至4のいずれか1に記載の力率改善回路。 - 前記検出回路は、
前記第1の抵抗、前記第2の抵抗、及び、前記第3の抵抗のそれぞれを介して、前記電源に接続される第1コンデンサと、当該第1コンデンサの電圧を示す第1コンデンサの値が所定値以上の場合に信号を出力する信号発信部とを備える検出部と、
前記信号発信部から発信される信号を受信する受信部と、当該受信部における信号の受信により、定電圧電源からの電流が流れることで第2コンデンサの電圧を示す第2コンデンサの値が所定以上となるとき、前記スイッチをオフに操作する操作部と、
を有する請求項1乃至5のいずれか1に記載の力率改善回路。 - 前記操作部は、さらに、抵抗を備え、
前記抵抗の抵抗値及び前記第2コンデンサの静電容量は、前記電源から電圧が供給された直後から所定期間前記スイッチをオフとする値である
請求項6に記載の力率改善回路。
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JP2019091589A JP7259534B2 (ja) | 2019-05-14 | 2019-05-14 | 力率改善回路 |
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JP2020188582A JP2020188582A (ja) | 2020-11-19 |
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ID=73222146
Family Applications (1)
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Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
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2019
- 2019-05-14 JP JP2019091589A patent/JP7259534B2/ja active Active
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