JP7243965B2 - バッテリー管理装置及び方法 - Google Patents

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Description

本発明は、バッテリー管理装置及び方法に関し、より詳しくは、マルチコアが備えられたバッテリー管理装置及びそれを用いたバッテリー管理方法に関する。
本出願は、２０１９年９月２０日付け出願の韓国特許出願第１０－２０１９－０１１６２５３号に基づく優先権を主張し、当該出願の明細書及び図面に開示された内容は、すべて本出願に組み込まれる。
近年、ノートパソコン、ビデオカメラ、携帯電話などのような携帯用電子製品の需要が急激に伸び、電気自動車、エネルギー貯蔵用蓄電池、ロボット、衛星などの開発が本格化するにつれて、繰り返して充放電可能な高性能バッテリーに対する研究が活発に行われている。
現在、ニッケルカドミウム電池、ニッケル水素電池、ニッケル亜鉛電池、リチウムバッテリーなどのバッテリーが商用化しているが、中でもリチウムバッテリーはニッケル系列のバッテリーに比べてメモリ効果が殆ど起きず充放電が自在であって、自己放電率が非常に低くてエネルギー密度が高いという長所から脚光を浴びている。
バッテリーセルの状態を推定して管理するため、バッテリー管理システム（Ｂａｔｔｅｒｙ Ｍａｎａｇｅｍｅｎｔ Ｓｙｓｔｅｍ：ＢＭＳ）の開発が活発に行われている。一般に、バッテリー管理システムには単一コアが含まれるが、性能向上のためにマルチコアを備えたバッテリー管理システムの開発が求められている。
一方、従来、マルチコア環境におけるデータ不整合（ｄａｔａ ｉｎｃｏｎｓｉｓｔｅｎｃｙ）を防止するための構成が開示されている（特許文献１）。
ここで、データ不整合とは、複数のコアに含まれたキャッシュメモリに保存されたデータとメインメモリに保存されたデータとが互いに一致しないことを意味する。データが一致しない場合とは、例えば、メインメモリ及び第１コアの第１キャッシュメモリには０ｘ０２データが保存されているのに、第２コアの第２キャッシュメモリには０ｘ０１データが保存されている場合である。結果的に、第１キャッシュメモリ及び第２キャッシュメモリのデータのうちメインメモリの同一領域に保存されたデータが相異なる場合が生じ得る。
特許文献１は、キャッシュの一貫性を保障するための共有仮想メモリ管理装置に関する。特に、特許文献１は、仮想メモリページに複数のコアが同時にアクセスする場合、物理メモリページを割り当ててデータを処理した後、修正されたデータのみを元の物理メモリページに更新してキャッシュの一貫性を保障する。
ただし、特許文献１では、仮想メモリページに複数のコアが同時にアクセスする場合、物理メモリページが割り当てられるため、物理メモリページを割り当てるために多くのシステム資源が必要となる。したがって、バッテリーセルが備えられたバッテリーパックまたは自動車などには適用し難い。
また、特許文献１は、物理メモリページでデータを処理し、処理されたデータを再び更新するため、データ処理にかかる時間が長くなる。したがって、バッテリーセルが備えられた自動車が運行中である状況のように、迅速なデータ処理が求められる環境には適用し難いという問題がある。
韓国特許第１０－１３５５１０５号公報
本発明は、上記問題点に鑑みてなされたものであり、マルチコア環境においてもデータ不整合を防止し、バッテリーセルの状態をより正確に且つ信頼度高く管理することができるバッテリー管理装置及び方法を提供することを目的とする。
本発明の他の目的及び長所は、下記の説明によって理解でき、本発明の実施形態によってより明らかに分かるであろう。また、本発明の目的及び長所は、特許請求の範囲に示される手段及びその組合せによって実現することができる。
本発明の一態様によるバッテリー管理装置は、マルチコア環境におけるデータ不整合を防止するためのバッテリー管理装置であって、それぞれキャッシュメモリが備えられた複数のコアを含み、複数のコアのうちキャッシュメモリに記録対象データが保存されたコアをメインコアに設定し、複数のコアのうちメインコア以外のコアをサブコアに設定するように構成されたプロセッサと、メインコアによって記録対象データを保存するように構成されたメインメモリと、を含む。
メインコアは、記録対象データをメインメモリに書き込む間、サブコアのメインメモリに対するアクセス権限を遮断し、記録対象データがメインメモリに書き込まれた後、サブコアにメインメモリに対するアクセス権限を与えるように構成され得る。
プロセッサは、キャッシュメモリに記録対象データが保存されたコアから記録対象データをメインメモリに書き込む旨の記録要請が入力されれば、メインコア及びサブコアを設定するように構成され得る。
サブコアは、メインメモリに対するアクセス権限が遮断されれば、サブコアに備えられたキャッシュメモリに保存されたデータを削除するように構成され得る。
サブコアは、メインメモリに対するアクセス権限が遮断されれば、サブコアに備えられたキャッシュメモリに保存されたデータのうち記録対象データに対応するデータを削除するように構成され得る。
プロセッサは、サブコアにメインメモリに対するアクセス権限が与えられた後、メインコア及びサブコアに対する設定を初期化するように構成され得る。
プロセッサは、バッテリーセルの電流、電圧及び温度のうち少なくとも一つ以上についての測定データを受信するように構成され得る。
複数のコアは、プロセッサが受信した測定データに基づいてバッテリーセルの充電状態（Ｓｔａｔｅ ｏｆ Ｃｈａｒｇｅ：ＳＯＣ）及び健康状態（Ｓｔａｔｅ ｏｆ Ｈｅａｌｔｈ：ＳＯＨ）の少なくとも一つを推定するように構成され得る。
記録対象データは、測定データ、メインコアによって推定されたバッテリーセルの充電状態及び健康状態のうち少なくとも一つを含むように構成され得る。
本発明の他の態様によるバッテリーパックは、本発明の一態様によるバッテリー管理装置を含む。
本発明のさらに他の態様による自動車は、本発明の一態様によるバッテリー管理装置を含む。
本発明のさらに他の態様によるバッテリー管理方法は、複数のコアのうち備えられたキャッシュメモリに保存された記録対象データをメインメモリに書き込もうとするコアをメインコアに設定するメインコア設定段階と、メインコアが記録対象データをメインメモリに書き込む間、複数のコアのうちメインコア以外のサブコアのメインメモリに対するアクセス権限を遮断するアクセス権限遮断段階と、記録対象データがメインメモリに書き込まれた後、サブコアにメインメモリに対するアクセス権限を与えるアクセス権限付与段階と、を含む。
本発明のさらに他の態様によるバッテリー管理方法は、アクセス権限遮断段階の後、サブコアのキャッシュメモリに保存されたデータを削除するキャッシュメモリ初期化段階をさらに含み得る。
本発明の実施形態によれば、マルチコア環境においてもデータ不整合を防止することができる。
また、本発明の実施形態によれば、メインコア及びサブコアを弾力的に設定できるため、別途のメモリを割り当てなくても、最小限のシステム資源だけでバッテリーセルの状態をより効率的に管理することができる長所がある。
本発明の効果は上記の効果に制限されず、他の効果は特許請求の範囲の記載から当業者に明確に理解できるであろう。
本明細書に添付される次の図面は、発明の詳細な説明ともに本発明の技術的な思想をさらに理解させる役割をするものであるため、本発明は図面に記載された事項だけに限定されて解釈されてはならない。
本発明の一実施形態によるバッテリー管理装置を概略的に示した図である。 本発明の一実施形態によるバッテリー管理装置の動作過程を概略的に示した図である。 本発明の一実施形態によるバッテリー管理装置が含まれたバッテリーパックを概略的に示した図である。 本発明の他の実施形態によるバッテリー管理方法を概略的に示した図である。 本発明のさらに他の実施形態によるバッテリー管理方法を概略的に示した図である。
本明細書及び特許請求の範囲に使われた用語や単語は通常的や事前的な意味に限定して解釈されてはならず、発明者自らは発明を最善の方法で説明するために用語の概念を適切に定義できるという原則に則して本発明の技術的な思想に応ずる意味及び概念で解釈されねばならない。
したがって、本明細書に記載された実施形態及び図面に示された構成は、本発明のもっとも望ましい一実施形態に過ぎず、本発明の技術的な思想のすべてを代弁するものではないため、本出願の時点においてこれらに代替できる多様な均等物及び変形例があり得ることを理解せねばならない。
また、本発明の説明において、関連公知構成または機能についての具体的な説明が本発明の要旨を不明瞭にし得ると判断される場合、その詳細な説明は省略する。
第１、第２などのように序数を含む用語は、多様な構成要素のうちある一つをその他の要素と区別するために使われたものであり、これら用語によって構成要素が限定されることはない。
明細書の全体において、ある部分がある構成要素を「含む」とするとき、これは特に言及されない限り、他の構成要素を除外するものではなく、他の構成要素をさらに含み得ることを意味する。また、明細書に記載されたプロセッサのような用語は少なくとも一つの機能や動作を処理する単位を意味し、ハードウェア、ソフトウェア、またはハードウェアとソフトウェアとの組合せで具現され得る。
さらに、明細書の全体において、ある部分が他の部分と「連結（接続）」されるとするとき、これは「直接的な連結（接続）」だけではなく、他の素子を介在した「間接的な連結（接続）」も含む。
以下、添付された図面を参照して本発明の望ましい実施形態を詳しく説明する。
図１は、本発明の一実施形態によるバッテリー管理装置１００を概略的に示した図である。
図１を参照すると、本発明の一実施形態によるバッテリー管理装置１００は、プロセッサ１１０及びメインメモリ１２０を含むことができる。具体的には、本発明の一実施形態によるバッテリー管理装置１００は、複数のコアが備えられたマルチコア環境におけるデータ不整合を防止するためのものであり得る。
すなわち、プロセッサ１１０には、コアの個数に制限なく複数のコアが含まれ得る。しかし、以下では、説明の便宜上、プロセッサ１１０に第１コア１１１及び第２コア１１３のみが含まれたとして説明する。
プロセッサ１１０は、キャッシュメモリがそれぞれ備えられた複数のコアを含むことができる。すなわち、プロセッサ１１０に備えられた複数のコアはそれぞれキャッシュメモリを含むことができる。したがって、複数のコアは、それぞれ独立的に各種の演算を行うことができる。
ここで、キャッシュメモリは、メインメモリ１２０に保存された内容の一部を一時的に写して保存する記憶装置である。例えば、キャッシュメモリは、プロセッサ１１０の内部に備えられたＬ１キャッシュメモリであり得る。すなわち、複数のコアのそれぞれにはＬ１キャッシュメモリが含まれ得る。
例えば、図１の実施形態において、プロセッサ１１０には第１コア１１１及び第２コア１１３が含まれ得る。また、第１コア１１１及び第２コア１１３はそれぞれキャッシュメモリを含み得る。すなわち、第１コア１１１は第１キャッシュメモリ１１２を含み、第２コア１１３は第２キャッシュメモリ１１４を含み得る。もし、第１キャッシュメモリ１１２に記録対象データが保存された場合、プロセッサ１１０は、第１コア１１１をメインコアに設定することができる。
プロセッサ１１０は、複数のコアのうちキャッシュメモリに記録対象データが保存されたコアをメインコアに設定するように構成され得る。
具体的には、プロセッサ１１０は、複数のコアのそれぞれに備えられたキャッシュメモリのうち、記録対象データが保存されたキャッシュメモリを把握することができる。そして、プロセッサ１１０は、記録対象データが保存されたと把握されたキャッシュメモリが備えられたコアをメインコアに設定することができる。
そして、プロセッサ１１０は、複数のコアのうちメインコア以外のコアをサブコアに設定するように構成され得る。
例えば、上述した実施形態のように、第１コア１１１がメインコアに設定された場合、プロセッサ１１０は第２コア１１３をサブコアに設定することができる。
すなわち、メインコア及びサブコアは、キャッシュメモリに記録対象データを備えるか否かに応じて設定できる。例えば、記録対象データが第２キャッシュメモリ１１４に保存された場合は、第２コア１１３がメインコアに設定され、第１コア１１１がサブコアに設定され得る。
メインメモリ１２０は、メインコアによって記録対象データを保存するように構成され得る。
ここで、メインメモリ１２０は、本発明の一実施形態によるバッテリー管理装置１００の各構成要素が動作及び機能を実行するのに必要なデータ、若しくは、プログラムまたは動作及び機能が実行される過程で生成されるデータなどを保存することができる。メインメモリ１２０は、データを記録、消去、更新及び読出できると知られた公知の情報記録手段であれば、その種類に特に制限がない。一例として、メインメモリ１２０には、ＲＡＭ、フラッシュメモリ、ＲＯＭ、ＥＥＰＲＯＭ、レジスタなどが含まれ得る。望ましくは、メインメモリ１２０は、不揮発性メモリであって、プロセッサ１１０に含まれた複数のコアがメモリ資源を共有するメモリであり得る。
複数のコアのそれぞれは、メインメモリ１２０に対するアクセス権限を有する。すなわち、複数のコアのそれぞれは、メインメモリ１２０に対する読み取り権限（ｒｅａｄ ｐｅｒｍｉｓｓｉｏｎ）及び書き込み権限（ｗｒｉｔｅ ｐｅｒｍｉｓｓｉｏｎ）を有する。したがって、複数のコアのそれぞれは、キャッシュメモリに保存されたデータをメインメモリ１２０に保存することができる。また、複数のコアのそれぞれはメインメモリ１２０に保存されたデータを読み込むことができる。
望ましくは、複数のコアのそれぞれは、備えられたキャッシュメモリに保存された記録対象データをメインメモリ１２０に保存することができる。ここでの保存は、メインメモリ１２０に新規データを保存することだけでなく、メインメモリ１２０に予め保存されたデータを更新することを含む。
例えば、メインメモリ１２０にＡデータが予め保存されており、第１コア１１１の第１キャッシュメモリ１１２に記録対象データとしてＡＡデータが保存されていると仮定する。ここで、ＡＡデータは、第１コア１１１がＡデータを修正して取得した派生データであり得る。第１コア１１１は、メインメモリ１２０に保存されたＡデータを第１キャッシュメモリ１１２に保存されたＡＡデータで上書きし得る。すなわち、メインメモリ１２０に保存されたＡデータは第１キャッシュメモリ１１２に保存されたＡＡデータに更新され得る。
メインコアは、記録対象データをメインメモリ１２０に書き込む間、サブコアのメインメモリ１２０に対するアクセス権限を遮断することができる。すなわち、記録対象データがメインメモリ１２０に保存される間、サブコアはメインメモリ１２０に対するアクセス権限を一時的に喪失することができる。
複数のコアのそれぞれは自己以外のコアにインターラプトを送信できるように構成され得る。すなわち、メインコアは、一つ以上のサブコアに第１インターラプトを送信することができる。メインコアが第１インターラプトを送信した時点から、サブコアはメインメモリ１２０に対するアクセス権限を喪失する。したがって、サブコアは第１インターラプトが送信された時点から、メインメモリ１２０にデータを書き込むか又はメインメモリ１２０からデータを読み取ることができない。
例えば、メインコアは、第１インターラプトをサブコアに送信した直後、サブコアのメインメモリ１２０に対するアクセス権限のうち書き込み権限を遮断するように構成され得る。この場合、メインコアが記録対象データをメインメモリ１２０に書き込む間、サブコアがメインメモリ１２０にデータを書き込む重複記録を防止することができる。
また、メインコアは、第１インターラプトをサブコアに送信した直後、サブコアのメインメモリ１２０に対するアクセス権限のうち読み取り権限を遮断するように構成され得る。この場合、メインコアが記録対象データをメインメモリ１２０に書き込む間、サブコアがメインメモリ１２０に保存されたデータを読み込むことができない。したがって、メインコアとサブコアとメインメモリ１２０との間のデータ不整合を防止することができる。
メインコアは、記録対象データがメインメモリ１２０に書き込まれた後、サブコアにメインメモリ１２０に対するアクセス権限を与えるように構成され得る。
例えば、メインコアは、キャッシュメモリに保存された記録対象データをメインメモリ１２０に書き込んだ後、第２インターラプトをサブコアに送信することができる。メインコアが第２インターラプトを送信した時点から、サブコアはメインメモリ１２０に対するアクセス権限を再び受けることができる。
すなわち、メインコアのキャッシュメモリに保存された記録対象データをメインメモリ１２０に保存する間のみに、サブコアがメインメモリ１２０にアクセスすることが遮断される。したがって、バッテリー管理装置１００は、複数のコアがメインメモリ１２０に同時にアクセスできないようにアクセス権限を調整し、データ不整合を防止することができる。したがって、バッテリー管理装置１００のシステム安定性をより向上させることができる。
また、本発明によれば、データ不整合を防止するために別途のメモリを割り当てなくても、アクセス権限が弾力的に設定されることで、最小限のシステム資源だけでバッテリーセル１０の状態をより効率的に管理することができる。
プロセッサ１１０は、キャッシュメモリに記録対象データが保存されたコアから記録対象データをメインメモリ１２０に書き込む旨の記録要請が入力されれば、メインコア及びサブコアを設定するように構成され得る。
例えば、複数のコアは、それぞれ、キャッシュメモリに新規データを生成するか又は既存データを修正することができる。そして、複数のコアは、それぞれ、キャッシュメモリでのデータ処理を完了した場合、キャッシュメモリに保存されたデータをメインメモリ１２０に書き込む旨の記録要請をプロセッサ１１０に送信することができる。ここで、記録要請の対象になるデータが記録対象データである。
プロセッサ１１０は、複数のコアのうちいずれか一つから記録要請を受信すれば、記録要請を送信したコアをメインコアに設定することができる。そして、プロセッサ１１０は、複数のコアのうちメインコア以外のコアをサブコアに設定することができる。
ここで、メインコア及びサブコアは、種類、仕様またはプロセッサ１１０に備えられた位置などによって設定されるものではなく、キャッシュメモリに保存された記録対象データをメインメモリ１２０に保存するか否かに応じて設定される。望ましくは、メインメモリ１２０に書き込まれる記録対象データを保存しているか否かに応じてメインコア及びサブコアを設定することができる。より望ましくは、キャッシュメモリに保存された記録対象データをメインメモリ１２０に書き込む旨の記録要請をプロセッサ１１０に送信したか否かに応じてメインコア及びサブコアを設定することができる。
したがって、バッテリー管理装置１００は、メインコア及びサブコアを弾力的に設定することができる。すなわち、場合によっては、複数のコアそれぞれがメインコアに設定できるため、記録対象データをメインメモリ１２０に書き込む過程を簡素化することができる。また、記録対象データがメインメモリ１２０に書き込まれる記録時間を短縮することができる。また、メインコアに保存された記録対象データがメインメモリ１２０に書き込まれる間に、データ不整合を防止することができる。
サブコアは、メインメモリ１２０に対するアクセス権限が遮断されれば、サブコアに備えられたキャッシュメモリに保存されたデータを削除するように構成され得る。
殆どのキャッシュメモリは、メインメモリ１２０からデータを読み込み、読み込んだデータを読み取るか又は修正することができる。したがって、メインコアに保存された記録対象データがメインメモリ１２０に保存される間、データ不整合を防止するためにサブコアに保存されたキャッシュメモリを初期化することができる。
例えば、図１の実施形態において、第１コア１１１がメインコアに設定され、第２コア１１３がサブコアに設定されたと仮定する。プロセッサ１１０は、第１コア１１１から、第１キャッシュメモリ１１２に保存された記録対象データをメインメモリ１２０に保存する旨の記録要請を受けた場合、第１コア１１１をメインコアに設定し、第２コア１１３をサブコアに設定する。サブコアに設定された第２コア１１３は、メインメモリ１２０に対するアクセス権限を喪失し、第２キャッシュメモリ１１４に保存されたデータを削除することができる。
第１コア１１１に保存された記録対象データをメインメモリ１２０に保存する一連の過程については図２を参照してより具体的に説明する。
図２は、本発明の一実施形態によるバッテリー管理装置１００の動作過程を概略的に示した図である。
具体的には、図２は、第１キャッシュメモリ１１２に保存された記録対象データがメインメモリ１２０に保存される動作過程を時間順に概略的に示した図である。
まず、第１コア１１１は、プロセッサ１１０に第１キャッシュメモリ１１２に保存された記録対象データをメインメモリ１２０に書き込む旨の記録要請を送信することができる。
プロセッサ１１０は、記録要請を受信すれば、記録要請を送信した第１コア１１１をメインコアに設定し、第２コア１１３をサブコアに設定することができる。
メインコアに設定された第１コア１１１は、第２コア１１３に第１インターラプトを送信することができる。すなわち、第１コア１１１は、第１インターラプトを送信した時点から、第２コア１１３のメインメモリ１２０に対するアクセス権限を遮断することができる。
そして、第１コア１１１は、第１キャッシュメモリ１１２に保存された記録対象データをメインメモリ１２０に書き込むことができる。
記録対象データがメインメモリ１２０に書き込まれる間、第２コア１１３は、第２キャッシュメモリ１１４に保存されたデータをすべて削除することができる。望ましくは、第２コア１１３は、第１インターラプトを受信すれば、第２キャッシュメモリ１１４を初期化することができる。したがって、第１コア１１１と第２コア１１３とメインメモリ１２０とにデータ不整合が発生する可能性がなくなる。
第１コア１１１は、メインメモリ１２０に記録対象データを書き込んだ後、第２コア１１３に第２インターラプトを送信することができる。すなわち、第１コア１１１は、第２インターラプトを送信した時点から、第２コア１１３のメインメモリ１２０に対するアクセス権限を与えることができる。
以下、図２を参照して、第２コア１１３の読み取り権限または書き込み権限が遮断されず、データ不整合が発生する場合についてより具体的に説明する。
例えば、第１コア１１１のキャッシュメモリに保存された記録対象データが０ｘ１１１１１であり、第２コア１１３のキャッシュメモリに保存されたデータが０ｘ１０１０１であり、メインメモリ１２０に保存されたデータが０ｘ０００００であると仮定する。第１コア１１１は、第２コア１１３に第１インターラプトを送信した後、記録対象データ（０ｘ１１１１１）をメインメモリ１２０に書き込むことができる。
また、以下では、データを書き込むとき、ＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）から書き込まれると仮定する。すなわち、メインメモリ１２０には、記録対象データ（０ｘ１１１１１）が０ｘ１００００、０ｘ１１０００、０ｘ１１１００、０ｘ１１１１０及び０ｘ１１１１１の順に保存され得る。
＜読み取り権限を遮断しなかったときのデータ不整合＞
上述した実施形態のように、第１コア１１１のキャッシュメモリに保存された記録対象データが０ｘ１１１１１であり、第２コア１１３のキャッシュメモリに保存されたデータが０ｘ１０１０１であり、メインメモリ１２０に保存されたデータが０ｘ０００００であると仮定する。
もし、記録対象データ（０ｘ１１１１１）がメインメモリ１２０に保存される間に、第２コア１１３の読み取り権限が遮断されないと仮定すれば、データ不整合が発生し得る。
具体的には、第２コア１１３の第２キャッシュメモリ１１４が初期化された後、メインメモリ１２０に記録対象データが書き込まれている途中に第２コア１１３がメインメモリ１２０にアクセスしてデータを読み込めば、データ不整合が発生し得る。
例えば、メインメモリ１２０に０ｘ１１１００が書き込まれた瞬間、読み取り権限を有する第２コア１１３がメインメモリ１２０に保存されたデータを読み込むと仮定すれば、第２キャッシュメモリ１１４には０ｘ１１１００が保存されることになる。第１コア１１１による記録対象データの書き込みが完了した後、第１キャッシュメモリ１１２及びメインメモリ１２０には０ｘ１１１１１が保存されているが、第２キャッシュメモリ１１４には０ｘ１１１００が保存され得る。したがって、このような場合、第２コア１１３の読み取り権限が遮られなかったため、データ不整合が発生するおそれがある。
＜書き込み権限を遮断しなかったときのデータ不整合＞
第２コア１１３が第２キャッシュメモリ１１４に保存されたデータを削除する前、第２キャッシュメモリ１１４に保存されたデータをメインメモリ１２０に書き込む場合、データ重複記録によってデータ不整合が発生し得る。
具体的には、第１コア１１１が記録対象データをメインメモリ１２０に書き込んだ後、第２コア１１３が第２キャッシュメモリ１１４に保存されたデータをメインメモリ１２０に書き込む場合、データ不整合が発生することになる。
例えば、上述した実施形態のように、第１コア１１１のキャッシュメモリに保存された記録対象データが０ｘ１１１１１であり、第２コア１１３のキャッシュメモリに保存されたデータが０ｘ１０１０１であり、メインメモリ１２０に保存されたデータが０ｘ０００００であると仮定する。
第１コア１１１が第１キャッシュメモリ１１２に保存された０ｘ１１１１１をメインメモリ１２０に書き込んだ後、第２コア１１３が第２キャッシュメモリ１１４に保存された０ｘ１０１０１をメインメモリ１２０に書き込むことがあり得る。その後、第２キャッシュメモリ１１４は初期化され得る。
この場合、第１キャッシュメモリ１１２には０ｘ１１１１１が保存され、メインメモリ１２０には０ｘ１０１０１が保存され、第２キャッシュメモリ１１４は初期化されている。
したがって、第２コア１１３の書き込み権限が遮断されなかった場合にも、データ不整合が発生するおそれがある。
すなわち、本発明の一実施形態によるバッテリー管理装置１００は、メインコアに保存された記録対象データがメインメモリ１２０に保存される場合、サブコアのメインメモリ１２０に対するアクセス権限を遮断し、サブコアのキャッシュメモリを初期化することで、マルチコア環境におけるデータ不整合を確実に防止することができる。
サブコアは、メインメモリ１２０に対するアクセス権限が遮断されれば、サブコアに備えられたキャッシュメモリに保存されたデータのうち記録対象データに対応するデータを削除するように構成され得る。
例えば、図１の実施形態において、第１キャッシュメモリ１１２にＡデータが保存され、第２キャッシュメモリ１１４にＡＡデータ及びＢデータが保存されたと仮定する。ここで、ＡＡデータはＡデータに対応するデータであり、ＢデータはＡデータと対応しないデータである。すなわち、ＡＡデータはＡデータから派生したデータであり得る。
プロセッサ１１０によって第１コア１１１がメインコアに設定され、第２コア１１３がサブコアに設定され得る。そして、第１コア１１１は記録対象データであるＡデータをメインメモリ１２０に書き込む前、第２コア１１３に第１インターラプトを送信することができる。このとき、第１コア１１１は第２コア１１３に第１インターラプトとともにＡデータ情報を送信することができる。第１インターラプト及びＡデータ情報を受信した第２コア１１３は、第２キャッシュメモリ１１４に保存されたデータのうちＡデータに対応するＡＡデータを削除することができる。
すなわち、第２キャッシュメモリ１１４に保存されたデータのうちＢデータは削除されない。この場合、Ｂデータに対する第２コア１１３の作業は、記録対象データであるＡデータがメインメモリ１２０に書き込まれることとは別途に、引き続いて行われ得る。Ａデータがメインメモリ１２０に書き込まれた後、第２コア１１３はプロセッサ１１０にＢデータの記録を要請することができる。プロセッサ１１０は、Ｂデータの記録を要請した第２コア１１３をメインコアに設定できる。結果的に、ＢデータはＡデータがメインメモリ１２０に書き込まれることとは関係なく第２キャッシュメモリ１１４に保存され続けるため、メインメモリ１２０にＡデータ及びＢデータが書き込まれる総時間を短縮することができる。
したがって、本発明の一実施形態によるバッテリー管理装置１００は、サブコアに保存されたデータのうちデータ不整合が発生し得るデータのみを選択的に削除することで、プロセッサ１１０の作業効率を向上させることができる。
プロセッサ１１０は、サブコアにメインメモリ１２０に対するアクセス権限が与えられた後、メインコア及びサブコアに対する設定を初期化するように構成され得る。
具体的には、メインコアが記録対象データをメインメモリ１２０に書き込み、サブコアに第２インターラプトを送信すれば、プロセッサ１１０は、メインコア及びサブコアに対する設定を初期化することができる。
すなわち、メインコア及びサブコアは、コアの仕様、種類または構造的特徴に基づいて設定されるものではなく、メインメモリ１２０に書き込む記録対象データを保存しているか否かに応じて弾力的に設定されるものである。
もし、メインコア及びサブコアが固定的に設定されていると仮定すれば、メインコアのみがサブコアにインターラプトを送信できるため、サブコアに保存された記録対象データをメインメモリ１２０に効率的に書き込むことができないという問題が生じる。例えば、サブコアのキャッシュメモリに保存されたデータは、メインコアを通じてメインメモリ１２０に保存されることになり得る。
したがって、本発明の一実施形態によるバッテリー管理装置は、他のコアにインターラプトを送信できるメインコアを記録対象データの保存如何に応じて弾力的に設定することができるという長所を有する。
図３は、本発明の一実施形態によるバッテリー管理装置１００が含まれたバッテリーパック１を概略的に示した図である。
図３を参照すると、バッテリーパック１は、バッテリーセル１０、測定部２０及びバッテリー管理装置１００を含むことができる。すなわち、本発明の一実施形態によるバッテリー管理装置１００は、バッテリーパック１に備えられ得る。
バッテリーパック１は、一つのバッテリーセル１０を含んでもよく、複数のバッテリーセル１０が直列及び／または並列で接続されたバッテリーモジュールを含んでもよい。以下、説明の便宜上、バッテリーパック１に一つのバッテリーセル１０が含まれたとして説明する。
測定部２０は、バッテリーセル１０の温度、電圧及び電流のうち少なくとも一つ以上を測定するように構成され得る。具体的には、測定部２０は、温度測定ユニット２１、電圧測定ユニット２２及び電流測定ユニット２３のうち少なくとも一つ以上を選択的に含むことができる。
温度測定ユニット２１は、一般的な温度センサであって、バッテリーセル１０の温度を測定するように構成され得る。
電圧測定ユニット２２は、バッテリーセル１０の正極電位及び負極電位を測定し、測定した正極電位と負極電位との差を算出してバッテリーセル１０の電圧を測定することができる。具体的には、電圧測定ユニット２２は、バッテリーセル１０の正極端子と連結されたセンシングラインを通じてバッテリーセル１０の正極電位を測定し、バッテリーセル１０の負極端子と連結されたセンシングラインを通じてバッテリーセル１０の負極電位を測定することができる。
電流測定ユニット２３は、バッテリーセル１０の充放電経路上に備えられた電流計Ａを通じてバッテリーセル１０の充電電流または放電電流を測定することができる。
プロセッサ１１０は、バッテリーセル１０の電流、電圧及び温度のうち少なくとも一つ以上についての測定データを受信するように構成され得る。
プロセッサ１１０は、測定部２０とラインを通じて連結され得る。そして、プロセッサ１１０は、連結されたラインを通じて測定部２０からバッテリーセル１０の電流データ、電圧データ及び温度データのうち少なくとも一つ以上を受信するように構成され得る。
また、図３に示されたように、プロセッサ１１０と測定部２０とを連結するラインは、第１コア１１１及び第２コア１１３のそれぞれにも連結され得る。したがって、プロセッサ１１０が測定部２０から受信した測定データは、第１コア１１１及び第２コア１１３のそれぞれに入力できる。そして、測定データは、第１キャッシュメモリ１１２及び第２キャッシュメモリ１１４にもそれぞれ保存できる。
複数のコアは、プロセッサ１１０が受信した測定データに基づいてバッテリーセル１０の充電状態（Ｓｔａｔｅ ｏｆ Ｃｈａｒｇｅ）及び健康状態（Ｓｔａｔｅ ｏｆ Ｈｅａｌｔｈ）の少なくとも一つを推定するように構成され得る。
図３の実施形態において、第１コア１１１は、第１キャッシュメモリ１１２に保存された測定データに基づいてバッテリーセル１０の充電状態及び健康状態の少なくとも一つを推定することができる。また、第２コア１１３は、第１コア１１１とは別個に、第２キャッシュメモリ１１４に保存された測定データに基づいてバッテリーセル１０の充電状態及び健康状態の少なくとも一つを推定することができる。
例えば、複数のコアは、それぞれ、測定部２０で測定した電圧データに基づいてバッテリーセル１０の充電状態を推定し得る。メインメモリ１２０にはバッテリーセル１０の電圧と充電状態とがマッピングされた電圧－充電状態ルックアップテーブルが予め保存され得る。したがって、複数のコアは、メインメモリ１２０に保存された電圧－充電状態ルックアップテーブルを参照し、バッテリーセル１０の充電状態を推定することができる。
望ましくは、複数のコアは、それぞれ、測定部２０で測定した電圧データ及び温度データに基づいてバッテリーセル１０の充電状態を推定し得る。メインメモリ１２０にはバッテリーセル１０の温度に応じてバッテリーセル１０の電圧と充電状態とがマッピングされた温度－電圧－充電状態ルックアップテーブルが予め保存され得る。したがって、複数のコアは、メインメモリ１２０に保存された温度－電圧－充電状態ルックアップテーブルを参照し、バッテリーセル１０の充電状態を推定することができる。バッテリーセル１０の充電状態は、バッテリーセル１０の電圧と一対一の対応関係を有するが、バッテリーセル１０の温度にも影響を受ける。したがって、バッテリーセル１０の温度までも考慮してバッテリーセル１０の充電状態が推定されるため、バッテリーセル１０の状態をより正確に推定することができる。
また、複数のコアは、それぞれ、測定部２０で測定した電流データに基づいてバッテリーセル１０の充電状態を推定し得る。この場合、複数のコアのそれぞれは、バッテリーセル１０の充電中または放電中に測定された電流データを積算し、バッテリーセル１０の充電状態を推定することができる。
また、複数のコアは、それぞれ、測定部２０で測定した電圧データ及び電流データに基づいてバッテリーセル１０の内部抵抗を算出し、算出された内部抵抗をバッテリーセル１０の初期抵抗と比べてバッテリーセル１０の健康状態を推定することもできる。このとき、バッテリーセル１０の初期抵抗についてのデータはメインメモリ１２０に予め保存され得る。
他にも、複数のコアのそれぞれは、測定部２０で測定した電圧データ、電流データ及び温度データのうち少なくとも一つ以上を用いてバッテリーセル１０の充電状態及び／または健康状態を推定することができる。
そして、図１及び図２を参照して上述したように、第１コア１１１及び第２コア１１３は、キャッシュメモリに保存されたデータをメインメモリ１２０に書き込むことができる。
したがって、本発明の一実施形態によるバッテリー管理装置１００は、マルチコア環境において、バッテリーセル１０の状態情報に対するデータ不整合を防止することができる。したがって、バッテリーセル１０の状態に対する情報の正確度及び信頼度を非常に向上させることができる。また、基本的にマルチコア環境であるため、バッテリーセル１０の状態推定が迅速に行われ、バッテリーセル１０の状態を推定する時間を画期的に短縮することができる。
望ましくは、記録対象データは、測定データ、メインコアによって推定されたバッテリーセル１０の充電状態及び健康状態のうち少なくとも一つを含むように構成され得る。
上述したように、メインコア及びサブコアは、メインメモリ１２０に書き込む記録対象データを保存しているか否かに応じて弾力的に設定される。そして、測定部２０によって測定された測定データは、第１コア１１１及び第２コア１１３にともに入力される。また、第１コア１１１及び第２コア１１３は、入力された測定データに基づいてバッテリーセル１０の充電状態及び健康状態をそれぞれ推定できる。
メインメモリ１２０にデータを書き込むことができるメインコアは、プロセッサ１１０にキャッシュメモリに保存されたデータの記録を要請したコアである。すなわち、メインメモリ１２０に書き込まれる記録対象データは、メインコアのキャッシュメモリに保存された記録対象データであるしかない。
したがって、メインコアは、測定部２０から入力された測定データだけでなく、直接推定したバッテリーセル１０の充電状態及び／または健康状態を記録対象データにすることができる。そして、メインコアは、記録対象データをメインメモリ１２０に書き込むことができる。
メインコアが記録対象データをメインメモリ１２０に書き込む間、サブコアのキャッシュメモリは初期化されるため、バッテリーセル１０に対するデータ不整合が発生する可能性がない。
例えば、第１コア１１１及び第２コア１１３がともに測定部２０で測定した電圧データ、電流データ及び温度データを受信したと仮定する。第１コア１１１及び第２コア１１３は、それぞれ、受信したデータに基づいてバッテリーセル１０の充電状態及び健康状態を推定することができる。
第１コア１１１は、バッテリーセル１０の充電状態及び健康状態に対する推定を完了し、プロセッサ１１０に推定したバッテリーセル１０の充電状態及び健康状態に対する記録を要請し得る。すると、第１コア１１１はメインコアに設定され、第２コア１１３はサブコアに設定される。第１コア１１１は、第２コア１１３に第１インターラプトを送信し、第２コア１１３のメインメモリ１２０に対するアクセス権限を遮断することができる。
その後、第１コア１１１が推定したバッテリーセル１０の充電状態及び健康状態をメインメモリ１２０に書き込むとき、第２コア１１３に保存されたキャッシュメモリは初期化され得る。すなわち、この状況において、第１コア１１１のキャッシュメモリには第１コア１１１によって推定されたバッテリーセル１０の充電状態及び健康状態が保存されており、第２コア１１３のキャッシュメモリは初期化された状態であり得る。したがって、第１コア１１１と第２コア１１３との間のデータ不整合を防止することができる。
すなわち、本発明の一実施形態によるバッテリー管理装置１００は、マルチコア環境におけるデータ不整合を防止できるため、バッテリーセル１０の状態をより正確に推定することができる。また、推定バッテリーセル１０の状態に対する信頼度も増加できる。
望ましくは、サブコアのキャッシュメモリに保存されたデータのうちメインコアのキャッシュメモリに保存された記録対象データに対応するデータのみが削除され得る。
例えば、上述した実施形態において、バッテリーセル１０の状態推定を迅速に行うため、第１コア１１１はバッテリーセル１０の充電状態を推定し、第２コア１１３はバッテリーセル１０の健康状態を推定し得る。この場合、メインコアである第１コア１１１は、サブコアである第２コア１１３に第１インターラプト及び推定されたバッテリーセル１０の充電状態情報を一緒に送信することができる。第２コア１１３は、第１インターラプト及び第１コア１１１が推定したバッテリーセル１０の充電状態を受信し、第２コア１１３のキャッシュメモリに保存されたデータのうちバッテリーセル１０の充電状態に対応するデータのみを削除することができる。このとき、第２コア１１３によって推定されたバッテリーセル１０の健康状態は削除されない。
第１コア１１１によって推定されたバッテリーセル１０の充電状態がメインメモリ１２０に書き込まれた後、第２コア１１３によって推定されたバッテリーセル１０の健康状態がメインメモリ１２０に書き込まれ得る。勿論、この場合、プロセッサ１１０は第２コア１１３をメインコアに設定する。
したがって、本発明の一実施形態によるバッテリー管理装置１００は、マルチコア環境における利点を最大限に用いてデータ処理時間を画期的に短縮できると同時にデータ不整合を防止することができる。
また、本発明の一実施形態によるバッテリー管理装置１００は、自動車に備えることができる。具体的には、バッテリー管理装置１００は、一つ以上のバッテリーセル１０が備えられた自動車に備えることができる。バッテリー管理装置１００は、マルチコアを用いて、自動車に備えられたバッテリーセル１０の充電状態及び／または健康状態を迅速に推定することができる。そして、バッテリー管理装置１００は、推定したバッテリーセル１０の充電状態及び／または健康状態に対するバッテリー状態情報を、データ不整合を防止しながらメインメモリ１２０に保存して管理することができる。望ましくは、バッテリー管理装置１００は、バッテリーパック１に備えられ、バッテリーパック１が自動車に含まれ得る。
図４は、本発明の他の実施形態によるバッテリー管理方法を概略的に示した図である。
図４を参照すると、バッテリー管理方法は、メインコア設定段階Ｓ１００、アクセス権限遮断段階Ｓ２００、データ記録段階Ｓ３００及びアクセス権限付与段階Ｓ４００を含むことができる。ここで、バッテリー管理方法の各段階は、バッテリー管理装置１００によって実行できる。
メインコア設定段階Ｓ１００は、複数のコアのうち備えられたキャッシュメモリに保存された記録対象データをメインメモリ１２０に書き込もうとするコアをメインコアに設定する段階であって、プロセッサ１１０によって実行できる。
例えば、記録対象データは、バッテリーセル１０の温度、電圧、電流、充電状態及び健康状態のうち少なくとも一つ以上であり得る。プロセッサ１１０に含まれた複数のコアのうちキャッシュメモリに記録対象データが保存されたコアは、プロセッサ１１０に記録要請を送信することができる。ここで、記録要請は、キャッシュメモリに保存された記録対象データをメインメモリ１２０に書き込む旨の要請であり得る。
プロセッサ１１０は、記録要請を受信すれば、記録要請を送信したコアをメインコアに設定することができる。また、プロセッサ１１０は、複数のコアのうちメインコアを除いた他のコアをすべてサブコアに設定することができる。
アクセス権限遮断段階Ｓ２００は、メインコアが記録対象データをメインメモリ１２０に書き込む間、複数のコアのうちメインコア以外のサブコアのメインメモリ１２０に対するアクセス権限を遮断する段階であって、メインコアによって実行できる。
まず、プロセッサ１１０に含まれた複数のコアのそれぞれは他のコアにインターラプトを送信することができる。したがって、メインコアは、記録対象データをメインメモリ１２０に保存しようとするとき、サブコアに第１インターラプトを送信し、サブコアのメインメモリ１２０に対するアクセス権限を遮断することができる。
具体的には、図２を参照すると、メインコアに設定された第１コア１１１は、サブコアに設定された第２コア１１３に第１インターラプトを送信した後、記録対象データをメインメモリ１２０に書き込むことができる。この場合、第１インターラプトが送信された直後から、第２コア１１３はメインメモリ１２０に対する読み取り権限及び書き込み権限を喪失する。したがって、第１コア１１１が記録対象データをメモリに書き込む間、第２コア１１３はメインメモリ１２０にアクセスすることができない。
アクセス権限付与段階Ｓ４００は、記録対象データがメインメモリ１２０に書き込まれた後、サブコアにメインメモリ１２０に対するアクセス権限を与える段階であって、メインコアによって実行できる。
具体的には、図２を参照すると、第１コア１１１は、メインメモリ１２０に記録対象データをすべて書き込んだ後、第２コア１１３に第２インターラプトを送信することができる。この場合、第２インターラプトが送信された直後から、第２コア１１３はメインメモリ１２０に対する読み取り権限及び書き込み権限を回復する。第２インターラプトが送信された直後から、第２コア１１３はメインメモリ１２０にアクセスできる。
バッテリー管理方法は、マルチコア環境において、データ重複によるデータ不整合を防止するため、サブコアのメインメモリ１２０へのアクセス権限を弾力的に設定することができる。したがって、メインメモリ１２０に書き込まれたデータの不整合が防止され、システム衝突が低下してシステムがより安定化できる。
図５は、本発明のさらに他の実施形態によるバッテリー管理方法を概略的に示した図である。ここで、バッテリー管理方法の各段階はバッテリー管理装置１００によって実行できる。
図５に示されたバッテリー管理方法は、図４に示されたバッテリー管理方法でキャッシュメモリ初期化段階Ｓ２１０をさらに含むことができる。
以下、図４を参照して説明した部分は除き、図５に加えられたキャッシュメモリ初期化段階Ｓ２１０について説明する。
バッテリー管理方法は、アクセス権限遮断段階Ｓ２００とデータ記録段階Ｓ３００との間に、キャッシュメモリ初期化段階Ｓ２１０をさらに含むことができる。
キャッシュメモリ初期化段階Ｓ２１０は、サブコアのキャッシュメモリに保存されたデータを削除する段階であって、サブコアによって実行できる。
図２を参照すると、サブコアは、メインコアから第１インターラプトを受信した後、キャッシュメモリに保存されたデータを削除してキャッシュメモリを初期化することができる。この場合、サブコアのキャッシュメモリに保存されたデータはなく、メインコアのキャッシュメモリに保存された記録対象データがメインメモリ１２０に書き込まれるため、メインコアとサブコアとメインメモリ１２０との間にデータ不整合が生じない。
記録対象データがメインメモリ１２０に書き込まれる間、サブコアはメインメモリ１２０にアクセスできないため、サブコアはメインメモリ１２０から記録進行中のデータを読み取ることができない。
また、記録対象データがメインメモリ１２０に書き込まれる間、サブコアはキャッシュメモリに保存されたデータをメインメモリ１２０に書き込むこともできないため、システム衝突又はデータ不整合が生じる可能性がない。また、サブコアのキャッシュメモリが初期化された後は、サブコアのキャッシュメモリにメインメモリ１２０に書き込むデータがないため、データ不整合が発生しない。
結果的に、サブコアはメインメモリ１２０に記録対象データがすべて書き込まれてからアクセスできるため、データ不整合を防止することができる。
すなわち、バッテリー管理方法は、サブコアのキャッシュメモリを初期化し、サブコアのメインメモリ１２０に対するアクセス権限を遮断することで、マルチコア環境においてデータ不整合が発生することを予め防止することができる。また、マルチコア環境であるため、バッテリーセル１０の状態情報がより迅速に推定されると同時に、推定の正確度及び信頼度が画期的に向上できるという長所がある。
上述した本発明の実施形態は、装置及び方法のみによって具現されるものではなく、本発明の実施形態の構成に対応する機能を実現するプログラムまたはそのプログラムが記録された記録媒体を通じても具現され得、このような具現は上述した実施形態の記載から当業者であれば容易に具現できるであろう。
以上のように、本発明を限定された実施形態と図面によって説明したが、本発明はこれに限定されるものではなく、本発明の属する技術分野で通常の知識を持つ者によって本発明の技術思想と特許請求の範囲の均等範囲内で多様な修正及び変形が可能であることは言うまでもない。
また、上述した本発明は、本発明が属する技術分野で通常の知識を持つ者により、本発明の技術的思想を逸脱しない範囲内で様々な置換、変形及び変更が可能であって、上述した実施形態及び添付の図面によって限定されるものではなく、多様な変形のため各実施形態の全部または一部が選択的に組み合わせられて構成され得る。
１：バッテリーパック
１０：バッテリーセル
２０：測定部
２１：温度測定ユニット
２２：電圧測定ユニット
２３：電流測定ユニット
１００：バッテリー管理装置
１１０：プロセッサ
１１１：第１コア
１１２：第１キャッシュメモリ
１１３：第２コア
１１４：第２キャッシュメモリ
１２０：メインメモリ
Ａ：電流計

Claims (11)

  1. マルチコア環境におけるデータ不整合を防止するバッテリー管理装置であって、
    それぞれキャッシュメモリが備えられた複数のコアを含み、前記複数のコアのうちキャッシュメモリに記録対象データが保存されたコアをメインコアに設定し、前記複数のコアのうちメインコア以外のコアをサブコアに設定するプロセッサと、
    前記メインコアによって前記記録対象データを保存するメインメモリと、を含み、
    前記メインコアは、
    前記記録対象データを前記メインメモリに書き込む間、前記サブコアの前記メインメモリに対するアクセス権限を遮断し、
    前記記録対象データが前記メインメモリに書き込まれた後、前記サブコアに前記メインメモリに対するアクセス権限を与える、バッテリー管理装置。
  2. 前記プロセッサは、
    前記キャッシュメモリに記録対象データが保存されたコアから前記記録対象データを前記メインメモリに書き込む旨の記録要請が入力された場合、前記メインコア及びサブコアを設定する、請求項１に記載のバッテリー管理装置。
  3. 前記サブコアは、
    前記メインメモリに対するアクセス権限が遮断された場合、前記サブコアに備えられたキャッシュメモリに保存されたデータを削除する、請求項１または２に記載のバッテリー管理装置。
  4. 前記サブコアは、
    前記メインメモリに対するアクセス権限が遮断された場合、前記サブコアに備えられたキャッシュメモリに保存されたデータのうち前記記録対象データに対応するデータを削除する、請求項３に記載のバッテリー管理装置。
  5. 前記プロセッサは、
    前記サブコアに前記メインメモリに対するアクセス権限が与えられた後、前記メインコア及び前記サブコアに対する設定を初期化する、請求項１から４のいずれか一項に記載のバッテリー管理装置。
  6. 前記プロセッサは、
    バッテリーセルの電流、電圧及び温度のうち少なくとも一つ以上についての測定データを受信し、
    前記複数のコアは、
    前記プロセッサが受信した測定データに基づいて前記バッテリーセルの充電状態及び健康状態の少なくとも一つを推定する、請求項１から５のいずれか一項に記載のバッテリー管理装置。
  7. 前記記録対象データは、
    前記測定データ、前記メインコアによって推定された前記バッテリーセルの充電状態及び健康状態のうち少なくとも一つを含む、請求項６に記載のバッテリー管理装置。
  8. 請求項１から７のいずれか一項に記載のバッテリー管理装置を含む、バッテリーパック。
  9. 請求項１から７のいずれか一項に記載のバッテリー管理装置を含む、自動車。
  10. 複数のコアのうち備えられたキャッシュメモリに保存された記録対象データをメインメモリに書き込もうとするコアをメインコアに設定するメインコア設定段階と、
    前記メインコアが前記記録対象データを前記メインメモリに書き込む間、前記メインコアによって前記複数のコアのうちメインコア以外のサブコアの前記メインメモリに対するアクセス権限を遮断するアクセス権限遮断段階と、
    前記記録対象データが前記メインメモリに書き込まれた後、前記メインコアによって前記サブコアに前記メインメモリに対するアクセス権限を与えるアクセス権限付与段階と、を含む、バッテリー管理方法。
  11. 前記アクセス権限遮断段階の後、
    前記サブコアのキャッシュメモリに保存されたデータを削除するキャッシュメモリ初期化段階をさらに含む、請求項１０に記載のバッテリー管理方法。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210016795A (ko) * 2019-08-05 2021-02-17 주식회사 엘지화학 에너지 허브 장치 및 에너지 관리 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003030042A (ja) 2001-07-11 2003-01-31 Fujitsu Ten Ltd 複数コア付マイクロコンピュータ装置
JP2005044342A (ja) 2003-07-22 2005-02-17 Samsung Electronics Co Ltd マルチプロセッサシステム及びマルチプロセッサシステムのキャッシュ一貫性維持方法
JP2008225906A (ja) 2007-03-13 2008-09-25 Toyota Motor Corp 情報処理システム及びその情報処理システムを構成するコア識別コントローラ
JP2018013843A (ja) 2016-07-19 2018-01-25 アイシン・エィ・ダブリュ株式会社 マルチコア演算装置
WO2019088746A1 (ko) 2017-11-01 2019-05-09 주식회사 엘지화학 배터리 soc 추정 장치 및 방법

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01282668A (ja) 1988-05-10 1989-11-14 Sharp Corp 処理時間調停方式
JP2848681B2 (ja) 1990-09-18 1999-01-20 株式会社東芝 マルチプロセッサシステムの排他制御回路
US6519685B1 (en) * 1999-12-22 2003-02-11 Intel Corporation Cache states for multiprocessor cache coherency protocols
US7328313B2 (en) 2005-03-30 2008-02-05 Intel Corporation Methods to perform cache coherency in multiprocessor system using reserve signals and control bits
US7487279B2 (en) * 2007-01-23 2009-02-03 International Business Machines Corporation Achieving both locking fairness and locking performance with spin locks
US20080320236A1 (en) 2007-06-25 2008-12-25 Makoto Ueda System having cache snoop interface independent of system bus interface
US7617345B2 (en) * 2007-07-02 2009-11-10 International Business Machines Corporation Prioritization of interrupts in a storage controller based on interrupt control directives received from hosts
US8244982B2 (en) 2009-08-21 2012-08-14 Empire Technology Development Llc Allocating processor cores with cache memory associativity
JP5387776B2 (ja) 2010-07-27 2014-01-15 富士通株式会社 割込制御方法、マルチコアプロセッサシステム、および割込制御プログラム
JP5121896B2 (ja) 2010-08-11 2013-01-16 株式会社東芝 マルチコアプロセッサシステムおよびマルチコアプロセッサ
JP2013003793A (ja) 2011-06-15 2013-01-07 Toshiba Corp マルチコアプロセッサシステムおよびマルチコアプロセッサ
US9170947B2 (en) 2011-12-29 2015-10-27 Intel Corporation Recovering from data errors using implicit redundancy
KR101355105B1 (ko) 2012-01-03 2014-01-23 서울대학교산학협력단 캐시 일관성 보장을 위한 공유 가상 메모리 관리 장치
US10025711B2 (en) 2012-01-16 2018-07-17 Qualcomm Incorporated Hybrid write-through/write-back cache policy managers, and related systems and methods
US8977874B2 (en) * 2012-01-26 2015-03-10 Qualcomm Incorporated System and method for battery load management in a portable computing device
US9251105B2 (en) * 2012-11-20 2016-02-02 Intel Corporation Transmitting an interrupt packet
WO2014204495A1 (en) 2013-06-19 2014-12-24 Empire Technology Development, Llc Locating cached data in a multi-core processor
JP2016118818A (ja) * 2014-12-18 2016-06-30 本田技研工業株式会社 車両の制御装置
US10417128B2 (en) * 2015-05-06 2019-09-17 Oracle International Corporation Memory coherence in a multi-core, multi-level, heterogeneous computer architecture implementing hardware-managed and software managed caches
US9875047B2 (en) * 2015-05-27 2018-01-23 Red Hat Israel, Ltd. Exit-less host memory locking in a virtualized environment
US10488467B2 (en) * 2015-07-13 2019-11-26 Lg Chem, Ltd. Apparatus and method for estimating remaining service life of battery
KR102454577B1 (ko) 2017-02-23 2022-10-13 니폰 제온 가부시키가이샤 전자 디바이스용 수지 필름 및 전자 디바이스
CN108664325B (zh) 2017-03-30 2019-06-28 视联动力信息技术股份有限公司 处理数据的方法和电子设备

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003030042A (ja) 2001-07-11 2003-01-31 Fujitsu Ten Ltd 複数コア付マイクロコンピュータ装置
JP2005044342A (ja) 2003-07-22 2005-02-17 Samsung Electronics Co Ltd マルチプロセッサシステム及びマルチプロセッサシステムのキャッシュ一貫性維持方法
JP2008225906A (ja) 2007-03-13 2008-09-25 Toyota Motor Corp 情報処理システム及びその情報処理システムを構成するコア識別コントローラ
JP2018013843A (ja) 2016-07-19 2018-01-25 アイシン・エィ・ダブリュ株式会社 マルチコア演算装置
WO2019088746A1 (ko) 2017-11-01 2019-05-09 주식회사 엘지화학 배터리 soc 추정 장치 및 방법

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