JP7231382B2 - semiconductor equipment - Google Patents
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Description
本発明は、パッケージ形式が特にQFNである半導体装置に関する。 The present invention relates to a semiconductor device whose package format is QFN.
半導体装置のパッケージ形式の一つとして、QFN(Quad For Non-Lead Package)が知られている。特許文献1には、QFNの半導体装置の一例が開示されている。
A QFN (Quad For Non-Lead Package) is known as one of package formats for semiconductor devices.
当該半導体装置においては、複数のリード(特許文献1では端子部)の端面が、封止樹脂(特許文献1ではパッケージ材)の側面と面一となるように露出している。あわせて、複数のリードの裏面が、封止樹脂の底面と面一となるように露出している。このため、当該半導体装置は、封止樹脂の側面からリードが突出するQFP(Quad Flat Package)と比較して、配線基板に対する実装面積を縮小することができるという利点がある。 In the semiconductor device, the end surfaces of the plurality of leads (the terminal portions in Patent Document 1) are exposed so as to be flush with the side surfaces of the sealing resin (the package material in Patent Document 1). In addition, the back surfaces of the leads are exposed so as to be flush with the bottom surface of the sealing resin. Therefore, the semiconductor device has the advantage of being able to reduce the mounting area with respect to the wiring board, compared to a QFP (Quad Flat Package) in which leads protrude from the side surface of the sealing resin.
QFNの半導体装置の製造においては、他のパッケージ形式の半導体装置と同様に、ブレードダイシングにより個片化を行う。個片化により、封止樹脂の側面から複数のリードの端面が現れる。実装性の向上などの理由により、複数のリードの各々の体積を大きくすると、端面の面積が自ずと大きくなる。この場合、ブレードダイシングにより複数のリードの端面において発生する金属バリの量が多くなる。金属バリの量が多くなると、配線基板に対する半導体装置の実装性が低下することが懸念される。 In the manufacture of QFN semiconductor devices, blade dicing is used to separate them into individual pieces, as is the case with other package-type semiconductor devices. As a result of singulation, the end faces of a plurality of leads appear from the side faces of the sealing resin. When the volume of each of the plurality of leads is increased for reasons such as improvement of mountability, the area of the end face naturally increases. In this case, the blade dicing increases the amount of metal burrs generated on the end faces of the plurality of leads. If the amount of metal burrs increases, there is a concern that the mountability of the semiconductor device on the wiring substrate will deteriorate.
本発明は上記事情に鑑み、封止樹脂の側面から露出したリードの端面において発生する金属バリを抑制することが可能な半導体装置を提供することをその課題とする。 In view of the above circumstances, it is an object of the present invention to provide a semiconductor device capable of suppressing metal burrs generated at the end faces of leads exposed from the side faces of the sealing resin.
本発明によれば、厚さ方向において互いに反対側を向く第1主面および第1裏面を有し、かつ前記厚さ方向に対して直交する第1方向に延びる第1リードと、前記厚さ方向において前記第1主面に対向する側に設けられた複数の第1電極を有し、複数の前記第1電極が前記第1主面に接続された半導体素子と、前記第1リードの一部と、前記半導体素子とを覆う封止樹脂と、を備え、前記第1リードは、前記第1方向に延びる主部と、前記主部の前記第1方向の両端につながる一対の側部と、を含み、一対の前記側部の各々は、前記第1主面および前記第1裏面の双方につながり、かつ前記第1方向を向く第1端面を有し、前記封止樹脂は、前記厚さ方向において前記第1裏面と同じ側を向き、かつ前記第1裏面が露出する底面と、前記底面につながり、かつ前記第1方向において互いに離間した一対の第1側面と、を有し、一対の前記第1側面の各々から、前記第1端面が前記第1側面と面一となるように露出し、前記厚さ方向および前記第1方向の双方に対して直交する第2方向において、一対の前記第1端面の各々の寸法は、前記主部の前記第1裏面の寸法よりも小であることを特徴とする半導体装置が提供される。 According to the present invention, a first lead having a first main surface and a first back surface facing opposite sides in the thickness direction and extending in a first direction orthogonal to the thickness direction; a semiconductor element having a plurality of first electrodes provided on a side facing the first main surface in a direction, the plurality of first electrodes being connected to the first main surface; and one of the first leads. and a sealing resin covering the semiconductor element, wherein the first lead includes a main portion extending in the first direction and a pair of side portions connected to both ends of the main portion in the first direction. , each of the pair of side portions has a first end surface that is connected to both the first main surface and the first back surface and faces the first direction, and the sealing resin has the thickness a bottom surface facing the same side as the first back surface in the longitudinal direction and exposing the first back surface; and a pair of first side surfaces connected to the bottom surface and separated from each other in the first direction, A pair of is smaller than the dimension of the first back surface of the main portion.
本発明の実施において好ましくは、一対の前記側部の各々には、前記第1主面から前記第1裏面に至り、かつ前記第2方向の両側から前記側部の内方に向けて凹むくびれ部が形成されている。 In the practice of the present invention, preferably, each of the pair of side portions has a constriction extending from the first main surface to the first back surface and recessed inwardly of the side portions from both sides in the second direction. part is formed.
本発明の実施において好ましくは、一対の前記側部の各々には、前記第1主面から前記第1裏面に至り、かつ前記第2方向の片側から前記側部の内方に向けて凹む切欠部が形成されている。 In the practice of the present invention, each of the pair of side portions preferably includes a notch extending from the first main surface to the first back surface and recessed inwardly of the side portions from one side in the second direction. part is formed.
本発明の実施において好ましくは、一対の前記側部の各々には、前記第1主面から前記第1裏面に至り、かつ前記第1端面から前記第1方向に凹むとともに、前記第1端面を2つの領域に分断する切込部が形成されている。 In the practice of the present invention, preferably, each of the pair of side portions extends from the first main surface to the first back surface, is recessed from the first end surface in the first direction, and has the first end surface A notch is formed dividing the two regions.
本発明の実施において好ましくは、前記第1主面の面積は、前記第1裏面の面積よりも大である。 In carrying out the present invention, preferably the area of the first main surface is larger than the area of the first rear surface.
本発明の実施において好ましくは、前記厚さ方向において前記第1主面と同じ側を向く第2主面、および前記第2主面とは反対側を向く第2裏面を有し、かつ前記第1リードよりも前記第2方向の一方側に位置する複数の第2リードをさらに備え、複数の前記第2リードのそれぞれ一部ずつが前記封止樹脂に覆われ、前記半導体素子は、前記厚さ方向において前記第1主面に対向する側に設けられた複数の第2電極を有し、複数の前記第2電極の少なくとも一部が、複数の前記第2主面に接続されている。 In carrying out the present invention, preferably, the second main surface has a second main surface facing the same side as the first main surface in the thickness direction, and a second back surface facing the opposite side to the second main surface, and the second main surface A plurality of second leads positioned on one side of the second direction relative to the first lead are further provided, and a part of each of the plurality of second leads is covered with the sealing resin, and the semiconductor element has the thickness It has a plurality of second electrodes provided on the side facing the first main surface in the longitudinal direction, and at least some of the plurality of second electrodes are connected to the plurality of second main surfaces.
本発明の実施において好ましくは、複数の前記第2リードの各々は、前記第2主面および前記第2裏面の双方につながり、かつ前記第2方向を向く第2端面を有し、前記封止樹脂は、前記底面および一対の前記第1側面の双方につながり、かつ前記第2方向において互いに離間した一対の第2側面と、を有し、前記底面から複数の前記第2裏面が露出し、前記第2方向の一方側に位置する前記第2側面から、複数の前記第2端面が前記第2側面と面一となるように露出している。 In the practice of the present invention, each of the plurality of second leads preferably has a second end surface connected to both the second main surface and the second back surface and facing the second direction, and the sealing the resin has a pair of second side surfaces connected to both the bottom surface and the pair of first side surfaces and separated from each other in the second direction, and a plurality of the second back surfaces are exposed from the bottom surface; From the second side surface located on one side in the second direction, a plurality of the second end surfaces are exposed so as to be flush with the second side surface.
本発明の実施において好ましくは、複数の前記第2リードの各々において、前記第2主面の面積は、前記第2裏面の面積よりも大である。 In carrying out the present invention, preferably, in each of the plurality of second leads, the area of the second main surface is larger than the area of the second rear surface.
本発明の実施において好ましくは、前記半導体素子は、半導体基板と、前記厚さ方向において前記第1主面に対向する側に前記半導体基板に積層された半導体層と、を有し、前記半導体層には、スイッチング回路と、前記スイッチング回路に導通する制御回路と、が構成され、複数の前記第1電極は、前記スイッチング回路に導通し、複数の前記第2電極は、前記制御回路に導通している。 In carrying out the present invention, preferably, the semiconductor element has a semiconductor substrate and a semiconductor layer laminated on the semiconductor substrate on a side facing the first main surface in the thickness direction, and the semiconductor layer includes a switching circuit and a control circuit that conducts to the switching circuit, the plurality of first electrodes conducts to the switching circuit, and the plurality of second electrodes conducts to the control circuit. ing.
本発明の実施において好ましくは、複数の前記第1電極と、複数の前記第2主面に接続された複数の前記第2電極の各々は、前記スイッチング回路および前記制御回路のいずれかに導通する基部と、前記基部から前記第1主面および前記第2主面のいずれかに向けて突出する柱状部と、を有し、前記柱状部が、前記第1主面および前記第2主面のいずれかに電気的に接合されている。 In the practice of the present invention, preferably, each of the plurality of first electrodes and the plurality of second electrodes connected to the plurality of second main surfaces are electrically connected to either the switching circuit or the control circuit. and a columnar portion projecting from the base toward one of the first main surface and the second main surface, the columnar portion projecting from the first main surface and the second main surface. It is electrically connected to either one.
本発明の実施において好ましくは、前記柱状部の構成材料は、銅を含む。 In carrying out the present invention, preferably, the constituent material of the columnar portion includes copper.
本発明の実施において好ましくは、前記第1主面および前記第2主面のいずれかと、前記柱状部と、の間に介在する接合層をさらに備え、前記柱状部は、前記厚さ方向において前記第1主面および前記第2主面のいずれかに対向する側に設けられた保護層を有する。 In the practice of the present invention, preferably, a bonding layer interposed between one of the first main surface and the second main surface and the columnar portion is provided, and the columnar portion extends in the thickness direction from the It has a protective layer provided on the side facing either the first principal surface or the second principal surface.
本発明の実施において好ましくは、前記保護層の構成材料は、ニッケルである。 In carrying out the present invention, preferably, the constituent material of the protective layer is nickel.
本発明の実施において好ましくは、前記第1リードは、第1入力端子、第2入力端子および出力端子を含み、前記第1入力端子、前記第2入力端子および前記出力端子は、前記第2方向に沿って配列されている。 Preferably, in the practice of the present invention, the first lead includes a first input terminal, a second input terminal and an output terminal, and the first input terminal, the second input terminal and the output terminal are arranged in the second direction. arranged along the
本発明の実施において好ましくは、前記第1入力端子は、前記第2方向において前記出力端子と複数の前記第2リードとの間に位置し、前記第2入力端子は、前記出力端子よりも前記第2方向の他方側に位置する。 In the practice of the present invention, preferably, the first input terminal is positioned between the output terminal and the plurality of second leads in the second direction, and the second input terminal is positioned more the second lead than the output terminal. Located on the other side in the second direction.
本発明の実施において好ましくは、前記第2入力端子は、前記主部の前記第2方向の他方側から突出する複数の突出部を含み、複数の前記突出部の各々は、前記第1主面および前記第1裏面の双方につながり、かつ前記第2方向を向く副端面を有し、前記第2方向の他方側に位置する前記第2側面から、複数の前記副端面が前記第2側面と面一となるように露出している。 In carrying out the present invention, preferably, the second input terminal includes a plurality of projecting portions projecting from the other side of the main portion in the second direction, and each of the plurality of projecting portions extends from the first main surface. and the first back surface, has a sub-end surface facing the second direction, and is located on the other side in the second direction, the plurality of sub-end surfaces are connected to the second side surface. It is exposed so that it is flush with the surface.
本発明にかかる半導体装置によれば、封止樹脂の側面から露出したリードの端面において発生する金属バリを抑制することが可能となる。 According to the semiconductor device of the present invention, it is possible to suppress the occurrence of metal burrs on the end faces of the leads exposed from the side faces of the sealing resin.
本発明のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。 Other features and advantages of the present invention will become more apparent from the detailed description given below with reference to the accompanying drawings.
本発明を実施するための形態(以下「実施形態」という。)について、添付図面に基づいて説明する。 Modes for carrying out the present invention (hereinafter referred to as "embodiments") will be described with reference to the accompanying drawings.
図1~図18に基づき、本発明の一実施形態にかかる半導体装置A10について説明する。半導体装置A10は、第1リード10、複数の第2リード21、一対の第3リード22、半導体素子30、接合層39および封止樹脂40を備える。図1に示すように、半導体装置A10のパッケージ形式は、QFNである。半導体素子30は、その内部にスイッチング回路321および制御回路322(それぞれ詳細は後述)が構成されたフリップチップ型のLSIである。半導体装置A10においては、スイッチング回路321により直流電力(電圧)が交流電力(電圧)に変換される。半導体装置A10は、たとえばDC/DCコンバータの回路を構成する一要素に用いられる。ここで、図2は、理解の便宜上、封止樹脂40を透過している。図3は、理解の便宜上、半導体素子30および封止樹脂40を透過している。これらの図において、透過した半導体素子30および封止樹脂40をそれぞれ想像線(二点鎖線)で示している。図10が図示する対象および範囲は、図9が図示するこれらと同一である。
A semiconductor device A10 according to an embodiment of the present invention will be described with reference to FIGS. 1 to 18. FIG. The semiconductor device A10 includes a
半導体装置A10の説明においては、第1リード10の厚さ方向を「厚さ方向z」と呼ぶ。厚さ方向zに対して直交する方向を「第1方向x」と呼ぶ。厚さ方向zおよび第1方向xの双方に対して直交する方向を「第2方向y」と呼ぶ。図1および図2に示すように、半導体装置A10は、厚さ方向zに沿って視て正方形状である。また、半導体装置A10の説明においては、便宜上、第2方向yにおいて複数の第2リード21が位置する側を「第2方向yの一方側」と呼ぶ。第2方向yにおいて第1リード10が位置する側を「第2方向yの他方側」と呼ぶ。
In the description of the semiconductor device A10, the thickness direction of the
第1リード10、複数の第2リード21および一対の第3リード22は、図2に示すように、半導体素子30を支持するとともに、半導体装置A10を配線基板に実装するための端子をなしている。図12~図15に示すように、第1リード10、複数の第2リード21および一対の第3リード22の各々は、その一部が封止樹脂40に覆われている。第1リード10、複数の第2リード21および一対の第3リード22は、いずれも同一のリードフレームから構成される。当該リードフレームの構成材料は、たとえば、銅(Cu)または銅合金である。
As shown in FIG. 2, the
第1リード10は、図3および図4に示すように、厚さ方向zに沿って視て第2方向yに延びる帯状である。図12~図14に示すように、第1リード10は、厚さ方向zにおいて互いに反対側を向く第1主面101および第1裏面102を有する。第1主面101は、厚さ方向zの一方側を向き、かつ半導体素子30に対向している。第1主面101は、封止樹脂40に覆われている。第1裏面102は、厚さ方向zの他方側を向く。第1裏面102は、封止樹脂40から露出している。
As shown in FIGS. 3 and 4, the
図3に示すように、第1リード10は、第1入力端子10A、第2入力端子10Bおよび出力端子10Cの3つの端子を含む。第1入力端子10Aおよび第2入力端子10Bは、半導体装置A10において電力変換対象となる直流電力(電圧)が入力される。第1入力端子10Aは、正極(P端子)である。第2入力端子10Bは、負極(N端子)である。出力端子10Cは、半導体素子30に構成されたスイッチング回路321により電力変換された交流電力(電圧)が出力される。これらの端子は、第2方向yの一方側から他方側に向けて、第1入力端子10A、出力端子10C、第2入力端子10Bの順に第2方向yに沿って配列されている。
As shown in FIG. 3,
図3に示すように、第1入力端子10Aは、第2方向yにおいて複数の第2リード21と出力端子10Cとの間に位置する。出力端子10Cは、第2方向yにおいて第1入力端子10Aと第2入力端子10Bとの間に位置する。第1入力端子10Aおよび出力端子10Cの各々は、主部11および一対の側部12を含む。図3および図4に示すように、主部11は、第1方向xに延びている。第1リード10において、半導体素子30は、主部11の第1主面101に支持されている。一対の側部12は、主部11の第1方向xの両端につながっている。図13および図14に示すように、一対の側部12の各々は、第1端面121を有する。第1端面121は、第1主面101および第1裏面102の双方につながり、かつ第1方向xを向く。第1端面121は、封止樹脂40から露出している。
As shown in FIG. 3, the
図9に示すように、第1入力端子10Aおよび出力端子10Cの一対の側部12の各々には、くびれ部122が形成されている。くびれ部122は、第1主面101から第1裏面102に至り、かつ第2方向yの両側から側部12の内方に向けて凹んでいる。くびれ部122は、封止樹脂40に接している。くびれ部122により、第1入力端子10Aおよび出力端子10Cにおいて、一対の第1端面121の各々の第2方向yの寸法bは、主部11の第1裏面102の第2方向yの寸法Bよりも小となる。
As shown in FIG. 9, a
図10は、半導体装置A10の変形例である半導体装置A11の第1入力端子10Aおよび出力端子10Cを示している。半導体装置A11の第1入力端子10Aおよび出力端子10Cにおいては、一対の側部12の各々には、切欠部124が形成されている。切欠部124は、第1主面101から第1裏面102に至り、かつ第2方向yの片側から側部12の内方に向けて凹んでいる。切欠部124は、封止樹脂40に接している。切欠部124によっても、第1入力端子10Aおよび出力端子10Cにおいて、一対の第1端面121の各々の第2方向yの寸法bは、主部11の第1裏面102の第2方向yの寸法Bよりも小となる。
FIG. 10 shows a
図3に示すように、第2入力端子10Bは、出力端子10Cよりも第2方向yの他方側に位置する。第2入力端子10Bは、主部11、一対の側部12および複数の突出部13を含む。複数の突出部13は、主部11の第2方向yの他方側から突出している。隣り合う2つの突出部13の間には、封止樹脂40が充填されている。図12に示すように、複数の突出部13の各々は、副端面131を有する。副端面131は、第1主面101および第1裏面102の双方につながり、かつ第2方向yの他方側を向く。副端面131は、封止樹脂40から露出している。図7に示すように、複数の副端面131は、第1方向xに沿って所定の間隔で配列されている。
As shown in FIG. 3, the
図11に示すように、第2入力端子10Bの一対の側部12の各々には、切込部123が形成されている。切込部123は、第1主面101から第1裏面102に至り、かつ第1端面121から第1方向xに凹んでいる。これにより、第1端面121は、第2方向yにおいて互いに離間した2つの領域に分断されている。切込部123によっても、第2入力端子10Bにおいて、一対の第1端面121の各々の第2方向yの寸法bは、主部11の第1裏面102の第2方向yの寸法Bよりも小となる。なお、ここでの寸法bは、第1端面121の一方の領域の第2方向yの寸法b1と、第1端面121の他方の領域の第2方向yの寸法b2とを足し合わせたもの(b=b1+b2)である。切込部123には、封止樹脂40が充填されている。
As shown in FIG. 11,
図3および図4に示すように、第1入力端子10A、第2入力端子10Bおよび出力端子10Cの各々において、第1主面101の面積は、第1裏面102の面積よりも大である。半導体装置A10が示す例においては、第1入力端子10Aおよび出力端子10Cの各々の第1裏面102の面積は、ともに等しい。第2入力端子10Bの第1裏面102の面積は、第1入力端子10Aおよび出力端子10Cの各々の第1裏面102の面積よりも大である。
As shown in FIGS. 3 and 4, the area of first
第1入力端子10A、第2入力端子10Bおよび出力端子10Cの各々において、半導体素子30が支持される主部11の第1主面101には、たとえば銀(Ag)めっきを施してもよい。さらに、第1入力端子10A、第2入力端子10Bおよび出力端子10Cの各々において、封止樹脂40から露出する第1裏面102、一対の第1端面121および複数の副端面131には、たとえば錫(Sn)めっきを施してもよい。なお、錫めっきに替えて、たとえばニッケル(Ni)、パラジウム(Pd)、金(Au)の順に積層された複数の金属めっきを採用してもよい。
In each of
複数の第2リード21は、図3に示すように、第1リード10よりも第2方向yの一方側に位置する。複数の第2リード21のいずれか一つは、半導体素子30の構成された制御回路322の接地端子である。その他の複数の第2リード21の各々には、制御回路322を駆動させるための電力(電圧)、または制御回路322に伝達するための電気信号が入力される。図3、図4および図12に示すように、複数の第2リード21の各々は、第2主面211、第2裏面212および第2端面213を有する。第2主面211は、厚さ方向zにおいて第1リード10の第1主面101と同じ側を向き、かつ半導体素子30に対向している。第2主面211は、封止樹脂40に覆われている。半導体素子30は、第2主面211に支持されている。第2裏面212は、第2主面211とは反対側を向く。第2裏面212は、封止樹脂40から露出している。第2端面213は、第2主面211および第2裏面212の双方につながり、かつ第2方向yの一方側を向く。第2端面213は、封止樹脂40から露出している。図8に示すように、複数の第2端面213は、第1方向xに沿って所定の間隔で配列されている。
The plurality of second leads 21 are located on one side of the
図3および図4に示すように、複数の第2リード21の各々において、第2主面211の面積は、第2裏面212の面積よりも大である。なお、複数の第2裏面212の面積は、いずれも等しい。半導体素子30が支持される複数の第2リード21の第2主面211には、たとえば銀めっきを施してもよい。さらに、封止樹脂40から露出する複数の第2リード21の第2裏面212および第2端面213には、たとえば錫めっきを施してもよい。なお、錫めっきに替えて、たとえばニッケル、パラジウム、金の順に積層された複数の金属めっきを採用してもよい。
As shown in FIGS. 3 and 4 , in each of the plurality of second leads 21 , the area of the second
一対の第3リード22は、図3に示すように、第2方向yにおいて第1リード10(第1入力端子10A)と、複数の第2リード21との間に位置する。一対の第3リード22は、第1方向xにおいて互いに離間している。一対の第3リード22の各々には、半導体素子30に構成された制御回路322に伝達するための電気信号などが入力される。図3、図4および図15に示すように、一対の第3リード22の各々は、第3主面221、第3裏面222および第3端面223を有する。第3主面221は、厚さ方向zにおいて第1リード10の第1主面101と同じ側を向き、かつ半導体素子30に対向している。第3主面221は、封止樹脂40に覆われている。半導体素子30は、第3主面221に支持されている。第3裏面222は、第3主面221とは反対側を向く。第3裏面222は、封止樹脂40から露出している。第3端面223は、第3主面221および第3裏面222の双方につながり、かつ第1方向xを向く。第3端面223は、封止樹脂40から露出している。第3端面223は、第1リード10の第1端面121の各々の領域とともに、第2方向yに沿って配列されている。
The pair of third leads 22 are positioned between the first lead 10 (
図3および図4に示すように、一対の第3リード22の各々において、第3主面221の面積は、第3裏面222の面積よりも大である。半導体素子30が支持される一対の第2リード21の第3主面221には、たとえば銀めっきを施してもよい。さらに、封止樹脂40から露出する一対の第3リード22の第3裏面222および第3端面223には、たとえば錫めっきを施してもよい。なお、錫めっきに替えて、たとえばニッケル、パラジウム、金の順に積層された複数の金属めっきを採用してもよい。
As shown in FIGS. 3 and 4 , in each of the pair of third leads 22 , the area of the third
半導体素子30は、図12~図15に示すように、第1リード10、複数の第2リード21および一対の第3リード22に支持されている。半導体素子30は、封止樹脂40に覆われている。図12~図18に示すように、半導体素子30は、半導体基板31、半導体層32、複数の第1電極33A、複数の第2電極33B、パッシベーション膜34および表面保護膜35を有する。
The
図16~図18に示すように、半導体基板31は、その下方において半導体層32、第1電極33A、第2電極33B、パッシベーション膜34および表面保護膜35を支持している。半導体基板31の構成材料は、たとえば、Si(シリコン)または炭化ケイ素(SiC)である。
As shown in FIGS. 16 to 18, the
図12~図15に示すように、半導体層32は、厚さ方向zにおいて第1リード10の第1主面101に対向する側に半導体基板31に積層されている。半導体層32は、ドープされる元素量の相違に基づく複数種類のp型半導体およびn型半導体を含む。半導体層32には、スイッチング回路321と、スイッチング回路321に導通する制御回路322とが構成されている。スイッチング回路321は、MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)やIGBT(Insulated Gate Bipolar Transistor)などである。半導体装置A10が示す例においては、スイッチング回路321は、高電圧領域(上アーム回路)と低電圧領域(下アーム回路)との2つの領域に区分されている。各々の領域は、1つのnチャンネル型のMOSFETにより構成されている。制御回路322は、スイッチング回路321を駆動させるためのゲートドライバや、スイッチング回路321の高電圧領域に対応するブートストラップ回路などが構成されるとともに、スイッチング回路321を正常に駆動させるための制御を行う。なお、半導体層32には、配線層(図示略)がさらに構成されている。当該配線層により、スイッチング回路321と制御回路322とは、相互に導通している。
As shown in FIGS. 12 to 15, the
図12~図15に示すように、複数の第1電極33Aおよび複数の第2電極33Bは、厚さ方向zにおいて第1リード10の第1主面101に対向する側に設けられている。複数の第1電極33Aおよび複数の第2電極33Bは、半導体層32に接している。複数の第1電極33Aは、半導体層32のスイッチング回路321に導通している。あわせて、複数の第1電極33Aは、第1リード10の第1主面101に接続されている。これにより、第1リード10は、スイッチング回路321に導通している。また、複数の第2電極33Bは、半導体層32の制御回路322に導通している。あわせて、複数の第2電極33Bの大半は、複数の第2リード21の第2主面211に接続されている。残りの第2電極33Bは、一対の第3リード22の第3主面221に接続されている。これにより、複数の第2リード21および一対の第3リード22は、制御回路322に導通している。
As shown in FIGS. 12 to 15, the plurality of
図16~図18に示すように、複数の第1電極33Aおよび複数の第2電極33Bの各々は、基部331および柱状部332を有する。基部331は、半導体層32に構成された配線層に接している。これにより、基部331は、半導体層32のスイッチング回路321および制御回路322のいずれかに導通している。基部331は、たとえば、アルミニウム(Al)層、または半導体層32から下方に向けて銅、ニッケル、パラジウムの順に積層された複数の金属層から構成される。柱状部332は、基部331から第1リード10の第1主面101、第2リード21の第2主面211、および第3リード22の第3主面221のいずれかに向けて突出している。柱状部332の構成材料は、銅を含む。
As shown in FIGS. 16 to 18, each of the plurality of
図16~図18に示すように、柱状部332は、厚さ方向zにおいて第1リード10の第1主面101、複数の第2リード21の第2主面211、および第3リード22の第3主面221のいずれかに対向する側に設けられた保護層332Aを有する。保護層332Aの構成材料は、ニッケルである。なお、複数の第1電極33Aおよび複数の第2電極33Bは、電解めっきにより形成される。
As shown in FIGS. 16 to 18, the
図16~図18に示すように、パッシベーション膜34は、半導体層32の下面と、複数の第1電極33Aおよび複数の第2電極33Bの基部331の一部とを覆っている。パッシベーション膜34は、電気絶縁性を有する。パッシベーション膜34は、たとえば、半導体層32の下面と、複数の基部331の一部とに接する酸化ケイ素膜(SiO2)と、当該酸化ケイ素膜に積層された窒化ケイ素膜(Si3N4)とにより構成される。パッシベーション膜34には、複数の開口341が設けられている。開口341から、基部331の一部が露出している。
As shown in FIGS. 16 to 18, the
図16~図18に示すように、表面保護膜35は、パッシベーション膜34を覆っている。複数の第1電極33Aおよび複数の第2電極33Bの各々において、基部331および柱状部332のそれぞれ一部が表面保護膜35に接している。表面保護膜35は、電気絶縁性を有する。表面保護膜35の構成材料は、たとえばポリイミドである。
As shown in FIGS. 16 to 18, the surface
接合層39は、図16~図18に示すように、第1リード10の第1主面101、複数の第2リード21の第2主面211、および第3リード22の第3主面221のいずれかと、複数の第1電極33Aおよび複数の第2電極33Bの各々の柱状部332との間に介在している。接合層39は、導電性を有する。半導体装置A10が示す例においては、接合層39は、錫および銀を含む金属である。接合層39により、柱状部332は、第1主面101、第2主面211および第3主面221のいずれかに電気的に接合されている。接合層39は、柱状部332の保護層332Aに接している。なお、半導体装置A10が示す例においては、接合層39は、電解めっきにより複数の第1電極33Aおよび複数の第2電極33Bと一体となって形成される。
As shown in FIGS. 16 to 18, the
封止樹脂40は、図5~図8に示すように、頂面41、底面42、一対の第1側面431および一対の第2側面432を有する。封止樹脂40の構成材料は、たとえば黒色のエポキシ樹脂である。
The sealing
図12~図15に示すように、頂面41は、厚さ方向zにおいて第1リード10の第1主面101と同じ側を向く。図5~図8に示すように、底面42は、頂面41とは反対側を向く。図4に示すように、底面42から、第1リード10の第1裏面102、複数の第2リード21の第2裏面212、および一対の第3リード22の第3裏面222が露出している。
As shown in FIGS. 12 to 15, the
図7および図8に示すように、一対の第1側面431は、頂面41および底面42の双方につながり、かつ第1方向xを向く。一対の第1側面431は、第2方向yにおいて互いに離間している。図13~図15に示すように、一対の第1側面431の各々から、第1リード10の第1端面121の各領域と、第3リード22の第3端面223とが、第1側面431と面一となるように露出している。
As shown in FIGS. 7 and 8, the pair of first side surfaces 431 are connected to both the
図5および図6に示すように、一対の第2側面432は、頂面41、底面42および一対の第1側面431のいずれにもつながり、かつ第2方向yを向く。一対の第2側面432は、第1方向xにおいて互いに離間している。図12に示すように、第2方向yの一方側に位置する第2側面432から、複数の第2リード21の第2端面213が、第2側面432と面一となるように露出している。第2方向yの他方側に位置する第2側面432から、第2入力端子10B(第1リード10)の複数の副端面131が、第2側面432と面一となるように露出している。
As shown in FIGS. 5 and 6, the pair of second side surfaces 432 are connected to all of the
次に、半導体装置A10の作用効果について説明する。 Next, functions and effects of the semiconductor device A10 will be described.
半導体装置A10は、第1方向xに延び、かつ半導体素子30の複数の第1電極33Aが接続される第1リード10と、第1リード10の一部を覆う封止樹脂40とを備える。第1リード10は、第1方向xを向き、かつ封止樹脂40の一対の第1側面431から露出する一対の第1端面121を有する。一対の第1端面121の各々は、第1側面431と面一である。第2方向yにおいて、一対の第1端面121の各々の寸法bは、第1リード10の主部11の第1裏面102の寸法Bよりも小である。これにより、一対の第1端面121の各々の面積を、従来のQFNの半導体装置におけるこれらの面積よりも小とすることができる。このため、半導体装置A10の製造において、ブレードダイシングによる個片化を行った際、一対の第1端面121おける金属バリの発生量がより少なくなる。したがって、半導体装置A10によれば、封止樹脂40の側面から露出したリードの端面において発生する金属バリを抑制することが可能となる。
The semiconductor device A10 includes first leads 10 extending in the first direction x and connected to the plurality of
図9に示すように、第1リード10(第1入力端子10Aおよび出力端子10C)の一対の側部12の各々には、くびれ部122が形成されている。これにより、第2方向yにおいて、一対の第1端面121の各々の寸法bを、第1リード10の主部11の第1裏面102の寸法Bよりも小とすることができる。なお、図10に示すように、一対の側部12の各々には、くびれ部122に替えて切欠部124が形成された構成でもよい。本構成でも、第2方向yにおいて、一対の第1端面121の各々の寸法bを、主部11の第1裏面102の寸法Bよりも小とすることができる。また、くびれ部122および切欠部124は、第1方向xにおいて封止樹脂40に接している。これにより、第1リード10が封止樹脂40の一対の第1側面431から抜け出すことを防止できる。
As shown in FIG. 9, a
さらに、図11に示すように、第1リード10(第2入力端子10B)の一対の側部12の各々には、切込部123が形成されている。これによっても、第2方向yにおいて、一対の第1端面121の各々の寸法bを、第1リード10の主部11の第1裏面102の寸法Bよりも小とすることができる。切込部123には、封止樹脂40が充填されている。これにより、第1リード10は、第1方向xにおいて封止樹脂40に接する構成となる。したがって、第1リード10が封止樹脂40の一対の第1側面431から抜け出すことを防止できる。
Furthermore, as shown in FIG. 11, a
第2入力端子10Bは、主部11の第2方向yの他方側から突出する複数の突出部13を含む。複数の突出部13の各々は、第2方向yを向く副端面131を有する。複数の副端面131は、第2方向yの他方側に位置する封止樹脂40の第2側面432から露出している。これにより、第2入力端子10Bは、第2方向yの他方側において封止樹脂40に接する構成となる。したがって、第2入力端子10Bが第2方向yの他方側に位置する第2側面432から抜け出すことを防止できる。
The
第1リード10において、第1主面101の面積は、第1裏面102の面積よりも大である。これにより、第1リード10は、厚さ方向zの第1裏面102が向く側において封止樹脂40に接する構成となる。したがって、第1リード10が封止樹脂40の底面42から抜け出すことを防止できる。また、半導体素子30の複数の第1電極33Aが接続される第1主面101の面積をより広くとることができる。これにより、複数の第1電極33Aの増加を図ることが可能である。
In
半導体装置A10は、半導体素子30の複数の第2電極33Bの少なくとも一部が接続される複数の第2リード21をさらに備える。複数の第2リード21の各々において、第2主面211の面積は、第2裏面212の面積よりも大である。したがって、先述した第1リード10の第1主面101および第1裏面102の関係と同様に、複数の第2リード21が封止樹脂40の底面42から抜け出すことを防止できる。また、複数の第2電極33Bが接続される複数の第2主面211の面積をより広くとることができるため、複数の第2電極33Bの増加を図ることが可能である。
The semiconductor device A10 further includes a plurality of second leads 21 to which at least some of the plurality of
半導体素子30の半導体層32には、スイッチング回路321が構成されている。スイッチング回路321は、複数の第1電極33Aに導通している。一方、第1リード10の第1裏面102は、封止樹脂40の底面42から露出している。これにより、半導体装置A10の使用の際、スイッチング回路321の駆動により半導体素子30から発生した熱を、効率よく外部に放熱させることができる。また、先述のとおり、第2方向yにおいて、第1リード10の主部11の第1裏面102の寸法Bは、一対の第1端面121の寸法bよりも大となる。これにより、主部11の第1裏面102の面積をより広くとることができるため、半導体装置A10の放熱性をより向上させることが可能である。
A switching
複数の第1電極33Aの各々は、スイッチング回路321に導通する基部331と、基部331から第1リード10の第1主面101に向けて突出する柱状部332とを有する。柱状部332の構成材料は、銅を含む。柱状部332は、ボンディングワイヤよりも長さが小であり、かつ横断面積が大である。このため、第1リード10と基部331とをボンディングワイヤにより接続させた場合と比較して、第1リード10とスイッチング回路321との間における寄生抵抗を低減させることができる。寄生抵抗が低減されると、スイッチング回路321におけるオン抵抗およびノイズが低減されるという効果が得られる。
Each of the plurality of
半導体装置A10は、第1リード10の第1主面101と、第1電極33Aの柱状部332との間に介在する接合層39をさらに備える。柱状部332は、厚さ方向zにおいて第1主面101に対向する側に設けられた保護層332Aを有する。保護層332Aの構成材料は、ニッケルである。これにより、半導体素子30の第1電極33Aをリフローにより第1主面101に電気的に接合させる際、接合層39に含まれる錫により柱状部332が侵食されることを防止できる。
The semiconductor device A10 further includes a
本発明は、先述した実施形態に限定されるものではない。本発明の各部の具体的な構成は、種々に設計変更自在である。 The invention is not limited to the embodiments described above. The specific configuration of each part of the present invention can be changed in various ways.
A10,A11:半導体装置
10:第1リード
10A:第1入力端子
10B:第2入力端子
10C:出力端子
101:第1主面
102:第1裏面
11:主部
12:側部
121:第1端面
122:くびれ部
123:切込部
124:切欠部
13:突出部
131:副端面
21:第2リード
211:第2主面
212:第2裏面
213:第2端面
22:第3リード
221:第3主面
222:第3裏面
223:第3端面
30:半導体素子
31:半導体基板
32:半導体層
321:スイッチング回路
322:制御回路
33A:第1電極
33B:第2電極
331:基部
332:柱状部
332A:保護層
34:パッシベーション膜
341:開口
35:表面保護膜
39:接合層
40:封止樹脂
41:頂面
42:底面
431:第1側面
432:第2側面
B:寸法
b,b1,b2:寸法
z:厚さ方向
x:第1方向
y:第2方向
A10, A11: semiconductor device 10:
Claims (13)
前記厚さ方向において前記第1主面に対向する側に設けられた複数の第1電極を有するとともに、前記複数の第1電極が前記第1主面に接続された半導体素子と、
前記第1リードの一部と、前記半導体素子とを覆う封止樹脂と、を備え、
前記第1リードは、前記第1方向に延びる主部と、前記主部の前記第1方向の両側につながる一対の側部と、を含み、
前記一対の側部の各々は、前記第1方向を向く第1端面を有し、
前記封止樹脂は、前記厚さ方向において前記第1裏面と同じ側を向き、かつ前記第1裏面が露出する底面と、前記第1方向において互いに離れた一対の第1側面と、を有し、
前記一対の第1側面の各々から、前記第1端面が前記一対の第1側面のいずれかと面一となるように露出しており、
前記厚さ方向および前記第1方向の双方に対して直交する第2方向における前記一対の側部の各々の前記第1端面の寸法は、前記第2方向における前記第1裏面の寸法よりも小であり、
前記第1裏面は、前記第2方向において前記一対の側部の各々の前記第1端面を基準として互いに反対側に位置する一対の端縁を有し、
前記一対の端縁の各々は、前記主部に含まれ、かつ前記第1方向に延びる第1縁と、前記一対の側部に個別に含まれ、かつ前記第1縁の前記第1方向の両側につながる一対の第2縁と、を含み、
前記一対の第2縁の各々は、前記一対の側部の各々の前記第1端面に個別につながっており、
前記第1縁の前記第1方向の寸法は、前記一対の第2縁の各々の前記第1方向の寸法よりも大である、半導体装置。 a first lead having a first main surface and a first back surface facing opposite to each other in the thickness direction and extending in a first direction orthogonal to the thickness direction;
a semiconductor element having a plurality of first electrodes provided on a side facing the first main surface in the thickness direction, the plurality of first electrodes being connected to the first main surface;
A sealing resin covering a portion of the first lead and the semiconductor element,
the first lead includes a main portion extending in the first direction and a pair of side portions connected to both sides of the main portion in the first direction;
each of the pair of side portions has a first end face facing the first direction;
The sealing resin has a bottom surface facing the same side as the first back surface in the thickness direction and exposing the first back surface , and a pair of first side surfaces separated from each other in the first direction. ,
From each of the pair of first side surfaces, the first end surface is exposed so as to be flush with one of the pair of first side surfaces ,
The dimension of the first end surface of each of the pair of side portions in a second direction orthogonal to both the thickness direction and the first direction is greater than the dimension of the first rear surface in the second direction. is also small, and
the first rear surface has a pair of edges located on opposite sides with respect to the first end surfaces of the pair of side portions in the second direction;
Each of the pair of edges includes a first edge included in the main portion and extending in the first direction, and a pair of side portions individually included in the pair of side portions and extending in the first direction of the first edge. a pair of second edges connected on both sides,
each of the pair of second edges is individually connected to the first end face of each of the pair of side portions;
The semiconductor device, wherein the dimension of the first edge in the first direction is larger than the dimension of each of the pair of second edges in the first direction.
前記くびれ部は、前記一対の第2縁のいずれかを含む、請求項1に記載の半導体装置。 each of the pair of side portions is formed with a constricted portion extending from the first main surface to the first rear surface and recessed inwardly of the first lead from both sides in the second direction ;
2. The semiconductor device according to claim 1 , wherein said constricted portion includes one of said pair of second edges .
前記複数の第2リードの各々の一部は、前記封止樹脂に覆われており、
前記半導体素子は、前記厚さ方向において前記第1主面に対向する側に設けられた複数の第2電極を有し、
前記複数の第2電極の少なくとも一部が、前記複数の第2リードの各々の前記第2主面に接続されている、請求項1ないし3のいずれかに記載の半導体装置。 Each has a second main surface facing the same side as the first main surface in the thickness direction and a second back surface facing the opposite side to the second main surface in the thickness direction, and further comprising a plurality of second leads located on one side of the second direction relative to the one lead;
a portion of each of the plurality of second leads is covered with the sealing resin;
The semiconductor element has a plurality of second electrodes provided on a side facing the first main surface in the thickness direction,
4. The semiconductor device according to claim 1 , wherein at least part of said plurality of second electrodes are connected to said second main surface of each of said plurality of second leads.
前記封止樹脂は、前記第2方向において互いに離れた一対の第2側面を有し、
前記底面から前記複数の第2リードの各々の前記第2裏面が露出しており、
前記一対の第2側面のうちの一方から、前記複数の第2リードの各々の前記第2端面が、前記一対の第2側面のうちの一方と面一となるように露出している、請求項4に記載の半導体装置。 each of the plurality of second leads has a second end surface facing the second direction;
The sealing resin has a pair of second side surfaces separated from each other in the second direction,
the second rear surface of each of the plurality of second leads is exposed from the bottom surface;
wherein the second end surface of each of the plurality of second leads is exposed from one of the pair of second side surfaces so as to be flush with one of the pair of second side surfaces. Item 5. The semiconductor device according to item 4 .
前記半導体層には、スイッチング回路と、前記スイッチング回路に導通する制御回路と、が構成されており、
前記複数の第1電極は、前記スイッチング回路に導通しており、
前記複数の第2電極は、前記制御回路に導通している、請求項5または6のいずれかに記載の半導体装置。 The semiconductor element has a semiconductor substrate and a semiconductor layer laminated on the semiconductor substrate on a side facing the first main surface in the thickness direction,
a switching circuit and a control circuit electrically connected to the switching circuit are configured in the semiconductor layer,
The plurality of first electrodes are electrically connected to the switching circuit,
7. The semiconductor device according to claim 5, wherein said plurality of second electrodes are electrically connected to said control circuit .
前記柱状部が、前記第1主面および前記第2主面のいずれかに電気的に接合されている、請求項7に記載の半導体装置。 Each of the plurality of first electrodes and each of the plurality of second electrodes connected to the second main surface of each of the plurality of second leads are selected from either the switching circuit or the control circuit. and a columnar portion projecting from the base toward either the first main surface or the second main surface,
8. The semiconductor device according to claim 7 , wherein said columnar portion is electrically connected to either said first main surface or said second main surface .
前記柱状部は、前記厚さ方向において前記第1主面および前記第2主面のいずれかに対向する側に設けられた保護層を有する、請求項9に記載の半導体装置。 further comprising a bonding layer interposed between one of the first principal surface and the second principal surface and the columnar portion;
10. The semiconductor device according to claim 9, wherein said columnar portion has a protective layer provided on a side facing either said first main surface or said second main surface in said thickness direction.
前記第1入力端子および前記出力端子は、前記第2方向に沿って配列されている、請求項7ないし11のいずれかに記載の半導体装置。 the first lead includes a first input terminal and an output terminal;
12. The semiconductor device according to claim 7, wherein said first input terminal and said output terminal are arranged along said second direction .
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