JP7229435B2 - voltage controlled oscillator - Google Patents

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Description

本開示は、リングオシレータを備える電圧制御発振器に関するものである。 The present disclosure relates to voltage controlled oscillators with ring oscillators.

奇数個のインバータが直列に接続されているリングオシレータ型の電圧制御発振器がある（例えば、特許文献１を参照）。リングオシレータ型の電圧制御発振器は、制御電圧に対する発振周波数の特性の線形性が優れており、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路と組み合わされて、クロック生成回路として用いられることがある。当該電圧制御発振器は、リングオシレータの発振周波数を調整するために、制御信号に応じてインバータの遅延時間を制御するものとして、トランジスタを備えている。 There is a ring oscillator type voltage controlled oscillator in which an odd number of inverters are connected in series (see, for example, Patent Document 1). A ring oscillator type voltage controlled oscillator has excellent linearity in oscillation frequency characteristics with respect to a control voltage, and is sometimes used as a clock generation circuit in combination with a PLL (Phase Locked Loop) circuit. The voltage controlled oscillator includes a transistor for controlling the delay time of the inverter according to a control signal in order to adjust the oscillation frequency of the ring oscillator.

特開平０８－０５６１５８号公報JP-A-08-056158

リングオシレータ型の電圧制御発振器では、トランジスタの性能に変動が生じると、電圧制御発振器の性能が変動し、ＰＬＬ回路の性能が劣化してしまうことがあるという課題があった。具体的には、制御電圧の変動に対する発振周波数の変動、即ち、電圧制御発振器の発振周波数感度は、トランジスタの性能の変動に対して感度が高く、ＰＬＬ回路は、電圧制御発振器の発振周波数感度に基づく特定の周波数範囲で設計されているため、トランジスタの性能が変動することによって、ＰＬＬ回路の性能が劣化してしまうことがある。トランジスタの性能の変動は、製造ばらつきを要因とするものや、デバイスの温度変動を要因とするものがある。 In the ring oscillator type voltage controlled oscillator, there is a problem that when the performance of the transistor fluctuates, the performance of the voltage controlled oscillator fluctuates and the performance of the PLL circuit deteriorates. Specifically, fluctuations in the oscillation frequency with respect to fluctuations in the control voltage, that is, the oscillation frequency sensitivity of the voltage controlled oscillator is highly sensitive to fluctuations in transistor performance, and the PLL circuit is sensitive to the oscillation frequency sensitivity of the voltage controlled oscillator. Since it is designed for a specific frequency range based on the frequency range, variations in the performance of the transistors can degrade the performance of the PLL circuit. Variations in the performance of transistors are caused by variations in manufacturing and temperature fluctuations of the device.

本開示は、上記のような課題を解決するためになされたもので、製造ばらつき及びデバイスの温度変動のそれぞれに対する発振周波数感度の変動を抑圧することができる電圧制御発振器を得ることを目的とする。 The present disclosure has been made to solve the problems described above, and an object thereof is to obtain a voltage-controlled oscillator capable of suppressing fluctuations in oscillation frequency sensitivity with respect to manufacturing variations and device temperature fluctuations. .

本開示に係る電圧制御発振器は、入力された信号の信号レベルを反転し、信号レベル反転後の信号を出力する複数のインバータが、寄生容量を有する信号線路を介して、直列に接続されているリングオシレータと、リングオシレータの発振周波数に対応する第１の制御電圧に従って、電源電圧の印加点から、それぞれのインバータを介して、それぞれのインバータの出力側の信号線路に流れる電流である充電電流を調整する複数の充電電流調整回路と、発振周波数に対応する第２の制御電圧に従って、それぞれのインバータの出力側の信号線路から、それぞれのインバータを介して、グランドに流れる電流である放電電流を調整する複数の放電電流調整回路とを備え、それぞれの充電電流調整回路は、充電電流が流れる抵抗として、第１の制御電圧に従って抵抗値が変化する第１の可変抵抗と、第１の可変抵抗と直列に接続されている第１の固定抵抗とを備え、それぞれの放電電流調整回路は、放電電流が流れる抵抗として、第２の制御電圧に従って抵抗値が変化する第２の可変抵抗と、第２の可変抵抗と直列に接続されている第２の固定抵抗とを備えている。 A voltage-controlled oscillator according to the present disclosure includes a plurality of inverters that invert the signal level of an input signal and output a signal after signal level inversion, which are connected in series via a signal line having a parasitic capacitance. According to the ring oscillator and a first control voltage corresponding to the oscillation frequency of the ring oscillator, a charging current, which is a current that flows from the power supply voltage application point to the signal line on the output side of each inverter via each inverter, is generated. According to a plurality of charge current adjustment circuits to be adjusted and a second control voltage corresponding to the oscillation frequency, the discharge current, which is the current flowing from the signal line on the output side of each inverter to the ground via each inverter, is adjusted. each of the charging current adjusting circuits includes a first variable resistor whose resistance value changes according to a first control voltage and a first variable resistor as a resistor through which the charging current flows. Each discharge current adjustment circuit includes a first fixed resistor connected in series, a second variable resistor whose resistance value changes according to a second control voltage, and a second variable resistor and a second fixed resistor connected in series.

本開示によれば、製造ばらつき及びデバイスの温度変動のそれぞれに対する発振周波数感度の変動を抑圧することができる。 According to the present disclosure, it is possible to suppress variations in oscillation frequency sensitivity to manufacturing variations and device temperature variations.

実施の形態１に係る電圧制御発振器を示す構成図である。1 is a configuration diagram showing a voltage controlled oscillator according to Embodiment 1; FIG. 実施の形態１に係る電圧制御発振器の制御電圧生成回路１を示す構成図である。1 is a configuration diagram showing a control voltage generation circuit 1 of a voltage controlled oscillator according to Embodiment 1; FIG. 実施の形態１に係る電圧制御発振器のインバータ４－ｎ、充電電流調整回路５－ｎ及び放電電流調整回路６－ｎのそれぞれを示す構成図である。ｎ＝１，・・・，５である。4 is a configuration diagram showing each of an inverter 4-n, a charging current adjusting circuit 5-n, and a discharging current adjusting circuit 6-n of the voltage controlled oscillator according to Embodiment 1; FIG. n=1, . . . , 5. リングオシレータ３の発振周波数ｆが第１の発振周波数ｆ１であるときの、電圧制御発振器における主な電流の流れを示す説明図である。FIG. 4 is an explanatory diagram showing main current flows in the voltage controlled oscillator when the oscillation frequency f of the ring oscillator 3 is the first oscillation frequency f1 ; リングオシレータ３の発振周波数ｆが第２の発振周波数ｆ２であるときの、電圧制御発振器における主な電流の流れを示す説明図である。FIG. 4 is an explanatory diagram showing main current flows in the voltage controlled oscillator when the oscillation frequency f of the ring oscillator 3 is the second oscillation frequency f2 ; 図６Ａは、図１に示す電圧制御発振器において、制御電圧Ｖに対する発振周波数ｆ及び位相雑音特性のそれぞれを示す説明図、図６Ｂは、特許文献１に開示されている電圧制御発振器において、制御電圧Ｖに対する発振周波数ｆ及び位相雑音特性のそれぞれを示す説明図である。FIG. 6A is an explanatory diagram showing the oscillation frequency f and the phase noise characteristic with respect to the control voltage V in the voltage controlled oscillator shown in FIG. 1, and FIG. FIG. 4 is an explanatory diagram showing an oscillation frequency f and a phase noise characteristic with respect to V; 図７Ａは、図１に示す電圧制御発振器において、発振周波数ｆに対する電圧制御発振器の利得を示す説明図、図７Ｂは、特許文献１に開示されている電圧制御発振器において、発振周波数ｆに対する電圧制御発振器の利得を示す説明図である。FIG. 7A is an explanatory diagram showing the gain of the voltage-controlled oscillator with respect to the oscillation frequency f in the voltage-controlled oscillator shown in FIG. 1, and FIG. FIG. 4 is an explanatory diagram showing the gain of an oscillator;

以下、本開示をより詳細に説明するために、本開示を実施するための形態について、添付の図面に従って説明する。 Hereinafter, in order to describe the present disclosure in more detail, embodiments for carrying out the present disclosure will be described with reference to the accompanying drawings.

実施の形態１．
図１は、実施の形態１に係る電圧制御発振器を示す構成図である。
図１に示す電圧制御発振器は、制御電圧生成回路１及び発振回路２を備えている。
制御電圧生成回路１は、リングオシレータ３の発振周波数ｆに対応する制御電圧Ｖに従って、発振回路２を制御する第１の制御電圧ＶｃｏｎＰ及び第２の制御電圧ＶｃｏｎＮのそれぞれを生成する。第１の制御電圧ＶｃｏｎＰ及び第２の制御電圧ＶｃｏｎＮのそれぞれは、発振周波数ｆに対応している。
制御電圧生成回路１は、第１の制御電圧ＶｃｏｎＰ及び第２の制御電圧ＶｃｏｎＮのそれぞれを発振回路２に出力する。Embodiment 1.
FIG. 1 is a configuration diagram showing a voltage-controlled oscillator according to Embodiment 1. FIG.
The voltage-controlled oscillator shown in FIG. 1 includes a control voltage generation circuit 1 and an oscillation circuit 2 .
The control voltage generation circuit 1 generates a first control voltage V conP and a second control voltage V conN for controlling the oscillation circuit 2 according to the control voltage V corresponding to the oscillation frequency f of the ring oscillator 3 . Each of the first control voltage V conP and the second control voltage V conN corresponds to the oscillation frequency f.
The control voltage generation circuit 1 outputs the first control voltage V conP and the second control voltage V conN to the oscillation circuit 2 .

発振回路２は、リングオシレータ３、充電電流調整回路５－１～５－５及び放電電流調整回路６－１～６－５を備えている。
発振回路２は、制御電圧生成回路１から出力された第１の制御電圧ＶｃｏｎＰ及び第２の制御電圧ＶｃｏｎＮのそれぞれに対応する周波数を有する信号を発振する。The oscillation circuit 2 includes a ring oscillator 3, charging current adjusting circuits 5-1 to 5-5, and discharging current adjusting circuits 6-1 to 6-5.
The oscillator circuit 2 oscillates signals having frequencies respectively corresponding to the first control voltage V conP and the second control voltage V conN output from the control voltage generation circuit 1 .

リングオシレータ３は、インバータ４－１～４－５を備えている。
図１に示す電圧制御発振器では、リングオシレータ３が、５個のインバータ４－１～４－５を備えている。しかし、これは一例に過ぎず、リングオシレータ３が備えるインバータの個数は、例えば、３個、又は、７個であってもよい。
図１に示す電圧制御発振器では、リングオシレータ３が備えるインバータの個数が、奇数個であるものを示している。しかし、これは一例に過ぎず、リングオシレータ３が、例えば、差動型のリングオシレータであれば、リングオシレータ３が備えるインバータの個数は、偶数個であってもよい。
インバータ４－１～４－５は、第１の端子４ａ、第２の端子４ｂ、第３の端子４ｃ及び第４の端子４ｄを有している。
インバータ４－１～４－５は、寄生容量８－ｎ（図３を参照）を有する信号線路７－ｎ（ｎ＝１，・・・，５）を介して、互いに直列に接続されている。
インバータ４－（ｎ－１）（ｎ＝２，・・・，５）の第４の端子４ｄは、信号線路７－（ｎ－１）を介して、インバータ４－ｎの第１の端子４ａと接続されている。インバータ４－５の第４の端子４ｄは、信号線路７－５を介して、インバータ４－１の第１の端子４ａと接続されている。
インバータ４－ｎ（ｎ＝１，・・・，５）は、第１の端子４ａに入力された信号の信号レベルを反転し、第２の端子４ｂから信号レベル反転後の信号を信号線路７－ｎに出力する。
即ち、インバータ４－ｎは、第１の端子４ａに入力された信号の信号レベルがＨｉｇｈレベル（以下、「Ｈレベル」という）であれば、当該信号の信号レベルをＬｏｗレベル（以下、「Ｌレベル」という）に反転し、第１の端子４ａに入力された信号の信号レベルがＬレベルであれば、当該信号の信号レベルをＨレベルに反転する。そして、インバータ４－ｎは、第２の端子４ｂから信号レベル反転後の信号を信号線路７－ｎに出力する。The ring oscillator 3 has inverters 4-1 to 4-5.
In the voltage controlled oscillator shown in FIG. 1, the ring oscillator 3 has five inverters 4-1 to 4-5. However, this is only an example, and the number of inverters included in the ring oscillator 3 may be, for example, three or seven.
In the voltage controlled oscillator shown in FIG. 1, the ring oscillator 3 has an odd number of inverters. However, this is only an example, and if the ring oscillator 3 is, for example, a differential ring oscillator, the number of inverters included in the ring oscillator 3 may be an even number.
The inverters 4-1 to 4-5 have a first terminal 4a, a second terminal 4b, a third terminal 4c and a fourth terminal 4d.
The inverters 4-1 to 4-5 are connected in series with each other via a signal line 7-n (n=1, . . . , 5) having a parasitic capacitance 8-n (see FIG. 3). .
The fourth terminal 4d of the inverter 4-(n-1) (n=2, . . . , 5) is connected to the first terminal 4a of the inverter 4-n through the signal line 7-(n-1). is connected with A fourth terminal 4d of the inverter 4-5 is connected to the first terminal 4a of the inverter 4-1 via a signal line 7-5.
The inverter 4-n (n=1, . Output to -n.
That is, if the signal level of the signal input to the first terminal 4a is High level (hereinafter referred to as "H level"), the inverter 4-n changes the signal level of the signal to Low level (hereinafter referred to as "L level"). level”), and if the signal level of the signal input to the first terminal 4a is L level, the signal level of the signal is inverted to H level. Then, the inverter 4-n outputs the signal after signal level inversion from the second terminal 4b to the signal line 7-n.

充電電流調整回路５－ｎ（ｎ＝１，・・・，５）は、インバータ４－ｎの第３の端子４ｃと接続されている。
充電電流調整回路５－ｎは、制御電圧生成回路１から出力された第１の制御電圧ＶｃｏｎＰに従って、電源電圧Ｖｓの印加点９から、インバータ４－ｎを介して、インバータ４－ｎの出力側の信号線路７－ｎに流れる電流である充電電流を調整する。
放電電流調整回路６－ｎ（ｎ＝１，・・・，５）は、インバータ４－ｎの第４の端子４ｄと接続されている。
放電電流調整回路６－ｎは、制御電圧生成回路１から出力された第２の制御電圧ＶｃｏｎＮに従って、インバータ４－ｎの出力側の信号線路７－ｎから、インバータ４－ｎを介して、グランドに流れる電流である放電電流を調整する。The charging current adjusting circuit 5-n (n=1, . . . , 5) is connected to the third terminal 4c of the inverter 4-n.
In accordance with the first control voltage V conP output from the control voltage generation circuit 1, the charging current adjustment circuit 5-n receives the output of the inverter 4-n from the supply voltage Vs application point 9 via the inverter 4-n. The charging current, which is the current flowing through the signal line 7-n on the side, is adjusted.
The discharge current adjustment circuit 6-n (n=1, . . . , 5) is connected to the fourth terminal 4d of the inverter 4-n.
In accordance with the second control voltage V conN output from the control voltage generation circuit 1, the discharge current adjustment circuit 6-n receives the signal from the signal line 7-n on the output side of the inverter 4-n via the inverter 4-n. Regulates the discharge current, which is the current flowing to ground.

信号線路７－（ｎ－１）（ｎ＝２，・・・，５）の一端は、インバータ４－（ｎ－１）の第２の端子４ｂと接続され、信号線路７－（ｎ－１）の他端は、インバータ４－ｎの第１の端子４ａと接続されている。
また、信号線路７－５の一端は、インバータ４－５の第２の端子４ｂと接続されている。
信号線路７－５は、２つに分岐されており、一方の信号線路７－５の他端は、電圧制御発振器の外部まで引き出されている。他方の信号線路７－５の他端は、インバータ４－１の第１の端子４ａと接続されている。
寄生容量８－ｎ（ｎ＝１，・・・，５）は、信号線路７－ｎに含まれている容量性の負荷である。
図１では、寄生容量８－ｎの記載を省略しており、寄生容量８－ｎについては、後述する図３に記載している。
印加点９には、電源電圧Ｖｓが印加されている。印加点９は、図示せぬ電圧源と直接接続されていてもよいし、図示せぬ回路を介して、当該電圧源と接続されていてもよい。
図１に示す電圧制御発振器では、電源電圧Ｖｓの印加点９が、発振回路２の内部に設けられている。しかし、これは一例に過ぎず、電源電圧Ｖｓの印加点９が、発振回路２の外部に設けられていてもよい。One end of the signal line 7-(n-1) (n=2, . . . , 5) is connected to the second terminal 4b of the inverter 4-(n-1). ) is connected to the first terminal 4a of the inverter 4-n.
One end of the signal line 7-5 is connected to the second terminal 4b of the inverter 4-5.
The signal line 7-5 is branched into two, and the other end of one of the signal lines 7-5 is led out to the outside of the voltage controlled oscillator. The other end of the other signal line 7-5 is connected to the first terminal 4a of the inverter 4-1.
A parasitic capacitance 8-n (n=1, . . . , 5) is a capacitive load included in the signal line 7-n.
The description of the parasitic capacitance 8-n is omitted in FIG. 1, and the parasitic capacitance 8-n is illustrated in FIG. 3, which will be described later.
A power supply voltage Vs is applied to the application point 9 . The application point 9 may be directly connected to a voltage source (not shown) or may be connected to the voltage source via a circuit (not shown).
In the voltage controlled oscillator shown in FIG. 1, the application point 9 of the power supply voltage Vs is provided inside the oscillation circuit 2 . However, this is only an example, and the application point 9 of the power supply voltage Vs may be provided outside the oscillation circuit 2 .

図２は、実施の形態１に係る電圧制御発振器の制御電圧生成回路１を示す構成図である。
図２に示す制御電圧生成回路１は、Ｎ型トランジスタ（以下「ＮＭＯＳ」という）１１、Ｐ型トランジスタ（以下「ＰＭＯＳ」という）１２、ＰＭＯＳ１３及びＮＭＯＳ１４を備えている。
ＮＭＯＳ１１のゲート端子１１ａには、リングオシレータ３の発振周波数ｆに対応する制御電圧Ｖが与えられる。制御電圧Ｖは、発振周波数ｆを高めるときに上昇し、発振周波数ｆを下げるときに低下する。
ＮＭＯＳ１１のドレイン端子１１ｂは、ＰＭＯＳ１２のドレイン端子１２ｃ、ＰＭＯＳ１２のゲート端子１２ａ、ＰＭＯＳ１３のゲート端子１３ａ及び充電電流調整回路５－ｎ（ｎ＝１，・・・，５）のそれぞれと接続されている。
ＮＭＯＳ１１のソース端子１１ｃは、グランドと接続されている。
ＮＭＯＳ１１の内部抵抗値は、制御電圧Ｖが上昇すると低下し、制御電圧Ｖが低下すると上昇する。FIG. 2 is a configuration diagram showing the control voltage generation circuit 1 of the voltage controlled oscillator according to the first embodiment.
The control voltage generation circuit 1 shown in FIG. 2 includes an N-type transistor (hereinafter referred to as "NMOS") 11, a P-type transistor (hereinafter referred to as "PMOS") 12, PMOS 13 and NMOS .
A control voltage V corresponding to the oscillation frequency f of the ring oscillator 3 is applied to the gate terminal 11 a of the NMOS 11 . The control voltage V increases when the oscillation frequency f is increased, and decreases when the oscillation frequency f is decreased.
The drain terminal 11b of the NMOS 11 is connected to the drain terminal 12c of the PMOS 12, the gate terminal 12a of the PMOS 12, the gate terminal 13a of the PMOS 13, and the charging current adjustment circuit 5-n (n=1, . . . , 5). .
A source terminal 11c of the NMOS 11 is connected to the ground.
The internal resistance value of the NMOS 11 decreases as the control voltage V increases, and increases as the control voltage V decreases.

ＰＭＯＳ１２のゲート端子１２ａは、ＮＭＯＳ１１のドレイン端子１１ｂ、ＰＭＯＳ１２のドレイン端子１２ｃ、ＰＭＯＳ１３のゲート端子１３ａ及び充電電流調整回路５－ｎ（ｎ＝１，・・・，５）のそれぞれと接続されている。
ＰＭＯＳ１２のソース端子１２ｂには、電源電圧Ｖｓが印加されている。
ＰＭＯＳ１２のドレイン端子１２ｃは、ＮＭＯＳ１１のドレイン端子１１ｂ、ＰＭＯＳ１２のゲート端子１２ａ、ＰＭＯＳ１３のゲート端子１３ａ及び充電電流調整回路５－ｎ（ｎ＝１，・・・，５）のそれぞれと接続されている。
ＰＭＯＳ１２の内部抵抗値は、制御電圧Ｖが上昇すると低下し、制御電圧Ｖが低下すると上昇する。The gate terminal 12a of the PMOS 12 is connected to the drain terminal 11b of the NMOS 11, the drain terminal 12c of the PMOS 12, the gate terminal 13a of the PMOS 13, and the charging current adjusting circuit 5-n (n=1, . . . , 5). .
A power supply voltage Vs is applied to the source terminal 12b of the PMOS 12 .
The drain terminal 12c of the PMOS 12 is connected to the drain terminal 11b of the NMOS 11, the gate terminal 12a of the PMOS 12, the gate terminal 13a of the PMOS 13, and the charging current adjusting circuit 5-n (n=1, . . . , 5). .
The internal resistance value of the PMOS 12 decreases as the control voltage V increases, and increases as the control voltage V decreases.

ＰＭＯＳ１３のゲート端子１３ａは、ＮＭＯＳ１１のドレイン端子１１ｂ、ＰＭＯＳ１２のゲート端子１２ａ、ＰＭＯＳ１２のドレイン端子１２ｃ及び充電電流調整回路５－ｎ（ｎ＝１，・・・，５）のそれぞれと接続されている。
ＰＭＯＳ１３のソース端子１３ｂには、電源電圧Ｖｓが印加されている。
ＰＭＯＳ１３のドレイン端子１３ｃは、ＮＭＯＳ１４のゲート端子１４ａ、ＮＭＯＳ１４のドレイン端子１４ｂ及び放電電流調整回路６－ｎ（ｎ＝１，・・・，５）のそれぞれと接続されている。
ＰＭＯＳ１３の内部抵抗値は、制御電圧Ｖが上昇すると低下し、制御電圧Ｖが低下すると上昇する。The gate terminal 13a of the PMOS 13 is connected to the drain terminal 11b of the NMOS 11, the gate terminal 12a of the PMOS 12, the drain terminal 12c of the PMOS 12, and the charging current adjusting circuit 5-n (n=1, . . . , 5). .
A power supply voltage Vs is applied to the source terminal 13 b of the PMOS 13 .
The drain terminal 13c of the PMOS 13 is connected to the gate terminal 14a of the NMOS 14, the drain terminal 14b of the NMOS 14, and the discharge current adjusting circuit 6-n (n=1, . . . , 5).
The internal resistance value of the PMOS 13 decreases as the control voltage V increases, and increases as the control voltage V decreases.

ＮＭＯＳ１４のゲート端子１４ａは、ＰＭＯＳ１３のドレイン端子１３ｃ、ＮＭＯＳ１４のドレイン端子１４ｂ及び放電電流調整回路６－ｎ（ｎ＝１，・・・，５）のそれぞれと接続されている。
ＮＭＯＳ１４のドレイン端子１４ｂは、ＰＭＯＳ１３のドレイン端子１３ｃ、ＮＭＯＳ１４のゲート端子１４ａ及び放電電流調整回路６－ｎ（ｎ＝１，・・・，５）のそれぞれと接続されている。
ＮＭＯＳ１４のソース端子１４ｃは、グランドと接続されている。
ＮＭＯＳ１４の内部抵抗値は、制御電圧Ｖが上昇すると低下し、制御電圧Ｖが低下すると上昇する。
なお、制御電圧生成回路１により生成される第１の制御電圧ＶｃｏｎＰは、制御電圧Ｖが上昇すると低下し、制御電圧Ｖが低下すると上昇する。
制御電圧生成回路１により生成される第２の制御電圧ＶｃｏｎＮは、制御電圧Ｖが上昇すると上昇し、制御電圧Ｖが低下すると低下する。The gate terminal 14a of the NMOS 14 is connected to the drain terminal 13c of the PMOS 13, the drain terminal 14b of the NMOS 14, and the discharge current adjusting circuit 6-n (n=1, . . . , 5).
The drain terminal 14b of the NMOS 14 is connected to the drain terminal 13c of the PMOS 13, the gate terminal 14a of the NMOS 14, and the discharge current adjusting circuit 6-n (n=1, . . . , 5).
A source terminal 14c of the NMOS 14 is connected to the ground.
The internal resistance value of the NMOS 14 decreases as the control voltage V increases, and increases as the control voltage V decreases.
The first control voltage V conP generated by the control voltage generation circuit 1 decreases as the control voltage V increases, and increases as the control voltage V decreases.
The second control voltage V conN generated by the control voltage generation circuit 1 increases as the control voltage V increases, and decreases as the control voltage V decreases.

図３は、実施の形態１に係る電圧制御発振器のインバータ４－ｎ、充電電流調整回路５－ｎ及び放電電流調整回路６－ｎのそれぞれを示す構成図である。ｎ＝１，・・・，５である。
インバータ４－ｎは、ＰＭＯＳ２１及びＮＭＯＳ２２を備えている。
ＰＭＯＳ２１のゲート端子２１ａは、インバータ４－ｎの第１の端子４ａ及びＮＭＯＳ２２のゲート端子２２ａのそれぞれと接続されている。
ＰＭＯＳ２１のソース端子２１ｂは、インバータ４－ｎの第３の端子４ｃと接続されている。
ＰＭＯＳ２１のドレイン端子２１ｃは、インバータ４－ｎの第２の端子４ｂ及びＮＭＯＳ２２のドレイン端子２２ｂのそれぞれと接続されている。FIG. 3 is a configuration diagram showing each of the inverter 4-n, charging current adjusting circuit 5-n, and discharging current adjusting circuit 6-n of the voltage controlled oscillator according to the first embodiment. n=1, . . . , 5.
The inverter 4-n has a PMOS21 and an NMOS22.
The gate terminal 21a of the PMOS 21 is connected to the first terminal 4a of the inverter 4-n and the gate terminal 22a of the NMOS 22, respectively.
A source terminal 21b of the PMOS 21 is connected to the third terminal 4c of the inverter 4-n.
The drain terminal 21c of the PMOS 21 is connected to the second terminal 4b of the inverter 4-n and the drain terminal 22b of the NMOS 22, respectively.

ＮＭＯＳ２２のゲート端子２２ａは、インバータ４－ｎの第１の端子４ａ及びＰＭＯＳ２１のゲート端子２１ａのそれぞれと接続されている。
ＮＭＯＳ２２のドレイン端子２２ｂは、インバータ４－ｎの第２の端子４ｂ及びＰＭＯＳ２１のドレイン端子２１ｃのそれぞれと接続されている。
ＮＭＯＳ２２のソース端子２２ｃは、インバータ４－ｎの第４の端子４ｄと接続されている。A gate terminal 22a of the NMOS 22 is connected to the first terminal 4a of the inverter 4-n and the gate terminal 21a of the PMOS 21, respectively.
The drain terminal 22b of the NMOS 22 is connected to the second terminal 4b of the inverter 4-n and the drain terminal 21c of the PMOS 21, respectively.
A source terminal 22c of the NMOS 22 is connected to a fourth terminal 4d of the inverter 4-n.

充電電流調整回路５－ｎは、充電電流を調整する抵抗として、第１の可変抵抗３０、第１の固定抵抗３２及び第３の固定抵抗３３を備えている。
第１の可変抵抗３０は、ＰＭＯＳ３１を含んでいる。
ＰＭＯＳ３１のゲート端子３１ａには、制御電圧生成回路１により生成された第１の制御電圧ＶｃｏｎＰが与えられる。
ＰＭＯＳ３１のソース端子３１ｂは、第１の固定抵抗３２の一端及び第３の固定抵抗３３の一端のそれぞれと接続されている。
ＰＭＯＳ３１のドレイン端子３１ｃは、インバータ４－ｎの第３の端子４ｃ及び第３の固定抵抗３３の他端のそれぞれと接続されている。
ＰＭＯＳ３１の内部抵抗値Ｒｐｍｏｓは、第１の制御電圧ＶｃｏｎＰに従って変化する。
即ち、ＰＭＯＳ３１の内部抵抗値Ｒｐｍｏｓは、第１の制御電圧ＶｃｏｎＰが低下すると、低下する。また、ＰＭＯＳ３１の内部抵抗値Ｒｐｍｏｓは、第１の制御電圧ＶｃｏｎＰが上昇すると、上昇する。
図３に示す充電電流調整回路５－ｎでは、第１の可変抵抗３０がＰＭＯＳ３１を含んでいる例を示している。しかし、これは一例に過ぎず、第１の可変抵抗３０が、例えば、いわゆる可変抵抗器を含んでいてもよい。The charging current adjusting circuit 5-n includes a first variable resistor 30, a first fixed resistor 32 and a third fixed resistor 33 as resistors for adjusting the charging current.
A first variable resistor 30 includes a PMOS 31 .
A first control voltage V conP generated by the control voltage generation circuit 1 is applied to the gate terminal 31 a of the PMOS 31 .
A source terminal 31b of the PMOS 31 is connected to one end of the first fixed resistor 32 and one end of the third fixed resistor 33, respectively.
A drain terminal 31c of the PMOS 31 is connected to the third terminal 4c of the inverter 4-n and the other end of the third fixed resistor 33, respectively.
The internal resistance value R pmos of the PMOS 31 varies according to the first control voltage V conP .
That is, the internal resistance value R pmos of the PMOS 31 decreases as the first control voltage V conP decreases. Also, the internal resistance value R pmos of the PMOS 31 increases as the first control voltage V conP increases.
In the charging current adjusting circuit 5-n shown in FIG. 3, an example is shown in which the first variable resistor 30 includes a PMOS31. However, this is only an example, and the first variable resistor 30 may include, for example, a so-called variable resistor.

第１の固定抵抗３２の一端は、ＰＭＯＳ３１のソース端子３１ｂ及び第３の固定抵抗３３の一端のそれぞれと接続されている。
第１の固定抵抗３２の他端は、電源電圧Ｖｓの印加点９と接続されている。
第１の固定抵抗３２の抵抗値は、Ｒｓｐである。
第３の固定抵抗３３は、第１の可変抵抗３０と並列に接続されている。
即ち、第３の固定抵抗３３の一端は、ＰＭＯＳ３１のソース端子３１ｂ及び第１の固定抵抗３２の一端のそれぞれと接続されている。
第３の固定抵抗３３の他端は、インバータ４－ｎの第３の端子４ｃ及びＰＭＯＳ３１のドレイン端子３１ｃのそれぞれと接続されている。
第３の固定抵抗３３の抵抗値は、Ｒｐｐである。
第３の固定抵抗３３の抵抗値Ｒｐｐは、第１の固定抵抗３２の抵抗値Ｒｓｐよりも大きい。One end of the first fixed resistor 32 is connected to the source terminal 31b of the PMOS 31 and one end of the third fixed resistor 33, respectively.
The other end of the first fixed resistor 32 is connected to the application point 9 of the power supply voltage Vs.
The resistance value of the first fixed resistor 32 is Rsp .
A third fixed resistor 33 is connected in parallel with the first variable resistor 30 .
That is, one end of the third fixed resistor 33 is connected to the source terminal 31b of the PMOS 31 and one end of the first fixed resistor 32, respectively.
The other end of the third fixed resistor 33 is connected to the third terminal 4c of the inverter 4-n and the drain terminal 31c of the PMOS 31, respectively.
The resistance value of the third fixed resistor 33 is Rpp .
The resistance value R pp of the third fixed resistor 33 is greater than the resistance value R sp of the first fixed resistor 32 .

放電電流調整回路６－ｎは、放電電流を調整する抵抗として、第２の可変抵抗４０、第２の固定抵抗４２及び第４の固定抵抗４３を備えている。
第２の可変抵抗４０は、ＮＭＯＳ４１を含んでいる。
ＮＭＯＳ４１のゲート端子４１ａには、制御電圧生成回路１により生成された第２の制御電圧ＶｃｏｎＮが与えられる。
ＮＭＯＳ４１のドレイン端子４１ｂは、インバータ４－ｎの第４の端子４ｄ及び第４の固定抵抗４３の一端のそれぞれと接続されている。
ＮＭＯＳ４１のソース端子４１ｃは、第２の固定抵抗４２の一端及び第４の固定抵抗４３の他端のそれぞれと接続されている。
ＮＭＯＳ４１の内部抵抗値Ｒｎｍｏｓは、第２の制御電圧ＶｃｏｎＮに従って変化する。
即ち、ＮＭＯＳ４１の内部抵抗値Ｒｎｍｏｓは、第２の制御電圧ＶｃｏｎＮが上昇すると、低下する。また、ＮＭＯＳ４１の内部抵抗値Ｒｎｍｏｓは、第２の制御電圧ＶｃｏｎＮが低下すると、上昇する。
図３に示す放電電流調整回路６－ｎでは、第２の可変抵抗４０がＮＭＯＳ４１を含んでいる例を示している。しかし、これは一例に過ぎず、第２の可変抵抗４０が、例えば、いわゆる可変抵抗器を含んでいてもよい。The discharge current adjusting circuit 6-n includes a second variable resistor 40, a second fixed resistor 42 and a fourth fixed resistor 43 as resistors for adjusting the discharge current.
A second variable resistor 40 includes an NMOS 41 .
The second control voltage V conN generated by the control voltage generation circuit 1 is applied to the gate terminal 41 a of the NMOS 41 .
A drain terminal 41b of the NMOS 41 is connected to the fourth terminal 4d of the inverter 4-n and one end of the fourth fixed resistor 43, respectively.
A source terminal 41c of the NMOS 41 is connected to one end of the second fixed resistor 42 and the other end of the fourth fixed resistor 43, respectively.
The internal resistance value R nmos of NMOS 41 varies according to the second control voltage V conN .
That is, the internal resistance value R nmos of the NMOS 41 decreases as the second control voltage V conN increases. Also, the internal resistance value R nmos of the NMOS 41 increases as the second control voltage V conN decreases.
In the discharge current adjustment circuit 6-n shown in FIG. 3, an example is shown in which the second variable resistor 40 includes an NMOS41. However, this is only an example, and the second variable resistor 40 may include, for example, a so-called variable resistor.

第２の固定抵抗４２の一端は、ＮＭＯＳ４１のソース端子４１ｃ及び第４の固定抵抗４３の他端のそれぞれと接続されている。
第２の固定抵抗４２の他端は、グランドと接続されている。
第２の固定抵抗４２の抵抗値は、Ｒｓｎである。
第４の固定抵抗４３は、第２の可変抵抗４０と並列に接続されている。
即ち、第４の固定抵抗４３の一端は、インバータ４－ｎの第４の端子４ｄ及びＮＭＯＳ４１のドレイン端子４１ｂのそれぞれと接続されている。
第４の固定抵抗４３の他端は、ＮＭＯＳ４１のソース端子４１ｃ及び第２の固定抵抗４２の一端のそれぞれと接続されている。
第４の固定抵抗４３の抵抗値は、Ｒｐｎである。
第４の固定抵抗４３の抵抗値Ｒｐｎは、第２の固定抵抗４２の抵抗値Ｒｓｎよりも大きい。One end of the second fixed resistor 42 is connected to the source terminal 41c of the NMOS 41 and the other end of the fourth fixed resistor 43, respectively.
The other end of the second fixed resistor 42 is connected to the ground.
The resistance value of the second fixed resistor 42 is R sn .
A fourth fixed resistor 43 is connected in parallel with the second variable resistor 40 .
That is, one end of the fourth fixed resistor 43 is connected to the fourth terminal 4d of the inverter 4-n and the drain terminal 41b of the NMOS 41, respectively.
The other end of the fourth fixed resistor 43 is connected to the source terminal 41c of the NMOS 41 and one end of the second fixed resistor 42 respectively.
The resistance value of the fourth fixed resistor 43 is Rpn .
The resistance value R pn of the fourth fixed resistor 43 is greater than the resistance value R sn of the second fixed resistor 42 .

図１に示す電圧制御発振器では、リングオシレータ３の発振周波数ｆが、第１の発振周波数ｆ１から、第２の発振周波数ｆ２の範囲で変化するものとする。ｆ１≦ｆ≦ｆ２である。
図１に示す電圧制御発振器では、リングオシレータ３の発振周波数ｆが、第１の発振周波数ｆ１であるときは、充電電流調整回路５－ｎにおけるＰＭＯＳ３１の相互コンダクタンスの逆数である内部抵抗値Ｒｐｍｏｓは、以下の式（１）に示すように、第１の固定抵抗３２の抵抗値Ｒｓｐ及び第３の固定抵抗３３の抵抗値Ｒｐｐのそれぞれよりも大きい値であるものとする。
Ｒｓｐ＜Ｒｐｐ＜ Ｒｐｍｏｓ （１）
また、放電電流調整回路６－ｎにおけるＮＭＯＳ４１の相互コンダクタンスの逆数である内部抵抗値Ｒｎｍｏｓは、以下の式（２）に示すように、第２の固定抵抗４２の抵抗値Ｒｓｎ及び第４の固定抵抗４３の抵抗値Ｒｐｎのそれぞれよりも大きい値であるものとする。
Ｒｓｎ＜Ｒｐｎ＜ Ｒｎｍｏｓ （２）In the voltage controlled oscillator shown in FIG. 1, it is assumed that the oscillation frequency f of the ring oscillator 3 varies within a range from a first oscillation frequency f1 to a second oscillation frequency f2 . f 1 ≤ f ≤ f 2 .
In the voltage controlled oscillator shown in FIG. 1, when the oscillation frequency f of the ring oscillator 3 is the first oscillation frequency f1 , the internal resistance value R pmos is assumed to be a value larger than each of the resistance value Rsp of the first fixed resistor 32 and the resistance value Rpp of the third fixed resistor 33, as shown in the following equation (1).
R sp < R pp < R pmos (1)
Further, the internal resistance value R_nmos , which is the reciprocal of the transconductance of the NMOS 41 in the discharge current adjustment circuit 6-n, is expressed by the following equation (2): the resistance value R_sn of the second fixed resistor 42 and is larger than each of the resistance values Rpn of the fixed resistors 43 of .
R sn <R pn < R nmos (2)

図１に示す電圧制御発振器では、リングオシレータ３の発振周波数ｆが、第２の発振周波数ｆ２であるときは、充電電流調整回路５－ｎにおけるＰＭＯＳ３１の相互コンダクタンスの逆数である内部抵抗値Ｒｐｍｏｓは、以下の式（３）に示すように、第１の固定抵抗３２の抵抗値Ｒｓｐ及び第３の固定抵抗３３の抵抗値Ｒｐｐのそれぞれよりも小さい値であるものとする。
Ｒｐｍｏｓ＜Ｒｓｐ＜Ｒｐｐ（３）
また、放電電流調整回路６－ｎにおけるＮＭＯＳ４１の相互コンダクタンスの逆数である内部抵抗値Ｒｎｍｏｓは、以下の式（４）に示すように、第２の固定抵抗４２の抵抗値Ｒｓｎ及び第４の固定抵抗４３の抵抗値Ｒｐｎのそれぞれよりも小さい値であるものとする。
Ｒｎｍｏｓ＜Ｒｓｎ＜Ｒｐｎ（４）In the voltage controlled oscillator shown in FIG. 1, when the oscillation frequency f of the ring oscillator 3 is the second oscillation frequency f2 , the internal resistance value R is the reciprocal of the mutual conductance of the PMOS 31 in the charging current adjustment circuit 5-n. pmos is assumed to be a value smaller than each of the resistance value Rsp of the first fixed resistor 32 and the resistance value Rpp of the third fixed resistor 33, as shown in the following equation (3).
R pmos <R sp <R pp (3)
Further, the internal resistance value R_nmos , which is the reciprocal of the mutual conductance of the NMOS 41 in the discharge current adjustment circuit 6-n, is expressed by the following equation (4): the resistance value R sn of the second fixed resistor 42 and the resistance value R sn is smaller than each of the resistance values Rpn of the fixed resistors 43 of .
R nmos <R sn <R pn (4)

次に、図１に示す電圧制御発振器の動作について説明する。
図４は、リングオシレータ３の発振周波数ｆが第１の発振周波数ｆ１であるときの、電圧制御発振器における主な電流の流れを示す説明図である。
図５は、リングオシレータ３の発振周波数ｆが第２の発振周波数ｆ２であるときの、電圧制御発振器における主な電流の流れを示す説明図である。
リングオシレータ３のインバータ４－ｎは、Ｌレベルの信号が第１の端子４ａに入力されると、当該信号の信号レベルを反転し、第２の端子４ｂからＨレベルの信号を信号線路７－ｎに出力する。
インバータ４－ｎは、Ｈレベルの信号が第１の端子４ａに入力されると、当該信号の信号レベルを反転し、第２の端子４ｂからＬレベルの信号を信号線路７－ｎに出力する。
信号レベルの反転に要する時間が短いほど、リングオシレータ３の発振周波数ｆが高くなり、信号レベルの反転に要する時間が長いほど、リングオシレータ３の発振周波数ｆが低くなる。Next, the operation of the voltage controlled oscillator shown in FIG. 1 will be described.
FIG. 4 is an explanatory diagram showing main current flows in the voltage controlled oscillator when the oscillation frequency f of the ring oscillator 3 is the first oscillation frequency f1 .
FIG. 5 is an explanatory diagram showing main current flows in the voltage controlled oscillator when the oscillation frequency f of the ring oscillator 3 is the second oscillation frequency f2 .
When an L level signal is input to the first terminal 4a, the inverter 4-n of the ring oscillator 3 inverts the signal level of the signal and outputs an H level signal from the second terminal 4b to the signal line 7-. output to n.
When an H level signal is input to the first terminal 4a, the inverter 4-n inverts the signal level of the signal and outputs an L level signal from the second terminal 4b to the signal line 7-n. .
The shorter the time required to invert the signal level, the higher the oscillation frequency f of the ring oscillator 3, and the longer the time required to invert the signal level, the lower the oscillation frequency f of the ring oscillator 3.

制御電圧生成回路１におけるＮＭＯＳ１１のゲート端子１１ａには、リングオシレータ３の発振周波数ｆに対応する制御電圧Ｖが与えられる。
発振周波数ｆが、低周波数である第１の発振周波数ｆ１であるときは、発振周波数ｆが、高周波数である第２の発振周波数ｆ２であるときよりも、小さな制御電圧Ｖとして、制御電圧Ｖ１がＮＭＯＳ１１のゲート端子１１ａに与えられる。
小さな制御電圧Ｖ１がＮＭＯＳ１１のゲート端子１１ａに与えられることによって、制御電圧Ｖ１よりも大きな制御電圧Ｖ２がＮＭＯＳ１１のゲート端子１１ａに与えられる場合よりも、ＮＭＯＳ１１，１４及びＰＭＯＳ１２，１３におけるそれぞれの内部抵抗値が上昇する。
ＮＭＯＳ１１，１４及びＰＭＯＳ１２，１３におけるそれぞれの内部抵抗値が上昇することによって、制御電圧生成回路１から発振回路２に与えられる第１の制御電圧ＶｃｏｎＰが上昇する。また、制御電圧生成回路１から発振回路２に与えられる第２の制御電圧ＶｃｏｎＮが低下する。A control voltage V corresponding to the oscillation frequency f of the ring oscillator 3 is applied to the gate terminal 11 a of the NMOS 11 in the control voltage generation circuit 1 .
When the oscillation frequency f is the first oscillation frequency f1 , which is a low frequency, the control voltage V is set to be smaller than when the oscillation frequency f is the second oscillation frequency f2 , which is a high frequency. A voltage V1 is applied to the gate terminal 11a of the NMOS 11;
By applying a small control voltage V1 to the gate terminal 11a of NMOS 11 , each of NMOSs 11, 14 and PMOS 12, 13 has a higher voltage than when a control voltage V2 , which is larger than the control voltage V1, is applied to the gate terminal 11a of NMOS 11. internal resistance rises.
As the internal resistance values of the NMOSs 11, 14 and the PMOSs 12, 13 rise, the first control voltage VconP applied from the control voltage generation circuit 1 to the oscillation circuit 2 rises. Also, the second control voltage V conN applied from the control voltage generation circuit 1 to the oscillation circuit 2 decreases.

第１の制御電圧ＶｃｏｎＰが上昇することによって、充電電流調整回路５－ｎにおけるＰＭＯＳ３１の内部抵抗値Ｒｐｍｏｓは、上記の式（１）に示すように、第３の固定抵抗３３の抵抗値Ｒｐｐよりも大きい値となる。
このため、発振周波数ｆが第１の発振周波数ｆ１であるときは、ＰＭＯＳ３１を流れる電流よりも、第３の固定抵抗３３を流れる電流の方が多くなる。図４は、発振周波数ｆが第１の発振周波数ｆ１であるときの、充電電流調整回路５－ｎ及びインバータ４－ｎにおける主な電流の流れを示している。
発振周波数ｆが第１の発振周波数ｆ１であるときの充電電流調整回路５－ｎの抵抗値Ｒ１は、以下の式（５）のように表される。

Figure 0007229435000001
発振周波数ｆが第１の発振周波数ｆ１であるときに、電源電圧Ｖｓの印加点９から、インバータ４－ｎを介して、信号線路７－ｎに流れる電流である充電電流Ｉ１の電流量は、充電電流調整回路５－ｎの抵抗値Ｒ１によって決定される。As the first control voltage V conP rises, the internal resistance value R pmos of the PMOS 31 in the charging current adjustment circuit 5-n changes to the resistance value of the third fixed resistor 33 as shown in the above equation (1). It becomes a value larger than Rpp .
Therefore, when the oscillation frequency f is the first oscillation frequency f1 , the current flowing through the third fixed resistor 33 is larger than the current flowing through the PMOS 31 . FIG. 4 shows main current flows in the charging current adjusting circuit 5-n and the inverter 4-n when the oscillation frequency f is the first oscillation frequency f1 .
A resistance value R 1 of the charging current adjustment circuit 5-n when the oscillation frequency f is the first oscillation frequency f 1 is expressed by the following equation (5).

Figure 0007229435000001
When the oscillation frequency f is the first oscillation frequency f1 , the current amount of the charging current I1 that flows from the supply voltage Vs application point 9 to the signal line 7-n via the inverter 4-n. is determined by the resistance value R1 of the charging current adjusting circuit 5-n.

第２の制御電圧ＶｃｏｎＮが低下することによって、放電電流調整回路６－ｎにおけるＮＭＯＳ４１の内部抵抗値Ｒｎｍｏｓは、上記の式（２）に示すように、第４の固定抵抗４３の抵抗値Ｒｐｎよりも大きい値となる。
このため、発振周波数ｆが第１の発振周波数ｆ１であるときは、ＮＭＯＳ４１を流れる電流よりも、第４の固定抵抗４３を流れる電流の方が多くなる。図４は、発振周波数ｆが第１の発振周波数ｆ１であるときの、インバータ４－ｎ及び放電電流調整回路６－ｎにおける主な電流の流れを示している。
発振周波数ｆが第１の発振周波数ｆ１であるときの放電電流調整回路６－ｎの抵抗値Ｒ２は、以下の式（６）のように表される。

Figure 0007229435000002
発振周波数ｆが第１の発振周波数ｆ１であるときに、信号線路７－ｎから、インバータ４－ｎを介して、グランドに流れる電流である放電電流Ｉ２の電流量は、放電電流調整回路６－ｎの抵抗値Ｒ２によって決定される。As the second control voltage V conN decreases, the internal resistance value R nmos of the NMOS 41 in the discharge current adjustment circuit 6-n is reduced to the resistance value of the fourth fixed resistor 43 as shown in the above equation (2). It becomes a value larger than Rpn .
Therefore, when the oscillation frequency f is the first oscillation frequency f1 , the current flowing through the fourth fixed resistor 43 is larger than the current flowing through the NMOS 41 . FIG. 4 shows main current flows in the inverter 4-n and the discharge current adjusting circuit 6-n when the oscillation frequency f is the first oscillation frequency f1 .
A resistance value R 2 of the discharge current adjustment circuit 6-n when the oscillation frequency f is the first oscillation frequency f 1 is represented by the following equation (6).

Figure 0007229435000002
When the oscillation frequency f is the first oscillation frequency f1 , the current amount of the discharge current I2 that flows from the signal line 7-n to the ground via the inverter 4-n is determined by the discharge current adjustment circuit 6-n is determined by the resistance value R 2 .

発振周波数ｆが、高周波数である第２の発振周波数ｆ２であるときは、低周波数である第１の発振周波数ｆ１であるときよりも、大きな制御電圧Ｖとして、制御電圧Ｖ２がＮＭＯＳ１１のゲート端子１１ａに与えられる。
大きな制御電圧Ｖ２がＮＭＯＳ１１のゲート端子１１ａに与えられることによって、小さな制御電圧Ｖ１がＮＭＯＳ１１のゲート端子１１ａに与えられる場合よりも、ＮＭＯＳ１１，１４及びＰＭＯＳ１２，１３におけるそれぞれの内部抵抗値が低下する。
ＮＭＯＳ１１，１４及びＰＭＯＳ１２，１３におけるそれぞれの内部抵抗値が低下することによって、制御電圧生成回路１から発振回路２に与えられる第１の制御電圧ＶｃｏｎＰが低下する。また、制御電圧生成回路１から発振回路２に与えられる第２の制御電圧ＶｃｏｎＮが上昇する。When the oscillation frequency f is the second oscillation frequency f2 , which is a high frequency, the control voltage V2 is set to a larger control voltage V than when it is the first oscillation frequency f1 , which is a low frequency. is applied to the gate terminal 11a of the .
By applying a large control voltage V2 to the gate terminal 11a of the NMOS 11, the respective internal resistance values of the NMOSs 11, 14 and PMOSs 12, 13 are lower than when a small control voltage V1 is applied to the gate terminal 11a of the NMOS 11. do.
As the internal resistance values of the NMOSs 11, 14 and the PMOSs 12, 13 decrease, the first control voltage VconP applied from the control voltage generation circuit 1 to the oscillation circuit 2 decreases. Also, the second control voltage V conN applied from the control voltage generation circuit 1 to the oscillation circuit 2 increases.

第１の制御電圧ＶｃｏｎＰが低下することによって、充電電流調整回路５－ｎにおけるＰＭＯＳ３１の内部抵抗値Ｒｐｍｏｓは、上記の式（３）に示すように、第３の固定抵抗３３の抵抗値Ｒｐｐよりも小さい値となる。
このため、発振周波数ｆが第２の発振周波数ｆ２であるときは、第３の固定抵抗３３を流れる電流よりも、ＰＭＯＳ３１を流れる電流の方が多くなる。図５は、発振周波数ｆが第２の発振周波数ｆ２であるときの、充電電流調整回路５－ｎ及びインバータ４－ｎにおける主な電流の流れを示している。
発振周波数ｆが第２の発振周波数ｆ２であるときの充電電流調整回路５－ｎの抵抗値Ｒ３は、以下の式（７）に示すように、発振周波数ｆが第１の発振周波数ｆ１であるときの充電電流調整回路５－ｎの抵抗値Ｒ１よりも小さくなる。
Ｒ３＜Ｒ１ （７）
発振周波数ｆが第２の発振周波数ｆ２であるときに、電源電圧Ｖｓの印加点９から、インバータ４－ｎを介して、信号線路７－ｎに流れる電流である充電電流Ｉ３の電流量は、充電電流調整回路５－ｎの抵抗値Ｒ３によって決定される。As the first control voltage V conP decreases, the internal resistance value R pmos of the PMOS 31 in the charging current adjustment circuit 5-n changes to the resistance value of the third fixed resistor 33 as shown in the above equation (3). It becomes a value smaller than Rpp .
Therefore, when the oscillation frequency f is the second oscillation frequency f2 , the current flowing through the PMOS 31 is larger than the current flowing through the third fixed resistor 33 . FIG. 5 shows main current flows in the charging current adjusting circuit 5-n and the inverter 4-n when the oscillation frequency f is the second oscillation frequency f2 .
The resistance value R3 of the charging current adjustment circuit 5-n when the oscillation frequency f is the second oscillation frequency f2 is, as shown in the following equation (7), when the oscillation frequency f is the first oscillation frequency f It becomes smaller than the resistance value R1 of the charging current adjusting circuit 5-n when it is 1 .
R 3 <R 1 (7)
When the oscillation frequency f is the second oscillation frequency f2 , the current amount of the charging current I3, which is the current flowing from the supply voltage Vs application point 9 to the signal line 7-n via the inverter 4 -n. is determined by the resistance value R3 of the charging current adjusting circuit 5-n.

第２の制御電圧ＶｃｏｎＮが上昇することによって、放電電流調整回路６－ｎにおけるＮＭＯＳ４１の内部抵抗値Ｒｎｍｏｓは、上記の式（４）に示すように、第４の固定抵抗４３の抵抗値Ｒｐｎよりも小さい値となる。
このため、発振周波数ｆが第２の発振周波数ｆ２であるときは、第４の固定抵抗４３を流れる電流よりも、ＮＭＯＳ４１を流れる電流の方が多くなる。図５は、発振周波数ｆが第２の発振周波数ｆ２であるときの、インバータ４－ｎ及び放電電流調整回路６－ｎにおける主な電流の流れを示している。
発振周波数ｆが第２の発振周波数ｆ２であるときの放電電流調整回路６－ｎの抵抗値Ｒ４は、以下の式（８）に示すように、発振周波数ｆが第１の発振周波数ｆ１であるときの放電電流調整回路６－ｎの抵抗値Ｒ２よりも小さくなる。
Ｒ４＜Ｒ２ （８）
発振周波数ｆが第２の発振周波数ｆ２であるときに、信号線路７－ｎから、インバータ４－ｎを介して、グランドに流れる電流である放電電流Ｉ４の電流量は、放電電流調整回路６－ｎの抵抗値Ｒ４によって決定される。As the second control voltage V conN rises, the internal resistance value R nmos of the NMOS 41 in the discharge current adjustment circuit 6-n becomes It becomes a value smaller than Rpn .
Therefore, when the oscillation frequency f is the second oscillation frequency f2 , the current flowing through the NMOS 41 is larger than the current flowing through the fourth fixed resistor 43 . FIG. 5 shows main current flows in the inverter 4-n and the discharge current adjustment circuit 6-n when the oscillation frequency f is the second oscillation frequency f2 .
The resistance value R4 of the discharge current adjustment circuit 6-n when the oscillation frequency f is the second oscillation frequency f2 is, as shown in the following equation (8), the oscillation frequency f equals the first oscillation frequency f It becomes smaller than the resistance value R2 of the discharge current adjustment circuit 6-n when it is 1 .
R 4 <R 2 (8)
When the oscillation frequency f is the second oscillation frequency f2 , the current amount of the discharge current I4 that flows from the signal line 7-n to the ground via the inverter 4-n is determined by the discharge current adjustment circuit 6-n is determined by the resistance value R4 .

発振周波数ｆが第２の発振周波数ｆ２であるときの充電電流調整回路５－ｎの抵抗値Ｒ３は、式（７）に示すように、発振周波数ｆが第１の発振周波数ｆ１であるときの充電電流調整回路５－ｎの抵抗値Ｒ１よりも小さい。このため、発振周波数ｆが第２の発振周波数ｆ２であるときの充電電流Ｉ３は、発振周波数ｆが第１の発振周波数ｆ１であるときの充電電流Ｉ１よりも多くなる。
したがって、発振周波数ｆが第２の発振周波数ｆ２であるときは、発振周波数ｆが第１の発振周波数ｆ１であるときよりも、インバータ４－ｎの出力側の信号線路７－ｎにおける寄生容量８－ｎに対する電荷の充電時間Ｔｃが短くなる。寄生容量８－ｎに対する電荷の充電時間Ｔｃが短いほど、インバータ４－ｎの第２の端子４ｂから信号線路７－ｎに出力される信号の信号レベルの反転に要する時間、即ち、ＬレベルからＨレベルへの反転に要する時間が短くなる。
一方、発振周波数ｆが第１の発振周波数ｆ１であるときの充電電流Ｉ１は、発振周波数ｆが第２の発振周波数ｆ２であるときの充電電流Ｉ３よりも少なくなる。
したがって、発振周波数ｆが第１の発振周波数ｆ１であるときは、発振周波数ｆが第２の発振周波数ｆ２であるときよりも、インバータ４－ｎの出力側の信号線路７－ｎにおける寄生容量８－ｎに対する電荷の充電時間Ｔｃが長くなる。寄生容量８－ｎに対する電荷の充電時間Ｔｃが長いほど、インバータ４－ｎの第２の端子４ｂから信号線路７－ｎに出力される信号の信号レベルの反転に要する時間、即ち、ＬレベルからＨレベルへの反転に要する時間が長くなる。The resistance value R3 of the charging current adjustment circuit 5-n when the oscillation frequency f is the second oscillation frequency f2 is, as shown in equation (7), when the oscillation frequency f is the first oscillation frequency f1. It is smaller than the resistance value R1 of the charging current adjusting circuit 5-n at a certain time. Therefore, the charging current I3 when the oscillation frequency f is the second oscillation frequency f2 is greater than the charging current I1 when the oscillation frequency f is the first oscillation frequency f1 .
Therefore, when the oscillation frequency f is the second oscillation frequency f2 , the parasitic frequency in the signal line 7-n on the output side of the inverter 4-n is higher than when the oscillation frequency f is the first oscillation frequency f1 . The charge charging time Tc for the capacitor 8-n is shortened. The shorter the charge charging time Tc for the parasitic capacitance 8-n, the shorter the time required for inverting the signal level of the signal output from the second terminal 4b of the inverter 4-n to the signal line 7-n, that is, from the L level. The time required for inversion to H level is shortened.
On the other hand, the charging current I1 when the oscillation frequency f is the first oscillation frequency f1 is smaller than the charging current I3 when the oscillation frequency f is the second oscillation frequency f2 .
Therefore, when the oscillation frequency f is the first oscillation frequency f1 , the parasitic frequency in the signal line 7-n on the output side of the inverter 4-n is higher than when the oscillation frequency f is the second oscillation frequency f2 . The charge charging time Tc for the capacitor 8-n is lengthened. The longer the charge charging time Tc for the parasitic capacitance 8-n, the longer the time required for inverting the signal level of the signal output from the second terminal 4b of the inverter 4-n to the signal line 7-n, that is, from the L level to The time required for inversion to H level becomes longer.

発振周波数ｆが第２の発振周波数ｆ２であるときの放電電流調整回路６－ｎの抵抗値Ｒ４は、式（８）に示すように、発振周波数ｆが第１の発振周波数ｆ１であるときの放電電流調整回路６－ｎの抵抗値Ｒ２よりも小さい。このため、発振周波数ｆが第２の発振周波数ｆ２であるときの放電電流Ｉ４は、発振周波数ｆが第１の発振周波数ｆ１であるときの放電電流Ｉ２よりも多くなる。
したがって、発振周波数ｆが第２の発振周波数ｆ２であるときは、発振周波数ｆが第１の発振周波数ｆ１であるときよりも、信号線路７－ｎにおける寄生容量８－ｎからの電荷の放電時間Ｔｄが短くなる。寄生容量８－ｎからの電荷の放電時間Ｔｄが短いほど、インバータ４－ｎの第２の端子４ｂから信号線路７－ｎに出力される信号の信号レベルの反転に要する時間、即ち、ＨレベルからＬレベルへの反転に要する時間が短くなる。
一方、発振周波数ｆが第１の発振周波数ｆ１であるときの放電電流Ｉ２は、発振周波数ｆが第２の発振周波数ｆ２であるときの放電電流Ｉ４よりも少なくなる。
したがって、発振周波数ｆが第１の発振周波数ｆ１であるときは、発振周波数ｆが第２の発振周波数ｆ２であるときよりも、信号線路７－ｎにおける寄生容量８－ｎからの電荷の放電時間Ｔｄが長くなる。寄生容量８－ｎからの電荷の放電時間Ｔｄが長いほど、インバータ４－ｎの第２の端子４ｂから信号線路７－ｎに出力される信号の信号レベルの反転に要する時間、即ち、ＨレベルからＬレベルへの反転に要する時間が長くなる。The resistance value R4 of the discharge current adjustment circuit 6-n when the oscillation frequency f is the second oscillation frequency f2 is, as shown in equation (8), when the oscillation frequency f is the first oscillation frequency f1. It is smaller than the resistance value R2 of the discharge current adjusting circuit 6-n at a certain time. Therefore, the discharge current I4 when the oscillation frequency f is the second oscillation frequency f2 is greater than the discharge current I2 when the oscillation frequency f is the first oscillation frequency f1.
Therefore, when the oscillation frequency f is the second oscillation frequency f2 , the amount of charge from the parasitic capacitance 8-n in the signal line 7-n is greater than when the oscillation frequency f is the first oscillation frequency f1 . The discharge time Td is shortened. The shorter the discharge time Td of the charge from the parasitic capacitance 8-n, the longer the time required to invert the signal level of the signal output from the second terminal 4b of the inverter 4-n to the signal line 7-n, that is, the H level. The time required for the inversion from the low level to the low level is shortened.
On the other hand, the discharge current I2 when the oscillation frequency f is the first oscillation frequency f1 is less than the discharge current I4 when the oscillation frequency f is the second oscillation frequency f2.
Therefore, when the oscillation frequency f is the first oscillation frequency f1 , the amount of charge from the parasitic capacitance 8-n in the signal line 7-n is greater than when the oscillation frequency f is the second oscillation frequency f2 . The discharge time Td becomes longer. The longer the discharge time Td of the charge from the parasitic capacitance 8-n, the longer the time required to invert the signal level of the signal output from the second terminal 4b of the inverter 4-n to the signal line 7-n, that is, the H level. The time required for the inversion from the low level to the low level becomes long.

図１に示す電圧制御発振器では、充電電流調整回路５－ｎにおけるＰＭＯＳ３１の内部抵抗値Ｒｐｍｏｓ及び放電電流調整回路６－ｎにおけるＮＭＯＳ４１の内部抵抗値Ｒｎｍｏｓのそれぞれが変化することによって、リングオシレータ３の発振周波数ｆが変化する。
ここで、充電電流調整回路５－ｎにおけるＰＭＯＳ３１の内部抵抗値Ｒｐｍｏｓ及び放電電流調整回路６－ｎにおけるＮＭＯＳ４１の内部抵抗値Ｒｎｍｏｓのそれぞれは、使用環境の温度が変化することによって変動することがある。ＰＭＯＳ３１の内部抵抗値Ｒｐｍｏｓ及びＮＭＯＳ４１の内部抵抗値Ｒｎｍｏｓのそれぞれが変動することによって、リングオシレータ３の発振周波数ｆが所望の発振周波数からずれてしまう可能性がある。In the voltage controlled oscillator shown in FIG. 1, the ring oscillator is controlled by changing the internal resistance value R pmos of the PMOS 31 in the charging current adjustment circuit 5-n and the internal resistance value R nmos of the NMOS 41 in the discharge current adjustment circuit 6-n. The oscillation frequency f of 3 changes.
Here, the internal resistance value R pmos of the PMOS 31 in the charging current adjusting circuit 5-n and the internal resistance value R nmos of the NMOS 41 in the discharging current adjusting circuit 6-n fluctuate as the temperature of the usage environment changes. There is Variations in the internal resistance value R pmos of the PMOS 31 and the internal resistance value R nmos of the NMOS 41 may cause the oscillation frequency f of the ring oscillator 3 to deviate from the desired oscillation frequency.

使用環境の温度変化に伴う、第１の固定抵抗３２の抵抗値Ｒｓｐの変動は、ＰＭＯＳ３１の内部抵抗値Ｒｐｍｏｓの変動と比べて極めて小さい。また、使用環境の温度変化に伴う、第２の固定抵抗４２の抵抗値Ｒｓｎの変動は、ＮＭＯＳ４１の内部抵抗値Ｒｎｍｏｓの変動と比べて極めて小さい。
したがって、ＰＭＯＳ３１と第１の固定抵抗３２との直列回路を含む充電電流調整回路５－ｎは、例えば、２つのＰＭＯＳが直列に接続されている回路を含む充電電流調整回路と比べて、使用環境の温度変化に伴う充電電流Ｉ１，Ｉ３の変動が小さくなる。
また、ＮＭＯＳ４１と第２の固定抵抗４２との直列回路を含む放電電流調整回路６－ｎは、例えば、２つのＮＭＯＳが直列に接続されている回路を含む放電電流調整回路と比べて、使用環境の温度変化に伴う放電電流Ｉ２，Ｉ４の変動が小さくなる。Variations in the resistance value R sp of the first fixed resistor 32 due to temperature changes in the usage environment are extremely small compared to variations in the internal resistance value R pmos of the PMOS 31 . In addition, fluctuations in the resistance value R sn of the second fixed resistor 42 due to temperature changes in the usage environment are extremely small compared to fluctuations in the internal resistance value R nmos of the NMOS 41 .
Therefore, the charging current adjusting circuit 5-n including the series circuit of the PMOS 31 and the first fixed resistor 32 has a higher operating environment than the charging current adjusting circuit including, for example, a circuit in which two PMOSs are connected in series. change in charging currents I 1 and I 3 due to temperature changes.
In addition, the discharge current adjustment circuit 6-n including the series circuit of the NMOS 41 and the second fixed resistor 42, compared to, for example, a discharge current adjustment circuit including a circuit in which two NMOS are connected in series, the operating environment The fluctuations of the discharge currents I 2 and I 4 due to the temperature change of are reduced.

使用環境の温度変化に伴う、第３の固定抵抗３３の抵抗値Ｒｐｐの変動は、ＰＭＯＳ３１の内部抵抗値Ｒｐｍｏｓの変動と比べて極めて小さい。また、使用環境の温度変化に伴う、第４の固定抵抗４３の抵抗値Ｒｐｎの変動は、ＮＭＯＳ４１の内部抵抗値Ｒｎｍｏｓの変動と比べて極めて小さい。
したがって、ＰＭＯＳ３１と第３の固定抵抗３３との並列回路を含む充電電流調整回路５－ｎは、例えば、２つのＰＭＯＳが並列に接続されている回路を含む充電電流調整回路と比べて、使用環境の温度変化に伴う充電電流Ｉ１，Ｉ３の変動が小さくなる。
また、ＮＭＯＳ４１と第４の固定抵抗４３との並列回路を含む放電電流調整回路６－ｎは、例えば、２つのＮＭＯＳが並列に接続されている回路を含む放電電流調整回路と比べて、使用環境の温度変化に伴う放電電流Ｉ２，Ｉ４の変動が小さくなる。
なお、発振周波数ｆが第１の発振周波数ｆ１であるときは、ＰＭＯＳ３１を流れる電流よりも、第３の固定抵抗３３を流れる電流の方が多くなる。このため、充電電流調整回路５－ｎは、使用環境の温度変化に伴う充電電流Ｉ３の変動よりも、使用環境の温度変化に伴う充電電流Ｉ１の変動を抑える効果が大きい。
発振周波数ｆが第１の発振周波数ｆ１であるときは、ＮＭＯＳ４１を流れる電流よりも、第４の固定抵抗４３を流れる電流の方が多くなる。このため、放電電流調整回路６－ｎは、使用環境の温度変化に伴う放電電流Ｉ４の変動よりも、使用環境の温度変化に伴う放電電流Ｉ２の変動を抑える効果が大きい。Variations in the resistance value R pp of the third fixed resistor 33 due to temperature changes in the usage environment are extremely small compared to variations in the internal resistance value R pmos of the PMOS 31 . Further, the variation of the resistance value R_pn of the fourth fixed resistor 43 due to the temperature change of the usage environment is extremely small compared to the variation of the internal resistance value R_nmos of the NMOS 41 .
Therefore, the charging current adjusting circuit 5-n including the parallel circuit of the PMOS 31 and the third fixed resistor 33 is more difficult to use than the charging current adjusting circuit including, for example, a circuit in which two PMOSs are connected in parallel. change in charging currents I 1 and I 3 due to temperature changes.
In addition, the discharge current adjustment circuit 6-n including the parallel circuit of the NMOS 41 and the fourth fixed resistor 43, compared to, for example, a discharge current adjustment circuit including a circuit in which two NMOS are connected in parallel, the operating environment The fluctuations of the discharge currents I 2 and I 4 due to the temperature change of are reduced.
When the oscillation frequency f is the first oscillation frequency f1 , the current flowing through the third fixed resistor 33 is larger than the current flowing through the PMOS 31 . Therefore, the charging current adjustment circuit 5-n is more effective in suppressing fluctuations in the charging current I.sub.1 due to temperature changes in the usage environment than fluctuations in the charging current I.sub.3 due to temperature changes in the usage environment.
When the oscillation frequency f is the first oscillation frequency f1 , the current flowing through the fourth fixed resistor 43 is larger than the current flowing through the NMOS 41 . Therefore, the discharge current adjusting circuit 6-n is more effective in suppressing fluctuations in the discharge current I 2 due to temperature changes in the usage environment than fluctuations in the discharge current I 4 due to temperature changes in the usage environment.

以上のように、充電電流調整回路５－ｎは、充電電流Ｉ１，Ｉ３の変動を抑制するように作用する、第１の固定抵抗３２及び第３の固定抵抗３３を備えている。また、放電電流調整回路６－ｎは、放電電流Ｉ２，Ｉ４の変動を抑制するように作用する、第２の固定抵抗４２及び第４の固定抵抗４３を備えている。したがって、充電電流調整回路５－ｎ及び放電電流調整回路６－ｎのそれぞれは、３つのトランジスタを備える可変抵抗回路を用いるよりも、使用環境の温度変化に伴う発振周波数ｆのずれを低減することができる。As described above, the charging current adjustment circuit 5-n includes the first fixed resistor 32 and the third fixed resistor 33 that act to suppress variations in the charging currents I 1 and I 3 . The discharge current adjustment circuit 6-n also includes a second fixed resistor 42 and a fourth fixed resistor 43 that act to suppress variations in the discharge currents I 2 and I 4 . Therefore, each of the charging current adjusting circuit 5-n and the discharging current adjusting circuit 6-n can reduce the deviation of the oscillation frequency f due to the temperature change of the usage environment, rather than using a variable resistance circuit having three transistors. can be done.

図６Ａは、図１に示す電圧制御発振器において、制御電圧Ｖに対する発振周波数ｆ及び位相雑音特性のそれぞれを示す説明図である。
図６Ｂは、特許文献１に開示されている電圧制御発振器において、制御電圧Ｖに対する発振周波数ｆ及び位相雑音特性のそれぞれを示す説明図である。
図６Ａ及び図６Ｂにおいて、横軸は、制御電圧Ｖ［Ｖ］を示している。縦軸は、発振周波数ｆ［ＭＨｚ］と、１ＭＨｚ離調の位相雑音［ｄＢｃ／Ｈｚ］とを示している。
図６Ａ及び図６Ｂより、図１に示す電圧制御発振器は、特許文献１に開示されている電圧制御発振器と比べて、制御電圧Ｖに対する発振周波数ｆの幅が広く、制御電圧Ｖに対する位相雑音特性が良好であることが分かる。
また、図１に示す電圧制御発振器は、特許文献１に開示されている電圧制御発振器と比べて、制御電圧Ｖの変動に対する発振周波数ｆの変動が小さいことが分かる。FIG. 6A is an explanatory diagram showing the oscillation frequency f and the phase noise characteristic with respect to the control voltage V in the voltage controlled oscillator shown in FIG.
FIG. 6B is an explanatory diagram showing the oscillation frequency f and the phase noise characteristic with respect to the control voltage V in the voltage controlled oscillator disclosed in Patent Document 1. FIG.
6A and 6B, the horizontal axis indicates the control voltage V [V]. The vertical axis indicates the oscillation frequency f [MHz] and the phase noise [dBc/Hz] of 1 MHz detuning.
6A and 6B, the voltage controlled oscillator shown in FIG. 1 has a wider range of oscillation frequency f with respect to the control voltage V than the voltage controlled oscillator disclosed in Patent Document 1, and the phase noise characteristic with respect to the control voltage V is good.
Also, it can be seen that the voltage-controlled oscillator shown in FIG.

図７Ａは、図１に示す電圧制御発振器において、発振周波数ｆに対する電圧制御発振器の利得を示す説明図である。
図７Ｂは、特許文献１に開示されている電圧制御発振器において、発振周波数ｆに対する電圧制御発振器の利得を示す説明図である。
図７Ａ及び図７Ｂにおいて、横軸は、発振周波数ｆ［ＭＨｚ］を示している。縦軸は、電圧制御発振器の利得［ＭＨｚ／Ｖ］を示している。
図７Ａ及び図７Ｂでは、製造ばらつきが、第１のばらつきＳＳ、又は、第２のばらつきＦＦの２つであり、温度が、低温又は高温の２つであるときの、電圧制御発振器の利得を示している。
図７Ａ及び図７Ｂより、図１に示す電圧制御発振器は、特許文献１に開示されている電圧制御発振器と比べて、製造ばらつき及び温度変動に対する、電圧制御発振器の利得変動が小さいことが分かる。FIG. 7A is an explanatory diagram showing the gain of the voltage controlled oscillator with respect to the oscillation frequency f in the voltage controlled oscillator shown in FIG.
FIG. 7B is an explanatory diagram showing the gain of the voltage-controlled oscillator with respect to the oscillation frequency f in the voltage-controlled oscillator disclosed in Patent Document 1. FIG.
7A and 7B, the horizontal axis indicates the oscillation frequency f [MHz]. The vertical axis indicates the gain [MHz/V] of the voltage controlled oscillator.
In FIGS. 7A and 7B, the gain of the voltage controlled oscillator when there are two manufacturing variations, a first variation SS or a second variation FF, and two temperatures, a low temperature and a high temperature, is showing.
From FIGS. 7A and 7B, it can be seen that the voltage controlled oscillator shown in FIG. 1 has a smaller gain fluctuation with respect to manufacturing variations and temperature fluctuations than the voltage controlled oscillator disclosed in Patent Document 1.

以上の実施の形態１では、入力された信号の信号レベルを反転し、信号レベル反転後の信号を出力する奇数個のインバータ４－ｎが、寄生容量８－ｎを有する信号線路７－ｎを介して、直列に接続されているリングオシレータ３と、リングオシレータ３の発振周波数に対応する第１の制御電圧に従って、電源電圧の印加点９から、それぞれのインバータ４－ｎを介して、それぞれのインバータ４－ｎの出力側の信号線路７－ｎに流れる電流である充電電流を調整する複数の充電電流調整回路５－ｎと、発振周波数に対応する第２の制御電圧に従って、それぞれのインバータ４－ｎの出力側の信号線路７－ｎから、それぞれのインバータ４－ｎを介して、グランドに流れる電流である放電電流を調整する複数の放電電流調整回路６－ｎとを備えるように、電圧制御発振器を構成した。それぞれの充電電流調整回路５－ｎは、充電電流が流れる抵抗として、第１の制御電圧に従って抵抗値が変化する第１の可変抵抗３０と、第１の可変抵抗３０と直列に接続されている第１の固定抵抗３２とを備えている。また、それぞれの放電電流調整回路６－ｎは、放電電流が流れる抵抗として、第２の制御電圧に従って抵抗値が変化する第２の可変抵抗４０と、第２の可変抵抗４０と直列に接続されている第２の固定抵抗４２とを備えている。
したがって、電圧制御発振器は、製造ばらつき及びデバイスの温度変動のそれぞれに対する発振周波数感度の変動を抑圧することができる。In the first embodiment described above, the odd number of inverters 4-n for inverting the signal level of the input signal and outputting the signal after signal level inversion are connected to the signal line 7-n having the parasitic capacitance 8-n. and a first control voltage corresponding to the oscillation frequency of the ring oscillator 3, from a power supply voltage application point 9 through each inverter 4-n, to each of the In accordance with a plurality of charging current adjusting circuits 5-n for adjusting the charging current, which is the current flowing through the signal line 7-n on the output side of the inverter 4-n, and the second control voltage corresponding to the oscillation frequency, each inverter 4 -n from the signal line 7-n on the output side of the voltage converter 6-n to the ground through each inverter 4-n. A controlled oscillator was constructed. Each charging current adjustment circuit 5-n is connected in series with a first variable resistor 30 whose resistance value changes in accordance with a first control voltage, and the first variable resistor 30 as a resistor through which the charging current flows. and a first fixed resistor 32 . Each discharge current adjustment circuit 6-n is connected in series with a second variable resistor 40 whose resistance value changes according to a second control voltage and a second variable resistor 40 as a resistor through which the discharge current flows. and a second fixed resistor 42 .
Therefore, the voltage controlled oscillator can suppress variations in oscillation frequency sensitivity to manufacturing variations and device temperature variations.

なお、本開示は、実施の形態の任意の構成要素の変形、もしくは実施の形態の任意の構成要素の省略が可能である。 In the present disclosure, any component of the embodiment can be modified, or any component of the embodiment can be omitted.

本開示は、電圧制御発振器に適している。 The present disclosure is suitable for voltage controlled oscillators.

１ 制御電圧生成回路、２ 発振回路、３ リングオシレータ、４－１～４－５ インバータ、５－１～５－５ 充電電流調整回路、６－１～６－５ 放電電流調整回路、７－１～７－５ 信号線路、８－１～８－５ 寄生容量、９ 印加点、１１ ＮＭＯＳ、１１ａ ゲート端子、１１ｂ ドレイン端子、１１ｃ ソース端子、１２ ＰＭＯＳ、１２ａ ゲート端子、１２ｂ ソース端子、１２ｃ ドレイン端子、１３ ＰＭＯＳ、１３ａ ゲート端子、１３ｂ ソース端子、１３ｃ ドレイン端子、１４ ＮＭＯＳ、１４ａ ゲート端子、１４ｂ ドレイン端子、１４ｃ ソース端子、２１ ＰＭＯＳ、２１ａ ゲート端子、２１ｂ ソース端子、２１ｃ ドレイン端子、２２ ＮＭＯＳ、２２ａ ゲート端子、２２ｂ ドレイン端子、２２ｃ ソース端子、３０ 第１の可変抵抗、３１ ＰＭＯＳ、３１ａ ゲート端子、３１ｂ ソース端子、３１ｃ ドレイン端子、３２ 第１の固定抵抗、３３ 第３の固定抵抗、４０ 第２の可変抵抗、４１ ＮＭＯＳ、４１ａ ゲート端子、４１ｂ ドレイン端子、４１ｃ ソース端子、４２ 第２の固定抵抗、４３ 第４の固定抵抗。 1 control voltage generation circuit, 2 oscillation circuit, 3 ring oscillator, 4-1 to 4-5 inverter, 5-1 to 5-5 charge current adjustment circuit, 6-1 to 6-5 discharge current adjustment circuit, 7-1 11 NMOS, 11a Gate terminal, 11b Drain terminal, 11c Source terminal, 12 PMOS, 12a Gate terminal, 12b Source terminal, 12c Drain terminal , 13 PMOS, 13a gate terminal, 13b source terminal, 13c drain terminal, 14 NMOS, 14a gate terminal, 14b drain terminal, 14c source terminal, 21 PMOS, 21a gate terminal, 21b source terminal, 21c drain terminal, 22 NMOS, 22a Gate terminal 22b Drain terminal 22c Source terminal 30 First variable resistor 31 PMOS 31a Gate terminal 31b Source terminal 31c Drain terminal 32 First fixed resistor 33 Third fixed resistor 40 Second 41 NMOS, 41a gate terminal, 41b drain terminal, 41c source terminal, 42 second fixed resistor, 43 fourth fixed resistor.

Claims (5)

入力された信号の信号レベルを反転し、信号レベル反転後の信号を出力する複数のインバータが、寄生容量を有する信号線路を介して、直列に接続されているリングオシレータと、
前記リングオシレータの発振周波数に対応する第１の制御電圧に従って、電源電圧の印加点から、それぞれのインバータを介して、それぞれのインバータの出力側の信号線路に流れる電流である充電電流を調整する複数の充電電流調整回路と、
前記発振周波数に対応する第２の制御電圧に従って、それぞれのインバータの出力側の信号線路から、それぞれのインバータを介して、グランドに流れる電流である放電電流を調整する複数の放電電流調整回路とを備え、
それぞれの充電電流調整回路は、
前記充電電流が流れる抵抗として、前記第１の制御電圧に従って抵抗値が変化する第１の可変抵抗と、前記第１の可変抵抗と直列に接続されている第１の固定抵抗とを備え、
それぞれの放電電流調整回路は、
前記放電電流が流れる抵抗として、前記第２の制御電圧に従って抵抗値が変化する第２の可変抵抗と、前記第２の可変抵抗と直列に接続されている第２の固定抵抗とを備えていることを特徴とする電圧制御発振器。a ring oscillator in which a plurality of inverters for inverting a signal level of an input signal and outputting a signal after signal level inversion are connected in series via a signal line having a parasitic capacitance;
A plurality of charging currents, which are currents flowing from a power supply voltage application point to a signal line on the output side of each inverter via each inverter, according to a first control voltage corresponding to the oscillation frequency of the ring oscillator. and a charging current adjustment circuit of
and a plurality of discharge current adjustment circuits for adjusting discharge currents, which are currents flowing from signal lines on the output side of the respective inverters to the ground via the respective inverters, according to a second control voltage corresponding to the oscillation frequency. prepared,
Each charging current regulation circuit is
A first variable resistor whose resistance value changes according to the first control voltage as a resistor through which the charging current flows, and a first fixed resistor connected in series with the first variable resistor,
Each discharge current adjustment circuit is
A second variable resistor whose resistance value changes according to the second control voltage and a second fixed resistor connected in series with the second variable resistor are provided as resistors through which the discharge current flows. A voltage controlled oscillator characterized by: それぞれの充電電流調整回路は、
前記第１の可変抵抗と並列に接続されている第３の固定抵抗を備え、
それぞれの放電電流調整回路は、
前記第２の可変抵抗と並列に接続されている第４の固定抵抗を備えていることを特徴とする請求項１記載の電圧制御発振器。Each charging current regulation circuit is
A third fixed resistor connected in parallel with the first variable resistor,
Each discharge current adjustment circuit is
2. The voltage controlled oscillator according to claim 1, further comprising a fourth fixed resistor connected in parallel with said second variable resistor. 前記第１の可変抵抗は、Ｐ型トランジスタを含んでおり、
前記Ｐ型トランジスタのゲート端子には、前記第１の制御電圧が与えられ、
前記Ｐ型トランジスタのソース端子は、前記第３の固定抵抗の一端と接続され、
前記Ｐ型トランジスタのドレイン端子は、前記第３の固定抵抗の他端と接続されており、
前記第２の可変抵抗は、Ｎ型トランジスタを含んでおり、
前記Ｎ型トランジスタのゲート端子には、前記第２の制御電圧が与えられ、
前記Ｎ型トランジスタのドレイン端子は、前記第４の固定抵抗の一端と接続され、
前記Ｎ型トランジスタのソース端子は、前記第４の固定抵抗の他端と接続されていることを特徴とする請求項２記載の電圧制御発振器。the first variable resistor includes a P-type transistor;
The first control voltage is applied to the gate terminal of the P-type transistor,
A source terminal of the P-type transistor is connected to one end of the third fixed resistor,
a drain terminal of the P-type transistor is connected to the other end of the third fixed resistor;
the second variable resistor includes an N-type transistor;
The second control voltage is applied to the gate terminal of the N-type transistor,
a drain terminal of the N-type transistor is connected to one end of the fourth fixed resistor;
3. The voltage controlled oscillator according to claim 2, wherein the source terminal of said N-type transistor is connected to the other end of said fourth fixed resistor. 前記第１の制御電圧は、前記リングオシレータの発振周波数を高めるときに低下され、前記発振周波数を下げるときに上昇され、
前記第２の制御電圧は、前記発振周波数を高めるときに上昇され、前記発振周波数を下げるときに低下され、
前記Ｐ型トランジスタの内部抵抗値は、前記第１の制御電圧が低下すると低下し、前記第１の制御電圧が上昇すると上昇し、
前記Ｎ型トランジスタの内部抵抗値は、前記第２の制御電圧が上昇すると低下し、前記第２の制御電圧が低下すると上昇することを特徴とする請求項３記載の電圧制御発振器。the first control voltage is decreased when increasing the oscillation frequency of the ring oscillator and increased when decreasing the oscillation frequency;
the second control voltage is increased when increasing the oscillation frequency and decreased when decreasing the oscillation frequency;
an internal resistance value of the P-type transistor decreases when the first control voltage decreases and increases when the first control voltage increases;
4. The voltage controlled oscillator according to claim 3, wherein the internal resistance value of said N-type transistor decreases as said second control voltage increases and increases as said second control voltage decreases. 前記リングオシレータの発振周波数は、第１の発振周波数から、前記第１の発振周波数よりも高い第２の発振周波数の範囲で変化する周波数であり、
前記リングオシレータの発振周波数が、前記第１の発振周波数であるときは、
前記Ｐ型トランジスタの相互コンダクタンスの逆数が、前記第１の固定抵抗及び前記第３の固定抵抗におけるそれぞれの抵抗値よりも大きい値であり、前記Ｎ型トランジスタの相互コンダクタンスの逆数が、前記第２の固定抵抗及び前記第４の固定抵抗におけるそれぞれの抵抗値よりも大きい値であり、
前記リングオシレータの発振周波数が、前記第２の発振周波数であるときは、
前記Ｐ型トランジスタの相互コンダクタンスの逆数が、前記第１の固定抵抗及び前記第３の固定抵抗におけるそれぞれの抵抗値よりも小さい値であり、前記Ｎ型トランジスタの相互コンダクタンスの逆数が、前記第２の固定抵抗及び前記第４の固定抵抗におけるそれぞれの抵抗値よりも小さい値であることを特徴とする請求項４記載の電圧制御発振器。an oscillation frequency of the ring oscillator is a frequency that changes in a range from a first oscillation frequency to a second oscillation frequency higher than the first oscillation frequency;
When the oscillation frequency of the ring oscillator is the first oscillation frequency,
The reciprocal of the transconductance of the P-type transistor is larger than the resistance values of the first fixed resistor and the third fixed resistor, and the reciprocal of the transconductance of the N-type transistor is the second is a value larger than the respective resistance values of the fixed resistor and the fourth fixed resistor,
When the oscillation frequency of the ring oscillator is the second oscillation frequency,
The reciprocal of the transconductance of the P-type transistor is smaller than the respective resistance values of the first fixed resistor and the third fixed resistor, and the reciprocal of the transconductance of the N-type transistor is the second 5. The voltage controlled oscillator according to claim 4, wherein the resistance values of said fixed resistor and said fourth fixed resistor are smaller than the respective resistance values of said fixed resistor.
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