JP7200528B2 - current breaker - Google Patents
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Description
本発明は、電流遮断器に関し、より具体的には、半導体スイッチング素子を採用した複合半導体スイッチ構成の電流遮断器に関する。
BACKGROUND OF THE
短絡等の異常が生じた場合に回路を保護する電流遮断器として、最もシンプルな構成として機械式のスイッチが知られている。しかしながら、機械式のスイッチの場合、バネ等の機構の反応速度に起因して、電流の遮断時にアークが発生するおそれがあり、アークを介して短絡電流が流れてしまう。対策として、機械式スイッチと並列に半導体スイッチを接続した構成を採用する電流遮断器が知られている(例えば、特許文献1参照)。 As a current breaker that protects a circuit from an abnormality such as a short circuit, a mechanical switch is known as the simplest structure. However, in the case of a mechanical switch, due to the reaction speed of a mechanism such as a spring, arcing may occur when current is interrupted, and a short-circuit current will flow through the arcing. As a countermeasure, a current breaker that employs a configuration in which a semiconductor switch is connected in parallel with a mechanical switch is known (see, for example, Patent Document 1).
半導体スイッチを並列に接続した構成の場合、電流遮断動作時に、並列に接続された半導体スイッチ側に電流を転流させることで、機械式スイッチでアークを発生させないようにしている。しかしながら、この構成の場合は、機械式スイッチをオフし、次に半導体スイッチをオフするといった順序を守る必要があるので、電流遮断に比較的時間を要していた。 In the case of a configuration in which semiconductor switches are connected in parallel, arcing is prevented from occurring in the mechanical switch by commutating the current to the side of the semiconductor switches connected in parallel during the current interruption operation. However, in the case of this configuration, it is necessary to follow the order of turning off the mechanical switch and then turning off the semiconductor switch, so it takes a relatively long time to cut off the current.
そこで、複数の半導体素子を並列に接続し、一の素子にスイッチングの役割、他方の素子に定常時での電流導通損失の低減の役割を分担させる構成が知られている。この種の構成に関し、さらに、耐圧が低いが高速スイッチングが可能な半導体素子を配置し、当該半導体素子のオン、オフで電流の導通経路を一の素子、あるいは他方の素子に切り替える技術が提案されている(例えば、特許文献2)。また、定常時の電流導通損失の低減の役割を担う素子に、例えば電流容量が比較的大きく電流導通損失が比較的小さいサイリスタやトライアックを採用したり、双方向の電流の導通を許容して交流電流に対応したものも提案されている(例えば、特許文献3乃至6参照)。
Therefore, a configuration is known in which a plurality of semiconductor elements are connected in parallel, and one element is responsible for switching and the other element is responsible for reducing the current conduction loss during normal operation. With respect to this type of configuration, a technique has been proposed in which a semiconductor element with a low withstand voltage but capable of high-speed switching is arranged, and the current conduction path is switched to one element or the other element by turning the semiconductor element on or off. (for example, Patent Document 2). In addition, thyristors and triacs, which have relatively large current capacities and relatively small current conduction losses, are adopted as elements that play a role in reducing current conduction losses during steady-state operation. There have also been proposals for current applications (see, for example,
複数の半導体スイッチング素子を採用した構成について、例えば特許文献6に記載の構成では、電流がIGBTとMOSFETとの2つの半導体スイッチング素子を流れるので、電流導通損失は半導体スイッチング素子2つ分であり、さらに電流導通損失を低減したいという要望があった。また、半導体スイッチング素子の一般的な特性として、スイッチング速度とオン抵抗とはトレードオフの関係にある。そのため、例えばスイッチング速度の速い半導体スイッチング素子を採用するとスイッチング損失は低減できるがオン抵抗が大きくなるので電流導通損失が大きくなる。つまり、従来技術では、高速での電流遮断と電流導通損失の低減との両立が困難であった。 Regarding the configuration employing a plurality of semiconductor switching elements, for example, in the configuration described in Patent Document 6, the current flows through the two semiconductor switching elements, the IGBT and the MOSFET, so the current conduction loss is equivalent to that of the two semiconductor switching elements. Furthermore, there has been a desire to reduce current conduction loss. As a general characteristic of semiconductor switching elements, there is a trade-off relationship between switching speed and on-resistance. Therefore, if a semiconductor switching element having a high switching speed is used, for example, the switching loss can be reduced, but the on-resistance is increased, so the current conduction loss is increased. In other words, in the prior art, it was difficult to achieve both high-speed current interruption and reduction in current conduction loss.
本発明は上記実情を鑑みてなされたもので、その目的は、高速での電流遮断が可能であり、かつ、電流導通損失を低減可能な電流遮断器を提供することである。 SUMMARY OF THE INVENTION It is an object of the present invention to provide a current breaker capable of interrupting current at high speed and reducing current conduction loss.
上記の目的を達成するため、本発明の一の観点に係る電流遮断器は、電流の導通部である主導通部及び前記主導通部に並列に接続された補助導通部を備えた電流遮断器であって、前記主導通部は、自己消弧機能を持たない第1の半導体スイッチング素子と、前記第1の半導体スイッチング素子と直列に接続され、オン、オフ動作によって導通部を切り替えるための導通部切り替え素子と、によって形成され、前記補助導通部は、第2の半導体スイッチング素子によって形成され、前記第1の半導体スイッチング素子と、前記導通部切り替え素子と、前記第2の半導体スイッチング素子と、のオン、オフ動作をそれぞれ制御する制御回路と、を備えことを特徴とする。 In order to achieve the above object, a current circuit breaker according to one aspect of the present invention is a current circuit breaker comprising a main conducting section which is a current conducting section and an auxiliary conducting section connected in parallel to the main conducting section. wherein the main conduction portion is connected in series with a first semiconductor switching element having no self arc-extinguishing function, and the first semiconductor switching element, and provides conduction for switching the conduction portion by ON/OFF operation. a section switching element, wherein the auxiliary conduction section is formed by a second semiconductor switching element, the first semiconductor switching element, the conduction section switching element, and the second semiconductor switching element; and a control circuit for respectively controlling the on and off operations of the.
また、上記の目的を達成するため、本発明の別の観点に係る電流遮断器は、電流の導通部である主導通部及び前記主導通部に並列に接続された補助導通部を備えた電流遮断器であって、前記主導通部は、自己消弧機能を持たない第1の半導体スイッチング素子と導通部切り替え素子とからなる直列回路が互いに逆並列に接続され、前記補助導通部は、第2の半導体スイッチング素子にダイオードが逆並列に接続された並列回路がお互いに逆直列に接続され、双方向導通経路を形成し、前記第1の半導体スイッチング素子と、前記導通部切り替え素子と、前記第2の半導体スイッチング素子と、のオン、オフ動作をそれぞれ制御する制御回路と、を備えることを特徴とする。 Further, in order to achieve the above object, a current circuit breaker according to another aspect of the present invention is a current circuit breaker comprising a main conduction section which is a current conduction section and an auxiliary conduction section connected in parallel to the main conduction section. A circuit breaker, wherein the main conducting section includes a series circuit including a first semiconductor switching element having no self-extinguishing function and a conducting section switching element connected in anti-parallel to each other; A parallel circuit in which a diode is connected in anti-parallel to two semiconductor switching elements is connected in anti-series to each other to form a bidirectional conduction path, wherein the first semiconductor switching element, the conducting part switching element, and the and a control circuit for controlling ON and OFF operations of the second semiconductor switching element.
以上のような構成においては、例えば、第1の半導体スイッチング素子は第2の半導体スイッチング素子よりも電流容量が大きくて導通性が高く、第2の半導体スイッチング素子は、第1の半導体スイッチング素子よりも高速でスイッチング動作が可能である。電流は、主に第1の半導体スイッチング素子側を流れるので、導通による損失を小さくできる。電流を遮断する場合、最初に導通部切り替え素子をオフすることで第1の半導体スイッチング素子のターンオフ動作を行いやすくなり、速やかに主導通部が非導通状態になる。この場合、電流は第2の半導体スイッチング素子によって形成される補助導通部に流れるが、第2の半導体スイッチング素子も比較的高速でターンオフ可能なスイッチング素子であるので、電流遮断器全体で、高速に電流を遮断することができる。また、以上のような各半導体素子の接続関係、動作によれば、高速でスイッチング動作可能な導通部切り替え素子及び第2の半導体スイッチング素子によるスイッチング損失は比較的小さいので、スイッチング損失を低減できる。 In the above configuration, for example, the first semiconductor switching element has a larger current capacity and higher conductivity than the second semiconductor switching element, and the second semiconductor switching element has a higher current capacity than the first semiconductor switching element. High-speed switching operation is also possible. Since the current mainly flows through the first semiconductor switching element, conduction loss can be reduced. When the current is cut off, the conduction portion switching element is turned off first, thereby facilitating the turn-off operation of the first semiconductor switching element, and the main conduction portion quickly becomes non-conducting. In this case, the current flows through the auxiliary conductive portion formed by the second semiconductor switching element, but since the second semiconductor switching element is also a switching element that can be turned off at a relatively high speed, the current breaker as a whole can be turned off at high speed. Current can be interrupted. Further, according to the connection relationship and operation of each semiconductor element as described above, the switching loss due to the conductive portion switching element and the second semiconductor switching element capable of high-speed switching operation is relatively small, so that the switching loss can be reduced.
本開示の技術によれば、高速での電流遮断が可能であり、かつ、電流導通損失を低減可能な電流遮断器を提供することが可能となる。 According to the technique of the present disclosure, it is possible to provide a current circuit breaker that can interrupt current at high speed and reduce current conduction loss.
以下、本発明の実施の形態に係る電流遮断器について、図面を参照して詳細に説明する。本発明の特徴の一つは、高速での電流遮断が可能であり、かつ、電流導通損失の低減を可能にした回路構成を採用した点である。 Hereinafter, current circuit breakers according to embodiments of the present invention will be described in detail with reference to the drawings. One of the features of the present invention is that it employs a circuit configuration that enables high-speed current interruption and reduction of current conduction loss.
(第1の実施の形態)
まず、本発明の第1の実施の形態について、図1乃至図4を参照して詳細に説明する。図1及び図2を参照して本実施の形態に係る構成について説明し、図3及び図4を参照して本実施の形態に係る動作について説明する。
(First embodiment)
First, a first embodiment of the present invention will be described in detail with reference to FIGS. 1 to 4. FIG. The configuration according to this embodiment will be described with reference to FIGS. 1 and 2, and the operation according to this embodiment will be described with reference to FIGS. 3 and 4. FIG.
(構成)
図1及び図2に示すように、本実施の形態に係る電流遮断器は、例えば、工場等の配電盤に適用される複合半導体スイッチ10であり、第1の半導体スイッチング素子1と、導通部切り替え素子2と、第2の半導体スイッチング素子3と、制御回路4と、を備える。
(Constitution)
As shown in FIGS. 1 and 2, the current circuit breaker according to the present embodiment is, for example, a
第1の半導体スイッチング素子1は、オン抵抗が比較的低く、電流導通損失が比較的小さい半導体スイッチング素子であり、本実施の形態では、他励式のサイリスタから構成される。以下、説明の便宜上、第1の半導体スイッチング素子1を、サイリスタ1と称する。また、導通部切り替え素子2を適宜MOSFET2と称する。このサイリスタ1は、アノードが複合半導体スイッチ10の入力端INに接続され、カソードがMOSFET2のドレインに接続され、ゲートが制御回路4に接続される。
The first
導通部切り替え素子2は、第1及び第2の半導体スイッチング素子と比較して、スイッチング速度が高速な半導体スイッチング素子である。本実施の形態では、導通部切り替え素子2は、例えば、耐圧が数10Vクラスの場合オン抵抗が数ミリオームの低耐圧MOSFETであり、ボディダイオードを内蔵し、あるいはダイオードが逆並列に接続されている。このMOSFET2は、ソースが複合半導体スイッチ10の出力端OUTに接続され、ゲートが制御回路4に接続される。つまり、MOSFET2は、サイリスタ1のカソード側に配置接続される。サイリスタ1とMOSFET2とで直列回路が形成され、この直列回路は、複合半導体スイッチ10における主導通部11を形成する。MOSFET2は、複合半導体スイッチ10における電流経路を切り替えるための素子であり、その動作の詳細については、後述する。
The conducting
第2の半導体スイッチング素子3は、サイリスタ1と比較してスイッチング速度が高速の半導体スイッチング素子である。高速スイッチング動作が可能なため、第2の半導体スイッチング素子3は、スイッチング損失が比較的低い半導体スイッチング素子で構成可能であり、本実施の形態では、IGBTから構成される。以下、説明の便宜上、第2の半導体スイッチング素子3を、IGBT3と称する。IGBT3は、コレクタが複合半導体スイッチ10の入力端INに接続され、エミッタが複合半導体スイッチ10の出力端OUTに接続される。つまり、IGBT3は、サイリスタ1とMOSFET2との直列回路に対して並列に接続され、複合半導体スイッチ10における補助導通部12を形成する。なお、IGBT3のゲートも、制御回路4に接続される。IGBT3は、高速スイッチング動作によって、最終的に電流を遮断するための素子であり、その動作の詳細については、後述する。
The second
スイッチング速度及びオン抵抗に関し、サイリスタ1とIGBT3との関係をまとめると、定常時の導通については、低オン抵抗で電流導通損失が小さく、また電流容量が大きいサイリスタ1が役割を担う。一方、スイッチング動作については、高速でスイッチング動作が可能でスイッチング損失が小さいIGBT3が役割を担うようにしている。そして、電流経路の切り替え、つまり、役割分担の切り替えは、これらの素子のうち最も高速なMOSFET2がその役割を担っている。
To summarize the relationship between the
次に、制御回路4について説明する。制御回路4は、複合半導体スイッチ10における各半導体素子(サイリスタ1、MOSFET2、IGBT3)のゲートに電圧を印加するタイミングを制御する回路であり、本実施の形態では、保護回路41と、ゲートパルス分配回路42と、駆動回路43とを備える。
Next, the control circuit 4 will be explained. The control circuit 4 is a circuit for controlling the timing of applying a voltage to the gate of each semiconductor element (
保護回路41は、複合半導体スイッチ10の制御端子CTLを介して、外部の制御装置5から制御信号(オン、オフ制御信号)が与えられる。保護回路41は、複合半導体スイッチ10の入力端IN側の電流を検出し、この電流の値が所定の過電流設定値lim以上の場合、次段のゲートパルス分配回路42への制御信号の供給を停止する。
The
ゲートパルス分配回路42は、保護回路41を介して与えられた制御信号に、所定の遅延時間tdon、tdoff、及び時間差ΔTを与えることで各半導体スイッチング素子のオン、オフ動作タイミングをシフトさせる。遅延時間tdon、tdoff、及び時間差ΔTについては、後述する。
The gate
駆動回路43は、ゲートパルス分配回路42において制御信号に与えられた遅延時間tdon等に応じたタイミングで、各半導体素子のゲートに電圧を印加する。
The
なお、保護回路41、ゲートパルス分配回路42及び駆動回路43の構成の詳細については、図3を参照して説明する動作を実現できるものであればどのようなものであってもよく、任意の回路構成を採用可能である。
Regarding the details of the configuration of the
サイリスタ1と、MOSFET2と、IGBT3と、制御回路4とは、本実施形態では、一のパワーモジュールとしてパッケージ化されて配電盤等に配置され、外部の制御装置5から、上述した一の制御信号が制御端子CTLに与えられることで動作するがこれに限らない。
In this embodiment, the
(動作)
次に、以上の構成を採用する複合半導体スイッチ10の電流遮断動作について、図3及び図4を参照して詳細に説明する。
(motion)
Next, the current interrupting operation of the
図3及び図4の(I)に示すように、最初に、サイリスタ1、MOSFET2及びIGBT3がオフの状態で、制御回路4からIGBT3のゲートに電圧を印加し、タイミングt1でIGBT3のみをオンする。IGBT3は比較的高速でスイッチング動作可能な半導体スイッチング素子なので、速やかにオン状態になることができる。最初に高速スイッチング動作が可能なIGBT3をオンすることで、複合半導体スイッチ10全体でのスタートアップ動作の高速化に寄与する。この場合、IGBT3のみがオンしているので、補助導通部12のみが導通しており、従って電流は補助導通部12を流れる。
As shown in (I) of FIGS. 3 and 4, first, with the
次に、図3及び図4(II)に示すように、IGBT3のゲートに電圧を印加してから遅延時間tdon後、サイリスタ1及びMOSFET2のそれぞれのゲートに、制御回路4から電圧を印加してタイミングt2でサイリスタ1及びMOSFET2をオンする。この場合、サイリスタ1は、IGBT3と比較して、オン抵抗が低く、導通性が高いので、複合半導体スイッチ10の入力端INからの電流の大部分は、導通性が高い側のサイリスタ1、つまり、主導通部11を流れるようになる。なお、遅延時間tdonは、IGBT3のターンオンに要する時間、すなわちターンオン動作が完了して定常状態の電流が通電するまでの時間が確保されていればよい。具体的には1μ秒から2μ秒程度であるが、これに限らない。このようにIGBT3を先にターンオンすることで、サイリスタ1のターンオン損失は発生しない。
Next, as shown in FIGS. 3 and 4(II), a voltage is applied from the control circuit 4 to the gates of the
なお、図3は、制御回路4は、遅延時間tdon後のタイミングt2で、サイリスタ1及びMOSFET2のそれぞれをオンさせるゲート駆動電圧を同時に両ゲートに印加しているが、当該ゲート駆動電圧を同時に両ゲートに印加しなくてもよい。例えば、後述の実施形態の動作を説明するための図9の(I)に示されるように、制御回路4は、遅延時間tdon後のタイミングt2でMOSFET2をオンさせるゲート駆動電圧を印加した後に、サイリスタ1をオンさせるゲート駆動電圧を印加してもよい。本実施形態では、ターンオン速度がサイリスタ1に比べてMOSFET2の方が速いので、サイリスタ1を遅延時間tdon後にオンさせてからMOSFET2をオンさせる場合に比べて、サイリスタ1のターンオン損失を抑えることができる。なお、図9については後述する。
In FIG. 3, the control circuit 4 simultaneously applies to both gates the gate drive voltage for turning on the
ここで、本発明者らは主導通部11と補助導通部12とに流れる電流の比について、シミュレーションを行っている。例えば、定格が1200V、50Aの条件で半導体スイッチング素子を比較した場合、サイリスタ1については、オン電圧が1.4Vであり、オン抵抗が略28ミリオームである。一方、IGBT3については、オン電圧が1.8Vで、オン抵抗が略36ミリオームである。採用したMOSFET2はオン抵抗が1ミリオーム以下のものであり、主導通部11側はオン抵抗が補助導通部12側よりも低いので、電流がオン抵抗側(主導通部11側)に流れやすい。つまり、オン抵抗の比率に応じて、主導通部11と、補助導通部12とに流れる電流の比が得られるので、素子の並列数を適宜選択することで、この比を好適なものに設定可能である。例えば、主導通部11側に、適宜選択した素子を多並列にしてオン抵抗比を補助導通部12に対して所望の適切な値に設定可能である。あるいは、例えば補助導通部12側に、スイッチング速度とオン抵抗のトレードオフの関係を利用して、スイッチング速度を優先して適用する素子を選択し、意図的にオン抵抗を高くすることも考えられる。
Here, the inventors performed a simulation on the ratio of the currents flowing through the main
電流遮断動作の説明に戻る。続いて、図3及び図4の(III)に示すように、制御回路4からMOSFET2のゲートへの電圧の印加を停止して(すなわち、ゲートをオフして)タイミングt3でターンオフさせる。MOSFET2は、例えば上記のように数10nsでターンオフ可能なので、ゲートへの電圧の印加を停止してから速やかに非導通状態となる。
Returning to the description of the current interruption operation. Subsequently, as shown in (III) of FIGS. 3 and 4, application of voltage from the control circuit 4 to the gate of the
この段階では、サイリスタ1はアノード-カソード間が導通したままであり、ターンオフ(消弧)していない。他励式のサイリスタ1では、一度点弧(導通)させると、ゲートへの電圧の印加を停止しただけで消弧することができない。しかしながら、本実施の形態では、MOSFET2が先に非導通状態となっているので、MOSFET2の端子間で生じた電位差が、サイリスタ1のアノード-カソード間に逆バイアスを発生させる。つまり、MOSFET2が先に非導通状態となることにより、電位がカソード側の方がアノード側よりも高い電圧(逆バイアス)がサイリスタ1のアノード-カソード間に印加される。この逆バイアスによって、サイリスタ1の電荷をアノードから引き抜くことができる。そして、サイリスタ1の電荷がアノードから引き抜かれた状態で、MOSFET2のゲートへの電圧の印加を停止してから時間差ΔT後、サイリスタ1のゲートへの電圧の印加を停止する(すなわち、ゲートをオフする)。これにより、タイミングt4でサイリスタ1を消弧させ、非導通状態にする。
At this stage, the
タイミングt4では、サイリスタ1及びMOSFET2が非導通状態なので、主導通部11は完全に遮断され、電流は補助導通部12を流れる。補助導通部12においては、IGBT3がオンしており、電流を遮断するため、タイミングt3で低耐圧MOSFET2をターンオフさせてから遅延時間tdoff後に、制御回路4からIGBT3のゲートへの電圧の印加を停止してタイミングt5でターンオフさせる。IGBT3は比較的高速でスイッチング動作が可能な半導体スイッチング素子であるので、速やかに非導通状態となる。これにより、補助導通部12も遮断され、ひいては、複合半導体スイッチ10全体で電流を遮断する動作が完了する。
At timing t4, the
(作用)
以上説明したとおり、本実施の形態に係る構成によれば、電流導通損失を低減することが可能となる。具体的には、MOSFET2は数10Vクラスの定格の場合オン抵抗が数ミリオームであり、IGBT3は高速でスイッチング動作可能であり極めて短い時間で補助導通部12が非導通となる。よって、電流導通損失については、MOSFET2、IGBT3における電流導通損失を実質的に考慮せずに主導通部11におけるサイリスタ1(第1の半導体スイッチング素子)1つ分と考えることができる。従って、複合半導体スイッチ10全体での電流導通損失は、例えば、複数の半導体スイッチング素子で直列回路を構成する従来技術と比較して、小さい。
(Action)
As described above, according to the configuration according to the present embodiment, it is possible to reduce the current conduction loss. Specifically, the
また、本実施の形態に係る構成によれば、高速での電流遮断が可能となる。具体的には、上記の例ではMOSFET2は数10nsでターンオフ可能であり、サイリスタ1についても、非導通となったMOSFET2による逆バイアスの印加と、制御回路4からのゲートへの電圧の印加のタイミングを適宜設定することで、速やかに消弧することができる。そして、IGBT3は比較的高速スイッチング動作が可能な半導体スイッチング素子であるので、サイリスタ1を消弧させてからIGBT3のゲートへの電圧の印加を停止するタイミングを適宜に設定することで、速やかに非導通状態とすることができる。従って、複合半導体スイッチ10全体で、高速に電流遮断が可能である。
Further, according to the configuration according to the present embodiment, it is possible to cut off the current at high speed. Specifically, in the above example, the
補助導通部12側は、電流遮断動作において、電流が導通する時間が短くて済むので、補助導通部12側に設けるIGBT3の電流容量は短時間の定格のもので十分である。例えば、上記のシミュレーションの条件で、データシートに記載されているスイッチング速度を鑑みると、IGBT3をオンしてからサイリスタ1(及び低耐圧MOSFET2)をオンするまでの遅延時間tdonは、1μ秒から2μ秒程度である。IGBT3については、短時間の導通のみを考慮すればよいので、素子の小型化や、低コスト化が図れる。
In the current interrupting operation, the
さらに、本実施の形態に係る構成によれば、自己消弧機能を持たないサイリスタ1の、残存電荷の影響による誤オン現象を防止することが可能となる。
Furthermore, according to the configuration of the present embodiment, it is possible to prevent the erroneous turn-on phenomenon due to the influence of the residual electric charges in the
この点について、詳細に説明する。原理的に、自己消弧機能を持たないサイリスタでは、一度ゲートに電圧を印加して点弧(導通)させた場合は、ゲートへの電圧の印加を停止しても、点弧(導通)状態を維持したままとなる。この点について、本発明者らは上記の構成に関連して様々な検証を行った。点弧状態のサイリスタ(上記の構成では、サイリスタ1)に電流が導通していない状態であっても、電流が流れていない極めて短い時間において、並列接続されているIGBT3のターンオフ時の電圧が、サイリスタ1のアノード-カソード-低耐圧MOSFET2の一巡間に印加される事象を発見した。この事象が起こると、サイリスタ1に再度電流の導通が始まる場合がある旨の知見を得た。以下、このようなサイリスタ1の現象を本明細書では誤オン現象と称する。
This point will be described in detail. In principle, in a thyristor without a self-extinguishing function, once a voltage is applied to the gate to cause ignition (conduction), even if the voltage application to the gate is stopped, the ignition (conduction) state remains. is maintained. Regarding this point, the present inventors conducted various verifications in relation to the above configuration. Even if the thyristor in the ignition state (the
本発明者らは様々な試験を行ってさらに検証を行い、誤オン現象の回避について、次のような知見を得た。まず、直列に接続されたMOSFET2をサイリスタ1よりも先にオフ制御することで、MOSFET2の端子間で生じた電位差をサイリスタ1に逆バイアスとして印加する。しかし、この逆バイアスが十分な大きさ、つまり、サイリスタ1のアノード-カソード間の電荷を引き抜くのに十分な大きさとなっていない場合がある。サイリスタ1のアノード-カソード間の電荷を引き抜くのに十分な大きさとなっていない逆バイアスを印加している状態で、サイリスタ1のゲートへの電圧の印加を停止しない場合に、サイリスタ1が誤オン現象を生じ得ることを本発明者らは見いだした。そこで、本発明においては、MOSFET2をオフ、つまり、MOSFET2のゲートへの電圧の印加を停止した後、サイリスタ1のゲートへの電圧の印加を停止するまでの時間差ΔTを設けている。ΔTが短すぎると、上記の逆バイアスがサイリスタ1の電荷を引き抜くのに十分な大きさとならない。一方、ΔTが長すぎると、高速で電流を遮断することができない。これらを勘案し、ΔTは実際の用途における仕様等の諸条件に応じて、サイリスタ1の電荷を引き抜くのに十分な逆バイアスが得られるよう、適宜設定するとよい。このため、ΔTは外部からゲートパルス分配回路42に設定可能な構成を採用してよい。あるいは、実際の用途における諸条件が事前に把握できており、ΔTの好適な値が事前に把握できている場合には、ゲートパルス分配回路42において好適な値のΔTを保持する構成を採用してもよい。
The inventors of the present invention conducted various tests to further verify the results, and obtained the following findings regarding the avoidance of the erroneous turn-on phenomenon. First, by turning off the
従って、本実施の形態に係る構成によれば、自己消弧機能を持たないサイリスタ1を用いる構成であっても、比較的簡便な回路構成で、電流遮断動作におけるサイリスタ1の誤オン現象を防止することができ、ひいては、複合半導体スイッチ10の動作の安定化を図れる。
Therefore, according to the configuration of the present embodiment, even in a configuration using the
(第2の実施の形態)
第1の実施の形態では、複合半導体スイッチ10が遮断する電流が、入力端INから出力端OUTに流れる直流電流の場合について説明した。しかしながら、実際の用途においては、例えば交流電流を扱う配電盤にも本発明の複合半導体スイッチ10を適用したいというニーズが考えられる。このような場合には、主導通部11を複数設け、正、負の双方の極性に対応できるようにした構成を採用するとよい。以下、このような構成を有する複合半導体スイッチ10について、詳細に説明する。なお、第1の実施の形態と同様の構成要素については、同一の参照番号を付し、その詳細な説明を省略する。
(Second embodiment)
In the first embodiment, the case where the current cut off by the
(構成)
図5に示すように、本実施の形態に係る複合半導体スイッチ10は、サイリスタ1及び1aと、MOSFET2及び2aと、IGBT3及び3aと、を備える。また、この複合半導体スイッチ10は、第1の実施の形態と同様に制御回路4(図示せず)を備え、この制御回路4は、外部の制御装置5(図示せず)に接続される。制御回路4及び制御装置5については、第1の実施の形態と同様に、公知の技術を適用可能であるので、以下ではその説明を省略する。さらに、この複合半導体スイッチ10は、第1の実施の形態における入力端IN及び出力端OUTに代えて、第1の端子A及び第2の端子Bを備える。
(Constitution)
As shown in FIG. 5, the
サイリスタ1及びMOSFET2は、第1の実施の形態と同様であり、本実施の形態では、第1の主導通部11を形成する。サイリスタ1a及びMOSFET2aは、第2の主導通部11aを形成するもので、より具体的には、第1の主導通部11に対して、逆並列に接続され、電流が流れる方向が逆方向である第2の主導通部11aを形成する。
A
このように、第2の実施の形態に係る主導通部は、互いに逆並列に接続される一対の直列回路を有する。一対の直列回路のうち、サイリスタ1とMOSFET2とが直列に接続された構成を含む第1の直列回路は、第1の主導通部11を形成し、サイリスタ1aとMOSFET2aとが直列に接続された構成を含む第2の直列回路は、第2の主導通部11aを形成する。
In this manner, the main conducting section according to the second embodiment has a pair of series circuits connected in anti-parallel to each other. Of the pair of series circuits, the first series circuit including the structure in which the
IGBT3及びIGBT3aは、互いに直列に接続されて補助導通部12を形成する。この補助導通部12は、第1の主導通部11及び第2の主導通部11aに対して並列に接続される。本実施の形態では、双方向に電流が流れるため、IGBT3及びIGBT3aについては、例えば、ダイオードが逆並列に接続されたIGBTを採用する。この場合、IGBT3のコレクタと、IGBT3aのコレクタとが互いに接続され、IGBT3のエミッタが第2の端子Bに接続され、IGBT3aのエミッタが、第1の端子Aに接続される。各IGBT3、3aのエミッタからコレクタに向かって、各ダイオードが接続される。
The
第1の端子Aは、第1の主導通部11及び第2の主導通部11aにおけるサイリスタ1及びMOSFET2a側の端と、補助導通部12におけるIGBT3a側の端との間に設けられる。第2の端子Bは、第1の主導通部11及び第2の主導通部11aにおけるMOSFET2及びサイリスタ1a側の端と、補助導通部12におけるIGBT3側の端との間に設けられる。以下では本発明についての理解を容易にするため、電流が第1の端子Aから第2の端子Bに向かって流れる場合を正、電流が第2の端子Bから第1の端子Aに向かって流れる場合を負の極性として説明をする。
The first terminal A is provided between the end of the first main conducting
(動作)
次に、以上のような構成を採用する複合半導体スイッチ10の電流遮断動作について、図6及び図7を参照して詳細に説明する。以下では電流が正の極性のときに行う電流遮断動作を代表的な例として説明を行う。
(motion)
Next, the current interrupting operation of the
まず、図6及び図7の(I)に示すように、IGBT3のゲートに電圧を印加してタイミングt1でオンする。この場合、電流は、第1の端子Aから第2の端子Bに向かって、IGBT3aのダイオード及びIGBT3を流れる。
First, as shown in (I) of FIGS. 6 and 7, a voltage is applied to the gate of the
次に、第1の主導通部11に電流を流すため、図6及び図7の(II)に示すように、IGBT3のゲートに電圧を印加してから遅延時間tdon後に、サイリスタ1及びMOSFET2のゲートに電圧を印加してタイミングt2でターンオンさせる。これにより、第1の主導通部11が導通し、電流の大部分が第1の主導通部11を流れるようになる。なお、ここでサイリスタ1a及び低耐圧MOSFET2aについてもゲートに電圧を印加してターンオンさせるか否かについては、任意である。しかしながら、電流の流れる導通方向が、第1の主導通部11と第2の主導通部11aとで逆になるように設計されている。そのため、サイリスタ1a及び低耐圧MOSFET2aもサイリスタ1及び低耐圧MOSFET2と同様にターンオンさせる構成の場合、例えば逆方向の大きな電流が加わることで、低耐圧MOSFET2a、サイリスタ1aが素子破壊を生じるおそれがある。したがって、サイリスタ1a及び低耐圧MOSFET2aはターンオンさせない制御を採用することが好適である。
Next , in order to cause current to flow through the first
次に、図6及び図7の(III)に示すように、サイリスタ1をオフする前に、MOSFET2のゲートへの電圧の印加を停止してタイミングt3でターンオフさせる。サイリスタ1よりも先にMOSFET2をターンオフさせる理由は、第1の実施の形態と同様に、サイリスタ1の電荷を引き抜くのに十分な逆バイアスを与えるためである。
Next, as shown in (III) of FIGS. 6 and 7, before the
続いて、MOSFET2のゲートへの電圧の印加を停止してから時間差ΔT後に、サイリスタ1のゲートへの電圧の印加を停止してタイミングt4で消弧させる。サイリスタ1は、加えられた逆バイアスによって、時間差ΔT後には電荷が引き抜かれているので、第1の実施の形態と同様に誤オン現象を防止することができる。
Subsequently, after a time difference ΔT from when the voltage application to the gate of the
第1の主導通部11が非導通となったことで、図6及び図7の(III)に示すように、電流は補助導通部12を流れる。そこで、低耐圧MOSFET2のゲートへの電圧の印加を停止してからtdoff後に、IGBT3のゲートへの電圧の印加を停止してタイミングt5でターンオフさせる。これにより、第1の端子Aから第2の端子Bに向かって流れる電流は、IGBT3aに逆並列接続されたダイオードを通過しても、IGBT3がオフしているので第2の端子Bには到達しない。従って、複合半導体スイッチ10全体で、電流を遮断する動作が完了する。
Since the first main conducting
なお、電流が第2の端子Bから第1の端子Aに向かう場合、つまり、電流が負の極性の場合、上記の制御と同様の順序でMOSFET2a、サイリスタ1a及びIGBT3aのオン、オフ動作を制御すればよい。
When the current flows from the second terminal B to the first terminal A, that is, when the current has a negative polarity, the on/off operations of the
(第3の実施の形態)
図8は、第3の実施の形態に係る複合半導体スイッチ10の要部構成を示す回路図である。なお、上述の実施の形態と同様の構成要素については、同一の参照番号を付し、その詳細な説明を省略する。
(Third Embodiment)
FIG. 8 is a circuit diagram showing the main configuration of
本実施の形態に係る複合半導体スイッチ10は、サイリスタ1と、MOSFET2と、IGBT3と、パルス電圧出力源44とを備える。また、この複合半導体スイッチ10は、第1の実施の形態と同様に制御回路4(図示せず)を備え、この制御回路4は、外部の制御装置5(図示せず)に接続される。制御回路4及び制御装置5については、第1の実施の形態と同様に、公知の技術を適用可能であるので、以下ではその説明を省略する。
A
パルス電圧出力源44は、制御回路4の駆動回路43に備えられている。パルス電圧出力源44から所定の時間幅で出力されるパルス電圧(以下、パルス電圧VAUXとも称する)の出力タイミングは、ゲートパルス分配回路42からの制御信号に応じて、切り替えられる。パルス電圧出力源44は、ゲートパルス分配回路42において制御信号に与えられた遅延時間に応じたタイミングで、サイリスタ1のカソードK側にパルス電圧VAUXを所定時間印加する。本実施形態では、パルス電圧出力源44は、サイリスタ1のカソードK側の電位がアノードA側の電位よりも高くするパルス電圧VAUXをカソードK側に印加する。例えば、パルス電圧出力源44は、MOSFET2のソースS基準の正電圧であるパルス電圧VAUXをMOSFET2のソースSとドレインDとの間に印加する。
A pulse
制御回路4は、IGBT3のオン状態でMOSFET2のゲートをオフしてから、IGBT3のゲートをオフするまでの間に、パルス電圧VAUXをパルス電圧出力源44から出力させる。制御回路4は、補助導通部12側の導通をIGBT3のオン状態により保持したままでパルス電圧VAUXをパルス電圧出力源44から出力させることで、サイリスタ1のアノード-カソード間に逆バイアスを発生させることができる。これにより、パルス電圧VAUXを印加しない場合に比べて、サイリスタ1の残留キャリアをサイリスタ1のアノードAから速やかに引き抜くことができるので、残留キャリアの影響による誤オン現象を効果的に防ぐことができる。したがって、自己消弧機能を有さないサイリスタ1の安定遮断動作を実現できる。
The control circuit 4 outputs the pulse voltage V AUX from the pulse
制御回路4は、IGBT3のオン状態でMOSFET2のゲートをオフした後にサイリスタ1のゲートをオフしてから、IGBT3のゲートをオフするまでの間に、パルス電圧VAUXをパルス電圧出力源44から出力させてもよい。制御回路4は、補助導通部12側の導通をIGBT3のオン状態により保持したままでパルス電圧VAUXをパルス電圧出力源44から出力させることで、サイリスタ1のアノード-カソード間に逆バイアスを発生させることができる。サイリスタ1のゲートオフよりも先にMOSFET2のゲートをオフさせることで、サイリスタ1のアノード-カソード間に印加される逆バイアスを十分に大きくできるので、サイリスタ1の残留キャリアをサイリスタ1のアノードから更に速やかに引き抜きできる。したがって、残留キャリアの影響による誤オン現象を更に効果的に防ぐことができ、自己消弧機能を有さないサイリスタ1の安定遮断動作を実現できる。
The control circuit 4 outputs the pulse voltage V AUX from the pulse
図9は、本発明の第3の実施の形態に係る複合半導体スイッチの動作を説明するための駆動電圧波形図である。図10は、本発明の第3の実施の形態に係る複合半導体スイッチの動作を説明するための波形図である。 FIG. 9 is a drive voltage waveform diagram for explaining the operation of the composite semiconductor switch according to the third embodiment of the invention. FIG. 10 is a waveform diagram for explaining the operation of the composite semiconductor switch according to the third embodiment of the invention.
区間(I)において、最初に、サイリスタ1、MOSFET2及びIGBT3がオフの状態で、制御回路4は、IGBT3のゲートをオンさせるゲート駆動電圧VGEをゲートとエミッタEとの間に印加する。これにより、電流IQ1が、入力端INからIGBT3のコレクタCを経由して出力端OUTに向かって流れる。IGBT3のオンにより、サイリスタ1のアノードAとカソードKとの間の電圧VAKは低下する。
In section (I), first, the control circuit 4 applies a gate drive voltage VGE between the gate and the emitter E to turn on the gate of the
次に、区間(I)(II)において、制御回路4は、遅延時間tdon後のタイミングでMOSFET2をオンさせるゲート駆動電圧を印加した後に、サイリスタ1をオンさせるゲート駆動電圧を印加する。これにより、ターンオン速度がサイリスタ1に比べてMOSFET2の方が速いので、サイリスタ1を遅延時間tdon後にオンさせてからMOSFET2をオンさせる場合に比べて、サイリスタ1のターンオン損失を抑えることができる。区間(II)において、複合半導体スイッチ10に流れる電流を主導通部11と補助導通部12の双方で分担し、主導通部11には電流IQ1が流れ、補助導通部12には電流IQ2が流れる。
Next, in intervals (I) and (II), the control circuit 4 applies a gate drive voltage to turn on the
区間(III)において、制御回路4は、MOSFET2のゲート電圧の印加をオフすることでサイリスタ1に逆バイアスを印加させた後、サイリスタ1のゲートをオフにすることで、主導通部11の導通を遮断する。これにより、再度、電流IQ1のみの通流となり、補助導通部12に流れる電流IQ2は遮断される。
In the section (III), the control circuit 4 applies a reverse bias to the
区間(IV)において、制御回路4は、IGBT3のオン状態を維持した状態で、パルス電圧出力源44をオンし、サイリスタ1のアノード-カソード間に逆バイアスを作用させるパルス電圧VAUXをサイリスタ1のカソード側に所定時間印加する。パルス電圧VAUXの印加期間では、MOSFET2のドレイン-ソース間の電圧VDSは上昇し、サイリスタ1のアノードAとカソードKとの間の電圧VAKは、逆バイアスによる負電圧となる。制御回路4は、所定の時間幅のパルス電圧VAUXを印加した後、パルス電圧出力源44をオフして、パルス電圧VAUXの印加を停止する。
In the section (IV), the control circuit 4 turns on the pulse
区間(V)において、制御回路4は、IGBT3のゲートをオフすることで、補助導通部12の導通も遮断され、複合半導体スイッチ10の全ての通流を遮断する。
In the section (V), the control circuit 4 turns off the gate of the
以上説明したように、本実施の形態によれば、遮断対象の電流が交流電流の場合においても、第1の実施の形態と同様の作用、効果を得ることができる。 As described above, according to the present embodiment, even when the current to be interrupted is alternating current, the same effects and effects as those of the first embodiment can be obtained.
(他の実施の形態)
本発明は上記実施の形態に限定されず、様々な変形及び応用が可能である。例えば、上記実施の形態では、第2の半導体スイッチング素子がIGBTである場合を例にして説明した。しかしながら、例えばIGBTを用いるよりもより早いスイッチング速度が求められるが耐圧がより低くてもよい用途においては、IGBTの代わりにパワーMOSFETを用いてもよい。この場合、MOSFETのソースからドレインに向かって電流が流れるように当該MOSFETを補助導通部12に接続することで、いわゆる同期整流効果によって電流導通損失をさらに減らすことが期待できる。
(Other embodiments)
The present invention is not limited to the above embodiments, and various modifications and applications are possible. For example, in the above embodiments, the case where the second semiconductor switching element is an IGBT has been described as an example. However, power MOSFETs may be used instead of IGBTs, for example, in applications requiring faster switching speeds than with IGBTs but with lower breakdown voltages. In this case, by connecting the MOSFET to the auxiliary
また、第2の実施の形態では、第2の半導体スイッチング素子3及び3aとして、それぞれ、ダイオードが逆並列に接続されたIGBTを用いた場合を例にして説明したが、逆阻止IGBT(RB-IGBT)を用いてもよい。この場合、第2の実施の形態では、IGBT3及び3aを逆直列接続したが、RB-IGBTを逆並列接続することで、同様の作用、効果を得ることが可能である。
In the second embodiment, the second
さらに、第2の半導体スイッチング素子に、例えばシリコンカーバイド等のワイドバンドギャップ材料から形成された半導体スイッチング素子を採用し、サイリスタ1に高耐圧型のサイリスタ等を採用することで、実施の形態と比較してより高い耐圧が得られ、より大きな電流が流れる用途にも対応可能となる。
Furthermore, by adopting a semiconductor switching element formed of a wide bandgap material such as silicon carbide as the second semiconductor switching element, and adopting a high voltage thyristor or the like as the
さらに、上記の実施の形態では、第1の半導体スイッチング素子1が、自己消弧機能を持たないサイリスタである場合を例にして説明したが、例えばGTOサイリスタを採用してもよい。この場合、GTOサイリスタは原理的にはゲートへの電圧の印加に応じて点弧、消弧が可能であるが、上記の実施の形態のように、先にMOSFET2をターンオフさせてGTOサイリスタに逆バイアスを印加することで、GTOサイリスタのターンオフ動作の一助となる効果が期待できる。
Furthermore, in the above embodiment, the case where the first
以上、電流遮断器を実施形態により説明したが、本発明は上記実施形態に限定されるものではない。他の実施形態の一部又は全部との組み合わせや置換などの種々の変形及び改良が、本発明の範囲内で可能である。 Although the current circuit breaker has been described above with reference to the embodiments, the present invention is not limited to the above embodiments. Various modifications and improvements such as combination or replacement with part or all of other embodiments are possible within the scope of the present invention.
例えば、サイリスタ1又はMOSFET2に抵抗等の他の素子が直列に接続されてもよいし、サイリスタ1a又はMOSFET2aに抵抗等の他の素子が直列に接続されてもよいし、IGBT3又はIGBT3aに抵抗等の他の素子が直列に接続されてもよい。
For example, another element such as a resistor may be connected in series to the
1、1a サイリスタ(第1の半導体スイッチング素子)
2、2a MOSFET(導通部切り替え素子)
3、3a IGBT(第2の半導体スイッチング素子)
4 制御回路
5 制御装置
10 複合半導体スイッチ(電流遮断器)
11、11a 主導通部
12、12a 補助導通部
41 保護回路
42 ゲートパルス分配回路
43 駆動回路
A 第1の端子
B 第2の端子
IN 入力端子
OUT 出力端子
CTL 制御端子
1, 1a thyristor (first semiconductor switching element)
2, 2a MOSFET (conducting part switching element)
3, 3a IGBT (second semiconductor switching element)
4 control circuit 5
11, 11a main
Claims (7)
前記主導通部は、自己消弧機能を持たない第1の半導体スイッチング素子と、前記第1の半導体スイッチング素子と直列に接続され、オン、オフ動作によって導通部を切り替えるための導通部切り替え素子と、によって形成され、
前記補助導通部は、第2の半導体スイッチング素子によって形成され、
前記第1の半導体スイッチング素子と、前記導通部切り替え素子と、前記第2の半導体スイッチング素子と、のオン、オフ動作をそれぞれ制御する制御回路と、
を備え、
前記制御回路は、前記導通部切り替え素子、前記第1の半導体スイッチング素子の順で制御することで前記主導通部を遮断し、前記主導通部を遮断する際に、前記第2の半導体スイッチング素子のオン状態で前記導通部切り替え素子のゲートをオフすることで、前記第1の半導体スイッチング素子に逆バイアスを印加させる、電流遮断器。 A current circuit breaker comprising a main conduction part that is a current conduction part and an auxiliary conduction part connected in parallel to the main conduction part,
The main conduction portion includes a first semiconductor switching element having no self arc-extinguishing function, and a conduction portion switching element connected in series with the first semiconductor switching element for switching the conduction portion by an on/off operation. , formed by
the auxiliary conduction part is formed by a second semiconductor switching element,
a control circuit for controlling ON/OFF operations of the first semiconductor switching element, the conducting portion switching element, and the second semiconductor switching element;
with
The control circuit cuts off the main conduction portion by controlling the conduction portion switching element and the first semiconductor switching element in that order, and cuts off the main conduction portion by controlling the second semiconductor switching element. A current breaker that applies a reverse bias to the first semiconductor switching element by turning off the gate of the conduction part switching element in the ON state of .
前記主導通部は、自己消弧機能を持たない第1の半導体スイッチング素子と導通部切り替え素子とが直列に接続された構成をそれぞれ含む一対の直列回路を有し、前記一対の直列回路が互いに逆並列に接続され、
前記補助導通部は、第2の半導体スイッチング素子にダイオードが逆並列に接続された一対の並列回路がお互いに逆直列に接続され、双方向導通経路を形成し、
前記第1の半導体スイッチング素子と、前記導通部切り替え素子と、前記第2の半導体スイッチング素子と、のオン、オフ動作をそれぞれ制御する制御回路と、
を備え、
前記制御回路は、前記導通部切り替え素子、前記第1の半導体スイッチング素子の順で制御することで前記主導通部を遮断し、前記主導通部を遮断する際に、前記第2の半導体スイッチング素子のオン状態で前記導通部切り替え素子のゲートをオフすることで、前記第1の半導体スイッチング素子に逆バイアスを印加させる、電流遮断器。 A current circuit breaker comprising a main conduction part that is a current conduction part and an auxiliary conduction part connected in parallel to the main conduction part,
The main conduction section has a pair of series circuits each including a configuration in which a first semiconductor switching element having no self-extinguishing function and a conduction section switching element are connected in series, and the pair of series circuits are connected to each other. connected in anti-parallel,
the auxiliary conducting portion is formed by connecting a pair of parallel circuits in which diodes are connected in antiparallel to the second semiconductor switching element in antiparallel to each other to form a bidirectional conduction path;
a control circuit for controlling ON/OFF operations of the first semiconductor switching element, the conducting portion switching element, and the second semiconductor switching element;
with
The control circuit cuts off the main conduction portion by controlling the conduction portion switching element and the first semiconductor switching element in that order, and cuts off the main conduction portion by controlling the second semiconductor switching element. A current breaker that applies a reverse bias to the first semiconductor switching element by turning off the gate of the conduction part switching element in the ON state of .
前記主導通部は、自己消弧機能を持たない第1の半導体スイッチング素子と、前記第1の半導体スイッチング素子と直列に接続され、オン、オフ動作によって導通部を切り替えるための導通部切り替え素子と、によって形成され、
前記補助導通部は、第2の半導体スイッチング素子によって形成され、
前記第1の半導体スイッチング素子と、前記導通部切り替え素子と、前記第2の半導体スイッチング素子と、のオン、オフ動作をそれぞれ制御する制御回路と、
を備え、
前記制御回路は、前記導通部切り替え素子、前記第1の半導体スイッチング素子の順で制御することで前記主導通部を遮断し、前記主導通部を遮断する際に、前記導通部切り替え素子、前記第1の半導体スイッチング素子を予め設定した時間差ΔTで制御し、前記時間差ΔTは、前記第1の半導体スイッチング素子の電荷を引き抜くのに十分な逆バイアスを得られる時間である、電流遮断器。 A current circuit breaker comprising a main conduction part that is a current conduction part and an auxiliary conduction part connected in parallel to the main conduction part,
The main conduction portion includes a first semiconductor switching element having no self arc-extinguishing function, and a conduction portion switching element connected in series with the first semiconductor switching element for switching the conduction portion by an on/off operation. , formed by
the auxiliary conduction part is formed by a second semiconductor switching element,
a control circuit for controlling ON/OFF operations of the first semiconductor switching element, the conducting portion switching element, and the second semiconductor switching element;
with
The control circuit interrupts the main conduction portion by controlling the conduction portion switching element and the first semiconductor switching element in this order, and when interrupting the main conduction portion, the conduction portion switching element, the A current interrupter , wherein a first semiconductor switching element is controlled with a preset time difference ΔT, wherein the time difference ΔT is a time for obtaining a reverse bias sufficient to pull out the charge of the first semiconductor switching element .
前記主導通部は、自己消弧機能を持たない第1の半導体スイッチング素子と導通部切り替え素子とが直列に接続された構成をそれぞれ含む一対の直列回路を有し、前記一対の直列回路が互いに逆並列に接続され、
前記補助導通部は、第2の半導体スイッチング素子にダイオードが逆並列に接続された一対の並列回路がお互いに逆直列に接続され、双方向導通経路を形成し、
前記第1の半導体スイッチング素子と、前記導通部切り替え素子と、前記第2の半導体スイッチング素子と、のオン、オフ動作をそれぞれ制御する制御回路と、
を備え、
前記制御回路は、前記導通部切り替え素子、前記第1の半導体スイッチング素子の順で制御することで前記主導通部を遮断し、前記主導通部を遮断する際に、前記導通部切り替え素子、前記第1の半導体スイッチング素子を予め設定した時間差ΔTで制御し、前記時間差ΔTは、前記第1の半導体スイッチング素子の電荷を引き抜くのに十分な逆バイアスを得られる時間である、電流遮断器。 A current circuit breaker comprising a main conduction part that is a current conduction part and an auxiliary conduction part connected in parallel to the main conduction part,
The main conduction section has a pair of series circuits each including a configuration in which a first semiconductor switching element having no self-extinguishing function and a conduction section switching element are connected in series, and the pair of series circuits are connected to each other. connected in anti-parallel,
the auxiliary conducting portion is formed by connecting a pair of parallel circuits in which diodes are connected in antiparallel to the second semiconductor switching element in antiparallel to each other to form a bidirectional conduction path;
a control circuit for controlling ON/OFF operations of the first semiconductor switching element, the conducting portion switching element, and the second semiconductor switching element;
with
The control circuit interrupts the main conduction portion by controlling the conduction portion switching element and the first semiconductor switching element in this order, and when interrupting the main conduction portion, controls the conduction portion switching element and the first semiconductor switching element. A current interrupter , wherein a first semiconductor switching element is controlled with a preset time difference ΔT, wherein the time difference ΔT is a time for obtaining a reverse bias sufficient to pull out the charge of the first semiconductor switching element .
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Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP7165317B1 (en) * | 2022-06-13 | 2022-11-04 | 隆一 嶋田 | DC switchgear |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005192354A (en) | 2003-12-26 | 2005-07-14 | Sanken Electric Co Ltd | Alternating-current switch device and power supply device using the same |
CN1764038A (en) | 2004-09-03 | 2006-04-26 | 车王电子股份有限公司 | Battery charger or direct current power supply circuit |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50134160A (en) * | 1974-04-15 | 1975-10-24 | ||
JPH0810823B2 (en) * | 1990-10-12 | 1996-01-31 | 東洋電機製造株式会社 | Composite semiconductor device |
IT1266376B1 (en) * | 1993-05-31 | 1996-12-27 | Merloni Antonio Spa | IMPROVEMENT IN THE DRIVING SYSTEMS OF ELECTRONIC INVERTERS. |
JPH07322600A (en) * | 1994-05-26 | 1995-12-08 | Toshiba Corp | Semiconductor switching circuit |
KR101233003B1 (en) * | 2011-07-22 | 2013-02-13 | 엘에스산전 주식회사 | Fault current limiter |
WO2014198730A1 (en) * | 2013-06-14 | 2014-12-18 | Alstom Technology Ltd | Semiconductor switching circuit |
EP3057232A1 (en) * | 2015-02-10 | 2016-08-17 | ABB Technology AG | Circuit breaker device |
CN206564455U (en) * | 2017-03-27 | 2017-10-17 | 北京西威清拓变流技术有限公司 | A kind of electronic direct-current breaker |
-
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