JP7187698B2 - ２の非累乗のメモリ構成 - Google Patents

Description

最新のプロセッサ及びシステムオンチップ（ＳｏＣ）は、高速で効率的な計算を容易にするために、様々な回路及びコンポーネントを含む。プロセッサとメモリとの間のデータ移動エネルギーは、プログラム実行中に消費される全チップエネルギーの大きな構成要素である。通常、メモリ構成は、２の累乗の数のメモリチャネルを有する。これにより、アドレス空間を簡単な方法でマッピングし、データを、処理ユニットとメモリサブシステムのメモリデバイスとの間で効率的なバーストで転送することができる。本明細書で使用する場合、「２の累乗のメモリ構成」は、２の累乗に等しい数のメモリチャネルを有するメモリサブシステムとして定義される。２の累乗の数の例は、２、４、８、１６、３２、６４、１２８、２５６、５１２、１０２４等を含む。

しかしながら、コンピューティングシステムが２の非累乗のメモリ構成を有する場合が存在する。本明細書で使用する場合、「２の非累乗のメモリ構成」は、２の累乗に等しくない数のアクティブなメモリチャネルを有するメモリサブシステムとして定義される。「２の非累乗のメモリ構成」の場合、メモリサブシステムは、実際には、数が２の累乗に等しいが、常駐メモリスロットの数が２の非累乗に等しい物理メモリチャネルを有してもよいことに留意されたい。場合によっては、物理メモリスロットは、占有されていない（unoccupied）か、機能していないメモリモジュール又はデバイスによって占有されている。機能しており、使用可能なメモリデバイスを有する占有メモリスロット（occupied memory slot）に接続された物理メモリチャネルは、「アクティブメモリチャネル」と呼ばれる。

添付の図面と併せて以下の説明を参照することによって、本明細書に記載される方法及びメカニズムの利点をより良く理解することができる。

コンピューティングシステムの一実施形態のブロック図である。 ２の累乗のメモリ構成のためのクライアントと物理メモリアドレスとの間のアドレス空間マッピングの一実施形態を示す図である。 ２の非累乗のメモリ構成を有するシステムのアドレス空間マッピングの一実施形態を示す図である。 ２の非累乗のメモリ構成を有するシステムのアドレス空間マッピングの別の実施形態を示す図である。 メモリコントローラを有するメモリサブシステムの一実施形態のブロック図である。 メモリサブシステムの別の実施形態のブロック図である。 メモリチャネルを選択し、物理メモリアドレスを正規化アドレスに変換するための擬似コードの一実施形態を示す図である。 メモリ要求に使用するためのマッピング方式及びアドレス変換方式のタイプを決定するための方法の一実施形態を示す一般化されたフロー図である。 ２の非累乗のメモリ構成の所定の物理アドレスに対するメモリチャネルを選択するための方法の一実施形態を示す一般化されたフロー図である。 メモリチャネルを選択し、物理メモリアドレスを正規化アドレスに変換するための擬似コードの別の実施形態を示す図である。

以下の説明では、本明細書に提示される方法及びメカニズムの十分な理解を提供するために、多くの具体的な詳細が記載されている。しかしながら、当業者は、様々な実施形態がこれらの具体的な詳細無しに実施され得ることを認識すべきである。いくつかの例では、本明細書で説明するアプローチを不明瞭にすることを回避するために、周知の構造、コンポーネント、信号、コンピュータプログラム命令及び技術が詳細に示されていない。説明を簡単且つ明確にするために、図に示す要素が必ずしも縮尺通りに描かれていないことが理解されるであろう。例えば、いくつかの要素の寸法は、他の要素に対して誇張されている場合がある。

２の非累乗のメモリ構成を管理するための様々なシステム、装置及び方法が、本明細書に開示されている。コンピューティングシステムは、少なくとも１つ以上のクライアントと、制御ユニットと、２の非累乗の数のアクティブメモリチャネルを有するメモリサブシステムと、を含む。一実施形態では、制御ユニットは、物理メモリチャネルの総数に対するアクティブメモリチャネルの数の比率を、第１の数に対する第２の数の比率に低減する。受信したメモリ要求の物理アドレスビットの第１のサブセットの値（つまり、大きさ）が第１の数以上である場合、制御ユニットは、第１の数を法とする物理アドレスビットの第２のサブセットの値（又は、物理アドレスビットのサブセットに対応する値）に基づく第３の数を計算し、制御ユニットは、第３の数のバイナリ表現と物理アドレスビットの第３のサブセットとの連結を使用して、受信したメモリ要求を発行するためのメモリチャネルを選択する。アドレスビットに対応する値は、アドレスビットの数学的操作に基づく値であってもよいし、その他に基づく値であってもよい。一実施形態では、物理アドレスビットの第１のサブセットは、非アクティブなメモリチャネルが、受信したメモリ要求によってターゲットとされているかどうかを判別する物理アドレスビットである。次に、制御ユニットは、選択されたメモリチャネルに対するメモリ要求を完了する。受信したメモリ要求の物理アドレスビットの第１のサブセットが第１の数以上であることは、メモリ要求が従来のアドレス指定方式で非アクティブなメモリチャネルをターゲットにすることを示している。このようにして、メモリ要求を発行するためのメモリチャネルを選択することによって、アドレス空間は、１つ以上のクライアントによるメモリサブシステムへの効率的なアクセスを可能にするように、２の非累乗の数のアクティブメモリチャネル全体に亘ってストライピング（striped）される。

さらに、一実施形態では、受信したメモリ要求の物理アドレスビットの第１のサブセットの値が第１の数以上である場合、制御ユニットは、第５の数だけシフトアップされた物理アドレスの第１のサブセットに等しい第４の数を計算し、第５の数は、メモリサブシステムのアドレス空間のサイズに基づいて計算される。本技術分野で既知であるように、ビットを上方にシフトする毎に、２で乗算した前のバイナリ値に等しい値が生じる。また、受信したメモリ要求の物理アドレスビットの第１のサブセットの値が第１の数以上である場合、制御ユニットは、物理アドレスビットの第２のサブセットに等しいものとして、正規化されたアドレスビットの第１のサブセットを計算し、上位ビットは、物理アドレスビットの第１のサブセットで置き換えられる。さらに、受信したメモリ要求の物理アドレスビットの第１のサブセットの値が第１の数以上である場合、制御ユニットは、物理アドレスビットの第４のサブセットと物理アドレスビットの第５のサブセットとの連結に等しいものとして、正規化されたアドレスビットの第２のサブセットを計算する。さらに、受信したメモリ要求の物理アドレスビットの第１のサブセットの値が第１の数以上である場合、制御ユニットは、選択されたメモリチャネルにおいて、正規化されたアドレスに対するメモリ要求を完了し、正規化されたアドレスは、正規化されたアドレスビットの第１のサブセットと、正規化されたアドレスビットの第２のサブセットと、を含む。

図１を参照すると、コンピューティングシステム１００の一実施形態のブロック図が示されている。一実施形態では、コンピューティングシステム１００は、プロセッサ１０５Ａ～１０５Ｎと、入力／出力（Ｉ／Ｏ）インタフェース１２０と、バス１２５と、メモリコントローラ（複数可）１３０と、ネットワークインタフェース１３５と、メモリデバイス（複数可）１４０と、ディスプレイコントローラ（１５０）と、ディスプレイ１５５と、を少なくとも含む。他の実施形態では、コンピューティングシステム１００は、他のコンポーネントを含み、及び／又は、異なるように構成されている。プロセッサ１０５Ａ～１０５Ｎは、システム１００に含まれる任意の数のプロセッサを表す。

一実施形態では、プロセッサ１０５Ａは、中央処理装置（ＣＰＵ）等の汎用プロセッサである。一実施形態では、プロセッサ１０５Ｎは、高度に並列なアーキテクチャを有するデータ並列プロセッサである。データ並列プロセッサは、グラフィックスプロセッシングユニット（ＧＰＵ）、デジタルシグナルプロセッサ（ＤＳＰ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、特定用途向け集積回路（ＡＳＩＣ）等を含む。いくつかの実施形態では、プロセッサ１０５Ａ～１０５Ｎは、複数のデータ並列プロセッサを含む。一実施形態では、プロセッサ１０５Ｎは、ディスプレイ１５５に送られるピクセルをディスプレイコントローラ１５０に提供するＧＰＵである。

メモリコントローラ（複数可）１３０は、プロセッサ１０５Ａ～１０５Ｎによってアクセス可能な任意の数及びタイプのメモリコントローラを表す。メモリコントローラ（複数可）１３０は、任意の数及びタイプのメモリデバイス（複数可）１４０に結合されている。メモリデバイス（複数可）１４０は、任意の数及びタイプのメモリデバイスを表す。例えば、メモリデバイス（複数可）１４０内のメモリのタイプとしては、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）等が挙げられる。

Ｉ／Ｏインタフェース１２０は、任意の数及びタイプのＩ／Ｏインタフェース（例えば、ＰＣＩ（Peripheral Component Interconnect）バス、ＰＣＩ－Ｘ（PCI-Extended）、ＰＣＩＥ（PCI Express）バス、ギガビットイーサネット（登録商標）（ＧＢＥ）バス、ユニバーサルシリアルバス（ＵＳＢ））を表す。様々なタイプの周辺装置（図示省略）がＩ／Ｏインタフェース１２０に結合されている。このような周辺装置は、ディスプレイ、キーボード、マウス、プリンタ、スキャナ、ジョイスティック又は他のタイプのゲームコントローラ、メディア記録デバイス、外部記憶装置、ネットワークインタフェースカード等を含むが、これらに限定されない。ネットワークインタフェース１３５は、ネットワークを介してネットワークメッセージを送受信するために使用される。

様々な実施形態では、コンピューティングシステム１００は、コンピュータ、ラップトップ、モバイルデバイス、ゲームコンソール、サーバ、ストリーミングデバイス、ウェアラブルデバイス、又は、様々な他のタイプのコンピューティングシステム若しくはコンピューティングデバイスである。コンピューティングシステム１００のコンポーネントの数は、実施形態によって異なることに留意されたい。例えば、他の実施形態では、図１に示す数よりも多い又は少ないコンポーネントが存在する。他の実施形態では、コンピューティングシステム１００は、図１に示されていない他のコンポーネントを含むことにも留意されたい。さらに、他の実施形態では、コンピューティングシステム１００は、図１に示す以外の方法で構成される。

図２を参照すると、２の累乗のメモリ構成のアドレス空間マッピング２００の一実施形態が示されている。一実施形態では、クライアント２０５Ａ～２０５Ｄは、２の累乗の数のメモリチャネル２１０Ａ～２１０Ｄに亘って２５６バイトのストライドを使用しメモリ内のデータにアクセスする。この説明のために、クライアント２０５Ａ～２０５Ｄは、通常、１つのメモリチャネル内で長さ１キロバイト（ＫＢ）のバーストでデータにアクセスすることが想定されており、これは、マッピング２００のためにメモリにアクセスするための効率的な方法である。効率的なバーストを得るためにアドレス指定を跨ぐ計算は、２の累乗のメモリ構成を有するシステムでは簡単である。メモリバースト領域は、クライアント２０５Ａ下のメモリチャネル２１０Ａを表す列の最初の４つのブロックの周りの太字のアウトラインで強調表示されている。一実施形態では、クライアント２０５Ａ～２０５Ｄは、レンダリングバックエンドである。他の実施形態では、クライアント２０５Ａ～２０５Ｄは、他のタイプのグラフィックエンジンである。さらなる実施形態では、クライアント２０５Ａ～２０５Ｄは、他のタイプの非グラフィックエンジンである。他の実施形態では、４以外の他の数のクライアントをメモリチャネル２１０Ａ～２１０Ｄにマッピングすることができる。

マッピング２００は、２の累乗のメモリ構成のためのクライアント２０５Ａ～２０５Ｄと、物理メモリアドレスと、メモリチャネル２１０Ａ～２１０Ｄとの間のマッピングの一実施形態を示す。一実施形態では、各クライアント２０５Ａ～２０５Ｄは、対応するメモリチャネル２１０Ａ～２１０Ｄへの１対１のマッピングを有する。この実施形態のために、メモリアドレス空間は、サイズが２５６バイトのブロックでマッピングされると想定される。他の実施形態では、メモリアドレス空間は、他のサイズのブロックでマッピングされる。例えば、一実施形態では、クライアント２０５Ａのアドレス０ｘ０、０ｘ４００、０ｘ８００、０ｘＣ０について強調表示された４つのブロックは、クライアント２０５Ａによる単一のメモリチャネル２１０Ａへの効率的なアクセスバーストを表す。各クライアント２０５Ａ～２０５Ｄの各々の別のメモリチャネル２１０Ａ～２１０Ｄへのマッピングは、メモリへの効率的なアクセスを可能にする単純な構成である。しかしながら、以下の図に示すように、２の非累乗のメモリ構成は、通常、メモリへの非効率的なアクセスをもたらす。

図３を参照すると、２の非累乗のメモリ構成を有するシステムのアドレス空間マッピング３００の一実施形態が示されている。クライアント３０５Ａ～３０５Ｄのメモリチャネル３１０Ａ～３１０Ｃへのマッピング３００は、２の非累乗のメモリ構成を有する従来技術のシステムの典型的な実施形態を示す。メモリチャネル３１０Ａ～３１０Ｃへのデータブロックのマッピングは、図３の右側に示すブロックの陰影によって示されている。したがって、陰影のないクリアなブロックがメモリチャネル３１０Ａにマッピングされ、ドットを有するブロックがメモリチャネル３１０Ｂにマッピングされ、斜線を有するブロックがメモリチャネル３１０Ｃにマッピングされる。このマッピング３００は、クライアント３０５Ａ～３０５Ｄによるメモリチャネル３１０Ａ～３１０Ｃへの非効率なアクセスをもたらす。例えば、メモリチャネル３１０Ａについて強調表示されたブロックは、データの最初の１キロバイトがどのようにしてメモリチャネル３１０Ａにマッピングされるかを示す。したがって、メモリチャネル３１０Ａにマッピングされた最初の１キロバイトのデータは、効率的なバーストでアクセスできない。

図４を参照すると、２の非累乗のメモリ構成を有するシステムのアドレス空間マッピング４００の別の実施形態が示されている。マッピング４００は、２の非累乗のメモリ構成を有するシステムの（図３の）マッピング３００と比較して改善されたマッピングである。マッピング４００の改善は、各クライアント４０５Ａ～４０５Ｄが、同じメモリチャネルへの４つのブロックに亘るアクセスを実行する能力を指す。例示的なシステム構成では３つのメモリチャネル４１０Ａ～４１０Ｃが存在するので、各メモリチャネル４１０Ａ～４１０Ｃは、４つの連続するブロックについてクライアント４０５Ｄに交互にマッピングされる。マッピング３００と同様に、データブロックのメモリチャネル４１０Ａ～４１０Ｃへのマッピング４００は、図４の右側に示すブロックの異なる陰影によって示される。

マッピング４００に示すように、クライアント４０５Ａ～４０５Ｃが４ブロックのチャンクで３つのメモリチャネル４１０Ａ～４１０Ｃにマッピングされた後、クライアント４０５Ｄは、アドレス０ｘ３００、０ｘ７００、０ｘＢ００、０ｘＦ００の４つのブロックについてメモリチャネル４１０Ａにマッピングされる。次に、次の４ブロックのチャンクのセットが、クライアント４０５Ａ～４０５Ｃからメモリチャネル４１０Ａ～４１０Ｃへ通常のパターンでマッピングされる。これに続いて、クライアント４０５Ｄが、アドレス０ｘ１３００、０ｘ１７００、０ｘ１Ｂ００、０ｘ１Ｆ００の４つのブロックについてメモリチャネル４１０Ｂにマッピングされる。最後に、次の４ブロックのチャネルのセットが、クライアント４０５Ａ～４０５Ｃのメモリチャネル４１０Ａ～４１０Ｃに通常のパターンでマッピングされた後、クライアント４０５Ｄは、アドレス０ｘ２３００、０ｘ２７００、０ｘ２Ｂ００、０ｘ２Ｆ００の次の４つのブロックについてメモリチャネル４１０Ｃにマッピングされる。クライアント４０５Ｄが、メモリチャネル４１０Ａ～４１０Ｃを交互に繰り返すことによってこのマッピングパターンを継続するが、クライアント４０５Ａ～４０５Ｃは、それぞれ１対１でメモリチャネル４１０Ａ～４１０Ｃにでマッピングされ続ける。このパターンは、メモリアドレス空間の残りの部分についても続行される。マッピング４００が、３つのメモリチャネル及び４つのクライアントのための効率的なマッピングの一例を表すことに留意されたい。マッピング４００は、他の数のクライアント及び／又は他の２の非累乗の数のメモリチャネルを有する他のシステムとともに使用されるように調整可能であることを理解されたい。

図５を参照すると、メモリコントローラ５０５を有するメモリサブシステム５００の一実施形態のブロック図が示されている。一実施形態では、メモリコントローラ５０５は、レジスタ５２０と、再マッピングユニット５２５と、を少なくとも含む。また、メモリコントローラ５０５は、図を不明瞭にすることを回避するために図示されていない他のコンポーネント及び／又は回路を含むことに留意されたい。一実施形態では、レジスタ５２０は、アクティブメモリチャネルの数５２０Ａと、総メモリチャネルの数５２０Ｂと、クライアントの数５２０Ｃと、ストライドサイズ５２０Ｄと、を示す値を含む。他の実施形態では、レジスタ５２０は、他の数及び／又はタイプの値を含む。さらなる実施形態では、値５２０Ａ～５２０Ｄは、他の場所に記憶される。

一実施形態では、再マッピングユニット５２５は、物理アドレス５１０を受信し、物理アドレス５１０を正規化アドレス５３０に変換する。一実施形態では、再マッピングは、レジスタ５２０によって示されたアクティブメモリチャネル５４０Ａ～５４０Ｎの数に基づいて実行される。この再マッピングは、メモリチャネル５４０Ａ～５４０Ｎを介してメモリデバイス５５０Ａ～５５０Ｎにアクセスする場合により高い効率を達成するのに役立つ。また、再マッピングユニット５２５は、本明細書では「制御ユニット」と呼ばれる場合もあることに留意されたい。メモリチャネル５４０Ａ～５４０Ｎは、任意の数「Ｎ」のメモリチャネルを表し、「Ｎ」は、２の非累乗の整数である。各メモリチャネル５４０Ａ～５４０Ｎは、対応するメモリモジュール５５０Ａ～５５０Ｎに接続する。各メモリモジュール５５０Ａ～５５０Ｎは、任意の適切なタイプのメモリ技術（例えば、ＤＲＡＭ）及び任意の数のメモリデバイスを使用して実装される。

図６を参照すると、メモリサブシステム６００の別の実施形態のブロック図が示されている。一実施形態では、制御ユニット６０５は、レジスタ６２０と、再マッピングユニット６２５と、を少なくとも含む。制御ユニット６０５は、図を不明瞭にすることを回避するために図示されていない他のコンポーネント及び／又は回路を含むことに留意されたい。一実施形態では、制御ユニット６０５は、入力／出力（Ｉ／Ｏ）ファブリックユニット内に配置されている。他の実施形態では、制御ユニット６０５は、他の場所に配置されている。一実施形態では、再マッピングユニット６２５は、メモリ要求の物理アドレス６１０を受信し、物理アドレス６１０を、アクティブメモリチャネル６４０Ａ～６４０Ｎの数に基づいて正規化アドレス６３０に変換する。再マッピングは、レジスタ６２０によって示されたアクティブメモリチャネル６４０Ａ～６４０Ｎの数に基づいて実行される。この再マッピングは、メモリチャネル６４０Ａ～６４０Ｎを介してメモリモジュール６５０Ａ～６５０Ｎにアクセスする場合により高い効率を達成するのに役立つ。メモリチャネル６４０Ａ～６４０Ｎは、任意の数「Ｎ」のメモリチャネルを表し、「Ｎ」は、２の非累乗の整数である。

図７を参照すると、メモリチャネルを選択し、物理メモリアドレスを正規化アドレスに変換するための擬似コード７００の一実施形態が示されている。擬似コード７００のために、メモリサブシステム内に３つのアクティブメモリチャネルが存在すると想定されている。或いは、別の言い方をすると、擬似コード７００のために、物理メモリチャネルの総数に対するメモリサブシステム内のアクティブメモリチャネルの数の比率は、比率の減少後に３の分子を有すると想定されている。したがって、この実施形態では、擬似コード７００の第１の行は、物理アドレスビット［１１：１０］が３に等しいかどうかをチェックし、３は、アクティブメモリチャネルの数である。一実施形態では、「アクティブメモリチャネル」という用語は、完全にポピュレートされ（fully-populated）、完全に機能するメモリモジュール又はメモリデバイスに接続されたアクティブメモリチャネルとして定義される。一方、「非アクティブメモリチャネル」は、完全にポピュレートされていないメモリモジュールに結合されたメモリチャネルとして定義される。

擬似コード７００の第１の行は、物理アドレスビット［１１：１０］が３に等しいかどうかに応じて、ｍｏｄ＿ＩＤビット［１：０］を、３を法とする物理アドレスビット［４３：１６］又は物理アドレスビット［１１：１０］の何れかに設定する。擬似コード７００の第２の行では、チャネルＩＤビット［３：０］は、ｍｏｄ＿ＩＤビット［１：０］と物理アドレスビット［９：８］との連結に設定される。チャネルＩＤビット［３：０］は、受信したメモリ要求をルーティングするメモリチャネルを選択し、この特定の実施形態の場合には、メモリチャネルの最大数は１６である。他の実施形態では、チャネルＩＤビットの数は、サポートされているメモリチャネルの最大数に従って変化し得る。

ビットアレイｕｐｐｅｒ＿ｂｉｔｓ［４３：１６］は、物理アドレス［１１：１０］が３に等しいかどうかに応じて、変数（ａｄｄ＿ｓｐａｃｅ－２）だけシフトアップされた値３又は０の何れかを記憶する。一実施形態では、変数ａｄｄｒ＿ｓｐａｃｅは、特定のサイズとして指定された所定の単位における、システム内のアドレス指定可能な物理メモリの総量に等しい。一実施形態では、所定の単位のサイズは６４ＫＢである。他の実施形態では、所定の単位は、様々な他のサイズの何れかである。正規化アドレスのビット［４３：１２］は、ビットアレイｕｐｐｅｒ＿ｂｉｔｓ［４３：１６］と物理アドレスビット［４３：１６］との間のビット毎のＯＲ演算の結果と等しく設定される。正規化アドレスのビット［１１：０］は、物理アドレスビット［１５：１２］と物理アドレスビット［７：０］の連結と等しく設定される。例示的な擬似コード７００は、特定の実施形態で使用可能なコードを示すことを理解されたい。擬似コード７００で使用される様々なビットアレイ及び物理アドレス内の特定のビットのサイズは、他の実施形態の場合に変化し得る。使用される様々なビットアレイ及び物理アドレスの特定のビットのサイズは、総アドレス空間、ストライドサイズ、ブロックサイズ、アクティブメモリチャネルの数、物理メモリチャネルの数等に従って変化し得る。

図８を参照すると、メモリ要求に使用するためのマッピング方式及びアドレス変換方式のタイプを決定するための方法８００の一実施形態が示されている。説明のために、この実施形態のステップ及び図９のステップは、順番に示されている。しかしながら、説明する方法の様々な実施形態では、説明する要素の１つ以上が、同時に実行されてもよいし、図示した順序と異なる順序で実行されてもよいし、完全に省略されてもよいことに留意されたい。また、他の追加の要素も必要に応じて実行される。本明細書で説明する様々なシステム又は装置のいずれも、方法８００を実施するように構成されている。

制御ユニットは、レジスタからメモリ構成値を取得し、メモリ構成値は、システムが２の非累乗の数のメモリチャネルを有するかどうかを示す（ブロック８０５）。一実施形態では、ブロック８０５は、システムの電源投入時に実行される。他の実施形態では、メモリ構成値は、レジスタ以外の他の場所に記憶されている。

前記値が、メモリチャネルの数が２の非累乗の数であることを示す第１の値である場合（条件ブロック８１０：「ｙｅｓ」）、制御ユニットは、第１のマッピングを使用してメモリ要求をメモリチャネルにマッピングする（ブロック８１５）。また、制御ユニットは、システムが２の非累乗のメモリ構成を有する場合、第１の変換方式を使用して物理アドレスを正規化アドレスに変換する（ブロック８２０）。第１のマッピング及び第１の変換方式の一例については、（図９の）方法９００に関連する以下の説明においてより詳細に説明する。

前記値が、メモリチャネルの数が２の累乗の数であることを示す第２の値である場合（条件ブロック８１０：「ｎｏ」）、制御ユニットは、第２のマッピングを使用してメモリ要求をメモリチャネルにマッピングし、第２のマッピングは第１のマッピングと異なる（ブロック８２５）。また、制御ユニットは、システムが２の累乗のメモリ構成を有する場合、第２の変換方式を使用して物理アドレスを正規化アドレスに変換し、第２の変換方式は第１の変換方式と異なる（ブロック８３０）。第１のマッピング及び第１の変換方式の一例は、図２に関連して説明されている。ブロック８２０，８３０の後に、制御ユニットは、メモリ要求を、選択されたマッピング方式によって示され、選択された変換方式を使用して物理アドレスから変換された正規化アドレスを有するメモリチャネル上のメモリに転送する（ブロック８３５）。ブロック８３５の後に、方法８００は終了する。

図９を参照すると、２の非累乗のメモリ構成の所定の物理アドレスについてメモリチャネルを選択するための方法９００の一実施形態が示されている。制御ユニットは、物理メモリチャネルの総数からアクティブメモリチャネルの数を決定する（ブロック９０５）。例えば、いくつかのメモリサブシステムでは、全ての物理メモリチャネルが占有及び／又はアクティブであるわけではない。また、「アクティブメモリチャネル」は、「常駐メモリチャネル」と呼ばれる場合もあることに留意されたい。一実施形態では、制御ユニットは、メモリコントローラ内に配置されている。他の実施形態では、制御ユニットは、他の場所に配置されている。

制御ユニットは、物理メモリチャネルの総数に対するアクティブメモリチャネルの数の比率を、第１の数対第２の数に減少させる（ブロック９１０）。比率を減少させることは、各数量を最大公約数で除算することを含む。比率は、比率の数が最小の整数である場合に小さくなる。例えば、６つのアクティブメモリ及び８つの物理メモリチャネルがある場合、制御ユニットは、この比率を３対４に低減する。比率を減少することができない場合、第１の数は、アクティブメモリチャネルの数と等しくなり、第２の数は、物理メモリチャネルの総数と等しくなる。ブロック９０５～９１０は、システム起動時等のように事前に実行可能であることに留意されたい。したがって、ブロック９０５～９１０は、実施形態に応じて、方法９００の一部として又は方法９００とは別に実行することができる。

後に、制御ユニットは、メモリ要求を受信する（ブロック９１５）。メモリ要求を受信したことに応じて、制御ユニットは、メモリ要求の物理アドレスビットの第１のサブセットが第１の数以上であるかどうかを判別する（ブロック９２０）。一実施形態では、物理アドレスビットの第１のサブセットは、物理アドレスとメモリチャネルとの間のマッピングを決定するビットの少なくとも一部である。ビットの第１のサブセットが第１の数以上である場合（条件ブロック９２５：「ｙｅｓ」）、制御ユニットは、第１の数を法とする物理アドレスビットの第２のサブセットに等しい第３の数を計算する（ブロック９３０）。言い換えると、第３の数は、物理アドレスビットの第２のサブセットによって表される値を第１の数で除算した後の余りに等しい。一実施形態では、物理アドレスビットの第２のサブセットは、物理アドレスビット［４３：１６］である。他の実施形態では、物理アドレスビットの第２のサブセットは、ブロックサイズ、ストライドサイズ、総アドレス空間サイズ及び／又は他の要因に依存する、物理アドレスビットの他の範囲である。別の実施形態では、ブロック９３０でのモジュロ演算は、元の物理アドレスビットではなく、物理アドレスビットの変換に対して実行される。本明細書で使用する場合、物理アドレスビットの「変換」は、アドレスビットのシフト、代替値へのアドレスビットのマッピング、又は、アドレスビットの何等かの他の数学的操作を指す。

次に、制御ユニットは、物理アドレスビットの第３のサブセットと連結された第３の数を使用して、メモリ要求のためのメモリチャネルを選択する（ブロック９３５）。制御ユニットは、物理アドレスビットの第１のサブセットの代わりに第３の数を使用することに留意されたい。物理アドレスビットの第１のサブセットは、従来のアプローチにおいてメモリチャネルを選択するために使用される。一実施形態では、物理アドレスビットの第３のサブセットは、物理アドレスビット［９：８］である。また、制御ユニットは、第５の数だけシフトアップ（つまり、左にシフト）された物理アドレスビットの第１のサブセットに等しい第４の数を計算し、第５の数は、アドレス空間のサイズに基づいて計算される（ブロック９４０）。言い換えると、物理アドレスビットの第１のサブセットは、第５の数に等しいビット数だけ左にシフトされる。事実上、これは、ビットの第１のサブセットが２で乗算されて第５の数乗になる。別の実施形態では、制御ユニットは、第５の数だけシフトアップされた物理アドレスビットの第１のサブセットの変換に等しいものとして第４の数を計算する。次に、制御ユニットは、正規化アドレスビットの第１のサブセットを、物理アドレスビットの第２のサブセットに等しいものとして計算し、上位ビットが物理アドレスビットの第１のサブセットによって置き換えられる（ブロック９４５）。次に、制御ユニットは、正規化アドレスビットの第２のサブセットを、物理アドレスビットの第４のサブセットと物理アドレスビットの第５のサブセットとの連結に等しいものとして計算する（ブロック９５０）。一実施形態では、物理アドレスビットの第４のサブセットは、物理アドレスビット［１５：１２］であり、物理アドレスビットの第５のサブセットは、物理アドレスビット［７：０］である。別の実施形態では、物理アドレスビットの第４のサブセットは、物理アドレスビット［１５：１３］である。他の実施形態では、物理アドレスビットの第４のサブセット及び第５のサブセットは、ブロックサイズ、ストライドサイズ、総アドレス空間サイズ及び／又は他の要因に依存する、物理アドレスビットの他の範囲である。

ビットの第１のサブセットが第１の数未満である場合（条件ブロック９２５：「ｎｏ」）、制御ユニットは、従来のアプローチを使用して、メモリチャネルを選択し、メモリ要求の物理アドレスに対する正規化アドレスを生成する（ブロック９５５）。ブロック９５０，９５５の後に、メモリコントローラは、正規化アドレスを用いて、選択されたメモリチャネル上のメモリにアクセスして、メモリ要求を満たす（ブロック９６０）。ブロック９６０の後に、方法９００は終了する。

図１０を参照すると、メモリチャネルを選択し、物理メモリアドレスを正規化アドレスに変換するための擬似コード１０００の別の実施形態が示されている。擬似コード１０００のために、メモリサブシステムの８つの物理メモリチャネルのうち５つのアクティブメモリチャネルが存在すると想定される。或いは、別の言い方をすれば、擬似コード１０００のために、物理メモリチャネルの総数に対するメモリサブシステム内のアクティブメモリチャネルの数の比率は、この比率の減少後に、分子５及び分母８を有すると想定される。したがって、この実施形態では、擬似コード１０００の第１の行は、物理アドレスビット［１２：１０］が５以上であるかどうかをチェックし、５は、アクティブメモリチャネルの数である。

擬似コード１０００の第１の行は、ｒｅｍａｐ＿ＩＤビット［２：０］を、物理アドレスビット［４３：１６］を３で乗算した値と物理アドレスビット［１２：１０］との合計の５を法とする値に等しく設定する。擬似コード１０００の第２の行は、物理アドレスビット［１２：１０］が５以上であるかどうかに応じて、ｍｏｄ＿ＩＤビット［２：０］を、ｒｅｍａｐ＿ＩＤビット［２：０］又は物理アドレスビット［１２：１０］に等しく設定する。擬似コード１０００の第３の行では、チャネルＩＤビット［４：０］は、ｍｏｄ＿ＩＤビット［２：０］と物理アドレスビット［９：８］との連結に等しく設定される。チャネルＩＤビット［４：０］は、受信したメモリ要求をルーティングするメモリチャネルを選択し、この特定の実施形態の場合、メモリチャネルの最大数は３２である。他の実施形態では、チャネルＩＤビットの数は、サポートされるメモリチャネルの最大数に従って変化し得る。

ビットアレイｕｐｐｅｒ＿ｂｉｔｓ［４３：１６］は、変数（ａｄｄｒ＿ｓｐａｃｅ－３）だけシフトアップされた物理アドレスビット［１２：１０］の値に等しく設定される。ビットアレイｌｏｗｅｒ＿ｂｉｔｓ［４３：１６］は、物理アドレスビット［４３：１６］と、変数（ａｄｄｒ＿ｓｐａｃｅ－３）だけシフトアップされた１から１を減じた値との間のビット毎のＡＮＤ演算の出力に等しく設定される。正規化アドレスのビット［４３：１１］は、物理アドレスビット［１２：１０］が５以上であるかどうかに応じて、ビットアレイｕｐｐｅｒ＿ｂｉｔｓとビットアレイｌｏｗｅｒ＿ｂｉｔｓとの間のビット毎のＯＲ演算の結果、又は、物理アドレスビット［４３：１６］に等しく設定される。正規化アドレスのビット［１０：０］は、物理アドレスビット［１５：１３］と物理アドレスビット［７：０］との連結に等しく設定される。例示的な擬似コード１０００が、特定の一実施形態で使用可能なコードを示すことを理解されたい。擬似コード１０００内で使用される様々なビットアレイ及び物理アドレス内の特定のビットのサイズは、他の実施形態の場合に変化し得る。使用される様々なビットアレイ及び物理アドレス内の特定のビットのサイズは、総アドレス空間、ストライドサイズ、ブロックサイズ、アクティブメモリチャネルの数、物理メモリチャネルの数等に従って変化し得る。

様々な実施形態では、ソフトウェアアプリケーションのプログラム命令を使用して、本明細書に記載された方法及び／又はメカニズムを実施する。例えば、汎用プロセッサ又は専用プロセッサによって実行可能なプログラム命令が考えられる。様々な実施形態において、そのようなプログラム命令は、高水準プログラミング言語によって表すことができる。他の実施形態では、プログラム命令は、高水準プログラミング言語からバイナリ、中間又は他の形式にコンパイルされてもよい。或いは、ハードウェアの動作又は設計を記述するプログラム命令を書き込むことができる。このようなプログラム命令を、Ｃ等の高水準のプログラミング言語によって表すことができる。或いは、Ｖｅｒｉｌｏｇ等のハードウェア設計言語（ＨＤＬ）を使用することができる。様々な実施形態では、プログラム命令は、様々な非一時的なコンピュータ可読記憶媒体の何れかに記憶される。記憶媒体は、プログラム実行のためにプログラム命令をコンピューティングシステムに提供するために、使用中にコンピューティングシステムによってアクセス可能である。一般的に、このようなコンピューティングシステムは、少なくとも１つのメモリと、プログラム命令を実行することができる１つ以上のプロセッサと、を含む。

上記の実施形態は、実装態様の非限定的な例に過ぎないことを強調しておきたい。上記の開示が十分に認識されると、当業者には多数の変形及び修正が明らかになるであろう。以下の特許請求の範囲は、このような変形及び修正の全てを包含すると解釈されることが意図されている。

Claims (20)

1. システムであって、
   １つ以上のクライアントと、
   総メモリチャネルに対するアクティブメモリチャネルの第１の比率を有するメモリサブシステムと、を備え、
   前記メモリサブシステムは、
   前記第１の比率を、第１の数対第２の数の第２の比率に低減することと、
   前記１つ以上のクライアントのうち何れかのクライアントからメモリ要求を受信することと、
   前記メモリ要求の物理アドレスビットの第１のサブセットが前記第１の数以上の値を有すると判別したことに応じて、
   前記第１の数を法とする前記物理アドレスビットの第２のサブセットに対応する値に基づいて、第３の数を計算することと、
   前記第３の数と、前記物理アドレスビットの第３のサブセットと、の連結を使用して、前記複数のメモリチャネルの中からメモリチャネルを選択することと、
   選択されたメモリチャネルに対する前記メモリ要求を完了することと、
   を行うように構成されている、
   システム。
2. 前記メモリサブシステムは、前記メモリ要求の前記物理アドレスビットの第１のサブセットが前記第１の数以上の値を有すると判別したことに応じて、
   第５の数だけシフトアップされた前記物理アドレスビットの第１のサブセットに基づく第４の数を計算することであって、前記第５の数は、前記メモリサブシステムのアドレス空間のサイズに基づいて計算される、ことと、
   正規化アドレスビットの第１のサブセットを、前記物理アドレスビットの第２のサブセットに等しいものとして計算することであって、上位ビットが前記物理アドレスビットの第１のサブセットで置き換えられる、ことと、
   正規化アドレスビットの第２のサブセットを、物理アドレスビットの第４のサブセットと物理アドレスビットの第５のサブセットとの連結に等しいものとして計算することと、
   前記選択されたメモリチャネルにおいて正規化アドレスに対する前記メモリ要求を完了することであって、前記正規化アドレスは、前記正規化アドレスビットの第１のサブセットと、前記正規化アドレスビットの第２のサブセットと、を含む、ことと、
   をさらに行うように構成されている、
   請求項１のシステム。
3. 前記メモリサブシステムは、２の非累乗の数のアクティブメモリチャネルを有する、
   請求項１のシステム。
4. 前記物理アドレスビットの第１のサブセットは、前記物理アドレスビットの第３のサブセットに隣接している、
   請求項１のシステム。
5. 前記物理アドレスビットの第４のサブセットは、前記物理アドレスビットの第１のサブセットに隣接している、
   請求項２のシステム。
6. 前記物理アドレスビットの第３のサブセットは、前記物理アドレスビットの第５のサブセットに隣接している、
   請求項２のシステム。
7. 前記１つ以上のクライアントはグラフィックエンジンであり、前記メモリ要求は、ディスプレイに表示されるピクセルをレンダリングするためのアプリケーションの一部として生成される、
   請求項１のシステム。
8. 方法であって、
   第１のデバイスの制御ユニットによって、メモリサブシステム内の物理メモリチャネルの総数のうちアクティブメモリチャネルの数を決定することと、
   前記物理メモリチャネルの総数に対する前記アクティブメモリチャネルの数の比率を、第１の数対第２の数に低減することと、
   受信したメモリ要求の物理アドレスビットの第１のサブセットが前記第１の数以上であると判別したことに応じて、
   前記第１の数を法とする物理アドレスビットの第２のサブセットに対応する値に基づいて、第３の数を計算することと、
   前記第３の数と、物理アドレスビットの第３のサブセットと、の連結を使用して、複数のメモリチャネルの中からメモリチャネルを選択することと、
   選択されたメモリチャネルに対する前記メモリ要求を完了することと、を含む、
   方法。
9. 前記メモリ要求の前記物理アドレスビットの第１のサブセットが前記第１の数以上であると判別したことに応じて、
   第５の数だけシフトアップされた前記物理アドレスビットの第１のサブセットに基づく第４の数を計算することであって、前記第５の数は、前記メモリサブシステムのアドレス空間のサイズに基づいて計算される、ことと、
   正規化アドレスビットの第１のサブセットを、前記物理アドレスビットの第２のサブセットに等しいものとして計算することであって、上位ビットが前記物理アドレスビットの第１のサブセットで置き換えられる、ことと、
   正規化アドレスビットの第２のサブセットを、物理アドレスビットの第４のサブセットと物理アドレスビットの第５のサブセットとの連結に等しいものとして計算することと、
   前記選択されたメモリチャネルにおいて正規化アドレスに対する前記メモリ要求を完了することであって、前記正規化アドレスは、前記正規化アドレスビットの第１のサブセットと、前記正規化アドレスビットの第２のサブセットと、を含む、ことと、をさらに含む、
   請求項８の方法。
10. 前記メモリサブシステムは、２の非累乗の数のアクティブメモリチャネルを有する、
    請求項８の方法。
11. 前記物理アドレスビットの第１のサブセットは、前記物理アドレスビットの第３のサブセットに隣接している、
    請求項８の方法。
12. 前記物理アドレスビットの第４のサブセットは、前記物理アドレスビットの第１のサブセットに隣接している、
    請求項９の方法。
13. 前記物理アドレスビットの第３のサブセットは、前記物理アドレスビットの第５のサブセットに隣接している、
    請求項９の方法。
14. 前記メモリ要求を、ディスプレイに表示されるピクセルをレンダリングするためのアプリケーションの一部として生成することをさらに含む、
    請求項８の方法。
15. 装置であって、
    制御ユニットと、
    複数のメモリチャネルを備えるメモリサブシステムと、を備え、
    前記制御ユニットは、
    前記メモリサブシステム内の物理メモリチャネルの総数のうちアクティブメモリチャネルの数を決定することと、
    前記物理メモリチャネルの総数に対する前記アクティブメモリチャネルの数の比率を、第１の数対第２の数に低減することと、
    受信したメモリ要求の物理アドレスビットの第１のサブセットが前記第１の数以上であると判別したことに応じて、
    前記第１の数を法とする物理アドレスビットの第２のサブセットに基づいて、第３の数を計算することと、
    前記第３の数と、物理アドレスビットの第３のサブセットと、の連結を使用して、前記複数のメモリチャネルの中からメモリチャネルを選択することと、
    選択されたメモリチャネルに対する前記メモリ要求を完了することと、
    を行うように構成されている、
    装置。
16. 前記制御ユニットは、前記メモリ要求の物理アドレスビットの第１のサブセットが前記第１の数以上であると判別したことに応じて、
    第５の数だけシフトアップされた前記物理アドレスビットの第１のサブセットに基づく第４の数を計算することであって、前記第５の数は、前記メモリサブシステムのアドレス空間のサイズに基づいて計算される、ことと、
    正規化アドレスビットの第１のサブセットを、前記物理アドレスビットの第２のサブセットに等しいものとして計算することであって、上位ビットが前記物理アドレスビットの第１のサブセットで置き換えられる、ことと、
    正規化アドレスビットの第２のサブセットを、物理アドレスビットの第４のサブセットと物理アドレスビットの第５のサブセットとの連結に等しいものとして計算することと、
    前記選択されたメモリチャネルにおいて正規化アドレスに対する前記メモリ要求を完了することであって、前記正規化アドレスは、前記正規化アドレスビットの第１のサブセットと、前記正規化アドレスビットの第２のサブセットと、を含む、ことと、
    をさらに行うように構成されている、
    請求項１５の装置。
17. 前記メモリサブシステムは、２の非累乗の数のアクティブメモリチャネルを有する、
    請求項１５の装置。
18. 前記物理アドレスビットの第１のサブセットは、前記物理アドレスビットの第３のサブセットに隣接している、
    請求項１５の装置。
19. 前記物理アドレスビットの第４のサブセットは、前記物理アドレスビットの第１のサブセットに隣接している、
    請求項１６の装置。
20. 前記物理アドレスビットの第３のサブセットは、前記物理アドレスビットの第５のサブセットに隣接している、
    請求項１６の装置。

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