JP7184926B2 - クロック分配システム - Google Patents
クロック分配システム Download PDFInfo
- Publication number
- JP7184926B2 JP7184926B2 JP2020563993A JP2020563993A JP7184926B2 JP 7184926 B2 JP7184926 B2 JP 7184926B2 JP 2020563993 A JP2020563993 A JP 2020563993A JP 2020563993 A JP2020563993 A JP 2020563993A JP 7184926 B2 JP7184926 B2 JP 7184926B2
- Authority
- JP
- Japan
- Prior art keywords
- resonator
- spines
- rib
- clock signal
- spine
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000008878 coupling Effects 0.000 claims description 93
- 238000010168 coupling process Methods 0.000 claims description 93
- 238000005859 coupling reaction Methods 0.000 claims description 93
- 238000002955 isolation Methods 0.000 claims description 38
- 239000004020 conductor Substances 0.000 claims description 36
- 230000001939 inductive effect Effects 0.000 claims description 33
- 230000000295 complement effect Effects 0.000 claims description 28
- 230000001902 propagating effect Effects 0.000 claims description 12
- 238000000034 method Methods 0.000 description 4
- 230000000116 mitigating effect Effects 0.000 description 4
- 230000004075 alteration Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000005315 distribution function Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
- H01P7/00—Resonators of the waveguide type
- H01P7/08—Strip line resonators
- H01P7/082—Microstripline resonators
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
- G06F1/105—Distribution of clock signals, e.g. skew in which the distribution is at least partially optical
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/66—High-frequency adaptations
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
- H01L2223/64—Impedance arrangements
- H01L2223/66—High-frequency adaptations
- H01L2223/6605—High-frequency electrical connections
- H01L2223/6616—Vertical connections, e.g. vias
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
- H01L2223/64—Impedance arrangements
- H01L2223/66—High-frequency adaptations
- H01L2223/6605—High-frequency electrical connections
- H01L2223/6627—Waveguides, e.g. microstrip line, strip line, coplanar line
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Nonlinear Science (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
本出願は、2018年6月19日に出願された米国特許出願第16/012517号の優先権を主張し、その全体が本明細書に組み込まれる。
本発明は、政府契約番号W911NF-14-C-0116の下で行われた。したがって、米国政府は、その契約に明記されているように本発明に対する権利を有する。
Claims (13)
- クロック分配システムであって、
第1のクロック信号を伝搬する第1の共振器スパインと、
前記第1のクロック信号に対して位相がずれた第2のクロック信号を伝搬する第2の共振器スパインと、
前記第1の共振器スパインに導電的に結合されており、それぞれの第1の変圧器結合線を介してそれぞれの第1のクロック信号を関連する第1の回路に誘導的に提供するために、前記第1のクロック信号に関する定在波共振器として配置されている、第1の共振器リブと、
前記第2の共振器スパインに導電的に結合されており、それぞれの第2の変圧器結合線を介してそれぞれの第2のクロック信号を関連する第2の回路に誘導的に提供するために、前記第2のクロック信号に関する定在波共振器として配置されている、第2の共振器リブと、
前記第1の共振器スパインが結合される前記第1の共振器リブの部分、および前記第2の共振器スパインが結合される前記第2の共振器リブの部分を含む絶縁素子であって、それぞれの第1および第2の共振器リブの部分は、互いに近くにかつ互いに平行に配置されており、前記絶縁素子は、それぞれの第1および第2の共振器リブの部分の各々の間にかつそれぞれに対して平行に延びる接地されたクロスバー導体をさらに含み、第1および第2のクロック信号の間の誘導結合および容量結合のうちの少なくとも一方を軽減する、絶縁素子と、
を含む、クロック分配システム。 - 前記第1のクロック信号は同相クロック信号であり、前記第2のクロック信号は直交位相クロック信号である、請求項1に記載のシステム。
- クロック分配システムであって、
第1のクロック信号を伝搬する第1の共振器スパインと、
前記第1のクロック信号に対して位相がずれた第2のクロック信号を伝搬する第2の共振器スパインと、
前記第1の共振器スパインに導電的に結合されており、それぞれの第1の変圧器結合線を介してそれぞれの第1のクロック信号を関連する第1の回路に誘導的に提供するために、前記第1のクロック信号に関する定在波共振器として配置されている、第1の共振器リブと、
前記第2の共振器スパインに導電的に結合されており、それぞれの第2の変圧器結合線を介してそれぞれの第2のクロック信号を関連する第2の回路に誘導的に提供するために、前記第2のクロック信号に関する定在波共振器として配置されている、第2の共振器リブと、
前記第1の共振器スパインが結合される前記第1の共振器リブの部分、および前記第2の共振器スパインが結合される前記第2の共振器リブの部分を含む絶縁素子であって、それぞれの第1および第2の共振器リブの部分は、互いに近くにかつ互いに平行に配置されており、前記第1および第2の共振器リブの部分は、第1および第2のクロック信号の間の誘導結合および容量結合のうちの少なくとも一方を軽減するために、前記第1の共振器リブの前記第1の共振器スパインへの結合部に関して、および前記第2の共振器リブの前記第2の共振器スパインへの結合部に関して、前記第1および第2の共振器リブのそれぞれの部分の長さに沿って非対称である、絶縁素子と、
を含む、システム。 - クロック分配システムであって、
第1のクロック信号を各々伝搬する複数の第1の共振器スパインと、
前記第1のクロック信号に対して位相がずれた第2のクロック信号を各々伝搬する複数の第2の共振器スパインと、
前記複数の第1の共振器スパインの各々に導電的に結合されている単一の第1の共振器リブであって、前記単一の第1の共振器リブは、それぞれの第1の変圧器結合線を介してそれぞれの第1のクロック信号を関連する第1の回路に誘導的に提供するために、前記第1のクロック信号に関する定在波共振器として配置されている、単一の第1の共振器リブと、
前記第2の共振器スパインに導電的に結合されており、それぞれの第2の変圧器結合線を介してそれぞれの第2のクロック信号を関連する第2の回路に誘導的に提供するために、前記第2のクロック信号に関する定在波共振器として配置されている、単一の第2の共振器リブと、
前記第1の共振器スパインが結合される前記第1の共振器リブの部分、および前記第2の共振器スパインが結合される前記第2の共振器リブの部分を含む絶縁素子であって、それぞれの第1および第2の共振器リブの部分は、互いに近くにかつ互いに平行に配置されており、前記単一の第1の共振器リブは、前記複数の第1の共振器スパインの各々から前記第1の共振器リブに沿って等距離に配置された複数の接地接続部を含み、前記単一の第2の共振器リブは、前記複数の第2の共振器スパインの各々から前記第2の共振器リブに沿って等距離に配置された複数の接地接続部を含み、第1および第2のクロック信号の間の誘導結合および容量結合のうちの少なくとも一方を軽減する、絶縁素子と、
を含む、システム。 - クロック分配システムであって、
第1のクロック信号を伝搬する第1の共振器スパインと、
前記第1のクロック信号に対して位相がずれた第2のクロック信号を伝搬する第2の共振器スパインと、
前記第1の共振器スパインに導電的に結合されており、それぞれの第1の変圧器結合線を介してそれぞれの第1のクロック信号を関連する第1の回路に誘導的に提供するために、前記第1のクロック信号に関する定在波共振器として配置されている、複数の第1の共振器リブと、
前記第2の共振器スパインに導電的に結合されており、それぞれの第2の変圧器結合線を介してそれぞれの第2のクロック信号を関連する第2の回路に誘導的に提供するために、前記第2のクロック信号に関する定在波共振器として配置されている、複数の第2の共振器リブと、
前記第1の共振器スパインが結合される前記第1の共振器リブの部分、および前記第2の共振器スパインが結合される前記第2の共振器リブの部分を含む絶縁素子であって、それぞれの第1および第2の共振器リブの部分は、互いに近くにかつ互いに平行に配置されている、絶縁素子と、
第1および第2の共振器スパインの間に延びており、かつ前記第1の共振器スパインと前記第1の共振器リブとを導電的に相互接続する複数の第1のクロスバーと、
第1および第2の共振器スパインの間に延びており、かつ前記第2の共振器スパインと前記第2の共振器リブとを導電的に相互接続する複数の第2のクロスバーであって、前記複数の第1の共振器リブのうちの1つおよび前記複数の第2の共振器リブのうちの1つは、複数の第1および第2のクロスバーの各それぞれの対の間にかつ前記第1および第2の共振器スパインの間に複数の列のうちの1つとして配置されており、複数の第1および第2の共振器リブの各々は、前記複数の第1および第2の共振器リブの各々が前記第1および第2の共振器スパインの間において時計回りおよび反時計回りの向きのうちの一方においてそれぞれの複数の第1および第2のクロスバーに対して平行および逆平行方向の両方に延びるように、複数の曲げ部を含み、前記複数の列は、前記複数の第1および第2の共振器リブのそれぞれ1つに対して同じおよび異なる向きに関して交互になっている、第2のクロスバーと、
を含む、システム。 - クロック分配システムであって、
第1のクロック信号を伝搬する第1の共振器スパインと、
前記第1のクロック信号に対して位相がずれた第2のクロック信号を伝搬する第2の共振器スパインと、
少なくとも1つの共振器リブであって、第1および第2の共振器スパインの各々は、前記少なくとも1つの共振器リブのそれぞれ1つに結合されており、前記少なくとも1つの共振器リブは、前記第1および第2の共振器スパインの少なくとも一方に各々導電的に結合されており、それぞれの第1の変圧器結合線を介して第1および第2のクロック信号のうちのそれぞれの少なくとも一方を関連する第1の回路に誘導的に提供するために、前記第1および第2のクロック信号のうちのそれぞれの少なくとも一方に関する定在波共振器として配置されている、少なくとも1つの共振器リブと、
前記第1および第2のクロック信号の間の誘導結合および容量結合のうちの少なくとも一方を軽減するために、前記少なくとも1つの共振器リブのそれぞれ1つへの前記第1および第2の共振器スパインの導電的結合部の間に等距離において前記少なくとも1つの共振器リブのそれぞれ1つに結合された接地接続部と、
前記少なくとも1つの共振器リブのそれぞれの部分の近くにかつそれに対して平行に配置されたDCクロスバー導体を含む絶縁素子であって、前記DCクロスバー導体は、DC電流を伝搬するように構成されている、絶縁素子と、
を含む、システム。 - クロック分配システムであって、
同相クロック信号を伝搬する第1の共振器スパインと、
直交クロック信号を伝搬する第2の共振器スパインと、
第1および第2の共振器スパインの少なくとも一方に各々導電的に結合されており、それぞれの変圧器結合線を介して同相および直交クロック信号のうちのそれぞれの少なくとも一方を関連する回路に誘導的に提供するために、前記同相および直交クロック信号のうちのそれぞれの少なくとも一方に関する定在波共振器として配置されている、少なくとも1つの共振器リブであって、前記第1および第2の共振器スパインは、互いに近くにかつ互いに平行に配置されており、前記第1および第2の共振器スパインの1つに導電的に結合された少なくとも1つの共振器リブは、前記第1および第2の共振器スパインの一方から直交して延び、前記第1および第2の共振器スパインの他方の上または下を横切っている、少なくとも1つの共振器リブと、
前記第1および第2の共振器スパインの他方の上または下を横切る前記少なくとも1つの共振器リブの部分を含む絶縁素子と、
を含む、システム。 - 請求項7に記載のクロック分配システムを含む集積回路(IC)チップであって、前記ICチップは、前記第1および第2の共振器スパインが配置されているクロック層を含み、さらに、前記クロック層に隣接する接地面層を含み、前記第1および第2の共振器スパインの1つに導電的に結合された少なくとも1つの共振器リブは、前記第1および第2の共振器スパインの他方の一方の側において前記クロック層から、前記接地面層を通り、再び前記接地面層を通って、前記第1および第2の共振器スパインの他方の反対側におけるクロック層へ戻るように伸びている、ICチップ。
- 前記システムは、接地面層から前記少なくとも1つの共振器リブの少なくとも一部分に沿って延びる少なくとも1つのビア壁をさらに含み、前記少なくとも1つの共振器リブの少なくとも一部分は、前記第1および第2の共振器スパインの他方の上または下を横切る前記少なくとも1つの共振器リブの領域を含む、請求項7に記載のシステム。
- 前記少なくとも1つの共振器リブの少なくとも1つと、前記第1および第2の共振器スパインの他方とは、前記少なくとも1つの共振器リブが前記第1および第2の共振器スパインの他方の上または下を横切る部分において厚さが減少している、請求項7に記載のシステム。
- 前記第1および第2の共振器スパインの各々は、反対の極性を有する、共振器スパインの相補的な対を含み、前記第1および第2の共振器スパインのうちの一方の相補的な対のうちの一方に導電的に結合された少なくとも1つの共振器リブは、前記第1および第2の共振器スパインのうちの一方の相補的な対のうちの一方からほぼ直交して延びており、前記第1および第2の共振器スパインのうちの他方の相補的な対の上または下を横切っている、請求項7に記載のシステム。
- 前記少なくとも1つの共振器リブは、複数の共振器リブを含み、前記共振器スパインの相補的な対は、
前記第1の共振器スパインに関連する第1の相補的な対および前記第1の共振器スパインの第2の相補的な対であって、前記第1の共振器スパインに関連する第1および第2の相補的な対は、互いにほぼ直交して配置されており、前記複数の共振器リブのうちの第1の共振器リブは、前記第1の相補的な対のうちの少なくとも一方から延びており、前記複数の共振器リブのうちの第2の共振器リブは、前記第2の相補的な対のうちの少なくとも一方から延びている、前記第1の共振器スパインに関連する第1および第2の相補的な対と、
前記第2の共振器スパインに関連する第1の相補的な対および前記第2の共振器スパインの第2の相補的な対であって、前記第2の共振器スパインに関連する第1および第2の相補的な対は、互いにほぼ直交して配置されており、前記複数の共振器リブのうちの第3の共振器リブは、前記第1の相補的な対のうちの少なくとも一方から延びており、前記複数の共振器リブのうちの第4の共振器リブは、前記第2の相補的な対のうちの少なくとも一方から延びている、前記第2の共振器スパインに関連する第1および第2の相補的な対と、
を含み、
前記複数の共振器リブのうちの第1および第3の共振器リブは、前記複数の共振器リブのうちの第2および第4の共振器リブの各々の上または下を横切っている、請求項11に記載のシステム。 - クロック分配システムであって、
第1のクロック信号を伝搬する第1の共振器スパインと、
前記第1のクロック信号に対して位相がずれた第2のクロック信号を伝搬する第2の共振器スパインであって、第1および第2の共振器スパインは、互いに近くにかつ互いに平行に配置されている、第2の共振器スパインと、
前記第1および第2の共振器スパインの少なくとも一方に各々導電的に結合されており、それぞれの第1の変圧器結合線を介して第1および第2のクロック信号のうちのそれぞれの少なくとも一方を関連する第1の回路に誘導的に提供するために、前記第1および第2のクロック信号のうちのそれぞれの少なくとも一方に関する定在波共振器として配置されている、少なくとも1つの共振器リブと、
前記第1のクロック信号と前記第2のクロック信号との間の容量結合を軽減するために前記第1および第2の共振器スパインを相互接続するインダクタを含む絶縁素子と、
を含む、システム。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US16/012,517 US10431867B1 (en) | 2018-06-19 | 2018-06-19 | Clock distribution system |
US16/012,517 | 2018-06-19 | ||
PCT/US2019/036069 WO2019245758A1 (en) | 2018-06-19 | 2019-06-07 | Clock distribution system |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2021523477A JP2021523477A (ja) | 2021-09-02 |
JP7184926B2 true JP7184926B2 (ja) | 2022-12-06 |
Family
ID=67003754
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020563993A Active JP7184926B2 (ja) | 2018-06-19 | 2019-06-07 | クロック分配システム |
Country Status (7)
Country | Link |
---|---|
US (1) | US10431867B1 (ja) |
EP (1) | EP3811178A1 (ja) |
JP (1) | JP7184926B2 (ja) |
KR (1) | KR102363589B1 (ja) |
AU (1) | AU2019290413B2 (ja) |
CA (1) | CA3100220C (ja) |
WO (1) | WO2019245758A1 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10884450B2 (en) | 2018-03-06 | 2021-01-05 | Northrop Grumman Systems Corporation | Clock distribution system |
US10754371B1 (en) * | 2019-11-13 | 2020-08-25 | Northrop Grumman Systems Corporation | Capacitive clock distribution system |
US11742326B2 (en) * | 2020-12-28 | 2023-08-29 | Microsoft Technology Licensing, Llc | Stacked superconducting integrated circuits with three dimensional resonant clock networks |
US11231742B1 (en) | 2021-03-08 | 2022-01-25 | Northrop Grumman Systems Corporation | Clock distribution resonator system |
US11429135B1 (en) | 2021-03-11 | 2022-08-30 | Northrop Grumman Systems Corporation | Clock distribution system |
US11809224B2 (en) * | 2021-03-30 | 2023-11-07 | Microsoft Technology Licensing, Llc | Topologies for interconnecting capacitive and inductive elements in a capacitively-coupled rib |
US11770113B2 (en) | 2021-12-23 | 2023-09-26 | IMEC USA NANOELECTRONICS DESIGN CENTER, Inc. | Resonant LC power network for superconducting digital circuits |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20160125309A1 (en) | 2014-11-04 | 2016-05-05 | Northrop Grumman Systems Corporation | Mixed coupling between a qubit and resonator |
WO2016209387A1 (en) | 2015-06-22 | 2016-12-29 | Northrop Grumman Systems Corporation | Clock distribution system |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR1548848A (ja) * | 1967-01-13 | 1968-12-06 | ||
US5432486A (en) * | 1993-05-20 | 1995-07-11 | Northern Telecom Limited | Capacitive and inductive coupling connector |
US5365205A (en) * | 1993-05-20 | 1994-11-15 | Northern Telecom Limited | Backplane databus utilizing directional couplers |
JP3399630B2 (ja) * | 1993-09-27 | 2003-04-21 | 株式会社日立製作所 | バスシステム |
US5990721A (en) | 1997-08-18 | 1999-11-23 | Ncr Corporation | High-speed synchronous clock generated by standing wave |
JP3880286B2 (ja) * | 1999-05-12 | 2007-02-14 | エルピーダメモリ株式会社 | 方向性結合式メモリシステム |
US6563358B1 (en) | 2000-09-20 | 2003-05-13 | Nortel Networks Limited | Technique for distributing common phase clock signals |
TWI402658B (zh) * | 2005-05-13 | 2013-07-21 | Avago Technologies General Ip | 低頻時鐘產生技術 |
US9722589B1 (en) | 2016-04-15 | 2017-08-01 | Microsoft Technology Licensing, Llc | Clock distribution network for a superconducting integrated circuit |
-
2018
- 2018-06-19 US US16/012,517 patent/US10431867B1/en active Active
-
2019
- 2019-06-07 JP JP2020563993A patent/JP7184926B2/ja active Active
- 2019-06-07 CA CA3100220A patent/CA3100220C/en active Active
- 2019-06-07 WO PCT/US2019/036069 patent/WO2019245758A1/en unknown
- 2019-06-07 EP EP19733347.9A patent/EP3811178A1/en active Pending
- 2019-06-07 KR KR1020207032286A patent/KR102363589B1/ko active IP Right Grant
- 2019-06-07 AU AU2019290413A patent/AU2019290413B2/en active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20160125309A1 (en) | 2014-11-04 | 2016-05-05 | Northrop Grumman Systems Corporation | Mixed coupling between a qubit and resonator |
WO2016209387A1 (en) | 2015-06-22 | 2016-12-29 | Northrop Grumman Systems Corporation | Clock distribution system |
Also Published As
Publication number | Publication date |
---|---|
KR102363589B1 (ko) | 2022-02-16 |
KR20200141484A (ko) | 2020-12-18 |
US10431867B1 (en) | 2019-10-01 |
WO2019245758A1 (en) | 2019-12-26 |
CA3100220C (en) | 2023-08-08 |
CA3100220A1 (en) | 2019-12-26 |
JP2021523477A (ja) | 2021-09-02 |
EP3811178A1 (en) | 2021-04-28 |
AU2019290413A1 (en) | 2020-10-29 |
AU2019290413B2 (en) | 2021-08-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP7184926B2 (ja) | クロック分配システム | |
KR102434491B1 (ko) | 클록 분배 시스템 | |
US10754371B1 (en) | Capacitive clock distribution system | |
JP6549255B2 (ja) | クロック分配システム | |
US20150373837A1 (en) | Transmission of signals on multi-layer substrates with minimum interference | |
US11132017B2 (en) | Clock distribution system |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20201117 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20201117 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20210928 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20211222 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20220517 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20220722 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20221115 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20221124 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7184926 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |