JP7183341B2 - game machine - Google Patents
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Description
本発明は、遊技動作に起因する抽選処理を行い、その抽選結果に対応する画像演出を実行する遊技機に関し、特に、迫力ある画像演出を安定して実行できる遊技機に関する。 The present invention relates to a game machine that performs lottery processing based on game operations and executes image effects corresponding to the lottery results, and more particularly to a game machine that can stably execute powerful image effects.
パチンコ機などの弾球遊技機は、遊技盤に設けた図柄始動口と、複数の表示図柄による一連の図柄変動態様を表示する図柄表示部と、開閉板が開閉される大入賞口などを備えて構成されている。そして、図柄始動口に設けられた検出スイッチが遊技球の通過を検出すると入賞状態となり、遊技球が賞球として払出された後、図柄表示部では表示図柄が所定時間変動される。その後、７・７・７などの所定の態様で図柄が停止すると大当り状態となり、大入賞口が繰返し開放されて、遊技者に有利な遊技状態を発生させている。 A pinball game machine such as a pachinko machine is equipped with a pattern starting port provided on a game board, a pattern display section for displaying a series of pattern variations by a plurality of display patterns, and a prize winning port in which an opening/closing plate is opened and closed. configured as follows. When the detection switch provided at the symbol start port detects the passage of the game ball, the winning state is entered, and after the game ball is paid out as a prize ball, the displayed symbols are changed in the symbol display unit for a predetermined period of time. After that, when the symbols stop in a predetermined manner such as 7, 7, 7, etc., a big hit state is entered, and the big winning opening is repeatedly opened to generate a game state advantageous to the player.
このような遊技状態を発生させるか否かは、図柄始動口に遊技球が入賞したことを条件に実行される大当り抽選で決定されており、上記の図柄変動動作は、この抽選結果を踏まえたものとなっている。例えば、抽選結果が当選状態である場合には、リーチアクションなどと称される演出動作を２０秒前後実行し、その後、特別図柄を整列させている。一方、ハズレ状態の場合にも、同様のリーチアクションが実行されることがあり、この場合には、遊技者は、大当り状態になることを強く念じつつ演出動作の推移を注視することになる。そして、図柄変動動作の終了時に、停止ラインに所定図柄が揃えば、大当り状態であることが遊技者に保証されたことになる。 Whether or not to generate such a game state is determined by a jackpot lottery that is executed on the condition that a game ball has entered the symbol start opening, and the above-described symbol variation operation is based on the results of this lottery. It is a thing. For example, when the lottery result is a winning state, a performance operation called reach action is executed for about 20 seconds, and then the special symbols are arranged. On the other hand, a similar ready-to-win action may be executed even in the case of a losing state, and in this case, the player will pay attention to the transition of the performance action while strongly hoping for a big win state. Then, when the predetermined symbols are aligned on the stop line at the end of the symbol variation operation, the player is guaranteed a big hit state.
この種の遊技機では、各種の演出を複雑化かつ豊富化したいところ、特に、画像演出については、その要請が高い。そこで、出願人は、各種の提案をしているが（引用文献１～引用文献４）、画像演出の更なる高度化や、画像演出制御の改善が望まれるところである。
In this type of game machine, there is a desire to make various effects more complex and rich, and there is a high demand for image effects in particular. Therefore, the applicant has made various proposals (cited
本発明は、上記の課題に鑑みてなされたものであり、より改善された画像演出制御を実行可能な遊技機を提供することを目的とする。 SUMMARY OF THE INVENTION It is an object of the present invention to provide a gaming machine capable of executing more improved image effect control.
上記の目的を達成するため、本発明に係る遊技機は、表示装置の表示画面を特定するための各種のコマンドを記載したディスプレイリストを発行する画像制御手段と、前記各種のコマンドに基づく所定の画像データを、所定のＲＷメモリに完成させる画像生成手段と、前記画像データの基礎データとなる各種の圧縮データを記憶するＣＧメモリと、を有して構成され、所定ビット位置以下の下位ビットが全て０となる基点アドレスに基づいて、前記ＲＷメモリに、複数種類の記憶領域が確保され、前記画像制御手段は、ＤＭＡ（Direct Memory Access）動作を実行可能なＤＭＡＣ回路と、前記ＤＭＡＣ回路の動作を規定する設定値が設定される制御レジスタと、を有して構成され、前記ＤＭＡＣ回路によるＤＭＡ動作に関し、データの転送元と転送先を含んだ必要情報を、所定の制御レジスタに設定する設定手段と、規定の制御レジスタへの設定値に基づいて前記ＤＭＡＣ回路を機能させて、ＤＭＡ動作を開始させる開始手段と、を設け、開始させたＤＭＡ動作の完了を待つことなく、その後の制御動作に移行する一方、前記設定手段による設定処理は、前記ＤＭＡＣ回路のＤＭＡ動作を禁止状態としたうえで実行される。 In order to achieve the above object, the gaming machine according to the present invention includes image control means for issuing a display list describing various commands for specifying a display screen of a display device, and predetermined commands based on the various commands. An image generating means for completing image data in a predetermined RW memory, and a CG memory for storing various compressed data as basic data of the image data. A plurality of types of storage areas are secured in the RW memory based on a base address that is all 0, and the image control means includes a DMAC circuit capable of executing a DMA (Direct Memory Access) operation, and an operation of the DMAC circuit . and a control register in which a setting value specifying is set, and necessary information regarding the DMA operation by the DMAC circuit, including the data transfer source and transfer destination, is set in the predetermined control register and a starting means for causing the DMAC circuit to function based on a set value in a prescribed control register to start a DMA operation. , the setting process by the setting means is executed after the DMA operation of the DMAC circuit is disabled.
上記した本発明によれば、ＲＷメモリを適宜に分割することで高速アクセスが可能となり、高度化された画像演出であっても、円滑適切な画像制御動作を実行することができる。 According to the above-described present invention, by appropriately dividing the RW memory, high-speed access becomes possible, and smooth and appropriate image control operations can be executed even with advanced image effects.
以下、実施例に基づいて本発明を詳細に説明する。図１は、本実施例のパチンコ機ＧＭを示す斜視図である。このパチンコ機ＧＭは、島構造体に着脱可能に装着される矩形枠状の木製外枠１と、外枠１に固着されたヒンジ２を介して開閉可能に枢着される前枠３とで構成されている。この前枠３には、遊技盤５が、裏側からではなく、表側から着脱自在に装着され、その前側には、ガラス扉６と前面板７とが夫々開閉自在に枢着されている。
The present invention will be described in detail below based on examples. FIG. 1 is a perspective view showing the pachinko machine GM of this embodiment. This pachinko machine GM comprises a rectangular wooden
ガラス扉６の外周には、ＬＥＤランプなどによる電飾ランプが、略Ｃ字状に配置されている。一方、ガラス扉６の上部左右位置と下側には、全３個のスピーカが配置されている。上部に配置された２個のスピーカは、各々、左右チャンネルＲ，Ｌの音声を出力し、下側のスピーカは低音を出力するよう構成されている。
Illuminated lamps such as LED lamps are arranged in a substantially C shape around the outer periphery of the
前面板７には、発射用の遊技球を貯留する上皿８が装着され、前枠３の下部には、上皿８から溢れ出し又は抜き取った遊技球を貯留する下皿９と、発射ハンドル１０とが設けられている。発射ハンドル１０は発射モータと連動しており、発射ハンドル１０の回動角度に応じて動作する打撃槌によって遊技球が発射される。
An
上皿８の外周面には、チャンスボタン１１が設けられている。このチャンスボタン１１は、遊技者の左手で操作できる位置に設けられており、遊技者は、発射ハンドル１０から右手を離すことなくチャンスボタン１１を操作できる。このチャンスボタン１１は、通常時には機能していないが、ゲーム状態がボタンチャンス状態となると内蔵ランプが点灯されて操作可能となる。なお、ボタンチャンス状態は、必要に応じて設けられるゲーム状態である。
A
また、チャンスボタン１１の下方には、ロータリースイッチ型の音量スイッチＶＬＳＷが配置されており、遊技者が音量スイッチＶＬＳＷを操作することで、無音レベル（＝０）から最高レベル（＝７）まで、スピーカ音量を８段階に調整できるようになっている。なお、スピーカの音量は、係員だけが操作可能な設定スイッチ（不図示）によって初期設定されており、遊技者が音量スイッチＶＬＳＷを操作しない限り、初期設定音量が維持される。また、異常事態が発生したことを報知する異常報知音は、係員による初期設定音量や、遊技者の設定音量に拘らず最高音量で放音される。
A rotary switch-type volume switch VLSW is arranged below the
上皿８の右部には、カード式球貸し機に対する球貸し操作用の操作パネル１２が設けられ、カード残額を３桁の数字で表示する度数表示部と、所定金額分の遊技球の球貸しを指示する球貸しスイッチと、ゲーム終了時にカードの返却を指令する返却スイッチとが設けられている。
On the right side of the
図２に示すように、遊技盤５の表面には、金属製の外レールと内レールとからなるガイドレール１３が環状に設けられ、その略中央には、中央開口ＨＯが設けられている。そして、中央開口ＨＯの下方には、不図示の可動演出体が隠蔽状態で収納されており、可動予告演出時には、その可動演出体が上昇して露出状態となることで、所定の信頼度の予告演出を実現している。ここで、予告演出とは、遊技者に有利な大当り状態が招来することを不確定に報知する演出であり、予告演出の信頼度とは、大当り状態が招来する確率を意味している。
As shown in FIG. 2, on the surface of the
中央開口ＨＯには、大型（例えば、横１２８０×縦１０２４ピクセル）の液晶カラーディスプレイ（ＬＣＤ）で構成されたメイン表示装置ＤＳ１が配置され、メイン表示装置ＤＳ１の右側には、小型（例えば、横４８０×縦８００ピクセル）の液晶カラーディスプレイで構成された可動式のサブ表示装置ＤＳ２が配置されている。メイン表示装置ＤＳ１は、大当り状態に係わる特定図柄を変動表示すると共に背景画像や各種のキャラクタなどをアニメーション的に表示する装置である。この表示装置ＤＳ１は、中央部に特別図柄表示部Ｄａ～Ｄｃと右上部に普通図柄表示部１９とを有している。そして、特別図柄表示部Ｄａ～Ｄｃでは、大当り状態の招来を期待させるリーチ演出が実行されることがあり、特別図柄表示部Ｄａ～Ｄｃ及びその周りでは、適宜な予告演出などが実行される。
A main display device DS1 composed of a large liquid crystal color display (LCD) (for example, 1280 pixels wide by 1024 pixels long) is arranged in the central opening HO. A movable sub-display device DS2 composed of a liquid crystal color display of 480×800 pixels is arranged. The main display device DS1 is a device that variably displays specific symbols related to a big win state and also displays a background image, various characters, and the like in an animated manner. This display device DS1 has special symbol display portions Da to Dc in the central portion and a normal
サブ表示装置ＤＳ２は、通常時には、その表示画面が遊技者に見やすい角度に傾斜した静止状態で画像情報を表示している。但し、所定の予告演出時には、遊技者に見やすい角度に傾斜角度を変えながら、図示の左側に移動する共に、所定の予告画像を表示するようになっている。 The sub-display device DS2 normally displays image information in a stationary state in which the display screen is tilted at an angle that is easy for the player to see. However, during a predetermined notice effect, it moves to the left side of the drawing while changing the tilt angle to an angle that is easy for the player to see, and displays a predetermined notice image.
すなわち、実施例のサブ表示装置ＤＳ２は、単なる表示装置ではなく、予告演出を実行する可動演出体としても機能している。ここで、サブ表示装置ＤＳ２による予告演出は、その信頼度が高く設定されており、遊技者は、大きな期待感をもってサブ表示装置ＤＳ２の移動動作に注目することになる。 In other words, the sub-display device DS2 of the embodiment functions not only as a display device but also as a movable effect body for executing the advance notice effect. Here, the advance notice effect by the sub-display device DS2 is set to have a high degree of reliability, and the player pays attention to the moving action of the sub-display device DS2 with great anticipation.
ところで、遊技球が落下移動する遊技領域には、第１図柄始動口１５ａ、第２図柄始動口１５ｂ、第１大入賞口１６ａ、第２大入賞口１６ｂ、普通入賞口１７、及び、ゲート１８が配設されている。これらの入賞口１５～１８は、それぞれ内部に検出スイッチを有しており、遊技球の通過を検出できるようになっている。
By the way, the game area where the game ball falls and moves includes the first
第１図柄始動口１５ａの上部には、導入口ＩＮから進入した遊技球がシーソー状又はルーレット状に移動した後に、第１図柄始動口１５に入賞可能に構成された演出ステージ１４が配置されている。そして、第１図柄始動口１５に遊技球が入賞すると、特別図柄表示部Ｄａ～Ｄｃの変動動作が開始されるよう構成されている。
Above the first
第２図柄始動口１５ｂは、左右一対の開閉爪を備えた電動式チューリップで開閉されるように構成され、普通図柄表示部１９の変動後の停止図柄が当り図柄を表示した場合には、所定時間だけ、若しくは、所定個数の遊技球を検出するまで、開閉爪が開放されるようになっている。
The second
なお、普通図柄表示部１９は、普通図柄を表示するものであり、ゲート１８を通過した遊技球が検出されると、普通図柄が所定時間だけ変動し、遊技球のゲート１８の通過時点において抽出された抽選用乱数値により決定される停止図柄を表示して停止する。
The normal
第１大入賞口１６ａは、前後方向に進退するスライド盤を有して構成され、第２大入賞口１６ｂは、下端が軸支されて前方に開放する開閉板を有して構成されている。第１大入賞口１６ａや第２大入賞口１６ｂの動作は、特に限定されないが、この実施例では、第１大入賞口１６ａは、第１図柄始動口１５ａに対応し、第２大入賞口１６ｂは、第１図柄始動口１５ｂに対応するよう構成されている。
The first big
すなわち、第１図柄始動口１５ａに遊技球が入賞すると、特別図柄表示部Ｄａ～Ｄｃの変動動作が開始され、その後、所定の大当り図柄が特別図柄表示部Ｄａ～Ｄｃに整列すると、第１大当りたる特別遊技が開始され、第１大入賞口１６ａのスライド盤が、前方に開放されて遊技球の入賞が容易化される。
That is, when the game ball wins in the first
一方、第２図柄始動口１５ｂへの遊技球の入賞によって開始された変動動作の結果、所定の大当り図柄が特別図柄表示部Ｄａ～Ｄｃに整列すると、第２大当りたる特別遊技が開始され、第２大入賞口１６ｂの開閉板が開放されて遊技球の入賞が容易化される。特別遊技（大当り状態）の遊技価値は、整列する大当り図柄などに対応して種々相違するが、何れの遊技価値が付与されるかは、遊技球の入賞タイミングに応じた抽選結果に基づいて予め決定される。
On the other hand, as a result of the fluctuation operation started by the winning of the game ball to the second
典型的な大当り状態では、大入賞口１６の開閉板が開放された後、所定時間が経過し、又は所定数（例えば１０個）の遊技球が入賞すると開閉板が閉じる。このような動作は、最大で例えば１５回まで継続され、遊技者に有利な状態に制御される。なお、特別図柄表示部Ｄａ～Ｄｃの変動後の停止図柄が特別図柄のうちの特定図柄であった場合には、特別遊技の終了後のゲームが高確率状態（確変状態）となるという特典が付与される。
In a typical jackpot state, after the opening/closing plate of the big winning
図３は、上記した各動作を実現するパチンコ機ＧＭの全体回路構成を示すブロック図であり、図４（ａ）はその一部を詳細に図示したものである。 FIG. 3 is a block diagram showing the overall circuit configuration of the pachinko machine GM that implements the operations described above, and FIG. 4(a) shows a portion thereof in detail.
図３に示す通り、このパチンコ機ＧＭは、ＡＣ２４Ｖを受けて各種の直流電圧や、電源異常信号ＡＢＮ１、ＡＢＮ２を出力する電源基板２０と、遊技制御動作を中心統括的に担う主制御基板２１と、音声演出用の回路素子ＳＮＤを搭載した演出インタフェイス基板２２と、主制御基板２１から受けた制御コマンドＣＭＤに基づいてランプ演出、音声演出、及び画像演出を統一的に実行する演出制御基板２３と、演出制御基板２３と表示装置ＤＳ１，ＤＳ２の間に位置する液晶インタフェイス基板２４と、主制御基板２１から受けた制御コマンドＣＭＤ’に基づいて払出モータＭを制御して遊技球を払い出す払出制御基板２５と、遊技者の操作に応答して遊技球を発射させる発射制御基板２６と、を中心に構成されている。
As shown in FIG. 3, the pachinko machine GM includes a
本実施例の場合、演出インタフェイス基板２２と、演出制御基板２３と、液晶インタフェイス基板２４とは、配線ケーブルを経由することなく、雄型コネクタと雌型コネクタとを直結されている。そのため、各電子回路の回路構成を複雑高度化しても基板全体の収納空間を最小化できると共に、接続ラインを最短化することで耐ノイズ性を高めることができる。
In the case of this embodiment, the effect interface board 22, the
図示の通り、主制御基板２１が出力する制御コマンドＣＭＤ’は、主基板中継基板３３を経由して、払出制御基板２５に伝送される。一方、主制御基板２１が出力する制御コマンドＣＭＤは、演出インタフェイス基板２２を経由して演出制御基板２３に伝送される。制御コマンドＣＭＤ，ＣＭＤ’は、何れも１６ｂｉｔ長であるが、８ｂｉｔ長毎に２回に分けてパラレル送信される。
As shown, the control command CMD' output by the
主制御基板２１と払出制御基板２５には、ワンチップマイコンを含むコンピュータ回路が搭載されている。また、演出制御基板２３には、ＶＤＰ回路（Video Display Processor ）５２や内蔵ＣＰＵ回路５１などのコンピュータ回路が内蔵された複合チップ５０が搭載されている。そこで、これらの制御基板２１、２５、２３と、演出インタフェイス基板２２や液晶インタフェイス基板２４に搭載された回路、及びその回路によって実現される動作を機能的に総称して、本明細書では、主制御部２１、演出制御部２３、及び払出制御部２５と言うことがある。なお、主制御部２１に対して、演出制御部２３と、払出制御部２５がサブ制御部となる。
A computer circuit including a one-chip microcomputer is mounted on the
また、このパチンコ機ＧＭは、図３の破線で囲む枠側部材ＧＭ１と、遊技盤５の背面に固定された盤側部材ＧＭ２とに大別されている。枠側部材ＧＭ１には、ガラス扉６や前面板７が枢着された前枠３と、その外側の木製外枠１とが含まれており、機種の変更に拘わらず、長期間にわたって遊技ホールに固定的に設置される。一方、盤側部材ＧＭ２は、機種変更に対応して交換され、新たな盤側部材ＧＭ２が、元の盤側部材の代わりに枠側部材ＧＭ１に取り付けられる。なお、枠側部材１を除く全てが、盤側部材ＧＭ２である。
Further, the pachinko machine GM is roughly divided into a frame-side member GM1 surrounded by a dashed line in FIG. The frame-side member GM1 includes a
図３の破線枠に示す通り、枠側部材ＧＭ１には、電源基板２０と、払出制御基板２５と、発射制御基板２６と、枠中継基板３６とが含まれており、これらの回路基板が、前枠３の適所に各々固定されている。一方、遊技盤５の背面には、主制御基板２１、演出制御基板２３が、表示装置ＤＳ１，ＤＳ２やその他の回路基板と共に固定されている。そして、枠側部材ＧＭ１と盤側部材ＧＭ２とは、一箇所に集中配置された接続コネクタＣ１～Ｃ４によって電気的に接続されている。
3, the frame-side member GM1 includes a
電源基板２０は、接続コネクタＣ２を通して、主基板中継基板３３に接続され、接続コネクタＣ３を通して、電源中継基板３４に接続されている。そして、電源基板２０には、交流電源の投入と遮断とを監視する電源監視部ＭＮＴが設けられている。電源監視部ＭＮＴは、交流電源の遮断を検知すると、電源異常信号ＡＢＮ１，ＡＢＮ２を、直ちにＬレベルに遷移させる。なお、電源異常信号ＡＢＮ１，ＡＢＮ２は、電源投入後に速やかにＨレベルとなる。
The
主基板中継基板３３は、電源基板２０から出力される電源異常信号ＡＢＮ１、バックアップ電源ＢＡＫ、及びＤＣ５Ｖ，ＤＣ１２Ｖ，ＤＣ３２Ｖを、そのまま主制御部２１に出力している。また、電源中継基板３４は、電源基板２０から受けた交流及び直流の電源電圧を、そのまま演出インタフェイス基板２２に出力している。
The main
図示の通り、演出インタフェイス基板２２には、音声プロセッサ２７などの音声回路ＳＮＤが搭載され、演出制御基板２３には、ＶＤＰ回路５２やＣＰＵ回路５１などのコンピュータ回路が内蔵された複合チップ５０が搭載されている。
As shown, the effect interface board 22 is equipped with a sound circuit SND such as a
また、演出インタフェイス基板２２には、電源投入時に、電源電圧の上昇を検知してリセット信号ＳＹＳ（ＣＰＵリセット信号）を生成するリセット回路ＲＳＴ３が搭載されている。このＣＰＵリセット信号ＳＹＳは、演出インタフェイス基板２２の音声回路ＳＮＤや、演出制御基板２３の複合チップ５０に伝送されることで、各電子素子を同期的に電源リセットしている。なお、後述するように、ＣＰＵ回路５１のプログラム処理が無限ループ状態となると、ＣＰＵ回路５１に内蔵されたウォッチドッグタイマ５８（図４（ａ）参照）が起動して、音声回路ＳＮＤと複合チップ５０が同期して異常リセットされる。
In addition, the performance interface board 22 is equipped with a reset circuit RST3 that detects an increase in the power supply voltage and generates a reset signal SYS (CPU reset signal) when the power is turned on. This CPU reset signal SYS is transmitted to the sound circuit SND of the effect interface board 22 and the
次に、枠側部材ＧＭ１たる払出制御基板２５は、中継基板を介することなく、電源基板２０に直結されて、主制御部２１が受けると同様の電源異常信号ＡＢＮ２や、バックアップ電源ＢＡＫを、その他の電源電圧と共に受けている。また、主制御部２１と払出制御部２５には、各々、リセット回路ＲＳＴ１，ＲＳＴ２が搭載されており、電源投入時に電源リセット信号が生成され、各コンピュータ回路が電源リセットされるよう構成されている。
Next, the
このように、本実施例では、主制御部２１と、払出制御部２５と、演出インタフェイス基板２２に、各々、リセット回路ＲＳＴ１～ＲＳＴ３を配置しており、ＣＰＵリセット信号ＳＹＳが回路基板間で伝送されることがない。すなわち、ＣＰＵリセット信号ＳＹＳを伝送する配線ケーブルが存在しないので、配線ケーブルに重畳するノイズによって、コンピュータ回路が異常リセットされるおそれが解消される。
Thus, in this embodiment, the reset circuits RST1 to RST3 are arranged in the
但し、主制御部２１や払出制御部２５に設けられたリセット回路ＲＳＴ１，ＲＳＴ２は、各々ウォッチドッグタイマを内蔵しており、各制御部２１，２５のＣＰＵから、定時的なクリアパルスを受けない場合には、各ＣＰＵは強制的にリセットされる。
However, the reset circuits RST1 and RST2 provided in the
また、主制御部２１には、係員が操作可能な初期化スイッチＳＷが配置されており、電源投入時、初期化スイッチＳＷがＯＮ操作されたか否かを示すＲＡＭクリア信号ＣＬＲが出力されるよう構成されている。このＲＡＭクリア信号ＣＬＲは、主制御部２１と払出制御部２５のワンチップマイコンに伝送され、各制御部２１，２５のワンチップマイコンの内蔵ＲＡＭの全領域を初期設定するか否かを決定している。
Further, the
また、主制御部２１及び払出制御部２５は、電源基板２０から電源異常信号ＡＢＮ１，ＡＢＮ２を受けることによって、停電や営業終了に先立って、必要な終了処理を開始するようになっている。また、バックアップ電源ＢＡＫは、営業終了や停電により交流電源２４Ｖが遮断された後も、主制御部２１と払出制御部２５のワンチップマイコンの内蔵ＲＡＭのデータを保持するＤＣ５Ｖの直流電源である。したがって、主制御部２１と払出制御部２５は、電源遮断前の遊技動作を電源投入後に再開できることになる（電源バックアップ機能）。このパチンコ機では少なくとも数日は、各ワンチップマイコンのＲＡＭの記憶内容が保持されるよう設計されている。
In addition, the
図３に示す通り、主制御部２１は、払出制御部２５から、遊技球の払出動作を示す賞球計数信号や、払出動作の異常に係わるステイタス信号ＣＯＮや、動作開始信号ＢＧＮを受信している。ステイタス信号ＣＯＮには、例えば、補給切れ信号、払出不足エラー信号、下皿満杯信号が含まれる。動作開始信号ＢＧＮは、電源投入後、払出制御部２５の初期動作が完了したことを主制御部２１に通知する信号である。
As shown in FIG. 3, the
また、主制御部２１は、遊技盤中継基板３２を経由して、遊技盤５の各遊技部品に接続されている。そして、遊技盤上の各入賞口１６～１８に内蔵された検出スイッチのスイッチ信号を受ける一方、電動式チューリップなどのソレノイド類を駆動している。ソレノイド類や検出スイッチは、主制御部２１から配電された電源電圧ＶＢ（１２Ｖ）で動作するよう構成されている。また、図柄始動口１５への入賞状態などを示す各スイッチ信号は、電源電圧ＶＢ（１２Ｖ）と電源電圧Ｖｃｃ（５Ｖ）とで動作するインタフェイスＩＣで、ＴＴＬレベル又はＣＭＯＳレベルのスイッチ信号に変換された上で、主制御部２１に伝送される。
Also, the
先に説明した通り、演出インタフェイス基板２２と演出制御基板２３と液晶インタフェイス基板２４とはコネクタ連結によって一体化されており、演出インタフェイス基板２２は、電源中継基板３４を経由して、電源基板２０から各レベルの直流電圧（５Ｖ，１２Ｖ，３２Ｖ）を受けている（図３及び図４（ａ）参照）。
As described above, the effect interface board 22, the
図３に示す通り、演出インタフェイス基板２２は、主制御部２１から制御コマンドＣＭＤとストローブ信号ＳＴＢとを受けて、演出制御基板２３に転送している。より詳細には、図４（ａ）に示す通りであり、制御コマンドＣＭＤとストローブ信号ＳＴＢは、入力バッファ４０を経由して、演出制御基板２３の複合チップ５０（ＣＰＵ回路５１）に転送される。
As shown in FIG. 3 , the effect interface board 22 receives the control command CMD and the strobe signal STB from the
また、リセット回路ＲＳＴ３で生成されたＣＰＵリセット信号ＳＹＳは、入力バッファ４０とＯＲ回路Ｇ１とを経由して、演出制御基板２３と、音声プロセッサ２７などの音声回路ＳＮＤに供給されている。図示の通り、ＯＲ回路Ｇ１には、ＷＤＴ回路５８のアンダーフロー信号ＵＦも供給されており、二つの信号ＳＹＳ，ＵＦの何れかがアクティブレベルとなると、複合チップ５０の内部回路と、音声回路ＳＮＤが同期してリセット状態になる（異常リセット）。異常リセットされる複合チップ５０の内部回路には、ＣＰＵ回路５１と、ＶＤＰ回路５２が含まれ、異常リセットされる音声回路ＳＮＤには、音声プロセッサ２７と、音声メモリ２８が含まれている。
Also, the CPU reset signal SYS generated by the reset circuit RST3 is supplied to the
図４（ａ）に示す通り、演出インタフェイス基板２２の入力バッファ４４は、枠中継基板３５，３６からチャンスボタン１１や音量スイッチＶＬＳＷのスイッチ信号を受け、各スイッチ信号を演出制御基板２３のＣＰＵ回路５１に伝送している。具体的には、音量スイッチＶＬＳＷの接点位置（０～７）を示すエンコーダ出力の３ｂｉｔ長と、チャンスボタン１１のＯＮ／ＯＦＦ状態を示す１ｂｉｔ長をＣＰＵ回路５１に伝送している。
As shown in FIG. 4A, the
また、演出インタフェイス基板２２には、ランプ駆動基板３０やモータランプ駆動基板３１が接続されると共に、枠中継基板３５，３６を経由して、ランプ駆動基板３７にも接続されている。図示の通り、ランプ駆動基板３０に対応して、出力バッファ４２が配置され、モータランプ駆動基板３１に対応して、入力バッファ４３ａと出力バッファ４３ｂが配置されている。なお、図４（ａ）では、便宜上、入力バッファ４３ａと出力バッファ４３ｂを総称して、入出力バッファ４３と記載している。入力バッファ４３ａは、可動演出体たる役物の現在位置（演出モータＭ１～Ｍｎの回転位置）を把握する原点センサの出力ＳＮ０～ＳＮｎを受けて、演出制御基板２３のＣＰＵ回路５１に伝送している。
The effect interface board 22 is connected to the
ランプ駆動基板３０、モータランプ駆動基板３１、及び、ランプ駆動基板３７には、同種のドライバＩＣが搭載されており、演出インタフェイス基板２２は、演出制御基板２３から受けるシリアル信号を、各ドライバＩＣに転送している。シリアル信号は、具体的には、ランプ（モータ）駆動信号ＳＤＡＴＡとクロック信号ＣＫであり、駆動信号ＳＤＡＴＡがクロック同期方式で各ドライバＩＣに伝送され、多数のＬＥＤランプや電飾ランプによるランプ演出や、演出モータＭ１～Ｍｎによる役物演出が実行される。
The
本実施例の場合、ランプ演出は、三系統のランプ群ＣＨ０～ＣＨ２によって実行されており、ランプ駆動基板３７は、枠中継基板３５，３６を経由して、ＣＨ０のランプ駆動信号ＳＤＡＴＡ０を、クロック信号ＣＫ０に同期して受けている。なお、シリアル信号として伝送される一連のランプ駆動信号ＳＤＡＴＡ０は、動作制御信号ＥＮＡＢＬＥ０がアクティブレベルに変化したタイミングで、ドライバＩＣからランプ群ＣＨ０に出力されることで一斉に点灯状態が更新される。
In the case of this embodiment, the lamp effect is executed by three lamp groups CH0 to CH2, and the
以上の点は、ランプ駆動基板３０についても同様であり、ランプ駆動基板３０のドライバＩＣは、ランプ群ＣＨ１のランプ駆動信号ＳＤＡＴＡ１を、クロック信号ＣＫ１に同期して受け、動作制御信号ＥＮＡＢＬＥ１がアクティブレベルに変化したタイミングで、ランプ群ＣＨ１の点灯状態を一斉に更新している。
The above points also apply to the
一方、モータランプ駆動基板３１に搭載されたドライバＩＣは、クロック同期式で伝送されるランプ駆動信号を受けてランプ群ＣＨ２を駆動すると共に、クロック同期式で伝送されるモータ駆動信号を受けて、複数のステッピングモータで構成された演出モータ群Ｍ１～Ｍｎを駆動している。なお、ランプ駆動信号とモータ駆動信号は、一連のシリアル信号ＳＤＡＴＡ２であって、クロック信号ＣＫ１に同期してシリアル伝送され、これを受けたドライバＩＣは、動作制御信号ＥＮＡＢＬＥ２がアクティブレベルに変化するタイミングで、ランプ群ＣＨ２やモータ群Ｍ１～Ｍｎの駆動状態を更新する。
On the other hand, the driver IC mounted on the motor
続いて、音声回路ＳＮＤについて説明する。図４（ａ）に示す通り、演出インタフェイス基板２２には、演出制御基板２３のＣＰＵ回路５１（演出制御ＣＰＵ６３）から受ける指示に基づいて音声信号を再生する音声プロセッサ（音声合成回路）２７と、再生される音声信号の元データである圧縮音声データなどを記憶する音声メモリ２８と、音声プロセッサ２７から出力される音声信号を受けるデジタルアンプ２９と、が搭載されている。
Next, the audio circuit SND will be explained. As shown in FIG. 4(a), the effect interface board 22 includes a voice processor (voice synthesis circuit) 27 that reproduces voice signals based on instructions received from the CPU circuit 51 (performance control CPU 63) of the
音声プロセッサ２７は、演出制御ＣＰＵ６３から内蔵レジスタたる音声制御レジスタに受ける動作パラメータ（音声コマンドによる設定値）に基づいて、音声メモリ２８をアクセスして、必要な音声信号を再生して出力している。図４（ａ）に示す通り、音声プロセッサ２７と、音声メモリ２８とは、２６ｂｉｔ長の音声アドレスバスと、１６ｂｉｔ長の音声データバスで接続されている。そのため、音声メモリ２８には、１Ｇｂｉｔ（＝２２６＊１６）のデータが記憶可能となる。
The
本実施例の場合、音声メモリ２８に記憶された圧縮音声データは、１３ｂｉｔ長のフレーズ番号ＮＵＭ（０００Ｈ～１ＦＦＦＨ）で特定されるフレーズ（phrase）圧縮データであり、一連の背景音楽の一曲分（ＢＧＭ）や、ひと纏まりの演出音（予告音）などが、最高８１９２種類（＝２１３）、各々、フレーズ番号ＮＵＭに対応して記憶されている。そして、このフレーズ番号ＮＵＭは、演出制御ＣＰＵ６３から音声プロセッサ２７の音声制御レジスタに伝送される音声コマンドの設定値（動作パラメータ）によって特定される。
In the case of this embodiment, the compressed audio data stored in the
また、図４（ａ）に示す通り、演出制御部２３のＣＰＵ回路５１のデータバスとアドレスバスは、液晶インタフェイス基板２４に搭載された時計回路（real time clock ）３８と演出データメモリ３９にも及んでいる。時計回路３８は、ＣＰＵ回路５１のアドレスバスの下位４ｂｉｔと、データバスの下位４ｂｉｔに接続されており、ＣＰＵ回路５１が任意にアクセスできるよう構成されている。また、演出データメモリ３９は、高速アクセス可能なメモリ素子ＳＲＡＭ（Static Random Access Memory ）であって、ＣＰＵ回路５１のアドレスバスの１６ｂｉｔと、データバスの下位１６ｂｉｔに接続されており、そこに記憶されている遊技実績情報その他が、ＣＰＵ回路５１から適宜にＲ／Ｗアクセスされるようになっている。
As shown in FIG. 4(a), the data bus and address bus of the
時計回路３８と演出データメモリ３９は、不図示の二次電池で駆動されており、この二次電池は、遊技動作中、電源基板２０からの給電電圧によって適宜に充電される。そのため、電源遮断後も、時計回路３８の計時動作が継続され、また、演出データメモリ３９に記憶された遊技実績情報が、永続的に記憶保持されることになる（不揮発性を付与）。
The
図４（ａ）の右側に示す通り、演出制御基板２３には、ＣＰＵ回路５１やＶＤＰ回路５２を内蔵する複合チップ５０と、ＣＰＵ回路５１の制御プログラムを記憶する制御メモリ（ＰＲＯＭ）５３と、大量のデータを高速にアクセス可能なＤＲＡＭ（Dynamic Random Access Memory）５４と、演出制御に必要な大量のＣＧデータを記憶するＣＧＲＯＭ５５と、が搭載されている。
As shown on the right side of FIG. 4A, the
図５（ａ）は、演出制御部２３を構成する複合チップ５０について、関連する回路素子も含めて図示した回路ブロック図である。図示の通り、実施例の複合チップ５０には、所定時間毎にディスプレイリストＤＬを発行する内蔵ＣＰＵ回路５１と、発行されたディスプレイリストＤＬに基づいて画像データを生成して表示装置ＤＳ１，ＤＳ２を駆動するＶＤＰ回路５２とが内蔵されている。そして、内蔵ＣＰＵ回路５１とＶＤＰ回路５２とは、互いの送受信データを中継するＣＰＵＩＦ回路５６を通して接続されている。
FIG. 5(a) is a circuit block diagram illustrating the
また、ＣＰＵＩＦ回路５６には、制御プログラムや必要な制御データを不揮発的に記憶する制御メモリ（PROGRAM_ROM ）５３と、２Ｍバイト程度の記憶容量を有するワークメモリ（ＲＡＭ）５７とが接続され、各々、内蔵ＣＰＵ回路５１からアクセス可能に構成されている。そして、ワークメモリ（ＲＡＭ）５７には、表示装置ＤＳ１，ＤＳ２の各一フレームを特定する一連の指示コマンドが記載されたディスプレイリストＤＬを、一次的に記憶するＤＬバッファＢＵＦが確保されている。
Also connected to the
本実施例の場合、一連の指示コマンドには、ＣＧＲＯＭ５５から画像素材（テクスチャ）を読み出してデコード（展開）するためのTXLOADコマンドなどのテクスチャロード系コマンドと、デコード（展開）先のＶＲＡＭ領域（インデックス空間）を予め特定するなどの機能を有するSETINDEXコマンドなどのテクスチャ設定系コマンドと、デコード（展開）後の画像素材を仮想描画空間の所定位置に配置するためのSPRITEコマンドなどのプリミティブ描画系コマンドと、描画系コマンドによって仮想描画空間に描画された画像のうち、実際に表示装置に描画する描画領域を特定するためのSETDAVR コマンドやSETDAVF コマンドなどの環境設定コマンドと、インデックス空間を管理するインデックステーブルIDXTBLに関するインデックステーブル制御系コマンド（WRIDXTBL）が含まれる。
In the case of this embodiment, the series of instruction commands include a texture load command such as a TXLOAD command for reading and decoding image materials (textures) from the
なお、図７（ｃ）には、仮想描画空間（水平Ｘ方向±８１９２：垂直Ｙ方向±８１９２）と、仮想描画空間の中で任意に設定可能な描画領域と、表示装置ＤＳ１，ＤＳ２に出力する画像データを一次保存するフレームバッファＦＢａ，ＦＢｂにおける実描画領域と、の関係が図示されている。 Note that FIG. 7C shows a virtual drawing space (±8192 in the horizontal X direction: ±8192 in the vertical Y direction), a drawing area that can be arbitrarily set in the virtual drawing space, and outputs to the display devices DS1 and DS2. The relationship between the actual drawing areas in the frame buffers FBa and FBb that temporarily store the image data to be processed is shown.
内蔵ＣＰＵ回路５１は、汎用のワンチップマイコンと同等の性能を有する回路であり、制御メモリ５３の制御プログラムに基づき画像演出を統括的に制御する演出制御ＣＰＵ６３と、プログラムが暴走状態になるとＣＰＵを強制リセットするウォッチドッグタイマ（ＷＤＴ）５８と、１６ｋバイト程度の記憶容量を有してＣＰＵの作業領域として使用されるＲＡＭ５９と、ＣＰＵを経由しないでデータ転送を実現するＤＭＡＣ（Direct Memory Access Controller ）６０と、複数の入力ポートＳｉ及び出力ポートＳｏを有するシリアル入出力ポート（ＳＩＯ）６１と、複数の入力ポートＰｉ及び出力ポートＰｏを有するパラレル入出力ポート（ＰＩＯ）６２と、を有して構成されている。
The built-in
なお、便宜上、入出力ポートとの表現を使用するが、演出制御部２３において、入出力ポートには、独立して動作する入力ポートと出力ポートとが含まれている。なお、この点は、以下に説明する入出力回路６４ｐや入出力回路６４ｓについても同様である。
For the sake of convenience, the expression "input/output port" is used, but in the
パラレル入出力ポート６２は、入出力回路６４ｐを通して外部機器（演出インタフェイス基板２２）に接続されており、演出制御ＣＰＵ６３は、入力回路６４ｐを経由して、音量スイッチＶＬＳＷのエンコーダ出力３ｂｉｔと、チャンスボタン１１のスイッチ信号と、制御コマンドＣＭＤと、割込み信号ＳＴＢと、を受信するようになっている。エンコーダ出力３ｂｉｔと、スイッチ信号１ｂｉｔは、入出力回路６４ｐを経由して、パラレル入出力ポート（ＰＩＯ）６２に供給されている。
The parallel input/
同様に、受信した制御コマンドＣＭＤは、入出力回路６４ｐを経由して、パラレル入出力ポート（ＰＩＯ）６２に供給されている。また、ストローブ信号ＳＴＢは、入出力回路６４ｐを経由して、演出制御ＣＰＵ６３の割込み端子に供給されることで、受信割込み処理を起動させている。したがって、受信割込み処理に基づいて、制御コマンドＣＭＤを把握した演出制御ＣＰＵ６３は、演出抽選などを経て、この制御コマンドＣＭＤに対応する音声演出、ランプ演出、モータ演出、及び画像演出を統一的に制御することになる。
Similarly, the received control command CMD is supplied to the parallel input/output port (PIO) 62 via the input/
特に限定されないが、本実施例では、ランプ演出とモータ演出のために、ＶＤＰ回路５２のＳＭＣ部（Serial Management Controller）７８を使用している。ＳＭＣ部７８は、ＬＥＤコントローラとＭｏｔｏｒコントローラと、を内蔵した複合コントコントローラであり、クロック同期方式でシリアル信号を出力できるよう構成されている。また、Ｍｏｔｏｒコントローラは、所定の制御レジスタ７０への設定値に基づき、任意のタイミングでラッチパルスを出力可能に構成され、また、クロック同期方式でシリアル信号を入力可能に構成されている。
Although not particularly limited, in this embodiment, the SMC (Serial Management Controller) 78 of the
そこで、本実施例では、クロック信号に同期してモータ駆動信号やＬＥＤ駆動信号を、ＳＭＣ部７８から出力させる一方、適宜なタイミングで、ラッチパルスを、動作制御信号ＥＮＡＢＬＥとして出力するようにしている。また、演出モータ群Ｍ１～Ｍｎからの原点センサ信号ＳＮ０～ＳＮｎをクロック同期方式でシリアル入力するよう構成されている。
Therefore, in this embodiment, while the motor drive signal and the LED drive signal are output from the
図４（ａ）に関して説明した通り、クロック信号ＣＫ０～ＣＫ２、駆動信号ＳＤＡＴＡ０～ＳＤＡＴＡ２、及び、動作制御信号ＥＮＡＢＬＥ０～ＥＮＡＢＬＥ２は、出力バッファ４１～４３を経由して、所定の駆動基板３０，３１，３７に伝送される。また、原点センサ信号ＳＮ０～ＳＮｎは、モータランプ駆動基板３１から入出力バッファ４３を経由して、ＳＭＣ部７８にシリアル入力される。
As described with reference to FIG. 4A, clock signals CK0-CK2, drive signals SDATA0-SDATA2, and operation control signals ENABLE0-ENABLE2 pass through output buffers 41-43 to
但し、本実施例において、ＳＭＣ部７８を使用することは必須ではない。すなわち、ＣＰＵ回路５１には、汎用のシリアル入出力ポートＳＩＯ６１が内蔵されているので、これらを使用して、ランプ演出とモータ演出を実行することもできる。
However, it is not essential to use the
具体的には、図５（ａ）の破線に示す通りであり、破線で示す構成では、シリアル入出力ポートＳＩＯ６１に内部接続されている入出力回路６４ｓを経由して、クロック信号ＣＫ０～ＣＫ２、駆動信号ＳＤＡＴＡ０～ＳＤＡＴＡ２が出力され、入出力回路６４ｐを経由して動作制御信号ＥＮＡＢＬＥ０～ＥＮＡＢＬＥ２が出力される。なお、便宜上、入出力ポートや入出力回路と表現するが、実際に機能するのは、出力ポートや出力回路である。
Specifically, as shown by the dashed lines in FIG. 5A, in the configuration shown by the dashed lines, the clock signals CK0 to CK2, CK2, Drive signals SDATA0 to SDATA2 are output, and operation control signals ENABLE0 to ENABLE2 are output via the input/
ここで、シリアル出力ポートＳＯは、１６段のＦＩＦＯレジスタを内蔵して構成されている。そして、ＤＭＡＣ回路６０は、演出制御ＣＰＵ６３から動作開始指示（図１０（ｂ）ＳＴ１８参照）を受けて起動し、ランプ／モータ駆動テーブル（図１０（ｂ）参照）から、必要な駆動テータを順番に読み出し、シリアル出力ポートＳＯのＦＩＦＯレジスタにＤＭＡ転送するよう構成されている。ＦＩＦＯレジスタに蓄積された駆動データは、クロック同期方式でシリアル出力ポートＳＯからシリアル出力される。なお、ＤＭＡＣ回路には、複数（例えば４）のＤＭＡチャンネルが存在するが、第１のＤＭＡチャンネルでランプ駆動データをＤＭＡ転送し、第２のＤＭＡチャンネルでモータ駆動データをＤＭＡ転送するよう構成されている。
Here, the serial output port SO is configured with a built-in 16-stage FIFO register. Then, the
次に、内蔵ＣＰＵ回路５１に設けられたＷＤＴ回路５８は、演出制御ＣＰＵ６３からアクセス可能な複数の制御レジスタ（ＷＤＴ制御レジスタなど）への設定値に基づいて、ダウンカウント動作するＷＤＴカウンタを有して構成されている。このＷＤＴカウンタは、所定の初期値から開始して、ゼロに向かって所定の動作周期でダウンカウントされ、ダウンカウント値がゼロに達するとすると、内部割込み（ＷＤＴ割込み）が発生すると共に、アクティブレベルのアンダーフロー信号ＵＦを出力するよう構成されている。
Next, a
図４（ａ）に関し先に説明した通り、アンダーフロー信号ＵＦは、ＯＲ回路Ｇ１を経由して各部に伝送され、複合チップ５０と音声回路ＳＮＤを同期して異常リセットしている。もっとも、演出制御ＣＰＵ６３は、所定時間（例えば１／３０秒）毎に、ＷＤＴ制御レジスタの初期化ビットに所定１ｂｉｔ値を書き込むことで（図１０のＳＴ１４参照）、カウンタ値を初期値に戻しており、上記した異常リセットの発生を回避している。なお、ＷＤＴカウンタのカウンタ値が初期値に戻ると、初期化ビットも元の値に戻る。
As described above with reference to FIG. 4(a), the underflow signal UF is transmitted to each part via the OR circuit G1, and the
このように本実施例では、演出制御ＣＰＵ６３は、ＷＤＴ制御レジスタの初期化ビット（１ｂｉｔ）をWrite アクセスするだけで足り、主制御部２１や払出制御部２５のＣＰＵように、リセット回路ＲＳＴ１，ＲＳＴ２へのクリアパルスを出力する必要がないので、この分だけ制御負担が軽減される。また、アンダーフロー異常時には、ＷＤＴ割込みが発生するので、適宜なＷＤＴ割込み処理プログラムを起動させることで、異常リセットの発生時刻などを、演出データメモリ３９に不揮発的に記憶させることもできる。図４（ｂ）は、このような場合の回路構成を示しており、演出制御ＣＰＵ６３は、ＷＤＴ割込み処理プログラムの実行後に、ソフトウェアリセット処理によって、リセット状態となる。
Thus, in this embodiment, the
ＤＭＡＣ回路６０は、所定の動作制御レジスタへの設定値に基づいて、転送元（Source）から転送先（Destination ）に対して、所定のＤＭＡ転送モードで、所定のデータ転送単位毎に、所定回数、データ転送を繰り返す回路である。
The
例えば、シリアル出力ポートＳＯが機能する実施例（図５（ａ）破線部参照）では、ＣＰＵ回路５１の動作制御レジスタには、ランプ／モータ駆動テーブルの先頭アドレス（転送元アドレスの先頭値）と、シリアル出力ポートＳＯの入力レジスタのアドレス（転送先アドレスの固定値）と、データ転送単位（８ｂｉｔ）と、転送回数と、が指定される。そして、所定の動作制御レジスタに動作開始指示を受けたＤＭＡＣ回路６０は、転送元アドレスを更新しつつ、所定の転送先アドレスに駆動データをＤＭＡ転送する。
For example, in an embodiment in which the serial output port SO functions (see the dashed line in FIG. 5A), the operation control register of the
この点は、ディスプレイリストＤＬをＤＭＡＣ回路６０が発行する実施例（図１３、図１７（ｃ））の場合もほぼ同様である。すなわち、演出制御ＣＰＵ６３は、ＣＰＵ回路５１の所定の動作制御レジスタに、転送元（ＤＬバッファＢＵＦ）の先頭アドレスと、転送先（転送ポートTR_PORT ）のアドレスと、ＤＭＡ転送モードと、データ転送単位と、転送回数、その他の条件を設定することになる。なお、これらの点は、図１３に関して更に後述する。
This point is substantially the same in the case of the embodiment in which the
一般に、ＤＭＡ転送モードには、ＤＭＡ転送の単位動作（Ｒ動作／Ｗ動作）の途中でバス制御権を開放するなど、ＤＭＡ動作がメモリバスを占有しないサイクルスチール転送モードと、複数のＲ動作やＷ動作を連続させるなど、指定された転送回数が完了するまでバス制御権を解放しないバースト転送（パイプライン転送）モードと、他のデバイスから受けるＤＭＡ転送要求（デマンド）がアクティブの間はＤＭＡ動作を継続するデマンド転送モードなどが考えられる。しかし、本実施例のＤＭＡＣ回路６０は、ＤＭＡ転送時のリードアクセス起動（Ｒ動作）とライトアクセス起動（Ｗ動作）の間に、少なくとも１サイクルのメモリ開放期間を設けたサイクルスチール転送モードで機能することで、演出制御ＣＰＵ６３の動作に支障が出ないようにしている。
In general, DMA transfer modes include a cycle steal transfer mode in which DMA operations do not occupy the memory bus, such as releasing the bus control right in the middle of a unit operation (R operation/W operation) of DMA transfer, and a cycle steal transfer mode in which DMA operations do not occupy the memory bus. A burst transfer (pipeline transfer) mode that does not release the bus control right until the specified number of transfers is completed, such as continuous W operation, and a DMA operation while a DMA transfer request (demand) received from another device is active. A demand transfer mode that continues the However, the
図６は、サイクルスチール転送動作（ａ）と、パイプライン転送（ｂ）とを説明する図面である。図６（ａ）に示す通り、サイクルスチール転送モードで機能するＤＭＡＣ回路６０は、１データ転送のリードアクセス起動（Ｒ）とライトアクセス起動（Ｗ）の間に、少なくとも１サイクル空けて動作しており、この空いたサイクルでは、演出制御ＣＰＵ６３のバス使用が可能となる。図６（ａ）（ｂ）の対比関係から明らかなように、パイプライン転送では、一サイクル（一オペランド転送）が終わるまでは、バスがＣＰＵに開放されないのに対して、サイクルスチール転送モードでは、リードアクセス毎に、バスがＣＰＵに開放されるので、ＣＰＵの動作が大きく遅れることがない。
FIG. 6 is a diagram illustrating a cycle steal transfer operation (a) and a pipeline transfer (b). As shown in FIG. 6(a), the
そして、例えば、ディスプレイリストＤＬのＶＤＰ回路５２への発行時に、ＤＭＡＣ回路６０を使用する実施態様では、一サイクルのデータ転送単位（１オペランド）を、３２×２ｂｉｔに設定し、ディスプレイリストＤＬが格納されている内蔵ＲＡＭ５９のソースアドレスを適宜に増加しつつ（１オペランド転送毎に＋８）、固定アドレスで特定されるデータ転送回路７２の転送ポートレジスタTR_PORT （図８参照）に対して、ＤＭＡ転送動作を実行している。
Then, for example, when the display list DL is issued to the
後述するように、実施例では、ディスプレイリストＤＬに、必要個数のNOP （no operation）コマンドを付加することで、全体のデータサイズを、固定値（例えば、４×６４＝２５６バイト、又はその整数倍）に調整しており、３２ｂｉｔ×２回の一オペランド転送を３２回（又はその整数倍）繰り返すことで、ディスプレイリストＤＬの発行を完了させている。なお、描画回路７６がNOP コマンドを実行しても、事実上、何の変化も生じない。
As will be described later, in the embodiment, by adding the required number of NOP (no operation) commands to the display list DL, the overall data size is set to a fixed value (for example, 4×64=256 bytes, or its
次に、ＶＤＰ回路５２について説明すると、ＶＤＰ回路５２には、画像演出を構成する静止画や動画の構成要素となる圧縮データを記憶するＣＧＲＯＭ５５と、４Ｇｂｉｔ程度の記憶容量を有する外付けＤＲＡＭ（Dynamic Random Access Memory）５４と、メイン表示装置ＤＳ１と、サブ表示装置ＤＳ２とが接続されている。なお、ＤＲＡＭ５４は、好適にはＤＤＲ（Double-Data-Rate SDRAM）で構成される。
Next, the
特に限定するものではないが、この実施例では、ＣＧＲＯＭ５５は、６２Ｇｂｉｔ程度の記憶容量のＮＡＮＤ型フラッシュメモリで構成されたフラッシュＳＳＤ（solid state drive ）で構成されており、シリアル伝送によって必要な圧縮データを取得するよう構成されている。そのため、パラレル伝送において不可避的に生じるスキュー（ビットデータ毎の伝送速度の差）の問題が解消され、極限的な高速伝送動作が可能となる。特に限定されないが、本実施例では、SerialＡＴＡに準拠したＨＳＳ（High Speed Serial ）方式で、ＣＧＲＯＭ５５を高速アクセスしている。
Although not particularly limited, in this embodiment, the
なお、SerialＡＴＡに準拠したＨＳＳ方式を採るか否かに拘らず、ＮＡＮＤ型のフラッシュメモリは、ハードディスクより機械的に安定であり、且つ高速アクセスが可能である一方で、シーケンシャルアクセスメモリであるため、ＤＲＡＭやＳＲＡＭ（Static Random Access Memory ）に比較すると、ランダムアクセス性に問題がある。そこで、本実施例では、一群の圧縮データ（ＣＧデータ）を、描画動作に先行してＤＲＡＭ５４に読み出しておくプリロード動作を実行することで、描画動作時におけるＣＧデータの円滑なランダムアクセスを実現している。ちなみに、アクセス速度は、内蔵ＶＲＡＭ＞外付けＤＲＡＭ＞ＣＧＲＯＭの順番に遅くなる。
Regardless of whether or not the HSS method conforming to SerialATA is adopted, the NAND type flash memory is mechanically more stable than the hard disk and is capable of high-speed access. Compared with DRAM and SRAM (Static Random Access Memory), there is a problem in random accessibility. Therefore, in this embodiment, a group of compressed data (CG data) is preloaded into the
ＶＤＰ回路５２は、詳細には、ＶＤＰ（Video Display Processor ）の動作を規定する各種の動作パラメータが演出制御ＣＰＵ６３によって設定可能な制御レジスタ群７０と、表示装置ＤＳ１，ＤＳ２に表示すべき画像データの生成時に使用される４８Ｍバイト程度の内蔵ＶＲＡＭ（video RAM ）７１と、チップ内部の各部間のデータ送受信及びチップ外部とのデータ送受信を実行するデータ転送回路７２と、内蔵ＶＲＡＭ７１に関して、SourceやDestination のアドレス情報を特定可能なインデックステーブルIDXTBLと、描画動作に先行してＣＧＲＯＭ５５をReadアクセスするプリロード動作が実行可能なプリローダ７３と、ＣＧＲＯＭ５５から読み出した圧縮データをデコード（復号伸長／展開）するグラフィックスデコーダ（ＧＤＥＣ）７５と、デコード（展開）後の静止画データや動画データを適宜に組み合わせて表示装置ＤＳ１，ＤＳ２の各一フレーム分の画像データを生成する描画回路７６と、描画回路７６の動作の一部として、適宜な座標変換によって立体画像を生成するジオメトリエンジン７７と、描画回路７６が生成したフレームバッファＦＢａ，ＦＢｂの画像データを読み出して、適宜な画像処理を並列的に実行可能な３系統（Ａ／Ｂ／Ｃ）の表示回路７４Ａ～７４Ｃと、３系統（Ａ／Ｂ／Ｃ）の表示回路７４の出力を適宜に選択出力する出力選択部７９と、出力選択部７９が出力する画像データをＬＶＤＳ信号に変換するＬＶＤＳ部８０と、シリアルデータ送受信可能なＳＭＣ部７８と、ＣＰＵＩＦ回路５６とのデータ送受信を中継するＣＰＵＩＦ部８１と、ＣＧＲＯＭ５５からのデータ受信を中継するＣＧバスＩＦ部８２と、外付けＤＲＡＭ５４とのデータ送受信を中継するＤＲＡＭＩＦ部８３と、内蔵ＶＲＡＭ７１とのデータ送受信を中継するＶＲＡＭＩＦ部８４と、を有して構成されている。
More specifically, the
図５（ｂ）には、ＣＰＵＩＦ部８１、ＣＧバスＩＦ部８２、ＤＲＡＭＩＦ部８３、及び、ＶＲＡＭＩＦ部８４と、制御レジスタ群７０、ＣＧＲＯＭ５５、ＤＲＡＭ５４、及び内蔵ＶＲＡＭ７１との関係が図示されている。図示の通り、ＣＧＲＯＭ５５から取得したＣＧデータは、例えば、プリロードデータとして、データ転送回路７２及びＤＲＡＭＩＦ部８３を経由して、外付けＤＲＡＭ５４のプリロード領域に転送される。
FIG. 5B shows the relationship between the
但し、上記したプリロード動作は、何ら必須動作ではなく、また、データ転送先も、外付けＤＲＡＭ５４に限定されず、内蔵ＶＲＡＭ７１であっても良い。したがって、例えば、プリロード動作を実行しない実施例では、ＣＧデータは、データ転送回路７２及びＶＲＡＭＩＦ部８４を経由して、内蔵ＶＲＡＭ７１に転送される（図５（ｂ））。
However, the above-described preload operation is not an essential operation, and the data transfer destination is not limited to the
ところで、本実施例では、内蔵ＶＲＡＭ７１には、ＣＧＲＯＭ５５から読み出した圧縮データの展開領域、表示装置のＷ×Ｈ個の表示ピクセルの各ＡＲＧＢ情報（３２ｂｉｔ＝８×４）を特定する画像データを格納するフレームバッファ領域、及び、各表示ピクセルの深度情報を記憶するＺバッファ領域などが必要となる。なお、ＡＲＧＢ情報において、Ａは、８ｂｉｔのαプレーンデータ、ＲＧＢは三原色の８ｂｉｔデータを意味する。
By the way, in this embodiment, the built-in
ここで、内蔵ＶＲＡＭ７１の上記した各領域は、演出制御ＣＰＵ６３がディスプレイリストＤＬに記載した各種の指示コマンド（前記したテクスチャやSPRITEなど）に基づいて間接的にアクセスされるが、そのREAD/WRITEアクセスにおいて、一々、内蔵ＶＲＡＭ７１のDestination アドレスや、Sourceアドレスを特定するのでは煩雑である。そこで、本実施例では、ＣＰＵリセット後の初期処理において、描画動作で必要となる一次元または二次元の論理メモリ空間（以下、インデックス空間という）を確保して、各インデックス空間にインデックス番号を付与することで、インデックス番号に基づくアクセスを可能にしている。
Here, each area of the built-in
具体的には、ＣＰＵリセット後、内蔵ＶＲＡＭ７１を３種類のメモリ領域に大別すると共に、各メモリ領域に、必要数のインデックス空間を確保している。そして、インデックス空間とインデックス番号とを紐付けて記憶するインデックステーブルIDXTBL（図７（ａ）参照）を構築することで、その後のインデックス番号に基づく動作を実現している。
Specifically, after resetting the CPU, the built-in
このインデックス空間は、(1) 初期処理後に追加することや、逆に、(2) 開放することも必要となる。そこで、これら追加／開放の演出制御ＣＰＵ６３の動作時に、追加／開放の処理が可能なタイミングか否か、また、追加／開放などの処理が実際に完了したか否か、などを判定可能なフラグ領域ＦＧをインデックステーブルIDXTBLに設けている。なお、内蔵ＶＲＡＭ７１は、以下に説明する２つのＡＡＣ領域(a1,a2) と、ページ領域(b) と、任意領域(c) の三種類のメモリ領域に大別され、この三種類のメモリ領域(a1,a2)(b)(c) に対応して、インデックステーブルIDXTBLが３区分されている（図７（ａ））。図示の通り、この実施例では、ＡＡＣ領域(a) として、第一ＡＡＣ領域（a1）と第二ＡＡＣ領域(a2)が確保されているが、特に限定されるものではなく、何れか一方だけでも良い。なお、以下の説明では、第一と第二のＡＡＣ領域(a1,a2) を総称する場合には、ＡＡＣ領域(a) と称する場合がある。
This index space needs to be (1) added after initial processing, and conversely (2) freed. Therefore, when the addition/release
本実施例の場合、内蔵ＶＲＡＭ７１は、(a) インデックス空間とそのインデックス番号が内部処理によって自動付与され、且つメモリキャッシュ機能を有するＡＡＣ領域と、(b) 例えば４０９６ｂｉｔ×１２８ラインの二次元空間を単位空間として、その整数倍の範囲でインデックス空間が確保可能なページ領域と、(c) 先頭アドレス（空間先頭アドレス）ＳＴｘと水平サイズＨｘが任意に設定できる任意領域と、に区分可能に構成されている（図７（ｂ）参照）。但し、ＶＤＰ回路５２の内部動作を円滑化するため、任意領域(c) において任意設定されるインデックス空間の空間先頭アドレスＳＴｘは、その下位１１ｂｉｔが０であって、所定ビット（２０４８ｂｉｔ＝２５６バイト）単位とする必要がある。
In this embodiment, the built-in
そして、ＣＰＵリセット後、各々に必要なメモリ空間の最大値と、領域先頭アドレス（下位１１ｂｉｔ＝０）を規定して、ＡＡＣ領域（a1）と、第二ＡＡＣ領域(a2)と、ページ領域(b) とが確保され、その残りのメモリ領域が任意領域(c) となる。ＶＤＰ回路５２の内部動作を円滑化するため、ＡＡＣ領域のメモリ空間の最大値は、２０４８ｂｉｔ単位で規定され、ページ領域のメモリ空間の最大値は、上記した４０９６ｂｉｔ×１２８ラインの単位空間の整数倍とされる。
Then, after resetting the CPU, the maximum value of the memory space required for each and the area start address (lower 11 bits = 0) are defined, and the AAC area (a1), the second AAC area (a2), and the page area ( b) is secured, and the remaining memory area becomes the arbitrary area (c). In order to facilitate the internal operation of the
次に、このように確保された各領域(a1,a2)(b)(c) に必要個数のインデックス空間が設定される。なお、任意領域(c) を使用する場合、ＶＤＰ回路５２の内部動作を円滑化するため、二次元データを扱うインデックス空間の水平サイズＨｘは、２５６ｂｉｔの倍数として、任意に設定可能である一方、その垂直サイズは固定値（例えば、２０４８ライン）となっている。
Next, the necessary number of index spaces are set in each of the areas (a1, a2), (b), and (c) thus secured. When the optional area (c) is used, the horizontal size Hx of the index space handling two-dimensional data can be arbitrarily set as a multiple of 256 bits in order to facilitate the internal operation of the
何れにしても、第一と第二のＡＡＣ領域(a1,a2) は、ＶＤＰ回路５２によって、インデックス空間とインデックス番号が自動的に付与されるので、例えば、テクスチャ設定系コマンドのSETINDEXコマンドによって、デコード先をＡＡＣ領域(a) に指定すれば、ＣＧＲＯＭ５５からＣＧデータを読み出すTXLOAD（テクスチャロード）コマンドでは、ＣＧＲＯＭ５５のSourceアドレスと、展開（デコード）後の水平・垂直サイズなどを指定するだけで足りることになる。そこで、本実施例では、予告演出時などに一時的に出現するキャラクタなどの静止画（テクスチャ）や、Ｉストリーム動画については、そのデコード先をＡＡＣ領域(a) にしている。
In any case, the first and second AAC areas (a1, a2) are automatically given an index space and an index number by the
このＡＡＣ領域(a) は、いずれも、メモリキャッシュ機能が付与されているので、例えば、ＣＧＲＯＭ５５の同一のテクスチャを複数回、ＡＡＣ領域(a) に読み出すような場合には、二度目以降は、ＡＡＣ領域(a) にキャッシュされているデコードデータが活用可能となり、余分なREADアクセスとデコード処理が抑制可能となる。もっとも、ＡＡＣ領域(a) を使い切った場合には、古いデータが自動的に破壊されるので、本実施例では、ＡＡＣ領域(a) を使用する場合、原則として第一ＡＡＣ領域(a1)を使用することとし、繰り返し使用する特定のテクスチャだけを第二ＡＡＣ領域(a2)に取得するようにしている。
Since this AAC area (a) is provided with a memory cache function, for example, when the same texture in the
繰り返し使用するテクスチャとして、例えば、所定の予告演出時に繰り返し出現するキャラクタや、背景画面を静止画で構築する場合の背景画などを例示することができる。このような場合、テクスチャ設定系コマンドのSETINDEXコマンドによって、デコード先を第二ＡＡＣ領域(a2)に設定し、TXLOADコマンドによって、キャラクタや背景画などのテクスチャを第二ＡＡＣ領域(a2)にデコードした後は、第二ＡＡＣ領域(a2)を使用しないことで、デコード結果を保護する。 Examples of repeatedly used textures include a character that appears repeatedly during a predetermined advance notice effect, and a background image when the background screen is composed of a still image. In such a case, set the decoding destination to the second AAC area (a2) with the SETINDEX command of the texture setting commands, and decode the textures such as characters and background images to the second AAC area (a2) with the TXLOAD command. After that, the decoding result is protected by not using the second AAC area (a2).
そして、その後、SETINDEXコマンドによって、デコード先を第二ＡＡＣ領域(a2)に指定した上で、取得済みのテクスチャを再取得する同一のTXLOADコマンドを実行させると、取得済みのテクスチャがキャッシュヒットするので、ＣＧＲＯＭ５５へのReadアクセスと、デコード処理に要する時間を削除することができる。後述するように、このようなキャッシュヒット機能は、プリロード領域に先読みされたプリロードデータでも発揮されるが、プリロード領域でキャッシュヒットするプリロードデータは、デコード前の圧縮データであるのに対して、ＡＡＣ領域でキャッシュヒットするのはデコード後の展開データである点に意義がある。
Then, after specifying the decoding destination to the second AAC area (a2) with the SETINDEX command, if you execute the same TXLOAD command to reacquire the acquired texture, the acquired texture will hit the cache. , read access to the
ところで、テクスチャ（texture ）とは、一般に、物の表面の質感・手触りなどを指す概念であるが、本明細書では、静止画を構成するスプライト画像データや、動画一フレームを構成する画像データや、三角形や四角形などの描画プリミティブ（primitive ）に貼り付ける画像データだけでなく、デコード後の画像データも含む概念として使用している。そして、内蔵ＶＲＡＭ７１の内部で、画像データをコピーする（以下、便宜上、移動と称する）場合には、テクスチャ設定系コマンドのSETINDEXコマンドによって、移動元の画像データをテクスチャとして設定した上で、SPRITEコマンドを実行することになる。
By the way, the term "texture" generally refers to the texture and feel of the surface of an object. , is used as a concept including not only image data to be pasted on drawing primitives such as triangles and squares, but also image data after decoding. When image data is to be copied (hereinafter referred to as movement for convenience) within the built-in
なお、SPRITEコマンドの実行により、移動元のSource画像データが、形式上は、図７（ｃ）に示す仮想描画空間に描画されるが、表示装置に実際に描画される仮想描画空間内の描画領域と、フレームバッファとなるインデックス空間との対応関係を、予め環境設定コマンド（SETDAVR ，SETDAVF ）や、テクスチャ設定系コマンド（SETINDEX）によって設定しておけば、例えば、SPRITEコマンドによる仮想描画空間への描画により、所定のインデックス空間（フレームバッファ）には、移動元のSource画像データが描画されることになる（図７（ｃ）参照）。 By executing the sprite command, the Source image data of the movement source is formally drawn in the virtual drawing space shown in FIG. 7(c). If the correspondence relationship between the area and the index space that becomes the frame buffer is set in advance by environment setting commands (SETDAVR, SETDAVF) and texture setting commands (SETINDEX), for example, the sprite command can be used to access the virtual drawing space. By drawing, the Source image data of the movement source is drawn in a predetermined index space (frame buffer) (see FIG. 7(c)).
何れにしても、本実施例では、内蔵ＶＲＡＭ７１が、ＡＡＣ領域(a1,a2) とページ領域(b) と任意領域(c) に大別され、各々に、適当数のインデックス空間を確保することができ、各インデックス空間は、各領域(a)(b)(c) ごとに独立のインデックス番号によって特定される。インデックス番号は、例えば、１バイト長であり、（内部回路によって自動付与されるＡＡＣ領域(a) を除いた）ページ領域(b) と任意領域(c) については、０～２５５の範囲で演出制御ＣＰＵ６３が、インデックス番号を自由に付与することができる。
In any case, in this embodiment, the built-in
そこで、本実施例では、図７（ａ）に示す通り、表示装置ＤＳ１用として、任意領域(c) に、一対のフレームバッファＦＢａを確保して、ダブルバッファ構造の双方に、インデックス番号２５５，２５４を付与している。すなわち、メイン表示装置ＤＳ１用のフレームバッファＦＢａとして、トグル的に切り換えて使用されるインデックス空間２５５と、インデックス空間２５４を確保している。特に限定されないが、このインデックス空間２５５，２５４は、表示装置ＤＳ１の横方向ピクセル数に対応して、水平サイズ１２８０としている。なお、各ピクセルは、ＡＲＧＢ情報３２ｂｉｔで特定されるので、水平サイズ１２８０は、３２×１２８０＝４０９６０ｂｉｔ（２５６ｂｉｔの倍数）を意味する。
Therefore, in this embodiment, as shown in FIG. 7(a), a pair of frame buffers FBa are secured in an arbitrary area (c) for the display device DS1, and
また、表示装置ＤＳ２用として、任意領域(c) に、別の一対のフレームバッファＦＢｂを確保して、ダブルバッファ構造の双方にインデックス番号２５２，２５１を付与している。すなわち、サブ表示装置ＤＳ２用のフレームバッファＦＢｂとして、インデックス空間２５２と、インデックス空間２５１を確保している。このインデックス空間２５２，２５１は、表示装置ＤＳ２の横方向ピクセル数に対応して、水平サイズ４８０としている。この場合も、各ピクセルは、ＡＲＧＢ情報３２ｂｉｔで特定されるので、水平サイズ４８０は、３２×４８０＝１５３６０ｂｉｔ（２５６ｂｉｔの倍数）を意味する。
For the display device DS2, another pair of frame buffers FBb are secured in the arbitrary area (c), and
なお、フレームバッファＦＢａ，ＦＢｂを任意領域(c) に確保するのは、任意領域(c) には、３２バイト（＝２５６ｂｉｔ＝８ピクセル分）の倍数として、任意の水平サイズに設定することができ、上記のように、表示装置ＤＳ１，ＤＳ２の水平ピクセル数に一致させれば、確保領域に無駄が生じないからである。一方、ページ領域(b) には、１２８ピクセル×１２８ラインの単位空間の整数倍の水平／垂直サイズしか設定できない。 The reason why the frame buffers FBa and FBb are secured in the arbitrary area (c) is that the arbitrary horizontal size can be set in the arbitrary area (c) as a multiple of 32 bytes (= 256 bits = 8 pixels). This is because, as described above, by matching the number of horizontal pixels of the display devices DS1 and DS2, no waste occurs in the reserved area. On the other hand, in the page area (b), only horizontal/vertical sizes that are integral multiples of the unit space of 128 pixels×128 lines can be set.
但し、任意領域（ｃ）に確保される二次元のインデックス空間は、その垂直サイズが固定値（例えば、２０４８ライン）となっている。そのため、フレームバッファＦＢａにおいて、水平サイズ１２８０×垂直サイズ１０２４の領域だけが、メイン表示装置ＤＳ１にとって有効データ領域となる。この点は、サブ表示装置ＤＳ２についても同様であり、フレームバッファＦＢｂにおいて、水平サイズ４８０×垂着サイズ８００の領域だけが、サブ表示装置ＤＳ２にとって有効データ領域となる（図７（ｃ），図１０（ｄ）参照）。 However, the vertical size of the two-dimensional index space secured in the arbitrary area (c) is a fixed value (for example, 2048 lines). Therefore, in the frame buffer FBa, only the area of horizontal size 1280×vertical size 1024 is the valid data area for the main display device DS1. This point is the same for the sub-display device DS2, and in the frame buffer FBb, only the area of horizontal size 480×vertical size 800 becomes an effective data area for the sub-display device DS2 (FIG. 7(c), FIG. 10(d)).
上記の点は更に後述するが、何れにしても、フレームバッファＦＢａ，ＦＢｂは、描画回路７６にとっての描画領域として、各ダブルバッファ（255/254 ，252/251 ）が交互に使用され、また、表示回路７４Ａ，７４Ｂにとっての表示領域として、各ダブルバッファ（255/254 ，252/251 ）が交互に使用される。なお、本実施例では、表示ピクセルの深度情報を記憶するＺバッファを使用しないので欠番（２５３）が生じるが、Ｚバッファを使用する場合には、任意領域(c) におけるインデックス番号２５３，２５０のインデックス空間２５３，２５０が、表示装置ＤＳ１と表示装置ＤＳ２のためのＺバッファとなる。
The above points will be further described later, but in any case, the frame buffers FBa and FBb are alternately used as the drawing areas for the
また、本実施例では、フレームバッファＦＢａ，ＦＢｂが確保された任意領域(c) に、追加のインデックス空間（メモリ領域）を確保する場合には、０から始まるインデック番号を付与するようにしている。何ら限定されないが、本実施例では、キャラクタやその他の静止画で構成された演出画像を、必要に応じて、適宜な回転姿勢で表示画面の一部に出現させる予告演出用の作業領域として、任意領域(c) に、インデックス空間（０）を確保している。 Also, in this embodiment, when an additional index space (memory area) is to be secured in the optional area (c) in which the frame buffers FBa and FBb are secured, an index number starting from 0 is given. . Although it is not limited in any way, in this embodiment, as a work area for the notice effect, in which a effect image composed of a character or other still image is made to appear in a part of the display screen in an appropriate rotational posture as necessary, An index space (0) is secured in the arbitrary area (c).
但し、作業領域の使用は必須ではなく、また、任意領域(c) に代えて、ページ領域(b) に作業領域としてのインデックス空間を確保しても良い。ページ領域(b) を使用すれば、水平サイズ１２８（＝４０９６ｂｉｔ）×垂直サイズ１２８の正方形状の単位空間の倍数寸法のインデックス空間を確保できるので、小型の演出画像を扱うには好適である。
However, the use of a work area is not essential, and an index space as a work area may be secured in the page area (b) instead of the arbitrary area (c). If the page area (b) is used, it is possible to secure an index space with dimensions that are multiples of a square unit space of horizontal size 128 (=4096 bits)×
ところで、本実施例では、背景画も含め動画で構成されており、画像演出は、ほぼ動画のみで実現されている。特に、変動演出時には、多数（通常１０個以上）の動画が同時に描画されている。これらの動画は、何れも、一連の動画フレームとして、圧縮状態でＣＧＲＯＭ５５に格納されているが、Ｉフレームのみで構成されたＩストリーム動画と、ＩフレームとＰフレームとで構成されたＩＰストリーム動画とに区分される。ここで、Ｉフレーム（Intra coded frame ）とは、他画面とは独立して、入力画像をそのまま圧縮するフレームを意味する。一方、Ｐフレーム（Predictive coded frame）とは、前方向予測符号化を行うフレームを意味し、時間的に過去に位置するＩフレームまたはＰフレームが必要となる。
By the way, in this embodiment, the background image is composed of moving images, and the image effects are realized almost exclusively by moving images. In particular, a large number (usually 10 or more) moving images are drawn at the same time during the variable presentation. Each of these moving images is stored in the
そこで、本実施例では、ＩＰストリーム動画については、旧データの破壊が懸念されるＡＡＣ領域(a) ではなく、ページ領域(b) に展開している。すなわち、水平サイズ１２８×垂直サイズ１２８の倍数寸法のインデックス空間を確保可能なページ領域(b) に、多数のインデックス空間（ＩＤＸ０～ＩＤＸＮ）を確保して、一連の動画フレームは、各動画ＭＶｉに対応する、常に同一のインデックス空間ＩＤＸｉを使用してデコードするようにしている。すなわち、動画ＭＶ１はインデックス空間ＩＤＸ１に展開され、動画ＭＶ２はインデックス空間ＩＤＸ２に展開され、以下同様に、動画ＭＶｉはインデックス空間ＩＤＸｉに展開されるよう構成されている。
Therefore, in this embodiment, the IP stream moving image is developed in the page area (b) instead of the AAC area (a) where there is a concern that the old data will be destroyed. That is, a number of index spaces (IDX 0 to IDX N ) are secured in the page area (b) that can secure index spaces of multiple dimensions of
動画ＭＶｉについて、更に具体的に説明すると、SETINDEXコマンドによって、「ＩＰストリーム動画ＭＶｉのデコード先は、ページ領域(b) におけるインデックス番号ｉのインデックス空間（ｉ）である」と予め指定した上で、ＩＰストリーム動画ＭＶｉの動画一フレームを取得するTXLOADコマンドを実行させている。 More specifically, the moving picture MVi is specified in advance by the SETINDEX command that "the decoding destination of the IP stream moving picture MVi is the index space (i) of the index number i in the page area (b)". A TXLOAD command is executed to acquire one moving image frame of the IP stream moving image MVi.
すると、TXLOADコマンドが特定するＣＧＲＯＭ５５上の動画一フレーム（一連の動画フレームの何れか）が、先ず、ＡＡＣ領域(a) に取得され、その後、自動的に起動するＧＤＥＣ（グラフィックスデコーダ）７５によって、ページ領域(b) のインデックス空間（ｉ）に、取得した動画一フレームがデコードされて展開されることになる。
Then, one moving image frame (either of a series of moving image frames) on the
一方、本実施例では、Ｉストリーム動画については、静止画と同一扱いとしており、SETINDEXコマンドによって、「Ｉストリーム動画ＭＶｊのデコード先は、第一ＡＡＣ領域(a1)である」と指定して、TXLOADコマンドを実行させる。その結果、動画フレームは第一ＡＡＣ領域(a１) に取得され、その後、自動的に起動するＧＤＥＣ７５が、第一ＡＣＣ領域(a1)にデコードデータを展開している。先に説明した通り、ＡＡＣ領域(a) のインデックス空間は、自動的に生成されるので、インデックス番号を指定する必要はない。なお、インデックス空間に必要となる展開ボリューム、つまり、デコードされたテクスチャ（動画フレーム）の水平サイズと垂直サイズは、展開先がＡＡＣ領域(a) か、ページ領域(b) かに拘らず、TXLOADコマンドによって特定される。 On the other hand, in this embodiment, I-stream moving pictures are handled in the same way as still pictures. Run the TXLOAD command. As a result, the moving image frame is acquired in the first AAC area (a1), and then the automatically started GDEC 75 develops the decoded data in the first ACC area (a1). As explained above, the index space for the AAC area (a) is automatically generated, so there is no need to specify the index number. Note that the expansion volume required for the index space, that is, the horizontal size and vertical size of the decoded texture (video frame), is TXLOAD regardless of whether the expansion destination is the AAC area (a) or the page area (b). Identified by command.
ところで、ＩＰストリーム動画ＭＶｉやＩストリーム動画ＭＶｊは、一般にＮ枚の動画フレーム（ＩフレームやＰフレーム）で構成されている。そのため、TXLOADコマンドでは、例えば、ｋ枚目（１≦ｋ≦Ｎ）の動画フレームが記憶されているＣＧＲＯＭ５５のSourceアドレスと、展開後の水平・垂直サイズなどを指定することになる。何ら限定されないが、静止画を殆ど使用しない実施例では、内蔵ＶＲＡＭ７１のメモリ空間４８Ｍバイトの大部分（３０Ｍバイト程度）をページ領域(b) に割り当てている。そして、静止画を殆ど使用しない実施例では、ＡＡＣ領域として、第一ＡＡＣ領域(a1)だけを確保し、第二ＡＡＣ領域(a2)を確保せず、また、前記したＡＡＣ領域のキャッシュヒット機能も活用しない。
By the way, IP stream moving images MVi and I stream moving images MVj are generally composed of N moving image frames (I frames and P frames). Therefore, the TXLOAD command specifies, for example, the source address of the
なお、圧縮動画データのデコード処理を高速化するため、専用のＧＤＥＣ（グラフィックスデコーダ）回路を設けることも考えられる。そして、専用のＧＤＥＣ回路をＶＤＰ回路５２に内蔵させれば、Ｎ枚の圧縮動画フレームで構成された圧縮動画データのデコード処理において、動画圧縮データの先頭アドレスをＧＤＥＣ回路に指示すれば足りるので、Ｎ枚の圧縮動画フレームについて、１枚ごとに先頭アドレスを指定する必要がなくなる。
It is also conceivable to provide a dedicated GDEC (graphics decoder) circuit in order to speed up the decoding process of compressed video data. If a dedicated GDEC circuit is incorporated in the
しかし、このような専用のＧＤＥＣ回路を、圧縮アルゴリズム毎に複数個内蔵させるのでは、ＶＤＰ回路５２の内部構成が更に複雑化する。そこで、本実施例では、ソフトウェアＧＤＥＣとし、ＩＰストリーム動画、Ｉストリーム動画、静止画、その他α値などのデータについて、各圧縮アルゴリズムに対応するソフトウェア処理によってデコード処理を実現している。なお、ハードウェア処理とソフトウェア処理の処理時間差は、あまり問題にならず、処理時間が問題になるのは、もっぱら、ＣＧＲＯＭ５５からのアクセス（READ）タイムである。
However, incorporating a plurality of such dedicated GDEC circuits for each compression algorithm further complicates the internal configuration of the
続いて、図５（ａ）に戻って説明を続けると、データ転送回路７２は、ＶＤＰ回路内部のリソース（記憶媒体）と外部記憶媒体を、転送元ポート又は転送先ポートとして、これらの間でＤＭＡ（Direct Memory Access）的にデータ転送動作を実行する回路である。図８は、このデータ転送回路７２の内部構成を、関連する回路構成と共に記載したブロック図である。
Next, returning to FIG. 5A to continue the description, the
図８に示す通り、データ転送回路７２は、ルータ機能を有する統合接続バスＩＣＭを経由して、ＣＧＲＯＭ５５、ＤＲＡＭ５４、及び、内蔵ＲＡＭ７１とデータを送受信するよう構成されている。なお、ＣＧＲＯＭ５５とＤＲＡＭ５４は、ＣＧバスＩＦ部８２や、ＤＭＡＭＩＦ部８３を経由してアクセスされる。
As shown in FIG. 8, the
一方、内蔵ＣＰＵ回路５１は、データ転送回路７２に内蔵された転送ポートレジスタTR_PORT を経由して、描画回路７６やプリローダ７３にディスプレイリストＤＬを発行している。なお、内蔵ＣＰＵ回路５１とデータ転送回路７２は、双方向に接続されているが、ディスプレイリストＤＬの発行時には、転送ポートレジスタTR_PORT は、ディスプレイリストＤＬを構成する一単位のデータを受け入れるデータ書き込みポートとして機能する。なお、転送ポートレジスタTR_PORT の書込み単位（一単位データ長）は、ＣＰＵバス制御部７２ｄのＦＩＦＯ構造に対応して３２ｂｉｔとなる。
On the other hand, the built-in
図示の通り、演出制御ＣＰＵ６３は、ＣＰＵＩＦ部８１を経由して、転送ポートレジスタTR_PORT をWrite アクセスできる一方、ＤＭＡＣ回路６０を活用する場合には、ＤＭＡＣ回路６０が、転送ポートレジスタTR_PORT を直接的にWrite アクセスすることになる。そして、転送ポートレジスタTR_PORT に書込まれた一連の指示コマンド（つまり、ディスプレイリストＤＬを構成する指示コマンド列）は、３２ｂｉｔ単位で、ＦＩＦＯ構造（３２ｂｉｔ×１３０段）のＦＩＦＯバッファを内蔵したＣＰＵバス制御部７２ｄに、自動蓄積されるよう構成されている。
As shown, the
また、このデータ転送回路７２は、３チャンネルＣｈＡ～ＣｈＣの伝送経路で、データの送受信動作を実行しており、ＦＩＦＯ構造（６４ｂｉｔ×Ｎ段）のＦＩＦＯバッファを有するＣｈＡ制御回路７２ａ（Ｎ＝１３０段）と、ＣｈＢ制御回路７２ｂ（Ｎ＝１０２６段）と、ＣｈＣ制御回路７２ｃ（Ｎ＝１３０段）と、を有している。
In addition, the
そして、ＣＰＵバス制御部７２ｄに蓄積された指示コマンド列（ディスプレイリストＤＬ）は、演出制御ＣＰＵ６３によるデータ転送レジスタＲＧｉｊ（各種制御レジスタ７０の一種）への設定値に基づき、描画回路７６か、又はプリローダ７３に転送される。矢印で示す通り、ディスプレイリストＤＬは、ＣＰＵバス制御部７２ｄから、ＣｈＢ制御回路７２ｂのＦＩＦＯバッファを経由して描画回路７６に転送され、ＣｈＣ制御回路７２ｃのＦＩＦＯバッファを経由してプリローダ７３に転送されるよう構成されている。
Then, the instruction command string (display list DL) accumulated in the CPU
なお、本実施例では、ＣｈＢ制御回路７２ｂと、ＣｈＣ制御回路７２ｂは、ディスプレイリストＤＬの転送動作に特化されており、ＣＰＵバス制御部７２ｄのＦＩＦＯバッファに蓄積されたデータは、ＣｈＢ制御回路７２ｂか、ＣｈＣ制御回路７２ｃのＦＩＦＯバッファを経由して、各々、ディスプレイリストＤＬの一部として、描画回路７６かプリローダ７３のディスプレイリストアナライザ（Display List Analyzer ）に転送される。
In this embodiment, the
そして、描画回路７６は、転送されたディスプレイリストＤＬに基づいた描画動作を開始する。一方、プリローダ７３は、転送されたディスプレイリストＤＬに基づき、必要なプリロード動作を実行する。プリロード動作によってＣＧＲＯＭ５５のＣＧデータが、ＤＲＡＭ５４に確保されたプリロード領域に先読みされ、TXLOADコマンドなどに関して、テクスチャのSourceアドレスを変更したディスプレイリストＤＬ（以下、書換えリストＤＬ’という）が、ＤＲＡＭ５４に確保されたＤＬバッファ領域ＢＵＦ’に保存される。
The
一方、ＣＧＲＯＭ５５、ＤＲＡＭ５４、及び、内蔵ＲＡＭ７１などの記憶媒体の間のデータ転送には、ＣｈＡ制御回路７２ａと、接続バスアクセス調停回路７２ｅとが機能する。また、インデックステーブルIDXTBLのアドレス情報が必要になる内蔵ＲＡＭ７１のアクセス時には、IDXTBLアクセス調停回路７２ｆが機能する。具体的に確認すると、ＣｈＡ制御回路７２ａは、例えば、（ａ）ＣＧＲＯＭ５５の圧縮データを内蔵ＶＲＡＭ７１に転送する場合や、（ｂ）ＣＧＲＯＭ５５の圧縮データをプリロード（先読み）して外付けＤＲＡＭ５４に転送する場合や、（ｃ）プリロード領域の先読みデータを、内蔵ＶＲＡＭ７１に転送する場合に機能する。
On the other hand, a ChA control circuit 72a and a connection bus
ここで、ＣｈＡ制御回路７２ａは、ＣｈＢ制御回路７２ｂやＣｈＣ制御回路７２ｃと並行して動作可能に構成されており、上記した（ａ）～（ｃ）の動作は、ディスプレイリストＤＬの発行動作（図１０のＳＴ８，図１５のＰＴ１１）や、書換えリストＤＬ’の転送動作（図１５のＰＴ１０）と並行して実行可能となる。また、ＣｈＢ制御回路７２ｂとＣｈＣ制御回路７２ｃも、同時実行可能であり、例えば、ＣｈＢ制御回路７２ｂが機能する図１５のステップＰＴ１０の処理と、ＣｈＣ制御回路７２ｃが機能するステップＰＴ１１の処理は並行して実行可能である。但し、転送ポートレジスタTR_PORT は単一であるので、何れか一方（７２ｂ／７２ｃ）が転送ポートレジスタTR_PORT を使用しているタイミングでは、他方（７２ｃ／７２ｂ）は、転送ポートレジスタTR_PORT をアクセスすることはできない。
Here, the ChA control circuit 72a is configured to be able to operate in parallel with the
なお、ＣｈＡ制御回路７２ａの動作時に、接続バスアクセス調停回路７２ｅは、統合接続バスＩＣＭを経由する各記憶素子（ＣＧＲＯＭ５５、ＤＲＡＭ５４）とのデータ伝送を調停（Arbitration ）している。一方、IDXTBLアクセス調停回路７２ｆは、インデックステーブルIDXTBLに基づいてＣｈＡ制御回路７２ａを制御することで、内蔵ＶＲＡＭ７１とのデータ交信を調停している。なお、プリローダ７３が機能する実施例の場合、ＤＲＡＭ５４のＤＬバッファ領域ＢＵＦ’に保存された書換えリストＤＬ’は、接続バスアクセス調停回路７２ｅと、ＣｈＢ制御回路７２ｂを経由して描画回路７６に転送されることになる（図１６（ｂ）参照）。
During operation of the ChA control circuit 72a, the connection bus
上記の通り、本実施例のデータ転送回路７２は、各種の記憶リソース（Resource）から任意に選択されたデータ転送元と、各種の記憶リソース（Resource）から任意に選択されたデータ転送先との間で、高速のデータ転送を実現している。図８から確認される通り、データ転送回路７２が機能する記憶リソースには、内蔵ＲＡＭ７１だけでなく、ＣＰＵＩＦ部５６、ＣＧバスＩＦ部８２、ＤＲＡＭＩＦ部８３を経由する外部デバイスも含まれる。
As described above, the
そして、ＣＧＲＯＭ５５から１回に取得すべきデータ量（メモリシーケンシャルRead）のように、ＣｈＡ制御回路７２ａが機能する外部デバイスとのデータ転送量は、ＣｈＢ制御回路７２ｂやＣｈＣ制御回路７２ｃが機能するディスプレイリストＤＬの場合と比較して膨大であり、互いに、データ転送量が大きく相違する。
And, like the amount of data to be acquired at one time from the CGROM 55 (memory sequential read), the amount of data transfer with the external device in which the ChA control circuit 72a functions is the display in which the
ここで、これら各種のデータ転送について、単位データ量や総転送データ量を、細かく設定可能に構成することも考えらえるが、これでは、ＶＤＰ内部の制御動作が煩雑化し、円滑な転送動作が阻害される。そこで、本実施例では、データ転送の最低データ量Ｄｍｉｎを一意に規定すると共に、総転送データ量を、最低データ量ＤＴｍｉｎの整数倍となるよう制限することで、高速で円滑なデータ転送動作を実現している。特に限定されないが、実施例のデータ転送回路７２では、最低データ量Ｄｍｉｎ（単位データ量）を、２５６バイトとし、総転送データ量を、この整数倍に制限することにしている。
Here, it is conceivable that the unit data amount and the total transfer data amount can be finely set for these various types of data transfer. inhibited. Therefore, in the present embodiment, the minimum data amount Dmin for data transfer is uniquely defined, and the total transfer data amount is limited to an integral multiple of the minimum data amount DTmin, thereby achieving high-speed and smooth data transfer operations. Realized. Although not particularly limited, in the
したがって、３２ビット毎にＣＰＵバス制御部７２ｄのＦＩＦＯバッファに蓄積されたディスプレイリストＤＬの指示コマンド列は、その総量が最低データ量Ｄｍｉｎに達したタイミングで、ＣｈＢ制御回路７２ｂやＣｈＣ制御回路７２ｂに転送され、各々のＦＩＦＯバッファに蓄積されることになる。
Therefore, the instruction command string of the display list DL accumulated in the FIFO buffer of the CPU
ディスプレイリストＤＬは、一連の指示コマンドで構成されているが、本実施例では、転送ポートレジスタTR_PORT の書込み単位（３２ｂｉｔ）に対応して、ディスプレイリストＤＬは、コマンド長が、３２ｂｉｔの整数Ｎ倍（Ｎ＞０）の指示コマンドのみで構成されている。したがって、データ転送回路７２を経由して、ディスプレイリストＤＬの指示コマンドを受ける描画回路７６やプリローダ７３は、素早く円滑にコマンド解析処理（DL analyze）を開始することができる。なお、３２ｂｉｔの整数Ｎ倍のコマンド長は、その全てが有意ビットとは限らず、無意ビット(Don't care bit)も含んで、３２ｂｉｔの整数Ｎ倍という意味である。
The display list DL consists of a series of instruction commands. In this embodiment, the command length of the display list DL is an
次に、プリローダ７３について説明する。先に概略説明した通り、プリローダ７３は、データ転送回路７２（ＣｈＣ制御回路７２ｂ）から転送されたディスプレイリストＤＬを解釈して、TXLOADコマンドが参照しているＣＧＲＯＭ５５上のＣＧデータを、予め、ＤＲＡＭ５４のプリロード領域に転送する回路である。また、プリローダ７３は、このTXLOADコマンドに関し、ＣＧデータの参照先を、転送後のアドレスに書換えた書換えリストＤＬ’を、ＤＲＡＭ５４のＤＬバッファＢＵＦ’に記憶する。なお、ＤＬバッファＢＵＦ’や、プリロード領域は、ＣＰＵリセット後の初期処理時（図１０のＳＴ３）に、予め確保されている。
Next, the
そして、書換えリストＤＬ’は、描画回路７６の描画動作の開始時に、データ転送回路７２の接続バスアクセス調停回路７２ｅや、ＣｈＢ制御回路７２ｂを経由して、描画回路７６のディスプレイリストアナライザ（DL Analyzer ）に転送される。そして、描画回路７６は、書換えリストＤＬ’に基づいて、描画動作を実行する。したがって、TXLOADコマンドなどに基づき、本来は、ＣＧＲＯＭ５５から取得すべきＣＧデータが、プリロード領域に先読みされているプリロードデータとして、ＤＲＡＭ５４のプリロード領域から取得される。この場合、プリロードデータは、上書き消去されない限り、繰り返し使用可能であり、プリロード領域にキャッシュヒットしたプリロードデータは、繰り返し再利用される。
The rewrite list DL' is transferred to the display list analyzer (DL Analyzer) of the
本実施例では、十分な記憶容量を有する外付けＤＲＡＭ５４にプリロード領域を設定しているので、上記のキャッシュヒット機能が有効に機能する。また、外付けＤＲＡＭ５４の記憶容量が大きいので、例えば、複数フレーム分のＣＧデータを一気にプリロードする多重プリロードも可能である。すなわち、プリローダ７３の動作期間に関し、ＣＧデータの先読み動作を含んだ一連のプリロード動作の動作期間を、ＶＤＰ回路５２の間欠動作時の動作周期δの整数倍の範囲内で、適宜に設定することで多重プリロードが実現される。
In this embodiment, since the preload area is set in the
但し、以下の説明では、便宜上、多重プリロードのない実施例について説明するので、実施例のプリローダ７３は、一動作周期（δ）の間に、一フレーム分のプリロード動作を完了することにする。なお、図１０に関し後述するように、本実施例では、ＶＤＰ回路５２の間欠動作時の動作周期δは、表示装置ＤＳ１の垂直同期信号の２倍周期である１／３０秒である。
However, in the following description, for the sake of convenience, an embodiment without multiple preloading will be described, so the
次に、描画回路７６は、データ転送回路７２を経由して転送されたディスプレイリストＤＬや書換えリストＤＬ’の指示コマンド列を順番に解析して、グラフィックスデコーダ７５やジオメトリエンジン７７などと協働して、ＶＲＡＭ７１に形成されたフレームバッファに、各表示装置ＤＳ１，ＤＳ２の一フレーム分の画像を描画する回路である。
Next, the
上記の通り、プリローダ７３を機能させる実施例では、書換えリストＤＬ’のＣＧデータの参照先は、ＣＧＲＯＭ５５ではなく、ＤＲＡＭ５４に設定されたプリロード領域である。そのため、描画回路７６による描画の実行中に生じるＣＧデータへのシーケンシャルアクセスを迅速に実行することができ、動きの激しい高解像度の動画についても問題なく描画することができる。すなわち、本実施例によれば、ＣＧＲＯＭ５５として、安価なＳＡＴＡモジュールを活用しつつ、複雑高度な画像演出を実行することができる。
As described above, in the embodiment in which the
図７に関して説明した通り、ＶＲＡＭ７１の任意領域(c) に確保されたフレームバッファＦＢは、描画領域と読出領域に区分されたダブルバッファであり、２つの領域を、交互に用途を切り替えて使用する。また、本実施例では、２つの表示装置ＤＳ１，ＤＳ２が接続されているので、図７に示す通り、２区画のフレームバッファＦＢａ／ＦＢｂが確保されている。したがって、描画回路７６は、表示装置ＤＳ１用のフレームバッファＦＢａの描画領域（書込み領域）に、一フレーム分の画像データを描画すると共に、表示装置ＤＳ２用のフレームバッファＦＢａの描画領域（書込み領域）に、一フレーム分の画像データを描画することになる。なお、描画領域に、画像データが書込まれているとき、表示回路７４は、他方の読出領域（表示領域）の画像データを読み出して、各表示装置ＤＳ１，ＤＳ２に出力する。
As described with reference to FIG. 7, the frame buffer FB secured in the arbitrary area (c) of the
表示回路７４は、フレームバッファＦＢａ，ＦＢｂの画像データを読み出して、最終的な画像処理を施した上で出力する回路である（図９）参照）。最終的な画像処理には、例えば、画像を拡大／縮小するスケーリング処理、微妙なカラー補正処理、画像全体の量子化誤差が最小化するディザリング処理が含まれている。そして、これらの画像処理を経たデジタルＲＧＢ信号（合計２４ｂｉｔ）が、水平同期信号や垂直同期信号と共に出力される。図９に示す通り、本実施例では、上記の動作を並列的に実行する３系統の表示回路Ａ／Ｂ／Ｃが設けられており、各表示回路７４Ａ～７４Ｃは、各々に対応するフレームバッファＦＢａ／ＦＢｂ／ＦＢｃの画像データを読み出して、上記の最終画像処理を実行する。但し、本実施例では、表示装置は２個であるので、フレームバッファＦＢｃは確保されておらず、表示回路７４Ｃが機能することもない。
The
この動作に関連して、この実施例の出力選択部７９は、表示回路７４Ａの出力信号を、ＬＶＤＳ部８０ａに伝送し、表示回路７４Ｂの出力信号を、ＬＶＤＳ部８０ｂに伝送している（図９）。そして、ＬＶＤＳ部８０ａは、画像データ（合計２４ｂｉｔのデジタルＲＧＢ信号）をＬＶＤＳ信号に変換して、クロック信号を伝送する一対を加えて、全五対の差動信号としてメイン表示装置ＤＳ１に出力している。なお、メイン表示装置ＤＳ１には、ＬＶＤＳ信号の変換受信部ＲＶが内蔵されており、ＬＶＤＳ信号からＲＧＢ信号を復元して、表示回路７４Ａの出力に対応する画像を表示している。
In relation to this operation, the
この点は、ＬＶＤＳ部８０ｂも同様であり、各８ｂｉｔのデジタルＲＧＢ信号の合計２４ｂｉｔについて、クロック信号を伝送する一対を加えて、全五対の差動信号として変換受信部ＲＶに出力し、サブ表示装置ＤＳ２が変換受信部ＲＶから受ける合計２４ｂｉｔのＲＧＢ信号による画像表示を実現している。そのため、サブ表示装置ＤＳ２と、メイン表示装置ＤＳ１は、２８＊２８＊２８の解像度を有することになる。
In this respect, the
なお、必ずしもＬＶＤＳ信号とする必要は無く、例えば伝送距離が短い場合には、デジタルＲＧＢ信号を、デジタルＲＧＢ部８０ｃを経由して、そのまま表示装置に伝送するか、或いは、伝送距離が長い場合には、デジタルＲＧＢ信号を、変換送信部ＴＲ’において、Ｖ－Ｂｙ－ｏｎｅ（登録商標）信号に変換して変換受信部ＲＶ’に伝送した後、変換受信部ＲＶ’においてデジタルＲＧＢ信号に戻すのも好適である。なお、図９の破線は、この動作態様を示しているが、出力選択部７９の動作を適宜に設定することで、表示回路７４Ａ～７４Ｃの何れの出力信号であっても上記の動作が可能となる。
Note that the LVDS signal is not necessarily required. For example, when the transmission distance is short, the digital RGB signal is directly transmitted to the display device via the
次に、ＳＭＣ部７８（Serial Management Controller）は、ＬＥＤコントローラとＭｏｔｏｒコントローラとを内蔵した複合コントコントローラである。そして、外部基板に搭載したＬＥＤ／Ｍｏｔｏｒドライバ（シフトレジスタを内蔵するドライバＩＣ）に対して、クロック信号に同期してＬＥＤ駆動信号やモータ駆動信号を出力する一方、適宜なタイミングで、ラッチパルスを出力可能に構成されている。 Next, the SMC section 78 (Serial Management Controller) is a composite controller containing an LED controller and a Motor controller. Then, it outputs an LED drive signal and a motor drive signal in synchronization with the clock signal to the LED/Motor driver (driver IC with a built-in shift register) mounted on the external board, while outputting the latch pulse at an appropriate timing. configured for output.
上記したＶＤＰ回路５２の内部回路及びその動作に関し、内部回路が実行すべき動作内容は、演出制御ＣＰＵ６３が、制御レジスタ群７０に設定する動作パラメータ（設定値）で規定され、ＶＤＰ回路５２の実行状態は、制御レジスタ群７０の動作ステイタス値をＲＥＡＤすることで特定できるようになっている。制御レジスタ群７０は、演出制御ＣＰＵ６３のメモリマップ上、１Ｍバイト程度のメモリ空間（０～ＦＦＦＦＦＨ）にマッピングされた多数のＶＤＰレジスタＲＧｉｊを意味し、演出制御ＣＰＵ６３は、ＣＰＵＩＦ部８１を経由して動作パラメータのＷＲＩＴＥ（設定）動作と、動作ステイタス値のＲＥＡＤ動作を実行するようになっている（図５（ｂ）参照）。
Regarding the internal circuit and its operation of the
制御レジスタ群７０（ＶＤＰレジスタＲＧｉｊ）には、割り込み動作などシステム動作に関する初期設定値が書込まれる「システム制御レジスタ」と、内蔵ＶＲＡＭにＡＡＣ領域(a) やページ領域(b) を確定する共に、インデックステーブルIDXTBLを構築又は変更などに関する「インデックステーブルレジスタ」と、演出制御ＣＰＵ６３とＶＤＰ回路５２の内部回路との間のデータ転送回路７２によるデータ転送処理に関する設定値などが書込まれる「データ転送レジスタ」と、グラフィックスデコーダ７５の実行状況を特定する「ＧＤＥＣレジスタ」と、指示コマンドや描画回路７６に関する設定値が書込まれる「描画レジスタ」と、プリローダ７３の動作に関する設定値が書込まれる「プリローダレジスタ」と、表示回路７４の動作に関する設定値が書込まれる「表示レジスタ」と、ＬＥＤコントローラ（ＳＭＣ部７８）に関する設定値が書込まれる「ＬＥＤ制御レジスタ」と、Ｍｏｔｏｒコントローラ（ＳＭＣ部７８）に関する設定値が書込まれる「モータ制御レジスタ」とが含まれている。
The control register group 70 (VDP register RGij) includes "system control registers" in which initial setting values related to system operations such as interrupt operations are written, and the AAC area (a) and page area (b) in the built-in VRAM. , an "index table register" relating to building or changing the index table IDXTBL, and a "data transfer a "GDEC register" for specifying the execution status of the graphics decoder 75; a "drawing register" in which instruction commands and setting values relating to the
以下の説明では、制御レジスタ群７０に含まれる一又は複数のレジスタＲＧｉｊを、上記した個別名称で呼ぶ場合と、ＶＤＰレジスタＲＧｉｊと総称することがあるが、何れにしても、演出制御ＣＰＵ６３は、所定のＶＤＰレジスタＲＧｉｊに、適宜な設定値を書込むことで、ＶＤＰ回路５２の内部動作を制御している。具体的には、演出制御ＣＰＵ６３は、適宜な時間間隔で更新するディスプレイリストＤＬと、所定のＶＤＰレジスタＲＧｉｊへの設定値に基づいて、所定の画像演出を実現している。なお、この実施例では、ランプ演出やモータ演出も含め、演出制御ＣＰＵ６３が担当するので、ＶＤＰレジスタＲＧｉｊには、ＬＥＤ制御レジスタやモータ制御レジスタも含まれる。
In the following description, one or more registers RGij included in the control register group 70 may be referred to by the individual names described above, or may be generically referred to as VDP registers RGij. The internal operation of the
続いて、上記した内蔵ＣＰＵ回路５１とＶＤＰ回路５２とを内蔵した複合チップ５０によって実現される、画像演出、音声演出、モータ演出、及び、ランプ演出の統一的な演出制御動作について説明する。図１０は、内蔵ＣＰＵ回路５１の演出制御ＣＰＵ６３の制御動作を説明するフローチャートである。
Next, a unified effect control operation for image effect, sound effect, motor effect, and lamp effect realized by the
演出制御ＣＰＵ６３の動作は、ＣＰＵリセット後に起動するメイン処理（ａ）と、１ｍＳ毎に起動するタイマ割込み処理（ｂ）と、制御コマンドＣＭＤを受けて起動する受信割込み処理（不図示）と、表示装置ＤＳ１のＶブランク（垂直帰線期間）の開始タイミングに生じるVBLANK信号を受けて起動するVBLANK割込み処理（ｃ）と、を含んで構成されている。
The operation of the
受信割込み処理では、主制御部２１から受けた制御コマンドＣＭＤを、メイン処理（ＳＴ１３）において参照できるよう、所定の受信バッファに記憶して処理を終える。また、VBLANK割込み処理では、VBLANK割込み毎に、割込みカウンタＶＣＮＴをインクリメントし、メイン処理の開始タイミングでは、割込みカウンタＶＣＮＴの値に基づいて、１／３０秒の動作開始タイミングを把握した上で、割込みカウンタＶＣＮＴをゼロクリアしている（ＳＴ４）。
In the reception interrupt process, the control command CMD received from the
一方、タイマ割込み処理には、図１０（ｂ）に示す通り、ランプ演出やモータ演出の進行処理（ＳＴ１８）と、原点センサ信号ＳＮ０～ＳＮｎ信号や、チャンスボタン信号などを取得するセンサ信号取得処理（ＳＴ１９）とが含まれている。ランプ演出やモータ演出は、全ての演出動作を一元管理する演出シナリオに基づいて制御されており、演出カウンタＥＮが管理する演出開始時に達すれば、演出シナリオ更新処理（ＳＴ１１）において、モータ駆動テーブルやランプ駆動テーブルが特定されるようになっている。 On the other hand, as shown in FIG. 10(b), the timer interrupt processing includes progress processing (ST18) for ramp effects and motor effects, and sensor signal acquisition processing for acquiring origin sensor signals SN0 to SNn signals, chance button signals, and the like. (ST19). The lamp effect and the motor effect are controlled based on the effect scenario that centrally manages all the effect operations, and when the effect start time managed by the effect counter EN is reached, the motor drive table and the motor drive table are changed in the effect scenario update process (ST11). A lamp drive table is specified.
そして、その後は、特定されたモータ駆動テーブルに基づいてモータ演出が進行し、特定されたモータ駆動テーブルに基づいてランプ演出が進行することになる。先に説明した通り、ステップＳＴ１８の動作時に、ＤＭＡＣ回路（第１と第２のＤＭＡチャンネル）６０が機能する実施例もある。なお、モータ演出は、１ｍＳ毎に進行するが、ランプ演出は、１ｍＳより長い適宜なタイミングで進行する。 After that, the motor effect progresses based on the specified motor drive table, and the lamp effect progresses based on the specified motor drive table. As explained above, in some embodiments, the DMAC circuit (first and second DMA channels) 60 functions during the operation of step ST18. Note that the motor effect progresses every 1 ms, but the ramp effect progresses at an appropriate timing longer than 1 ms.
続いて、プリローダを機能しない実施例について、メイン処理（ａ）について説明する。図１０（ａ）に示す通り、メイン処理は、ＣＰＵリセット後に実行される初期処理（ＳＴ１～ＳＴ３）と、その後、１／３０秒毎に繰り返し実行される定常処理（ＳＴ４～ＳＴ１４）とに区分される。 Next, the main processing (a) will be described for an embodiment in which the preloader does not function. As shown in FIG. 10(a), the main processing is divided into initial processing (ST1 to ST3) executed after the CPU is reset, and then regular processing (ST4 to ST14) which is repeatedly executed every 1/30th of a second. be done.
そして、定常処理は、割込みカウンタＶＣＮＴが、ＶＣＮＴ≧２となったタイミングで開始されるので（ＳＴ４）、定常処理の動作周期δは、１／３０秒となる。この動作周期δは、演出制御ＣＰＵ６３の制御に基づいて間欠動作するＶＤＰ回路５２について、その実質的な動作周期δに他ならない。なお、判定条件を、ＶＣＮＴ≧２とするのは、定常処理（ＳＴ４～ＳＴ１４）が異常に長引いて、ＶＣＮＴ＝２のタイミングを見逃す可能性を考慮したものであるが、ＶＣＮＴ＝３となる事態が発生しないよう設計されている。
Since the steady process is started at the timing when the interrupt counter VCNT becomes VCNT≧2 (ST4), the operation period δ of the steady process is 1/30 second. This operating cycle δ is nothing but the substantial operating cycle δ of the
以上を踏まえてメイン処理（図１０（ａ））の説明を続けると、本実施例では、初期処理において、記憶容量４８Ｍバイトの内蔵ＶＲＡＭ７１を、適切な記憶容量を有するＡＣＣ領域(a) と、ページ領域(b) と、任意領域(c) と、に適宜に切り分ける（ＳＴ１）。具体的には、ＡＣＣ領域(a1,a2) と、ページ領域(b) について、各々の領域先頭アドレスと必要な総データサイズを、所定のインデックステーブルレジスタＲＧｉｊに設定する（ＳＴ１）。すると、確保されたＡＣＣ領域(a1,a2) と、ページ領域(b) には含まれない残余領域が任意領域(c) となる。
Continuing the description of the main processing (FIG. 10(a)) based on the above, in the present embodiment, in the initial processing, the built-in
ここで、第一と第二のＡＣＣ領域(a1,a2) と、ページ領域(b) の領域先頭アドレスは、各々の下位１１ｂｉｔが０でなくてはならないが、２０４８ｂｉｔ単位で任意に選択可能である（１番地＝１バイトとして、２５６番地ごとの選択）。また、総データサイズも、単位サイズの整数倍の範囲で任意に選択される。特に限定されないが、ＡＣＣ領域(a) の単位サイズは、２０４８ｂｉｔ、ページ領域(b) の単位サイズは、５１２ｋｂｉｔである。 Here, the lower 11 bits of the area start addresses of the first and second ACC areas (a1, a2) and the page area (b) must be 0, but they can be arbitrarily selected in units of 2048 bits. (1 address = 1 byte, selection for each 256 addresses). Also, the total data size is arbitrarily selected within the range of integral multiples of the unit size. Although not particularly limited, the unit size of the ACC area (a) is 2048 bits, and the unit size of the page area (b) is 512 kbits.
このように本実施例では、ＡＣＣ領域(a1,a2) と、ページ領域(b) の領域設定に一定の条件を設けるが、それは、メモリ容量が限られている内蔵ＶＲＡＭ７１について、可能な限り無駄領域を排除する一方で、ＶＤＰ回路５２の内部動作の円滑化を図るためである。すなわち、内蔵ＶＲＡＭ７１の記憶容量を無闇に増加させると、製造コストの高騰やチップ面積の大型化が懸念される一方、無駄領域を完全に排除するような自由な領域設定を認めると、内部処理が煩雑化して、ＶＲＡＭアクセスの処理時間を短縮化できないためである。なお、以下に説明するインデックス空間の確保に、一定の制約を設けるのも同じ理由による。
Thus, in this embodiment, certain conditions are set for setting the ACC area (a1, a2) and the page area (b). This is for the purpose of facilitating the internal operation of the
以上を踏まえて説明を続けると、ステップＳＴ１の処理に続いて、ページ領域(b) と、任意領域(c) について、必要なインデックス空間ＩＤＸｉを確保する（ＳＴ２）。具体的には、所定のインデックステーブルレジスタＲＧｉｊに、必要な情報を設定することで、各領域(b)(c)のインデックス空間ＩＤＸｉを確保する。 Continuing the explanation based on the above, following the processing of step ST1, necessary index spaces IDXi are secured for the page area (b) and the arbitrary area (c) (ST2). Specifically, by setting necessary information in a predetermined index table register RGij, an index space IDXi for each area (b) and (c) is secured.
例えば、ページ領域(b) にインデックス空間ＩＤＸｉを設ける場合には、任意のインデックス番号ｉに対応して、任意の水平サイズＨｘと、任意の垂直サイズＷｘの倍数情報（単位空間に対する縦横の倍数情報）が、所定のインデックステーブルレジスタＲＧｉｊに設定される（ＳＴ２）。 For example, when index space IDXi is provided in page area (b), multiple information of arbitrary horizontal size Hx and arbitrary vertical size Wx (vertical and horizontal multiple information for unit space) ) is set in a predetermined index table register RGij (ST2).
先に説明した通り、ページ領域(b) のインデックス空間ＩＤＸｉは、水平サイズ１２８×垂直サイズ１２８ラインを単位空間としており、また、１ピクセルは３２ｂｉｔの情報で特定されるので、水平サイズＨｘと垂直サイズＷｘの設定に基づいて、データサイズ（ｂｉｔ長）＝３２×１２８×Ｈｘ×１２８×Ｗｘのインデックス空間ＩＤＸｉが確保されたことになる。なお、ページ領域(b) のインデックス空間ＩＤＸｉの先頭アドレス（空間先頭アドレス）は、内部的に自動付与される。 As described above, the index space IDXi of the page area (b) has a horizontal size of 128×vertical size of 128 lines as a unit space, and one pixel is specified by 32-bit information. Based on the setting of the size Wx, an index space IDXi of data size (bit length)=32×128×Hx×128×Wx is secured. The head address (space head address) of the index space IDXi in the page area (b) is automatically assigned internally.
また、任意領域(c) にインデックス空間ＩＤＸｉを設ける場合には、任意のインデックス番号ｉに対応して、任意の先頭アドレス（空間先頭アドレス）ＳＴｘと、任意の水平サイズＨｘの倍数情報が、所定のインデックステーブルレジスタＲＧｉｊに設定される（ＳＴ２）。ここで、任意とは、所定条件を前提とするもので、水平サイズＨｘは２５６ｂｉｔ単位で任意決定され、先頭アドレスＳＴｘの下位１１ｂｉｔは０であって、２０４８ｂｉｔ単位で任意決定される。先に説明した通り、任意領域の垂直サイズは、２０４８ラインに固定化されるので、水平サイズＨｘの設定に基づいて、先頭アドレスＳＴｘ以降には、データサイズ（ｂｉｔ長）＝２０４８×Ｈｘのインデックス空間が確保されたことになる。 When the index space IDXi is provided in the arbitrary area (c), an arbitrary start address (space start address) STx and information on multiples of an arbitrary horizontal size Hx corresponding to an arbitrary index number i are specified. is set in the index table register RGij (ST2). Arbitrary means that the horizontal size Hx is arbitrarily determined in units of 256 bits, the lower 11 bits of the start address STx are 0, and is arbitrarily determined in units of 2048 bits. As described above, the vertical size of the arbitrary area is fixed to 2048 lines, so based on the setting of the horizontal size Hx, after the start address STx, the data size (bit length) = 2048 × Hx index A space has been secured.
具体的には、メイン表示装置ＤＳ１のフレームバッファＦＢａとして、水平サイズ１２８０×垂直ライン２０４８の一対のインデックス空間が、各々インデックス番号を特定して、一又は複数の所定のインデックステーブルレジスタＲＧｉｊに設定され、サブ表示装置ＤＳ２のフレームバッファＦＢｂとして、水平サイズ４８０×垂直ライン２０４８の一対のインデックス空間が、各々インデックス番号を特定して、一又は複数の所定のインデックステーブルレジスタＲＧｉｊに設定される。なお、もし、表示装置の水平ピクセル数が、２５６ｂｉｔ／３２ｂｉｔの整数倍に一致しない場合には、各インデックス空間の水平サイズを、その表示装置の水平ピクセル数より大きく、且つ、２５６／３２＝８の整数倍となる値に設定して、無駄なメモリ領域の発生を最小限に抑制する。
Specifically, as the frame buffer FBa of the main display device DS1, a pair of index spaces each having a horizontal size of 1280×vertical lines of 2048 are set in one or a plurality of predetermined index table registers RGij, each specifying an index number. , as the frame buffer FBb of the sub-display device DS2, a pair of index spaces of horizontal size 480×
以上のように、ページ領域(b) と、任意領域(c) について、必要なサイズ情報やアドレス情報を所定のインデックステーブルレジスタＲＧｉｊに各々設定することで、必要個数のインデックス空間ＩＤＸｉが生成される（ＳＴ２）。そして、この設定処理（ＳＴ２）に対応して、各インデックス空間ＩＤＸｉのアドレス情報やサイズ情報を特定するインデックステーブルIDXTBLが自動的に構築される。図７（ａ）に示す通り、インデックステーブルIDXTBLには、各インデックス空間ＩＤＸｉの先頭アドレスが、その他の必要情報と共に記憶されており、ＶＤＰ回路５２内部でのデータ転送時や、外部記憶リソース（Resource）からのデータ取得時に参照される（図８参照）。なお、ＡＡＣ領域(a) のインデックス空間ＩＤＸｉは、必要時に自動生成され、自動消滅するので、ステップＳＴ２の設定処理は不要である。 As described above, the necessary number of index spaces IDXi are generated by setting the necessary size information and address information in the predetermined index table registers RGij for the page area (b) and the arbitrary area (c). (ST2). In response to this setting process (ST2), an index table IDXTBL for specifying the address information and size information of each index space IDXi is automatically constructed. As shown in FIG. 7A, the index table IDXTBL stores the head address of each index space IDXi together with other necessary information. ) is referred to when acquiring data from (see FIG. 8). The index space IDXi of the AAC area (a) is automatically generated when necessary and is automatically deleted, so the setting process of step ST2 is unnecessary.
図７（ａ）（ｂ）に示す通り、任意領域(c) には、各一対のフレームバッファＦＢａとＦＢｂが確保され、各々、インデックス番号が付与されている。Ｚバッファを使用しない実施例では、フレームバッファＦＢａとして、インデックス番号２５５，２５４が付与された、一対のインデックス空間２５５，２５４が確保される。また、フレームバッファＦＢｂとして、インデックス番号２５２，２５１が付与された、一対のインデックス空間２５２，２５１が確保される。なお、本実施例では、任意領域(c) に、インデックス番号０の作業領域（インデックス空間０）も確保されている。
As shown in FIGS. 7(a) and 7(b), a pair of frame buffers FBa and FBb are secured in the arbitrary area (c), and index numbers are assigned to each. In an embodiment that does not use the Z-buffer, a pair of
また、本実施例では、ページ領域(a) に、ＩＰストリーム動画のデコード領域となる必要個数のインデックス空間ＩＤＸｉを確保し、インデックス番号ｉを付与することにしている。但し、初期的には、背景動画（ＩＰストリーム動画）のためのインデックス空間ＩＤＸ０だけを確保している。そして、画像演出（変動演出や予告演出）における必要性に応じて、インデックステーブルレジスタＲＧｉｊへの設定処理や、ディスプレイリストＤＬの指示コマンドに基づいて、ページ領域(a) のインデックス空間ＩＤＸｊを増やし、その後、不要になれば、そのインデックス空間ＩＤＸｊを開放するようにしている。すなわち、図７（ａ）は、定常動作時のインデックステーブルIDXTBLを示している。 Also, in this embodiment, the necessary number of index spaces IDXi for decoding IP stream moving images are secured in the page area (a), and the index number i is assigned. However, initially, only the index space IDX 0 for the background moving image (IP stream moving image) is reserved. Then, according to the necessity of the image effect (fluctuation effect and advance notice effect), the index space IDXj of the page area (a) is increased based on the setting process to the index table register RGij and the instruction command of the display list DL, After that, when it becomes unnecessary, the index space IDXj is released. That is, FIG. 7A shows the index table IDXTBL during steady operation.
なお、ＡＣＣ領域(a) のインデックス空間は、ディスプレイリストＤＬに記載されている指示コマンドに基づいて、必要時に自動的に生成され、インデックステーブルIDXTBLには、自動生成されたインデックス空間ＩＤＸｊの先頭アドレスや、その他の必要情報が自動設定される。本実施例では、このＡＡＣ領域(a) を、静止画その他のテクスチャのデコード領域として使用している。 The index space of the ACC area (a) is automatically generated when necessary based on the instruction command described in the display list DL. and other necessary information are automatically set. In this embodiment, this AAC area (a) is used as a decoding area for textures such as still images.
インデックス空間を確保する上記の動作は、もっぱら、制御レジスタ群７０に含まれるインデックステーブルレジスタＲＧｉｊへの設定動作によって実現されるが、ステップＳＴ１～ＳＴ２の処理に続いて、他のＶＤＰレジスタＲＧｉｊに、必要な設定動作を実行することで、図１８～図１９に示すＶＤＰ回路５２の定常動作（間欠動作）を可能にしている。
The above operation of securing the index space is realized mainly by setting the index table register RGij included in the control register group 70. Following the processing of steps ST1 and ST2, another VDP register RGij is set to: By executing the necessary setting operation, the steady operation (intermittent operation) of the
例えば、表示回路７４の動作を規定する所定の表示レジスタＲＧｉｊに、所定の動作パラメータ（ライン数と画素数）を書込むことで、各表示装置ＤＳ１，ＳＤ２について表示ライン数と水平画素数を設定している（ＳＳ３０）。その結果、各フレームバッファＦＢａ，ＦＢｂにおいて、表示回路７４がREADアクセスすべき有効データ領域（図１０（ｄ）の破線部）の縦横寸法が、特定されることになる。
For example, by writing predetermined operation parameters (the number of lines and the number of pixels) in a predetermined display register RGij that defines the operation of the
次に、所定の表示レジスタＲＧｉｊに、所定の動作パラメータ（アドレス値）を書込んで、各フレームバッファＦＢａ，ＦＢｂについて、垂直表示開始位置と水平表示開始位置を特定する（ＳＳ３１）。その結果、ステップＳＳ３０の処理で縦横寸法が特定された有効データ領域が、フレームバッファＦＢａ，ＦＢｂ上に確定されることになる。ここで、垂直表示開始位置と水平表示開始位置は、各インデックス空間における相対アドレス値であって、図１０（ｄ）に示す実施例では、表示開始位置は（０，０）となっている。 Next, a predetermined operation parameter (address value) is written in a predetermined display register RGij to specify the vertical display start position and horizontal display start position for each of the frame buffers FBa and FBb (SS31). As a result, the effective data area whose vertical and horizontal dimensions are specified in the process of step SS30 is determined on the frame buffers FBa and FBb. Here, the vertical display start position and the horizontal display start position are relative address values in each index space, and the display start position is (0, 0) in the example shown in FIG. 10(d).
続いて、メイン表示装置ＤＳ１を駆動する表示回路７４Ａに関する表示レジスタＲＧｉｊ（DSPAINDEX ）と、サブ表示装置ＤＳ２を駆動する表示回路７４Ｂに関する表示レジスタＲＧｉｊ（DSPBINDEX ）に、各々、「表示領域（０）」と「表示領域（１）」を設定して、各表示領域を定義している（ＳＳ３２）。
Subsequently, the display register RGij (DSPAINDEX) relating to the
ここで、「表示領域」とは、表示回路７４Ａ，７４Ｂが、表示装置ＤＳ１，ＤＳ２を駆動するために、画像データを読み出すべきインデックス空間（フレームバッファＦＢａ，ＦＢｂ）を意味し、各々ダブルバッファ構造であるフレームバッファＦＢａ，ＦＢｂにおけるダブルバッファの何れか一方を意味する。もっとも、表示回路７４Ａ，７４Ｂが、実際に画像データを読み出すのは、表示領域（０）又は表示領域（１）における、ステップＳＳ３０～ＳＳ３１で特定された「有効データ領域」に限定される。
Here, the "display area" means an index space (frame buffers FBa, FBb) from which image data should be read in order for the
何ら限定されないが、本実施例では、フレームバッファＦＢａについて、ＶＲＡＭ任意領域(c) におけるインデックス番号２５４のインデックス空間２５４を「表示領域（０）」と定義し、ＶＲＡＭ任意領域(c) におけるインデックス番号２５５のインデックス空間２５５を、「表示領域（１）」と定義している（ＳＳ３２）。
Although not limited in any way, in this embodiment, for the frame buffer FBa, the
また、フレームバッファＦＢｂについて、ＶＲＡＭ任意領域(c) におけるインデックス番号２５１のインデックス空間２５１を「表示領域（０））とし、ＶＲＡＭ任意領域(c) におけるインデックス番号２５２のインデックス空間２５２を「表示領域（１）」としている（ＳＳ３２）。なお、「表示領域」を初期処理（ＳＳ３）において定義することは、特に限定されず、動作周期δ毎に、表示回路７４が画像データをREADアクセスすべきインデックス空間（表示領域）をトグル的に切換えても良い。
As for the frame buffer FBb, the
本実施例では、以上の初期処理（ＳＳ３０～ＳＳ３２）が終われば、次に、所定のシステム制御レジスタＲＧｉｊへの設定値が、その後、ノイズなどの影響で変更されないよう、第１種の禁止設定レジスタＲＧｉｊに、所定の禁止値を設定している（第１の禁止設定ＳＳ３３）。 In this embodiment, after the above initial processing (SS30 to SS32) is completed, next, the set value of the predetermined system control register RGij is set to the first type prohibition setting so as not to be changed by the influence of noise or the like. A predetermined prohibition value is set in the register RGij (first prohibition setting SS33).
ここで、今後の書込みが禁止される設定値には、(1) 表示装置ＤＳ１，ＤＳ２の表示クロックに関する設定値、(2) ＬＶＤＳのサンプリングクロックに関する設定値、(3) 出力選択回路７９の選択動作に関する設定値、(4) 複数の表示回路ＤＳ１，ＤＳ２の同期関係（表示回路７４Ｂが表示回路７４Ａの動作周期に従属すること）などが含まれている。なお、第１の禁止設定を解除するソフトウェア処理は存在するが、本実施例では使用していない。但し、必要に応じて使用するのも好適である。
Here, the setting values for which future writing is prohibited include (1) setting values related to the display clocks of the display devices DS1 and DS2, (2) setting values related to the LVDS sampling clock, and (3) selection of the
次に、第２種の禁止設定レジスタＲＧｉｊに、所定の禁止値を設定することで、初期設定系のＶＤＰレジスタＲＧｉｊについて書込み禁止設定をしている（第２の禁止設定ＳＳ３４）。ここで、禁止設定されるレジスタには、ステップＳＳ３０～ＳＳ３２に係るＶＤＰレジスタＲＧｉｊが含まれている。
Next, by setting a predetermined prohibition value in the
一方、第３種の禁止設定レジスタＲＧｉｊに、所定の禁止値を設定することで、ステップＳＴ１～ＳＴ３の設定処理に関するＶＤＰレジスタを含んだ、多数のＶＤＰレジスタへの禁止設定も可能である（第３の禁止設定）。但し、本実施例では原則として使用しない。何れにしても、第２の禁止設定や、第３の禁止設定は、所定の解除レジスタＲＧｉｊに、解除値を書込むことで任意に解除可能であり、定常動作中に設定値を変更することも可能となる。 On the other hand, by setting a predetermined prohibition value in the third type of prohibition setting register RGij, it is possible to prohibit many VDP registers, including the VDP registers related to the setting process of steps ST1 to ST3 (see the 3 prohibition setting). However, it is not used in principle in this embodiment. In any case, the second prohibition setting and the third prohibition setting can be arbitrarily released by writing a release value to a predetermined release register RGij, and the set value can be changed during steady operation. is also possible.
以上、初期設定処理について説明したので、次に、定常処理（ＳＴ４～ＳＴ１４）を説明する前に、演出制御ＣＰＵ６３によって制御されるＶＤＰ回路５２の定常動作（間欠動作）について図１８（ａ）及び図１９（ｂ）に基づいて概略的に説明しておく。
Since the initial setting process has been described above, next, before describing the steady process (ST4 to ST14), the steady operation (intermittent operation) of the
ＶＤＰ回路５２の間欠動作は、図１８や図１９に示す通りであり、プリローダ７３を使用しない実施例では、図１８（ａ）に示すように、演出制御ＣＰＵ６３が完成させたディスプレイリストＤＬｉは、その動作周期（Ｔ１）で、描画回路７６に発行され、描画回路７６はディスプレイリストＤＬｉに基づく描画動作によって、フレームバッファＦＢａ，ＦＢｂに、画像データを完成させる。そして、フレームバッファＦＢａ，ＦＢｂに完成された画像データは、次の動作周期Ｔ１＋δに、表示回路７４が表示装置ＤＳ１，ＤＳ２に出力することで、その後の、表示装置ＤＳ１，ＤＳ２の描画動作に基づき、遊技者が感知する表示画面となる。
The intermittent operation of the
一方、プリローダ７３を使用する実施例では、図１９（ａ）に示すように、演出制御ＣＰＵ６３が完成させたディスプレイリストＤＬｉは、その動作周期（Ｔ１）で、プリローダ７３に発行され、プリローダ７３は、ディスプレイリストＤＬｉを解釈して、必要な先読み動作を実行すると共に、ディスプレイリストＤＬｉの一部を書き換えて、書換えリストＤＬ’を完成させる。なお、先読みされたＣＧデータと書換えリストＤＬ’は、ＤＲＡＭ５４の適所に格納される。
On the other hand, in the embodiment using the
次に、描画回路７６は、その次の動作周期（Ｔ１＋δ）で、ＤＲＡＭ５４から書換えリストＤＬ’を取得し、書換えリストＤＬ’に基づく描画動作によって、フレームバッファＦＢａ，ＦＢｂに、画像データを完成させる。そして、フレームバッファＦＢａ，ＦＢｂに完成された画像データは、更にその次の動作周期（Ｔ１＋２δ）で、表示回路７４が表示装置ＤＳ１，ＤＳ２に出力することで、その後の表示装置ＤＳ１，ＤＳ２の描画動作に基づき、遊技者が感知する表示画面となる。
Next, the
以上、ＶＤＰ回路５２の間欠動作について概略的に説明したが、上記した図１８～図１９の動作を実現するため、演出制御ＣＰＵ６３は、初期処理（ＳＴ１～ＳＴ３）の後、割込みカウンタＶＣＮＴの値を繰り返し参照して、動作開始タイミングに達するのを待ち、動作開始タイミング（一つ飛びのＶブランク開始タイミング）に達すれば、割込みカウンタＶＣＮＴをゼロクリアする（ＳＴ４）。
The intermittent operation of the
その後、定常動作を開始するが、本実施例では、最初に、定常動作を開始すべき動作開始条件を満たしているか否かを判定する（ＳＴ５）。なお、この判定タイミングは、図１８～図１９に記載のＴ１，Ｔ１＋δ、Ｔ１＋２δ、・・・・のタイミング、つまり、表示装置ＤＳ１の垂直帰線期間（VBLANK）の開始タイミングである。なお、表示装置ＤＳ２の表示タイミングは、表示装置ＤＳ１の表示タイミングに従属するよう、初期設定（ＳＴ３）時に設定されている。 After that, steady operation is started. In this embodiment, first, it is determined whether or not an operation start condition for starting steady operation is satisfied (ST5). Note that this determination timing is the timing of T1, T1+δ, T1+2δ, . The display timing of the display device DS2 is set at the initial setting (ST3) so as to follow the display timing of the display device DS1.
垂直帰線期間（VBLANK）の開始タイミングで判定される動作開始条件は、プリローダ７３を活用するか否かで異なるので、先ず、プリローダ７３を活用しない実施例（図１０）について説明する。この場合は、本来、図１８（ａ）のタイムチャートに示す通りにＶＤＰの内部動作が進行するよう、回路構成やプログラムが設計されている。すなわち、動作周期（Ｔ１）で完成されたディスプレイリストＤＬ１に基づき、描画回路７６は、その動作周期中（Ｔ１～Ｔ１＋δ）に、描画動作を終える筈である。しかし、例えば、図１８（ａ）の動作周期（Ｔ１＋２δ）で完成されたディスプレイリストＤＬ３のように、その動作周期中（Ｔ１＋２δ～Ｔ１＋３δ）に、描画動作を終わらない場合も無いとは言えない。
Since the operation start condition determined by the start timing of the vertical blanking interval (VBLANK) differs depending on whether or not the
ステップＳＴ５の判定処理は、かかる事態を考慮したのであり、演出制御ＣＰＵ６３は、描画回路７６の動作状態を示すステイタスレジスタＲＧｉｊ（制御レジスタ群７０の一種）をアクセスして、ステップＳＴ５のタイミングで、描画回路７６が、必要な動作を終えているか否かを判定する。プリローダ７３を活用しない実施例では、例えば、図１８（ａ）のタイミングＴ１＋δでは、描画回路７６に関する描画レジスタのステイタス情報をReadアクセスして、ディスプレイリストＤＬ１に基づく描画動作が終わっていることを確認する。
The determination process of step ST5 takes this situation into consideration, and the
そして、動作開始条件を満たさない場合（不適合）には、異常回数をカウントする異常フラグＥＲをインクリメントして、ステップＳＴ６～ＳＴ８処理をスキップする。異常フラグＥＲは、その他の重大異常フラグＡＢＮと共に、ステップＳＴ９やＳＴ１０の処理で判定され、重大異常フラグＡＢＮがリセット状態である前提において、連続異常回数が多くない場合（ＥＲ≦２）には、正常時と同様に、演出コマンド解析処理を実行する（ＳＴ１３）。 Then, if the operation start condition is not satisfied (unsuitable), the abnormality flag ER that counts the number of times of abnormality is incremented, and steps ST6 to ST8 are skipped. The abnormality flag ER is determined in the processing of steps ST9 and ST10 together with other serious abnormality flags ABN. On the premise that the serious abnormality flag ABN is in a reset state, if the number of consecutive abnormalities is not large (ER≤2), Effect command analysis processing is executed in the same manner as in the normal state (ST13).
演出コマンド解析処理（ＳＴ１３）では、主制御基板２１から制御コマンドＣＭＤを受けているか否かを判定し、制御コマンドＣＭＤを受けた場合には、その制御コマンドＣＭＤを解析して必要な処理を実行する（ＳＴ１３）。ここで、必要な処理には、変動演出の開始を指示する制御コマンドＣＭＤに基づく新規の変動演出の開始準備処理や、エラー発生を示す制御コマンドＣＭＤに基づくエラー報知の開始処理が含まれる。
In the effect command analysis process (ST13), it is determined whether or not the control command CMD is received from the
続いて、ＷＤＴタイマを初期値に戻すべく、ＷＤＴ制御レジスタの初期ビットに規定１ｂｉｔを書き込んだ後（ＳＴ１４）、ステップＳＴ４の処理に戻る。演出制御ＣＰＵ６３は、外部装置に対してクリアパルスを出力する必要がなく、単に、内蔵レジスタへのWrite 命令を実行するだけで足りる利点は、先に説明した通りである。
Subsequently, in order to return the WDT timer to its initial value, the specified 1 bit is written to the initial bit of the WDT control register (ST14), and then the process returns to step ST4. The
以上、動作開始条件が不適合の場合であって、異常フラグＥＲがＥＲ≦２である場合について説明したが、このような場合には、その動作周期では、表示回路７４が読み出す表示領域をトグル切換える処理（ＳＴ６）や、ディスプレイリストの作成処理（ＳＴ７）がスキップされ、且つ、演出シナリオが進行しないことになる（ＳＴ８～ＳＴ１２参照）。これは、不完全な状態のフレームバッファＦＢａ，ＦＢｂの画像データを出力させないためである。そのため、例えば、図１８（ａ）の動作周期（Ｔ１＋３δ）では、画像演出が進行せず、元の画面（ＤＬ２に基づく画面）が再表示されるフレーム落ちが生じる。 In the above, the case where the operation start condition is not satisfied and the abnormality flag ER is ER≦2 has been described. The process (ST6) and the display list creation process (ST7) are skipped, and the production scenario does not progress (see ST8 to ST12). This is to prevent output of image data in the frame buffers FBa and FBb that are incomplete. Therefore, for example, in the operation cycle (T1+3δ) of FIG. 18(a), the image effect does not progress, and the original screen (the screen based on DL2) is redisplayed, resulting in a dropped frame.
ここで、フレーム落ちを回避するため、動作開始条件が成立するまで待機する構成も考えられる。しかし、演出制御ＣＰＵ６３が実行すべき制御処理（ＳＴ６～ＳＴ１２）は数多く、各々の処理時間を確保する必要があるので、本実施例では、動作開始条件を満たさない場合にフレーム落ちを生じさせている。
Here, in order to avoid dropping frames, a configuration of waiting until an operation start condition is satisfied is also conceivable. However, there are many control processes (ST6 to ST12) to be executed by the
但し、フレーム落ちが生じたとしても、割込み処理（図１０（ｂ））によって進行するランプ演出やモータ演出と比較して、１／３０～２／３０秒程度、画像演出の進行が遅れるだけであり、これに遊技者が気付くことはない。しかも、フレーム落ち時には、演出カウンタＥＮの更新処理を含んだ演出シナリオ処理（ＳＴ１１）や、音声進行処理（ＳＴ１２）も合わせてスキップされるので、その後に開始されるリーチ演出や予告演出や役物演出において、画像演出、音声演出、ランプ演出、及びモータ演出などの開始タイミングがずれるおそれはない。 However, even if a frame drop occurs, the progress of the image rendering will only be delayed by about 1/30 to 2/30 of a second compared to the ramp rendering and motor rendering progressing by the interrupt processing (FIG. 10(b)). Yes, and the player is unaware of this. Moreover, when a frame is dropped, the effect scenario process (ST11) including the process of updating the effect counter EN and the sound progress process (ST12) are also skipped, so that the ready-to-win effect, the advance notice effect, and the accessory that are started after that are skipped. In the production, there is no possibility that the start timing of the image production, sound production, lamp production, motor production, etc. is shifted.
すなわち、演出シナリオでは、画像演出、音声演出、ランプ演出、モータ演出の開始タイミングと、その後に実行すべき演出内容を一元的に管理しており、正常時に限り更新される演出カウンタＥＮによって、開始タイミングを制御しているので、各種の演出の同期が外れることはない。例えば、爆発音と、爆発画像と、役物移動と、ランプフラッシュ動作を複合した演出動作がある場合、フレーム落ちが生じた後であっても、上記した各演出動作は正しく同期して開始される。 That is, in the production scenario, the start timing of image production, sound production, lamp production, and motor production and the content of production to be executed thereafter are centrally managed. Since the timing is controlled, the synchronization of various effects will not be lost. For example, when there is an effect operation that combines an explosion sound, an explosion image, a character object movement, and a lamp flash operation, each of the above effect operations is correctly started in synchronization even after a frame drop occurs. be.
以上、比較的軽微な異常時について説明したが、重大異常フラグＡＢＮがセット状態である場合や、連続異常回数が多い場合（ＥＲ＞２）には、ステップＳＴ１０の判定の後、無限ループ状態としている。その結果、ＷＤＴタイマのダウンカウント動作が進行して、演出制御ＣＰＵ６３を含んだ複合チップ５０は、異常リセットされ、その後、初期処理（ＳＴ１～ＳＴ３）が再実行されることで、異常事態発生の根本原因の解消が期待される。
In the above, a comparatively minor abnormality has been described, but when the serious abnormality flag ABN is set or when the number of consecutive abnormalities is large (ER>2), an infinite loop state is entered after the determination in step ST10. there is As a result, the down-count operation of the WDT timer progresses, the
図４に関して説明した通り、この異常時には、音声回路ＳＮＤも合わせ異常リセットされるので、画像演出、音声演出、ランプ演出、モータ演出は、全て初期状態に戻ることになる。但し、これらのリセット動作は、主制御部２１や払出制御部２５には、何の影響も与えなので、大当り状態の消滅や、賞球の消滅のような事態が発生するおそれはない。
As described with reference to FIG. 4, when this abnormality occurs, the sound circuit SND is also abnormally reset, so that the image effect, sound effect, lamp effect, and motor effect all return to their initial states. However, since these reset operations have no effect on the
以上、異常事態について説明したが、実際には、軽微な場合も含め上記した異常が発生することは殆どなく、ステップＳＴ５の処理の後、所定の表示レジスタＲＧｉｊ（DSPACTL /DSPBCTL）への設定に基づき、表示回路７４Ａと表示回路７４Ｂが読み出すべき画像データを記憶するフレームバッファＦＢａ，ＦＢｂの「表示領域」をトグル的に切り換える（ＳＴ６）。先に説明した通り、「表示領域（０）」と「表示領域（１）」は、予め初期処理において定義されているので（ＳＴ３）、ステップＳＴ６の処理では、フレームバッファＦＢａ，ＦＢｂについて、今回の「表示領域」が、表示領域（０）／表示領域（１）の何れであるかを特定する。
Abnormalities have been described above, but in reality, the abnormalities described above rarely occur, even if they are minor. Based on this, the "display areas" of the frame buffers FBa and FBb for storing the image data to be read by the
このステップＳＴ６が実行されることで、表示回路７４Ａは、インデックス空間２５４（表示領域（０））と、インデックス空間２５５（表示領域（１））から、動作周期δ毎に、交互に画像データを読み出して表示装置ＤＳ１を駆動することになる。同様に、表示回路７４Ｂは、インデックス空間２５１（表示領域（０））と、インデックス空間２５２（表示領域（１））から、動作周期δ毎に、交互に画像データを読み出してサブ表示装置ＤＳ２を駆動することになる。なお、表示回路７４が実際にREADアクセスするのは、表示領域（０）／表示領域（１）における有効データ領域に限定されるのは先に説明した通りである。
By executing step ST6, the
何れにしても、本実施例では、動作周期毎に「表示領域」が切り替わるので、表示回路７４Ａ，７４Ｂは、直前の動作周期で描画回路７６が完成させた画像データについて、表示装置ＤＳ１，ＤＳ２への出力処理を開始することになる。但し、ステップＳＴ５の処理は、メイン表示装置ＤＳ１の垂直帰線期間（Ｖブランク）の開始時から開始されるので、実際には、垂直帰線期間が完了してから画像データの出力処理が開始されることになる。図１８（ａ）において、表示回路の欄に示す矢印は、この出力処理の動作周期を示している。
In any case, in this embodiment, since the "display area" is switched for each operation cycle, the
以上のような意義を有するステップＳＴ６の処理が終われば、演出制御ＣＰＵ６３は、続いて、次の動作周期で、表示回路７４が表示装置に出力するべき画像データを特定したディスプレイリストＤＬを完成させる（ＳＴ７）。特に限定されないが、この実施例では、ＲＡＭ５９のリストバッファ領域（ＤＬバッファＢＵＦ）を確保し、そこにディスプレイリストＤＬを完成させている（図８参照）。
When the processing of step ST6 having the above significance is completed, the
ディスプレイリストＤＬは、一連の指示コマンドを、適宜な順番で列記して構成され、EODL（End Of DL ）コマンドを記載して終わるよう構成されている。そして、本実施例では、データ転送回路７２、描画回路７６、プリローダ７３の円滑な動作を実現するべく、EODLコマンドを含む全ての指示コマンドを、コマンド長が３２ｂｉｔの整数Ｎ倍（Ｎ＞０）の指示コマンドだけに限定している。なお、３２ｂｉｔの整数Ｎ倍で構成された指示コマンドに、無意ビット(Don't care bit)も含んで良いことは先に説明した通りである。
The display list DL is configured by listing a series of instruction commands in an appropriate order, and is configured to end with an EODL (End Of DL) command. In this embodiment, in order to realize smooth operation of the
このように、実施例のディスプレイリストＤＬは、コマンド長が３２ｂｉｔの整数Ｎ倍（Ｎ＞０）の指示コマンドだけで構成されているので、ディスプレイリストＤＬ全体のデータボリューム値（データ総量）は、必ず、コマンド長の最小単位（３２ｂｉｔ＝４バイト）の整数倍となる。更に、本実施例では、データ転送回路７２の最低データ量Ｄｍｉｎを考慮して、ディスプレイリストＤＬのデータボリューム値を、最低データ量Ｄｍｉｎの整数倍（１以上）であって、且つ、指示コマンドの最小単位（４バイト）の整数倍となるよう調整している。例えば、Ｄｍｉｎ＝２５６バイトであれば、ディスプレイリストＤＬのデータボリューム値は、２５６バイト、５１２バイト・・・の何れかの値に調整される。
In this way, the display list DL of the embodiment is composed only of instruction commands whose command length is an
ここで、演出内容の複雑さに応じて、適宜に、２５６バイトか、又は５１２バイトに調整するのも好適であるが、本実施例では、表示装置が二個であり、サブ表示装置ＤＳ２はそれほど複雑な画像演出を実行させないことを考慮して、ディスプレイリストＤＬのデータボリューム値を、常に、２５６バイトに調整している。 Here, depending on the complexity of the content of the presentation, it is also suitable to adjust to 256 bytes or 512 bytes as appropriate. The data volume value of the display list DL is always adjusted to 256 bytes in consideration of not executing such complicated image effects.
もっとも、この手法は、何ら限定されず、表示装置が三個以上になる場合や、サブ表示装置ＤＳ２も含め複雑な画像演出を実行する遊技機の場合には、５１２バイト又は、７６８バイトに調整される。また、通常の演出時は、ディスプレイリストＤＬのデータボリューム値を２５６バイトに調整し、特別な演出を実行する場合に限り、ディスプレイリストＤＬのデータボリューム値を、５１２バイト又は、７６８バイトに調整するのも好適である。 However, this method is not limited in any way, and if the number of display devices is three or more, or if the game machine executes complicated image effects including the sub-display device DS2, it is adjusted to 512 bytes or 768 bytes. be done. In addition, the data volume value of the display list DL is adjusted to 256 bytes at the time of normal rendering, and the data volume value of the display list DL is adjusted to 512 bytes or 768 bytes only when executing a special rendering. is also preferred.
但し、本実施例の場合には、ディスプレイリストＤＬのデータボリューム値は、各動作周期δにおいて、予め規定された所定バイト長（２５６バイト）に調整される。調整手法としては、３２ｂｉｔ長のEODLコマンドの後に、不足領域を補填する３２ｂｉｔ長のNOP （No Operation）コマンドを埋める簡易手法（Ａ）か、或いは、不足領域を３２ｂｉｔ長のNOP コマンドで埋めた後、最後に３２ｂｉｔ長のEODLコマンドを記載する標準手法（Ｂ）が考えられる。なお、ディスプレイリストＤＬのデータボリューム値（データ総量）を全く調整することなくEODLコマンドで終結させ、データ転送回路７２の動作時に、ダミーデータを付加的に転送して、最低データ量Ｄｍｉｎの整数倍の転送量を確保する無調整手法（Ｃ）も考えられる。
However, in the case of this embodiment, the data volume value of the display list DL is adjusted to a predetermined byte length (256 bytes) in each operation cycle δ. As an adjustment method, after the 32-bit length EODL command, a simple method (A) that fills the missing area with a 32-bit length NOP (No Operation) command, or after filling the missing area with a 32-bit length NOP command , and finally a standard method (B) that describes a 32-bit long EODL command. The data volume value (total amount of data) of the display list DL is terminated by the EODL command without any adjustment, and dummy data is additionally transferred during the operation of the
ここで、標準手法（Ｂ）を採る場合には、最初、コマンドカウンタＣＮＴを規定値（２５６バイトに対応する６４－１）に初期設定し、ＤＬバッファ領域ＢＵＦに、有意な指示コマンドを書き込むごとに、コマンドカウンタＣＮＴを適宜に減算し、一連の有意な指示コマンドの書き込みが終われば、コマンドカウンタＣＮＴがゼロになるまで、NOP コマンドを記載し、最後にEODLコマンドを記載する手法が考えられる。本実施例の場合、指示コマンドは、そのコマンド長が３２ｂｉｔの整数Ｎ倍（Ｎ＞０）のものに限定されているので、上記の処理は容易であり、コマンドカウンタＣＮＴの減算処理は、整数Ｎに対応した減算処理となる。 Here, when adopting the standard method (B), first, the command counter CNT is initialized to a specified value (64-1 corresponding to 256 bytes), and every time a significant instruction command is written to the DL buffer area BUF Another possible method is to decrement the command counter CNT as appropriate, write a NOP command until the command counter CNT becomes zero, and write an EODL command at the end after writing a series of significant instruction commands. In the case of this embodiment, the instruction command is limited to a command length N times an integer of 32 bits (N>0). Subtraction processing corresponding to N is performed.
一方、簡易手法（Ａ）を採る場合には、ディスプレイリストＤＬの作成時、最初に、リストバッファ領域（ＤＬバッファＢＵＦ）の全てをNOP コマンドで埋めれば足りるので、一見、標準手法（Ｂ）より優れているように思われる。また、簡易性の観点では、無調整手法（Ｃ）も優れているように思われる。しかし、本実施例では、基本的に標準手法（Ｂ）を採っており、ディスプレイリストＤＬの先頭からEODLコマンドまでの実データ量、つまり、EODLコマンドまでのデータ量が、常に、データ転送回路７２の最低データ量Ｄｍｉｎの整数倍となるよう調整している。
On the other hand, when the simplified method (A) is adopted, when creating the display list DL, it is sufficient to first fill the entire list buffer area (DL buffer BUF) with NOP commands. seems to be excellent. Also, from the viewpoint of simplicity, the no-adjustment method (C) seems to be superior. However, in this embodiment, the standard method (B) is basically adopted, and the actual amount of data from the top of the display list DL to the EODL command, that is, the amount of data up to the EODL command is always transferred to the
これは、プリローダ７３を活用する実施例を考慮したものであり、もし、簡易手法（Ａ）や無調整手法（Ｃ）を採用すると、EODLコマンドまでのディスプレイリストＤＬの実データ量が、ランダムな値となり、プリローダ７３が書き換えた書換えリストＤＬ’のＤＲＡＭ５４への転送時や、ＤＲＡＭ５４から描画回路７６への書換えリストＤＬ’の転送時に支障が生じるからである。なお、書換えリストＤＬ’のＤＲＡＭ５４への転送時には、データ転送回路７２のＣｈＡ制御回路７２ａが機能し、書換えリストＤＬ’の描画回路７６への転送時には、ＣｈＢ制御回路７２ｂが機能するが（図１６参照）、何れの場合もEODLコマンドまでの書換えリストＤＬ’しか転送しないことになる。
This takes into consideration an embodiment that utilizes the
以上、ディスプレイリストＤＬのデータボリューム値を調整する標準手法（Ｂ）の利点を説明したが、プリローダ７３を使用しない実施例では、発行されたディスプレイリストＤＬは、描画回路７６によって処理されるだけであるので、簡易手法（Ａ）や無調整手法（Ｃ）の使用が何ら禁止されない。 The advantages of the standard method (B) for adjusting the data volume values of the display list DL have been described above. Therefore, the use of the simplified method (A) and the no-adjustment method (C) is not prohibited at all.
但し、以下の説明では、プリローダ７３の使用の有無に拘らず、原則として標準手法（Ｂ）を採ることを前提に、図１１に基づいて、ディスプレイリストＤＬの詳細について説明する。
However, in the following explanation, the details of the display list DL will be explained with reference to FIG. 11 on the premise that the standard method (B) is adopted in principle regardless of whether or not the
特に限定されないが、本実施例では、ディスプレイリストＤＬに、先ず、メイン表示装置ＤＳ１に関する指示コマンド列（Ｌ１１～Ｌ１６）を記載し、その後、サブ表示装置ＤＳ２に関する指示コマンド列（Ｌ１７～Ｌ２０）を記載するようにしている。また、標準手法（Ｂ）を採用して、ディスプレイリストＤＬのデータボリューム値を固定長（２５６バイト）に調整している。なお、図１１は、事実上、演出制御ＣＰＵ６３が、ＲＡＭ５９のリストバッファ領域に、指示コマンドを書き込む手順や、ディスプレイリストＤＬに基づく描画回路７６の動作を示したものともなっている。
Although not particularly limited, in this embodiment, the display list DL first describes an instruction command string (L11 to L16) for the main display device DS1, and then writes an instruction command string (L17 to L20) for the sub display device DS2. I am trying to describe it. Also, the standard method (B) is adopted to adjust the data volume value of the display list DL to a fixed length (256 bytes). Incidentally, FIG. 11 actually shows the procedure by which the
図１１に示す通り、ディスプレイリストＤＬの先頭では、環境設定系の指示コマンド（SETDAVR ）を記載して、表示装置ＤＳ１のフレームバッファＦＢａについて、インデックス空間ＩＤＸ上の左上基点アドレス（Ｘ，Ｙ）を規定する（Ｌ１１）。図７（ａ）に関して説明した通り、本実施例では、表示装置ＤＳ１用として、任意領域(c) に、一対のフレームバッファＦＢａが確保されている。そして、通常は、表示回路７４にとっての有効データ領域に対応して、基点アドレス（Ｘ，Ｙ）＝（０，０）とすることで、フレームバッファＦＢａの先頭位置から描画回路７６に活用される。
As shown in FIG. 11, at the top of the display list DL, an environment setting instruction command (SETDAVR) is written to set the upper left base point address (X, Y) on the index space IDX for the frame buffer FBa of the display device DS1. Define (L11). As described with reference to FIG. 7(a), in this embodiment, a pair of frame buffers FBa are secured in the arbitrary area (c) for the display device DS1. Usually, by setting the base point address (X, Y)=(0, 0) corresponding to the effective data area for the
図７（ｃ）では、その下方左側の実描画領域にＬ１１と付しているが、これは、指示コマンドＬ１１によって、フレームバッファＦＢａ上の実描画領域が、フレームバッファＦＢａの基点アドレス（０，０）位置から始まると特定されたことを意味している。ただし、実描画領域の縦横寸法や、その実描画領域を具体的に特定するインデックス番号は、未だ未確定であり、後述する指示コマンド（SETINDEX）Ｌ１３によって確定する。なお、指示コマンドＬ１１ではＺバッファの使用の有無も指定される。 In FIG. 7(c), the actual drawing area on the lower left side is indicated by L11, which means that the actual drawing area on the frame buffer FBa is moved to the base address (0, 0) means specified starting from position. However, the vertical and horizontal dimensions of the actual drawing area and the index number that specifically specifies the actual drawing area are not yet determined, and are determined by an instruction command (SETINDEX) L13, which will be described later. The instruction command L11 also designates whether or not to use the Z buffer.
次に、環境設定系の指示コマンド（SETDAVF ）によって、仮想描画空間上に、左上基点座標（Ｘｓ，Ｙｓ）と、右下対角点座標（Ｘｅ，Ｙｅ）を設定して、Ｗ×Ｈ寸法の描画領域を定義する（Ｌ１２）。ここで、仮想描画空間とは、描画用の指示コマンド（SPRITEコマンドなど）によって描画可能な、Ｘ方向±８１９２、Ｙ方向±８１９２の仮想的な二次元空間である（図７（ｃ）参照）。 Next, the upper left base point coordinates (Xs, Ys) and the lower right diagonal point coordinates (Xe, Ye) are set in the virtual drawing space by the instruction command (SETDAVF) of the environment setting system, and the W x H dimension is set. is defined (L12). Here, the virtual drawing space is a virtual two-dimensional space of ±8192 in the X direction and ±8192 in the Y direction that can be drawn by a drawing instruction command (such as a sprite command) (see FIG. 7(c)). .
この指示コマンドＬ１２（SETDAVF ）によって、仮想描画空間は、描画内容が実際に表示装置ＤＳ１に反映される描画領域と、その他の非描画領域に区分される。また、指示コマンドＬ１２（SETDAVF ）は、指示コマンドＬ１１で開始位置（基点アドレス）が規定された実描画領域と、仮想描画空間上の描画領域とを対応付けることになる。 By means of this instruction command L12 (SETDAVF), the virtual drawing space is divided into a drawing area in which drawing contents are actually reflected on the display device DS1 and other non-drawing areas. The instruction command L12 (SETDAVF) associates the actual drawing area whose starting position (base point address) is defined by the instruction command L11 with the drawing area in the virtual drawing space.
この点を言い換えると、指示コマンドＬ１２によって、（インデックス空間は未定の）フレームバッファＦＢａには、仮想描画空間上の描画領域に対応する、基点アドレスから始まるＷ×Ｈの実描画領域が定義されることになる。したがって、指示コマンドＬ１２で指定する描画領域は、フレームバッファＦＢａの水平サイズと同一か、それ以下とする必要がある。通常、描画領域や実描画領域は、表示回路７４にとっての有効データ領域（図１０（ｄ））と同寸法となるよう定義される。 In other words, the instruction command L12 defines a W×H real drawing area starting from the base point address corresponding to the drawing area in the virtual drawing space in the frame buffer FBa (the index space is undecided). It will be. Therefore, the drawing area specified by the instruction command L12 must be equal to or smaller than the horizontal size of the frame buffer FBa. Normally, the drawing area and the actual drawing area are defined to have the same dimensions as the effective data area for the display circuit 74 (FIG. 10(d)).
そして、描画回路７６が指示コマンドＬ１１，Ｌ１２を実行した後は、仮想描画空間に描画された描画内容のうち、描画領域に含まれるものだけが、フレームバッファＦＢａの実描画領域に反映されることになる。したがって、描画領域からはみ出した部分や、図７（ｃ）において作業領域と記載された部分の描画内容は、そのままでは、フレームバッファに反映されることはない。なお、仮想描画空間に作業領域を確保する場合には、仮想描画空間の非描画領域が使用される。
After the
次に、今回の動作周期において、描画回路７６が、これから完成させるディスプレイリストＤＬに基づいて描画する描画内容を何処に描画すべきかを規定する（Ｌ１３）。具体的には、ダブルバッファ構成の表示装置ＤＳ１のフレームバッファＦＢａについて、今回のディスプレイリストＤＬに基づく描画内容の「書込み領域」となるインデックス空間ＩＤＸが特定される（Ｌ１３）。具体的には、テクスチャ設定系のコマンドであるSETINDEXコマンドによって、(1) フレームバッファＦＢａは、任意領域に確保されていること、及び、(2) 「書込み領域」となるインデックス空間ＩＤＸＮの任意領域上のインデックス番号Ｎが特定される。
Next, in the current operation cycle, the
この指示コマンドＬ１３によって、例えば、Ｎ＝２５５と特定された場合には、仮想描画空間上に定義された描画領域に対応する実描画領域は、具体的には、ダブルバッファ構造のフレームバッファＦＢａにおけるインデックス空間ＩＤＸ２５５であると定義されたことになる。 For example, when N=255 is specified by this instruction command L13, the actual drawing area corresponding to the drawing area defined in the virtual drawing space is specifically would have been defined to be index space IDX 255 .
本実施例の場合、フレームバッファＦＢａのインデックス番号は、２５５又は２５４であり（図７（ａ））、トグル的に切り換えた何れかが指定される（Ｌ１３）。なお、このインデックス番号は、メイン処理のステップＳＴ６で指定された表示領域（０）／（１）ではない方のインデック番号である。例えば、ステップＳＴ６の処理において、表示回路７４に対して、表示領域（０）が指定されている場合には、表示領域（１）が、描画回路７６にとっての「書込み領域」となる。
In the case of this embodiment, the index number of the frame buffer FBa is 255 or 254 (FIG. 7(a)), and one of them is designated by switching in a toggle manner (L13). This index number is the index number other than the display area (0)/(1) specified in step ST6 of the main processing. For example, when the display area (0) is specified for the
以上の通り、指示コマンドＬ１１と指示コマンドＬ１２とで、実描画領域（Ｗ×Ｈの論理空間）と描画領域（Ｗ×Ｈの仮想空間）との対応関係が、一般的に定義された後、インデックス空間ＩＤＸを具体的に特定する指示コマンドＬ１３（SETINDEX）によって、Ｗ×Ｈの仮想空間が、特定のインデックス空間ＩＤＸにおけるＷ×Ｈの論理空間であると対応付けられたことになる。 As described above, after the correspondence relationship between the actual drawing area (W×H logical space) and the drawing area (W×H virtual space) is generally defined by the instruction command L11 and the instruction command L12, The instruction command L13 (SETINDEX) specifically specifying the index space IDX associates the W×H virtual space with the W×H logical space in the specific index space IDX.
この点を言い換えると、今後、一連の指示コマンドに基づいて、Ｗ×Ｈの仮想空間に仮想的に描画される内容は、仮想空間と内蔵ＶＲＡＭ７１の実アドレスとの対応関係を規定するＶＤＰ内部の変換テーブルに基づいて、内蔵ＶＲＡＭ７１（フレームバッファ）の画像データとなる。
In other words, the contents to be virtually drawn in the W×H virtual space based on a series of instruction commands from now on are the internal VDP that defines the correspondence between the virtual space and the
続いて、「書込み領域」として、特定されたインデックス空間ＩＤＸを、例えば、黒色で塗りつぶすフレームバッファ・クリア処理を実行する指示コマンドが記載される（ＳＴ１４，ＳＴ１５）。これは、二動作期間前にフレームバッファＦＢａに書き込まれた画像データの消去処理に他ならない。 Subsequently, an instruction command for executing a frame buffer clear process for filling the specified index space IDX with black, for example, is described as a "write area" (ST14, ST15). This is nothing but erasing processing of the image data written in the frame buffer FBa two operation periods before.
具体的には、環境設定コマンドの一種であるSETFCOLOR コマンドによって、例えば黒色を選択し、プリミティブ描画系コマンドであるRECTANGLE コマンドによって矩形領域を塗り潰すべく規定する。なお、RECTANGLE コマンドでは、仮想描画空間に設定された描画領域（フレームバッファＦＢａに対応する仮想空間）について、その左上端点と、右下端点のＸＹ座標が指定される（図７（ｃ）参照）。 Specifically, the SETFCOLOR command, which is a type of environment setting command, is used to select, for example, black color, and the RECTANGLE command, which is a primitive drawing command, is used to specify that the rectangular area should be filled. The RECTANGLE command specifies the XY coordinates of the upper left end point and the lower right end point of the drawing area set in the virtual drawing space (virtual space corresponding to the frame buffer FBa) (see FIG. 7(c)). .
以上の処理によって、描画準備処理が完了するので、次に、静止画や動画一フレームなど、適宜なテクスチャを、仮想描画空間に描画するための指示コマンドを列記する。典型的には、先ず、テクスチャの展開先となるインデックス空間ＩＤＸを、テクスチャ設定系のSETINDEXコマンドで特定した上で、テクスチャロード系の指示コマンドであるTXLOADコマンドを記載して、ＣＧＲＯＭ５５から読み出す所定のテクスチャを、所定のインデックス空間ＩＤＸに展開するようディスプレイリストＤＬに記載する。 With the above processing, the rendering preparation processing is completed. Next, instruction commands for rendering appropriate textures such as still images and one frame of moving images in the virtual rendering space are listed. Typically, first, the index space IDX to which the texture is to be developed is specified by the SETINDEX command of the texture setting system, and then the TXLOAD command, which is the instruction command of the texture load system, is written, and the predetermined Textures are described in the display list DL so as to be developed in a predetermined index space IDX.
先に説明した通り、本実施例では、背景動画が、ＩＰストリーム動画で構成されている。そこで、例えば、背景動画について、これを展開すべきインデックス空間ＩＤＸを、テクスチャ設定系のSETINDEXコマンドで、ページ領域(b) のインデックス空間ＩＤＸ０と特定した上で、テクスチャロード系のTXLOADコマンドを記載する。なお、TXLOADコマンドでは、今回LOADすべき動画フレームについて、ＣＧＲＯＭ５５の先頭アドレス（テクスチャのSourceアドレス）と、展開後のデータサイズ（水平×垂直）を特定する必要がある。 As described above, in this embodiment, the background moving image is composed of IP stream moving images. Therefore, for example, the index space IDX in which the background video should be developed is specified as the index space IDX 0 of the page area (b) by the SETINDEX command of the texture setting system, and then the TXLOAD command of the texture load system is described. do. In the TXLOAD command, it is necessary to specify the start address of the CGROM 55 (texture source address) and the data size after expansion (horizontal×vertical) for the video frame to be loaded this time.
ＶＤＰ回路５２において、上記のTXLOADコマンドが実行されると、背景動画の一動画フレーム（テクスチャ）は、先ず、ＡＡＣ領域(a) に取得され、その後、自動的に起動するＧＤＥＣ７５によって、ページ領域(b) のインデックス空間ＩＤＸ０に展開される。次に、この一動画フレームを仮想描画空間に描画することになる。この場合に、SETINDEXコマンド（テクスチャ設定系）によって、「ページ領域(b) のインデックス空間ＩＤＸ０が、その後の処理対象のテクスチャである」と設定しても良いが、TXLOADコマンドに連続して処理する場合には、このSETINDEXコマンドの記載を省略することができる。
When the TXLOAD command is executed in the
何れにしても、「ページ領域(b) のインデックス空間ＩＤＸ０が、その後の処理対象のテクスチャである」と特定されている状態で、次に、αブレンド処理のためのパラメータを設定するなど、適宜な描画間演算系の指示コマンドを記載する。なお、αブレンド処理とは、既に描画領域（フレームバッファＦＢａ）に記載されている画像と、これから上書きする画像との透明化／半透明化処理に関するものある。したがって、背景動画の動画フレームのように、第一枚目の描画動作では、描画間演算系の指示コマンドの使用は不要である。 In any case, in a state where "the index space IDX 0 of the page area (b) is the texture to be processed later" is specified, next, parameters for alpha blend processing are set, and so on. Write an instruction command for an appropriate inter-rendering operation system. Note that the α-blending process relates to a transparent/semi-transparent process between an image already written in the drawing area (frame buffer FBa) and an image to be overwritten from now on. Therefore, like the moving image frame of the background moving image, it is not necessary to use the instruction command of the inter-rendering arithmetic system in the drawing operation of the first image.
続いて、プリミティブ描画系の指示コマンドであるSPRITEコマンドによって、「ページ領域(b) のインデックス空間ＩＤＸ０のテクスチャ（背景動画の一動画フレーム）」を、仮想描画空間の適所（矩形のDestination 領域）に描画するべくSPRITEコマンドを記載する。なお、SPRITEコマンドには、仮想描画空間のDestination 領域について、その左上端点と、右下端点を特定する必要がある。 Next, by using the sprite command, which is a primitive drawing system instruction command, "the texture of the index space IDX 0 of the page area (b) (one video frame of the background video)" is placed in the appropriate place (rectangular destination area) in the virtual drawing space. Describe the sprite command to draw in. For the sprite command, it is necessary to specify the upper left corner point and the lower right corner point of the destination area of the virtual drawing space.
このDestination 領域は、予め、指示コマンドＬ１１，Ｌ１２によって、実描画領域（ＦＢａ）に対応付けられた描画領域（仮想描画空間上に定義された仮想空間）の全体又はその一部である。但し、背景動画は、通常、表示画面全体に描画するので、このような場合のDestination 領域は、描画領域の全体又はそれ以上となる。なお、Destination 領域が、描画領域の全体より大きい場合とは、例えば、背景動画がズームアップされる場合である。 This destination area is the whole or a part of the drawing area (virtual space defined on the virtual drawing space) previously associated with the actual drawing area (FBa) by the instruction commands L11 and L12. However, since the background moving image is usually drawn on the entire display screen, the destination area in such a case is the entire drawing area or more. Note that the case where the Destination area is larger than the entire rendering area is, for example, the case where the background moving image is zoomed up.
以上の処理によって、背景動画の動画フレームの描画が終わったので、続いて、テクスチャロード系、テクスチャ設定系、描画間演算系、プリミティブ描画系コマンドなどの指示コマンドを適宜な順番で列記して、背景動画に重ねて、各種のテクスチャを描画するべくディスプレイリストＤＬを構成することになる。先に説明したように、変動演出時では、多数の動画が必要となるので、その場合には、内蔵ＶＲＡＭ７１のページ領域(b) について、インデックス空間ＩＤＸを増加するべく、インデックステーブル制御系の指示コマンド（NEWPIX）を記載することになる。 With the above processing, the drawing of the moving image frame of the background moving image is completed. The display list DL is configured to draw various textures superimposed on the background moving image. As described above, a large number of moving images are required during the variable rendering. The command (NEWPIX) will be described.
例えば、二つ目のＩＰストリーム動画に関し、NEWPIXコマンドによって、ページ領域(b) に、追加のインデックス空間ＩＤＸ１を確保した後、このインデックス空間ＩＤＸ１を特定して（SETINDEX）、二つ目の動画の一フレームの展開を指示し（TXLOAD）、展開したテクスチャを描画領域の適所に配置する（SPRITE）。通常、この場合のDestination 領域は、描画領域の一部となる。 For example, regarding the second IP stream video, after allocating an additional index space IDX 1 in the page area (b) with the NEWPIX command, this index space IDX 1 is specified (SETINDEX), and the second Instruct the development of one frame of the video (TXLOAD), and place the developed texture in the appropriate place in the drawing area (SPRITE). Normally, the Destination area in this case will be part of the drawing area.
以下、同様であり、NEWPIXコマンドによって、次々、インデックス空間ＩＤＸｋを確保した後、適宜なαブレンド処理を実行しつつ、複数のＩＰストリームを描画領域に描画すれば、描画領域への描画内容は、実描画領域であるフレームバッファＦＢａに画像データとして順次蓄積されることになる。複数Ｎ個のＩＰストリーム動画が描画されている演出時には、ページ領域(b) において、複数Ｎ個のインデックス空間が機能している。 After that, the index space IDX k is secured one after another by the NEWPIX command, and then, while executing appropriate α-blending processing, if a plurality of IP streams are drawn in the drawing area, the drawing contents in the drawing area are , is sequentially stored as image data in the frame buffer FBa, which is the actual drawing area. When a plurality of N IP stream moving images are rendered, a plurality of N index spaces are functioning in the page area (b).
そして、一連の変動演出が終了したような場合には、ページ領域(b) に確保した多数のインデックス空間ＩＤＸ１～ＩＤＸｋのうち、不要と思われるインデックス空間ＩＤＸを開放するべく、DELPIXコマンドによって不要なインデックス空間ＩＤＸを削除すれば良い。 Then, when a series of variable effects is completed, the DELPIX command is used to release the index space IDX that is deemed unnecessary among the many index spaces IDX 1 to IDXk secured in the page area (b). The unnecessary index space IDX should be deleted.
なお、静止画やＩストリーム動画を描画する場合には、SETINDEXコマンドによって、これらのテクスチャのデコード先が、ＡＡＣ領域(a) であると指定した上で、TXLOADコマンドを実行させれば、ＡＡＣ領域(a) に取得されたテクスチャは、その後、自動的に起動するＧＤＥＣ７５によってＡＣＣ領域(a) に展開される。そして、展開されたテクスチャは、SPRITEコマンドによって、描画領域の適所に描画すれば良い。なお、キャッシュヒット機能を活用するか否かに応じて、第一ＡＡＣ領域(a1)か、第二ＡＡＣ領域(a2)が使用される。 When drawing a still image or an I-stream video, use the SETINDEX command to specify that these textures are to be decoded in the AAC area (a), and then execute the TXLOAD command to load the AAC area. The texture acquired in (a) is then developed in the ACC area (a) by the automatically activated GDEC 75 . Then, the developed texture can be drawn in the proper place of the drawing area by the sprite command. The first AAC area (a1) or the second AAC area (a2) is used depending on whether or not the cache hit function is used.
ここまでの説明では、各テクスチャは、直接的に、メイン表示装置用ＤＳ１の描画領域に描画されるが、必ずしも、このような動作に限定されない。例えば、既に表示装置ＤＳ１用に確保されている描画領域に重複しない状態で、適宜な描画領域を設け（図７（ｃ））、この描画領域を内蔵ＶＲＡＭ７１の作業領域に対応付ければ、中間的な描画領域を構築して、適宜な演出画像を完成させることができる。ここで、表示装置ＤＳ１用の描画領域と重複しない状態とするのは、重複領域については、後の対応付け設定が優先され、その領域への描画内容がフレームバッファＦＢａに反映されないからである。
In the explanation so far, each texture is directly drawn in the drawing area of the main display device DS1, but the operation is not necessarily limited to this. For example, if an appropriate drawing area is provided so as not to overlap the drawing area already reserved for the display device DS1 (FIG. 7(c)), and this drawing area is associated with the work area of the built-in
図７（ｃ）に示す通り、本実施例の作業領域は、任意領域(c) におけるインデックス空間ＩＤＸ０である。そして、この作業領域を使用する演出タイミングでは、先行して、演出画像用の描画領域（図７（ｃ）参照）を、作業領域（インデックス空間ＩＤＸ０の実描画領域）に対応付けるための指示コマンド列（SETDAVR ，SETDAVF ，SETINDEX）を記載しておく。図７（ｃ）に示す通り、演出画像用の描画領域は、メイン表示装置ＤＳ１用の描画領域に含まれない領域に確保される。 As shown in FIG. 7(c), the work area in this embodiment is the index space IDX 0 in the arbitrary area (c). Then, at the rendering timing for using this working area, an instruction command for associating the rendering area for the rendering image (see FIG. 7C) with the working area (actual rendering area of index space IDX 0 ) is issued first. Note the columns (SETDAVR, SETDAVF, SETINDEX). As shown in FIG. 7C, the rendering area for the effect image is secured in an area that is not included in the rendering area for the main display device DS1.
そして、その後は、フレームバッファＦＢａに関する指示コマンド列Ｌ１６と同様の指示コマンドを列記して、インデックス空間ＩＤＸ０に、適宜な演出画像を完成させれば良い。本実施例の場合、演出画像は、静止画で構成されるので、デコードデータは第一ＡＡＣ領域(a1)に展開されるよう指示コマンド（SETINDEX）が記載され、次に、インデックス空間ＩＤＸ０の描画領域の適所をDestination とするプリミティブ描画系の指示コマンド（SPRITE）が使用されることになる。なお、このような動作は、演出内容に応じて、一回又は複数回繰り返される。 After that, it is sufficient to list instruction commands similar to the instruction command string L16 regarding the frame buffer FBa to complete an appropriate effect image in the index space IDX0 . In the case of this embodiment, since the effect image is composed of a still image, an instruction command ( SETINDEX) is written so that the decoded data is developed in the first AAC area (a1). A primitive drawing system instruction command (SPRITE) with a suitable place in the drawing area as the Destination is used. It should be noted that such an operation is repeated once or multiple times according to the content of the effect.
そして、演出画像を完成させたインデックス空間ＩＤＸ０をテクスチャと位置付けた後（SETINDEX）、SPRITEコマンドによって、メイン表示装置用ＤＳ１の描画領域の適所に、インデックス空間ＩＤＸ０の演出画像（テクスチャ）を描画すれば良い。このような場合、インデックス空間ＩＤＸ０の演出画像を、三角形の描画プリミティブ（primitive ）に分解し、適宜な角度に回転させた上で、描画領域に描画することが考えられる。なお、テクスチャの回転角度は、例えば、予告演出の信頼度などに対応付けられる。 Then, after positioning index space IDX 0 , which completes the effect image, as a texture (SETINDEX), the effect image (texture) of index space IDX 0 is drawn in the proper place of the drawing area of DS1 for the main display device by the sprite command. do it. In such a case, it is conceivable to decompose the effect image in the index space IDX 0 into triangular drawing primitives, rotate them to an appropriate angle, and draw them in the drawing area. Note that the texture rotation angle is associated with, for example, the reliability of the advance notice effect.
以上、メイン表示装置ＤＳ１の一フレームを完成させるための指示コマンド列（Ｌ１１～Ｌ１６）について説明したが、サブ表示装置ＤＳ２の一フレームを完成させるための指示コマンド列（Ｌ１７～Ｌ１２）についても、同様である。すなわち、フレームバッファＦＢｂの開始ＸＹ座標を特定し（Ｌ１７）を定義し（通常はＸ＝０，Ｙ＝０）、図７（ｃ）に示す仮想描画空間上に、サブ表示装置ＤＳ２のための描画領域を定義する（Ｌ１８）。 The instruction command sequence (L11 to L16) for completing one frame of the main display device DS1 has been described above. It is the same. That is, the starting XY coordinates of the frame buffer FBb are specified, (L17) is defined (usually X=0, Y=0), and the sub-display device DS2 is displayed on the virtual drawing space shown in FIG. 7(c). A drawing area is defined (L18).
ところで、本実施例では、メイン表示装置ＤＳ１用の画像データの生成を終えた後、サブ表示装置ＤＳ２用の生成処理に移行するので、サブ表示装置ＤＳ２用の描画領域が、メイン表示装置ＤＳ１用の描画領域と重複しても何の問題もなく、描画領域を自由に設定することができる。そのため、ディスプレイリストＤＬの生成プログラムの開発時、例えば、SPRITEコマンドで、新規に設定された描画領域に適宜なテクスチャを貼り付けるような場合、SPRITEコマンドの動作パラメータ（Destination 領域）の設定その他を、ある程度、定型化することができる。 By the way, in this embodiment, after the generation of the image data for the main display device DS1 is completed, the process shifts to the generation processing for the sub display device DS2. You can freely set the drawing area without any problem even if it overlaps with the drawing area of . Therefore, when developing a display list DL generation program, for example, when pasting an appropriate texture to a newly set drawing area with the SPRITE command, the setting of the operation parameter (Destination area) of the SPRITE command, etc. It can be standardized to some extent.
このような任意の描画領域の定義が終われば（Ｌ１８）、次に、ダブルバッファ構成の表示装置ＤＳ２のフレームバッファＦＢｂについて、今回のディスプレイリストＤＬに基づく描画内容の「書込み領域」となるインデックス空間ＩＤＸを特定する（Ｌ１９）。このインデックス空間ＩＤＸのインデックス番号は、フレームバッファＦＢｂに関し、メイン処理のステップＳＴ６で指定された表示領域（０）／（１）に対応しない方のインデック番号である。 After the definition of such an arbitrary drawing area is completed (L18), next, for the frame buffer FBb of the double-buffered display device DS2, an index space that serves as a "write area" for drawing contents based on the current display list DL. Identify the IDX (L19). The index number of this index space IDX is the index number of the frame buffer FBb that does not correspond to the display area (0)/(1) specified in step ST6 of the main processing.
そして、その後、サブ表示装置ＤＳ２についての指示コマンド列Ｌ２０～Ｌ２２が、メイン表示装置ＤＳ１に関する指示コマンド列Ｌ１４～Ｌ１６と同様に列記される。また、インデックス空間ＩＤＸ０に完成させた演出画像を使用することもできる。 After that, instruction command strings L20 to L22 for the sub display device DS2 are listed in the same manner as the instruction command strings L14 to L16 for the main display device DS1. It is also possible to use the effect image completed in the index space IDX0 .
以上、ディスプレイリストＤＬを構成するＬ１１～Ｌ２２の指示コマンドは、本実施例では、全て、コマンド長が３２ビットの整数倍のものに限定されている。そして、先に説明した通り、本実施例のディスプレイリストＤＬのデータボリューム値（データ総量）を、固定長（２５６バイト）に調整しており、ダミーコマンドたる必要数のNOP コマンド（Ｌ２３）を付加した上で、EODLコマンド（Ｌ２４）で終結させている。すなわち、図１１の実施例では、前記した標準手法（Ｂ）を採っている。 As described above, the instruction commands L11 to L22 forming the display list DL are all limited to commands having an integral multiple of 32 bits in the present embodiment. As described above, the data volume value (total amount of data) of the display list DL in this embodiment is adjusted to a fixed length (256 bytes), and the necessary number of NOP commands (L23) as dummy commands are added. After that, it ends with the EODL command (L24). That is, the embodiment of FIG. 11 adopts the standard method (B) described above.
但し、標準手法（Ｂ）を採る場合でも、全ての動作周期において、ディスプレイリストＤＬのデータ総量を２５６バイトと固定化することは必ずしも必須ではない。すなわち、別の実施例では、NOP コマンドを除くディスプレイリストＤＬのデータ総量が、２５６バイトを超える場合（例えば、特別な演出期間）には、ディスプレイリストＤＬのデータ総量は、NOP コマンドを付加することで、５１２バイト又はそれ以上のＮ×２５６バイトに調整される。なお、標準手法（Ｂ）を採る場合、Ｎ×２５６バイトの最後はEODLコマンドで終端されることは先に説明した通りである。 However, even if the standard method (B) is adopted, it is not essential to fix the total data amount of the display list DL to 256 bytes in all operation cycles. That is, in another embodiment, if the total data amount of the display list DL excluding the NOP command exceeds 256 bytes (for example, during a special performance period), the total data amount of the display list DL may be added with the NOP command. , adjusted to N×256 bytes of 512 bytes or more. As described above, when the standard method (B) is adopted, the end of N×256 bytes is terminated with the EODL command.
以上、ディスプレイリストＤＬの構成について詳細に説明したが、演出制御ＣＰＵ６３は、完成させた固定バイト長のディスプレイリストＤＬをＶＤＰ回路に発行することになる（ＳＴ７～ＳＴ８）。図１２は、演出制御ＣＰＵ６３が、転送回路７２の転送ポートレジスタTR_PORT を直接Write アクセスして、描画回路７６にディスプレイリストＤＬを発行するＤＬ発行処理（図１０のＳＴ８）を説明するフローチャートである。なお、転送ポートレジスタTR_PORT は、データ転送回路７２の動作内容を規定するデータ転送レジスタＲＧｉｊの一種である。
The configuration of the display list DL has been described in detail above, and the
ＤＬ発行処理を実現するには、先ず、データ転送回路７２の動作内容を規定する複数のデータ転送レジスタＲＧｉｊに、必要な設定値を設定する必要がある。具体的には、データ転送回路７２の転送動作態様と、データ転送回路７２内部の伝送経由と、を所定のデータ転送レジスタＲＧｉｊに特定する。設定内容は、特に限定されないが、ここでは、ＣＰＵＩＦ部５６からＣｈＢ制御回路７２ｂを経由すること、及び、ＣＰＵバス制御部７２ｄに関し、そのＦＩＦＯバッファの残量をチェックしながらデータ転送動作を実行すると設定する（ＳＴ２０）。なお、以下の説明では、ＣｈＢ制御回路７２ｂを、便宜上、「転送回路ＣｈＢ」と略すことがある。
In order to implement the DL issuing process, first, it is necessary to set necessary set values in a plurality of data transfer registers RGij that define the operation contents of the
次に、転送総サイズを、所定のデータ転送レジスタＲＧｉｊに設定する。先に説明した通り、本実施例では、ディスプレイリストＤＬのデータ総量を２５６バイトの整数倍に調整しているので、その値を設定する。なお、データ総量＝２５６×Ｎは、データ転送回路７２の最低データ量Ｄｍｉｎの整数Ｎ倍にもなっている。通常、倍数Ｎは、１又は２であるが、以下の説明では、Ｎ＝１として説明することにする。
Next, the total transfer size is set in a predetermined data transfer register RGij. As described above, in this embodiment, the total data amount of the display list DL is adjusted to an integral multiple of 256 bytes, so that value is set. Note that the total amount of data=256×N is also integer N times the minimum data amount Dmin of the
ここで、転送ポートレジスタTR_PORT （以下、転送ポートと略すことがある）は、３２ｂｉｔ長のレジスタであるので、演出制御ＣＰＵ６３は、３２ｂｉｔ毎に、転送ポートTR_PORT に対して、レジスタWrite 動作を実行することになる。そこで、レジスタWrite 回数を管理する管理カウンタＣＮの値を６４の初期設定する（ＳＴ２１）。なお、無調整手法（Ｃ）を採る場合は、このタイミングで、最低データ量Ｄｍｉｎの整数倍のデータ転送量を決定して、管理カウンタＣＮを設定することになる。
Here, since the transfer port register TR_PORT (hereinafter sometimes abbreviated as transfer port) is a 32-bit long register, the
以上の処理で初期設定が完了するので、次に、転送回路ＣｈＢを経由するデータ転送動作を開始状態に設定すると共に（ＳＴ２２）、描画回路７６の動作を規定する所定の描画レジスタＲＧｉｊへの設定値に基づいて、描画動作を開始させる（ＳＴ２３）。この結果、その後、演出制御ＣＰＵ６３が、転送ポートTR_PORT にレジスタWrite 動作する指示コマンド列について、描画回路７６（ディスプレイリストアナライザ）による迅速かつ円滑なAnalyze 処理が担保される。
Since the initial setting is completed by the above processing, next, the data transfer operation via the transfer circuit ChB is set to the start state (ST22), and the predetermined drawing register RGij that defines the operation of the
なお、迅速かつ円滑なAnalyze 処理には、ディスプレイリストＤＬに列記する指示コマンドが、コマンド長３２ｂｉｔ整数倍の指示コマンドに限定されている点も有効に寄与する。図１８（ａ）におけるタイミングｔ１，ｔ２，ｔ３，ｔ４は、ステップＳＴ２３の動作タイミングを示している。なお、ディスプレイリストＤＬの発行処理（ＳＴ８）は、素早く終わるので、図１８～図１９では発行処理の要する時間幅を記載していない。 It should be noted that the fact that the instruction commands listed in the display list DL are limited to those with a command length of 32-bit integral multiples also effectively contributes to the quick and smooth Analyze processing. Timings t1, t2, t3, and t4 in FIG. 18(a) indicate the operation timings of step ST23. Since the display list DL issuing process (ST8) ends quickly, FIGS. 18 and 19 do not show the time required for the issuing process.
続いて、ステップＳＴ２２の設定が機能したか否かを確認する（ＳＴ２４）。これは、データ転送回路７２の各部の初期設定は、演出制御ＣＰＵ６３によるレジスタWrite 動作（設定動作）より処理時間がかかるので、不完全な状態のデータ転送回路７２に対して、その後の指示を与えないためである。そして、万一、所定時間、待機しても動作開始状態にならない場合には、重大異常フラグＡＢＮをセットしてＤＬ発行処理を終える（ＳＴ２５）。その結果、その後、ウォッチドッグタイマ５８が機能して、複合チップ５０は異常リセットされる（ＳＴ１０）。
Subsequently, it is confirmed whether or not the setting in step ST22 has functioned (ST24). This is because the initial setting of each part of the
但し、通常は、ステップＳＴ２２の設定は、迅速に完了するので、続いて、ＣＰＵバス制御部７２ｄのＦＩＦＯバッファ（３２ｂｉｔ×１３０段）について、ＦＩＦＯバッファが満杯でないことを確認した上で（ＳＴ２６）、ディスプレイリストＤＬを構成する先頭行から順番に、一行ごとに転送ポートTR_PORT に指示コマンドを書込む（ＳＴ２８）。
However, since the setting in step ST22 is normally completed quickly, the FIFO buffer (32 bits×130 stages) of the CPU
そして、管理カウンタＣＮをデクリメントしつつ（ＳＴ２９）、管理カウンタＣＮがゼロになるまで、ステップＳＴ２６～ＳＴ２９の処理を繰り返す（ＳＴ３０）。この実施例の場合、データ転送回路７２には、最低データ量Ｄｍｉｎが規定されているので、ＦＩＦＯバッファに最低データ量Ｄｍｉｎが蓄積されたタイミングで、データ転送動作が実行されることになり、間欠的な転送動作となる。
Then, while decrementing the management counter CN (ST29), the processing of steps ST26 to ST29 is repeated until the management counter CN becomes zero (ST30). In the case of this embodiment, the minimum data amount Dmin is defined in the
何れにしても、本実施例では、迅速にＤＬ発行処理（ＳＴ２８）が完了するが、万一、ノイズなどの影響でＶＤＰレジスタＲＧｉｊへの設定内容が矛盾したような場合には、ステップＳＴ２６の判定において、所定時間待機してもＦＩＦＯバッファFullの状態が解消されない場合もあり得る。そして、そのような場合には、所定のＶＤＰレジスタＲＧｉｊに初期化データをセットして、描画回路７６とデータ転送回路７２を初期化した上で、重大異常フラグＡＢＮをセットしてＤＬ発行処理を終える（ＳＴ２７）。
In any case, in this embodiment, the DL issuance processing (ST28) is quickly completed. In the determination, there may be cases where the FIFO buffer Full state is not resolved even after waiting for a predetermined time. In such a case, after setting initialization data in a predetermined VDP register RGij to initialize the
ところで、このタイミングでは、データ転送回路７２や、描画回路７６は、既に動作を開始しており、ある程度の処理を終えているので、描画回路７６の初期化処理には、描画レジスタＲＧｉｊの内容を維持した状態で、(1) ディスプレイリストＤＬによって設定される可能性のある全ての内部パラメータを初期値に設定すること、(2) 全ての内部制御回路を初期状態に設定すること、(3) ＧＤＥＣ７５を初期化すること、(4) ＡＡＣ領域のキャッシュ状態を初期化することが含まれている。同様に、データ転送回路７２の初期化処理には、ＦＩＦＯバッファのクリアなど、それまでのデータ転送全体の初期化処理が含まれている。この結果、データ転送回路７２の動作状態を示すステイタス情報が所定値（データ転送全体初期化中を示す値）に変化する。
By the way, at this timing, the
なお、上記したステップＳＴ２７の初期化処理では、描画レジスタＲＧｉｊの内容を維持したが、所定の描画レジスタについては、その内容を初期化しても良い。初期値にクリアされる所定の描画レジスタには、(a) 描画実行開始を設定する実行制御レジスタ（図１２のＳＴ２３参照）、(b) 描画回路７６の実行状況を示すステイタスレジスタ、及び、(c) 現在処理しているディスプレイリストの位置を特定するステイタスレジスタが含まれる。
Although the contents of the drawing register RGij are maintained in the initialization process of step ST27, the contents of a predetermined drawing register may be initialized. Predetermined drawing registers cleared to initial values include (a) an execution control register for setting the start of drawing execution (see ST23 in FIG. 12), (b) a status register indicating the execution status of the
何れにしても、重大異常フラグＡＢＮをセットした結果、その後、ウォッチドッグタイマ５８が機能して、複合チップ５０は異常リセットされるので（ＳＴ１０）、描画回路７６やデータ転送回路７２を初期化する処理は必ずしも必須ではない。一方、描画回路７６やデータ転送回路７２を初期化する場合には、その結果、異常回復が期待できるので、重大異常フラグＡＢＮをセットすることなく、ステップＳＴ２０の処理に戻ってＤＬ発行処理を再実行するのも好適である。
In any case, as a result of setting the serious anomaly flag ABN, the
この点は、ステップＳＴ２５の処理においても同様であり、データ転送回路７２や描画回路７６を初期化した上で、重大異常フラグＡＢＮをセットすることなく、ステップＳＴ２０の処理に戻るもの好適である。但し、このような場合には、ＤＬ発行処理の再実行回数をカウントし、再実行回数が限界値を越えれば、重大異常フラグＡＢＮをセットしてＤＬ発行処理を終えることになる。
This point is the same in the processing of step ST25, and after initializing the
図１２（ｂ）は、正常な動作状態について、確認的に図示したものである。図示の通り、発行されたディスプレイリストＤＬは、列記された指示コマンドの順番に、描画回路７６（ディスプレイリストアナライザ）によって解析され、各指示コマンドに基づく動作が実行される。この動作は、ディスプレイリストＤＬの発行処理や、データ転送回路７２のデータ転送動作（ＳＴ２６～ＳＴ３０）に並行して実行される。 FIG. 12(b) is a confirmation illustration of a normal operating state. As shown in the figure, the issued display list DL is analyzed by the drawing circuit 76 (display list analyzer) in the order of the listed instruction commands, and an operation based on each instruction command is executed. This operation is executed in parallel with the display list DL issuing process and the data transfer operation of the data transfer circuit 72 (ST26 to ST30).
例えば、指示コマンド（TXLOAD）が実行されることで、ＣＧＲＯＭ５５から必要なテクスチャが読み出されてＡＡＣ領域(a) に取得され、その後、ＧＤＥＣ７５が自動的に起動してデコード動作が実行され、デコード後のデータが所定のインデックス空間に展開される。また、指示コマンドによっては、ジオメトリエンジン７７その他が機能するが、何れにしても、描画回路７６の各部が協働することで、ディスプレイリストＤＬに対応する画像データがフレームバッファＦＢａ，ＦＢｂに完成されることになる。
For example, when the instruction command (TXLOAD) is executed, the necessary texture is read out from the CGROM 55 and acquired in the AAC area (a). Later data is expanded in a predetermined index space. Also, depending on the instruction command, the
続いて、ＤＭＡＣ回路６０を介在させてディスプレイリストＤＬを発行する場合を、図１３に基づいて説明する。何ら限定されないが、ＤＭＡＣ回路６０に内蔵された第１～第４のＤＭＡチャンネルのうち、第３のＤＭＡチャンネルを使用することにする。
Next, the case where the display list DL is issued through the
図１３の実施例では、先ず、所定のデータ転送レジスタＲＧｉｊと、所定の描画レジスタＲＧｉｊに各々クリア値を設定して、データ転送回路７２と、描画回路７６を初期化する（ＳＴ２０）。この処理は、図１２のステップＳＴ２７のエラー処理と同じであり、ＦＩＦＯバッファを含んだデータ転送回路７２の内部回路が初期化され、データ転送の進行状態を示すデータ転送レジスタのステイタスビットが初期値となり、データ転送全体を初期化中であることを示すビットが所定値となる。
In the embodiment of FIG. 13, first, a predetermined data transfer register RGij and a predetermined drawing register RGij are each set to a clear value to initialize the
描画回路７６についても同様であり、上記した(1) 内部パラメータを初期値に設定すること、(2) 内部制御回路を初期状態に設定すること、(3) ＧＤＥＣ７５を初期化すること、(4) ＡＡＣ領域のキャッシュ状態を初期化する処理が含まれている。また、描画回路の初期化処理（図１３のＳＴ２０）においても、前記した所定の描画レジスタＲＧｉｊを初期化しても良い。なお、図１２の処理において、このような初期化処理を最初に実行しても良い。
The same applies to the
図１３の処理では、次に、初期化処理が正常に完了したことを、データ転送回路７２と描画回路７６の動作状態を特定する所定のステイタスレジスタＲＧｉｊをReadして確認する（ＳＴ２１）。そして、万一、初期化できない場合には、重大異常フラグＡＢＮをセットして処理を終える（ＳＴ２２）。但し、このような事態は、実際にはほぼ発生しない。
In the process of FIG. 13, next, it is confirmed by reading a predetermined status register RGij that specifies the operating states of the
次に、データ転送回路７２の転送動作態様と、データ転送回路７２内部の伝送経由とを、所定のデータ転送レジスタＲＧｉｊに設定する。設定内容は、特に限定されないが、ここでは、ＣＰＵＩＦ部５６からＣｈＢ制御回路７２ｂを経由すること、及び、ＣＰＵバス制御部７２ｄへの転送プロトコルに関し、ＤＭＡＣ回路６０への設定に従うと設定する（ＳＴ２３）。
Next, the transfer operation mode of the
次に、転送総サイズを、所定のデータ転送レジスタＲＧｉｊに設定する。図１２の場合と同様、データ総量＝２５６となる。なお、無調整手法（Ｃ）を採る場合は、このタイミングで、最低データ量Ｄｍｉｎの整数倍の転送総サイズを決定して設定することになる。次に、所定の描画レジスタＲＧｉｊへの設定値に基づいて、描画回路７６の描画動作を開始させる（ＳＴ２５）。図１８（ａ）におけるタイミングｔ１，ｔ２，ｔ３，ｔ４は、ステップＳＴ２５の動作タイミングでもある。そして次に、ＤＭＡＣ回路６０の動作を開始させた上で（ＳＴ２６）、データ転送回路７２のデータ転送動作を開始させる（ＳＴ２７）。
Next, the total transfer size is set in a predetermined data transfer register RGij. As in the case of FIG. 12, the data total amount=256. Note that when the non-adjustment method (C) is adopted, at this timing, the total transfer size that is an integer multiple of the minimum data amount Dmin is determined and set. Next, the drawing operation of the
ＤＭＡＣ回路６０の動作を開始処理は、図１３（ｂ）に示す通りであり、先ず、ＤＭＡＣ転送を禁止した状態で、一サイクルのデータ転送単位（１オペランド）の転送が完了するのを待つ（ＳＴ４０）。詳細な動作内容は、図１４に示す処理と同じであり、ＤＭＡＣ転送を禁止設定する処理（ＳＴ５３）と、その後の待機処理（ＳＴ５４）に区分される。
The processing for starting the operation of the
このような処理を設けるのは、(1) 他の実施例では、メイン処理やタイマ割込み処理（図１０）で、ＤＭＡＣ回路６０（第３のＤＭＡチャンネル）を使用する可能性があること、及び、(2) 図１０のステップＳＴ５の処理を設けない他の実施例において、ディスプレイリストＤＬの発行を開始したＤＭＡＣ回路６０が、その動作周期（δ）内ではＤＬ発行動作を終了できない場合もあり得ることなどを考慮したものである。
Such processing is provided because (1) in other embodiments, the DMAC circuit 60 (third DMA channel) may be used in main processing and timer interrupt processing (FIG. 10); (2) In another embodiment in which the process of step ST5 in FIG. 10 is not provided, the
上記のような例外事態において、動作中のＤＭＡＣ回路６０に対して、新規の設定値（矛盾する設定値など）を追加的に設定すると、正常なＤＭＡ動作が全く担保されず、深刻なトラブルが懸念されるが、ステップＳＴ４０の処理を設けることで、その後の設定値に基づく正常動作が担保される。すなわち、本実施例を一部変更した変更実施例でも、先行するトラブルに拘らず、その後の正常なＤＭＡ動作を実現することができる。
In such an exceptional situation, if a new setting value (such as a contradictory setting value) is additionally set to the
以上のような意義を有するステップＳＴ４０の処理を実行すれば、次に、ＤＭＡＣ回路６０の動作条件を設定する（ＳＴ４１）。具体的には、図６に示す通り、サイクルスチール転送モードを選択し、一オペランド転送を３２ｂｉｔ転送×２回とする。また、Sourceアドレスは、ＲＡＭ５９のリストバッファ領域（ＤＬバッファＢＵＦ）のアドレスであるので順次増加と認識すべきこと、一方、Destination アドレスは、転送ポートTR_PORT であるため固定値とすべきことを規定する。
After executing the processing of step ST40 having the above significance, next, the operating conditions of the
次に、ＲＡＭ５９のＤＬバッファＢＵＦの先頭アドレスを、ＤＭＡＣ回路６０の動作を規定する所定の動作制御レジスタに設定すると共に（ＳＴ４２）、転送先アドレスである転送ポートTR_PORT のアドレスを設定する（ＳＴ４３）。また、転送総サイズ、つまり、ディスプレイリストＤＬのデータ総量を２５６バイトに設定した上で（ＳＴ４４）、ＤＭＡＣ回路６０のＤＭＡ動作を開始させる（ＳＴ４５）。
Next, the top address of the DL buffer BUF of the
ところで、ここまでの説明は、指示コマンドの実質ビット長が、全て３２ｂｉｔの整数倍であることを前提にした。しかし、ディスプレイリストＤＬや指示コマンドの構成は必ずしも限定されないので、以下、このような場合について説明する。 By the way, the explanation so far is based on the premise that the actual bit length of all instruction commands is an integral multiple of 32 bits. However, since the display list DL and the configuration of the instruction command are not necessarily limited, such a case will be described below.
例えば、前記した無調整手法（Ｃ）を採る場合も含め、ディスプレイリストＤＬのデータ総量Ｘが、３２ｂｉｔの整数倍ではない任意値Ｘである場合には、ステップＳＴ４４の処理では、この任意値Ｘを、適切な転送量ＭＯＤに調整した上で、転送総サイズの設定処理を実行する。ここで、適切な転送量ＭＯＤは、一オペランド転送についての設定内容と、データ転送回路７２の最低データ量Ｄｍｉｎ（バイト）とに基づいて規定される。
For example, when the total data amount X of the display list DL is an arbitrary value X that is not an integral multiple of 32 bits, including the case of adopting the non-adjustment method (C), in the process of step ST44, this arbitrary value X is adjusted to an appropriate transfer amount MOD, and then the total transfer size setting process is executed. Here, an appropriate transfer amount MOD is defined based on the settings for one-operand transfer and the minimum data amount Dmin (bytes) of the
具体的には、一オペランド転送設定がＮバイト×Ｍ回であれば、転送量ＭＯＤは、Ｎ×Ｍ（バイト）の整数倍であって、且つ、Ｄｍｉｎ（バイト）の整数倍の値に調整される。例えば、Ｎ×Ｍ＝８×４、Ｄｍｉｎ＝２５６であれば、任意値Ｘ（＝３００）バイトは、転送量ＭＯＤ（＝５１２）バイトに調整される。 Specifically, if the one-operand transfer setting is N bytes×M times, the transfer amount MOD is adjusted to an integer multiple of N×M (bytes) and an integer multiple of Dmin (bytes). be done. For example, if N×M=8×4 and Dmin=256, the arbitrary value X (=300) bytes is adjusted to the transfer amount MOD (=512) bytes.
以上、一般論も含め説明したが、ＤＭＡＣ回路６０のＤＭＡ動作は、図６に示すようなサイクルスチール転送動作が開始され、ＣＰＵの動作を特に阻害することなく、ディスプレイリストＤＬが、実施例の場合には３２ビット毎に、転送ポートTR_PORT に転送される。そして、転送されたデータは、転送回路ＣｈＢを経由して、描画回路７６に転送される。
As described above including the general theory, the DMA operation of the
このような動作を実現するため、本実施例では、ステップＳＴ４５の処理に続いて、データ転送回路７２の転送動作を開始させて処理を終える（ＳＴ２７）。その後、データ転送回路７２は、ＤＭＡＣ回路６０から最低データ量Ｄｍｉｎを一単位として、ディスプレイリストＤＬの指示コマンド列を受け、これを描画回路７６に転送する。そして、描画回路７６は、ディスプレイリストＤＬの指示コマンドに基づいて描画動作を実行する。したがって、ステップＳＴ２７の処理の後、演出制御ＣＰＵ６３は、図１０のステップＳＴ１１の処理を開始することができ、ＶＤＰ回路５２による描画動作（ＤＭＡＣ回路６０によるＤＬ発行処理）と並行して、音声演出やランプ演出やモータ演出を制御することができる。
In order to realize such an operation, in this embodiment, subsequent to the process of step ST45, the transfer operation of the
図１３（ｃ）は、この動作内容を図示したものである。ＤＭＡ転送に先行して、描画回路の動作を開始しており（ＳＴ２５）、描画回路７６のディスプレイリストアナライザは、迅速かつ円滑にAnalyze 処理を実行し、その他、ＧＤＥＣ７５やジオメトリエンジン７７などの動作に基づき、フレームバッファＦＢａ，ＦＢｂには、各表示装置ＤＳ１，ＤＳ２について、各一フレーム分の画像データが生成される。
FIG. 13(c) illustrates the content of this operation. Prior to DMA transfer, the operation of the drawing circuit is started (ST25), the display list analyzer of the
ところで、ＤＬ発行処理をステップＳＴ２７の処理で終える図１３の構成は、必ずしも、限定されない。例えば、図２０～図２１のように、音声演出、ランプ演出、及びモータ演出を、他のＣＰＵが制御する場合には、ステップＳＴ２７の処理の後、ＤＭＡＣ回路６０やデータ転送回路７２の正常動作を確認するのが好ましい。図１４は、図１３のステップＳＴ２７に続く動作であり、正常動作の確認処理を説明するフローチャートである。
By the way, the configuration of FIG. 13 in which the DL issuing process ends with the process of step ST27 is not necessarily limited. For example, as shown in FIGS. 20 and 21, when the sound effects, lamp effects, and motor effects are controlled by another CPU, normal operation of the
先ず、所定のステイタスレジスタを参照して、ＤＭＡＣ回路６０の転送動作が正常に終了していることを確認する（ＳＴ５０）。また、データ転送回路７２が転送動作を終了していることを確認する（ＳＴ５１）。通常、このような経路で、図１３のＤＬ発行処理が完了する。
First, a predetermined status register is referred to confirm that the transfer operation of the
一方、所定時間待機しても．ＤＭＡＣ回路６０の動作が完了していない場合、或いは、データ転送回路７２が転送動作を完了していない場合には、描画回路７６とデータ転送回路７２について、所定のＶＤＰレジスタＲＧｉｊにクリア値を設定して、ＤＬ発行処理を初期化する（ＳＴ５２）。これは、ディスプレイリストＤＬの発行処理が正常に終了していないことに基づく動作であり、具体的には、図１２のステップＳＴ２７のエラー処理や、図１３のステップＳＴ２０の初期処理と同じ内容である。
On the other hand, even if it waits for a predetermined time, . If the operation of the
すなわち、この場合も、描画回路７６は、既に動作を開始しており、ある程度の処理を終えているので、描画回路７６の初期化処理には、(1) ディスプレイリストＤＬによって設定される可能性のある全ての内部パラメータを初期値に設定すること、(2) 全ての内部制御回路を初期状態に設定すること、(3) ＧＤＥＣ７５を初期化すること、(4) ＡＡＣ領域のキャッシュ状態を初期化することが含まれる。
That is, in this case as well, the
次に、新規のＤＭＡ転送動作を禁止した上で（ＳＴ５３）、実行中の一オペランドの転送動作が終わるのを待つ（ＳＴ５４）。先に説明した通り、本実施例では、３２ｂｉｔ転送×２回を一オペランドとしており、動作中のＤＭＡＣ回路６０をいきなり初期化することを避けるためである。
Next, after prohibiting a new DMA transfer operation (ST53), it waits for the completion of the transfer operation of one operand being executed (ST54). As described above, in this embodiment, 32-bit transfer×2 times is used as one operand to avoid abrupt initialization of the
そして、この準備作業が終われば、ＤＭＡＣ回路６０の動作を規定する所定の動作制御レジスタにクリア値を設定して、ＤＭＡＣ回路６０を初期化する（ＳＴ５２）。そして、重大異常フラグＡＢＮをセットしてＤＬ発行処理を終える。なお、この場合、ステップＳＴ５２やＳＴ５５の処理によって、異常回復が期待できるので、重大異常フラグＡＢＮをセットすることなく、図１３のステップＳＴ２０に戻って、ＤＬ発行処理を再実行するのも好適である。但し、ＤＬ発行処理（ＳＴ２３～ＳＴ２７）の再実行回数をカウントし、再実行回数が限界値を越えれば、重大異常フラグＡＢＮをセットしてＤＬ発行処理を終える必要がある。
Then, when this preparatory work is completed, a clear value is set in a predetermined operation control register that defines the operation of the
続いて、プリローダ７３を使用する場合のメイン処理について、図１５に基づいて説明する。図１５の処理は、図１０の処理に類似しているが、先ず、開始条件判定（ＳＴ５’）の内容が相違する。すなわち、プリローダを使用する実施例では、各動作周期の開始時に、描画回路７６とプリローダ７３のステイタス情報をReadアクセスして、ディスプレイリストＤＬ１に基づく描画動作が終わっていること、及び、ディスプレイリストＤＬ２に基づくプリロード動作が終わっていること確認する（ＳＴ５’）。
Next, main processing when using the
図１９（ａ）のタイムチャートに示す通り、プリローダ７６は、例えば、動作周期（Ｔ１）に発行されたディスプレイリストＤＬ１に基づき、その動作周期中（Ｔ１～Ｔ１＋δ）に、先読み動作（プリロード動作）を終えている筈である。また、描画回路７６は、例えば、動作周期（Ｔ１＋δ）で指示された動作開始指令に基づき、その動作周期中（Ｔ１＋δ～Ｔ１＋２δ）に、ディスプレイリストＤＬ１に基づく描画動作を終えている筈である。
As shown in the time chart of FIG. 19(a), the
そこで、（ＳＴ５’）では、描画回路７６とプリローダ７３に関するＶＤＰレジスタＲＧｉｊのステイタス情報をReadアクセスして、上記の正常動作を確認するのである。図１９（ａ）には、動作周期Ｔ１，Ｔ１＋δ，Ｔ１＋２δ，Ｔ１＋４δの判定タイミングでは正常動作が確認されるが、動作周期Ｔ１＋３δの判定タイミングでは、プリロード動作が終了していない状態が示されている。
Therefore, in (ST5'), the status information of the VDP register RGij relating to the
そして、このような異常時には、異常フラグＥＲをインクリメントした上で（ＥＲ＝ＥＲ＋１）、ステップＳＴ９の処理に移行させている。そのため、図１０の実施例の場合と同様に、フレーム落ちが生じる。すなわち、表示領域の切換え処理（ＳＴ６）がスキップされるので、同じ画面が再表示される。図１８（ａ）に示す動作期間（Ｔ１＋３δ～Ｔ１＋４δ）は、その動作状態を示している。 Then, when such an abnormality occurs, the abnormality flag ER is incremented (ER=ER+1), and the process of step ST9 is performed. Therefore, as in the case of the embodiment of FIG. 10, frame drop occurs. That is, the same screen is displayed again because the display area switching process (ST6) is skipped. The operating period (T1+3δ to T1+4δ) shown in FIG. 18(a) indicates the operating state.
また、ステップＳＴ５’の判定において、開始条件を満たさない場合には、描画回路７６に対して、書換えリストＤＬ’に基づく描画動作の開始指示（ＰＴ１０）が実行されないので、描画回路７６は非動作状態であり、また、新規のディスプレイリストが生成されることもない。なお、図１９（ａ）において、タイミングｔ０，ｔ２，ｔ４は、描画動作の開始指示（ＰＴ１０）の動作タイミング、より正確には、図１６のステップＳＴ２６のタイミングを示している。
If the start condition is not satisfied in step ST5', the
以上、ステップＳＴ５’の判定が不適合の場合を説明したが、通常の場合は、フレームバッファＦＢａ，ＦＢｂの表示領域をトグル的に切換えた後（ＳＴ６）、描画回路７６に対して、書換えリストＤＬ’に基づく描画動作を開始させる（ＰＴ１０）。具体的な内容は、図１６に示す通りであり、描画回路７６は、演出制御ＣＰＵ６３の制御に基づき、データ転送回路７２（転送回路ＣｈＢ）を経由して、外付けＤＲＡＭ５４のＤＬバッファＢＵＦ’から書換えリストＤＬ’を取得して描画動作を実行することになる。
The case where the judgment in step ST5' is not suitable has been described above, but in the normal case, after the display areas of the frame buffers FBa and FBb are toggled (ST6), the rewrite list DL is sent to the
この動作を実現する図１６のフローチャートを説明することに先行して、プリローダ７３の動作を確認すると、プリローダ７３は、一動作周期前に取得したディスプレイリストＤＬに基づき、ＣＧＲＯＭ５５の先読み動作（プリロード）を完了しており、先読みされたデータは、外付けＤＲＡＭ５４に確保されたプリロード領域に既に格納済みである。また、ディスプレイリストＤＬに記載されているテクスチャロード系のコマンド（TXLOAD）については、そのSourceアドレスがプリロード領域のアドレスに書換えられ、書換えリストＤＬ’として、外付けＤＲＡＭ５４のＤＬバッファＢＵＦ’に格納されている。
Before explaining the flow chart of FIG. 16 which realizes this operation, the operation of the
なお、この書換え処理において、ディスプレイリストＤＬのデータ総量に変化はなく、書換えリストＤＬ’のデータ総量は、ディスプレイリストＤＬと同じである。また、ディスプレイリストＤＬは、標準手法（Ｂ）で作成されており、書換えリストＤＬ’の最後は、ディスプレイリストＤＬの場合と同様にEODLコマンドである。 In this rewriting process, the total data amount of the display list DL does not change, and the total data amount of the rewriting list DL' is the same as that of the display list DL. Also, the display list DL is created by the standard method (B), and the end of the rewrite list DL' is the EODL command as in the case of the display list DL.
以上を踏まえて、図１６について説明すると、演出制御ＣＰＵ６３は、先ず、所定のデータ転送レジスタＲＧｉｊと、所定の描画レジスタＲＧｉｊに各々クリア値を設定して、データ転送回路７２と、描画回路７６を初期化する（ＳＴ２０）。この処理は、図１３のＳＴ２０の処理と同一内容である。次に、この初期化処理が正常に終了したことを確認し（ＳＴ２１）、万一、所定時間経過しても初期化が完了しない場合には、重大異常フラグＡＢＮをセットして処理を終える（ＳＴ２２）。
16 based on the above, the
通常は、データ転送回路７２と描画回路７６の初期化は正常に終了するので、続いて、データ転送回路７２内部の伝送経由を、所定のデータ転送レジスタＲＧｉｊに設定する（ＳＴ２３）。具体的には、外付けＤＲＡＭ５４から、ＣｈＢ制御回路７２ｂを経由して描画回路７６にデータを転送すると設定する（ＳＴ２３）。次に、書換えリストＤＬ’が格納されている外付けＤＲＡＭ５４のＤＬバッファＢＵＦ’について、その先頭アドレスを、所定のデータ転送レジスタＲＧｉｊに設定する（ＳＴ２４）。
Since the initialization of the
また、この書換えリストＤＬ’について、転送総サイズを、所定のデータ転送レジスタＲＧｉｊに設定する（ＳＴ２５）。先に説明した通り、書換えリストＤＬ’のデータ総量は、ディスプレイリストＤＬのデータ総量と同じであり、具体的には、例えば、２５６バイトである。 Also, for this rewrite list DL', the total transfer size is set in a predetermined data transfer register RGij (ST25). As described above, the total data amount of the rewrite list DL' is the same as the total data amount of the display list DL, specifically, 256 bytes, for example.
次に、所定の描画レジスタＲＧｉｊへの設定値に基づいて、描画回路７６の描画動作を開始させる（ＳＴ２６）。図１８（ａ）におけるタイミングｔ１，ｔ２，ｔ３，ｔ４は、ステップＳＴ２６の動作タイミングでもある。そして、次に、所定のデータ転送レジスタＲＧｉｊへの設定値に基づいて、データ転送回路６０の動作を開始させて処理を終える（ＳＴ２７）。その後、演出制御ＣＰＵ６３は、データ転送回路７２や描画回路の動作に特に関与せず、次回の動作周期で実効化されるディスプレイリストの生成処理（ＳＴ７）に移行する。
Next, the drawing operation of the
一方、ステップＳＴ２６のタイミングで動作を開始する描画回路７６は、書換えリストＤＬ’に基づいた描画動作を実行して、フレームバッファＦＢａ，ＦＢｂに、書換えリストＤＬ’に基づいた画像データを生成する。なお、この動作において、描画回路７６は、ＣＧＲＯＭ５５をReadアクセスすることなく、もっぱら、プリロード領域をReadアクセスするので、一連の描画動作を迅速に完了することができる。
On the other hand, the
以上、ステップＰＴ１０の処理内容を説明したので、図１５に戻って説明を続けると、ステップＰＴ１１の処理の後、プリローダ７３を活用する実施例では、次サイクルで実効化されるディスプレイリストＤＬを、標準手法（Ｂ）に基づいて作成する（ＳＴ７）。例えば、図１９（ａ）に示す動作周期（Ｔ１）では、次サイクルである動作周期（Ｔ１＋δ）において、描画回路７６に参照されるディスプレイリストＤＬを作成する。
Since the contents of the processing of step PT10 have been described above, returning to FIG. 15 to continue the description. It is created based on the standard method (B) (ST7). For example, in the operation period (T1) shown in FIG. 19A, the display list DL to be referred to by the
次に、演出制御ＣＰＵ６３は、作成後のディスプレイリストＤＬを、描画回路７６ではなく、プリローダ７３に発行する（ＰＴ１１）。具体的な動作内容は、図１７に示す通りである。先に、プリローダ７３を使用しない実施例（図１０）に関し、演出制御ＣＰＵ６３が、ディスプレイリストＤＬを、直接的に、描画回路７６に発行する場合（図１２）と、ＤＭＡＣ回路６０を経由して発行する場合（図１３）を示しているが、図１７には、発行先がプリローダ７３である点を除いて、ほぼ同じ動作が図１７（ｂ）と図１７（ｃ）に示されている。
Next, the
図１７（ａ）は、図１７（ｂ）の動作を説明するフローチャートであり、図１２のフローチャートとほぼ同じである。但し、ＣＰＵＩＦ部５６からＣｈＣ制御回路７２ｃを経由すること、及び、ＣＰＵバス制御部７２ｄに関し、そのＦＩＦＯバッファの残量をチェックしながらデータ転送動作を実行すると設定する（ＳＴ２０）。なお、以下の説明では、ＣｈＣ制御回路７２ｃを、便宜上、「転送回路ＣｈＣ」と略すことがある。
FIG. 17(a) is a flow chart for explaining the operation of FIG. 17(b), which is almost the same as the flow chart of FIG. However, it is set that data will be transferred from the
次に、転送総サイズ（標準手法（Ｂ）で調整された例えば２５６バイト）を、所定のデータ転送レジスタＲＧｉｊ設定し、管理カウンタＣＮを６４に初期設定する（ＳＴ２１）。次に、転送回路ＣｈＣを経由するデータ転送動作を開始状態に設定すると共に（ＳＴ２２）、プリローダ７３の動作を規定するプリロードレジスタＲＧｉｊへの設定値に基づいて、プリロード動作を開始させる（ＳＴ２３）。 Next, the total transfer size (for example, 256 bytes adjusted by the standard method (B)) is set in a predetermined data transfer register RGij, and the management counter CN is initialized to 64 (ST21). Next, the data transfer operation via the transfer circuit ChC is set to the start state (ST22), and the preload operation is started based on the set value in the preload register RGij that defines the operation of the preloader 73 (ST23).
この結果、その後、プリローダ７３は、演出制御ＣＰＵ６３が、転送ポートTR_PORT に書込む指示コマンド毎に、必要な解析（Analyze ）処理を実行し、ＣＧＲＯＭ５５をReadアクセスすべき指示コマンド（TXLOAD）を検出すると、そのテクスチャをプリロードして、ＤＲＡＭ５４のプリロード領域に保存する。また、テクスチャのSourceアドレスを変更した書換えリストＤＬ’をＤＲＡＭ５４のＤＬバッファ領域ＢＵＦ’に保存する。
As a result, after that, the
なお、図１９（ａ）におけるタイミングｔ１，ｔ３，ｔ５は、事実上、図１７のステップＳＴ２３の動作タイミングを示している。但し、この実施例においても、ディスプレイリストＤＬの発行処理の途中で、何らかの異常が発生すれば、ステップＳＴ２５やステップＳＴ２７の処理を実行する。具体的には、データ転送回路７２や、プリローダ７３の動作を初期化して、可能な範囲でディスプレイリストＤＬの発行処理（ＳＴ２０～ＳＴ３０）を再実行する。プリローダ７３の初期化処理には、未完成状態の書き換えリストＤＬ’の消去や、新規にプリロードデータを記憶したプリロード領域のクリア処理が含まれる。
Timings t1, t3, and t5 in FIG. 19(a) actually indicate the operation timings of step ST23 in FIG. However, even in this embodiment, if some kind of abnormality occurs during the process of issuing the display list DL, the processes of steps ST25 and ST27 are executed. Specifically, the operations of the
以上、プリローダ７３を使用する場合と、使用しない場合について詳細に説明したが、具体的な動作内容は、特に限定されない。図１８（ｂ）は、演出制御ＣＰＵ６３が生成したディスプレイリストを、生成したその動作周期ではなく、一動作周期δ遅れて描画回路７６に発行する実施例を示している。このような実施例の場合には、描画回路７６は、一動作周期（δ）のほぼ全時間を使用できるので、フレーム落ちの可能性が低減される。
Although the case where the
また、図１９（ｂ）は、演出制御ＣＰＵ６３が生成したディスプレイリストを、生成したその動作周期ではなく、一動作周期遅れてプリローダ７３に発行する実施例を示している。この場合は、プリローダ７３は、一動作周期（δ）のほぼ全時間を使用してプリドード動作を実行することができるので、この場合も、フレーム落ちの可能性が低減される。
Also, FIG. 19(b) shows an embodiment in which the display list generated by the
なお、ここまでの説明では、複合チップ５０を使用することにしているが、必ずしも、演出制御ＣＰＵ６３とＶＤＰ回路を、一素子に集積化する必要はない。更にまた、上記の実施例では、演出制御全体を、単一のＣＰＵ（演出制御ＣＰＵ６３）で制御しているが、上流側のＣＰＵと、下流側の演出制御ＣＰＵ６３が互いに協働して、演出制御動作を実行しても良い。
In the explanation so far, the
図２０～図２１は、このような実施例を示すブロック図である。図示の通り、この実施例では、上流側の演出制御ＣＰＵが、音声演出と、ランプ演出と、モータ演出を制御している。一方、下流側の内蔵ＣＰＵ５０は、演出制御ＣＰＵから受ける制御コマンドＣＭＤ’に基づいて、画像演出だけを制御している。
20-21 are block diagrams illustrating such embodiments. As illustrated, in this embodiment, the upstream effect control CPU controls the sound effect, the lamp effect, and the motor effect. On the other hand, the built-in
このような構成を採る場合には、内蔵ＣＰＵ５０は、図１０（ａ）のステップＳＴ１２の処理と、図１０（ｂ）の処理を実行する必要がなく、十分に時間をかけて複雑なディスプレイリストＤＬを生成することができ、より複雑で高度な３Ｄ（Dimension ）などの画像演出を実現することができる。このような場合には、ディスプレイリストが大型化するが、その場合には、ディスプレイリストＤＬのデータ総量は、ダミーコマンドを付加することで、５１２バイト又はそれ以上のＮ×２５６バイトに調整される。
When adopting such a configuration, the built-in
また、下流側の内蔵ＣＰＵ５０の動作は、画像演出制御に特化されるので、ディスプレイリストＤＬの発行後、描画動作が完了するのを確認することもできる。図１２の下方は、この場合の動作制御例を示しており、限界時間を超えても描画動作が完了しない場合には、重大異常フラグＡＢＮをセットして処理を終える（ＳＴ３２）。なお、下流側の内蔵ＣＰＵ５０の処理は、画像演出制御だけであるので、簡易的には、描画動作の完了を無限ループ状に待機するのでも良い。
Further, since the operation of the built-in
このような構成を採る場合、図１０（ａ）の開始条件判定（ＳＴ５）を所定時間繰り返すことができる。このように構成しても、描画動作完了の遅れが、それほど長くなければ、表示領域（０）と表示領域（１）の切り換えが遅れるだけの問題しか生じない。すなわち、図２２（ａ）に示す動作周期Ｔ１＋３δのように、表示動作が二回繰り返される一動作周期の中で、前半だけ、フレーム落ち状態となり、後半は、正常なフレームが表示される。 When adopting such a configuration, the start condition determination (ST5) of FIG. 10(a) can be repeated for a predetermined period of time. Even with this configuration, if the delay in completion of the drawing operation is not so long, the only problem that arises is the delay in switching between the display area (0) and the display area (1). That is, like the operation cycle T1+3δ shown in FIG. 22(a), in one operation cycle in which the display operation is repeated twice, only the first half is in a frame drop state, and the latter half is displayed as a normal frame.
この点は、プリローダを使用する場合も同様であり、図１５（ａ）の開始条件判定（ＳＴ５’）を所定時間繰り返すことができる。そして、多少の遅れであれば、図２２（ｂ）に示す動作周期Ｔ１＋３δのように、前半だけ、フレーム落ち状態となり、後半は、正常なフレームが表示される。但し、描画動作の完了が大幅に遅れると、図１８（ａ）の動作周期Ｔ１＋３δと同様に、完全なフレーム落ちが生じることになり、万一、このような事態が継続すると、ウォッチドッグタイマ５８が起動することになる。そこで、その後は、アンダーフロー信号ＵＦに基づいて、演出制御動作の全部又は一部（画像演出のみ）を異常リセットすればよい。この点は、プリローダを使用しない場合も同様である。 This point is the same when using a preloader, and the start condition determination (ST5') of FIG. 15(a) can be repeated for a predetermined time. If there is a slight delay, only the first half of the operation cycle T1+3δ shown in FIG. However, if the completion of the drawing operation is significantly delayed, a complete frame drop will occur as in the operation cycle T1+3δ in FIG. 18(a). will start. Therefore, after that, based on the underflow signal UF, all or part of the effect control operation (only the image effect) should be abnormally reset. This point is the same when the preloader is not used.
また、内蔵ＣＰＵ５０の制御動作が画像演出制御に特化される場合、ＤＭＡ転送を採用する実施例では、図１４の下方に示す通り、描画回路７６の描画動作の完了と、データ転送回路７２の動作完了と、ＤＭＡＣ回路６０の動作完了が判定される（ＳＴ５０’～ＳＴ５２’）。そして、何れかの動作が正常に終了しない場合には、データ転送回路７２と、描画回路７６の動作を初期化し、ステップＳＴ５３～ＳＴ５５の処理と同様の処理（ＳＴ５５’～ＳＴ５７’）が実行される。なお、この場合も、所定回数だけ、ＤＬ発行処理を再実行するのが好適である。
Further, when the control operation of the built-in
以上、メイン表示装置ＤＳ１及びサブ表示装置ＤＳ２のフレームバッファＦＢａ，ＦＢｂとして、各表示装置の水平ピクセル数に完全一致する水平サイズのインデックス空間を構築する実施例について説明した。図２３（ａ）は、この関係を確認的に図示したものであり、仮想描画空間上の描画領域（Ｗ×Ｈ）と、インデックス空間上の有効データ領域（実描画領域Ｗ×Ｈ）とが、何れも、表示装置の水平／垂直ピクセル数に一致する場合を示している。 An embodiment has been described above in which the frame buffers FBa and FBb of the main display device DS1 and the sub display device DS2 construct index spaces of horizontal sizes that completely match the number of horizontal pixels of each display device. FIG. 23(a) illustrates this relationship for confirmation, and the drawing area (W×H) on the virtual drawing space and the effective data area (actual drawing area W×H) on the index space are , both correspond to the number of horizontal/vertical pixels of the display device.
このような対応関係において、ディスプレイリストＤＬによる仮想描画空間への描画動作は、必ずしも、描画領域（Ｗ×Ｈ）に限定されないので、例えば、図２３（ａ）上部の左傾斜線で示すように、描画領域（Ｗ×Ｈ）を超える描画画像（Ｗ’×Ｈ’）について、その描画位置を時間的に移動させることで、図２３（ａ）下部の右傾斜線で示す実描画領域Ｗ×Ｈへの描画内容を、縦／横／斜めに適宜に移動させることが可能となる。 In such a correspondence relationship, the drawing operation to the virtual drawing space by the display list DL is not necessarily limited to the drawing area (W×H). , the drawing image (W′×H′) exceeding the drawing area (W×H) is shifted in time to obtain the actual drawing area W×H indicated by the right sloping line in the lower part of FIG. 23(a). It is possible to move the contents drawn on the screen vertically/horizontally/diagonally as appropriate.
また、このような演出を実行するため、例えば、図２３（ｂ）に示すように、表示装置の水平ピクセル数より大きい水平サイズＷのインデックス空間を設けても良い。この場合には、ディスプレイリストＤＬの指示コマンドＬ１２（SETDAVF ）で定義される仮想描画空間上の描画領域Ｗ×Ｈは、表示装置の水平／垂直ピクセル数に対応する実描画領域ｗ×ｈより大きく設定される。なお、図２３（ｂ）の下部には、実描画領域ｗ×ｈが、右傾斜線で示されている。 Also, in order to execute such effects, for example, as shown in FIG. 23B, an index space having a horizontal size W larger than the number of horizontal pixels of the display device may be provided. In this case, the drawing area W×H in the virtual drawing space defined by the instruction command L12 (SETDAVF) of the display list DL is larger than the actual drawing area w×h corresponding to the number of horizontal/vertical pixels of the display device. set. In the lower part of FIG. 23(b), the actual drawing area w×h is indicated by a right-sloping line.
そして、実描画領域ｗ×ｈの縦横寸法は、図１０のステップＳＳ３０の処理で、表示装置の表示ライン数と水平画素数として特定され、また、実描画領域ｗ×ｈの左上端点は、図１０のステップＳＳ３１の処理で、垂直／水平表示開始位置として、所定の表示レジスタに設定される。 The vertical and horizontal dimensions of the actual drawing area w×h are specified as the number of display lines and the number of horizontal pixels of the display device in the process of step SS30 in FIG. 10, the vertical/horizontal display start position is set in a predetermined display register.
一方、インデックス空間における基点アドレス（Ｘ，Ｙ）は、ディスプレイリストの指示コマンドＬ１１によって、所定の描画レジスタに設定される。先に説明した通り、具体的には、環境設定系の指示コマンドＬ１１（SETDAVR ）によって、インデックス空間ＩＤＸ上の左上基点アドレスが、例えば（０，０）と規定される。そして、実描画領域ｗ×ｈの左上端点を、定常処理において適宜に移動させれば、図２３（ｂ）下部の右傾斜線で示す実描画領域Ｗ×Ｈの描画内容は、縦／横／斜めに適宜に移動することになる。 On the other hand, the base point address (X, Y) in the index space is set in a predetermined drawing register by the display list instruction command L11. As described above, specifically, the upper left base point address in the index space IDX is defined as (0, 0), for example, by the instruction command L11 (SETDAVR) of the environment setting system. Then, if the upper left end point of the actual drawing area w×h is appropriately moved in the steady process, the drawing contents of the actual drawing area W×H indicated by the right sloping line in the lower part of FIG. will move accordingly.
図１０に関して説明した通り、ステップＳＳ３０～ＳＳ３２に係るＶＤＰレジスタＲＧｉｊについては、初期設定時に、書込み禁止設定がされているが（第２の禁止設定ＳＳ３４）、上記の演出を実行するタイミングでは、所定のＶＤＰレジスタＲＧｉｊに解除値を書込むことで、この禁止設定が解除される。 As described with reference to FIG. 10, the VDP register RGij related to steps SS30 to SS32 is set to write prohibition at the time of initial setting (second prohibition setting SS34). By writing a release value to the VDP register RGij of , this prohibition setting is released.
以上、各種の実施例について詳細に説明したが、具体的な記載内容は、何ら本発明を限定しない。なお、便宜上、弾球遊技機について説明しているが、本発明は、回胴遊技機など他の遊技機に対しても好適に適用可能である。 Although various embodiments have been described in detail above, the specific description does not limit the present invention. For the sake of convenience, the pinball game machine is described, but the present invention can be suitably applied to other game machines such as a reel game machine.
ＧＭ 遊技機
ＤＬ ディスプレイリスト
５１ ＣＰＵ回路
７１ ＲＷメモリ
５５ ＣＧメモリ
２３ 画像制御手段
５２ 画像生成手段
GM gaming machine
Claims (1)
所定ビット位置以下の下位ビットが全て０となる基点アドレスに基づいて、前記ＲＷメモリに、複数種類の記憶領域が確保され、
前記画像制御手段は、ＤＭＡ（Direct Memory Access）動作を実行可能なＤＭＡＣ回路と、前記ＤＭＡＣ回路の動作を規定する設定値が設定される制御レジスタと、を有して構成され、
前記ＤＭＡＣ回路によるＤＭＡ動作に関し、データの転送元と転送先を含んだ必要情報を、所定の制御レジスタに設定する設定手段と、
規定の制御レジスタへの設定値に基づいて前記ＤＭＡＣ回路を機能させて、ＤＭＡ動作を開始させる開始手段と、を設け、
開始させたＤＭＡ動作の完了を待つことなく、その後の制御動作に移行する一方、前記設定手段による設定処理は、前記ＤＭＡＣ回路のＤＭＡ動作を禁止状態としたうえで実行されることを特徴とする遊技機。 image control means for issuing a display list describing various commands for specifying the display screen of the display device; image generation means for completing predetermined image data based on the various commands in a predetermined RW memory; a CG memory for storing various compressed data as basic data of the image data;
A plurality of types of storage areas are secured in the RW memory based on a base address where all lower bits below a predetermined bit position are 0,
The image control means comprises a DMAC circuit capable of executing a DMA (Direct Memory Access) operation, and a control register in which a setting value defining the operation of the DMAC circuit is set,
setting means for setting necessary information, including a data transfer source and a transfer destination, in a predetermined control register with respect to the DMA operation by the DMAC circuit;
starting means for starting a DMA operation by operating the DMAC circuit based on a set value in a prescribed control register;
Without waiting for the completion of the started DMA operation, the subsequent control operation is performed, while the setting processing by the setting means is executed after the DMA operation of the DMAC circuit is disabled. game machine.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2021103483A JP7183341B2 (en) | 2018-11-28 | 2021-06-22 | game machine |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018222148A JP6903623B2 (en) | 2018-11-28 | 2018-11-28 | Pachinko machine |
| JP2021103483A JP7183341B2 (en) | 2018-11-28 | 2021-06-22 | game machine |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2018222148A Division JP6903623B2 (en) | 2018-11-28 | 2018-11-28 | Pachinko machine |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2021142394A JP2021142394A (en) | 2021-09-24 |
| JP2021142394A5 JP2021142394A5 (en) | 2022-10-12 |
| JP7183341B2 true JP7183341B2 (en) | 2022-12-05 |
Family
ID=70904937
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2018222148A Active JP6903623B2 (en) | 2018-11-28 | 2018-11-28 | Pachinko machine |
| JP2021103483A Active JP7183341B2 (en) | 2018-11-28 | 2021-06-22 | game machine |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2018222148A Active JP6903623B2 (en) | 2018-11-28 | 2018-11-28 | Pachinko machine |
Country Status (1)
| Country | Link |
|---|---|
| JP (2) | JP6903623B2 (en) |
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|---|---|
| JP2020081507A (en) | 2020-06-04 |
| JP2021142394A (en) | 2021-09-24 |
| JP6903623B2 (en) | 2021-07-14 |
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