JP7173808B2 - Pick-up tool and semiconductor module manufacturing method - Google Patents

Pick-up tool and semiconductor module manufacturing method Download PDF

Info

Publication number
JP7173808B2
JP7173808B2 JP2018178519A JP2018178519A JP7173808B2 JP 7173808 B2 JP7173808 B2 JP 7173808B2 JP 2018178519 A JP2018178519 A JP 2018178519A JP 2018178519 A JP2018178519 A JP 2018178519A JP 7173808 B2 JP7173808 B2 JP 7173808B2
Authority
JP
Japan
Prior art keywords
pick
tool
semiconductor chip
semiconductor
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018178519A
Other languages
Japanese (ja)
Other versions
JP2020053457A (en
Inventor
智 朝桐
隆 栂嵜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Canon Medical Systems Corp
Original Assignee
Toshiba Corp
Canon Medical Systems Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Canon Medical Systems Corp filed Critical Toshiba Corp
Priority to JP2018178519A priority Critical patent/JP7173808B2/en
Publication of JP2020053457A publication Critical patent/JP2020053457A/en
Application granted granted Critical
Publication of JP7173808B2 publication Critical patent/JP7173808B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Description

本発明の実施形態は、ピックアップツール、および半導体モジュールの製造方法に関する。 Embodiments of the present invention relate to pick-up tools and methods of manufacturing semiconductor modules.

半導体モジュールの製造工程には、複数の半導体チップを基板に接合させる工程がある。近年においては、半導体モジュールの多機能化、高付加価値化などにより、一枚の基板に複数の半導体チップを密集させて接合させることが望まれている。
ここで、半導体チップをピックアップツールで吸着し、基板に接合させる際に、静電気が発生する場合がある。発生した静電気の急激な放電が生じると、半導体チップが破損するおそれがある。半導体モジュールには複数の半導体チップが接合されるが、静電気により、そのうちの１つでも破損すると、半導体モジュールが不良となったり、半導体モジュールの修理が必要となったりするおそれがある。
そこで、半導体チップが静電気により破壊されるのを抑制することができる技術の開発が望まれていた。 A manufacturing process of a semiconductor module includes a process of bonding a plurality of semiconductor chips to a substrate. 2. Description of the Related Art In recent years, due to multi-functionality and high added value of semiconductor modules, it is desired to densely bond a plurality of semiconductor chips to a single substrate.
Here, static electricity may be generated when the semiconductor chip is picked up by the pick-up tool and bonded to the substrate. A sudden discharge of the generated static electricity may damage the semiconductor chip. A plurality of semiconductor chips are bonded to a semiconductor module, and if even one of them is damaged by static electricity, the semiconductor module may become defective or require repair.
Therefore, it has been desired to develop a technology that can suppress the destruction of semiconductor chips by static electricity.

特開２００４－８７６７７号公報JP-A-2004-87677

本発明が解決しようとする課題は、半導体チップが静電気により破壊されるのを抑制することができるピックアップツール、および半導体モジュールの製造方法を提供することである。 The problem to be solved by the present invention is to provide a pick-up tool and a method of manufacturing a semiconductor module that can suppress destruction of semiconductor chips by static electricity.

実施形態に係るピックアップツールは、半導体チップを吸着可能なピックアップツールである。ピックアップツールは、一方の端面に開口する孔と、前記端面に設けられた複数の凸部と、を有している。前記孔が占める面積を含まない前記端面の面積をＳ１、前記複数の凸部の頂部の総面積をＳ２とした場合に、以下の式を満足する。
０．１≦（Ｓ２／Ｓ１）≦１．０ A pickup tool according to an embodiment is a pickup tool capable of sucking a semiconductor chip. The pick-up tool has a hole opening on one end face and a plurality of projections provided on the end face. When the area of the end face not including the area occupied by the holes is S1, and the total area of the tops of the plurality of projections is S2, the following equations are satisfied.
0. 1≤ (S2/S1 ) ≤1. 0

（ａ）、（ｂ）は、本実施の形態に係る半導体モジュールの製造方法を例示するための模式工程図である。(a) and (b) are schematic process diagrams for illustrating the method of manufacturing the semiconductor module according to the present embodiment. （ａ）、（ｂ）は、ピックアップツールを例示するための模式斜視図である。(a) and (b) are schematic perspective views for illustrating a pick-up tool.

以下、図面を参照しつつ、実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。 Hereinafter, embodiments will be illustrated with reference to the drawings. In addition, in each drawing, the same reference numerals are given to the same constituent elements, and detailed description thereof will be omitted as appropriate.

図１（ａ）、（ｂ）は、本実施の形態に係る半導体モジュール１０の製造方法を例示するための模式工程図である。
まず、図１（ａ）に示すように、収納トレー２００に収納されている半導体チップ１００を取り出す。 FIGS. 1A and 1B are schematic process diagrams for illustrating the method of manufacturing a semiconductor module 10 according to this embodiment.
First, as shown in FIG. 1A, the semiconductor chip 100 stored in the storage tray 200 is taken out.

例えば、収納トレー２００は、複数の凹部２００ａを有したものとすることができる。この場合、半導体チップ１００は、複数の凹部２００ａのそれぞれに収納することができる。複数の凹部２００ａは、一列、あるいは複数列に並べて設けることもできるし、マトリクス状に並べて設けることもできる。凹部２００ａの平面寸法は、半導体チップ１００の平面寸法よりも大きくすることができる。すなわち、凹部２００ａの内壁と半導体チップ１００の側面との間には隙間を設けることができる。 For example, the storage tray 200 can have a plurality of recesses 200a. In this case, the semiconductor chip 100 can be accommodated in each of the plurality of recesses 200a. The plurality of recesses 200a can be arranged in one row, in a plurality of rows, or arranged in a matrix. The planar dimension of the recess 200 a can be made larger than the planar dimension of the semiconductor chip 100 . That is, a gap can be provided between the inner wall of the recess 200 a and the side surface of the semiconductor chip 100 .

収納トレー２００は、導電性を有する材料から形成することができる。この場合、体積抵抗率は、１ Ω・ｃｍ以上、１０１３ Ω・ｃｍ以下、好ましくは、１０１０ Ω・ｃｍ以上、１０１１ Ω・ｃｍ以下とすることが好ましい。この様な体積抵抗率を有する収納トレー２００とすれば、半導体チップ１００が帯電したとしても、徐々に放電させることが可能となる。そのため、静電気の急激な放電により、半導体チップ１００が破損するのを抑制することができる。収納トレー２００は、例えば、導電性を有する樹脂から形成することができる。 Storage tray 200 can be formed from a material that is electrically conductive. In this case, the volume resistivity is preferably 1 Ω·cm or more and 10 13 Ω·cm or less, preferably 10 10 Ω·cm or more and 10 11 Ω·cm or less. With the storage tray 200 having such a volume resistivity, even if the semiconductor chip 100 is charged, it can be discharged gradually. Therefore, damage to the semiconductor chip 100 due to sudden discharge of static electricity can be suppressed. The storage tray 200 can be made of, for example, conductive resin.

なお、複数の半導体チップ１００が収納トレー２００に収納される場合を例示したがこれに限定されるわけではない。例えば、複数の半導体チップ１００がテープの上やシートの上に付着していてもよい。例えば、複数の半導体チップ１００がダイシングテープの上に付着しているようにすることもできる。すなわち、複数の半導体チップ１００を密集した状態で保管できるものを適宜選択することができる。 Although the case where a plurality of semiconductor chips 100 are stored in the storage tray 200 has been illustrated, the present invention is not limited to this. For example, a plurality of semiconductor chips 100 may be attached on a tape or sheet. For example, a plurality of semiconductor chips 100 can be attached on the dicing tape. In other words, it is possible to appropriately select one that can store a plurality of semiconductor chips 100 in a dense state.

図１（ａ）に示すように、半導体チップ１００は、ピックアップツール１を用いて取り出すことができる。
ピックアップツール１は、半導体チップ１００を吸着することで、半導体チップ１００を保持する。 As shown in FIG. 1A, the semiconductor chip 100 can be taken out using a pick-up tool 1. As shown in FIG.
The pickup tool 1 holds the semiconductor chip 100 by sucking the semiconductor chip 100 .

また、ピックアップツール１は、少なくとも２軸方向に移動可能な移動装置に設けることができる。例えば、移動装置は、ピックアップツール１を、半導体チップ１００の厚み方向、および、半導体チップ１００の厚み方向に交差する方向に移動可能となっている。移動装置は、例えば、水平多関節ロボット、垂直多関節ロボット、ダイボンダやチップマウンタなどに設けられたアームなどとすることができる。ただし、移動装置は例示をしたものに限定されるわけではなく、半導体チップ１００の大きさや接合対象（基板やリードフレームなど）に応じて適宜変更することができる。
なお、ピックアップツール１に関する詳細は後述する。 Also, the pick-up tool 1 can be provided on a moving device that can move in at least two axial directions. For example, the moving device can move the pick-up tool 1 in the thickness direction of the semiconductor chip 100 and in the direction crossing the thickness direction of the semiconductor chip 100 . The moving device can be, for example, a horizontal articulated robot, a vertical articulated robot, an arm provided in a die bonder, a chip mounter, or the like. However, the moving device is not limited to the illustrated one, and can be appropriately changed according to the size of the semiconductor chip 100 and the object to be bonded (substrate, lead frame, etc.).
Details of the pickup tool 1 will be described later.

次に、図１（ｂ）に示すように、基板２０１の面に半導体チップ１００を実装する。この場合、半導体チップ１００と半導体チップ１００との間には隙間が設けられるようにしてもよいし、半導体チップ１００と半導体チップ１００とが接触するようにしてもよい。 Next, as shown in FIG. 1B, the semiconductor chip 100 is mounted on the surface of the substrate 201 . In this case, a gap may be provided between the semiconductor chips 100, or the semiconductor chips 100 may be in contact with each other.

基板２０１は、板状を呈し、表面に配線パターンを有するものとすることができる。配線パターンには複数の実装パッドが設けられ、複数の実装パッドのそれぞれに、接合材が設けられるようにすることができる。 The substrate 201 can have a plate shape and have a wiring pattern on its surface. A plurality of mounting pads may be provided on the wiring pattern, and a bonding material may be provided on each of the plurality of mounting pads.

基板２０１の平面形状や厚みには特に限定がない。基板２０１の平面形状は、例えば、四角形とすることができる。基板２０１の材料には特に限定がない。基板２０１の材料は、例えば、酸化アルミニウムなどのセラミックス、ガラスエポキシ樹脂などの有機材料、金属板の表面を絶縁膜で覆ったものなどとすることができる。 The planar shape and thickness of the substrate 201 are not particularly limited. The planar shape of the substrate 201 can be, for example, a square. The material of the substrate 201 is not particularly limited. The material of the substrate 201 can be, for example, ceramics such as aluminum oxide, organic materials such as glass epoxy resin, or a metal plate whose surface is covered with an insulating film.

また、基板２０１の、半導体チップ１００が実装される側とは反対側の面には、コネクタ、電気部品、集積回路などの半導体装置などを実装することができる。電気部品は、例えば、トランジスタ、ダイオード、コンデンサ、抵抗などとすることができる。なお、基板に実装される部材の種類や数は例示をしたものに限定されるわけではなく、半導体モジュール１０の機能や用途に応じて適宜変更することができる。この場合、基板２０１の両面に設けられた配線パターは、例えば、基板２０１の厚み方向を貫通する導通ビアなどにより電気的に接続することができる。 Moreover, on the surface of the substrate 201 opposite to the side on which the semiconductor chip 100 is mounted, a connector, an electric component, a semiconductor device such as an integrated circuit, etc. can be mounted. Electrical components can be, for example, transistors, diodes, capacitors, resistors, and the like. The types and number of members mounted on the substrate are not limited to those illustrated, and can be changed as appropriate according to the functions and applications of the semiconductor module 10 . In this case, the wiring patterns provided on both sides of the substrate 201 can be electrically connected by, for example, conductive vias passing through the substrate 201 in the thickness direction.

また、基板２０１の、複数の半導体チップ１００が実装される側の面には、接合材を予め設けることができる。接合材は、導電性を有し、ペースト状のものとすることができる。接合材は、例えば、半田ペースト、銀ペーストなどとすることができる。なお、接合材は、半導体チップ１００の電極と電気的および機械的に接合可能なものであれば特に限定はない。 Also, a bonding material can be provided in advance on the surface of the substrate 201 on which the plurality of semiconductor chips 100 are mounted. The bonding material has conductivity and can be in the form of a paste. The bonding material can be, for example, solder paste, silver paste, or the like. The bonding material is not particularly limited as long as it can be electrically and mechanically bonded to the electrodes of the semiconductor chip 100 .

接合材は、例えば、スクリーン印刷法を用いて塗布することができる。例えば、スクリーン印刷法を用いて接合材を塗布する場合には、複数の孔を有するメタルマスクを、基板２０１の面に対峙させる。複数の孔それぞれが、基板２０１の面に設けられた配線パターンの実装パッドと対峙するようにすることができる。 The bonding material can be applied using, for example, a screen printing method. For example, when the bonding material is applied using the screen printing method, a metal mask having a plurality of holes is made to face the surface of the substrate 201 . Each of the plurality of holes can face a wiring pattern mounting pad provided on the surface of the substrate 201 .

続いて、メタルマスクの、基板２０１側とは反対側の面に接合材を供給する。続いて、スキージを、メタルマスクの面に平行に移動させて、接合材を孔から流出させる。孔から流出した接合材が、基板２０１の面に付着することで、基板２０１の面の所定の位置に接合材を設けることができる。 Subsequently, a bonding material is supplied to the surface of the metal mask opposite to the substrate 201 side. Subsequently, the squeegee is moved parallel to the surface of the metal mask to flow out the bonding material from the holes. The bonding material flowing out from the hole adheres to the surface of the substrate 201 , so that the bonding material can be provided at a predetermined position on the surface of the substrate 201 .

次に、本実施の形態に係るピックアップツール１についてさらに説明する。
図２（ａ）、（ｂ）は、ピックアップツール１を例示するための模式斜視図である。
なお、図２（ｂ）は、図２（ａ）におけるＡ部の模式拡大図である。
図２（ａ）、（ｂ）に示すように、ピックアップツール１には、基部２、および吸着部３が設けられている。基部２と吸着部３は、一体に形成することができる。 Next, the pick-up tool 1 according to this embodiment will be further described.
2A and 2B are schematic perspective views for illustrating the pick-up tool 1. FIG.
In addition, FIG.2(b) is a model enlarged view of the A section in Fig.2 (a).
As shown in FIGS. 2(a) and 2(b), the pickup tool 1 is provided with a base portion 2 and a suction portion 3. As shown in FIGS. The base portion 2 and the suction portion 3 can be integrally formed.

基部２は、柱状を呈するものとすることができる。基部２の形状には特に限定はないが、例えば、四角柱状や六角柱状などの角柱状、円柱状などとすることができる。なお、図２（ａ）、（ｂ）に例示をした基部２の形状は、四角柱状である。基部２は、ピックアップツール１を移動する移動装置に保持される。なお、基部２は必ずしも必要ではなく、半導体チップ１００の大きさに応じて適宜設けるようにすればよい。例えば、半導体チップ１００の平面寸法が大きい場合には、吸着部３の平面寸法を大きくすることができるので基部２を省略することができる。基部２が省略される場合には、吸着部３が移動装置に保持される。 The base 2 can have a columnar shape. The shape of the base portion 2 is not particularly limited, but may be, for example, a prismatic shape such as a square prismatic shape or a hexagonal prismatic shape, or a cylindrical shape. The shape of the base 2 illustrated in FIGS. 2(a) and 2(b) is a quadrangular prism. The base 2 is held by a moving device that moves the pick-up tool 1 . Note that the base portion 2 is not necessarily required, and may be provided as appropriate according to the size of the semiconductor chip 100 . For example, when the planar dimension of the semiconductor chip 100 is large, the planar dimension of the suction portion 3 can be increased, so the base portion 2 can be omitted. If the base portion 2 is omitted, the suction portion 3 is held by the moving device.

吸着部３は、基部２の一方の端面２ａに設けられている。吸着部３は、例えば、端面２ａの中心に設けることができる。吸着部３は、基部２の端面２ａから突出している。吸着部３は、柱状を呈するものとすることができる。吸着部３の断面形状（ピックアップツール１の中心軸に直交する方向の断面形状）には特に限定はないが、半導体チップ１００の平面形状と同様とすることが好ましい。例えば、半導体チップ１００の平面形状が四角形である場合には、吸着部３の断面形状は四角形とすることが好ましい。なお、図２（ａ）、（ｂ）に例示をした吸着部３の断面形状は四角形である。 The adsorption portion 3 is provided on one end surface 2 a of the base portion 2 . The adsorption part 3 can be provided, for example, at the center of the end face 2a. The adsorption portion 3 protrudes from the end surface 2 a of the base portion 2 . The adsorption part 3 can be of a columnar shape. The cross-sectional shape of the suction part 3 (the cross-sectional shape in the direction perpendicular to the central axis of the pickup tool 1) is not particularly limited, but is preferably the same as the planar shape of the semiconductor chip 100 . For example, when the planar shape of the semiconductor chip 100 is quadrangular, the cross-sectional shape of the adsorption portion 3 is preferably quadrangular. In addition, the cross-sectional shape of the adsorption|suction part 3 illustrated to FIGS. 2(a) and 2(b) is a square.

また、ピックアップツール１には、孔１ａが設けられている。孔１ａの一方の端部はピックアップツール１の端面１ｂ、すなわち、吸着部３の、基部２側とは反対側の端面に開口している。孔１ａの他方の端部側には、真空ポンプなどの排気装置を接続することができる。 Further, the pick-up tool 1 is provided with a hole 1a. One end of the hole 1a opens to the end face 1b of the pickup tool 1, that is, the end face of the suction portion 3 on the side opposite to the base portion 2 side. An exhaust device such as a vacuum pump can be connected to the other end of the hole 1a.

図１（ａ）、（ｂ）に例示をしたように、ピックアップツール１は半導体チップ１００を吸着することで、半導体チップ１００を保持する。
ここで、半導体チップ１００を収納トレー２００から取り出したり、半導体チップ１００をダイシングテープなどから分離したりした際に静電気が発生する場合がある。静電気が発生すると、半導体チップ１００が破損するおそれがある。
本発明者らの得た知見によれば、ピックアップツール１と半導体チップ１００との接触面積を小さくすれば静電気の発生を抑制することができる。 As illustrated in FIGS. 1A and 1B, the pickup tool 1 holds the semiconductor chip 100 by sucking the semiconductor chip 100 .
Here, static electricity may be generated when the semiconductor chip 100 is taken out from the storage tray 200 or when the semiconductor chip 100 is separated from the dicing tape or the like. The generation of static electricity may damage the semiconductor chip 100 .
According to the knowledge obtained by the present inventors, the generation of static electricity can be suppressed by reducing the contact area between the pickup tool 1 and the semiconductor chip 100 .

そこで、図２（ａ）、（ｂ）に示すように、本実施の形態に係るピックアップツール１の一方の端面１ｂ（吸着部３の、基部２側とは反対側の端面）には、複数の凸部１ｃが設けられている。複数の凸部１ｃの頂部（凸部１ｃの、端面１ｂ側とは反対側の端部）は、半導体チップ１００の厚み方向の端面と接触可能となっている。
複数の凸部１ｃを介して半導体チップ１００を保持すれば、ピックアップツール１と半導体チップ１００との接触面積を小さくすることができるので、静電気の発生を抑制することが容易となる。 Therefore, as shown in FIGS. 2(a) and 2(b), one end face 1b (the end face of the suction portion 3 opposite to the base portion 2 side) of the pickup tool 1 according to the present embodiment has a plurality of is provided with a convex portion 1c. The tops of the plurality of protrusions 1c (ends of the protrusions 1c opposite to the end surface 1b side) can contact the end surface of the semiconductor chip 100 in the thickness direction.
By holding the semiconductor chip 100 via the plurality of projections 1c, the contact area between the pickup tool 1 and the semiconductor chip 100 can be reduced, making it easy to suppress the generation of static electricity.

複数の凸部１ｃの形状には特に限定はない。例えば、複数の凸部１ｃの形状は、円柱状、角柱状、円錐台状、角錐台状などとすることができる。また、複数の凸部１ｃの形状は、球の一部などであってもよい。
複数の凸部１ｃの数や配置には特に限定がなく、半導体チップ１００の大きさに応じて適宜変更することができる。 The shape of the plurality of convex portions 1c is not particularly limited. For example, the shape of the plurality of protrusions 1c can be cylindrical, prismatic, truncated cone, truncated pyramid, or the like. Also, the shape of the plurality of protrusions 1c may be a part of a sphere or the like.
The number and arrangement of the plurality of protrusions 1 c are not particularly limited, and can be changed as appropriate according to the size of the semiconductor chip 100 .

この場合、接触面積を大きくしすぎると静電気発生の抑制効果が低くなる。接触面積を小さくしすぎると、半導体チップ１００の姿勢が不安定となったり、ピックアップツール１と半導体チップ１００との接触が困難となったりするおそれがある。
本発明者らの得た知見によれば、ピックアップツール１の、孔１ａが占める面積を含まない端面１ｂの面積をＳ１、複数の凸部１ｃの頂部の総面積をＳ２とした場合に、０．１≦（Ｓ２／Ｓ１）≦１．０とすることが好ましい。 In this case, if the contact area is too large, the effect of suppressing the generation of static electricity will be reduced. If the contact area is too small, the posture of the semiconductor chip 100 may become unstable, and contact between the pickup tool 1 and the semiconductor chip 100 may become difficult.
According to the knowledge obtained by the present inventors, when the area of the end face 1b of the pickup tool 1 that does not include the area occupied by the hole 1a is S1, and the total area of the tops of the plurality of protrusions 1c is S2, 0 . 1≤ (S2/S1 ) ≤1. 0 is preferred.

また、１つの凸部１ｃにおける接触面積を大きくしすぎると静電気発生の抑制効果が低くなる。
本発明者らの得た知見によれば、１つの凸部１ｃの頂部の面積は、０．０１ｍｍ２以下とすることが好ましい。この様にすれば、静電気の発生を抑制することが容易となる。 Also, if the contact area of one projection 1c is too large, the effect of suppressing the generation of static electricity will be reduced.
According to the knowledge obtained by the present inventors, the area of the top of one projection 1c is preferably 0.01 mm 2 or less. In this way, it becomes easy to suppress the generation of static electricity.

また、凸部１ｃ同士の間の隙間には外気が流入する。そのため、凸部１ｃの高さを高くしすぎると、外気の流入量が多くなり過ぎて半導体チップ１００の保持が困難となるおそれがある。
本発明者らの得た知見によれば、凸部１ｃの高さを０．１ｍｍ以下とすれば、半導体チップ１００の安定した保持が可能となる。 In addition, outside air flows into the gaps between the convex portions 1c. Therefore, if the height of the projection 1c is too high, the inflow of outside air may become too large, making it difficult to hold the semiconductor chip 100. FIG.
According to the knowledge obtained by the present inventors, the semiconductor chip 100 can be stably held by setting the height of the projection 1c to 0.1 mm or less.

また、ピックアップツール１が導電性を有していれば、半導体チップ１００に帯電した静電気をピックアップツール１を介して放電することができる。そのため、ピックアップツール１の体積抵抗率は、１ Ω・ｃｍ以上、１０１３ Ω・ｃｍ以下とすることが好ましい。この場合、急激な放電が生じると半導体チップ１００が破損するおそれがある。そのため、ピックアップツール１の体積抵抗率は、１０１０ Ω・ｃｍ以上、１０１１ Ω・ｃｍ以下とすることがより好ましい。この様な体積抵抗率を有するピックアップツール１とすれば、半導体チップ１００が帯電したとしても、徐々に放電させることが可能となる。そのため、静電気の急激な放電により、半導体チップ１００が破損するのを抑制することができる。 Also, if the pickup tool 1 has conductivity, static electricity charged on the semiconductor chip 100 can be discharged through the pickup tool 1 . Therefore, the volume resistivity of the pickup tool 1 is preferably 1 Ω·cm or more and 10 13 Ω·cm or less. In this case, the semiconductor chip 100 may be damaged if a sudden discharge occurs. Therefore, the volume resistivity of the pickup tool 1 is more preferably 10 10 Ω·cm or more and 10 11 Ω·cm or less. With the pickup tool 1 having such a volume resistivity, even if the semiconductor chip 100 is charged, it can be discharged gradually. Therefore, damage to the semiconductor chip 100 due to sudden discharge of static electricity can be suppressed.

ピックアップツール１の材料は、前述した体積抵抗率を有するものであれば特に限定はない。例えば、ピックアップツール１の材料は、ＳｉＣ、ＡｌＮ、ニトリルゴムなどとすることができる。 The material of the pickup tool 1 is not particularly limited as long as it has the volume resistivity described above. For example, the material of the pick-up tool 1 can be SiC, AlN, nitrile rubber, or the like.

以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。 Although some embodiments of the present invention have been illustrated above, these embodiments are presented by way of example and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, changes, etc. can be made without departing from the scope of the invention. These embodiments and their modifications are included in the scope and gist of the invention, and are included in the scope of the invention described in the claims and equivalents thereof. Moreover, each of the above-described embodiments can be implemented in combination with each other.

１ ピックアップツール、１ａ 孔、１ｂ 端面、１ｃ 凸部、２ 基部、２ａ 端面、３ 吸着部、１００ 半導体チップ、２０１ 基板 REFERENCE SIGNS LIST 1 pickup tool 1a hole 1b end surface 1c convex portion 2 base portion 2a end surface 3 suction portion 100 semiconductor chip 201 substrate

Claims (6)

半導体チップを吸着可能なピックアップツールであって、
一方の端面に開口する孔と、
前記端面に設けられた複数の凸部と、
を有し、
前記孔が占める面積を含まない前記端面の面積をＳ１、前記複数の凸部の頂部の総面積をＳ２とした場合に、以下の式を満足するピックアップツール。
０．１≦（Ｓ２／Ｓ１）≦１．０ A pick-up tool capable of sucking a semiconductor chip,
a hole opening in one end face;
a plurality of protrusions provided on the end surface;
has
A pick-up tool that satisfies the following equation, where S1 is the area of the end face excluding the area occupied by the holes, and S2 is the total area of the tops of the plurality of projections.
0. 1≤ (S2/S1 ) ≤1. 0 １つの前記凸部の前記頂部の面積は、０．０１ｍｍ２以下である請求項１記載のピックアップツール。 2. The pick-up tool according to claim 1, wherein the area of the top of one of the projections is 0.01 mm <2> or less. 前記凸部の高さは、０．１ｍｍ以下である請求項１または２に記載のピックアップツール。 3. The pick-up tool according to claim 1, wherein the height of said convex portion is 0.1 mm or less. 前記ピックアップツールの体積抵抗率は、１ Ω・ｃｍ以上、１０１３ Ω・ｃｍ以下である請求項１～３のいずれか１つに記載のピックアップツール。 The pickup tool according to any one of claims 1 to 3, wherein the pickup tool has a volume resistivity of 1 Ω·cm or more and 10 13 Ω·cm or less. 前記ピックアップツールは、ＳｉＣ、ＡｌＮ、およびニトリルゴムから選ばれた少なくとも１種を含む請求項１～４のいずれか１つに記載のピックアップツール。 The pick-up tool according to any one of claims 1 to 4, wherein the pick-up tool contains at least one selected from SiC, AlN, and nitrile rubber. 請求項１～５のいずれか１つに記載のピックアップツールを用いて、基板に複数の半導体チップを実装する工程を備えた半導体モジュールの製造方法。 A method of manufacturing a semiconductor module, comprising the step of mounting a plurality of semiconductor chips on a substrate using the pick-up tool according to any one of claims 1 to 5.
JP2018178519A 2018-09-25 2018-09-25 Pick-up tool and semiconductor module manufacturing method Active JP7173808B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2018178519A JP7173808B2 (en) 2018-09-25 2018-09-25 Pick-up tool and semiconductor module manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018178519A JP7173808B2 (en) 2018-09-25 2018-09-25 Pick-up tool and semiconductor module manufacturing method

Publications (2)

Publication Number Publication Date
JP2020053457A JP2020053457A (en) 2020-04-02
JP7173808B2 true JP7173808B2 (en) 2022-11-16

Family

ID=69997574

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018178519A Active JP7173808B2 (en) 2018-09-25 2018-09-25 Pick-up tool and semiconductor module manufacturing method

Country Status (1)

Country Link
JP (1) JP7173808B2 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116325099A (en) 2021-03-16 2023-06-23 株式会社新川 Adsorption device, adsorption unit, adsorption method, and program

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000323504A (en) 1999-05-12 2000-11-24 Sony Corp Collet for adsorbing semiconductor chip
JP2001196443A (en) 2000-01-14 2001-07-19 Sharp Corp Apparatus and method for picking up semiconductor chip
JP2009154217A (en) 2007-12-25 2009-07-16 Kyocera Corp Vacuum suction nozzle
JP2013065733A (en) 2011-09-19 2013-04-11 Hitachi High-Tech Instruments Co Ltd Die bonder
JP2015211191A (en) 2014-04-30 2015-11-24 ファスフォードテクノロジ株式会社 Die bonder and bonding method

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10313042A (en) * 1997-05-14 1998-11-24 Sony Corp Collet

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000323504A (en) 1999-05-12 2000-11-24 Sony Corp Collet for adsorbing semiconductor chip
JP2001196443A (en) 2000-01-14 2001-07-19 Sharp Corp Apparatus and method for picking up semiconductor chip
JP2009154217A (en) 2007-12-25 2009-07-16 Kyocera Corp Vacuum suction nozzle
JP2013065733A (en) 2011-09-19 2013-04-11 Hitachi High-Tech Instruments Co Ltd Die bonder
JP2015211191A (en) 2014-04-30 2015-11-24 ファスフォードテクノロジ株式会社 Die bonder and bonding method

Also Published As

Publication number Publication date
JP2020053457A (en) 2020-04-02

Similar Documents

Publication Publication Date Title
US10854575B2 (en) Three-dimensional (3D) package structure having an epoxy molding compound layer between a discrete inductor and an encapsulating connecting structure
US7196408B2 (en) Fan out type wafer level package structure and method of the same
US8698323B2 (en) Microelectronic assembly tolerant to misplacement of microelectronic elements therein
US7038311B2 (en) Thermally enhanced semiconductor package
US8779603B2 (en) Stacked semiconductor device with heat dissipation
TWI463635B (en) Microelectronic package with stacked microelectronic units and method for manufacture thereof
JP2009295959A (en) Semiconductor device, and method for manufacturing thereof
TW201603224A (en) Wire bond support structure and microelectronic package including wire bonds therefrom
US10950464B2 (en) Electronic device module and manufacturing method thereof
JP2008277927A (en) Piezoelectric oscillator for surface mounting
JP7173808B2 (en) Pick-up tool and semiconductor module manufacturing method
TWI420988B (en) Apparatus and method for vertically-structured passive components
JP2008153324A (en) Method and apparatus for loading micro-balls
JP3654135B2 (en) Adsorber for conductive member, mounting apparatus, adsorption method and mounting method, and manufacturing method of semiconductor device
US7361982B2 (en) Bumpless chip package
KR100555726B1 (en) Vacuum pad for sucking semiconductor package
JP2004006670A (en) Semiconductor wafer with spacer and manufacturing method thereof, semiconductor device and manufacturing method thereof, circuit board, and electronic apparatus
JP2008277595A (en) Semiconductor device, and manufacturing method thereof
US9659848B1 (en) Stiffened wires for offset BVA
US11901310B2 (en) Electronic assembly
CN110931362B (en) Method for manufacturing electronic structure
KR20110080491A (en) Manufacturing method for semi-conductor chip package
US20210375733A1 (en) 3D electrical integration using component carrier edge connections to a 2D contact array
WO2021097725A1 (en) Encapsulation structure, encapsulation assembly and electronic product
JP6271463B2 (en) Semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210810

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220708

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220720

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220825

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20221007

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20221104

R150 Certificate of patent or registration of utility model

Ref document number: 7173808

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150