JP7165312B2 - Semiconductor device manufacturing method - Google Patents
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Description
本発明は、新規な半導体装置の製造方法に関する。 The present invention relates to a novel method of manufacturing a semiconductor device.
電子機器等に用いられる半導体装置を製造する際には、樹脂を用いた封止技術が一般に用いられる。一方、電子機器等に用いられる半導体チップは小型化とともに大容量化の傾向にあり、半導体チップの放熱の問題が深刻になっており、半導体チップの性能を十分に満足させるためには放熱性能を向上させかつ実装の信頼性の高い樹脂封止タイプの半導体装置の要求が高まっている。 2. Description of the Related Art A sealing technique using a resin is generally used when manufacturing a semiconductor device used in an electronic device or the like. On the other hand, semiconductor chips used in electronic devices tend to be smaller and larger in capacity, and the problem of heat dissipation from semiconductor chips is becoming a serious problem. There is an increasing demand for a resin-encapsulated type semiconductor device that is improved and has high mounting reliability.
従来より、半導体装置を樹脂で封止してなる実装済みの半導体装置が知られている。従来の実装済みの半導体装置は、素子搭載部とリード部を有するリードフレームの素子搭載部上に、半導体装置を接着剤などを用いて固着し、ボンディングワイヤをボンディングすることにより半導体装置の接続電極である金属バンプとリードフレームのリード部とを電気的に接続している。その後、モールド樹脂により半導体装置、ボンディングワイヤ等を封止することにより、所定形状の実装済みの半導体装置が形成される。 2. Description of the Related Art Conventionally, a mounted semiconductor device obtained by encapsulating a semiconductor device with resin has been known. In a conventional mounted semiconductor device, a connection electrode of the semiconductor device is formed by fixing the semiconductor device on the element mounting portion of a lead frame having an element mounting portion and a lead portion using an adhesive or the like and bonding a bonding wire. are electrically connected to the lead portions of the lead frame. Thereafter, by sealing the semiconductor device, bonding wires, etc. with a mold resin, a mounted semiconductor device having a predetermined shape is formed.
特許文献1では、半導体基板、I層及びp型半導体領域を有するPINダイオードの実装品の製造において、p型半導体領域に接続する第1電極を形成し、N層としての半導体基板に接続する第2電極を形成することで、PINダイオードを作製後、ダイボンディング、ワイヤボンディングを行い、その後、モールド工程を行うことにより、PINダイオード及びボンディングワイヤの樹脂封止を行っている。また、特許文献2では、平板状の半導体の一方の面側に第1の電極としてのアノード電を形成し、他方の面側に第2の電極としてのカソード電極を形成したダイオードの各電極に半田を介してリードフレーム端子を固定した後、樹脂で封止することにより実装済みの半導体装置を製造し、複数のダイオードを同時に樹脂にて封止することによって生産性を向上させている。しかしながら、特許文献1または特許文献2に記載の製造方法では、第1電極を形成した後、そのまま第2電極の形成等を行うため、第2電極の形成等の際に発生する熱や圧力などによって、半導体層と第1電極との密着性が低下し、半導体装置の電気特性や信頼性に悪影響を及ぼすなどの問題があった。さらに、樹脂封止の際に樹脂が十分に充填されずに、未充填やボイドが発生し、信頼性に支障をきたすという問題もあった。
In
そのため、半導体層と電極との界面に悪影響を及ぼすことなく、電気特性が良好であり、信頼性に優れた半導体装置を作製することのできる、工業上有用な製造方法が待ち望まれていた。 Therefore, an industrially useful manufacturing method has been eagerly awaited, which does not adversely affect the interface between the semiconductor layer and the electrode and which can manufacture a semiconductor device having good electrical characteristics and excellent reliability.
本発明は、工業的有利に、電気特性が良好であり、信頼性に優れた半導体装置を製造できる方法を提供することを目的とする。 SUMMARY OF THE INVENTION It is an object of the present invention to provide an industrially advantageous method for manufacturing a semiconductor device having good electrical characteristics and excellent reliability.
本発明者らは、上記目的を達成すべく鋭意検討した結果、少なくとも、基板上に形成された半導体層上に第1の電極を形成する第1電極形成工程と、前記半導体層の第1の電極が形成されていない表面の一部又は全部に第2の電極を形成する第2電極形成工程とを含む半導体装置の製造方法において、第1電極形成工程の後に、前記半導体層と第1の電極とを樹脂で封止した後、前記基板を前記半導体層から除去し、ついで、第2電極形成工程を行うと、工業的有利に、第1の電極と半導体層の密着性に優れ、さらに、電気特性が良好であり、信頼性に優れた半導体装置を作製できることを見出し、このような製造方法が上記した従来の問題を一挙に解決できるものであることを知見した。また、このような製造方法によれば、半導体層として、例えば、酸化ガリウム等のように、下地基板からの剥離が困難な半導体材料を用いた場合であっても、第1の電極を形成後、半導体層を、基板から容易に剥離することができることを見出した。
また、本発明者らは、上記知見を得た後、さらに検討を重ねて本発明を完成させるに至った。
The inventors of the present invention conducted intensive studies to achieve the above object, and found that at least a first electrode forming step of forming a first electrode on a semiconductor layer formed on a substrate and a first electrode forming step of the semiconductor layer. a second electrode forming step of forming a second electrode on part or all of the surface on which the electrode is not formed, wherein the semiconductor layer and the first electrode are formed after the first electrode forming step; After sealing the electrodes with resin, the substrate is removed from the semiconductor layer , and then the second electrode forming step is performed. , found that a semiconductor device having good electrical characteristics and excellent reliability can be produced, and found that such a production method can solve the above-described conventional problems at once. Further, according to such a manufacturing method, even if a semiconductor material such as gallium oxide that is difficult to peel off from the underlying substrate is used as the semiconductor layer, after the first electrode is formed, , the semiconductor layer can be easily peeled off from the substrate.
Moreover, after obtaining the above knowledge, the inventors of the present invention completed the present invention through further studies.
すなわち、本発明は、以下の発明に関する。
[1] 少なくとも、基板上に形成された半導体層上に第1の電極を形成する第1電極形成工程と、前記半導体層の第1の電極が形成されていない表面の一部又は全部に第2の電極を形成する第2電極形成工程とを含む半導体装置の製造方法であって、第1電極形成工程の後に、前記半導体層と第1の電極とを樹脂で封止した後、前記基板を前記半導体層から除去し、ついで、第2電極形成工程を行うことを特徴とする、半導体装置の製造方法。
[2] 前記樹脂が、熱硬化性樹脂である前記[1]記載の製造方法。
[3] 前記半導体層が、酸化物半導体を主成分として含む前記[1]又は[2]に記載の製造方法。
[4] 前記酸化物半導体が、アルミニウム、インジウム及びガリウムから選ばれる1種又は2種以上の金属を含む前記[3]記載の製造方法。
[5] 前記酸化物半導体が、コランダム構造を有する前記[3]又は[4]のいずれかに記載の製造方法。
[6] 第2の電極を、前記半導体層の、第1の電極と反対側の表面の一部又は全部に形成する前記[1]~[5]のいずれかに記載の製造方法。
[7] 第1の電極がショットキー電極である前記[1]~[6]のいずれかに記載の製造方法。
[8] 第2の電極がオーミック電極である前記[1]~[7]のいずれかに記載の製造方法。
[9] 前記[1]~[8]のいずれかに記載の製造方法により製造された半導体装置。
[10] 半導体装置を備えている半導体システムであって、前記半導体装置が前記[9]記載の半導体装置である半導体システム。
Specifically, the present invention relates to the following inventions.
[1] At least a first electrode forming step of forming a first electrode on a semiconductor layer formed on a substrate; 2, wherein after the first electrode forming step, the semiconductor layer and the first electrode are sealed with a resin, and then the substrate is formed. is removed from the semiconductor layer , and then a step of forming a second electrode is performed.
[2] The production method according to [1], wherein the resin is a thermosetting resin.
[3] The manufacturing method according to [1] or [2], wherein the semiconductor layer contains an oxide semiconductor as a main component.
[4] The manufacturing method according to [3], wherein the oxide semiconductor contains one or more metals selected from aluminum, indium and gallium.
[5] The manufacturing method according to any one of [3] or [4], wherein the oxide semiconductor has a corundum structure.
[6] The manufacturing method according to any one of [1] to [5], wherein the second electrode is formed on part or all of the surface of the semiconductor layer opposite to the first electrode.
[7] The manufacturing method according to any one of [1] to [6], wherein the first electrode is a Schottky electrode.
[8] The manufacturing method according to any one of [1] to [7], wherein the second electrode is an ohmic electrode.
[9] A semiconductor device manufactured by the manufacturing method according to any one of [1] to [8].
[10] A semiconductor system comprising a semiconductor device, wherein the semiconductor device is the semiconductor device according to [9].
本発明の製造方法によれば、工業的有利に、電気特性が良好であり、信頼性に優れた半導体装置を製造できる。 According to the manufacturing method of the present invention, it is possible to manufacture a semiconductor device having excellent electrical characteristics and excellent reliability, which is industrially advantageous.
本発明の半導体装置の製造方法は、基板上に形成された半導体層上に第1の電極を形成する第1電極形成工程と、前記半導体層の第1の電極が形成されていない表面の一部又は全部に第2の電極を形成する第2電極形成工程とを含む半導体装置の製造方法であって、第1電極形成工程の後に、前記半導体層と第1の電極とを樹脂で封止した後、前記基板を前記半導体層から除去し、ついで、第2電極形成工程を行うことを特長とする。なお、前記半導体装置は、実装前であっても、実装後であってもよい。
A method of manufacturing a semiconductor device according to the present invention comprises a first electrode forming step of forming a first electrode on a semiconductor layer formed on a substrate; a second electrode forming step of forming a second electrode on part or all of the semiconductor device, wherein the semiconductor layer and the first electrode are sealed with a resin after the first electrode forming step; After that, the substrate is removed from the semiconductor layer , and then a second electrode forming step is performed. The semiconductor device may be mounted before or after mounting.
(第1電極形成工程)
第1電極形成工程では、前記半導体層上に、第1の電極を形成する。前記半導体層は、半導体を含む層であれば特に限定されず、公知のものであってもよい。前記半導体層としては、例えば、シリコン、ゲルマニウムのような元素単体、周期表の第13族~第15族の元素を有する化合物、金属酸化物、金属硫化物、金属セレン化物、または金属窒化物等を含む半導体層が挙げられる。周期表の第13族~第15族の元素を有する化合物としては、例えば、SiC、AlN、GaN、InN、GaAs、InP等が挙げられる。前記金属酸化物としては、例えば、チタンの酸化物(酸化チタン)、スズの酸化物、亜鉛の酸化物、鉄の酸化物、タングステンの酸化物、ジルコニウムの酸化物、ハフニウムの酸化物、ストロンチウムの酸化物、インジウム、セリウム、イットリウム、ランタン、バナジウム、ニオブの酸化物又はタンタルの酸化物等が挙げられる。前記金属硫化物としては、例えば、カドミウムの硫化物、亜鉛の硫化物、鉛の硫化物、銀の硫化物、アンチモン又はビスマスの硫化物等が挙げられる。前記金属セレン化物としては、例えば、カドミウム又は鉛のセレン化物、ガリウム-ヒ素又は銅-インジウムのセレン化物等が挙げられる。前記金属窒化物としては、例えば、ガリウムの窒化物、チタンの窒化物等が挙げられる。前記半導体層の厚さは、本発明の目的を阻害しない限り、特に限定されないが、5nm~500μmであるのが好ましく、10nm~100μmであるのがより好ましい。また、前記半導体層は、単層であってもよいし、2層以上であってもよい。また、前記半導体層は、n+型半導体層、n-型半導体層、n型半導体層、p型半導体層のいずれであってもよい。本発明においては、前記半導体層が、2層以上であるのが好ましく、n+型半導体層、n-型半導体層及びn型半導体層から選ばれる1種又は2種以上であるのも好ましく、2層以上であり、n+型半導体層、n-型半導体層及びn型半導体層から選ばれる2種以上であるのがより好ましい。前記半導体層の形成手段は、本発明の目的を阻害しない限り、特に限定されず、公知の手段であってよい。前記形成手段としては、例えば、CVD法、MOCVD法、MOVPE法、ミストCVD法、MBE法、HVPE法またはパルス成長法などが挙げられるが、本発明においては、前記形成手段が、ミストCVD法であるのが好ましい。
(First electrode forming step)
In the first electrode forming step, a first electrode is formed on the semiconductor layer. The semiconductor layer is not particularly limited as long as it contains a semiconductor, and may be a known layer. Examples of the semiconductor layer include simple elements such as silicon and germanium, compounds containing elements of Groups 13 to 15 of the periodic table, metal oxides, metal sulfides, metal selenides, metal nitrides, and the like. A semiconductor layer containing Examples of compounds having elements of groups 13 to 15 of the periodic table include SiC, AlN, GaN, InN, GaAs, and InP. Examples of the metal oxide include titanium oxide (titanium oxide), tin oxide, zinc oxide, iron oxide, tungsten oxide, zirconium oxide, hafnium oxide, and strontium oxide. oxides, indium, cerium, yttrium, lanthanum, vanadium, niobium oxides, tantalum oxides, and the like. Examples of the metal sulfide include cadmium sulfide, zinc sulfide, lead sulfide, silver sulfide, antimony or bismuth sulfide, and the like. Examples of the metal selenide include cadmium or lead selenide, gallium-arsenic or copper-indium selenide, and the like. Examples of the metal nitrides include gallium nitrides and titanium nitrides. The thickness of the semiconductor layer is not particularly limited as long as it does not interfere with the object of the present invention, but it is preferably 5 nm to 500 μm, more preferably 10 nm to 100 μm. Moreover, the semiconductor layer may be a single layer, or may be two or more layers. Further, the semiconductor layer may be any of an n+ type semiconductor layer, an n− type semiconductor layer, an n type semiconductor layer, and a p type semiconductor layer. In the present invention, the semiconductor layer is preferably two or more layers, and preferably one or more selected from an n + type semiconductor layer, an n− type semiconductor layer and an n type semiconductor layer. It is more preferably two or more layers selected from an n+ type semiconductor layer, an n− type semiconductor layer and an n type semiconductor layer. The means for forming the semiconductor layer is not particularly limited as long as it does not interfere with the object of the present invention, and may be known means. Examples of the forming means include CVD, MOCVD, MOVPE, mist CVD, MBE, HVPE, and pulse growth. In the present invention, the forming means is mist CVD. It is preferable to have
本発明においては、前記半導体層が、酸化物半導体を主成分として含むのが好ましい。前記酸化物半導体は、インジウム、ガリウムまたはアルミニウムを含むのが、より半導体特性に優れた半導体装置が得られるので、好ましく、InAlGaO系半導体を含むのがより好ましく、ガリウムを少なくとも含むのが最も好ましい。なお、「主成分」とは、例えば結晶性酸化物半導体がα―Ga2O3である場合、膜中の金属元素中のガリウムの原子比が0.5以上の割合でα―Ga2O3が含まれていればそれでよい。本発明においては、前記膜中の金属元素中のガリウムの原子比が0.7以上であることが好ましく、0.8以上であるのがより好ましい。 In the present invention, the semiconductor layer preferably contains an oxide semiconductor as a main component. The oxide semiconductor preferably contains indium, gallium, or aluminum, since a semiconductor device with more excellent semiconductor characteristics can be obtained, more preferably contains an InAlGaO-based semiconductor, and most preferably contains at least gallium. Note that, for example, when the crystalline oxide semiconductor is α-Ga 2 O 3 , the “main component” means α-Ga 2 O at a ratio of 0.5 or more to the atomic ratio of gallium in the metal element in the film. If 3 is included, that's fine. In the present invention, the atomic ratio of gallium in the metal elements in the film is preferably 0.7 or more, more preferably 0.8 or more.
前記半導体層は、基板付きのものであってもよいし、基板から剥離されたものであってもよいが、本発明においては、前記半導体層として、基板付きの半導体層を用いて、前記半導体装置として縦型の素子(縦型デバイス)を製造するのが、より信頼性に優れた半導体装置を得ることができるため、好ましい。 The semiconductor layer may be one with a substrate or one separated from the substrate. In the present invention, a semiconductor layer with a substrate is used as the semiconductor layer. It is preferable to manufacture a vertical element (vertical device) as a device, because a semiconductor device with higher reliability can be obtained.
第1の電極は、導電性を有するものであって、電極として機能するものであれば、特に限定されず、公知の電極であってよい。第1の電極を構成する材料としては、例えば、Al、Mo、Co、Zr、Sn、Nb、Fe、Cr、Ta、Ti、Au、Pt、V、Mn、Ni、Cu、Hf、W、Ir、Zn、In、Pd、NdもしくはAg等の金属またはこれらの合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫(ITO)、酸化亜鉛インジウム(IZO)等の導電性金属酸化物、ポリアニリン、ポリチオフェン又はポリピロ-ルなどの有機導電性化合物、またはこれらの混合物などが挙げられるが、本発明においては、第1の電極が、金属または導電性金属酸化物を含むのが好ましい。また、本発明においては、第1の電極が、ショットキー電極であるのが好ましい。第1の電極がショットキー電極である場合には、第1の電極が、周期律表第4族、第6族、第11族又は第13族の金属を含むのが好ましい。周期律表第4族の金属としては、例えば、チタン(Ti)、ジルコニウム(Zr)、ハフニウム(Hf)などが挙げられるが、中でもTiが好ましい。周期律表第6族の金属としては、クロム(Cr)、モリブデン(Mo)、タングステン(W)、などが挙げられるが、中でもCr、Moが好ましい。周期律表第11族の金属としては、例えば、銅(Cu)、銀(Ag)、金(Au)などが挙げられるが、中でもAuが好ましい。周期律表第13族の金属としては、例えば、アルミニウム(Al)、ガリウム(Ga)、インジウム(In)などが挙げられるが、中でもAlが好ましい。例えば、銅(Cu)、銀(Ag)、金(Au)などが挙げられるが、中でもAuが好ましい。また、第1の電極は、さらに他の金属を含んでいてもよく、他の金属としては、本発明の目的を阻害しない限り、特に限定されないが、好適には例えば、周期律表第10族の金属(Ni、Pd、Pt)などが挙げられ、より好適にはPtが挙げられる。また、第1の電極は単層であってもよいし、2以上の層を含んでいてもよい。
The first electrode is not particularly limited as long as it has conductivity and functions as an electrode, and may be a known electrode. Materials constituting the first electrode include, for example, Al, Mo, Co, Zr, Sn, Nb, Fe, Cr, Ta, Ti, Au, Pt, V, Mn, Ni, Cu, Hf, W, Ir , metals such as Zn, In, Pd, Nd or Ag or alloys thereof, conductive metal oxides such as tin oxide, zinc oxide, indium oxide, indium tin oxide (ITO), zinc indium oxide (IZO), polyaniline, Examples include organic conductive compounds such as polythiophene or polypyrrole, or mixtures thereof. In the present invention, the first electrode preferably contains a metal or a conductive metal oxide. Moreover, in the present invention, the first electrode is preferably a Schottky electrode. When the first electrode is a Schottky electrode, it preferably comprises a metal of
第1の電極の厚さは、本発明の目的を阻害しない限り、特に限定されないが、10nm~100μmであるのが好ましく、10nm~10μmであるのがより好ましい。 The thickness of the first electrode is not particularly limited as long as it does not hinder the object of the present invention, but it is preferably 10 nm to 100 μm, more preferably 10 nm to 10 μm.
第1の電極の形成手段は、本発明の目的を阻害しない限り、特に限定されず、公知の手段を用いることができる。第1の電極の形成手段としては、例えば、ミストCVD法、スパッタ法やCVD法(気相成長法)、SPD法(スプレー熱分解堆積法)、蒸着法などが挙げられる。 The means for forming the first electrode is not particularly limited as long as it does not interfere with the object of the present invention, and known means can be used. Examples of means for forming the first electrode include a mist CVD method, a sputtering method, a CVD method (vapor deposition method), an SPD method (spray pyrolysis deposition method), and a vapor deposition method.
前記半導体層上に第1の電極を形成した後、前記半導体層と第1の電極とを樹脂で封止する。より具体的には、前記半導体層上に第1の電極を形成した後、前記半導体層の一部又は全部と第1の電極の一部又は全部とを樹脂で封止する。本発明においては、半導体層の樹脂封止部分が、第1の電極が形成されている側の半導体層表面の一部又は全部であるのが好ましく、第1の電極が形成されている側の半導体層表面の全部であるのがより好ましい。第1の電極の樹脂封止部分は、半導体層が形成されている側の第1の電極表面を含むのが好ましく、半導体層が形成されている側の第1の電極表面とその側面を含むのがより好ましく、第1の電極の全ての露出面であるのが最も好ましい。なお、第1の電極の樹脂封止部分が、第1の電極の全ての露出面である場合には、樹脂封止後、研磨等により、第1の電極の一部又は全部を露出させるのが好ましい。 After forming the first electrode on the semiconductor layer, the semiconductor layer and the first electrode are sealed with a resin. More specifically, after forming the first electrode on the semiconductor layer, part or all of the semiconductor layer and part or all of the first electrode are sealed with resin. In the present invention, the resin-sealed portion of the semiconductor layer is preferably part or all of the surface of the semiconductor layer on the side where the first electrode is formed. More preferably, it is the entire surface of the semiconductor layer. The resin-sealed portion of the first electrode preferably includes the first electrode surface on the side where the semiconductor layer is formed, and includes the first electrode surface on the side where the semiconductor layer is formed and the side surface thereof. is more preferred, and most preferred is all exposed surfaces of the first electrode. In the case where the resin-sealed portion of the first electrode is the entire exposed surface of the first electrode, the first electrode is partially or wholly exposed by polishing or the like after the resin-sealing. is preferred.
前記樹脂は、本発明の目的を阻害しない限り、特に限定されず、半導体装置の封止に使用される公知の樹脂であってよい。本発明においては、前記樹脂が熱硬化性樹脂であるのが好ましい。前記熱硬化性樹脂としては、例えば、エポキシ樹脂、変性エポキシ樹脂、シリコーン樹脂、変性シリコーン樹脂、アクリレート樹脂、ウレタン樹脂等、又はこれらの1種又は2種以上、又はこれらの混合物などが挙げられる。本発明においては、前記熱硬化性樹脂が、エポキシ樹脂又は変性エポキシ樹脂であるのが好ましい。前記変性エポキシ樹脂としては、例えば、例えば、ビスフェノールA型エポキシ樹脂、ビスフェノールF型エポキシ樹脂、ビスフェノールS型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、クレゾールノボラック型エポキシ樹脂、ビスフェノールAノボラック型エポキシ樹脂、ビスフェノールFノボラック型エポキシ樹脂、スチルベン型エポキシ樹脂、トリアジン骨格含有エポキシ樹脂、フルオレン骨格含有エポキシ樹脂、トリフェノールフェノールメタン型エポキシ樹脂、ビフェニル型エポキシ樹脂、キシリレン型エポキシ樹脂、ビフェニルアラルキル型エポキシ樹脂、ナフタレン型エポキシ樹脂、ジシクロペンタジエン型エポキシ樹脂、脂環式エポキシ樹脂、多官能フェノール類及びアントラセン等の多環芳香族類のジグリシジルエーテル化合物およびこれらにリン化合物を導入したリン含有エポキシ樹脂等、又はこれらの1種又は2種以上、又はこれらの混合物などが挙げられる。また、本発明においては、前記樹脂として、上記例示した樹脂以外の樹脂を目的に応じて上記例示した樹脂と一定量併用してもよい。 The resin is not particularly limited as long as it does not interfere with the object of the present invention, and may be a known resin used for encapsulating semiconductor devices. In the present invention, the resin is preferably a thermosetting resin. Examples of the thermosetting resins include epoxy resins, modified epoxy resins, silicone resins, modified silicone resins, acrylate resins, urethane resins, one or more of these, or mixtures thereof. In the present invention, the thermosetting resin is preferably epoxy resin or modified epoxy resin. Examples of the modified epoxy resin include bisphenol A type epoxy resin, bisphenol F type epoxy resin, bisphenol S type epoxy resin, phenol novolac type epoxy resin, cresol novolak type epoxy resin, bisphenol A novolak type epoxy resin, bisphenol F Novolac-type epoxy resin, stilbene-type epoxy resin, triazine skeleton-containing epoxy resin, fluorene skeleton-containing epoxy resin, triphenol phenol-methane-type epoxy resin, biphenyl-type epoxy resin, xylylene-type epoxy resin, biphenylaralkyl-type epoxy resin, naphthalene-type epoxy resin , dicyclopentadiene type epoxy resins, alicyclic epoxy resins, diglycidyl ether compounds of polyfunctional phenols and polycyclic aromatics such as anthracene, and phosphorus-containing epoxy resins obtained by introducing a phosphorus compound into these, or one of these species, two or more species, or a mixture thereof. In addition, in the present invention, as the resin, a certain amount of resin other than the resins exemplified above may be used in combination with the resins exemplified above depending on the purpose.
前記樹脂の厚みは10μm以上であることが好ましく、10μm~3000μmであることがより好ましい。10μm以上であれば封止するのに充分な厚さであり、薄すぎることによる充填性の不良が生じることを抑制できるため好ましい。また、前記樹脂の厚みの上限は、特に限定されず、第1の電極を前記樹脂で埋めた後、硬化させてもよいが、この場合には、通常、硬化後、第1の電極の一部又は全部を研磨等の公知の手段により露出させる。なお、本発明においては、前記樹脂の厚みが3000μm以下であれば、樹脂封止後、研磨等により第1の電極の一部又は全部を露出させることが容易になるため好ましく、1500μm以下がより好ましい。 The thickness of the resin is preferably 10 μm or more, more preferably 10 μm to 3000 μm. If the thickness is 10 μm or more, the thickness is sufficient for sealing, and it is preferable because it is possible to suppress the occurrence of poor filling properties due to excessive thinness. The upper limit of the thickness of the resin is not particularly limited, and the resin may be cured after filling the first electrode with the resin. A part or the whole is exposed by known means such as polishing. In the present invention, if the thickness of the resin is 3000 μm or less, it is preferable because it becomes easy to expose part or all of the first electrode by polishing or the like after sealing with the resin, and the thickness is preferably 1500 μm or less. preferable.
前記樹脂の封止手段は、本発明の目的を阻害しない限り、特に限定されず、公知の封止手段であってよい。前記樹脂の封止手段としては、例えば、含浸(浸漬、塗布、スプレー、樹脂シートの押し付け等)の後、加熱して樹脂を硬化させて封止する手段等が挙げられる。 The resin sealing means is not particularly limited as long as it does not interfere with the object of the present invention, and may be a known sealing means. Examples of the means for sealing the resin include means for sealing by curing the resin by heating after impregnation (immersion, coating, spraying, pressing with a resin sheet, etc.).
また、本発明においては、前記半導体装置として、縦型デバイスを製造する場合には、前記半導体層の一方の面を第1の電極形成部分及び樹脂封止部分とし、他方の面を第2の電極形成部分とするのが好ましい。また、横型デバイスを製造する場合には、前記半導体層の一方の面を第1の電極形成部分、樹脂封止部分、及び第2の電極形成部分とするのが好ましい。一方の面を第1の電極形成部分、樹脂封止部分、及び第2の電極形成部分とするには、例えば、前記半導体層の一方の面のうち、第2の電極形成部分に保護膜を設けたのち、樹脂封止し、ついで、前記保護膜を除去する手段等が挙げられる。 Further, in the present invention, when a vertical device is manufactured as the semiconductor device, one surface of the semiconductor layer is used as the first electrode forming portion and the resin sealing portion, and the other surface is used as the second electrode forming portion. An electrode forming portion is preferable. Further, when manufacturing a horizontal device, one surface of the semiconductor layer is preferably used as a first electrode formation portion, a resin sealing portion, and a second electrode formation portion. In order to make one surface the first electrode formation portion, the resin sealing portion, and the second electrode formation portion, for example, a protective film is formed on the second electrode formation portion of the one surface of the semiconductor layer. After providing, resin sealing is performed, and then the protective film is removed.
(第2電極形成工程)
第2電極形成工程では、前記樹脂封止工程の後、前記半導体層の第1の電極が形成されていない表面の一部又は全部に第2の電極を形成する。
(Second electrode forming step)
In the second electrode forming step, after the resin sealing step, a second electrode is formed on part or all of the surface of the semiconductor layer on which the first electrode is not formed.
第2の電極は、導電性を有しており、電極として機能するものであれば、特に限定されず、公知の電極であってよい。第2の電極を構成する材料としては、例えば、Al、Mo、Co、Zr、Sn、Nb、Fe、Cr、Ta、Ti、Au、Pt、V、Mn、Ni、Cu、Hf、W、Ir、Zn、In、Pd、NdもしくはAg等の金属またはこれらの合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫(ITO)、酸化亜鉛インジウム(IZO)等の金属酸化物導電膜、ポリアニリン、ポリチオフェン又はポリピロ-ルなどの有機導電性化合物、またはこれらの混合物などが挙げられるが、本発明においては、第2の電極が、金属または導電性金属酸化物を含むのが好ましい。また、本発明においては、第2の電極が、オーミック電極であるのが好ましい。第2の電極がオーミック電極である場合には、第2の電極が、周期律表第4族又は第11族の金属を含むのが好ましい。周期律表第4族または第11族の金属は、第1の電極に含まれる金属と同様であってよい。また、第2の電極もさらに他の金属を含んでいてもよい。また、第2の電極は単層であってもよいし、2以上の層を含んでいてもよい。また、第2の電極を構成する金属は、合金であってもよい。
The second electrode is not particularly limited as long as it has conductivity and functions as an electrode, and may be a known electrode. Materials constituting the second electrode include, for example, Al, Mo, Co, Zr, Sn, Nb, Fe, Cr, Ta, Ti, Au, Pt, V, Mn, Ni, Cu, Hf, W, Ir , metals such as Zn, In, Pd, Nd or Ag or alloys thereof, metal oxide conductive films such as tin oxide, zinc oxide, indium oxide, indium tin oxide (ITO), zinc indium oxide (IZO), polyaniline, Examples include organic conductive compounds such as polythiophene or polypyrrole, or mixtures thereof. In the present invention, the second electrode preferably contains a metal or a conductive metal oxide. Moreover, in the present invention, the second electrode is preferably an ohmic electrode. When the second electrode is an ohmic electrode, it preferably contains a metal of
第2の電極の厚さは、本発明の目的を阻害しない限り、特に限定されないが、10nm~100μmであるのが好ましく、10nm~10μmであるのがより好ましい。 The thickness of the second electrode is not particularly limited as long as it does not interfere with the object of the present invention, but it is preferably 10 nm to 100 μm, more preferably 10 nm to 10 μm.
第2の電極の形成手段としては、本発明の目的を阻害しない限り、特に限定されず、公知の手段を用いることができる。第1の電極の形成手段としては、例えば、ミストCVD法、スパッタ法やCVD法(気相成長法)、SPD法(スプレー熱分解堆積法)、蒸着法などが挙げられる。 The means for forming the second electrode is not particularly limited as long as it does not interfere with the object of the present invention, and known means can be used. Examples of means for forming the first electrode include a mist CVD method, a sputtering method, a CVD method (vapor deposition method), an SPD method (spray pyrolysis deposition method), and a vapor deposition method.
本発明においては、基板付きの半導体層上に第1の電極を形成した場合には、そのまま、前記半導体層の、第1の電極が形成されていない表面の一部又は全部に第2の電極を形成してもよいし、前記半導体層を、前記基板から剥離する等の公知の手段を用いた後に、第2の電極を形成してもよい。本発明においては、基板から剥離することが困難な半導体層にも、好適に適用することができ、このような半導体層を用いる場合には、樹脂封止工程後、前記基板を前記半導体層から剥離するのが、簡単且つ容易に、また、前記半導体層と第1の電極との界面に悪影響を与えることなく、前記基板を前記半導体層から剥離することができるので、好ましい。 In the present invention, when the first electrode is formed on the semiconductor layer with the substrate, the second electrode is directly formed on part or all of the surface of the semiconductor layer on which the first electrode is not formed. may be formed, or the second electrode may be formed after using known means such as peeling the semiconductor layer from the substrate. The present invention can also be suitably applied to a semiconductor layer that is difficult to peel off from a substrate. Separation is preferable because the substrate can be separated from the semiconductor layer simply and easily without adversely affecting the interface between the semiconductor layer and the first electrode.
第2の電極の形成部分は、前記半導体層の表面のうち、第1の電極が形成されていない表面の一部又は全部であればそれでよい。本発明においては、第2の電極を、前記半導体層の、第1の電極と反対側の表面の一部又は全部に形成し、前記半導体装置として縦型の素子(縦型デバイス)を製造するのが、より信頼性に優れた半導体装置を得ることができるため、好ましく、前記半導体層が、ワイドバンドギャップ半導体を含むのが、パワーデバイスとしての特性がより優れたものとなるので、より好ましい。 The part where the second electrode is formed may be part or all of the surface of the semiconductor layer on which the first electrode is not formed. In the present invention, a second electrode is formed on part or all of the surface of the semiconductor layer opposite to the first electrode, and a vertical element (vertical device) is manufactured as the semiconductor device. is preferable because a semiconductor device with more excellent reliability can be obtained, and it is more preferable that the semiconductor layer contains a wide bandgap semiconductor because the characteristics as a power device are more excellent. .
また、前記半導体装置は、実装済みの半導体装置であってもよい。実装済みの半導体装置は、第1電極形成工程後に、前記半導体層と第1の電極とを第1の樹脂で封止し、ついで、第2電極形成工程後を行った後、第2の樹脂を用いて第1の樹脂と第2の電極とを封止することにより得られる。ここで、第1の樹脂及び第2の樹脂は、熱硬化性樹脂であるのが好ましく、前記熱硬化性樹脂は、上記熱硬化性樹脂として例示した熱硬化性樹脂と同様であってよい。なお、封止方法は、上記樹脂の封止方法として例示した封止方法と同様であってよい。 Further, the semiconductor device may be a mounted semiconductor device. In the mounted semiconductor device, after the first electrode forming step, the semiconductor layer and the first electrode are sealed with a first resin. is obtained by sealing the first resin and the second electrode. Here, the first resin and the second resin are preferably thermosetting resins, and the thermosetting resins may be the same as the thermosetting resins exemplified above as the thermosetting resins. The sealing method may be the same as the sealing method exemplified as the resin sealing method.
本発明の製造方法によれば、電気特性が良好であり、信頼性に優れた半導体装置を工業的有利に製造することができる。また、本発明の製造方法によって得られた半導体装置は、様々な用途に有用であり、とりわけ、パワーデバイスに有用である。半導体装置は、電極が半導体層の片面側に形成された横型の素子(横型デバイス)と、半導体層の表裏両面側にそれぞれ電極を有する縦型の素子(縦型デバイス)に分類することができ、本発明においては、前記半導体装置を横型デバイスにも縦型デバイスにも好適に用いることができるが、中でも、縦型デバイスに用いることが好ましい。前記半導体装置としては、例えば、ショットキーバリアダイオード(SBD)、金属半導体電界効果トランジスタ(MESFET)、高電子移動度トランジスタ(HEMT)、金属酸化膜半導体電界効果トランジスタ(MOSFET)、静電誘導トランジスタ(SIT)、接合電界効果トランジスタ(JFET)、絶縁ゲート型バイポーラトランジスタ(IGBT)または発光ダイオード、これらが搭載されたモジュール、またはこれらを備えた電子機器もしくはその部品などが挙げられる。本発明においては、前記半導体装置が、SBD、MOSFET、SIT、JFETまたはIGBT、これらが搭載されたモジュール、またはこれらを備えた電子機器もしくはその部品であるのが好ましく、SBD、MOSFETまたはSIT、これらが搭載されたモジュール、またはこれらを備えた電子機器もしくはその部品であるのがより好ましく、SBD、SBDが搭載されたモジュール、またはSBDを備えた電子機器もしくはその部品であるのが最も好ましい。 INDUSTRIAL APPLICABILITY According to the manufacturing method of the present invention, it is possible to industrially manufacture a semiconductor device having good electrical characteristics and excellent reliability. Moreover, the semiconductor device obtained by the manufacturing method of the present invention is useful for various purposes, especially for power devices. Semiconductor devices can be classified into horizontal devices in which electrodes are formed on one side of a semiconductor layer (horizontal devices) and vertical devices in which electrodes are formed on both front and back sides of a semiconductor layer (vertical devices). In the present invention, the semiconductor device can be suitably used as both a horizontal device and a vertical device, and among others, it is preferably used as a vertical device. Examples of the semiconductor device include Schottky barrier diodes (SBD), metal semiconductor field effect transistors (MESFET), high electron mobility transistors (HEMT), metal oxide semiconductor field effect transistors (MOSFET), static induction transistors ( SIT), junction field effect transistor (JFET), insulated gate bipolar transistor (IGBT) or light emitting diode, a module equipped with these, or an electronic device equipped with these or its parts. In the present invention, the semiconductor device is preferably an SBD, MOSFET, SIT, JFET or IGBT, a module in which these are mounted, or an electronic device or a component thereof provided with these, and the SBD, MOSFET or SIT, these is more preferably a module mounted with or an electronic device or a component thereof equipped with these, and most preferably an SBD, a module mounted with an SBD, or an electronic device or a component thereof equipped with an SBD.
(SBD)
図3は、本発明に係るショットキーバリアダイオード(SBD)の好適な一例を示している。図3のSBDは、n-型半導体層101a、n+型半導体層101b、ショットキー電極105aおよびオーミック電極105bを備えている。
ショットキー電極およびオーミック電極の形成は、例えば、真空蒸着法またはスパッタリング法などの公知の手段により行うことができる。より具体的に例えば、ショットキー電極を形成する場合、第1の電極を積層させ、第1の電極に対して、フォトリソグラフィの手法を利用したパターニングを施すことにより行うことができる。
本発明においては、ショットキー電極105aとして第1の電極を用い、オーミック電極105bとして、第2の電極を用いるのが好ましい。
(SBD)
FIG. 3 shows a preferred example of a Schottky barrier diode (SBD) according to the invention. The SBD of FIG. 3 includes an n−
Schottky electrodes and ohmic electrodes can be formed by known means such as vacuum deposition or sputtering. More specifically, for example, when forming a Schottky electrode, the first electrode is laminated, and the first electrode is patterned using a photolithography technique.
In the present invention, it is preferable to use the first electrode as the
図3のSBDに逆バイアスが印加された場合には、空乏層(図示せず)がn型半導体層101aの中に広がるため、高耐圧のSBDとなる。また、順バイアスが印加された場合には、オーミック電極105bからショットキー電極105aへ電子が流れる。このようにして前記積層構造体を用いたSBDは、高耐圧・大電流用に優れており、ショットキー特性も良好で、スイッチング速度も速く、耐圧性・信頼性にも優れている。
When a reverse bias is applied to the SBD of FIG. 3, a depletion layer (not shown) spreads in the n-
図4は、本発明に係るショットキーバリアダイオード(SBD)の好適な他の一例を示している。図4のSBDは、図3のSBDの構成に加え、さらに絶縁体層104を備えている。より具体的には、n-型半導体層101a、n+型半導体層101b、ショットキー電極105a、オーミック電極105bおよび絶縁体層104を備えている。
FIG. 4 shows another preferred example of a Schottky barrier diode (SBD) according to the present invention. The SBD of FIG. 4 further includes an
絶縁体層104の材料としては、例えば、GaO、AlGaO、InAlGaO、AlInZnGaO4、AlN、Hf2O3、SiN、SiON、Al2O3、MgO、GdO、SiO2またはSi3N4などが挙げられるが、本発明においては、コランダム構造を有するものであるのが好ましい。コランダム構造を有する絶縁体を絶縁体層に用いることで、界面における半導体特性の機能を良好に発現させることができる。絶縁体層104は、n-型半導体層101とショットキー電極105aとの間に設けられている。絶縁体層の形成は、例えば、スパッタリング法、真空蒸着法またはCVD法などの公知の手段により行うことができる。
その他の構成等については、上記図3のSBDの場合と同様である。
図4のSBDは、図3のSBDに比べ、さらに絶縁特性に優れており、より高い電流制御性を有する。
Examples of the material of the
Other configurations are the same as those of the SBD shown in FIG.
The SBD of FIG. 4 has even better insulation characteristics and higher current controllability than the SBD of FIG.
本発明においては、上記SBDに、さらに、樹脂封止を行い、実装させるのも好ましく、このような実装済みのSBDも本発明の半導体装置に含まれる。実装手段は、特に限定されず、公知の実装手段であってよい。なお、樹脂封止に用いられる樹脂としては、前記樹脂封止工程において用いられる、前記樹脂として例示した樹脂と同じ樹脂などが挙げられる。 In the present invention, it is preferable that the SBD is further subjected to resin sealing and mounted, and such a mounted SBD is also included in the semiconductor device of the present invention. The mounting means is not particularly limited, and may be a known mounting means. As the resin used for resin sealing, the same resin as the resin used in the resin sealing step and exemplified above can be used.
本発明の製造方法によって得られた半導体装置は、例えば電源装置を用いたシステム等に用いられる。前記電源装置は、公知の手段を用いて、前記半導体装置を配線パターン等に接続するなどして作製することができる。図5に電源システムの例を示す。図5は、複数の前記電源装置と制御回路を用いて電源システムを構成している。前記電源システムは、図6に示すように、電子回路と組み合わせてシステム装置に用いることができる。なお、電源装置の電源回路図の一例を図7に示す。図7は、パワー回路と制御回路からなる電源装置の電源回路を示しており、インバータ(MOSFETA~Dで構成)によりDC電圧を高周波でスイッチングしACへ変換後、トランスで絶縁及び変圧を実施し、整流MOSFET(A~B’)で整流後、DCL(平滑用コイルL1,L2)とコンデンサにて平滑し、直流電圧を出力する。この時に電圧比較器で出力電圧を基準電圧と比較し、所望の出力電圧となるようPWM制御回路でインバータ及び整流MOSFETを制御する。 A semiconductor device obtained by the manufacturing method of the present invention is used, for example, in a system using a power supply device. The power supply device can be manufactured by connecting the semiconductor device to a wiring pattern or the like using known means. FIG. 5 shows an example of a power supply system. FIG. 5 shows a power supply system using a plurality of power supply units and control circuits. The power supply system can be used in a system unit in combination with an electronic circuit, as shown in FIG. An example of a power supply circuit diagram of the power supply is shown in FIG. FIG. 7 shows a power supply circuit of a power supply device consisting of a power circuit and a control circuit. DC voltage is switched at a high frequency by an inverter (configured with MOSFETs A to D), converted to AC, and then insulated and transformed by a transformer. , rectification by rectification MOSFETs (A to B'), smoothing by DCL (smoothing coils L1, L2) and capacitors, and output of DC voltage. At this time, the voltage comparator compares the output voltage with the reference voltage, and the PWM control circuit controls the inverter and the rectifying MOSFET so as to obtain a desired output voltage.
以下、本発明の実施例を説明するが、本発明はこれらに限定されるものではない。 EXAMPLES Examples of the present invention will be described below, but the present invention is not limited to these.
(実施例1)
1.n+型半導体層の形成
1-1.成膜装置
図1を用いて、本実施例で用いたミストCVD装置1を説明する。ミストCVD装置1は、キャリアガスを供給するキャリアガス源2aと、キャリアガス源2aから送り出されるキャリアガスの流量を調節するための流量調節弁3aと、キャリアガス(希釈)を供給するキャリアガス(希釈)源2bと、キャリアガス(希釈)源2bから送り出されるキャリアガス(希釈)の流量を調節するための流量調節弁3bと、原料溶液4aが収容されるミスト発生源4と、水5aが入れられる容器5と、容器5の底面に取り付けられた超音波振動子6と、成膜室7と、ミスト発生源4から成膜室7までをつなぐ供給管9と、成膜室7内に設置されたホットプレート8と、熱反応後のミスト、液滴および排気ガスを排出する排気口11とを備えている。なお、ホットプレート8上には、基板10が設置されている。
(Example 1)
1. Formation of n+ type semiconductor layer 1-1. Film Forming Apparatus A
1-2.原料溶液の作製
0.1M臭化ガリウム水溶液に臭化スズを混合し、ガリウムに対するスズの原子比が1:0.08となるように水溶液を調整し、この際、臭化重水素酸を体積比で10%を含有させ、これを原料溶液とした。
1-2. Preparation of raw material solution Tin bromide was mixed with a 0.1 M gallium bromide aqueous solution to adjust the aqueous solution so that the atomic ratio of tin to gallium was 1:0.08. 10% of the ratio was contained and this was made into the raw material solution.
1-3.成膜準備
上記1-2.で得られた原料溶液4aをミスト発生源4内に収容した。次に、基板10として、サファイア基板をホットプレート8上に設置し、ホットプレート8を作動させて成膜室7内の温度を450℃にまで昇温させた。次に、流量調節弁3a、3bを開いて、キャリアガス源であるキャリアガス供給手段2a、2bからキャリアガスを成膜室7内に供給し、成膜室7の雰囲気をキャリアガスで十分に置換した後、キャリアガスの流量を2.0L/分に、キャリアガス(希釈)の流量を0.5L/分にそれぞれ調節した。なお、キャリアガスとして窒素を用いた。
1-3. Film formation preparation 1-2 above. The
1-4.結晶性酸化物半導体膜の形成
次に、超音波振動子6を2.4MHzで振動させ、その振動を、水5aを通じて原料溶液4aに伝播させることによって、原料溶液4aを霧化させてミスト4bを生成させた。このミスト4bが、キャリアガスによって、供給管9内を通って、成膜室7内に導入され、大気圧下、450℃にて、成膜室7内でミストが熱反応して、基板10上に膜が形成された。なお、膜厚は9.0μmであり、成膜時間は270分間であった。
1-4. Formation of Crystalline Oxide Semiconductor Film Next, the
1-5.評価
XRD回折装置を用いて、上記1-4.にて得られた膜の相の同定を行ったところ、得られた膜はα-Ga203であった。
1-5. Evaluation Using an XRD diffractometer, the above 1-4. When the phase of the obtained film was identified, the obtained film was α-Ga 2 O 3 .
2.n-型半導体層の形成
2-1.成膜装置
図2を用いて、実施例で用いたミストCVD装置19を説明する。ミストCVD装置19は、基板20を載置するサセプタ21と、キャリアガスを供給するキャリアガス供給手段22aと、キャリアガス供給手段22aから送り出されるキャリアガスの流量を調節するための流量調節弁23aと、キャリアガス(希釈)を供給するキャリアガス(希釈)供給手段22bと、キャリアガス(希釈)供給手段22bから送り出されるキャリアガスの流量を調節するための流量調節弁23bと、原料溶液24aが収容されるミスト発生源24と、水25aが入れられる容器25と、容器25の底面に取り付けられた超音波振動子26と、内径40mmの石英管からなる供給管27と、供給管27の周辺部に設置されたヒーター28とを備えている。サセプタ21は、石英からなり、基板20を載置する面が水平面から傾斜している。成膜室となる供給管27とサセプタ21をどちらも石英で作製することにより、基板20上に形成される膜内に装置由来の不純物が混入することを抑制している。
2. Formation of n-type semiconductor layer 2-1. Film Forming Apparatus The
2-2.原料溶液の作製
0.1M臭化ガリウム水溶液に臭化重水素酸を体積比で10%を含有させ、これを原料溶液とした。
2-2. Preparation of Raw Material Solution A 0.1 M gallium bromide aqueous solution was made to contain 10% by volume of deuterium bromide, and this was used as a raw material solution.
2-3.成膜準備
上記2-2.で得られた原料溶液24aをミスト発生源24内に収容した。次に、基板20として、サファイア基板から剥離したn+型半導体膜をサセプタ21上に設置し、ヒーター28を作動させて成膜室27内の温度を460℃にまで昇温させた。次に、流量調節弁23a、23bを開いて、キャリアガス源であるキャリアガス供給手段22a、22bからキャリアガスを成膜室27内に供給し、成膜室27の雰囲気をキャリアガスで十分に置換した後、キャリアガスの流量を1.0L/分に、キャリアガス(希釈)の流量を0.5L/分にそれぞれ調節した。なお、キャリアガスとして酸素を用いた。
2-3. Film formation preparation 2-2 above. The
2-4.半導体膜形成
次に、超音波振動子26を2.4MHzで振動させ、その振動を、水25aを通じて原料溶液24aに伝播させることによって、原料溶液24aを 霧化させてミストを生成した。このミストが、キャリアガスによって成膜室27内に導入され、大気圧下、460℃にて、成膜室27内でミストが反応して、基板20上に半導体膜が形成された。なお、膜厚は1.0μmであり、成膜時間は40分間であった。
2-4. Semiconductor Film Formation Next, the
2-5.評価
XRD回折装置を用いて、上記2-4.にて得られた膜の相の同定を行ったところ、得られた膜はα-Ga203であった。
2-5. Evaluation Using an XRD diffractometer, the above 2-4. When the phase of the obtained film was identified, the obtained film was α-Ga 2 O 3 .
3.第1の電極(ショットキー電極)の形成
n-型半導体層上に、ショットキー電極として、Cr層およびAl層をそれぞれ電子ビーム蒸着にて積層した。なお、Cr層の厚さは50nmであり、Al層の厚さは5000nmであった。
3. Formation of First Electrode (Schottky Electrode) As a Schottky electrode, a Cr layer and an Al layer were deposited on the n-type semiconductor layer by electron beam deposition. The thickness of the Cr layer was 50 nm, and the thickness of the Al layer was 5000 nm.
4.樹脂封止
エポキシ樹脂(京セラ社製)を用いて、n+型半導体層、n-型半導体層、及び第1の電極の封止を行った。樹脂の含浸は、エポキシ樹脂シートをn+型半導体層、n-型半導体層、及び第1の電極に、加熱しながら押し当てることにより行い、樹脂の硬化は、加圧(約0.5トン)下、150℃の温度で140分間、180℃の温度で150分間加熱することにより行った。
4. Resin Encapsulation An epoxy resin (manufactured by Kyocera Corporation) was used to seal the n+ type semiconductor layer, the n− type semiconductor layer, and the first electrode. The resin impregnation is performed by pressing an epoxy resin sheet against the n + type semiconductor layer, the n − type semiconductor layer, and the first electrode while heating, and the resin is cured by applying pressure (about 0.5 tons). It was carried out by heating at a temperature of 150° C. for 140 minutes and at a temperature of 180° C. for 150 minutes.
5.第2の電極(オーミック電極)の形成
サファイア基板を研磨して除去した後、n+型半導体層上に、オーミック電極として、Ti層およびAu層をそれぞれ電子ビーム蒸着にて積層した。なお、Ti層の厚さは70nmであり、Au層の厚さは30nmであった。
5. Formation of Second Electrode (Ohmic Electrode) After removing the sapphire substrate by polishing, a Ti layer and an Au layer were laminated as ohmic electrodes on the n + -type semiconductor layer by electron beam deposition. The thickness of the Ti layer was 70 nm, and the thickness of the Au layer was 30 nm.
6.IV測定
樹脂で埋もれた第1電極を、研磨して露出させた後、得られた半導体装置につき、IV測定を実施したところ、電気特性及びショットキー特性が良好であった。
6. IV Measurement After exposing the first electrode buried in the resin by polishing, the obtained semiconductor device was subjected to IV measurement.
(比較例1)
n+型半導体層とn-型半導体層の形成の順番を逆にしたこと、第1の電極(ショットキー電極)と第2の電極(オーミック電極)の形成の順番を逆にしたこと、及び樹脂封止を行わなかったこと以外は、実施例1と同様にして、半導体装置を作製した。しかしながら、サファイア基板の剥離時に、第2の電極(オーミック電極)とn+型半導体層との界面に剥離が生じ、I-V測定を行うことができなかった。
(Comparative example 1)
Reversing the order of forming the n+ type semiconductor layer and the n− type semiconductor layer, reversing the order of forming the first electrode (Schottky electrode) and the second electrode (ohmic electrode), and resin A semiconductor device was fabricated in the same manner as in Example 1, except that sealing was not performed. However, when the sapphire substrate was peeled off, peeling occurred at the interface between the second electrode (ohmic electrode) and the n + -type semiconductor layer, making IV measurement impossible.
(実施例2~5)
表1に示す厚さのエポキシ樹脂シートを用いたこと以外は、実施例1と同様にして、半導体装置を得た。得られた半導体装置につき、ボイド、突起埋め込み性、反り、硬化時割れ、後工程での割れ、平坦性、加工性、再現性(同一条件で半導体装置を作製して評価)の有無を評価した。評価結果を表1に示す。なお、表1において、問題の無いものを「○」で示し、一部問題があるものを「△」で示し、全体にわたり問題があるものを「×」で示した。また、問題のないもののうち、優れた性質を示すものについては「◎」で示し、より優れ、非常に良好なものであると認められる場合には「◎◎」で示した。
(Examples 2-5)
A semiconductor device was obtained in the same manner as in Example 1, except that an epoxy resin sheet having a thickness shown in Table 1 was used. The resulting semiconductor device was evaluated for voids, protrusion embedding properties, warpage, cracking during curing, cracking in post-processes, flatness, workability, and reproducibility (evaluated by fabricating a semiconductor device under the same conditions). . Table 1 shows the evaluation results. In Table 1, "○" indicates no problem, "Δ" indicates a partial problem, and "x" indicates an overall problem. In addition, among those with no problem, those exhibiting excellent properties are indicated by ".circleincircle.."
本発明の半導体装置の製造方法は、工業的有利に、電気特性が良好であり、信頼性に優れた半導体装置を製造することができるため、電子部品・電気機器部品、光学・電子写真関連装置、工業部材などあらゆる分野に用いることができる。 The method of manufacturing a semiconductor device according to the present invention is industrially advantageous and can manufacture a semiconductor device having good electrical characteristics and excellent reliability. , industrial materials, etc.
1 ミストCVD装置
2a キャリアガス源
2b キャリアガス(希釈)源
3a 流量調節弁
3b 流量調節弁
4 ミスト発生源
4a 原料溶液
4b ミスト
5 容器
5a 水
6 超音波振動子
7 成膜室
8 ホットプレート
9 供給管
10 基板
11 排気口
19 ミストCVD装置
20 基板
21 サセプタ
22a キャリアガス供給手段
22b キャリアガス(希釈)供給手段
23a 流量調節弁
23b 流量調節弁
24 ミスト発生源
24a 原料溶液
25 容器
25a 水
26 超音波振動子
27 供給管
28 ヒーター
29 排気口
101a n-型半導体層
101b n+型半導体層
104 絶縁体層
105a ショットキー電極
105b オーミック電極
1
2b Carrier gas (dilution)
Claims (8)
前記基板は、サファイア基板であり、
前記半導体層は、コランダム構造を有し、少なくともガリウムを含有する酸化物半導体を含むことを特徴とする、半導体装置の製造方法。 At least a first electrode forming step of forming a first electrode on a semiconductor layer formed on a substrate, and a second electrode formed on part or all of the surface of the semiconductor layer where the first electrode is not formed forming a second electrode forming step, wherein after the first electrode forming step, the semiconductor layer and the first electrode are sealed with a resin, and then the substrate is formed with the semiconductor removing from the layer, then performing a second electrode forming step;
The substrate is a sapphire substrate,
A method of manufacturing a semiconductor device , wherein the semiconductor layer has a corundum structure and contains an oxide semiconductor containing at least gallium .
A semiconductor system comprising a semiconductor device, wherein said semiconductor device is the semiconductor device according to claim 7 .
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Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publication Number | Publication Date |
---|---|
JP2018049893A JP2018049893A (en) | 2018-03-29 |
JP7165312B2 true JP7165312B2 (en) | 2022-11-04 |
Family
ID=61767797
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016183549A Active JP7165312B2 (en) | 2016-09-20 | 2016-09-20 | Semiconductor device manufacturing method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP7165312B2 (en) |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003037286A (en) | 2001-05-18 | 2003-02-07 | Matsushita Electric Ind Co Ltd | Method of manufacturing semiconductor device |
JP2007242797A (en) | 2006-03-07 | 2007-09-20 | Sumitomo Electric Ind Ltd | Semiconductor device and its manufacturing method |
JP2008135611A (en) | 2006-11-29 | 2008-06-12 | Denso Corp | Semiconductor-device manufacturing method |
JP2009212438A (en) | 2008-03-06 | 2009-09-17 | Fuji Electric Device Technology Co Ltd | Semiconductor device, and method of manufacturing the same |
JP2010123731A (en) | 2008-11-19 | 2010-06-03 | Toshiba Corp | Manufacturing method of semiconductor device |
JP2016081946A (en) | 2014-10-09 | 2016-05-16 | 株式会社Flosfia | Semiconductor structure and semiconductor device |
-
2016
- 2016-09-20 JP JP2016183549A patent/JP7165312B2/en active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003037286A (en) | 2001-05-18 | 2003-02-07 | Matsushita Electric Ind Co Ltd | Method of manufacturing semiconductor device |
JP2007242797A (en) | 2006-03-07 | 2007-09-20 | Sumitomo Electric Ind Ltd | Semiconductor device and its manufacturing method |
JP2008135611A (en) | 2006-11-29 | 2008-06-12 | Denso Corp | Semiconductor-device manufacturing method |
JP2009212438A (en) | 2008-03-06 | 2009-09-17 | Fuji Electric Device Technology Co Ltd | Semiconductor device, and method of manufacturing the same |
JP2010123731A (en) | 2008-11-19 | 2010-06-03 | Toshiba Corp | Manufacturing method of semiconductor device |
JP2016081946A (en) | 2014-10-09 | 2016-05-16 | 株式会社Flosfia | Semiconductor structure and semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
JP2018049893A (en) | 2018-03-29 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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|
C60 | Trial request (containing other claim documents, opposition documents) |
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A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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C21 | Notice of transfer of a case for reconsideration by examiners before appeal proceedings |
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