JP7141917B2 - Power controller and LLC resonant converter - Google Patents

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Description

本発明は、ＬＬＣ共振コンバータ用の電源制御装置に関する。 The present invention relates to power supply controllers for LLC resonant converters.

従来、ＤＣ／ＤＣコンバータの一種として、ＬＬＣ共振型のＤＣ／ＤＣコンバータ（以下、ＬＬＣ共振コンバータ）が存在する。ＬＬＣ共振コンバータは絶縁型のスイッチング電源回路であり、従来のＬＬＣ共振コンバータでは、二次側の出力電圧に応じてスイッチング周波数を変化させる帰還動作を行っていた。 Conventionally, as one type of DC/DC converter, there is an LLC resonance type DC/DC converter (hereinafter referred to as LLC resonance converter). The LLC resonant converter is an isolated switching power supply circuit, and the conventional LLC resonant converter performs a feedback operation to change the switching frequency according to the output voltage on the secondary side.

また、特許文献１には、次のような従来のＬＬＣ共振コンバータも開示されている。特許文献１のＬＬＣ共振コンバータでは、二次側の出力電圧に応じて電圧ＶＣＯＭＰを生成し、基準電圧ＶＣＭに対して、ＶＴＨＨ＝ＶＣＭ＋ＶＣＯＭＰ、ＶＴＨＬ＝ＶＣＭ－ＶＣＯＭＰとして、閾値ＶＴＨＨ，ＶＴＨＬを生成する。そして、トランスの１次巻線と共振コンデンサとの接続ノードに発生する電圧Ｖ４１をコンデンサＣ４１，Ｃ４２によって分圧することで電圧ＶＣＲを生成する。電圧ＶＣＲと閾値ＶＴＨＬ，ＶＴＨＨをコンパレータ２３２，２３４によって比較することで、スイッチング素子Ｑ１１，Ｑ１２のオフタイミングを決定する。 Patent document 1 also discloses a conventional LLC resonant converter as follows. In the LLC resonant converter of Patent Document 1, the voltage VCOMP is generated according to the output voltage on the secondary side, and the threshold values VTHH and VTHL are generated with respect to the reference voltage VCM as VTHH=VCM+VCOMP and VTHL=VCM−VCOMP. A voltage VCR is generated by dividing the voltage V41 generated at the connection node between the primary winding of the transformer and the resonant capacitor by the capacitors C41 and C42. By comparing voltage VCR and threshold values VTHL and VTHH by comparators 232 and 234, off timings of switching elements Q11 and Q12 are determined.

米国特許出願公開第２０１８／００４８２３６号明細書U.S. Patent Application Publication No. 2018/0048236

しかしながら、上記いずれの制御方式の従来のＬＬＣ共振コンバータでも、負荷応答性、および位相補償設計の容易性は十分であるとは言えなかった。 However, it cannot be said that the load response and the ease of phase compensation design are sufficient in conventional LLC resonant converters using any of the control methods described above.

そこで、本発明は、ＬＬＣ共振コンバータの負荷応答性、および位相補償設計の容易性を向上させることが可能となる電源制御装置を提供することを目的とする。 SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide a power supply control device capable of improving the load responsiveness of an LLC resonant converter and the easiness of phase compensation design.

上記目的を達成するために本発明の一態様は、
入力電圧が一端に印加される第１スイッチング素子と、
前記第１スイッチング素子の他端に一端が接続される第２スイッチング素子と、
前記第１スイッチング素子と前記第２スイッチング素子とが接続される第１接続ノードと、前記第２スイッチング素子の他端との間に直列に接続される１次巻線および共振コンデンサと、
を有するＬＬＣ共振コンバータを駆動制御する電源制御装置であり、
前記ＬＬＣ共振コンバータの出力電圧を帰還した帰還電圧に基づいて上側オフ閾値および下側オフ閾値を生成するオフ閾値生成回路と、
前記上側オフ閾値および前記下側オフ閾値のそれぞれに共振電流検出信号を合算する帰還電流合算回路と、
前記帰還電流合算回路による合算後の上側オフ閾値と共振電圧検出信号とを比較して前記第１スイッチング素子をオフするための上側オフ信号を出力する上側コンパレータと、
前記帰還電流合算回路による合算後の下側オフ閾値と共振電圧検出信号とを比較して前記第２スイッチング素子をオフするための下側オフ信号を出力する下側コンパレータと、
を有する電源制御装置としている（第１の構成）。 In order to achieve the above object, one aspect of the present invention is
a first switching element to one end of which an input voltage is applied;
a second switching element having one end connected to the other end of the first switching element;
a primary winding and a resonant capacitor connected in series between a first connection node where the first switching element and the second switching element are connected, and the other end of the second switching element;
A power supply control device that drives and controls an LLC resonance converter having
an off-threshold generation circuit that generates an upper off-threshold and a lower off-threshold based on a feedback voltage obtained by feeding back the output voltage of the LLC resonant converter;
a feedback current summing circuit for summing a resonance current detection signal to each of the upper off-threshold and the lower off-threshold;
an upper comparator that compares the upper off threshold after summation by the feedback current summing circuit with the resonance voltage detection signal and outputs an upper off signal for turning off the first switching element;
a lower comparator that compares the lower off threshold after summing by the feedback current summing circuit with the resonance voltage detection signal and outputs a lower off signal for turning off the second switching element;
(first configuration).

また、上記第１の構成において、前記オフ閾値生成回路は、
第１抵抗と、
第２抵抗と、
前記第１抵抗の一端と前記第２抵抗の一端とが接続される第２接続ノードに第１所定電圧を印加する第１電圧印加部と、
前記帰還電圧に基づき、前記第１抵抗の他端に流す第１出力電流および前記第２抵抗の他端に流す第２出力電流を生成する出力電流生成回路と、
を有し、
前記帰還電流合算回路は、前記共振電流検出信号に基づき、前記第１抵抗の他端からシンク電流を吸い込むとともに、前記第２抵抗の他端へソース電流を吐き出すこととしてもよい（第２の構成）。 Further, in the above first configuration, the off-threshold generation circuit includes:
a first resistor;
a second resistor;
a first voltage application unit that applies a first predetermined voltage to a second connection node to which one end of the first resistor and one end of the second resistor are connected;
an output current generating circuit for generating a first output current flowing through the other end of the first resistor and a second output current flowing through the other end of the second resistor based on the feedback voltage;
has
The feedback current summing circuit may draw a sink current from the other end of the first resistor and discharge a source current to the other end of the second resistor based on the resonance current detection signal (second configuration ).

また、上記第２の構成において、前記帰還電流合算回路は、
前記第１スイッチング素子のオンへの切替えの際に前記共振電流検出信号をホールドする第１サンプルホールド部と、
前記第１サンプルホールド部の出力と前記共振電流検出信号との差分に応じた前記シンク電流を出力する第１トランスコンダクタンスアンプと、
前記第２スイッチング素子のオンへの切替えの際に前記共振電流検出信号をホールドする第２サンプルホールド部と、
前記第２サンプルホールド部の出力と前記共振電流検出信号との差分に応じた前記ソース電流を出力する第２トランスコンダクタンスアンプと、
を有することとしてもよい（第３の構成）。 Further, in the above second configuration, the feedback current summing circuit
a first sample and hold unit that holds the resonance current detection signal when the first switching element is switched on;
a first transconductance amplifier that outputs the sink current according to the difference between the output of the first sample-and-hold unit and the resonance current detection signal;
a second sample and hold unit that holds the resonance current detection signal when the second switching element is switched on;
a second transconductance amplifier that outputs the source current according to the difference between the output of the second sample-and-hold unit and the resonance current detection signal;
(third configuration).

また、上記第３の構成において、前記帰還電流合算回路は、前記共振電流検出信号をレベルシフトし、レベルシフト後の前記共振電流検出信号を前記第１サンプルホールド部、前記第１トランスコンダクタンスアンプ、前記第２サンプルホールド部、および、前記第２トランスコンダクタンスアンプへ出力する第１レベルシフト回路を有することとしてもよい（第４の構成）。 In the third configuration, the feedback current summing circuit level-shifts the resonance current detection signal, and transfers the level-shifted resonance current detection signal to the first sample-and-hold section, the first transconductance amplifier, A first level shift circuit that outputs to the second sample-and-hold section and the second transconductance amplifier may be provided (fourth configuration).

また、上記第４の構成において、前記第１レベルシフト回路の入力端に入力端が接続されるピーク検出部と、
前記第１レベルシフト回路の入力端に入力端が接続される平均検出部と、
前記ピーク検出部の出力と前記平均検出部の出力とが入力されるＯＲ回路と、
前記ＯＲ回路の出力に応じて前記第１スイッチング素子および前記第２スイッチング素子をオフとしてスイッチングを停止させる第１制御部と、
をさらに有することとしてもよい（第５の構成）。 Further, in the fourth configuration, a peak detection section having an input end connected to an input end of the first level shift circuit;
an average detector whose input terminal is connected to the input terminal of the first level shift circuit;
an OR circuit to which the output of the peak detection unit and the output of the average detection unit are input;
a first control unit that turns off the first switching element and the second switching element according to the output of the OR circuit to stop switching;
(fifth configuration).

また、上記第３から第５のいずれかの構成において、前記第１サンプルホールド部、前記第１トランスコンダクタンスアンプ、前記第２サンプルホールド部、および、前記第２トランスコンダクタンスアンプのそれぞれの入力端に一方の入力端が接続され、他方の入力端に第１基準電圧が入力されるコンパレータと、
前記コンパレータの出力に応じて前記第１スイッチング素子および前記第２スイッチング素子のオンへの切替えを禁止する第２制御部と、
をさらに有することとしてもよい（第６の構成）。 In any one of the third to fifth configurations, each of the input terminals of the first sample-and-hold section, the first transconductance amplifier, the second sample-and-hold section, and the second transconductance amplifier has a a comparator to which one input terminal is connected and to which the first reference voltage is input to the other input terminal;
a second control unit that prohibits switching to ON of the first switching element and the second switching element according to the output of the comparator;
(sixth configuration).

また、上記第２から第６のいずれかの構成において、前記出力電流生成回路は、
第１トランジスタと、
前記第１トランジスタの一端に接続される第３抵抗と、
前記帰還電圧と、前記第１トランジスタと前記第３抵抗とが接続される第３接続ノードの電圧とが入力されて前記第１トランジスタを駆動する第１エラーアンプと、
前記第１トランジスタに流れる電流を入力として前記第１出力電流を生成する上側カレントミラーと、
前記上側カレントミラーの出力電流を入力として前記第２出力電流を生成する下側カレントミラーと、
を有することとしてもよい（第７の構成）。 In any one of the second to sixth configurations, the output current generation circuit may
a first transistor;
a third resistor connected to one end of the first transistor;
a first error amplifier that receives the feedback voltage and the voltage of a third connection node where the first transistor and the third resistor are connected to drive the first transistor;
an upper current mirror that receives the current flowing through the first transistor and generates the first output current;
a lower current mirror that receives the output current of the upper current mirror and generates the second output current;
(seventh configuration).

また、上記第２から第７のいずれかの構成において、前記第１電圧印加部は、第２基準電圧を入力されるボルテージフォロアであることとしてもよい（第８の構成）。 In any one of the second to seventh configurations, the first voltage application section may be a voltage follower to which a second reference voltage is input (eighth configuration).

また、上記第２から第８のいずれかの構成において、前記共振電圧検出信号をレベルシフトして前記上側コンパレータおよび前記下側コンパレータのそれぞれに出力する第２レベルシフト回路をさらに有し、
前記第１所定電圧は、レベルシフト後の前記共振電圧検出信号の中心電圧と同じであることとしてもよい（第９の構成）。 In any one of the second to eighth configurations, further comprising a second level shift circuit for level-shifting the resonance voltage detection signal and outputting it to each of the upper comparator and the lower comparator,
The first predetermined voltage may be the same as the center voltage of the resonance voltage detection signal after level shifting (ninth configuration).

また、上記第１から第９のいずれかの構成において、前記オフ閾値生成回路は、
前記帰還電圧が生じる帰還外部端子に一端が第４接続ノードにて接続され、第２所定電圧が他端に印加される第４抵抗と、
第１コンデンサを接続可能な設定外部端子に定電流を流す第１定電流源と、
シンク電流を出力する第３トランスコンダクタンスアンプと、
を有し、
前記第３トランスコンダクタンスアンプの一方の入力端は、前記設定外部端子に接続され、
前記第３トランスコンダクタンスアンプの他方の入力端および出力端は、前記第４接続ノードに接続されることとしてもよい（第１０の構成）。 In any one of the first to ninth configurations, the off-threshold generation circuit may include:
a fourth resistor having one end connected to a feedback external terminal generating the feedback voltage at a fourth connection node and having the other end applied with a second predetermined voltage;
a first constant current source that supplies a constant current to a setting external terminal to which the first capacitor can be connected;
a third transconductance amplifier that outputs a sink current;
has
one input terminal of the third transconductance amplifier is connected to the setting external terminal;
The other input terminal and output terminal of the third transconductance amplifier may be connected to the fourth connection node (tenth configuration).

また、上記第１から第１０のいずれかの構成において、前記ＬＬＣ共振コンバータは、前記１次巻線と前記共振コンデンサとが接続される第５接続ノードに一端が接続される第２コンデンサと、前記第２コンデンサの他端に接続される第５抵抗と、をさらに有し、
前記共振電流検出信号は、前記第２コンデンサと前記第５抵抗とが接続される第６接続ノードに生成されることとしてもよい（第１１の構成）。 In any one of the first to tenth configurations, the LLC resonance converter includes a second capacitor having one end connected to a fifth connection node where the primary winding and the resonance capacitor are connected; a fifth resistor connected to the other end of the second capacitor,
The resonance current detection signal may be generated at a sixth connection node where the second capacitor and the fifth resistor are connected (eleventh configuration).

また、上記第１から第１１のいずれかの構成において、前記ＬＬＣ共振コンバータは、前記１次巻線と前記共振コンデンサとが接続される第５接続ノードに一端が接続される第３コンデンサと、前記第３コンデンサの他端に接続される第４コンデンサと、をさらに有し、
前記共振電圧検出信号は、前記第３コンデンサと前記第４コンデンサとが接続される第７接続ノードに生成されることとしてもよい（第１２の構成）。 In any one of the first to eleventh configurations, the LLC resonance converter includes a third capacitor having one end connected to a fifth connection node where the primary winding and the resonance capacitor are connected; a fourth capacitor connected to the other end of the third capacitor,
The resonance voltage detection signal may be generated at a seventh connection node where the third capacitor and the fourth capacitor are connected (twelfth configuration).

また、ＩＣパッケージとしての上記いずれかの構成の電源制御装置であり、
前記共振電流検出信号を印加可能な第１外部端子と、前記共振電圧検出信号を印加可能な第２外部端子とは、前記ＩＣパッケージの同一辺に沿って配置される同レベル耐圧の端子群に含まれることとしてもよい（第１３の構成）。 Also, a power supply control device having any one of the above configurations as an IC package,
The first external terminal to which the resonance current detection signal can be applied and the second external terminal to which the resonance voltage detection signal can be applied are formed in a group of terminals having the same level of breakdown voltage and arranged along the same side of the IC package. It may be included (13th configuration).

また、上記第１３の構成において、前記入力電圧を生成するための交流電圧の印加端にダイオードを介して接続可能な第３外部端子と、
非接続端子である第４外部端子と、
を前記同一辺においてさらに有し、
前記第４外部端子は、前記端子群と前記第３外部端子との間に配置されることとしてもよい（第１４の構成）。 In the thirteenth configuration, a third external terminal connectable via a diode to an AC voltage application end for generating the input voltage;
a fourth external terminal that is a non-connection terminal;
on the same side,
The fourth external terminal may be arranged between the terminal group and the third external terminal (14th configuration).

また、本発明の別態様は、上記いずれかの構成の電源制御装置を含むＬＬＣ共振コンバータである。 Another aspect of the present invention is an LLC resonant converter including the power control device having any one of the above configurations.

本発明の電源制御装置によると、ＬＬＣ共振コンバータの負荷応答性、および位相補償設計の容易性を向上させることが可能となる。 According to the power supply control device of the present invention, it is possible to improve load responsiveness of the LLC resonant converter and ease of phase compensation design.

本発明の一実施形態に係るＡＣ／ＤＣコンバータの構成を示す回路図である。1 is a circuit diagram showing the configuration of an AC/DC converter according to one embodiment of the present invention; FIG. 電源制御ＩＣにおけるスイッチングのオフタイミングを決定する構成を要部的に示す概略図である。4 is a schematic diagram mainly showing a configuration for determining switching off timing in a power supply control IC; FIG. オフ閾値生成回路の一構成例を示す回路図である。FIG. 3 is a circuit diagram showing a configuration example of an off-threshold generation circuit; 帰還電圧とオフ閾値との関係を示す模式図である。FIG. 4 is a schematic diagram showing the relationship between the feedback voltage and the off-threshold; ソフトスタート機能について説明するためのタイミングチャートである。4 is a timing chart for explaining a soft start function; 帰還電流合算回路の一構成例を示す回路図である。FIG. 4 is a circuit diagram showing a configuration example of a feedback current summing circuit; 共振電流検出信号のレベルシフトの一例を示すタイミングチャートである。4 is a timing chart showing an example of level shift of a resonance current detection signal; 帰還電流合算回路におけるシンク電流の生成を示すタイミングチャートである。4 is a timing chart showing generation of sink current in the feedback current summing circuit; 帰還電流合算回路におけるソース電流の生成を示すタイミングチャートである。4 is a timing chart showing generation of source currents in the feedback current summing circuit; 図２の構成をより具体的に示した回路図である。3 is a circuit diagram more specifically showing the configuration of FIG. 2; FIG. 軽負荷である場合の各信号波形を示すタイミングチャートである。4 is a timing chart showing signal waveforms when the load is light; 重負荷である場合の各信号波形を示すタイミングチャートである。4 is a timing chart showing signal waveforms when the load is heavy; 電源制御ＩＣの変形例を示す回路図である。FIG. 10 is a circuit diagram showing a modification of the power supply control IC;

以下に本発明の一実施形態について図面を参照して説明する。 An embodiment of the present invention will be described below with reference to the drawings.

＜１．ＡＣ／ＤＣコンバータの全体構成＞
図１は、本発明の一実施形態に係るＡＣ／ＤＣコンバータ５の構成を示す回路図である。ＡＣ／ＤＣコンバータ５は、大きく分けて、前段側の力率改善回路（ＰＦＣ）５１と、後段側のＬＬＣ共振コンバータ５２と、から構成される。なお、ＡＣ／ＤＣコンバータ５は、民生機器（ＴＶ、ＰＣ、サーバー等）電源、ＬＥＤ照明電源、産業機器電源、ＯＡ機器（レーザプリンター等）電源など、各種の電源に適用される。 <1. Overall configuration of AC/DC converter>
FIG. 1 is a circuit diagram showing the configuration of an AC/DC converter 5 according to one embodiment of the invention. The AC/DC converter 5 is roughly divided into a front-stage power factor correction circuit (PFC) 51 and a rear-stage LLC resonance converter 52 . The AC/DC converter 5 is applied to various power supplies such as consumer equipment (TV, PC, server, etc.) power supply, LED lighting power supply, industrial equipment power supply, OA equipment (laser printer, etc.) power supply.

力率改善回路５１は、昇圧チョッパー回路として構成され、ダイオードブリッジＤＢと、インダクタＬ１と、ダイオードＤ１と、コンデンサＣ１と、スイッチング素子Ｍ１と、抵抗Ｒ１と、抵抗Ｒ２と、ＰＦＣ制御ＩＣ１と、を有する。 The power factor correction circuit 51 is configured as a boost chopper circuit, and includes a diode bridge DB, an inductor L1, a diode D1, a capacitor C1, a switching element M1, a resistor R1, a resistor R2, and a PFC control IC1. have.

ダイオードブリッジＤＢの入力端には、交流電圧Ｖａｃが印加される。ダイオードブリッジＤＢの出力端は、インダクタＬ１の一端に接続される。インダクタＬ１の他端は、ダイオードＤ１のアノードに接続される。インダクタＬ１とダイオードＤ１との接続ノードは、ｎチャネルＭＯＳＦＥＴとして構成されるスイッチング素子Ｍ１のドレインに接続される。スイッチング素子Ｍ１のソースは、グランド電位の印加端に接続される。ダイオードＤ１のカソードは、コンデンサＣ１の一端に接続される。コンデンサＣ１の他端は、グランド電位の印加端に接続される。 An AC voltage Vac is applied to the input end of the diode bridge DB. The output end of diode bridge DB is connected to one end of inductor L1. The other end of inductor L1 is connected to the anode of diode D1. A connection node between the inductor L1 and the diode D1 is connected to the drain of the switching element M1 configured as an n-channel MOSFET. The source of the switching element M1 is connected to the ground potential application terminal. The cathode of diode D1 is connected to one end of capacitor C1. The other end of the capacitor C1 is connected to the ground potential application end.

ＰＦＣ制御ＩＣ１は、スイッチング素子Ｍ１のオンオフ駆動を制御する。スイッチング素子Ｍ１がオンされると、インダクタＬ１にエネルギーが蓄積され、スイッチング素子Ｍ１がオフされると、インダクタＬ１からダイオードＤ１を介して出力側へ電流が流れ、インダクタＬ１のエネルギーが解放される。 The PFC control IC1 controls on/off driving of the switching element M1. When the switching element M1 is turned on, energy is stored in the inductor L1, and when the switching element M1 is turned off, current flows from the inductor L1 to the output side through the diode D1, releasing the energy in the inductor L1.

ＰＦＣ制御ＩＣ１は、ダイオードＤ１のカソード側に発生する力率改善回路５１の出力電圧（＝Ｖｉｎ）を抵抗Ｒ１，Ｒ２によって分圧した後の電圧を帰還されることで、ＰＷＭ（パルス幅変調）制御によってスイッチング素子Ｍ１を駆動する。これにより、インダクタＬ１を流れるインダクタ電流のピークは、インダクタＬ１の入力側の入力電圧ＶＩと同じ波形となり、力率改善を図ることができる。 The PFC control IC 1 is fed back with a voltage obtained by dividing the output voltage (=Vin) of the power factor correction circuit 51 generated on the cathode side of the diode D1 by the resistors R1 and R2, thereby performing PWM (pulse width modulation). The control drives the switching element M1. As a result, the peak of the inductor current flowing through the inductor L1 has the same waveform as the input voltage VI on the input side of the inductor L1, and the power factor can be improved.

力率改善回路５１の出力としての入力電圧ＶｉｎはＬＬＣ共振コンバータ５２に入力される。ＬＬＣ共振コンバータ５２は、入力電圧Ｖｉｎを出力電圧Ｖｏｕｔに変換する。ＬＬＣ共振コンバータ５２は、スイッチング素子Ｑ１，Ｑ２と、トランスＴｒと、共振コンデンサＣｒと、ダイオードＤ１１，Ｄ１２と、シャントレギュレータＳＲと、フォトカプラＰＣと、抵抗Ｒ１１，Ｒ１２と、出力コンデンサＣ１０と、電源制御ＩＣ２と、を有する。 An input voltage Vin as an output of the power factor correction circuit 51 is input to the LLC resonant converter 52 . LLC resonant converter 52 converts input voltage Vin to output voltage Vout. The LLC resonance converter 52 includes switching elements Q1 and Q2, a transformer Tr, a resonance capacitor Cr, diodes D11 and D12, a shunt regulator SR, a photocoupler PC, resistors R11 and R12, an output capacitor C10, and a power supply. and a control IC2.

ＬＬＣ共振コンバータ５２は、その他にも、抵抗Ｒ３～Ｒ８と、コンデンサＣ２～Ｃ９と、ダイオードＤ２～Ｄ５と、ツェナーダイオードＺ１と、を有する。 LLC resonant converter 52 also includes resistors R3-R8, capacitors C2-C9, diodes D2-D5, and Zener diode Z1.

電源制御ＩＣ（電源制御装置）２は、ＬＬＣ共振コンバータ５２の駆動制御を行う。電源制御ＩＣ２は、外部との電気的接続を確立するための各種外部端子を有する。より具体的には、電源制御ＩＣ２は、ＶＨ端子（１番ピン）と、非接続端子（２番ピン）と、ＰＦＣ_ＩＮ端子（３番ピン）と、ＦＢ端子（４番ピン）と、ＳＥＴ_ＳＳ端子（５番ピン）と、ＩＬＬＣ端子（６番ピン）と、ＶＬＬＣ端子（７番ピン）と、ＳＷ端子（８番ピン）と、ＲＥＧ端子（９番ピン）と、ＶＣＣ端子（１０番ピン）と、ＬＯ端子（１１番ピン）と、ＧＮＤ端子（１２番ピン）と、非接続端子（１３番ピン）と、ＨＧＮＤ端子（１４番ピン）と、ＨＯ端子（１５番ピン）と、ＨＶＣＣ端子（１６番ピン）と、を有する。 A power control IC (power control device) 2 controls the driving of the LLC resonance converter 52 . The power control IC 2 has various external terminals for establishing electrical connection with the outside. More specifically, the power supply control IC 2 has a VH terminal (pin 1), a non-connection terminal (pin 2), a PFC_IN terminal (pin 3), an FB terminal (pin 4), and a SET_SS terminal. (5th pin), ILLC terminal (6th pin), VLLC terminal (7th pin), SW terminal (8th pin), REG terminal (9th pin), VCC terminal (10th pin) , LO terminal (11th pin), GND terminal (12th pin), non-connection terminal (13th pin), HGND terminal (14th pin), HO terminal (15th pin), and HVCC terminal (16th pin) and .

スイッチング素子Ｑ１、Ｑ２は、ともにｎチャネルＭＯＳＦＥＴとして構成される。スイッチング素子Ｑ１のドレインには、入力電圧Ｖｉｎが印加される。スイッチング素子Ｑ１のソースは、スイッチング素子Ｑ２のドレインに接続される。スイッチング素子Ｑ２のソースは、グランド電位の印加端に接続される。 The switching elements Q1 and Q2 are both configured as n-channel MOSFETs. An input voltage Vin is applied to the drain of the switching element Q1. The source of switching element Q1 is connected to the drain of switching element Q2. The source of the switching element Q2 is connected to the ground potential application terminal.

トランスＴｒは、１次巻線Ｎｐと、２次巻線Ｎｓ１，Ｎｓ２と、補助巻線Ｎａと、を有する。スイッチング素子Ｑ１とＱ２とが接続される接続ノードＮｓは、１次巻線Ｎｐの一端に接続される。１次巻線Ｎｐの他端は、共振コンデンサＣｒの一端に接続される。共振コンデンサＣｒの他端は、スイッチング素子Ｑ２のソースに接続される。 The transformer Tr has a primary winding Np, secondary windings Ns1 and Ns2, and an auxiliary winding Na. A connection node Ns to which switching elements Q1 and Q2 are connected is connected to one end of primary winding Np. The other end of the primary winding Np is connected to one end of the resonant capacitor Cr. The other end of resonance capacitor Cr is connected to the source of switching element Q2.

２次巻線Ｎｓ１の一端は、ダイオードＤ１１のアノードに接続される。２次巻線Ｎｓ２の一端は、ダイオードＤ１２のアノードに接続される。２次巻線Ｎｓ１の他端とＮｓ２の他端とが接続される接続ノードは、グランド電位が印加される印加端ＧＮＤに接続される。 One end of secondary winding Ns1 is connected to the anode of diode D11. One end of secondary winding Ns2 is connected to the anode of diode D12. A connection node where the other end of the secondary winding Ns1 and the other end of the secondary winding Ns2 are connected is connected to an application end GND to which a ground potential is applied.

ダイオードＤ１１のカソードは、ダイオードＤ１２のカソードに接続される。ダイオードＤ１１のカソードは、コンデンサＣ１０の一端とともに、出力端子ＯＵＴに接続される。コンデンサＣ１０の他端は、印加端ＧＮＤに接続される。このように、ＬＬＣ共振コンバータ５２における２次側は、整流平滑回路として構成される。出力電圧Ｖｏｕｔは、出力端子ＯＵＴに生成される。 The cathode of diode D11 is connected to the cathode of diode D12. The cathode of the diode D11 is connected to the output terminal OUT together with one end of the capacitor C10. The other end of the capacitor C10 is connected to the application end GND. Thus, the secondary side of LLC resonance converter 52 is configured as a rectifying/smoothing circuit. An output voltage Vout is produced at the output terminal OUT.

また、出力端子ＯＵＴと印加端ＧＮＤとの間には、抵抗Ｒ１１，Ｒ１２が直列に接続される。出力端子ＯＵＴと印加端ＧＮＤとの間には、その他として、フォトカプラＰＣに含まれる発光素子Ｐ１と、シャントレギュレータＳＲと、が配置される。出力端子ＯＵＴは、発光素子Ｐ１のアノードに接続される。発光素子Ｐ１のカソードは、シャントレギュレータＳＲのカソードに接続される。シャントレギュレータＳＲのアノードは、印加端ＧＮＤに接続される。 Resistors R11 and R12 are connected in series between the output terminal OUT and the application terminal GND. A light-emitting element P1 included in the photocoupler PC and a shunt regulator SR are arranged between the output terminal OUT and the application terminal GND. The output terminal OUT is connected to the anode of the light emitting element P1. A cathode of the light emitting element P1 is connected to a cathode of the shunt regulator SR. The anode of the shunt regulator SR is connected to the application terminal GND.

シャントレギュレータＳＲは、出力電圧Ｖｏｕｔを抵抗Ｒ１１，Ｒ１２によって分圧した後の分圧電圧と、基準電圧とを比較し、上記分圧電圧の基準電圧との誤差に応じた電流をカソード・アノード間に発生させる。発生した電流によって発光素子Ｐ１は発光する。 The shunt regulator SR compares the divided voltage obtained by dividing the output voltage Vout by the resistors R11 and R12 with a reference voltage, and supplies a current between the cathode and the anode according to the difference between the divided voltage and the reference voltage. to occur. The generated current causes the light emitting element P1 to emit light.

フォトカプラＰＣに含まれる受光素子Ｐ２は、発光素子Ｐ１から出力される光を受光する。受光素子Ｐ２の一端は、電源制御ＩＣ２のＦＢ端子に接続され、他端はグランド電位の印加端に接続される。受光素子Ｐ２に流れる電流によってＦＢ端子に帰還電圧Ｖｆｂが生成される。このような構成により、出力電圧Ｖｏｕｔは、帰還電圧Ｖｆｂとして帰還される。 A light receiving element P2 included in the photocoupler PC receives light output from the light emitting element P1. One end of the light receiving element P2 is connected to the FB terminal of the power supply control IC2, and the other end is connected to the ground potential application end. A feedback voltage Vfb is generated at the FB terminal by the current flowing through the light receiving element P2. With such a configuration, the output voltage Vout is fed back as the feedback voltage Vfb.

ＬＬＣ共振コンバータ５２では、トランスＴｒの結合係数を小さくすることで漏れインダクタンスを大きくし、漏れインダクタンスと励磁インダクタンスを利用する。漏れインダクタンスは、共振用インダクタとして利用される。なお、１次巻線Ｎｐに直列に共振用インダクタを別途接続するようにしてもよい。 In the LLC resonance converter 52, the leakage inductance is increased by reducing the coupling coefficient of the transformer Tr, and the leakage inductance and the exciting inductance are used. Leakage inductance is used as a resonant inductor. A resonance inductor may be separately connected in series with the primary winding Np.

上側のスイッチング素子Ｑ１と下側のスイッチング素子Ｑ２は、それぞれゲート駆動信号ＧＨ，ＧＬによって相補的にオンオフされる。なお、ここでの「相補的」とは、双方のスイッチング素子がオフとなる期間であるデッドタイムを含むスイッチング動作も含む。また、スイッチング素子Ｑ１，Ｑ２ともにオンデューティは略５０％である。 The upper switching element Q1 and the lower switching element Q2 are complementarily turned on and off by gate drive signals GH and GL, respectively. Note that the term “complementary” here includes a switching operation including a dead time, which is a period during which both switching elements are turned off. Also, the on-duty of both the switching elements Q1 and Q2 is approximately 50%.

ダイオードブリッジＤＢの一方の入力端は、ダイオードＤ２のアノードに接続され、他方の入力端は、ダイオードＤ３のアノードに接続される。ダイオードＤ２，Ｄ３のカソード同士は、抵抗Ｒ３の一端に接続される。抵抗Ｒ３の他端は、ＶＨ端子に接続される。これにより、交流電圧Ｖａｃは、ダイオードＤ２，Ｄ３によって全波整流されてＶＨ端子に入力される。ＶＨ端子は、起動時に後述するコンデンサＣ８に充電を行って電源制御ＩＣ２を起動するために用いられる。 One input of diode bridge DB is connected to the anode of diode D2 and the other input to the anode of diode D3. The cathodes of diodes D2 and D3 are connected to one end of resistor R3. The other end of resistor R3 is connected to the VH terminal. As a result, the AC voltage Vac is full-wave rectified by the diodes D2 and D3 and input to the VH terminal. The VH terminal is used to charge a capacitor C8, which will be described later, to start the power supply control IC2 at startup.

ＰＦＣ_ＩＮ端子は、抵抗Ｒ１とＲ２との接続ノードに接続される。 A PFC_IN terminal is connected to a connection node between the resistors R1 and R2.

ＳＥＴ_ＳＳ端子は、コンデンサＣ５の一端に接続される。コンデンサＣ５の他端は、グランド電位の印加端に接続される。抵抗Ｒ７は、コンデンサＣ５と並列に接続される。ＳＥＴ_ＳＳ端子は、ソフトスタート設定用に用いられる。なお、ソフトスタートについては、後述する。 The SET_SS terminal is connected to one end of the capacitor C5. The other end of the capacitor C5 is connected to the ground potential application end. Resistor R7 is connected in parallel with capacitor C5. The SET_SS terminal is used for soft start setting. Soft start will be described later.

１次巻線Ｎｐと共振コンデンサＣｒとの接続ノードＮ１は、コンデンサＣ３の一端に接続される。コンデンサＣ３の他端は、抵抗Ｒ６の一端に接続される。抵抗Ｒ６の他端は、グランド電位の印加端に接続される。ＩＬＬＣ端子は、コンデンサＣ３と抵抗Ｒ６との接続ノードに接続される。ＩＬＬＣ端子には、共振電流を電圧信号に変換した共振電流検出信号ＶＩＳが生成される。 A connection node N1 between the primary winding Np and the resonance capacitor Cr is connected to one end of the capacitor C3. The other end of capacitor C3 is connected to one end of resistor R6. The other end of the resistor R6 is connected to the ground potential application end. The ILLC terminal is connected to a connection node between capacitor C3 and resistor R6. A resonance current detection signal VIS obtained by converting the resonance current into a voltage signal is generated at the ILLC terminal.

接続ノードＮ１は、コンデンサＣ４の一端にも接続される。コンデンサＣ４の他端は、コンデンサＣ６の一端に接続される。コンデンサＣ６の他端は、グランド電位の印加端に接続される。ＶＬＬＣ端子は、コンデンサＣ４とＣ６との接続ノードに接続される。ＶＬＬＣ端子には、共振電圧検出信号ＶＣＲが生成される。 The connection node N1 is also connected to one end of the capacitor C4. The other end of capacitor C4 is connected to one end of capacitor C6. The other end of the capacitor C6 is connected to the ground potential application end. The VLLC terminal is connected to a connection node between capacitors C4 and C6. A resonance voltage detection signal VCR is generated at the VLLC terminal.

接続ノードＮｓは、コンデンサＣ２の一端に接続される。コンデンサＣ２の他端は、抵抗Ｒ４の一端に接続される。抵抗Ｒ４の他端は、抵抗Ｒ５の一端に接続される。抵抗Ｒ５の他端は、グランド電位の印加端に接続される。抵抗Ｒ４とＲ５との接続ノードは、ＳＷ端子に接続される。ＳＷ端子には、ツェナーダイオードＺ１のカソードが接続される。ツェナーダイオードＺ１のアノードは、グランド電位の印加端に接続される。 The connection node Ns is connected to one end of the capacitor C2. The other end of capacitor C2 is connected to one end of resistor R4. The other end of resistor R4 is connected to one end of resistor R5. The other end of the resistor R5 is connected to the ground potential application end. A connection node between the resistors R4 and R5 is connected to the SW terminal. The SW terminal is connected to the cathode of the Zener diode Z1. The anode of the Zener diode Z1 is connected to the ground potential application end.

接続ノードＮｓに発生するスイッチ電圧ＳＷは、スイッチング素子Ｑ１，Ｑ２が双方オフのときに寄生容量の充電または放電によって、０Ｖから入力電圧Ｖｉｎまで立ち上がる、または入力電圧Ｖｉｎから０Ｖまで立ち下がる。ＳＷ端子には、このようなスイッチ電圧ＳＷの立上り、および立下りを検出したスイッチ電圧検出信号ＶＳＷが生成される。なお、ツェナーダイオードＺ１は、スイッチ電圧検出信号ＶＳＷが負となる場合に、スイッチ電圧検出信号ＶＳＷを順方向電圧によってクランプする。 The switch voltage SW generated at the connection node Ns rises from 0V to the input voltage Vin or falls from the input voltage Vin to 0V due to charging or discharging of the parasitic capacitance when the switching elements Q1 and Q2 are both off. A switch voltage detection signal VSW that detects the rise and fall of such switch voltage SW is generated at the SW terminal. Note that the Zener diode Z1 clamps the switch voltage detection signal VSW with a forward voltage when the switch voltage detection signal VSW becomes negative.

電源制御ＩＣ２は、ＳＷ端子に生成されるスイッチ電圧検出信号ＶＳＷに基づいてスイッチ電圧ＳＷが入力電圧Ｖｉｎ（例えば４００Ｖ）または０Ｖに達したタイミングを検出し、当該タイミングでスイッチング素子Ｑ１またはＱ２をオンとする。すなわち、スイッチ電圧検出信号ＶＳＷに基づいてデッドタイムが調整される。これにより、スイッチング素子Ｑ１，Ｑ２でのハードスイッチングを回避することができる。 The power supply control IC 2 detects the timing when the switch voltage SW reaches the input voltage Vin (for example, 400 V) or 0 V based on the switch voltage detection signal VSW generated at the SW terminal, and turns on the switching element Q1 or Q2 at the timing. and That is, the dead time is adjusted based on the switch voltage detection signal VSW. Thereby, hard switching in the switching elements Q1 and Q2 can be avoided.

ＲＥＧ端子は、コンデンサＣ９の一端に接続される。コンデンサＣ９の他端は、グランド電位の印加端に接続される。ＲＥＧ端子には、内部電圧Ｖｒｅｇが生成される。 The REG terminal is connected to one end of capacitor C9. The other end of the capacitor C9 is connected to the ground potential application end. An internal voltage Vreg is generated at the REG terminal.

ＶＣＣ端子は、コンデンサＣ８の一端に接続される。コンデンサＣ８の他端は、グランド電位の印加端に接続される。補助巻線Ｎａの一端は、グランド電位の印加端に接続される。補助巻線Ｎａの他端は、抵抗Ｒ８を介してダイオードＤ５のアノードに接続される。ダイオードＤ５のカソードは、ＶＣＣ端子とコンデンサＣ８との接続ノードに接続される。これにより、補助巻線Ｎａにより発生した電圧は、ダイオードＤ５およびコンデンサＣ８によって整流平滑され、ＶＣＣ端子に生成される電源電圧Ｖｃｃとなる。電源電圧Ｖｃｃは、ＰＦＣ制御ＩＣ１の電源としても用いられる。 The VCC terminal is connected to one end of capacitor C8. The other end of the capacitor C8 is connected to the ground potential application end. One end of the auxiliary winding Na is connected to the ground potential application end. The other end of auxiliary winding Na is connected to the anode of diode D5 via resistor R8. The cathode of diode D5 is connected to the connection node between the VCC terminal and capacitor C8. Thereby, the voltage generated by the auxiliary winding Na is rectified and smoothed by the diode D5 and the capacitor C8 to become the power supply voltage Vcc generated at the VCC terminal. The power supply voltage Vcc is also used as a power supply for the PFC control IC1.

ＬＯ端子は、スイッチング素子Ｑ２のゲートに接続される。スイッチング素子Ｑ２のゲートは、ＬＯ端子から出力されるゲート駆動信号ＧＬによって駆動される。ＧＮＤ端子は、グランド電位の印加端に接続される。 The LO terminal is connected to the gate of switching element Q2. A gate of the switching element Q2 is driven by a gate drive signal GL output from the LO terminal. The GND terminal is connected to the ground potential application end.

ＨＧＮＤ端子は、接続ノードＮｓに接続される。コンデンサＣ７は、ＨＶＣＣ端子とＨＧＮＤ端子との間に接続される。ダイオードＤ４のアノードは、ＲＥＧ端子とコンデンサＣ９との接続ノードに接続される。ダイオードＤ４のカソードは、ＨＶＣＣ端子に接続される。コンデンサＣ７およびダイオードＤ４は、スイッチング素子Ｑ１のオン用にドレイン電圧（＝Ｖｉｎ）よりも高い電圧のゲート駆動信号ＧＨを生成するブートストラップに用いられる。 The HGND terminal is connected to the connection node Ns. A capacitor C7 is connected between the HVCC terminal and the HGND terminal. The anode of diode D4 is connected to the connection node between the REG terminal and capacitor C9. The cathode of diode D4 is connected to the HVCC terminal. A capacitor C7 and a diode D4 are used for bootstrapping to generate a gate drive signal GH having a voltage higher than the drain voltage (=Vin) for turning on the switching element Q1.

ＨＯ端子は、スイッチング素子Ｑ１のゲートに接続される。スイッチング素子Ｑ１のゲートは、ＨＯ端子から出力されるゲート駆動信号ＧＨによって駆動される。 The HO terminal is connected to the gate of switching element Q1. A gate of the switching element Q1 is driven by a gate drive signal GH output from the HO terminal.

＜２．帰還経路構成＞
次に、電源制御ＩＣ２における帰還経路構成について詳述する。図２は、電源制御ＩＣ２におけるスイッチングのオフタイミングを決定する構成を要部的に示す概略図である。 <2. Return path configuration>
Next, the configuration of the feedback path in the power supply control IC 2 will be described in detail. FIG. 2 is a schematic diagram showing a main part of the configuration for determining the switching off timing in the power supply control IC 2. As shown in FIG.

図２に示すように、電源制御ＩＣ２は、オフ閾値生成回路２１と、帰還電流合算回路２２と、ＤＣレベルシフト回路２３と、上側コンパレータ２４と、下側コンパレータ２５と、を有する。 As shown in FIG. 2 , the power supply control IC 2 has an off-threshold generation circuit 21 , a feedback current summing circuit 22 , a DC level shift circuit 23 , an upper comparator 24 and a lower comparator 25 .

オフ閾値生成回路２１は、ＦＢ端子に生成される帰還電圧Ｖｆｂに基づいて上側オフ閾値ＶＴＨＨおよび下側オフ閾値ＶＴＨＬを生成する。帰還電流合算回路２２は、ＩＬＬＣ端子に生成される共振電流検出信号ＶＩＳを上側オフ閾値ＶＴＨＨに合算して上側オフ閾値ＶＴＨＨ’を生成し、共振電流検出信号ＶＩＳを下側オフ閾値ＶＴＨＬに合算して下側オフ閾値ＶＴＨＬ’を生成する。 The off-threshold generation circuit 21 generates the upper off-threshold VTHH and the lower off-threshold VTHL based on the feedback voltage Vfb generated at the FB terminal. The feedback current summing circuit 22 sums the resonance current detection signal VIS generated at the ILLC terminal with the upper OFF threshold VTHH to generate an upper OFF threshold VTHH', and sums the resonance current detection signal VIS with the lower OFF threshold VTHL. to generate the lower OFF threshold VTHL'.

ＤＣレベルシフト回路２３は、ＶＬＬＣ端子に生成される共振電圧検出信号ＶＣＲをレベルシフトし、レベルシフト後の共振電圧検出信号ＶＣＲ’を出力する。上側コンパレータ２４の非反転入力端（＋）には共振電圧検出信号ＶＣＲ’が入力され、反転入力端（－）には上側オフ閾値ＶＴＨＨ’が入力される。上側コンパレータ２４は、共振電圧検出信号ＶＣＲ’が上側オフ閾値ＶＴＨＨ’を上回ったタイミングで、ＬｏｗからＨｉｇｈへ切替えた上側オフ信号Ｈ_ＯＦＦを出力する。このとき、スイッチング素子Ｑ１がオンからオフとされる。 The DC level shift circuit 23 level-shifts the resonance voltage detection signal VCR generated at the VLLC terminal, and outputs a level-shifted resonance voltage detection signal VCR'. The resonance voltage detection signal VCR' is input to the non-inverting input terminal (+) of the upper comparator 24, and the upper off-threshold value VTHH' is input to the inverting input terminal (-). The upper comparator 24 outputs an upper OFF signal H_OFF switched from Low to High at the timing when the resonance voltage detection signal VCR' exceeds the upper OFF threshold VTHH'. At this time, the switching element Q1 is turned off from on.

一方、下側コンパレータ２５の反転入力端には共振電圧検出信号ＶＣＲ’が入力され、非反転入力端には下側オフ閾値ＶＴＨＬ’が入力される。下側コンパレータ２５は、共振電圧検出信号ＶＣＲ’が上側オフ閾値ＶＴＨＨ’を下回ったタイミングで、ＬｏｗからＨｉｇｈへ切替えた下側オフ信号Ｈ_ＯＦＦを出力する。このとき、スイッチング素子Ｑ２がオンからオフとされる。 On the other hand, the resonance voltage detection signal VCR' is input to the inverting input terminal of the lower comparator 25, and the lower off-threshold value VTHL' is input to the non-inverting input terminal. The lower comparator 25 outputs the lower OFF signal H_OFF switched from Low to High at the timing when the resonance voltage detection signal VCR' falls below the upper OFF threshold VTHH'. At this time, the switching element Q2 is turned off from on.

このような帰還構成によってスイッチング素子Ｑ１，Ｑ２のオフタイミングが決定され、出力電圧Ｖｏｕｔは目標値と一致するように制御される。特に本実施形態では、帰還経路に共振電流の情報が含まれるので、ＬＬＣ共振コンバータ５２の負荷応答が高速となり、位相補償設計が容易となる。 This feedback configuration determines the off timing of the switching elements Q1 and Q2, and controls the output voltage Vout to match the target value. Particularly in this embodiment, since the feedback path includes information on the resonance current, the load response of the LLC resonance converter 52 becomes faster, and the phase compensation design becomes easier.

＜３．オフ閾値生成回路の構成＞
次に、上述したオフ閾値生成回路２１の具体的な構成例について述べる。図３は、オフ閾値生成回路２１の一構成例を示す回路図である。 <3. Configuration of OFF Threshold Generation Circuit>
Next, a specific configuration example of the off-threshold generation circuit 21 described above will be described. FIG. 3 is a circuit diagram showing a configuration example of the off-threshold generation circuit 21. As shown in FIG.

図３に示すオフ閾値生成回路２１は、出力電流生成回路２１１と、抵抗Ｒ２１と、定電流源ＣＩ２１と、トランスコンダクタンスアンプＴＡ２１と、抵抗Ｒ２１２と、抵抗Ｒ２１３と、オペアンプＡ２１と、を有する。 The off-threshold generation circuit 21 shown in FIG. 3 has an output current generation circuit 211, a resistor R21, a constant current source CI21, a transconductance amplifier TA21, a resistor R212, a resistor R213, and an operational amplifier A21.

抵抗Ｒ２１の一端には、所定の電源電圧Ｖ２１が印加され、他端は、ＦＢ端子に接続される。受光素子Ｐ２に流れる電流に応じて抵抗Ｒ２１に電流が流れ、帰還電圧Ｖｆｂが生成される。 A predetermined power supply voltage V21 is applied to one end of the resistor R21, and the other end is connected to the FB terminal. A current flows through the resistor R21 according to the current flowing through the light receiving element P2, and the feedback voltage Vfb is generated.

出力電流生成回路２１１は、帰還電圧Ｖｆｂに基づいて上側出力電流ＩｏＨおよび下側出力電流ＩｏＬを生成する回路である。出力電流生成回路２１１は、一例として、エラーアンプＥＡ２１と、トランジスタＭ２１と、抵抗Ｒ２１１と、上側カレントミラーＰＭと、下側カレントミラーＮＭと、を有する。 The output current generation circuit 211 is a circuit that generates the upper side output current IoH and the lower side output current IoL based on the feedback voltage Vfb. The output current generation circuit 211 has, for example, an error amplifier EA21, a transistor M21, a resistor R211, an upper current mirror PM, and a lower current mirror NM.

エラーアンプＥＡ２１の一方の非反転入力端には、帰還電圧Ｖｆｂが印加され、他方の非反転入力端には、所定の基準電圧Ｖ２１１が印加される。エラーアンプＥＡ２１の出力端は、ｎチャネルＭＯＳＦＥＴとして構成されるトランジスタＭ２１のゲートに接続される。トランジスタＭ２１のソースは、抵抗Ｒ２１１を介してグランド電位の印加端に接続される。トランジスタＭ２１のソースと抵抗Ｒ２１１との接続ノードＮ２１１は、エラーアンプＥＡ２１の反転入力端に接続される。 A feedback voltage Vfb is applied to one non-inverting input terminal of the error amplifier EA21, and a predetermined reference voltage V211 is applied to the other non-inverting input terminal. The output terminal of the error amplifier EA21 is connected to the gate of the transistor M21 configured as an n-channel MOSFET. The source of the transistor M21 is connected to the ground potential application end via the resistor R211. A connection node N211 between the source of the transistor M21 and the resistor R211 is connected to the inverting input terminal of the error amplifier EA21.

エラーアンプＥＡ２１は、二つの非反転入力端に印加される電圧のうち高い方の電圧を反転入力端の電圧と比較する。これにより、帰還電圧Ｖｆｂが基準電圧Ｖ２１１より高い場合は、接続ノードＮ２１１の電圧は帰還電圧Ｖｆｂとなるように制御され、そうでない場合は、接続ノードＮ２１１の電圧は基準電圧Ｖ２２１となるように制御される。従って、基準電圧Ｖ２１１は、接続ノードＮ２１１の電圧の最低値を規定する。 The error amplifier EA21 compares the higher one of the voltages applied to the two non-inverting inputs with the voltage at the inverting input. Thereby, when the feedback voltage Vfb is higher than the reference voltage V211, the voltage of the connection node N211 is controlled to be the feedback voltage Vfb, and otherwise, the voltage of the connection node N211 is controlled to be the reference voltage V221. be done. Therefore, the reference voltage V211 defines the lowest value of the voltage of the connection node N211.

トランジスタＭ２１のドレインは、上側カレントミラーＰＭの入力端に接続される。上側カレントミラーＰＭの一方の出力端は、下側カレントミラーＮＭの入力端に接続され、他方の出力端は、抵抗Ｒ２１２の一端と接続ノードＮＨで接続される。下側カレントミラーＮＭの出力端は、抵抗Ｒ２１３の一端と接続ノードＮＬで接続される。 The drain of transistor M21 is connected to the input end of upper current mirror PM. One output end of upper current mirror PM is connected to the input end of lower current mirror NM, and the other output end is connected to one end of resistor R212 at connection node NH. An output end of the lower current mirror NM is connected to one end of the resistor R213 at a connection node NL.

接続ノードＮ２１１の電圧に応じて抵抗Ｒ２１１を介して電流Ｉ２１１が流れる。上側カレントミラーＰＭは、電流Ｉ２１１を入力として電流Ｉ２１２および上側出力電流ＩｏＨを出力する。下側カレントミラーＮＭは、電流Ｉ２１２を入力として下側出力電流ＩｏＬを出力する。 Current I211 flows through resistor R211 according to the voltage of connection node N211. Upper current mirror PM receives current I211 and outputs current I212 and upper output current IoH. The lower current mirror NM receives the current I212 and outputs the lower output current IoL.

抵抗Ｒ２１２と抵抗Ｒ２１３との接続ノードＮＣは、オペアンプＡ２１の出力端に接続される。オペアンプＡ２１の非反転入力端には、所定の基準電圧Ｖ２１２が印加される。オペアンプＡ２１の出力端は、オペアンプＡ２１の反転入力端に接続される。このように、オペアンプＡ２１によってボルテージフォロアが構成されるので、接続ノードＮＣには、基準電圧Ｖ２１２と同じ電圧Ｖｎｃが生成される。 A connection node NC between the resistor R212 and the resistor R213 is connected to the output terminal of the operational amplifier A21. A predetermined reference voltage V212 is applied to the non-inverting input terminal of the operational amplifier A21. The output terminal of the operational amplifier A21 is connected to the inverting input terminal of the operational amplifier A21. Since the voltage follower is configured by the operational amplifier A21 in this way, the same voltage Vnc as the reference voltage V212 is generated at the connection node NC.

接続ノードＮＨには、上側出力電流ＩｏＨに応じた抵抗Ｒ２１２での電圧降下分だけ電圧Ｖｎｃよりも高い電圧が上側オフ閾値ＶＴＨＨ（図２）として生成される。接続ノードＮＬには、下側出力電流ＩｏＬに応じた抵抗Ｒ２１３での電圧降下分だけ電圧Ｖｎｃよりも低い電圧が下側オフ閾値ＶＴＨＬ（図２）として生成される。 At the connection node NH, a voltage higher than the voltage Vnc by the voltage drop across the resistor R212 corresponding to the upper output current IoH is generated as the upper OFF threshold VTHH (FIG. 2). At the connection node NL, a voltage lower than the voltage Vnc by the voltage drop across the resistor R213 corresponding to the lower output current IoL is generated as the lower OFF threshold VTHL (FIG. 2).

これにより、図４に模式的に示すように、帰還電圧Ｖｆｂが高くなる程、上側オフ閾値ＶＴＨＨと下側オフ閾値ＶＴＨＬとの乖離が電圧Ｖｎｃ（＝Ｖ２１２）を中心として大きくなる。 As a result, as schematically shown in FIG. 4, the higher the feedback voltage Vfb, the greater the deviation between the upper off-threshold value VTHH and the lower off-threshold value VTHL around the voltage Vnc (=V212).

また、図３に示す構成では、トランスコンダクタンスアンプＴＡ２１の非反転入力端は、ＳＥＴ_ＳＳ端子に接続される。トランスコンダクタンスアンプＴＡ２１とＳＥＴ_ＳＳ端子との接続ノードには、定電流源ＣＩ２１による定電流が流れ込む。トランスコンダクタンスアンプＴＡ２１の出力端は、ＦＢ端子と抵抗Ｒ２１との接続ノードに接続されるとともに、トランスコンダクタンスアンプＴＡ２１の反転入力端に接続される。トランスコンダクタンスアンプＴＡ２１は、出力端へシンク電流ＩＳ２１を吸い込むのみであり、出力端からのソース電流の吐出しはしない。 Further, in the configuration shown in FIG. 3, the non-inverting input terminal of the transconductance amplifier TA21 is connected to the SET_SS terminal. A constant current from the constant current source CI21 flows into the connection node between the transconductance amplifier TA21 and the SET_SS terminal. The output terminal of the transconductance amplifier TA21 is connected to the connection node between the FB terminal and the resistor R21, and is also connected to the inverting input terminal of the transconductance amplifier TA21. The transconductance amplifier TA21 only sinks the sink current IS21 to the output terminal and does not discharge the source current from the output terminal.

このようなトランスコンダクタンスアンプＴＡ２１を用いた構成は、ソフトスタートを目的としており、図５のタイミングチャートも参照してソフトスタートについて述べる。図５において示す出力電圧Ｖｏｕｔの波形および帰還電圧Ｖｆｂ１の波形は、ソフトスタート機能を仮に設けない場合を示す。この場合、タイミングｔｓで電源制御ＩＣ２が起動すると、帰還電圧Ｖｆｂ１は０Ｖから電源電圧Ｖ２１まで立ち上り、出力電圧Ｖｏｕｔが０Ｖから上昇する。 The configuration using such a transconductance amplifier TA21 is intended for soft start, and the soft start will be described with reference to the timing chart of FIG. The waveform of the output voltage Vout and the waveform of the feedback voltage Vfb1 shown in FIG. 5 show the case where the soft start function is not provided. In this case, when the power supply control IC 2 is activated at timing ts, the feedback voltage Vfb1 rises from 0V to the power supply voltage V21, and the output voltage Vout rises from 0V.

そして、出力電圧Ｖｏｕｔが目標値ＲＥＦに達したタイミングｔｅで帰還電圧Ｖｆｂ１は安定値まで低下するが、その低下に時間がかかるので、出力電圧Ｖｏｕｔには図５に示すようにオーバーシュートＯＳが発生する。 At the timing te when the output voltage Vout reaches the target value REF, the feedback voltage Vfb1 drops to a stable value, but the drop takes time, so an overshoot OS occurs in the output voltage Vout as shown in FIG. do.

これに対して、本実施形態では、起動するタイミングｔｓより定電流源ＣＩ２１によるＳＥＴ_ＳＳ端子に外付けされたコンデンサＣ５への充電が開始され、ＳＥＴ_ＳＳ端子に生じる電圧Ｖｓｓ（図５）が上昇を開始する。このとき、帰還電圧Ｖｆｂ（図５ではＶｆｂ２）が電圧Ｖｓｓよりも高くなろうとしても、トランスコンダクタンスアンプＴＡ２１によるシンク電流ＩＳ２１の吸込みによって、帰還電圧Ｖｆｂは電圧Ｖｓｓと一致するように制御される。従って、電圧Ｖｓｓと帰還電圧Ｖｆｂは一致しつつ上昇する。 On the other hand, in this embodiment, the constant current source CI21 starts charging the capacitor C5 externally connected to the SET_SS terminal from the start timing ts, and the voltage Vss (FIG. 5) generated at the SET_SS terminal starts to rise. do. At this time, even if the feedback voltage Vfb (Vfb2 in FIG. 5) tries to become higher than the voltage Vss, the sink current IS21 is absorbed by the transconductance amplifier TA21 so that the feedback voltage Vfb is controlled to match the voltage Vss. Therefore, the voltage Vss and the feedback voltage Vfb increase while matching.

そして、帰還電圧Ｖｆｂが安定値Ｖｓに達すると、以降、電圧Ｖｓｓがさらに上昇しても、帰還電圧Ｖｆｂは安定値Ｖｓを維持するので、電圧Ｖｓｓと帰還電圧Ｖｆｂは乖離する。このとき、出力電圧Ｖｏｕｔのオーバーシュートは抑制される。 After the feedback voltage Vfb reaches the stable value Vs, even if the voltage Vss further increases, the feedback voltage Vfb maintains the stable value Vs, so that the voltage Vss and the feedback voltage Vfb diverge. At this time, the overshoot of the output voltage Vout is suppressed.

＜４．帰還電流合算回路の構成＞
次に、上述した帰還電流合算回路２２の具体的な構成例について述べる。図６は、帰還電流合算回路２２の一構成例を示す回路図である。 <4. Configuration of Feedback Current Summing Circuit>
Next, a specific configuration example of the above feedback current summing circuit 22 will be described. FIG. 6 is a circuit diagram showing a configuration example of the feedback current summing circuit 22. As shown in FIG.

図６に示す帰還電流合算回路２２は、抵抗Ｒ２２１～Ｒ２２４と、エラーアンプ２２１と、コンデンサＣ２２１と、トランスコンダクタンスアンプ２２２と、コンデンサＣ２２２と、トランスコンダクタンスアンプ２２３と、スイッチＳＷ２２１と、スイッチＳＷ２２２と、を有する。 The feedback current summing circuit 22 shown in FIG. 6 includes resistors R221 to R224, an error amplifier 221, a capacitor C221, a transconductance amplifier 222, a capacitor C222, a transconductance amplifier 223, a switch SW221, a switch SW222, have

所定の電源電圧Ｖ２２の印加端とＩＬＣＣ端子との間には、抵抗Ｒ２２１と抵抗Ｒ２２２が直列に接続される。抵抗Ｒ２２１とＲ２２２との接続ノードは、エラーアンプ２２１の非反転入力端に接続される。エラーアンプ２２１の出力端と、グランド電位の印加端との間には、抵抗Ｒ２２３とＲ２２４とが直列に接続される。抵抗Ｒ２２３とＲ２２４との接続ノードは、エラーアンプ２２１の反転入力端に接続される。 A resistor R221 and a resistor R222 are connected in series between the terminal to which the predetermined power supply voltage V22 is applied and the ILCC terminal. A connection node between the resistors R221 and R222 is connected to the non-inverting input terminal of the error amplifier 221 . Resistors R223 and R224 are connected in series between the output end of the error amplifier 221 and the ground potential application end. A connection node between the resistors R223 and R224 is connected to the inverting input terminal of the error amplifier 221 .

これにより、例えば抵抗Ｒ２２１とＲ２２２の抵抗比を１：１とし、Ｒ２２３とＲ２２４の抵抗比も１：１とすると、図７に示す０Ｖを中心とした共振電流検出信号ＶＩＳに対して、エラーアンプ２２１の出力端には、電源電圧Ｖ２２と同じ電圧（図７では一例として２Ｖ）を中心とした共振電流検出信号ＶＩＳ’が生成される。すなわち、共振電流検出信号ＶＩＳは、共振電流検出信号ＶＩＳ’にレベルシフトされる。 As a result, for example, if the resistance ratio between the resistors R221 and R222 is 1:1 and the resistance ratio between the resistors R223 and R224 is also 1:1, the error amplifier At the output end of 221, a resonance current detection signal VIS' centered at the same voltage as the power supply voltage V22 (2 V as an example in FIG. 7) is generated. That is, the resonance current detection signal VIS is level-shifted to the resonance current detection signal VIS'.

エラーアンプ２２１の出力端は、トランスコンダクタンスアンプ２２２の反転入力端に接続されるとともに、スイッチＳＷ２２１を介してトランスコンダクタンスアンプ２２２の非反転入力端に接続される。スイッチＳＷ２２１とトランスコンダクタンスアンプ２２２との接続ノードには、コンデンサＣ２２１の一端が接続される。コンデンサ２２１の他端は、グランド電位の印加端に接続される。スイッチＳＷ２２１とコンデンサ２２１は、サンプルホールド回路を構成する。 The output terminal of the error amplifier 221 is connected to the inverting input terminal of the transconductance amplifier 222 and also connected to the non-inverting input terminal of the transconductance amplifier 222 via the switch SW221. A connection node between the switch SW221 and the transconductance amplifier 222 is connected to one end of the capacitor C221. The other end of the capacitor 221 is connected to the ground potential application end. The switch SW221 and the capacitor 221 constitute a sample hold circuit.

図８のタイミングチャートに示すように、ゲート駆動信号ＧＨがＬｏｗからＨｉｇｈへ切替えられてスイッチング素子Ｑ１がオフからオンへ切替えられるタイミングｔ８１において、スイッチＳＷ２２１はオンからオフへ切替えられるので、トランスコンダクタンスアンプ２２２の非反転入力端に生じる電圧Ｖ２２２は、切替えたタイミングでの共振電流検出信号ＶＩＳ’の値にホールドされる。一方、トランスコンダクタンスアンプ２２２の反転入力端には、共振電流検出信号ＶＩＳ’がそのまま入力される（図８の破線）。 As shown in the timing chart of FIG. 8, at timing t81 when the gate drive signal GH is switched from Low to High and the switching element Q1 is switched from off to on, the switch SW221 is switched from on to off. A voltage V222 generated at the non-inverting input terminal of 222 is held at the value of the resonance current detection signal VIS' at the switching timing. On the other hand, the resonance current detection signal VIS' is directly input to the inverting input terminal of the transconductance amplifier 222 (broken line in FIG. 8).

トランスコンダクタンスアンプ２２２は、非反転入力端の電圧と反転入力端の電圧との差分ΔＶＨに比例した電流値のシンク電流Ｉ２２２を吸い込む。従って、図８に示すように、タイミングｔ８１から差分ΔＶＨが大きくなるにつれて、シンク電流Ｉ２２２が大きくなる。 The transconductance amplifier 222 sinks a sink current I222 having a current value proportional to the difference ΔVH between the voltage at the non-inverting input terminal and the voltage at the inverting input terminal. Therefore, as shown in FIG. 8, as the difference ΔVH increases from timing t81, the sink current I222 increases.

ゲート駆動信号ＧＨがＨｉｇｈからＬｏｗへ切替えられてスイッチング素子Ｑ１がオンからオフへ切替えられるタイミングｔ８２において、スイッチＳＷ２２１はオフからオンへ切替えられる。これにより、電圧Ｖ２２２は、共振電流検出信号ＶＩＳ’と一致する。従って、差分ΔＶＨがゼロとなり、シンク電流Ｉ２２２は流れなくなる。 At timing t82 when the gate drive signal GH is switched from High to Low and the switching element Q1 is switched from ON to OFF, the switch SW221 is switched from OFF to ON. As a result, the voltage V222 matches the resonance current detection signal VIS'. Therefore, the difference ΔVH becomes zero, and the sink current I222 stops flowing.

一方、エラーアンプ２２１の出力端は、トランスコンダクタンスアンプ２２３の反転入力端に接続されるとともに、スイッチＳＷ２２２を介してトランスコンダクタンスアンプ２２３の非反転入力端に接続される。スイッチＳＷ２２２とトランスコンダクタンスアンプ２２３との接続ノードには、コンデンサＣ２２２の一端が接続される。コンデンサ２２２の他端は、グランド電位の印加端に接続される。スイッチＳＷ２２２とコンデンサ２２２は、サンプルホールド回路を構成する。 On the other hand, the output terminal of the error amplifier 221 is connected to the inverting input terminal of the transconductance amplifier 223 and also connected to the non-inverting input terminal of the transconductance amplifier 223 via the switch SW222. A connection node between the switch SW222 and the transconductance amplifier 223 is connected to one end of the capacitor C222. The other end of the capacitor 222 is connected to the ground potential application end. The switch SW222 and the capacitor 222 constitute a sample hold circuit.

図９のタイミングチャートに示すように、ゲート駆動信号ＧＬがＬｏｗからＨｉｇｈへ切替えられてスイッチング素子Ｑ２がオフからオンへ切替えられるタイミングｔ９１において、スイッチＳＷ２２２はオンからオフへ切替えられるので、トランスコンダクタンスアンプ２２３の非反転入力端に生じる電圧Ｖ２２３は、切替えたタイミングでの共振電流検出信号ＶＩＳ’の値にホールドされる。一方、トランスコンダクタンスアンプ２２３の反転入力端には、共振電流検出信号ＶＩＳ’がそのまま入力される（図９の破線）。 As shown in the timing chart of FIG. 9, at timing t91 when the gate drive signal GL is switched from Low to High and the switching element Q2 is switched from off to on, the switch SW222 is switched from on to off. A voltage V223 generated at the non-inverting input terminal of 223 is held at the value of the resonance current detection signal VIS' at the switching timing. On the other hand, the resonance current detection signal VIS' is directly input to the inverting input terminal of the transconductance amplifier 223 (broken line in FIG. 9).

トランスコンダクタンスアンプ２２３は、非反転入力端の電圧と反転入力端の電圧との差分ΔＶＬに比例した電流値のソース電流Ｉ２２３を吐出す。従って、図９に示すように、タイミングｔ９１から差分ΔＶＬが大きくなるにつれて、ソース電流Ｉ２２３が大きくなる。 The transconductance amplifier 223 discharges a source current I223 having a current value proportional to the difference ΔVL between the voltage at the non-inverting input terminal and the voltage at the inverting input terminal. Therefore, as shown in FIG. 9, as the difference ΔVL increases from timing t91, the source current I223 increases.

ゲート駆動信号ＧＬがＨｉｇｈからＬｏｗへ切替えられてスイッチング素子Ｑ２がオンからオフへ切替えられるタイミングｔ９２において、スイッチＳＷ２２２はオフからオンへ切替えられる。これにより、電圧Ｖ２２３は、共振電流検出信号ＶＩＳ’と一致する。従って、差分ΔＶＬがゼロとなり、ソース電流Ｉ２２３は流れなくなる。 At timing t92 when the gate drive signal GL is switched from High to Low and the switching element Q2 is switched from ON to OFF, the switch SW222 is switched from OFF to ON. As a result, the voltage V223 matches the resonance current detection signal VIS'. Therefore, the difference ΔVL becomes zero, and the source current I223 stops flowing.

＜５．スイッチング素子のオフタイミング決定＞
図１０の回路図に示すように、電源制御ＩＣ２において、上述したオフ閾値生成回路２１と帰還電流合算回路２２とは接続される。より具体的には、接続ノードＮＨとトランスコンダクタンスアンプ２２２の出力端が接続ノードＮＨ２で接続され、接続ノードＮＬとトランスコンダクタンスアンプ２２３の出力端が接続ノードＮＬ２で接続される。 <5. Determining Off Timing of Switching Element>
As shown in the circuit diagram of FIG. 10, in the power supply control IC 2, the off-threshold generation circuit 21 and the feedback current summing circuit 22 are connected. More specifically, the connection node NH and the output end of the transconductance amplifier 222 are connected at the connection node NH2, and the connection node NL and the output end of the transconductance amplifier 223 are connected at the connection node NL2.

上側オフ閾値ＶＴＨＨ’（図２）は、接続ノードＮＨ２に生成され、下側オフ閾値ＶＴＨＬ’（図２）は、接続ノードＮＬ２に生成される。 An upper off-threshold VTHH' (FIG. 2) is generated at the connection node NH2, and a lower off-threshold VTHL' (FIG. 2) is generated at the connection node NL2.

上側オフ閾値ＶＴＨＨ’は、シンク電流Ｉ２２２が流れない場合は、上側出力電流ＩｏＨがそのまま抵抗Ｒ２１２に流れ、上側オフ閾値ＶＴＨＨ’は上側オフ閾値ＶＴＨＨと一致する。シンク電流Ｉ２２２の流れる量が大きくなるほど、抵抗Ｒ２１２に流れる電流が減るので、上側オフ閾値ＶＴＨＨ’は上側オフ閾値ＶＴＨＨより低下する。 When the sink current I222 does not flow, the upper off-threshold VTHH' matches the upper off-threshold VTHH because the upper output current IoH flows through the resistor R212 as it is. As the amount of the sink current I222 flowing increases, the current flowing through the resistor R212 decreases, so the upper off-threshold VTHH' becomes lower than the upper off-threshold VTHH.

下側オフ閾値ＶＴＨＬ’は、ソース電流Ｉ２２３が流れない場合は、下側出力電流ＩｏＬがそのまま抵抗Ｒ２１３に流れ、下側オフ閾値ＶＴＨＬ’は下側オフ閾値ＶＴＨＬと一致する。ソース電流Ｉ２２３の流れる量が大きくなるほど、抵抗Ｒ２１３に流れる電流が減るので、下側オフ閾値ＶＴＨＬ’は下側オフ閾値ＶＴＨＬより上昇する。 When the source current I223 does not flow, the lower output current IoL flows through the resistor R213 as it is, and the lower OFF threshold VTHL' matches the lower OFF threshold VTHL. As the amount of the source current I223 flowing increases, the current flowing through the resistor R213 decreases, so that the lower off-threshold VTHL' rises above the lower off-threshold VTHL.

ここで、図１０に示すように、ＤＣレベルシフト回路２３（図２）は、電源電圧Ｖ２３の印加端とグランド電位の印加端との間での抵抗Ｒ２３１と抵抗Ｒ２３２との直列接続によって構成される。抵抗Ｒ２３１とＲ２３２との接続ノードＮ２３は、ＶＬＬＣ端子に接続される。 Here, as shown in FIG. 10, the DC level shift circuit 23 (FIG. 2) is configured by series connection of resistors R231 and R232 between the application terminal of the power supply voltage V23 and the application terminal of the ground potential. be. A connection node N23 between the resistors R231 and R232 is connected to the VLLC terminal.

このようなＤＣレベルシフト回路２３により、ＶＬＬＣ端子に生成される０Ｖを中心とした共振電圧検出信号ＶＣＲは、電源電圧Ｖ２３を抵抗Ｒ２３１，Ｒ２３２によって分圧した電圧を中心とした共振電圧検出信号ＶＣＲ’へレベルシフトされる。 The resonance voltage detection signal VCR centered on 0 V generated at the VLLC terminal by the DC level shift circuit 23 is changed to the resonance voltage detection signal VCR centered on the voltage obtained by dividing the power supply voltage V23 by the resistors R231 and R232. ' is level-shifted.

接続ノードＮ２３は、上側コンパレータ２４の非反転入力端に接続されるとともに、下側コンパレータ２５の反転入力端に接続される。また、接続ノードＮＨ２は、上側コンパレータ２４の反転入力端に接続され、接続ノードＮＬ２は、下側コンパレータ２５の非反転入力端に接続される。これにより、上側コンパレータ２４は、共振電圧検出信号ＶＣＲ’と上側オフ閾値ＶＴＨＨ’とを比較し、下側コンパレータ２５は、共振電圧検出信号ＶＣＲ’と下側オフ閾値ＶＴＨＬ’とを比較する。 The connection node N 23 is connected to the non-inverting input terminal of the upper comparator 24 and to the inverting input terminal of the lower comparator 25 . The connection node NH2 is connected to the inverting input terminal of the upper comparator 24, and the connection node NL2 is connected to the non-inverting input terminal of the lower comparator 25. FIG. Thereby, the upper comparator 24 compares the resonance voltage detection signal VCR' with the upper OFF threshold VTHH', and the lower comparator 25 compares the resonance voltage detection signal VCR' with the lower OFF threshold VTHL'.

上側コンパレータ２４の出力端は、上側ＤフリップフロップＤＨのリセット端子に接続される。すなわち、上側コンパレータ２４の出力である上側オフ信号Ｈ_ＯＦＦは、上記リセット端子に入力される。上側ＤフリップフロップＤＨのＱ出力端子は、ＨＯ端子に接続される。すなわち、上記Ｑ出力端から出力されるゲート駆動信号ＧＨは、ＨＯ端子を介してスイッチング素子Ｑ１のゲートへ印加される。 The output terminal of the upper comparator 24 is connected to the reset terminal of the upper D flip-flop DH. That is, the upper OFF signal H_OFF, which is the output of the upper comparator 24, is input to the reset terminal. The Q output terminal of the upper D flip-flop DH is connected to the HO terminal. That is, the gate drive signal GH output from the Q output terminal is applied to the gate of the switching element Q1 via the HO terminal.

下側コンパレータ２５の出力端は、下側ＤフリップフロップＤＬのリセット端子に接続される。すなわち、下側コンパレータ２５の出力である下側オフ信号Ｌ_ＯＦＦは、上記リセット端子に入力される。下側ＤフリップフロップＤＬのＱ出力端子は、ＬＯ端子に接続される。すなわち、上記Ｑ出力端から出力されるゲート駆動信号ＧＬは、ＬＯ端子を介してスイッチング素子Ｑ２のゲートへ印加される。 The output terminal of the lower comparator 25 is connected to the reset terminal of the lower D flip-flop DL. That is, the lower side OFF signal L_OFF, which is the output of the lower side comparator 25, is input to the reset terminal. The Q output terminal of the lower D flip-flop DL is connected to the LO terminal. That is, the gate drive signal GL output from the Q output terminal is applied to the gate of the switching element Q2 via the LO terminal.

これにより、共振電圧検出信号ＶＣＲ’が上側オフ閾値ＶＴＨＨ’を上回ると、上側コンパレータ２４によって上側オフ信号Ｈ_ＯＦＦがＨｉｇｈへ切替えられ、上側ＤフリップフロップＤＨがリセットされ、ゲート駆動信号ＧＨがＬｏｗへ切替えられ、スイッチング素子Ｑ１はオフへ切替えられる。 As a result, when the resonance voltage detection signal VCR' exceeds the upper OFF threshold value VTHH', the upper comparator 24 switches the upper OFF signal H_OFF to High, resets the upper D flip-flop DH, and switches the gate drive signal GH to Low. and the switching element Q1 is switched off.

また、共振電圧検出信号ＶＣＲ’が下側オフ閾値ＶＴＨＬ’を下回ると、下側コンパレータ２５によって下側オフ信号Ｌ_ＯＦＦがＨｉｇｈへ切替えられ、下側ＤフリップフロップＤＬがリセットされ、ゲート駆動信号ＧＬがＬｏｗへ切替えられ、スイッチング素子Ｑ２はオフへ切替えられる。 Further, when the resonance voltage detection signal VCR' falls below the lower side OFF threshold VTHL', the lower side OFF signal L_OFF is switched to High by the lower side comparator 25, the lower side D flip-flop DL is reset, and the gate drive signal GL is Switched to Low, switching element Q2 is switched off.

なお、ゲート駆動信号ＧＨ，ＧＬをＨｉｇｈへ切替えてスイッチング素子Ｑ１，Ｑ２をオンへ切替えるタイミングは、上述したようにＳＷ端子（図１）に生成されるスイッチ電圧検出信号ＶＳＷに基づいて上側ＤフリップフロップＤＨおよび下側ＤフリップフロップＤＬのクロック端子に立ち上がりエッジを入力させることで制御される。 The timing for switching the gate drive signals GH and GL to High and switching the switching elements Q1 and Q2 to ON is determined by the upper D flip-flop circuit based on the switch voltage detection signal VSW generated at the SW terminal (FIG. 1) as described above. It is controlled by inputting a rising edge to the clock terminals of the flip-flop DH and the lower D flip-flop DL.

ここで、図１１は、ＬＬＣ共振コンバータ５２の負荷が軽負荷である場合の各信号波形を示すタイミングチャートである。図１２は、ＬＬＣ共振コンバータ５２の負荷が重負荷である場合の各信号波形を示すタイミングチャートである。図１１および図１２ともに、上段から順に、共振電圧検出信号ＶＣＲ、共振電圧検出信号ＶＣＲ’、共振電流検出信号ＶＩＳ、および、ゲート駆動信号ＧＨ，ＧＬを示す。なお、共振電圧検出信号ＶＣＲ’は、上側オフ閾値ＶＴＨＨ’および下側オフ閾値ＶＴＨＬ’と併せて示す。 Here, FIG. 11 is a timing chart showing each signal waveform when the load of the LLC resonance converter 52 is light. FIG. 12 is a timing chart showing each signal waveform when the load of LLC resonance converter 52 is heavy. 11 and 12 show, from the top, the resonance voltage detection signal VCR, the resonance voltage detection signal VCR', the resonance current detection signal VIS, and the gate drive signals GH and GL. Note that the resonance voltage detection signal VCR' is shown together with the upper off-threshold value VTHH' and the lower off-threshold value VTHL'.

また、共振電圧検出信号ＶＣＲ’は、共振電圧検出信号ＶＣＲに対して中心を０Ｖから２Ｖへレベルシフトした例としている。すなわち、電源電圧Ｖ２３（図１０）を４Ｖとして、抵抗Ｒ２３１と抵抗Ｒ２３２の抵抗比を１：１とした場合である。また、電圧Ｖｎｃ（＝Ｖ２１２）を例として２Ｖとしている。 Also, the resonance voltage detection signal VCR' is an example in which the center of the resonance voltage detection signal VCR is level-shifted from 0V to 2V. That is, this is the case where the power supply voltage V23 (FIG. 10) is 4V and the resistance ratio between the resistors R231 and R232 is 1:1. Also, the voltage Vnc (=V212) is set to 2V as an example.

図１２に示す重負荷の場合は、図１１に示す軽負荷の場合に比べて、帰還電圧Ｖｆｂの値が高いので、上側オフ閾値ＶＴＨＨと下側オフ閾値ＶＴＨＬとの乖離が大きくなる。図１１および図１２ともに、ゲート駆動信号ＧＨがオンレベル（Ｈｉｇｈ）へ切替えられると、シンク電流Ｉ２２２が流れ始め、上側オフ閾値ＶＴＨＨ’が低下する。そして、共振電圧検出信号ＶＣＲ’が上側オフ閾値ＶＴＨＨ’を上回ったタイミングでゲート駆動信号ＧＨがオフレベル（Ｌｏｗ）へ切替えられる。また、図１１および図１２ともに、ゲート駆動信号ＧＬがオンレベル（Ｈｉｇｈ）へ切替えられると、ソース電流Ｉ２２３が流れ始め、下側オフ閾値ＶＴＨＬ’が上昇する。そして、共振電圧検出信号ＶＣＲ’が下側オフ閾値ＶＴＨＬ’を下回ったタイミングでゲート駆動信号ＧＬがオフレベル（Ｌｏｗ）へ切替えられる。 In the heavy load case shown in FIG. 12, the value of the feedback voltage Vfb is higher than in the light load case shown in FIG. In both FIGS. 11 and 12, when the gate drive signal GH is switched to the ON level (High), the sink current I222 begins to flow and the upper OFF threshold VTHH' is lowered. Then, the gate drive signal GH is switched to the off level (Low) at the timing when the resonance voltage detection signal VCR' exceeds the upper off threshold value VTHH'. Also, in both FIGS. 11 and 12, when the gate drive signal GL is switched to the ON level (High), the source current I223 begins to flow and the lower OFF threshold VTHL' rises. Then, the gate drive signal GL is switched to the off level (Low) at the timing when the resonance voltage detection signal VCR' falls below the lower off threshold VTHL'.

＜６．電源制御ＩＣの変形例＞
図１３は、電源制御ＩＣ２の変形例を示す回路図である。図１３に示す電源制御ＩＣ２は、上述した図１０に示す構成に加えて、コンパレータ２６と、ピーク検出部２７と、平均検出部２８と、ＯＲ回路２９と、コントローラ３０（制御部）と、を有する。 <6. Modified Example of Power Supply Control IC>
FIG. 13 is a circuit diagram showing a modification of the power supply control IC2. The power supply control IC 2 shown in FIG. 13 includes a comparator 26, a peak detector 27, an average detector 28, an OR circuit 29, and a controller 30 (controller) in addition to the configuration shown in FIG. have.

コンパレータ２６の非反転入力端は、エラーアンプ２２１の出力端に接続される。コンパレータ２６の反転入力端には、所定の基準電圧Ｖ２６が入力される。すなわち、コンパレータ２６は、共振電流検出信号ＶＩＳ’と基準電圧Ｖ２６とを比較する。なお、基準電圧Ｖ２６は、共振電流検出信号ＶＩＳ’の中心レベルに設定される。これにより、コンパレータ２６は、共振電流の極性の検出結果をＨｉｇｈ／Ｌｏｗレベルとして出力する。 A non-inverting input terminal of the comparator 26 is connected to an output terminal of the error amplifier 221 . A predetermined reference voltage V26 is input to the inverting input terminal of the comparator 26 . That is, the comparator 26 compares the resonance current detection signal VIS' with the reference voltage V26. The reference voltage V26 is set to the central level of the resonance current detection signal VIS'. Thereby, the comparator 26 outputs the detection result of the polarity of the resonance current as High/Low level.

コンパレータ２６の出力は、コントローラ３０に入力される。コントローラ３０は、上側ＤフリップフロップＤＨと下側ＤフリップフロップＤＬを含み、ゲート駆動信号ＧＨ，ＧＬによりスイッチング素子Ｑ１，Ｑ２のオンオフを制御する。コントローラ３０は、スイッチング素子Ｑ１，Ｑ２の同時オフ期間においてコンパレータ２６による共振電流の極性の検出結果に応じてスイッチング素子Ｑ１，Ｑ２のオンを禁止する制御を行う。これにより、ハードスイッチングを回避することができる。 The output of comparator 26 is input to controller 30 . The controller 30 includes an upper D flip-flop DH and a lower D flip-flop DL, and controls on/off of the switching elements Q1 and Q2 by gate drive signals GH and GL. The controller 30 performs control to prohibit turning on of the switching elements Q1 and Q2 according to the detection result of the polarity of the resonance current by the comparator 26 during the simultaneous off period of the switching elements Q1 and Q2. This makes it possible to avoid hard switching.

また、ＩＬＣＣ端子と抵抗Ｒ２２２との接続ノードは、ピーク検出部２７の入力端とともに平均検出部２８の入力端に接続される。ピーク検出部２７の出力と平均検出部２８の出力は、ＯＲ回路２９に入力される。ＯＲ回路２９の出力は、コントローラ３０に入力される。 A connection node between the ILCC terminal and the resistor R222 is connected to the input terminal of the peak detector 27 and the input terminal of the average detector 28 . The output of peak detector 27 and the output of average detector 28 are input to OR circuit 29 . The output of OR circuit 29 is input to controller 30 .

ピーク検出部２７は、共振電流検出信号ＶＩＳの正側のピーク値を検出し、検出されたピーク値が閾値を上回るかを判定する。平均検出部２８は、共振電流検出信号ＶＩＳの正側の平均値を検出し、検出された平均値が閾値を上回るかを判定する。ピーク検出部２７と平均値検出部２８の少なくともいずれかの検出値が閾値を上回った場合に、ＯＲ回路２９の出力はＨｉｇｈとなる。このとき、コントローラ３０は、スイッチング素子Ｑ１，Ｑ２を双方ともにオフとしてスイッチングを停止させる。これにより、過電流保護を行うことができる。 The peak detector 27 detects the peak value on the positive side of the resonance current detection signal VIS, and determines whether the detected peak value exceeds the threshold. The average detector 28 detects the average value on the positive side of the resonance current detection signal VIS, and determines whether the detected average value exceeds the threshold. When the detected value of at least one of the peak detector 27 and the average detector 28 exceeds the threshold, the output of the OR circuit 29 becomes High. At this time, the controller 30 turns off both the switching elements Q1 and Q2 to stop switching. Thereby, overcurrent protection can be performed.

＜７．電源制御ＩＣの端子配置＞
ここで、電源制御ＩＣ２（図１）の端子配置について述べる。なお、以下では、端子を１番ピン～１６番ピンと記載して説明する。 <7. Terminal Arrangement of Power Supply Control IC>
Here, the terminal arrangement of the power control IC 2 (FIG. 1) will be described. In the following description, the terminals are described as the 1st pin to the 16th pin.

図１は、ＩＣパッケージとしての電源制御ＩＣ２を上面から視た図である。電源制御ＩＣ２では、ＩＣチップが支持体（銅フレーム等）に固着される。ＩＣチップは、リードフレーム（銅フレーム等）とＡｕワイヤ等により接続される。図１に示す１番ピン～１６番ピンは、リードフレームとして構成される。支持体、ＩＣチップ、およびリードフレームは、モールド樹脂等の封止材によって封止される。 FIG. 1 is a top view of a power supply control IC 2 as an IC package. In the power control IC 2, an IC chip is fixed to a support (copper frame or the like). The IC chip is connected to a lead frame (copper frame or the like) and an Au wire or the like. The 1st to 16th pins shown in FIG. 1 are configured as a lead frame. The support, IC chip, and lead frame are sealed with a sealing material such as molding resin.

上面から視て矩形状の電源制御ＩＣ２において、第１辺に沿って１番～８番ピンが順に配置され、第１辺と対向する第２辺に沿って９番～１６番ピンが順に配置される。なお、１番～８番ピンは、１６番～９番ピンと一対一に対向する。 In the power control IC 2, which has a rectangular shape as viewed from above, the 1st to 8th pins are arranged in order along the first side, and the 9th to 16th pins are arranged in order along the second side opposite to the first side. be done. The 1st to 8th pins are opposed to the 16th to 9th pins in a one-to-one manner.

１番、および１４番～１６番ピンは、例えば４００Ｖ程度まで上昇する電圧が印加される端子であり、高耐圧の端子である。２番～８番ピンは、低耐圧（例えば１０Ｖ以下）の端子である。９番～１１番ピンは、中耐圧（例えば４０Ｖ以下）の端子である。 The 1st and 14th to 16th pins are terminals to which a voltage rising up to about 400 V, for example, is applied, and are high withstand voltage terminals. The 2nd to 8th pins are terminals with a low withstand voltage (for example, 10 V or less). The 9th to 11th pins are terminals with a medium withstand voltage (for example, 40 V or less).

１番ピンは、交流電圧Ｖａｃの印加端から直接に電圧が入力されるので、隣接する２番ピンを非接続端子として３番ピンから分離している。 Since the voltage is directly input to the 1st pin from the terminal to which the AC voltage Vac is applied, the adjacent 2nd pin is used as a non-connecting terminal and is separated from the 3rd pin.

３番～８番ピンは、高耐圧の端子および中耐圧の端子との隣接ショートを避けるため、第１辺の紙面下方に一群として集めて配置している。 The 3rd to 8th pins are arranged as a group at the lower side of the paper on the first side in order to avoid adjacent short-circuiting between the high-voltage terminal and the medium-voltage terminal.

９番～１１番ピンは、高耐圧の端子とのショートを避けるため、１３番ピンを非接続端子としている。 As for the 9th to 11th pins, the 13th pin is used as a non-connection terminal in order to avoid a short circuit with a high withstand voltage terminal.

１４番～１６番ピンは、高耐圧の端子であるので、中耐圧の端子および低耐圧の端子との隣接ショートを避けるため、第２辺の紙面上方に一群として集めて配置している。但し、１４番～１６番ピン間の電圧差は例えば３０Ｖ程度にしかならないので、当該ピンがショートしても問題はない。 Since the 14th to 16th pins are high voltage terminals, they are arranged as a group on the upper side of the paper on the second side in order to avoid adjacent short circuits between the intermediate voltage terminals and the low voltage terminals. However, since the voltage difference between the 14th to 16th pins is only about 30 V, there is no problem even if the pins are shorted.

以上、本発明の実施形態について説明したが、本発明の趣旨の範囲内であれば、実施形態は種々の変形が可能である。 Although the embodiments of the present invention have been described above, various modifications of the embodiments are possible within the scope of the present invention.

本発明は、各種機器の電源として用いられるＬＬＣ共振コンバータに利用することができる。 INDUSTRIAL APPLICABILITY The present invention can be used for LLC resonance converters used as power sources for various devices.

１ ＰＦＣ制御ＩＣ
２ 電源制御ＩＣ
２１ オフ閾値生成回路
２１１ 出力電流生成回路
２２ 帰還電流合算回路
２２１ エラーアンプ
２２２、２２３ トランスコンダクタンスアンプ
２３ ＤＣレベルシフト回路
２４ 上側コンパレータ
２５ 下側コンパレータ
２６ コンパレータ
２７ ピーク検出部
２８ 平均検出部
２９ ＯＲ回路
３０ コントローラ
５ ＡＣ／ＤＣコンバータ
５１ 力率改善回路
５２ ＬＬＣ共振コンバータ
ＤＢ ダイオードブリッジ
Ｌ１ インダクタ
Ｄ１～Ｄ５ ダイオード
Ｍ１ スイッチング素子
Ｒ１～Ｒ８ 抵抗
Ｃ１～Ｃ９ コンデンサ
Ｚ１ ツェナーダイオード
Ｑ１、Ｑ２ スイッチング素子
Ｃｒ 共振コンデンサ
Ｔｒ トランス
Ｎｐ １次巻線
Ｎｓ１、Ｎｓ２ ２次巻線
Ｎａ 補助巻線
Ｄ１１、Ｄ１２ ダイオード
ＰＣ フォトカプラ
Ｐ１ 発光素子
Ｐ２ 受光素子
ＳＲ シャントレギュレータ
Ｃ１０ 出力コンデンサ
Ｒ１１、Ｒ１２ 抵抗 1 PFC control IC
2 power control IC
21 off-threshold generation circuit 211 output current generation circuit 22 feedback current summing circuit 221 error amplifier 222, 223 transconductance amplifier 23 DC level shift circuit 24 upper comparator 25 lower comparator 26 comparator 27 peak detector 28 average detector 29 OR circuit 30 Controller 5 AC/DC converter 51 Power factor correction circuit 52 LLC resonant converter DB Diode bridge L1 Inductor D1-D5 Diode M1 Switching element R1-R8 Resistor C1-C9 Capacitor Z1 Zener diode Q1, Q2 Switching element Cr Resonant capacitor Tr Transformer Np 1 Secondary winding Ns1, Ns2 Secondary winding Na Auxiliary winding D11, D12 Diode PC Photocoupler P1 Light emitting element P2 Light receiving element SR Shunt regulator C10 Output capacitor R11, R12 Resistor

Claims (15)

入力電圧が一端に印加される第１スイッチング素子と、
前記第１スイッチング素子の他端に一端が接続される第２スイッチング素子と、
前記第１スイッチング素子と前記第２スイッチング素子とが接続される第１接続ノードと、前記第２スイッチング素子の他端との間に直列に接続される１次巻線および共振コンデンサと、
を有するＬＬＣ共振コンバータを駆動制御する電源制御装置であり、
前記ＬＬＣ共振コンバータの出力電圧を帰還した帰還電圧に基づいて上側オフ閾値および下側オフ閾値を生成するオフ閾値生成回路と、
前記上側オフ閾値および前記下側オフ閾値のそれぞれに共振電流検出信号を合算する帰還電流合算回路と、
前記帰還電流合算回路による合算後の上側オフ閾値と共振電圧検出信号とを比較して前記第１スイッチング素子をオフするための上側オフ信号を出力する上側コンパレータと、
前記帰還電流合算回路による合算後の下側オフ閾値と共振電圧検出信号とを比較して前記第２スイッチング素子をオフするための下側オフ信号を出力する下側コンパレータと、
を有する、電源制御装置。 a first switching element to one end of which an input voltage is applied;
a second switching element having one end connected to the other end of the first switching element;
a primary winding and a resonant capacitor connected in series between a first connection node where the first switching element and the second switching element are connected, and the other end of the second switching element;
A power supply control device that drives and controls an LLC resonance converter having
an off-threshold generation circuit that generates an upper off-threshold and a lower off-threshold based on a feedback voltage obtained by feeding back the output voltage of the LLC resonant converter;
a feedback current summing circuit for summing a resonance current detection signal to each of the upper off-threshold and the lower off-threshold;
an upper comparator that compares the upper off threshold after summation by the feedback current summing circuit with the resonance voltage detection signal and outputs an upper off signal for turning off the first switching element;
a lower comparator that compares the lower off threshold after summing by the feedback current summing circuit with the resonance voltage detection signal and outputs a lower off signal for turning off the second switching element;
A power control device having a 前記オフ閾値生成回路は、
第１抵抗と、
第２抵抗と、
前記第１抵抗の一端と前記第２抵抗の一端とが接続される第２接続ノードに第１所定電圧を印加する第１電圧印加部と、
前記帰還電圧に基づき、前記第１抵抗の他端に流す第１出力電流および前記第２抵抗の他端に流す第２出力電流を生成する出力電流生成回路と、
を有し、
前記帰還電流合算回路は、前記共振電流検出信号に基づき、前記第１抵抗の他端からシンク電流を吸い込むとともに、前記第２抵抗の他端へソース電流を吐き出す、請求項１に記載の電源制御装置。 The off-threshold generation circuit is
a first resistor;
a second resistor;
a first voltage application unit that applies a first predetermined voltage to a second connection node to which one end of the first resistor and one end of the second resistor are connected;
an output current generating circuit for generating a first output current flowing through the other end of the first resistor and a second output current flowing through the other end of the second resistor based on the feedback voltage;
has
2. The power supply control according to claim 1, wherein said feedback current summing circuit sucks a sink current from the other end of said first resistor and discharges a source current to the other end of said second resistor based on said resonance current detection signal. Device. 前記帰還電流合算回路は、
前記第１スイッチング素子のオンへの切替えの際に前記共振電流検出信号をホールドする第１サンプルホールド部と、
前記第１サンプルホールド部の出力と前記共振電流検出信号との差分に応じた前記シンク電流を出力する第１トランスコンダクタンスアンプと、
前記第２スイッチング素子のオンへの切替えの際に前記共振電流検出信号をホールドする第２サンプルホールド部と、
前記第２サンプルホールド部の出力と前記共振電流検出信号との差分に応じた前記ソース電流を出力する第２トランスコンダクタンスアンプと、
を有する、請求項２に記載の電源制御装置。 The feedback current summing circuit is
a first sample and hold unit that holds the resonance current detection signal when the first switching element is switched on;
a first transconductance amplifier that outputs the sink current according to the difference between the output of the first sample-and-hold unit and the resonance current detection signal;
a second sample and hold unit that holds the resonance current detection signal when the second switching element is switched on;
a second transconductance amplifier that outputs the source current according to the difference between the output of the second sample-and-hold unit and the resonance current detection signal;
3. The power control device according to claim 2, comprising: 前記帰還電流合算回路は、前記共振電流検出信号をレベルシフトし、レベルシフト後の前記共振電流検出信号を前記第１サンプルホールド部、前記第１トランスコンダクタンスアンプ、前記第２サンプルホールド部、および、前記第２トランスコンダクタンスアンプへ出力する第１レベルシフト回路を有する、請求項３に記載の電源制御装置。 The feedback current summing circuit level-shifts the resonance current detection signal, and transfers the level-shifted resonance current detection signal to the first sample-and-hold section, the first transconductance amplifier, the second sample-and-hold section, and 4. The power control device according to claim 3, further comprising a first level shift circuit that outputs to said second transconductance amplifier. 前記第１レベルシフト回路の入力端に入力端が接続されるピーク検出部と、
前記第１レベルシフト回路の入力端に入力端が接続される平均検出部と、
前記ピーク検出部の出力と前記平均検出部の出力とが入力されるＯＲ回路と、
前記ＯＲ回路の出力に応じて前記第１スイッチング素子および前記第２スイッチング素子をオフとしてスイッチングを停止させる第１制御部と、
をさらに有する、請求項４に記載の電源制御装置。 a peak detector whose input terminal is connected to the input terminal of the first level shift circuit;
an average detector whose input terminal is connected to the input terminal of the first level shift circuit;
an OR circuit to which the output of the peak detection unit and the output of the average detection unit are input;
a first control unit that turns off the first switching element and the second switching element according to the output of the OR circuit to stop switching;
5. The power control apparatus of claim 4, further comprising: 前記第１サンプルホールド部、前記第１トランスコンダクタンスアンプ、前記第２サンプルホールド部、および、前記第２トランスコンダクタンスアンプのそれぞれの入力端に一方の入力端が接続され、他方の入力端に第１基準電圧が入力されるコンパレータと、
前記コンパレータの出力に応じて前記第１スイッチング素子および前記第２スイッチング素子のオンへの切替えを禁止する第２制御部と、
をさらに有する、請求項３から請求項５のいずれか１項に記載の電源制御装置。 One input terminal is connected to each input terminal of the first sample-and-hold section, the first transconductance amplifier, the second sample-and-hold section, and the second transconductance amplifier, and the other input terminal is connected to the first transconductance amplifier. a comparator to which a reference voltage is input;
a second control unit that prohibits switching to ON of the first switching element and the second switching element according to the output of the comparator;
The power control device according to any one of claims 3 to 5, further comprising: 前記出力電流生成回路は、
第１トランジスタと、
前記第１トランジスタの一端に接続される第３抵抗と、
前記帰還電圧と、前記第１トランジスタと前記第３抵抗とが接続される第３接続ノードの電圧とが入力されて前記第１トランジスタを駆動する第１エラーアンプと、
前記第１トランジスタに流れる電流を入力として前記第１出力電流を生成する上側カレントミラーと、
前記上側カレントミラーの出力電流を入力として前記第２出力電流を生成する下側カレントミラーと、
を有する、請求項２から請求項６のいずれか１項に記載の電源制御装置。 The output current generation circuit is
a first transistor;
a third resistor connected to one end of the first transistor;
a first error amplifier that receives the feedback voltage and the voltage of a third connection node where the first transistor and the third resistor are connected to drive the first transistor;
an upper current mirror that receives the current flowing through the first transistor and generates the first output current;
a lower current mirror that receives the output current of the upper current mirror and generates the second output current;
7. The power control device according to any one of claims 2 to 6, comprising: 前記第１電圧印加部は、第２基準電圧を入力されるボルテージフォロアである、請求項２から請求項７のいずれか１項に記載の電源制御装置。 8. The power supply control device according to claim 2, wherein said first voltage applying section is a voltage follower to which a second reference voltage is input. 前記共振電圧検出信号をレベルシフトして前記上側コンパレータおよび前記下側コンパレータのそれぞれに出力する第２レベルシフト回路をさらに有し、
前記第１所定電圧は、レベルシフト後の前記共振電圧検出信号の中心電圧と同じである、請求項２から請求項８のいずれか１項に記載の電源制御装置。 further comprising a second level shift circuit for level-shifting the resonance voltage detection signal and outputting it to each of the upper comparator and the lower comparator;
9. The power control device according to claim 2, wherein said first predetermined voltage is the same as a central voltage of said resonance voltage detection signal after level shifting. 前記オフ閾値生成回路は、
前記帰還電圧が生じる帰還外部端子に一端が第４接続ノードにて接続され、第２所定電圧が他端に印加される第４抵抗と、
第１コンデンサを接続可能な設定外部端子に定電流を流す第１定電流源と、
シンク電流を出力する第３トランスコンダクタンスアンプと、
を有し、
前記第３トランスコンダクタンスアンプの一方の入力端は、前記設定外部端子に接続され、
前記第３トランスコンダクタンスアンプの他方の入力端および出力端は、前記第４接続ノードに接続される、請求項１から請求項９のいずれか１項に記載の電源制御装置。 The off-threshold generation circuit is
a fourth resistor having one end connected to a feedback external terminal generating the feedback voltage at a fourth connection node and having the other end applied with a second predetermined voltage;
a first constant current source that supplies a constant current to a setting external terminal to which the first capacitor can be connected;
a third transconductance amplifier that outputs a sink current;
has
one input terminal of the third transconductance amplifier is connected to the setting external terminal;
10. The power control device according to claim 1, wherein the other input terminal and output terminal of said third transconductance amplifier are connected to said fourth connection node. 前記ＬＬＣ共振コンバータは、前記１次巻線と前記共振コンデンサとが接続される第５接続ノードに一端が接続される第２コンデンサと、前記第２コンデンサの他端に接続される第５抵抗と、をさらに有し、
前記共振電流検出信号は、前記第２コンデンサと前記第５抵抗とが接続される第６接続ノードに生成される、請求項１から請求項１０のいずれか１項に記載の電源制御装置。 The LLC resonance converter includes a second capacitor having one end connected to a fifth connection node where the primary winding and the resonance capacitor are connected, and a fifth resistor connected to the other end of the second capacitor. , further having
11. The power control device according to claim 1, wherein said resonance current detection signal is generated at a sixth connection node where said second capacitor and said fifth resistor are connected. 前記ＬＬＣ共振コンバータは、前記１次巻線と前記共振コンデンサとが接続される第５接続ノードに一端が接続される第３コンデンサと、前記第３コンデンサの他端に接続される第４コンデンサと、をさらに有し、
前記共振電圧検出信号は、前記第３コンデンサと前記第４コンデンサとが接続される第７接続ノードに生成される、請求項１から請求項１１のいずれか１項に記載の電源制御装置。 The LLC resonance converter includes a third capacitor whose one end is connected to a fifth connection node where the primary winding and the resonance capacitor are connected, and a fourth capacitor whose other end is connected to the third capacitor. , further having
12. The power supply control device according to claim 1, wherein said resonance voltage detection signal is generated at a seventh connection node where said third capacitor and said fourth capacitor are connected. ＩＣパッケージとしての請求項１から請求項１２のいずれか１項に記載の電源制御装置であり、
前記共振電流検出信号を印加可能な第１外部端子と、前記共振電圧検出信号を印加可能な第２外部端子とは、前記ＩＣパッケージの同一辺に沿って配置される同レベル耐圧の端子群に含まれる。 The power supply control device according to any one of claims 1 to 12 as an IC package,
The first external terminal to which the resonance current detection signal can be applied and the second external terminal to which the resonance voltage detection signal can be applied are formed in a group of terminals having the same level of breakdown voltage and arranged along the same side of the IC package. included. 前記入力電圧を生成するための交流電圧の印加端にダイオードを介して接続可能な第３外部端子と、
非接続端子である第４外部端子と、
を前記同一辺においてさらに有し、
前記第４外部端子は、前記端子群と前記第３外部端子との間に配置される、請求項１３に記載の電源制御装置。 a third external terminal connectable via a diode to an application end of an AC voltage for generating the input voltage;
a fourth external terminal that is a non-connection terminal;
on the same side,
14. The power control device according to claim 13, wherein said fourth external terminal is arranged between said terminal group and said third external terminal. 請求項１から請求項１４のいずれか１項に記載の電源制御装置を含むＬＬＣ共振コンバータ。 An LLC resonant converter comprising a power control device according to any one of claims 1 to 14.
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